JPH0834255B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0834255B2 JP63139572A JP13957288A JPH0834255B2 JP H0834255 B2 JPH0834255 B2 JP H0834255B2 JP 63139572 A JP63139572 A JP 63139572A JP 13957288 A JP13957288 A JP 13957288A JP H0834255 B2 JPH0834255 B2 JP H0834255B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】 本発明は、エンハンスメントモードの絶縁ゲート電界
効果トランジスタとディプリーションモードの絶縁ゲー
ト電界効果トランジスタとを有する半導体装置を製造す
る方法に関するものである。
エンハンスメントおよびディプリーションモードの絶
縁ゲート電界効果トランジスタを有する半導体装置は、
1986年の会報アイ・イー・イー・イー・インダストリア
ル・アプリケーションズ・ソサイエティ・アニュアル・
ミーティング・パート１（IEEE Industry Applications
Society Annual Meeting Patr1）の第429〜433頁にお
ける“スマート・SIPMOS・アン・インテリジェント電力
スイッチ（Smart−SIPMOS−an intelligent power swit
ch）”と題する論文に記載されている。この論文の題名
に示されているように、上述した半導体装置はインテリ
ジェント電力（パワー）スイッチ、すなわち１つ以上の
電力半導体素子が同一の半導体本体内或いは上に論理素
子として設けられ回路中の電力半導体素子および負荷の
動作をスイッチで制御およびモニタする半導体装置であ
る。
このようなインテリジェント電力スイッチは例えば、
自動車や工業上の制御分野においてライト、電動機等を
制御する高電位側スイッチとして用いることができる。
従って、例えば、このようなインテリジェント電力スイ
ッチは簡単な母線系や中央制御装置と組合せて車両のワ
イヤリングルーム（wiring loom）の代りに用いること
ができる。このような場合、インテリジェント電力スイ
ッチに対する電力供給は車両のバッテリにより行なわれ
る。
前記の論文に記載されたインテリジェント電力スイッ
チは電力スイッチを構成するバーティカル電力MOSFET
と、電力スイッチの動作を制御するとともに故障検出、
例えば過電圧或いは過大温度問題の検出を行なうCMOS回
路とを具えている。このCMOS回路は低電圧相補ラテラル
絶縁ゲート電界効果トランジスタ（IGFET）と、高電圧
ＰおよびＮチャネルエンハンスメントIGFETと高電圧デ
ィプリーションモードIGFETとを有している。
本発明の目的は、特にインテリジェント電力スイッチ
の製造に限定されないがこれを製造するのに適したエン
ハンスメントおよびディプリーションモードIGFET、例
えば高電圧エンハンスメントおよびディプリーションモ
ードIGFETを有する半導体装置を製造する方法を提供せ
んとするにある。
本発明方法は、エンハンスメントモードの絶縁ゲート
電界効果トランジスタとディプリーションモードの絶縁
ゲート電界効果トランジスタとを有する半導体装置を製
造するに当り、 半導体本体の一導電型の第１領域の所定の表面内に不
純物を導入することにより、エンハンスメントモードお
よびディプリーションモードの絶縁ゲート電界効果トラ
ンジスタに対し、 前記の所定の表面に隣接しており、トランジスタのチ
ャネル領域を画成する少なくとも第１補助領域を有する
反対導電型の第２領域であって、この第１補助領域はそ
のほかの第２領域の部分よりも低ドーピングとなってい
る当該第２領域と、 前記の所定の表面に隣接し、前記の第２領域により囲
まれた一導電型のソース領域と、 前記の所定の表面に隣接し、前記の第２領域により囲
まれたドレイン領域であって、このドレイン領域は、前
記の所定の表面に隣接して前記のソース領域の方向に延
在するドレイン延長領域を有し、このドレイン延長領域
は前記ドレイン領域に比べ低ドーピングである当該ドレ
イン領域とを設け、 エンハンスメントモード絶縁ゲート電界効果トランジ
スタに対する第２領域の第１補助領域のチャネル領域に
相当する前記の所定の表面の第１区域上に第１絶縁ゲー
トを設けるとともに、ディプリーションモード絶縁ゲー
ト電界効果トランジスタに対する第２領域の第１補助領
域のチャネル領域に相当する前記の所定の表面の第２区
域上に第２絶縁ゲートを設け、各ソース領域およびこれ
に関連するドレイン領域間をそれぞれゲート接続しうる
ようにしてあり、前記の第２領域の第１補助領域および
ドレイン延長領域を形成するために導入する不純物が前
記の第１区域および第２区域に与えられる相対的ドーズ
量をマスクを用いて独立して制御して前記の第１区域に
隣接して反対導電型のチャネル領域を形成するとともに
前記の第２区域に隣接して一導電型のチャネル領域を形
成することを特徴とする。
本発明を用いた方法によれば、第１および第２区域に
与える不純物の相対的ドーズ量を個別に或いは独立して
制御するマスク手段を用いることにより処理工程数を、
１種類のIGFETを形成するのに必要とする処理工程数よ
りも増大させることなく或いはそれ程増大させずにエン
ハンスメントおよびディプリーションモードの絶縁ゲー
ト電界効果トランジスタ（IGFET）を同一半導体本体上
に同時に設けることができるようになる。
第２領域のうちの低ドーピングの第１の補助領域はエ
ンハンスメントおよびディプリーションモードの絶縁ゲ
ート電界効果トランジスタのチャネル領域を画成するた
めに設ける。
不純物は、関連の第１補助領域から延在する各第２領
域の第２補助領域を形成するように導入することがで
き、各IGFETの低ドーピングとするドレイン延長領域お
よびドレイン領域を第２補助領域内に設けてエンハンス
メントおよびディプリーションモードのIGFETを第１領
域から分離するようにすることができる。第２補助領域
およびドレイン延長領域は双方共関連のpn接合の逆降服
電圧を高める作用をすることができ、ラテラルIGFET
を、例えばバーティカル電力MOSFETが同一半導体本体内
に設けられており、第１領域が上記の電力MOSFETのドレ
イン領域をも形成しているインテリジェント電力スイッ
チの一部をこれらラテラルIGFETが構成している場合に
生じるおそれのあるような高逆電圧に耐えるようにしう
る。
低ドーピングとするドレイン延長領域を形成するため
の不純物に対し前記の第１および第２区域の双方を露出
させ、各第２領域の第１補助領域を形成するための不純
物を２回以上の工程で導入し、前記の所定の表面の第２
区域を第１工程後にマスクすることにより、前記の第１
および第２区域が受ける不純物の相対的ドーズ量を独立
的に制御することができる。
このようにすることにより、比較的簡単に、第１補助
領域を形成する不純物を第２区域が受けるドーズ量と、
低ドーピングとするドレイン延長領域を形成する不純物
を第２区域が受けるドーズ量との組合せにより一導電型
のチャネル領域を形成し、一方、第１補助領域を形成す
る不純物（この不純物は第２区域に与えられない）の２
回目の導入により反対導電型のチャネル領域を第１区域
に隣接して形成するようになる。エンハンスメントモー
ドのIGFETのしきい値電圧は第２工程での不純物のドー
ズ量を調整することにより調整しうる。これに加えて或
いはその代りに、各第２領域の第２補助領域を形成する
不純物を２回以上の工程で導入し、第１工程後所定の表
面の第２区域をマスクすることにより、或いは各絶縁ゲ
ート電界効果トランジスタの低ドーピングとするドレイ
ン延長領域を形成する不純物を２回以上の工程で導入
し、第１工程後に第１区域をマスクすることにより、或
いはこれらの双方を行なうことにより相対的ドーズ量を
制御することができる。
このような方法を用いることにより、エンハンスメン
トモードがディプリーションモードのいずれのIGFETを
必要とするかにかかわらず、低ドーピングとするドレイ
ン延長領域および第２領域の第２補助領域（これらの双
方は後述するRESURF領域とすることができる）の特性を
最適にすることができるとともに、IGFETの種類を、単
に導入する不純物のドーズの回数により決定しうるよう
になる。更に、絶縁ゲートをマスクとして用い、ソース
および第１補助領域が絶縁ゲートの縁部に自動的に整列
（位置決め）されるようにする場合、IGFETをエンハン
スメントモードかディプリーションモードのいずれのIG
FETにするかどうかを制御するこの特定の方法はいかな
る臨界的な整列工程をも含まない。
第１および第２区域が受ける不純物の相対的なドーズ
量は、エンハンスメントIGFETのチャネル領域を設ける
区域を、低ドーピングとするドレイン延長領域を形成す
る不純物の導入中の全体に亘ってマスクすることにより
独立的に制御することができる。このような構成では、
低ドーピングとするドレイン延長領域を形成するために
導入する不純物が、エンハンスメントモードのIGFETの
チャネル区域を形成する必要のある第１区域に隣接する
区域（ディプリーションモードのIGFETのチャネル区域
を形成する必要がある区域ではない）に入るのを防止さ
れる。この場合、低ドーピングとするドレイン延長領域
は幾何学的に制御する必要があるだけである為、低ドー
ピングとするドレイン延長領域および前述した第２補助
領域がRESURF領域である場合にこれら領域の特性を、所
望の設計にとって且つ第１補助領域を形成するのに導入
する不純物のドーズにとって最適にすることができる。
この方法は、各第２領域の第１および第２の双方または
いずれか一方の補助領域を形成する不純物の導入の前述
した２工程方法と組合せて用いることができること勿論
である。
本発明方法の実施例では、各絶縁ゲート電界効果トラ
ンジスタに対し、低ドーピングとするドレイン延長領域
上に絶縁層の厚肉領域を且つチャネル領域上にこの厚肉
領域よりも薄肉の絶縁層の領域をそれぞれ画成し、これ
ら絶縁層の領域上に導電材料を堆積することによりそれ
ぞれの絶縁ゲートを設け、絶縁層の厚肉領域上に延在す
る導電材料がドレイン領域に対するフィールドプレート
を構成するようにしうる。
エンハンスメントおよびディプリーションモードのIG
FETのドレイン領域を設ける不純物は、所定の表面上に
絶縁ゲートを設けた後に、各ドレイン延長領域を被覆す
る絶縁層の厚肉領域を通るそれぞれの窓を画成して不純
物をドレイン領域形成のために導入しうるようにした後
に絶縁ゲートをマスクとして用いて導入することができ
る。しかし、この技術によれば良好な縁部を絶縁層の厚
肉領域に設けることができ、これにより各ドレイン領域
を導電層中の関連の窓に対してセルフアラインさせるこ
とができるとともに、他の絶縁層および金属化層による
後の良好な被覆を可能にするも、反応性イオンによるエ
ッチング技術は時間がかかるとともに極めて高価な技術
である為、大量生産にはそれほど適していない。従っ
て、反応性イオンによるエッチングの代りとして、各ド
レイン延長領域を被覆する絶縁層の厚肉領域を通るそれ
ぞれの窓を画成する工程は、各絶縁ゲート電界効果トラ
ンジスタに対し、絶縁層の厚肉領域上の導電層に窓をあ
け、この導電層の窓を経て絶縁層を等方性エッチングし
て絶縁層の厚肉領域に窓を形成し、これにより絶縁層中
の窓の縁部から張り出す導電層の部分を残し、導電層を
選択的にエッチングして絶縁層中の窓の縁部から張り出
す導電層の部分を除去することを含んでおり、次に絶縁
ゲートをマスクとして用いて不純物を導入してエンハン
スメントおよびディプリーションモードの絶縁ゲート電
界効果トランジスタのドレイン領域を形成する。絶縁層
の厚肉領域は湿式エッチング処理によりエッチングする
ことができ、導電層の張り出し部分はプラズマエッチン
グ技術を用いて選択的にエッチング除去することができ
る。
本発明方法の実施例では、各IGFETに対して、第２領
域の第１補助領域の中央に位置し、第１補助領域に比べ
て高ドーピングで深い領域を形成するための反対導電型
の不純物を導入するようにすることができる。
このような深い領域を設ける場合、低ドーピングとす
るドレイン延長領域（および存在するなら第２領域の第
２補助領域）を不純物注入／拡散工程の最後の工程とし
て設けなければ、これら領域の特性を正確に制御するこ
とが困難となるおそれがあり、これら領域を上記の最後
の工程で設けると、必ずすべての拡散処理が終了した後
に絶縁ゲートを設ける必要があり、正確なチャネル長を
得るセルフアラインの使用が全く不可能となる。しか
し、このようなセルフアライン技術を用いる必要がある
場合には、本発明方法の実施例では、各絶縁ゲート電界
効果トランジスタに対し、前記の第２領域の第１補助領
域の中央に位置する高ドーピングの深い領域を形成する
ために反対導電型の不純物を導入し、この導入された不
純物を半導体本体内に部分的に拡散させ、低ドーピング
とするドレイン延長領域を設けるための不純物を導入
し、次に酸化雰囲気中で半導体本体を加熱して、導入さ
れている不純物を半導体本体内に拡散させ、これにより
高ドーピングの深い領域と、低ドーピングされたドレイ
ン延長領域とを形成するとともに絶縁層の厚肉領域を所
定の表面上に成長させるようにすることができる。前記
の加熱はまず最初に乾式酸化雰囲気中で、次に湿式酸化
雰囲気中で行なうことができる。このような方法によれ
ば、低ドーピングとするドレイン延長領域（および存在
すれば第２領域の第２補助領域）の特性を良好に制御す
ることができ、更に、低ドーピングとするドレイン延長
領域（および存在すれば前記の第２補助領域）を形成す
る不純物を絶縁ゲートを設ける前に導入し、次に第１補
助領域およびソース領域を、絶縁ゲートをマスクとして
用いた適切な不純物の導入により形成し、第１補助領域
およびソース領域を絶縁ゲートに対しセルフアラインさ
せる技術を用いうるようになる。
本発明方法の実施例では、絶縁ゲート電界効果トラン
ジスタの１つ或いは各々に対し、第２領域中に不純物を
導入して、前記の所定の表面に隣接するとともに前記の
第２領域によりソース領域から離間された前記の一導電
型の他の領域を形成し、この他の領域と絶縁ゲートとの
間の電気接続を行ない、前記のソース領域を第２領域に
短絡させ、絶縁ゲート電界効果トランジスタのゲートお
よびソース間にツェナーダイオードを形成するようにす
ることができる。前記の他の領域を形成する不純物はソ
ース領域を形成する不純物と同時に導入することができ
る。
バーティカル絶縁ゲート電界効果トランジスタ、例え
ば電力MOSFETは、エンハンスメントおよびディプリーシ
ョンモードの絶縁ゲート電界効果トランジスタから離れ
ている前記の所定の表面の第３区域内に不純物を導入し
て前記の所定の表面に隣接する反対導電型の他の領域と
この他の領域内の一導電型のソース領域とを形成し、こ
の他の領域の第１補助領域或いはチャネル領域を被覆す
る絶縁ゲートを形成し、前記のソース領域および第１領
域間をゲート接続するようにすることにより、エンハン
スメントおよびディプリーションモードの絶縁ゲート電
界効果トランジスタと同時に設けることができる。
また本発明ラテラル絶縁ゲート電界効果トランジスタ
は、半導体本体の所定の表面に隣接する一導電型の第１
領域と、 前記の所定の表面に隣接し前記の第１領域内に形成さ
れた反対導電型の第２領域であって、第１補助領域と、
この第１補助領域から離れる方向に延在しこの第１補助
領域に比べて低ドーピングとした第２補助領域とを有す
る当該第２領域と、 前記の所定の表面に隣接し且つ前記の第１補助領域に
より囲まれた一導電型のソース領域と、 このソース領域から離間して前記の所定の表面に隣接
し且つ前記の第２補助領域により囲まれた一導電型のド
レイン領域と、 前記の第２領域の第２補助領域内で前記のドレイン領
域から前記のソース領域の方向に延在し且つ前記の所定
の表面に隣接し、前記のドレイン領域と比べて低ドーピ
ングとしたドレイン延長領域と、 前記の第１補助領域のチャネル領域を被覆し、前記の
ソースおよびドレイン領域間をゲート接続する絶縁ゲー
トと を具えていることを特徴とする。
前記の第１補助領域、ソース領域およびドレイン領域
は、絶縁ゲートに対してセルフアラインさせることがで
きる。ソース領域は環状としてドレイン領域を囲むよう
にすることができる。絶縁ゲートは、チャネル領域を被
覆する絶縁層の薄肉領域と、低ドーピングとしたドレイ
ン延長領域を越えてドレイン領域まで延在する絶縁層の
厚肉領域と、これら絶縁層の領域上に延在する導電層と
を有するようにしうる。
低ドーピングとしたドレイン延長領域および第２補助
領域は、IGFETを高逆電圧に耐えうるようにし、これに
より特にこのIGFETをインテリジェント電力スイッチに
用いるのに適したものとするとともに、IGFETのしきい
値電圧を前述したように制御せしめうるようにするため
に設けられているものである。
本発明トランジスタの実施例では、前記の所定の表面
に隣接し且つ前記のソース領域から離間して前記の第２
領域内に一導電型の他の領域が設けられており、前記の
ソース領域は前記の第２領域に短絡され、絶縁ゲートと
前記の他の領域との間に電気接続が行われ、絶縁ゲート
と前記の第２領域との間にツェナーダイオードを形成し
ているようにすることができる。
図面につき本発明を説明する。
図面は線図的なものであり、実際のものに正比例して
描いていないことに注意すべきである。特に、層或いは
領域の厚さに関するある寸法は誇張してあり、他の寸法
はこれに比べて縮小してある。また、各図全体に亘り同
一の或いは類似の部分には同一符号を付してある。
第７図を参照するに、この第７図には、エンハンスメ
ントおよびディプリーションモードの双方のラテラル絶
縁ゲート電界効果トランジスタが設けられた本発明の実
施例の半導体装置が示されている。エンハンスメントモ
ードの絶縁ゲート電界効果トランジスタ（IGFET）１は
第７図の左側に、ディプリーションモードのIGFET 2は
第７図の右側に示してある。この第７図にはこれら２つ
のIGFET 1および２の各々の一部分のみを示してあり、
これらIGFET 1および２は第７図においてそれぞれ破線
ＡおよびＢによって示す軸線を中心として対称的となっ
ていることに注意すべきである。
第７図に示す半導体装置は一導電型、本例ではｎ導電
型とした半導体本体３を有している。この半導体本体３
は高ドーピングされたｎ型基板4a上に設けられた低ドー
ピングのエピタキシアル層４を具えている。本例では、
低ドーピングのエピタキシアル層４が半導体本体の第１
領域を形成する。
第７図の左側を参照するに、エンハンスメントモード
のIGFET 1は半導体本体の所定の表面3aに到達している
反対導電型（本例ではｐ型）の第２領域５を有してお
り、この第２領域５は、前述したように構造が軸線Ａを
中心として対称的である為に、エピタキシアル層４とpn
接合を形成して後に説明する理由でエピタキシアル層４
からIGFET 1を分離するようにしたウエルを構成してい
る。
この第２領域すなわちウエル５は、平面図で見た場合
に環状でウエルの周縁を構成する外側のすなわち第１の
補助領域7aと、これより低ドーピングとした第２のすな
わち中央の補助領域８とを有している。ここで用いた言
葉“環状”とは例えば、円、楕円、方形或いはその他の
多角形の環状を含むものであり、平面図で上方から所定
の表面3a上を見た場合の外側補助領域7aの形状は半導体
装置の所望形状により決定される。
外側補助領域7aは浅い領域であり、これより高ドーピ
ングでこれより深い領域7bは浅い外側補助領域7aの中央
に配置され、この外側補助領域7aと相俟って本体領域7
a,7bを構成している。
外側補助領域7aの内周縁７′ａに隣接して延在する中
央補助領域８は、pn接合６にまたがる逆バイアス電圧が
このpn接合６の降服電圧に達する前のIGFETの動作中こ
の中央補助領域８の自由電荷が完全に空乏化される程度
に充分に低ドーピングで充分に薄肉である。従って、中
央補助領域８は逆バイアスされたpn接合６の空乏領域を
横方向に（すなわち表面3aに沿って）広げる作用をし、
従って所定の表面3aにおける電界を減少させ、これによ
りpn接合６の降服電圧を高める。このような領域はRESU
RF（REduced SURface Field;表面電界減少）領域として
知られており、例えばフィリップス社の技術誌“フィリ
ップス・ジャーナル・オブ・リサーチ（Philips Journa
l of Research）Vol,35,No.1,1980"の第１〜13頁に詳細
に説明されている。この技術誌に記載されているよう
に、RESURF領域として機能させるためには、この領域の
厚さ（すなわち深さ）ｄ（cm）とドーピング濃度Ｎ（原
子・cm-3）との積Ndを２×1012原子・cm-2程度とする必
要がある。
一導電型（本例ではn+型：ここに＋は高いドーピング
を表わす）のソース領域９は、所定の表面3aに隣接する
本体領域7a,7b内に設けられ、この本体領域とpn接合9a
を形成している。第７図に示すように、ソース領域９は
浅い外側補助領域7aの内周縁７′ａの方向にずれてお
り、外側補助領域よりも深く、これよりも高ドーピング
の領域7b内に延在している。一導電型（本例ではn+型）
のドレイン領域10も同様に所定の表面3aに隣接して中央
補助領域８内に設けられ、ソース領域９から離間されて
いる。本例では前述したようにIGFET 1は軸線Ａを中心
として対称的である為、ソース領域９は環状的であり、
ドレイン領域10を囲んでいる。
所定の表面3aに隣接する一導電型の低ドーピングの領
域11はドレイン領域10をソース領域９の方向に延長させ
る延長領域を構成する。この低ドーピングのドレイン延
長領域11は、IGFET 1をドレイン領域10と基板4aとの間
の高電圧のみならずソース領域９とドレイン領域10との
間の高電圧にも耐えるようにしうる他のRESURF領域を構
成する。第７図に示すように、ドレイン領域10は低ドー
ピングのドレイン延長領域11内に完全に入っており、こ
の領域11は第２領域５の中央補助領域８とでpn接合11a
を形成している。
絶縁ゲート12は所定の表面3aの第１区域31aの上方に
あり、この絶縁ゲート12の下側の浅い外側補助領域7aが
チャネル領域13を形成し、このチャネル領域13は絶縁ゲ
ート12に供給される信号による制御の下でソース領域９
およびドレイン領域10間をゲート接続する。絶縁ゲート
12は例えば二酸化珪素より成る薄肉の絶縁層14と、その
上の例えばドーピングされた多結晶珪素より成る導電性
のゲート層15とより成っている。しかしこの導電性のゲ
ート層15は金属層或いは金属珪化物或いは上述した層の
２つ以上の複合体とすることもできる。
第７図に示すように、この導電性のゲート層15は絶縁
層14より厚肉の絶縁層14a上まで段状に持上がってフィ
ールドプレート16を形成しており、このフィールドプレ
ートは低ドーピングのドレイン延長領域11と相俟って、
IGFET 1がソース領域９とドレイン領域10との間および
ドレイン領域10と基板4aとの間の高電圧に耐えるように
するのに役立つ。
第７図に示すように、第２領域５の外周縁７″ａも同
様に薄肉の絶縁層14で被覆し、この絶縁層上に導電性の
ゲート層15を設けることができる。この場合も、図示し
ていないが、導電性のゲート層15を絶縁層14よりも厚肉
の絶縁層上まで段状に持上げ、IGFETの周縁に対するフ
ィールドプレートを構成するようにすることができる。
導電性のゲート層15上には二酸化珪素の他の絶縁層17
が延在している。所定の表面3a上には金属化層、例えば
アルミニウムを設け、ソース領域９およびドレイン領域
10のそれぞれに対し電気接点18および19を形成するとと
もに、絶縁層17にあけた窓（図示せず）を経て導電性の
ゲート層15に対する電気接点（図示せず）を形成するよ
うにする。
後に説明する理由で、所定の表面3aとは反対側の基板
4aの表面3b上にも金属化層20を設けることもできる。
第７図の右側に示すディプリーションモードのIGFET
2は、このディプリーションモードのトランジスタ２の
所定の表面3aの第２区域31bに隣接するチャネル領域1
3′のドーピングが、一導電型（本例の場合ｎ型）であ
るという点でエンハンスメントモードのIGFET 1と異な
っており、従って、ディプリーションモードのIGFET 2
はゲート信号が供給されてチャネルをピンチ・オフさせ
るまで常規オン状態にあり、一方エンハンスメントモー
ドのIGFET 1のチャネル領域13は反対導電型（本例の場
合ｐ型）であり、従ってIGFET 1は適切なゲート信号が
供給されて表面反転チャネルを形成するまで常規オフ状
態にある。この事実は、第７図において常規オフ（ノー
マルオフ）すなわちエンハンスメントモードのIGFET 1
のチャネル領域13を破線で、常規オン（ノーマルオン）
すなわちディプリーションモードのIGFET 2のチャネル
領域13′を実線で示すことにより表している。
ラテラルIGFET 1および２の各々のチャネル領域13,1
3′のドーピングは後に説明するように、第２領域５の
中央補助領域８および外側補助領域7aと低ドーピングの
ドレイン延長領域11とを形成するために導入される不純
物が所定の表面3aの第１区域31aおよび第２区域31bに与
えられる相対的な割合を制御することにより決定され
る。
次に、第１区域31aおよび第２区域31bのドーピングを
制御する一方法を示すラテラルIGFET 1および２を製造
する本発明による方法の第１実施例を第１〜７図につき
説明する。
第１図を参照するに、代表的に１〜５Ω・cmの固有抵
抗を有する低ドーピングのｎ型単結晶エピタキシアル層
４を高ドーピングのｎ型単結晶珪素基板4a上に設ける。
清浄処理をして表面の汚染を除去し、二酸化珪素の保
護層を熱成長させた後、ｐ型不純物を適切なマスクを用
いて所定の表面3aを介して半導体本体内に局部的に注入
し、半導体本体内３に部分的に拡散させ、２つのｐ型領
域71bを形成し、これらの領域が後の処理後に２つのIGF
ET 1および２の深い領域7bを形成する。本例では、使用
したｐ型不純物を、45KeVの注入エネルギーおよび５×1
014原子・cm-2のドーズ量の硼素とし、これら不純物
は、半導体本体を不活性雰囲気、例えば窒素雰囲気中で
約１分間約900℃の温度に加熱することにより半導体本
体内に部分的にドライブイン拡散される。
次にｐ型不純物を適切なマスクを用いて所定の表面3a
を経て半導体本体内に注入し、次にｎ型不純物を適切な
他のマスクを経て注入し、これらによりそれぞれ領域81
および111を形成し、これら領域が後の処理後に第２領
域５の中央補助領域８および低ドーピングのドレイン延
長領域11を形成するようにする。本例では、使用したｐ
型不純物を、170KeVの注入エネルギーおよび２×1012〜
10×1012のドーズ量とした硼素とし、一方、ｎ型不純物
を、170KeVの注入エネルギーおよび１×1012〜５×1012
原子・cm-2のドーズ量とした砒素とした。
次に半導体本体を加熱することにより、導入されてい
る不純物を半導体本体内に拡散させる。この加熱は酸化
用の雰囲気中で行い、第１図に示すように拡散と同時に
二酸化珪素より成る厚肉の層140が所定の表面3a上に成
長されるようにする。この特定の例では、半導体本体を
酸化用の雰囲気中で255分間1100℃に加熱し、約0.8μｍ
（800Å）の厚さの厚肉の酸化物すなわちフィールド酸
化物の層を形成する。酸化用の雰囲気中の加熱処理は乾
燥酸素雰囲気中の第１加熱工程と、湿潤酸素雰囲気中で
の次の湿潤酸化工程とを有する。
乾式および湿式酸化工程の相対的持続時間はドライブ
イン拡散にそれ程影響を及ぼさず、第２領域５の中央補
助領域８および低ドーピングのドレイン延長領域11を形
成するのに導入する不純物のドーズ量を調整し、湿式お
よび乾式酸化工程の相対的持続時間を調整することによ
り、中央補助領域８および低ドーピングのドレイン延長
領域11に対する所望のプロフィールに悪影響を及ぼさず
に厚肉の酸化物或いはフィールド酸化物の層を所望厚さ
に成長せしめうる。例えば、硼素のドーズ量を８×1012
原子・cm-2とし、砒素のドーズ量を３×1012原子・cm-2
とした場合、乾式酸化工程を例えば145分、湿式酸化工
程を105分間継続せしめうる。
次に第２図を参照するに、次にフィールド酸化物すな
わち厚肉の絶縁層を、通常のフォトリソグラフィー技術
およびエッチング技術を用いてパターン化すなわち画成
し、厚肉の絶縁層14aを画成する。次に所定の表面3a上
に絶縁層14aよりも薄肉のゲート酸化物の絶縁層14を成
長させる。
次に、絶縁層14,14a上に導電層15,16を構成する多結
晶珪素を堆積し、これに通常のようにして例えば砒素を
ドーピングして必要な導電性を得る。次に、通常のフォ
トリソグラフィーおよびエッチング技術を用いて、この
ドーピングされた多結晶珪素層をパターン化すなわち画
成し、第２図に示す絶縁ゲート12の構造を得る。
絶縁ゲート12の構造をマスクとして用いることによ
り、ｐ型不純物、本例では硼素を半導体本体３内に注入
し、エンハンスメントおよびディプリーションモードの
IGFET 1および２の第２領域の、領域7bよりも浅い外側
補助領域7aを形成する。本例では、第2,3および４図に
よって示されているように、ｐ型不純物の注入を２段階
で行う。第１段階では、第１ドーズ量の不純物（第２図
に矢印Ｘで示す）を、絶縁ゲート12の構造をマスクとし
て用いるだけで注入し、これら不純物が、エンハンスメ
ントおよびディプリーションモードのIGFETの双方の浅
い外側補助領域7aを形成するように導入されるようにす
る。
次に、第４図に示すように、本体領域7a,7bの露出区
域24上に適切なマスク23を設け、この区域を他の不純物
に対し保護する。例えば、露出区域は厚肉に堆積した酸
化物層によって保護しうる。次に、第２ドーズ量のｐ型
不純物を第４図に示すように所定の表面3aに向け、第４
図の左側に示す構造のみの第２領域５の外側補助領域7a
内のｐ型不純物の濃度を高めるようにする。
ｐ型不純物の第１および第２ドーズ量は、第１ドーズ
量のみではチャネル領域13および13′を優勢的にｐ型と
するのには不充分であり、２つのドーズ量を合わせて充
分となるように選択する。従って、第１区域31aは第１
および第２の双方の注入工程中露出されている為、第１
区域31aに隣接してｐ型チャネル領域13が得られ、一方
第２区域31bはマスク23により第２注入工程に対し保護
されている為、第２区域31bに隣接してｎ型チャネル領
域13′が得られる。この特定例では、第１および第２注
入工程の双方を180KeVの注入エネルギーおよび５×1012
原子・cm-2のドーズ量の硼素を用いて行いうる。しかし
第２注入工程は、チャネル領域13のｐ型ドーピングを調
整するように、従ってエンハンスメントモードIGFET 1
のしきい値電圧を調整するようにして調整しうる。
このような方法を用いることにより、第２領域５の中
央補助領域８および低ドーピングのドレイン延長領域11
の特性をエンハンスメントおよびディプリーション特性
とともに最適化しうる。更に、２回のｐ型注入工程のい
ずれも位置決めにおいて臨界的でない（双方共絶縁ゲー
ト12の構造に対しセルフアラインされている）為、この
方法は比較的簡単であり、製造中の位置決め公差に影響
を及ぼさない。
マスク23は第2p型注入工程後に除去し、次に厚肉の絶
縁層14aに窓25をあけてドレイン領域10を形成するため
の不純物の導入しうるようにする必要がある。第５図に
示すように、この窓25の形成は、絶縁ゲート12の構造の
画成中に多結晶珪素層15,16に第１開口窓26をあけてお
き、第５図に示す厚肉の絶縁層14aを通って窓25をエッ
チングする反応性のイオンエッチング技術を用いること
により達成しうる。
窓25をあけてから、所定の表面上にマスクを設けて本
体領域7a,7bのうち、ソース領域を必要としない区域を
保護し、ｎ型不純物、本例の場合80KeVの注入エネルギ
ーおよび４×1015原子・cm-2のドーズ量の砒素を、絶縁
ゲート12の構造をマスクとして用いて所定の表面内に注
入し、エンハンスメントおよびディプリーションモード
のIGFET 1および２のソースおよびドレイン領域９およ
び10を形成する。
次に、本例では二酸化珪素とした他の絶縁層17を所定
の表面3a上に堆積する。次に、この絶縁層17に窓をあ
け、金属化層、例えばアルミニウムを第７図に示すよう
に堆積し、IGFET 1および２のソース接点18およびドレ
イン接点19とゲート接点（図示せず）とを形成する。ソ
ース接点金属化層は絶縁層17上を外方に向けて延在し、
本体領域7a,7bの外側周縁７″ａを越え、フィールドプ
レート18aを構成するようにする。図示していないが、
ゲート多結晶珪素層15,16も同様に外側周縁７″ａを越
えて外方に延在させて厚肉の絶縁材料上まで到達せし
め、二重のフィールドプレート構造を得るようにするこ
とができる。金属化層20は前述したように基板4aの表面
3b上に設けることができる。
第５および６図につき前述した反応性のイオンエッチ
ング技術を用いることにより厚肉の各絶縁層14aに良好
な縁部14′ａを設け、それぞれのドレイン領域10を多結
晶珪素層15,16中の窓26に対しセルフアラインさせうる
とともに、他の絶縁層17による後の良好の被覆およびド
レイン接点19に対する金属化を可能にするも、反応性イ
オンエッチング技術は時間を浪費するとともに極めて高
価なものである為、多量生産は特に適していない。多量
生産の点からは湿式エッチング技術が好ましい。しか
し、このような湿式エッチング技術には、特に、厚肉の
絶縁層14aを窓26を経て等方性の湿式エッチングを行う
と多結晶珪素を張り出させるバック或いはアンダーエッ
チングが生じるという問題がある。このような張り出し
は著しく不所望なことである。その理由は、後に設ける
絶縁層自体が実際上前記の張り出しを囲むように折り返
されるおそれがあり、これにより絶縁層中に空所を生ぜ
しめるばかりか、（多結晶珪素の張り出しを追従する）
鋭利な屈曲部を有する表面上に後にアルミニウムが堆積
され、この屈曲部でアルミニウムの細条が破損されるお
それがある為である。しかし本発明者は、上述した問題
を無くし、従って前述した異方性の反応イオンエッチン
グ所に代わるものとして用いることのできる湿式エッチ
ング処理を開発した。
厚肉の絶縁層14aを経て窓25をエッチング形成する方
法の変形例を第８〜10図に示す。この場合一方のIGFET
を形成してあるが、同じ問題が、形成すべき他方のIGFE
Tに対しても当てはまること勿論である。
第８図に示すように、まず最初に光耐食マスクおよび
プラズマエッチング処理のような多結晶珪素エッチング
処理を用いて多結晶珪素層15,16に窓26をあける。本例
では、使用するプラズマエッチング処理を、電子技術で
用いられるようなバレルリアクタ内で行うことができ
る。使用するプラズマは約400トル（5.3×104Pa）の圧
力として四弗化炭素プラズマ（約８％の酸素を含む）と
することができる。窓26は通常絶縁ゲート12の構造を画
成する際にあけられ、厚肉の絶縁層14aは第２領域５の
浅い外側領域7aを形成する後の不純物注入工程から下側
の珪素を保護する。次に、多結晶珪素層上にマスク27を
設ける。このマスク27は主として絶縁ゲート12の構造を
保護するのに必要とする為、窓26に対するマスク27の位
置決めは必要でなく、図示するようにマスク27における
孔は窓26よりも可成り大きくしうる。次に絶縁材料14a
を、例えば緩衝HFを用いて窓26を介して所望厚さまで湿
式エッチングし、これにより絶縁材料の例えば1000Åの
薄肉層28を残し、この薄肉層28により窓26内で表面3aを
被覆してこの表面3aを保護する。
第８図に示すように、湿式エッチングは厚肉の絶縁層
14aのバックエッチング或いはアンダーエッチングを生
ぜしめ、これにより多結晶珪素の張り出し部29を生ぜし
め、この張り出し部29は、これが残っていると、段付表
面上に設けるべき後の絶縁層17および金属下層19の双方
をこの張り出し部の下方に鋭角に折り返してしまう。
重要なことは、後に設けるドレイン領域を多結晶珪素
層中の窓の縁部に整列させ、関連の低ドーピングのドレ
イン延長領域11の完全性を保つことである。従って、絶
縁材料14aを前述したように湿式エッチングした後、プ
ラズマエッチング処理のような選択エッチング処理を用
いて多結晶珪素の張り出し部29を除去することができる
（しかしこのようにすると、多結晶珪素層の厚さを減少
させ、この多結晶珪素層が窓26の方向に先細となるおそ
れがあるとともに、窓26の最終寸法が正確に制御されな
いおそれもある）。例えば、残存する張り出し部29は約
８％の酸素を含む四弗化炭素プラズマを用い約400トル
（5.3×104Pa）の圧力とした通常のバレルリアクタ内で
エッチング除去しうる。次に最終的な短時間の湿式エッ
チング工程を行って、プラズマエッチング中窓25内の表
面3aを保護していた薄肉絶縁層28を除去するとともに窓
25の縁部14′ａを平滑化することができる。
したがって、上述した方法によれば、通常の簡単な湿
式エッチング技術を用いた場合に生じるであろう問題を
生じることのない比較的廉価で迅速な処理を用いて厚肉
の絶縁層14aに窓をあけることができる。代表的には、
厚肉の絶縁層を約8000Åの厚さとした場合、上述した処
理では、窓25をあけるための約16分の湿式エッチング
と、その次の張り出し部29を除去するための約３分のプ
ラズマエッチングと、絶縁層28を除去するための最終的
な短時間の約20秒の湿式エッチングとを用いうる。
第８〜10図につき上述した方法の変形例としては、浅
い外側補助領域7aを形成する不純物の導入後に窓26をあ
けることができ、この場合、多結晶珪素層中に窓26を形
成するプラズマエッチング技術に対しホトレジストマス
クを用いる。次に依然として残存しているホトレジスト
マスクを用いて絶縁材料層14aを湿式エッチングし、ま
たこの場合も多結晶珪素の張り出し部29を除去するのに
プラズマエッチング処理を用いることができる。この方
法の場合、多結晶珪素層15,16の上側面がホトレジスト
マスクにより保護されたままである為、張り出し部29の
除去中窓26の周りの多結晶珪素層15,16の薄肉化を減少
せしめうるという利点が得られる。代表的な処理では、
ホトレジストマスクを通すプラズマエッチングを約8.5
分の持続時間とし、次の湿式エッチング工程を約16分の
持続時間とし、最終的なプラズマエッチング処理を約３
分の持続時間としうる。
上述した構成では、第１区域31aおよび第２区域31bに
与える不純物の相対的ドーズ量は、各第２領域５の外側
補助領域7aを形成する不純物を２回或いはそれ以上の工
程で導入し、第１工程後に所定の表面の第２区域31bを
マスクすることにより独立的に制御する。しかし、ドー
ピングは領域7a,8および11のいずれか１つ或いは２つ或
いは３つすべてを形成するのに導入する不純物を第１区
域31aおよび第２区域31bに与える相対的ドーズ量を制御
することにより制御することができる。
第11および12図は、第１区域31aおよび第２区域31bに
与える不純物の相対的ドーズ量を、マスク手段を用いて
独立的に制御する本発明による方法の第２の実施例にお
ける工程を示す。
これら第11および12図は、第１図に示す工程の前、す
なわち導入された不純物を部分的にドライブイン拡散さ
せるとともにこれと同時に厚肉の絶縁層140を形成する
ために酸化雰囲気中で半導体本体を加熱する工程の前の
工程を示す。
第11および12図は単に線図的に示すものであり、不純
物注入した領域或いは不純物注入し且つ部分的に拡散し
た領域の種々の深さおよび寸法は、注入エネルギー、ド
ーズ量、拡散温度および時間のような種々の変数に依存
すること勿論である。従って、第11および12図における
領域の相対的寸法は、例えば第１図に比べて、単に、拡
散時に同時ドライブイン拡散やフィールド酸化物の形成
を含む他の処理が第12図に示す工程と第１図に示す工程
との間で行われるということを示しているにすぎないこ
とを考慮すべきである。
第11図に示す工程では、ｐ型不純物が所定の表面3aを
経て局部的に注入され且つ部分的にドライブイン拡散さ
れて２つのｐ型予備領域71′ｂを形成してあり、これら
の領域71′ｂは後に領域71bを、最終的に深い高ドーピ
ングされた領域7bを形成する領域である。中央補助領域
８を形成するためのｐ型不純物も予備領域81′で線図的
に示すように注入されており、この領域81′は後の処理
後に領域81を、最終的に中央補助領域８を形成する領域
である。この変形方法によれば、低ドーピングのドレイ
ン延長領域11を形成する不純物を２工程で導入する。従
って、第11図に矢印Ｙで示すように、第１ドーズ量のｎ
型不純物、本例では砒素を、エンハンスメントおよびデ
ィプリーションモードの双方のモードのIGFET 1および
２が形成される所定の表面3aに注入し、このｎ型不純物
を第１区域31aおよび第２区域31bの双方に与える。この
注入を第11図に予備領域111′で示してある。次に第12
図に示すように、エンハンスメントモードIGFET 1を形
成する所定の表面の区域240を適切なマスク230、例えば
厚肉の堆積酸化物層によって被覆してこの区域240を他
の注入に対して保護する。次に、ｎ型不純物、本例では
砒素の第２の注入を行い、ディプリーションモードIGFE
Tを形成する区域にｎ型不純物の少なくとも１回の他の
ドーズを与え、予備領域111′よりも多くドーピングさ
れた予備領域111″を形成する。
次に本発明による方法の第２実施例は、マスク230の
除去後、本例で浅い外側補助領域7aを形成するのに１回
のｐ型不純物のドーズを用い従って第４図に示す工程を
省略しうるという点を除いて、第１〜10図につき前述し
たように進行される。
低ドーピングのドレイン延長領域11を形成するための
ｎ型不純物の第１および第２ドーズは以下のように選択
する。すなわち、第１ドーズのみが行われる第１区域31
aでは、外側補助領域7aを形成するｐ型不純物の後の導
入がｎ型導電性の材料をオーバードーピングしてｐ導電
型のチャネル領域13を形成し、一方、ｎ型不純物の双方
のドーズが行われる第２区域31bにおいては外側補助領
域7aを形成するために導入されるｐ型不純物のドーズが
オーバードーピングを生ぜしめるのに不充分であり、チ
ャネル領域13′がｎ型に維持され、ディプリーションモ
ードIGFET 2を形成せしめうるようにする。中央補助領
域８を形成するのに用いる不純物のドーズを、170KeVの
注入エネルギーを有する約８×1012原子・cm-2のドーズ
量で行い、外側補助領域7aを形成するのに用いる不純物
のドーズを、約180KeVの注入エネルギーを有する硼素の
約１×1013原子・cm-2のドーズ量で行う場合、低ドーピ
ングのドレイン延長領域11を形成するためのｎ型不純物
の第１ドーズは170KeVの２〜３×1012砒素原子・cm-2の
ドーズ量で行い、第２ドーズは170KeVの４〜５×1012砒
素原子・cm-2のドーズ量で行うことができる。
低ドーピングのドレイン延長領域11を形成するための
この不純物導入制御は外側補助領域7aを形成するための
不純物の導入制御に加えて或いはこの導入制御の代わり
に行うことができる。この代わりに或いはこれに加え
て、第２領域５の中央補助領域８を形成するための不純
物を２回或いはそれ以上の工程で導入し、第１工程後に
第２区域31bをマスキングすることによりドーピング制
御を行うことができる。低ドービングのドレイン延長領
域11を形成するための不純物を２回或いはそれ以上の工
程で導入する代わりとして、エンハンスメントIGFETの
チャネル領域13を、ドレイン延長領域11を形成するため
の不純物の導入処理全体中マスクするようにすることが
できる。しかし、このようにすると、ドレイン延長領域
11に後に絶縁ゲートを設けるのに用いるマスクの位置決
めを注意深く行う必要があり、このマスクの位置決めが
通常の製造誤差に影響を受けるようになる。いずれの場
合にも、相対的ドーズはｐ型チャネル領域13がIGFET 1
に対し形成され、ｎ型チャネル領域13′がIGFET 2に対
し形成されるようにする。
上述したエンハンスメントおよびディプリーションモ
ードのラテラル絶縁ゲート電界効果トランジスタ１およ
び２は、半導体素子のみが半導体本体３内或いは上に形
成されたものとすることができる。しかし、エンハンス
メントおよびディプリーションの双方またはいずれか一
方のモードの絶縁ゲート電界効果トランジスタ１および
２を１つよりも多く同時に半導体本体内に形成すること
ができる。また本発明の方法を用いてディプリーション
型或いはエンハンスメント型のいずれかのIGFETを１個
以上製造することができ、本発明の方法は一方の種類の
トランジスタの製造から他方の種類のトランジスタの製
造への切換えを比較的簡単且つ容易に行いうるという利
点を有する。
エンハンスメントおよびディプリーションモードのIG
FET 1および２を有する半導体本体内或いは上に１つ以
上の他の半導体素子を製造しうる。例えば１つ以上の高
電力半導体素子を同じ半導体本体３に設け、１つ以上の
低電圧論理型半導体素子がいわゆるインテリジェント電
力スイッチを、すなわち高電力半導体装置の動作を制御
する論理回路が同じ半導体本体内に或いは上に設けら
れ、ライト、電動機等への電力供給を中央制御回路から
の論理信号による制御の下で制御するのに用いうるよう
になっている。半導体装置を形成しうるようにしうる。
例えば簡単な母線システムや上述したインテリジェント
電力スイッチを、車両に電力を分配するのに用いられて
いる従来の装置の代わりに用いることができる。
本発明の方法によれば、バーティカル型の電力MOSFET
を同じ半導体本体３に設けることができるという特別な
利点を有する。
第13図は、電力MOSFET 50の形態のバーティカル絶縁
ゲート電界効果トランジスタを前述した１つ以上のエン
ハンスメントおよび／またはディプリーションモードの
ラテラルIGFET 1および２と一緒に集積化した半導体装
置の一部分を示す。図面を簡単にするために、第13図に
は一方のラテラルIGFET、すなわちエンハンスメントラ
テラルIGFET 1の一部分のみを示してある。
バーティカル電力MOSFETと称するのは、ソースおよび
ドレイン接点が半導体本体の上下両面に配置され、電流
の流れが半導体本体を垂直方向に生じる為である。この
ようなバーティカル電力MOSFETは通常共通ドレイン領域
を有する何百個もの並列接続MOSFETセルから成ってお
り、図面を簡単にするために第13図にはバーティカル電
力MOSFET 50の小部分のみを示してある。
第13図に示すように、バーティカル電力MOSFET50の１
つセルはｎ型半導体本体３内に形成された反対導電型の
本体領域57（57a,57b）より成っている。この本体領域5
7は深く且つ高いドーピングの領域57bとその周囲の浅い
外側領域57aとを有している。導電型（本例ではｎ型）
のソース領域59は本体領域57内で所定の表面に隣接して
設けられており、この本体領域57のチャネル領域513の
上方には絶縁ゲート512の構造体が設けられ、ドレイン
領域に対するゲート接続を行うようになっており、ドレ
イン接点は前述した金属化層20により形成されている。
上述したところから明らかなように、バーティカル電
力MOSFETは、適切なマスクの変更を行うことにより前述
した方法を用いてラテラル絶縁ゲートIGFET 1および２
と同時に製造することができる。従って、深い領域57b
に導入する不純物は深い領域7bを形成する不純物と同時
に導入でき、領域８および11を形成する不純物の導入中
はMOSFETを形成する所定表面3aの区域31cをマスクして
おく。絶縁ゲート512の構造も同様に絶縁ゲート12の構
造と同時に形成でき、浅い領域57aおよびソース領域59
を形成する不純物も同様に絶縁ゲート512の構造をマス
クとして用いて、浅い外側補助領域7aおよびソース領域
９を形成する不純物と同時に導入することができ、電力
MOSFETのゲート512の構造は窓25をあける際にマスクに
より保護する。
上述したところから明らかなように、低ドーピングの
ドレイン延長領域11を形成する不純物の導入中区域31c
をマスクするということは、電力MOSFET 50のチャネル
領域513にエンハンスメントモードのラテラルIGFETより
も一層高いｐ型のドーピングが行われ、このチャネル領
域513が上述のラテラルIGFETよりも高いしきい値電圧を
有するということを意味する。このようにすることが望
ましくない場合には、低ドーピングのドレイン延長領域
11を形成するために導入される不純物に領域31cをさら
し、電力MOSFET 50のしきい値電圧を減少させることが
できる。
電力MOSFET 50に対するソース金属化層518およびゲー
ト金属化層（図示せず）は、絶縁層17に必要な窓をあけ
た後に金属を堆積し、次にこの堆積金属を適切にパター
ン化することによりIGFET 1および２のソース金属化層1
8、ドレイン金属化層19およびゲート金属化層（図示せ
ず）と同時に設けることができる。
当業者にとって明らかなように、MOSFET 50の各ソー
ス領域59は関連の本体領域57に短絡させて、寄生バイポ
ーラ作用を抑止するようにする必要がある。この短絡
は、例えば本体領域57の中央部分が所定表面3aまで延在
するようにソース領域の不純物注入に対するマスクを形
成することにより、或いは第13図に示すように、適切な
フォトリソグラフィーおよびエッチング処理を用いてソ
ース領域59の中央部分をエッチング除去して、ソース金
属化層518を形成するための金属を堆積する前に本体領
域57の中央部分を露出させることにより達成しうる。
導電性のゲート層15,16の縁部はまっすぐな垂直とし
て示してあるが、特にいかなる電力MOSFETのゲート層の
縁部はシーメンス・フォルシャングス・ウント・エント
ビィクルングス・ベリヒテ・ブント（Siemens Forschun
gs und Enturicklungs Berichte Bd.）９（1980）Nr 4
の第192頁に記載されているような技術を用いて傾斜さ
せるか或いは先細とすることができる。
平面図で見た際の種々の領域の幾何学的形状は円形或
いは隅部を丸めた方形（正方形または長方形）或いはそ
の他の適切な形状にすることができるも、これらのすべ
ての領域は同じ形状にするのが便利である。従って、例
えば、方形セル（すなわち隅部を丸めた方形の外形の本
体領域およびソース領域）のチェッカーボード型のパタ
ーンを有する電力MOSFETを望む場合には、IGFET領域
は、方形（隅部を丸めた）フレーム形状を有する補助領
域７およびソース領域９と同様な外形すなわち幾何学的
形状を有するようにする必要がある。
深い領域57bはバーティカル電力MOSFET 50のオン抵抗
（導通時の抵抗）を減少させるのに望ましいが、深い領
域7bはラテラルIGFET 1および２から省略し、各第２領
域５の外側補助領域７が浅い領域7aのみを以て構成され
るようにすることができる。しかし、深い領域7bを設け
る場合、深い領域57b或いは7bを導入する上述した方法
には、精密な制御を必要とする第２領域の低ドーピング
中央補助領域８および低ドーピングドレイン延長領域11
を通常のような最終拡散工程としてではなく製造処理の
開始近くまで導入せしめうるという利点がある。このよ
うにすることは特に、ソース領域９および浅い外側補助
領域7aを（存在する場合にはソース領域59および領域57
bをも）絶縁ゲート12の構造に対し（存在する場合には
絶縁ゲート512の構造に対しても）セルフアラインさせ
ることができ、従ってチャネルの長さを正確に画成し、
従って短くすることができるという点で有利である。し
かし、本発明の一例の方法は、低ドーピング領域８およ
び11を最終の拡散／注入工程として導入し次に絶縁ゲー
ト構造を形成する場合に用いることができる。しかしこ
のようなセルフアライン方法を用いない場合には位置決
め誤差によりチャネル長、従ってオン抵抗が大きくな
る。
上述した構成では、エンハンスメントおよびディプリ
ーションモードのIGFETは、集積化された電力MOSFET 50
のドレインを例えば車両の正電源端子に接続する必要が
あるインテリジェント電力スイッチに用いるように設計
した高電圧ラテラルIGFETであり、IGFETは、バッテリ電
圧に等しい或いはほぼ等しい電圧がインテリジェント電
力スイッチの動作中IGFETの両端間に存在するようにバ
ッテリの電源端子間に接続される。このような場合、エ
ンハンスメントおよびディプリーションモードのIGFET
は高電圧に耐えうるようにする必要があり、従ってソー
ス領域９（或いは上述した導電型が逆の場合にはドレイ
ン領域10）おび基板３が正の電源電圧にあり、ドレイン
領域10（或いは上述した導電型が逆の場合ソース領域
９）が負の電源電圧（通常接地電圧）にある場合に生じ
るおそれのある高逆電圧にIGFETが耐えうるようにする
ために、低ドーピングされた領域すなわちRESURF領域８
を設けており、IGFETがオフ状態にあり基板３が正のバ
ッテリ電源電圧にある場合に生じる高逆電圧にIGFETが
耐えうるようにするために、低ドーピングされた領域す
なわちRESURF領域11が設けられている。バッテリの電源
端子間の電圧差は通常12V或いは24Vであるが、IGFETは
スパイク電圧に耐えうるようにする必要があり、従って
このような使用に対しては高い逆電圧、例えば50Vまで
の逆電圧に耐えうるように設計されている。
低ドーピングされた領域すなわちRESURF領域８および
11に加えて、高電圧ラテラルIGFETは電力MOSFETのもの
に類似するフィールドレリーフ端縁終端系（field reli
ef edge termination system）を有する必要がある。適
切ないかなる端縁終端系をも用いることができ、選択す
る端縁終端系は装置の所望の降服電圧に依存する。例え
ば、深い領域7bおよび57bと同時に形成する１つ以上の
フィールドレリーフ環状領域（図示せず）によって電力
MOSFET 50の能動装置区域を囲むようにすることができ
る。多結晶ゲート層は厚肉の絶縁層の延長部14′ａ上ま
で外方に向けて延在させてフィールドプレート効果を得
るようにでき、ソース金属化層も同様に絶縁層17上で外
方に延在させてフィールドプレート効果を得るようにし
うる。ラテラルIGFETの各々は電力MOSFET 50と同様なフ
ィールドプレート構造を有するようにしうる。
上述したところから明らかなように、フィールドレリ
ーフ用の縁部終端系を構成するフィールドプレート系の
必要性はインテリジェント電力スイッチの電力MOSFET素
子および高電圧ラテラルIGFETに対してのみならず、IGF
ET（第14a図）のゲート−ソース電圧を制御し且つ制限
するツェナーダイオードD1のような他の必要な素子にも
当てはまる。このようなダイオードの各々を半導体本体
内に個別に形成する場合には、可成りの量のスペースが
フィールドプレート系により占められてしまう。１つの
解決策は、すべてのツェナーダイオードを１つの分離ウ
エル内に組み込むことであるが、このようにすることは
後の配線パターンを考慮した場合に経済的でない。従っ
て、本発明者はこのようなツェナーダイオードを前述し
たラテラル高電圧IGFETに導入する方法を発明したもの
であり、この方法は前述した方法をほんのわずか変更す
るだけで用いることができ、その構造は第７図に示す変
更していないラテラル高電圧IGFETと同様な寸法にしう
る。
第14図はこのような変更したラテラル高電圧IGFET
1′を示す。この構造は第13図と比べれば明らかなよう
に、ソース領域を形成するための不純物を導入する際に
用いるマスクを変更し、第２領域５の浅い外側補助領域
7a内に一導電型の他の領域60を設け、この他の領域60が
ソース領域９から分離されているという点で変更されて
いる。図示のようにこの他の領域60は、通常のようにソ
ース領域９に短絡されている浅い外側補助領域7aとでツ
ェナーダイオードD1を構成している。外側補助領域7aは
第14図において右側の方向に延在させてこの他の領域60
を収容するようにしうる。
必要とする他の変更は、絶縁層17に窓をあける際の処
理と、領域60に接点61を設けるためのその後の堆積金属
化層のパターン化のみである。この接点61はIGFETのゲ
ート金属化層（図示せず）に接続するか或いはこの金属
化層と一体にする。この接続或いは一体化は第14図には
図示していない。
ラテラルIGFETは必ずしも高電圧素子とする必要はな
い。耐高電圧性を必要としない場合には、領域11をドレ
イン領域10の低ドーピング延長領域すなわちドリフト領
域とすることができ、必ずしもRESURF領域とする必要が
なく、また領域８はIGFETを基板から分離する分離ウエ
ルの一部を単に構成するだけにでき、このような分離を
必要としない場合には領域８を、いかなるフィールドプ
レート構造ができるように省略できる。
前述した導電型は逆にすることができること勿論であ
り、半導体本体は珪素以外の材料を以て構成することも
できる。更に、設けられている場合の電力MOSFETはいか
なる他の種類のMOSゲート電力装置と置き換えることが
できる。
上述したところから当業者にとって他の変形も行える
こと明らかである。このような変形には半導体装置の設
計および製造で既に知られている他の構造を導入するこ
とができ、これらの他の構造は前述した構造の代わりに
或いはこれに加えて用いることができる。特許請求の範
囲の記載は形式的なものであって、上述した種々の変更
をも含むものとして解釈すべきものである。
【図面の簡単な説明】
第１〜７図は、高電圧のラテラルエンハンスメントおよ
びディプリーションIGFETを形成する本発明による方法
の第１実施例における種々の工程を説明するための半導
体本体を一部を切欠して示す線図的断面図、 第８〜10図は、第１〜７図に示す本発明方法の変形例を
説明するための半導体本体の一部を示す線図的断面図、 第11および12図は、高電圧ラテラルエンハンスメントお
よびディプリーションIGFETを形成する本発明による方
法の第２実施例における工程を示す線図的断面図、 第13図は、ラテラル絶縁ゲートトランジスタとバーティ
カル絶縁ゲートトランジスタとを有し、本発明による方
法により製造した半導体装置を一部を切欠して示す線図
的断面図、 第14図は、ツェナーダイオードを含めた変形ラテラル高
電圧IGFETを示す線図的断面図、 第14a図は、第14図の変形IGFETの回路構成を示す線図で
ある。 １……エンハンスメントモード絶縁ゲートトランジスタ ２……ディプリーションモード絶縁ゲートトランジスタ ３……半導体本体、４……エピタキシアル層 4a……基板、５……第２領域（ウェル） 6,9a,11a……pn接合、7a……外側（第１）補助領域 ７′ａ……7aの内周縁、７″ａ……外周縁 7b……高ドーピング領域、８……中央（第２）補助領域 ９……ソース領域、10……ドレイン領域 11……ドレイン延長領域、12……絶縁ゲート 13,13′……チャネル領域、14,14a,17……絶縁層15……
ゲート層 18,19……電気接点、18a……フィールドプレート 20……金属化層、23,27……マスク 25,26……窓、29……張り出し部 31a……第１区域、31b……第２区域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−16572（ＪＰ，Ａ)

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】エンハンスメントモードの絶縁ゲート電界
    効果トランジスタとディプリーションモードの絶縁ゲー
    ト電界効果トランジスタとを有する半導体装置を製造す
    るに当り、 半導体本体の一導電型の第１領域の所定の表面内に不純
    物を導入することにより、エンハンスメントモードおよ
    びディプリーションモードの絶縁ゲート電界効果トラン
    ジスタに対し、 前記の所定の表面に隣接しており、トランジスタのチャ
    ネル領域を画成する少なくとも第１補助領域を有する反
    対導電型の第２領域であって、この第１補助領域はその
    ほかの第２領域の部分よりも低ドーピングとなっている
    当該第２領域と、 前記の所定の表面に隣接し、前記の第２領域により囲ま
    れた一導電型のソース領域と、 前記の所定の表面に隣接し、前記の第２領域により囲ま
    れたドレイン領域であって、このドレイン領域は、前記
    の所定の表面に隣接して前記のソース領域の方向に延在
    するドレイン延長領域を有し、このドレイン延長領域は
    前記ドレイン領域に比べ低ドーピングである当該ドレイ
    ン領域とを設け、 エンハンスメントモード絶縁ゲート電界効果トランジス
    タに対する第２領域の第１補助領域のチャネル領域に相
    当する前記の所定の表面の第１区域上に第１絶縁ゲート
    を設けるとともに、ディプリーションモード絶縁ゲート
    電界効果トランジスタに対する第２領域の第１補助領域
    のチャネル領域に相当する前記の所定の表面の第２区域
    上に第２絶縁ゲートを設け、各ソース領域およびこれに
    関連するドレイン領域間をそれぞれゲート接続しうるよ
    うにしてあり、前記の第２領域の第１補助領域およびド
    レイン延長領域を形成するために導入する不純物が前記
    の第１区域および第２区域に与えられる相対的ドーズ量
    をマスクを用いて独立して制御して前記の第１区域に隣
    接して反対導電型のチャネル領域を形成するとともに前
    記の第２区域に隣接して一導電型のチャネル領域を形成
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】請求項１に記載の半導体装置の製造方法に
    おいて、ドレイン延長領域を形成するための不純物に対
    し前記の第１および第２区域の双方を露出させ、各第２
    領域の第１補助領域を形成するための不純物を２回以上
    の工程で導入し、前記の所定の表面の第２区域を第１工
    程後にマスクすることにより、前記の第１および第２区
    域が受ける不純物の相対的ドーズ量を独立的に制御する
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項３】請求項１または２に記載の半導体装置の製
    造方法において、前記の第２領域の各々が前記の第１補
    助領域に加えてこの第１補助領域から延在する第２補助
    領域を有するようにするために、エンハンスメントモー
    ドおよびディプリーションモードの絶縁ゲート電界効果
    トランジスタに対し、前記の第１補助領域から延在する
    第２領域の前記の第２補助領域を形成するための不純物
    を導入し、第２領域の前記の第２補助領域内にドレイン
    延長領域およびドレイン領域を設けることを特徴とする
    半導体装置の製造方法。
  4. 【請求項４】請求項３に記載の半導体装置の製造方法に
    おいて、各第２領域の前記の第２補助領域を形成するた
    めの不純物を２回以上の工程で導入し、第１工程後に前
    記の所定の表面の前記の第２区域をマスクすることによ
    り、前記の第１および第２区域が受ける不純物の相対的
    ドーズ量を独立的に制御することを特徴とする半導体装
    置の製造方法。
  5. 【請求項５】請求項１〜４のいずれか一項に記載の半導
    体装置の製造方法において、各絶縁ゲート電界効果トラ
    ンジスタのドレイン延長領域を形成するための不純物を
    ２回以上の工程で導入し、第１工程後に前記の所定の表
    面の前記の第１区域をマスクすることにより、前記の第
    １および第２区域が受ける不純物の相対的ドーズ量を独
    立的に制御することを特徴とする半導体装置の製造方
    法。
  6. 【請求項６】請求項１〜５のいずれか一項に記載の半導
    体装置の製造方法において、ドレイン延長領域を形成す
    るための不純物の導入中の全体に亘って、エンハンスメ
    ント絶縁ゲート電界効果トランジスタのチャネル領域を
    設ける区域をマスクすることにより、前記の第１および
    第２区域が受ける不純物の相対的ドーズ量を独立的に制
    御することを特徴とする半導体装置の製造方法。
  7. 【請求項７】請求項１〜６のいずれか一項に記載の半導
    体装置の製造方法において、各絶縁ゲート電界効果トラ
    ンジスタに対し、ドレイン延長領域上に絶縁層の厚肉領
    域を且つチャネル領域上にこの厚肉領域よりも薄肉の絶
    縁層の薄肉領域をそれぞれ画成し、これら絶縁層の領域
    上に導電材料を堆積することによりそれぞれの絶縁ゲー
    トを設けることを特徴とする半導体装置の製造方法。
  8. 【請求項８】請求項７に記載の半導体装置の製造方法に
    おいて、前記の所定の表面上に絶縁ゲートを設けた後
    に、エンハンスメントおよびディプリーションモードの
    各絶縁ゲートトランジスタに対し、絶縁層の厚肉領域上
    の導電層に窓をあけ、この導電層の窓を経て絶縁層を等
    方性エッチングして絶縁層の厚肉領域に窓をあけ、これ
    により絶縁層中の窓の縁部から張り出す導電層の部分を
    残し、導電層を選択的にエッチングして絶縁層中の窓の
    縁部から張り出している前記の部分を除去し、次に絶縁
    ゲートをマスクとして用いて不純物を導入してエンハン
    スメントおよびディプリーションモードの絶縁ゲート電
    界効果トランジスタのドレイン領域を形成することを特
    徴とする半導体装置の製造方法。
  9. 【請求項９】請求項８に記載の半導体装置の製造方法に
    おいて、絶縁層の厚肉領域を湿式エッチングしてこの厚
    肉領域に窓を形成し、次に導電層をプラズマエッチング
    して絶縁層の厚肉領域中の各窓の縁部から張り出す導電
    材料を除去することを特徴とする半導体装置の製造方
    法。
  10. 【請求項１０】請求項７〜９のいずれか一項に記載の半
    導体装置の製造方法において、各絶縁ゲート電界効果ト
    ランジスタに対し、前記の第２領域の第１補助領域の中
    央に位置し第１補助領域よりも高ドーピングで且つ深く
    した中央領域を形成するために反対導電型の不純物を導
    入し、この導入された不純物を半導体本体内に部分的に
    拡散させ、ドレイン延長領域を設けるための不純物を導
    入し、次に酸化雰囲気中で半導体本体を加熱して、導入
    されている不純物を半導体本体内に拡散させ、これによ
    り前記の中央領域と、ドレイン延長領域とを形成すると
    ともに絶縁材層の厚肉領域を前記の所定の表面上に成長
    させることを特徴とする半導体装置の製造方法。
  11. 【請求項１１】請求項10に記載の半導体装置の製造方法
    において、半導体本体を最初に乾式酸化雰囲気中で、次
    に湿式酸化雰囲気中で加熱することを特徴とする半導体
    装置の製造方法。
  12. 【請求項１２】請求項１〜11のいずれか一項に記載の半
    導体装置の製造方法において、絶縁ゲート電界効果トラ
    ンジスタの１つ或いは各々に対し、第２領域中に不純物
    を導入して、前記の所定の表面に隣接するとともに前記
    の第２領域によりソース領域から離間された前記の一導
    電型の他の領域を形成し、この他の領域と絶縁ゲートと
    の間の電気接続を行ない、前記のソース領域を第２領域
    に短絡させ、絶縁ゲート電界効果トランジスタのゲート
    およびソース間にツェナーダイオードを形成することを
    特徴とする半導体装置の製造方法。
  13. 【請求項１３】請求項１〜12のいずれか一項に記載の半
    導体装置の製造方法において、これら請求項１〜12のい
    ずれか一項に記載の方法を用いてエンハンスメントおよ
    びディプリーションモードの絶縁ゲート電界効果トラン
    ジスタから離れている前記の所定の表面の第３区域内に
    不純物を導入して前記の所定の表面に隣接する反対導電
    型の他の領域とこの他の領域内の一導電型のソース領域
    とを形成し、この他の領域の第１補助領域或いはチャネ
    ル領域を被覆する絶縁ゲートを形成し、前記のソース領
    域および第１領域間をゲート接続するようにすることに
    より、エンハンスメントおよびディプリーションモード
    の絶縁ゲート電界効果トランジスタと同時にバーティカ
    ル絶縁ゲート電界効果トランジスタを設けることを特徴
    とする半導体装置の製造方法。
  14. 【請求項１４】半導体本体の所定の表面に隣接する一導
    電型の第１領域と、 前記の所定の表面に隣接し前記の第１領域内に形成され
    た反対導電型の第２領域であって、第１補助領域と、こ
    の第１補助領域から離れる方向に延在しこの第１補助領
    域に比べて低ドーピングとした第２補助領域とを有する
    当該第２領域と、 前記の所定の表面に隣接し且つ前記の第１補助領域によ
    り囲まれた一導電型のソース領域と、 このソース領域から離間して前記の所定の表面に隣接し
    且つ前記の第２補助領域により囲まれた一導電型のドレ
    イン領域と、 前記の第２領域の第２補助領域内で前記のドレイン領域
    から前記のソース領域の方向に延在し且つ前記の所定の
    表面に隣接し、前記のドレイン領域と比べて低ドーピン
    グとしたドレイン延長領域と、 前記の第１補助領域のチャネル領域を被覆し、前記のソ
    ースおよびドレイン領域間をゲート接続する絶縁ゲート
    と を具えていることを特徴とするラテラル絶縁ゲート電界
    効果トランジスタ。
  15. 【請求項１５】請求項14に記載のラテラル絶縁ゲート電
    界効果トランジスタにおいて、第１補助領域とソース領
    域と、ドレイン領域とが絶縁ゲートに対してセルフアラ
    インセルフアラインされていることを特徴とするラテラ
    ル絶縁ゲート電界効果トランジスタ。
  16. 【請求項１６】請求項14または15に記載のラテラル絶縁
    ゲート電界効果トランジスタにおいて、前記の所定の表
    面に隣接し且つ前記のソース領域から離間して前記の第
    ２領域内に一導電型の他の領域が設けられており、前記
    のソース領域は前記の第２領域に短絡され、絶縁ゲート
    と前記の他の領域との間に電気接続が行われ、絶縁ゲー
    トと前記の第２領域との間にツェナーダイオードを形成
    していることを特徴とするラテラル絶縁ゲート電界効果
    トランジスタ。
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