JPH0834456B2 - 時分割多重化装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、３台以上の時分割多重化装置を複数の高速
デジタル回線に結合して成る時分割多重通信システムに
おける前記時分割多重化装置の中継動作に係わる構成に
関する。

〔発明の技術的背景〕

第５図は従来この種の時分割多重通信システムの一例
を示したブロック図である。時分割多重化装置1Aは時分
割多重化装置1Bに、時分割多重化装置1Bは時分割多重化
装置1Cにそれぞれ高速デジタル回線を介して接続されて
いる。また、時分割多重化装置1A,1B,1Cはそれぞれ複数
の端末装置２を接続している。なお、各時分割多重化装
置から出ている破線は論理的なデータパースを示してお
り、物理的な回線を示しているものではない。このよう
な時分割多重通信システムにおいて、時分割多重化装置
1Aと時分割多重化装置1Cが時分割多重化装置1Bを介して
データの送受を行う動作が中継と称されている。

第６図は第５図に示した時分割多重通信システムにお
けるデータの通信相手を制御するフレームの構成例を示
したものである。符号3A、3B,3Cは各時分割多重化装置
を制御するフレームで、１フレームはｎチャネルで構成
されている。ここで、時分割多重化装置1Aのフレーム3A
に注目すると、チャネルにＢと書いてあるのはそのチャ
ネルを用いて時分割多重化装置1Aに接続されている該当
の端末装置と時分割多重化装置1Bに接続さている該当の
端末装置間で通信することを示し、フレーム内のチャネ
ルにＣと書いてあるのはそのチャネルを用いて時分割多
重化装置1Aに接続されている該当の端末装置と時分割多
重化装置1Cに接続さている該当の端末装置間で時分割多
重化装置1Bを中継して通信を行うことを示している。他
のフレーム3B,3Cにおいても同様である。

第７図は従来のこの種の時分割多重化装置の詳細例を
示したブロック図である。符号４は時分割多重化装置全
体の制御を行うシステム制御部で、特に複数の時分割多
重化及び中継制御部５を制御する。各時分割多重化及び
中継制御部５にはバス６、バス７を介して複数の低速側
端末インタフェース（以下ポートと称する）８が接続さ
れている。各ポート８には図示されていないが端末装置
が接続されている。また、各時分割多重化及び中継制御
部５はそれぞれ高速回線インタフェース９を介して高速
回線101、102に接続されている。更に、時分割多重化及
び中継制御部５は相互にバス11によって接続されてい
る。なお、高速回線インタフェース９は時分割多重化及
び中継制御部５からのデータ等と高速回線101（又は10
2）のデータ等との間のフレーム構成や電気的なインタ
フェースをとる機能を有している。

従来、高速回線101（又は102）を介して自己の時分割
多重化装置に接続されている端末装置とデータ送受を行
う場合は、時分割多重化及び中継制御部５は、バス６
（又はバス７）を介して高速回線101（又は102）と該当
のポート８とを接続することにより端末装置間との通信
を行い、高速回線101,102間の中継を行う場合は、バス1
1を介して高速回線101,102を接続することにより行って
いる。従って、時分割多重化及び中継制御部５は、ポー
ト８とのデータ送受かあるいは中継かによって、使用す
る内部バスを切換える制御を行っている。

〔背景技術の問題点〕

上記のような従来の時分割多重通信システムを構成す
る時分割多重化装置では、自己に接続される端末装置と
のデータ送受かあるいは回線間の中継かにより、時分割
多重化及び中継制御部５が使用する内部バス（バス6,7,
11）を切換える制御をする必要があり、時分割多重化及
び中継制御部５の中継手順が複雑であった。又、第７図
の例では、高速回線101,102を２回線サポートする場合
を示したが、それ以上のｎ回線をサポートし、且つ全て
の回線間の中継を可能にするならば、各時分割多重化及
び中継制御部５間を結ぶバス11はn!/｛（ｎ−２）!2!｝
本必要となり、時分割多重化及び中継制御部５のハード
ウェアは非常に複雑となる欠点があった。しかも、サポ
ートする高速回線の本数により、各時分割多重化及び中
継制御部５を結ぶバス11の本数が変わるため、その都度
時分割多重化及び中継制御部５の構造が異なるものとな
り、前記ｎに対してその構造が一定でなくなる。このた
め、サポートする高速回線の本数を任意に増加してシス
テムを拡張するということが非常に困難であるという欠
点があった。

〔発明の目的〕

本発明の目的は、上記欠点に鑑み、端末装置間のデー
タ送受と回線間の中継動作とを切換える制御部を簡素化
し且つサポートする回線の拡張性を向上させることがで
きる時分割多重化装置を提供することにある。

〔発明の概要〕

本発明では、第１のバスと、第２のバスと、前記第１
のバス及び端末装置に接続されると共に、前記第１のバ
スを介して到来するデータを取り込み前記端末装置へ送
出するデータ入力系と、前記端末装置から送られるデー
タを前記第１のバスを介して送出するデータ出力系とを
備える複数のポートと、前記第２のバス及び端末装置に
接続されると共に、前記第２のバスを介して到来するデ
ータを取り込み前記端末装置へ送出するデータ入力系
と、前記端末装置から送られるデータを前記第２のバス
を介して送出するデータ出力系とを備える複数のポート
と、データを記憶するためのメモリと、前記第１のバス
を介して到来するデータを取り込み前記メモリへ書き込
むデータ入力系と、前記メモリに記憶されているデータ
を読み出し前記第２のバスを介して送出するデータ出力
系とを備える仮想ポートと、第１の高速回線から到来す
る時分割多重されたデータを高速回線インタフェースを
介して取り込み、多重に係る各チャネルのデータを対応
するアドレスの前記第１のバスに接続されたポートまた
は前記仮想ポートへ前記第１のバスを介して書き込むデ
ータ書込系を有する第１の時分割多重化制御部と、前記
第２のバスに接続されたポートまたは前記仮想ポートか
らデータを前記第２のバスを介して読み出し、当該第２
のバスに接続されたポートまたは仮想ポートのアドレス
に対応して多重に係るチャネルへ配置し高速インタフェ
ースを介して第２の高速回線へ送出するデータ読出系を
有する第２の時分割多重化制御部と、これら第１、第２
の時分割多重化制御部に、前記データ書込系と前記デー
タ読出系とが用いる多重に係る各チャネルと前記ポート
または前記仮想ポートのアドレスとの対応関係を任意に
セットすると共に、装置全体の制御を行うシステム制御
部とを具備することにより、上記目的を達成するもので
ある。

〔発明の実施例〕

以下本発明の一実施例を図面を参照しつつ説明する。
第１図は本発明の時分割多重化装置の一実施例を示した
ブロック図である。高速回線111は高速インタフェース1
21、ライン201、時分割多重化制御部131及びバス141を
介して複数のポート15（Ｒ）に接続され、また、高速回
線112は高速インタフェース122、ライン202、時分割多
重化制御部132及びバス142を介して複数のポート15
（Ｓ）に接続されている。分割多重化制御部131、132は
ライン200を介して本装置全体を制御するシステム制御
部16の制御を受けている。また、バス141,142には共通
に中継機能を果たす仮想ポート17が接続されている。な
お、この例では時分割多重化装置が高速回線111,112の
２回戦をサポートする場合を示している。

第２図は第１図に示した時分割多重化制御部131（132
も同じ）の詳細例を示したブロック図である。時分割多
重化制御部は、読み出し用のポートアドレス発生部18R
と読み出し用のデータバッファ19R及び書き込み用のポ
ートアドレス発生部18Wと書き込み用のデータバッファ1
9Wとからなっている。読み出し時、ポートアドレス発生
部18Rは読み出し信号RDを出力すると共に、データを読
み出したいポートのアドレスをアドレスバスＡに出力す
る。第１図に示した各ポート15は固有のアドレスを持っ
ており、前記ポートアドレス発生部18Rから出力される
アドレスに該当するポート15は、前記読み出し信号RDが
出力されているならば、データを時分割多重化制御部の
データバッファ19RにデータバスＤを介して送出する。
このデータバッファ19Rに一旦保持された前記データ
は、その後高速回線インタフェースを介して高速回線へ
送出される。

書き込み時、ポートアドレス発生部18Wは書き込み信
号WRを出力すると共に、データを書き込みたいポート15
のアドレスをアドレスバスＡに出力する。該当アドレス
のポート15は前記書き込み信号WRが出力されていたなら
ば、時分割多重化制御部のデータバッファ19Wからデー
タの取り込みをデータバスＤを介して行う。なお、デー
タバッファ19Wには高速回線を通して伝送されてきたデ
ータが高速回線インタフェースを介して書き込まれてい
る。上記のように、時分割多重化制御部131は、ライン2
01から高速回線111から到来する時分割多重されたデー
タを高速回線インタフェース121を介して取り込み、多
重に係る各チャネルのデータをバス141に接続された対
応するアドレスポート15（Ｒ）または仮想ポート17へ第
１のバスであるバス141を介して書き込むデータ書込系
であるポートアドレス発生部18Wとデータバッファ19Wと
を有する。また、時分割多重化制御部132は、バス142に
接続されたポート15（Ｓ）または仮想ポート17からデー
タを第２のバスであるバス142を介して読み出し、当該
ポート15（Ｓ）または仮想ポート17のアドレスに対応し
て多重に係るチャネルへ配置しライン202から高速イン
タフェース122を介して高速回線112へ送出するデータ読
出系であるポートアドレス発生部18Rとデータバッファ1
9Rとを有する。なお、時分割多重化制御部131のデータ
読出系であるポートアドレス発生部18Rとデータッバッ
ファ19Rとは、バス141に接続されたポート15（Ｒ）から
データを読み出し、時分割多重化制御部132のデータ書
込系であるポートアドレス発生部18Wとデータバッファ1
9Wとは、バス142に接続されたポート15（Ｓ）に対しデ
ータを書き込む。

第３図は第１図に示したポート15の詳細例を示したブ
ロック図である。ポートは、書き込み用のポートアドレ
スデコード部20Wと書き込み用のデータバッファ21W及び
読み出し用のポートアドレスデコード部20Rと読み出し
用のデータバッファ21Rとから成っている。書き込み時
（書き込み信号WRの出力時）ポートアドレスデコード部
20Wは書き込み先のポートのアドレス（アドレスバスＡ
上の）が自己アドレスであった場合は、バッファ21Wに
データバスＤ上のデータを取り込み、更にこの取り込ん
だデータを図示されていないが端末装置に送る。読み出
し時（読み出し信号RDの出力時）、読み出し用のポート
アドレスデコード部20Rは、読み出し先のアドレス（ア
ドレスバスＡ上の）が自己のポートのアドレスであった
場合は、読み出し用のデータバッファ21Rに保持されて
いる図示されていないが端末装置からのデータをデータ
バスＤ上に送出する。上記のようにポート15（Ｒ）は、
バス141及び端末装置に接続されると共に、第１のバス
であるバス141を介して到来するデータを取り込み端末
装置へ送出するデータ入力系であるポートアドレスデコ
ード部20Wとデータバッファ21Wと、端末装置から送られ
るデータを第１のバスであるバス141を介して送出する
データ出力系であるポートアドレスデコード部20Rとデ
ータバッファ21Rとを備える。また、ポート15（Ｓ）
は、バス142及び端末装置に接続されると共に、第２の
バスであるバス142を介して到来するデータを取り込み
端末装置へ送出するデータ入力系であるポートアドレス
デコード部20Wとデータバッファ21Wと、端末装置から送
られるデータを第２のバスであるバス142を介して送出
するデータ出力系であるポートアドレスデコード部20R
とデータバッファ21Rとを備える。

第４図は第１図に示した仮想ポート17の詳細例を示し
たブロック図である。仮想ポート17は書き込み用、読み
出し用のアドレスデコードブロック22W,22Rと、メモリ
アクセスコントロール部23とメモリ（RAM）24から成っ
ている。書き込み時（書き込み信号WRが出されている
時）書き込み用のアドレスデコード部22Wは、データバ
スＡ上の書き込み先アドレスが自己のポートのアドレス
であった場合、メモリアクセスコントロール部23を書き
込みモートとする。これによりメモリアクセスコントロ
ール部23はアドレスバスＡで指定されたメモリ24のアド
レスにデータバスＤ上のデータを書き込む。次に読み出
し時（読み出し信号RDが出力されている時）読み出し用
のアドレスデコード部22Rは、アドレスバスＡ上のアド
レスが自己のアドレスであった場合、メモリアクセスコ
ントロール部23を読み出しモードとする。これにより、
メモリアクセスコントロール部23はアドレスバスＡで指
定されたメモリ24のアドレス部に格納されているデータ
を読み出し、これをデータバスＤに送出する。上記のよ
うに仮想ポート17は、第１のバスであるバス141を介し
て到来するデータを取り込みメモリ24へ書き込むデータ
入力系であるとアドレスデコード部22Wとモリアクセス
コントロール部23と、メモリ24に記憶されているデータ
を読み出し第２のバスであるバス142を介して送出する
データ出力系であるアドレスデコード部22Rとモリアク
セスコントロール部23とを備えている。

次に本実施例の動作について説明する。先ず、時分割
多重化装置を制御するフレーム内のチャネル番号とポー
トアドレスとの関係について述べる。フレーム内にはｎ
チャネル有り、最初から１番、２番…ｎ番とナンバリン
グされている。例えば、高速回線インタフェース121か
ら渡されるフレームの第１チャネルのデータをアドレス
ａのポートへ渡す場合に、時分割多重化制御部131は第
１チャネルのタイミングになったらバス141にアドレス
ａを出し、それと同時にデータを該当のポートへ渡す。
チャネル番号２、３、…ｎについても同様で、各ポート
アドレスと対応づけられている。このチャネル番号とポ
ートアドレスの対応関係はシステム制御部16から第２図
に示す時分割多重化制御部のポートアドレス発生部18R,
18Wにセットされるようになっており、且つこの対応関
係は要求に応じて変更可能となっている。従って、時分
割多重化制御部131（又は132）は高速回線111（又は11
2）を介して送られてきた各チャネルのデータを、時分
割にて該当のポート15へ送り、又は各ポート15からのデ
ータを時分割にて読み出して該当のチャネルを用いて高
速回線111（又は112）に送り出す。

ここで、仮想ポート17は例えば、当該時分割多重化通
信システムが有するチャネル数と同数の複数のアドレス
を持っている以外は、時分割多重化制御部131（又は13
2）から見て他のポート15と全く同一の動作を行うもの
である。本例ではこの仮想ポート17を用いて時分割多重
化装置間の中継動作を行うものである。説明の便宜上、
例えば第１図に示した時分割多重化装置を第５図の1Bと
し、高速回線111は第５図の時分割多重化装置1Aに、高
速回線112は時分割多重化装置1Cに接続されているもの
とし、時分割多重化装置1Aのデータを第１図に示した時
分割多重化装置1Bを介して時分割多重化装置1Cに中継す
る動作を行うものとする。

先ず、時分割多重化制御部131は高速回線111を通して
データが送られてくると、時分割で各チャネルに対応し
た仮想ポート17内のアドレスをバス（第2,3,4図ではア
ドレスバスＡ）141上に出力して、高速回線111を通して
送られてきたデータを第４図のメモリ24の前記アドレス
にバス141（第2,3,4図ではバスＤ）を通して書き込む。
一方、時分割多重化制御部132は時分割で各チャネルに
対応した仮想ポート17内のアドレスをバス（第2,3,4図
ではアドレスバスＡ）142上に出力して、第４図のメモ
リ24の前記アドレスに書き込まれているデータをバス
（第2,3,4図ではデータバスＤ）142を通して読み出し、
その後このデータを高速回線112に送り出す。従って、
高速回線111から送られてきたデータは一旦仮想ポート1
7に書き込まれた後、すぐに読み出され高速回線112に送
り出される。このため、高速回線112に接続されている
時分割多重化装置1Aの端末装置からのデータは、第１図
の時分割多重化装置1Bを中継として、高速回線112に接
続されている時分割多重化装置1Cの端末装置へ送られる
ことになる。また、高速回線112のデータを高速回線111
へ中継して送り出す動作も同様に行われる。

本実施例によれば、時分割多重化装置が中継動作を行
う場合にも、時分割多重化制御部131（又は132）は仮想
ポート17に対してデータの読み書きを行うだけであり、
端末装置間のデータ通信時におけるポート15に対するデ
ータの読み書きとその動作は本質的に変わりがないの
で、時分割多重化制御部131（又は132）が端末装置間の
データ通信なのか、あるいは通信データの中継かの区別
を行う必要がなくなり、両者を同一手順で制御すること
ができる。このため、時分割多重化制御部同士を結合す
るバスが不要となり、同制御部のハードウェア構成を簡
単化することができると共に、扱う高速回線のサポート
数によらず制御部の標準化を図ることができ、システム
の拡張性を大幅に向上させることができる。また、上記
効果により時分割多重化装置の構成が簡単化されるた
め、その分システムの信頼性を向上させることができ
る。

なお、第１図に示した実施例では２回線の高速回線を
サポートする場合について説明したが、通常仮想ポート
17に用いられるメモリ24は多数のアドレスを有するた
め、３回線以上の高速回線間の複数中継も同様の方法で
可能である。また、時分割多重化制御装置131（又は13
2）は送受信（書き込み用と読み出し用）の制御部が第
２図に示したように各々独立して設けられているため、
全２重通信を行うことも可能である。

〔発明の効果〕

以上記述した如く本発明の時分割多重化装置によれ
ば、端末装置とインタフェースであるポートを接続する
バスに随時読み出し書き込みメモリから成る仮想ポート
を接続し、１つの高速回線から送られてきたデータを一
次前記仮想ポートに書き込み、その後書き込まれた前記
データを読みだして他の高速回線へ送り出すことによ
り、複数の時分割多重化装置間の受信データの中継動作
を行うため、装置のハードウェアを簡単化し且つサポー
トする回線の拡張性を向上し得る効果がある。

【図面の簡単な説明】

第１図は本発明の時分割多重化装置の一実施例を示した
ブロック図、第２図は第１図で示した時分割多重化制御
部の詳細例を示したブロック図、第３図は第１図で示し
たポートの詳細例を示したブロック図、第４図は第１図
で示した仮想ポートの詳細例を示したブロック図、第５
図は従来の時分割多重化装置を複数台用いて構成した時
分割多重通信システムの一例を示した図、第６図は第５
図で示した時分割多重化装置を制御するフレームの構成
例を示した図、第７図は従来の時分割多重化装置の一例
を示したブロック図である。 15…ポート、16…システム制御部、17…仮想ポート、22
W,22R…アドレスデコード部、23…メモリアクセスコン
トロール部、24…メモリ、111,112…高速回線、121,122
…高速回線インタフェース、131,132…時分割多重化制
御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１のバスと、 第２のバスと、 前記第１のバス及び端末装置に接続されると共に、前記
   第１のバスを介して到来するデータを取り込み前記端末
   装置へ送出するデータ入力系と、前記端末装置から送ら
   れるデータを前記第１のバスを介して送出するデータ出
   力系とを備える複数のポートと、 前記第２のバス及び端末装置に接続されると共に、前記
   第２のバスを介して到来するデータを取り込み前記端末
   装置へ送出するデータ入力系と、前記端末装置から送ら
   れるデータを前記第２のバスを介して送出するデータ出
   力系とを備える複数のポートと、 データを記憶するためのメモリと、前記第１のバスを介
   して到来するデータを取り込み前記メモリへ書き込むデ
   ータ入力系と、前記メモリに記憶されているデータを読
   み出し前記第２のバスを介して送出するデータ出力系と
   を備える仮想ポートと、 第１の高速回線から到来する時分割多重されたデータを
   高速回線インタフェースを介して取り込み、多重に係る
   各チャネルのデータを対応するアドレスの前記第１のバ
   スに接続されたポートまたは前記仮想ポートへ前記第１
   のバスを介して書き込むデータ書込系を有する第１の時
   分割多重化制御部と、 前記第２のバスに接続されたポートまたは前記仮想ポー
   トからデータを前記第２のバスを介して読み出し、当該
   第２のバスに接続されたポートまたは仮想ポートのアド
   レスに対応して多重に係るチャネルへ配置し高速インタ
   フェースを介して第２の高速回線へ送出するデータ読出
   系を有する第２の時分割多重化制御部と、 これら第１、第２の時分割多重化制御部に、前記データ
   書込系と前記データ読出系とが用いる多重に係る各チャ
   ネルと前記ポートまたは前記仮想ポートのアドレスとの
   対応関係を任意にセットすると共に、装置全体の制御を
   行うシステム制御部とを具備することを特徴とする時分
   割多重化装置。