JPH0834576B2 - ビデオレコ−ダ用回路配置 - Google Patents

ビデオレコ−ダ用回路配置

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JPH0834576B2
JPH0834576B2 JP61276873A JP27687386A JPH0834576B2 JP H0834576 B2 JPH0834576 B2 JP H0834576B2 JP 61276873 A JP61276873 A JP 61276873A JP 27687386 A JP27687386 A JP 27687386A JP H0834576 B2 JPH0834576 B2 JP H0834576B2
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アルネ・ゲブハルト
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ギュンター・ステッケル
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フイリツプス エレクトロニクス ネムローゼ フェンノートシャップ
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Description

【発明の詳細な説明】 本発明はテレビジヨン信号に含まれ、第１クロック信
号と同期するプログラム システム データ（VPSデー
タ）を、リリース信号の受信後に分離すると共にエラー
のないVPSデータのチェック後制御信号を発生する分離
回路と、データラインの始端に少なくとも存在する第１
位置で第１クロック信号と同期する第２クロック信号を
計数器に供給してテレビジョン同期パルスの間隔を計数
すると共に第２位置で同期パルスを計数器に供給して同
期パルスを計数するスイッチと、計数位置を評価すると
共に第１ハーフフレームの始端で識別信号を発生しこの
識別信号によって前記スイッチを第１位置から第２位置
にセットすると共に、データラインの検出後、計数位置
を評価し、且つリリース信号を発生するデータラインデ
コーダをリリースするフィールド（ハーフフレーム）識
別回路と、テスト信号を発生し、且つ前記識別信号の発
生時にテスト信号を第１状態にセットすると共に制御信
号の発生時にテスト信号を第２状態にセットするゲート
回路とを具えるビデオレコーダ用回路配置に関するもの
である。
ビデオプログラムシステム（VPS）によってビデオレ
コーダの記録動作を制御する。テレビジョンフレームの
ライン16では送信機によって送信を確認するデータ（VP
Sデータ）を送出する。これらVPSデータはビデオレコー
ダで復号化され、且つ、ユーザにより導入され且つ記憶
されたデータと比較する。これらデータが一致する場合
にはビデオレコーダは記録動作を開始する。この種の入
力制御型のレコーディングによって、プログラム送信の
変化時に、送信のアナウンス端（オーバーランニング、
コントリビューション交換）に対して発生するミスレコ
ーディングを防止す。
ライン16ではデータ情報は各々が８ビットより成る15
個のワードで構成する。２進情報は2.5Mビット／秒のデ
ータ速度でバイフェーズコードで送信する。ワード11〜
14はVPSデータに対して用いる。他の情報は“ランドフ
ァンクテクニッシェン ミッティランゲン”第29巻,198
5年第４号第161〜169頁に記載されている。
上述した回路配置は、SAF1134P型集積回路に用いられ
ている。この回路によってVPSデータを復号化すると共
にテスト信号を発生し、このテスト信号によって、テレ
ビジョン送信機がVPSデータを送信しているか否か、お
よびVPSデータがエラーなく受信されているか否かを示
すようにする。第２のハーフフレームから第１のハーフ
フレームへの切換えが行われた後ハーフフレーム識別回
路によって識別信号を発生し、これによりゲート回路と
相俟ってテスト信号を第１状態にセットすると共にVPS
データが用いられないことを示す。エラーのないVPSデ
ータが存在する場合には分離回路によって制御信号を発
生し、この制御信号によりライン16の終端でテスト信号
を第２状態にセットする。VPSデータにエラーがない場
合又はVPSデータを用いない場合にはテスト信号は第１
状態のままである。これらの動作状態は、テスト信号を
供給する発生ダイオードによって光学的に表示すること
ができる。
テレビジョン信号が中断される場合にはテスト信号は
中断が発生した時点の状態に保持されたままである。妨
害パルスが発生する場合にはテスト信号の状態は変化し
ない。例えばテスト信号の第２状態中に妨害パルスが現
れる場合にはテスト信号はこの状態に保持されたままと
なり、これによりVPSデータが処理されないにもかかわ
らずVPSデータが処理され得ることを示す。
本発明の目的は、妨害パルスが発生する場合又はテレ
ビジョン信号が脱落する場合にテスト信号により異常状
態を検出し得るように設計された上述した種類の回路配
置を提供せんとするにある。
リリース信号（Ｃ）に応答しテレビジョン信号からプ
ログラムシステムデータ（VPSデータ）を分離するため
に、このプログラムシステムデータを第１クロック信号
（T1）と同期するようにしたビデオレコーダ用回路配置
において、前記テレビジヨン信号を受ける第１入力端
子、前記リリース信号を受ける第２入力端子、前記プロ
グラムシステムデータを供給する第１出力端子、および
エラーのない分離プログラムシステムデータを表示する
制御信号（Ｄ）を供給する第２出力端子を有する分離回
路と；入力端子および前記リリース信号を供給する出力
端子を有し、出力側が前記分離回路の第２入力端子に結
合されたリリース信号発生回路と；第１および第２入力
端子並びに出力端子を有し、第１入力端子は前記第１ク
ロック信号に対しある関係を有する第２クロック信号を
受けるようにし、第２入力端子は前記テレビジョン信号
から分離された同期パルスを受けるようにし、第１スイ
ッチ位置にある際前記第２クロック信号をその出力側に
供給するとともに第２スイッチ位置にある際前記同期パ
ルスをその出力側に供給するスイッチと；このスイッチ
の出力側に結合された入力端子および計数値出力端子を
有する計数器と；この計数器の計数値出力端子に結合さ
れた入力端子および２つの連続水平同期パルス間の特定
の時間間隔で１つのパルスを発生するか又はライン周期
よりも長い特定の時間間隔後パルスを発生しない際且つ
スイッチが第１スイッチ位置にある際に検出信号を発生
する出力端子を有する検出器と；前記計数器の出力端子
に結合された入力端子およびテレビジョン信号の第１ハ
ーフフレームの始端の発生に応答して識別信号（HBK）
を供給する出力端子を有し、この出力端子を前記スイッ
チの制御信号入力端子に結合して前記スイッチを同期パ
ルスが前記計数器に供給される第２スイッチ位置に切換
えるようにした識別回路と；前記検出器の出力端子に結
合された第１入力端子、前記分離回路の第２の出力端子
に結合された第２入力端子、前記識別回路の出力端子に
結合された第３入力端子、および前記制御信号、識別信
号および検出信号の発生に応答してテスト信号を供給す
る出力端子を有するゲート回路とを具え、前記テスト信
号は、前記識別信号の発生時に第１状態にあり、前記制
御信号の発生時に第２状態にあり、前記検出信号の到来
時に第１状態にセットされるようにしたことを特徴とす
る。
本発明回路配置では、検出器により計数位置の評価に
よってテレビジョン同期パルス間の時間間隔を測定す
る。テレビジョン信号の同期パルスは、各々がハーフフ
レームの始端を確認すると共に水平パルス列間に在る２
つのパルス列で構成する。この２つのパルス列は最初の
５個のプレエンファシスパルスと、次の５個のフレーム
同期パルスと、最後の５個のデエンファシスパルスとを
具え、各パルスは２分の１ラインの間隔で分離される。
最初のハーフフレームの始端前では最後の水平パルスと
最初のプレエンファシスパルスとの間の間隔を２分の１
ラインとする。従って検出器によって、２つのパルス列
間に発生するパルス間隔が妨害パルスとして識別されな
いようにパルス間隔を評価する必要がある。これがた
め、２つのフレーム同期パルス間のパルス間隔よりも大
きく、且つ第２ハーフフレームの最後の水平パルスおよ
び次のプレエンファシスパルス間の間隔よりも小さいパ
ルス間隔が発生する場合のみ妨害パルスを検出する。２
つの水平パルス間の間隔よりも長い或る時間後同期パル
スが発生しない場合には検出器によっても検出パルスを
発生する。この検出パルスの発生後ゲート回路によって
テスト信号を第１状態にセットする。本発明回路配置で
は妨害パルスが発生した場合又はテレビジョン信号が存
在しない場合にテスト信号によって異常状態を表示す
る。スイッチの第２位置では検出器が不作動状態とな
る。その理由はハーフフレーム識別回路により生ずる識
別信号の発生時テスト信号が第１状態となるからであ
る。
妨害パルスを検出するためには、同期パルスの縁部に
よって、スイッチの第１位置で計数器のセット状態を検
出器に含まれるレジスタに書込み、その後計数器を初期
セット状態に戻すようにする。従ってレジスタからの出
力信号を検出器で評価し、次いで妨害パルスに相当する
計数器の位置で検出信号を発生する。テレビジョン信号
が存在しない場合には計数器の特定の位置で検出信号を
発生させる。レジスタでの一時記憶を行わない場合には
計数位置を直接評価することができる。
データラインの復号後テレビジョン信号を再びテスト
し得るようにするためリリース信号の発生後計数器を初
期位置にリセットすると共にスイッチを第２位置から第
１位置にリセットし得るようにする。
ビデオ信号に含まれるVPSデータは分離回路で分離し
た後記憶回路（メモリ）に供給する。又、ゲート回路に
よってリリース信号および制御信号の存在時読出し信号
を発生し、この読出し信号によってメモリの出力側で用
いられるデータを形成し得るようにする。
VPSデータを例えばオシロスコープのスクリーンに表
示するためにはトリガパルスを発生させる。この目的の
ため、ゲート回路によってリリース信号の受信時にテス
ト信号を第２状態に切換えるようにする。
図面につき本発明を説明する。
第１図に示す本発明回路配置ではテレビジョン信号を
データラインプロセッサ２の入力端子１に供給する。こ
のテレビジョン信号はチューナ、ビデオ中間周波フィル
タおよび復調器のような通常の信号段（図示せず）をも
通過させる。この際ライン16にはビデオプログラムシス
テムデータ（VPSデータ）が含まれる。又、データライ
ンプロセッサ２の入力端子１を、テレビジョン信号から
VPSデータが含まれるディジタル信号を取出す回路３の
入力端子とすると共にテレビジョン信号から同期パルス
VCSを分離する同期分離回路７の入力端子とする。更に
データラインプロセッサ２には発振器４を設け、これに
より10MHzの周波数の安定化水晶発振信号を移相器５の
一方の入力端子に供給する。移相器５の他方の入力端子
を位相比較器６の出力端子に接続し、この位相比較器６
の一方の入力端子にディジタル信号取出回路３の出力信
号を供給し、他方の入力端子に移相器５の出力信号を供
給する。移相器５の出力信号を、データラインプロセッ
サ２の出力端子８に得られるVPSデータに同期したクロ
ック信号T1とする。ディジタル信号取出回路３の出力端
子によってデータラインプロセッサ２の出力端子９を構
成すると共に、同期分離回路７の出力端子によってデー
タラインプロセッサ２の出力端子10を構成する。本例で
は線図的に示すデータラインプロセッサ２を集積回路チ
ップSAA5235で実現する。
このデータラインプロセッサ２の出力端子９および８
を分離回路15に接続し、これによってディジタル信号か
らVPSデータを分離すると共にクロック信号T1から周波
数が0.5MHzのクロック信号T2を発生する。このクロック
信号T2をスイッチ17の一方の入力端子16に供給し、スイ
ッチ17の他方の入力端子18にはデータラインプロセッサ
２の出力端子10を経て同期パルスVCSを供給する。スイ
ッチ17の出力信号を計数器21のクロック入力端子20に供
給する。同期パルスVCSを計数器21のリリース兼リセッ
ト入力端子22に供給する。スイッチ17の第１設定状態中
計数器21を同期パルスの後縁によってリリースしてクロ
ック信号T2を計数し得るようにする。この計数器の計数
処理は同期パルスの前縁によって終了させる。計数器
を、このパルスの後縁によって初期位置にリセットし、
且つ新たな計数処理を開始する。
計数器21の出力端子25をハーフフレーム識別回路30に
接続し、これによって第２ハーフフレームおよび第１ハ
ーフフレーム間の切換えが行われる際識別信号HBKを発
生し得るようにする。この識別信号HBKはハーフフレー
ム識別回路30の出力端子31から取出し得るようにする。
同期パルスVCSには２つのパルス列が含まれ、これら
パルス列によって２つのハーフフレーム間および水平パ
ルス間の切換えを識別する。各パルス列は、５個のプレ
エンファシスパルスと、５個のフレーム同期パルスと、
５個のデエンファシスパルスとで構成する。第２図のパ
ルス波形Ａは第２ハーフフレームおよび第１ハーフフレ
ーム間の切換えを識別するパルス列を示す。１プレエン
ファシスパルスに後続する間隔Ｖを29.65μｓとし、１
フレーム同期パルスに後続する間隔Ｂを4.7μｓとし、
１デエンファシスパルスに後続する間隔Ｎを29.65μｓ
とし、通常の水平パルスに後続する間隔Ｐを59.3μｓと
する。第２ハーフフレームおよび第１ハーフフレーム間
の切換え前で最後の水平パルス後に27.3μｓの短い間隔
Ｋが発生する。
計数器21を同期パルスVCSの後縁でリセットする。更
に計数器21では同期パルスを遅延してこれらパルス間の
間隔を測定せしめ得るようにする。計数器のセット状態
は同期パルスVCSの前縁により、ハーフフレーム識別回
路30の入力側に接続されたメモリに書込む。ハーフフレ
ーム識別回路30は、パルス間隔を評価すると共に第２ハ
ーフフレームの最後の水平パルスに後続する短いパルス
間隔Ｋおよびプレエンファシスパルスの５個の連続間隔
Ｖを測定した後に１個の識別信号HBKを発生する。
第２図の波形Ｂに示す識別信号HBKをスイッチ17に供
給し、このスイッチを第２位置に切換える。ハーフフレ
ーム識別回路30の出力端子31を計数器21のリセット入力
端子26に接続する。この識別信号HBKによって計数器21
を初期位置にリセットすると共にこれをリリースして同
期パルスVCSを計数し得るようにする。又識別信号HBKに
よってデータライン復号器35をリリースする。このデー
タライン復号器35はその入力端子34を計数器21の出力端
子25に接続し、計数位置を評価し得るようにする。デー
タライン復号器35によって、ライン16の始端が計数位置
から復号された際にリリース信号Ｃを発生する。このリ
リース信号を第２図の波形Ｃに示すと共に次の水平パル
スまで保持する。
リリース信号Ｃの後縁によってスイッチ17をその第１
位置にリセットする。スイッチ17は、第２ハーフフレー
ムおよび第１ハーフフレーム間の切換えが再び識別され
るまで第１位置に保持されたままとなる。
リリース信号Ｃを分離回路15に供給し、これによりこ
のリリース信号の期間中ビデオ信号からVPSデータを分
離する。かようにして、VPSデータが用いられているか
否か、およびバイフェーズコードで送信されたVPSデー
タにエラーが含まれるか否かについてのチェックを行う
ことができる。このVPSデータは例えば４ビットシフト
レジスタに書込むと共にメモリ40に通過させることがで
きる。又クロック信号T1から取出したクロック信号（図
示せず）もメモリ40に供給する。
VPSデータが存在すると共にバイフェーズエラーが発
生していない場合には分離回路15によって制御信号Ｄを
発生し、この制御信号をゲート回路42の入力端子41に供
給する。この制御信号を第２図に波形Ｄで示す。このゲ
ート回路42にはその入力端子43に識別信号HBKを供給す
ると共に他の入力端子44にリリース信号Ｃを供給する。
ゲート回路42の出力端子45に発生するテスト信号Ｅは、
識別信号HBKおよび制御信号Ｄに依存して第１状態およ
び第２状態をとり得るものとする。
識別信号HBKの前縁によってテスト信号Ｅを第１状態
にセットし、制御信号の後縁によってテスト信号を第２
状態にセットする。テスト信号の第２状態は、最後のデ
ータライン即ちライン16に有効VPSデータが存在してい
ることを示す。例えば第２図の波形Ｅで示すテスト信号
によって発光ダイオードを作動して現在の状態の光学表
示を行い得るようにする。
又、ゲート回路42によってその出力端子46に、リリー
ス信号Ｃが終了し且つ制御信号が現れる場合に読出信号
を発生する。この読出信号によってメモリ40の出力側を
リリースし、従ってこれらデータを読出し得るようにす
る。
更に計数器21の出力端子25を検出器51の入力端子50に
接続する。検出器51によって、テレビジョン信号に妨害
パルスが発生する場合又はテレビジョン信号が存在しな
い場合に検出信号を発生する。この検出信号をゲート回
路42の入力端子47に供給してテスト信号Ｅを第１状態に
変化させるようにする。
検出器51の入力端子50にはレジスタ52を接続し、この
レジスタに、同期パルス又は妨害パルスの発生後最後の
計数器セット状態を書込むようにする。パルス間隔に従
って、検出器51により妨害パルスが存在するか否かを決
めるようにする。フレーム同期パルスに後続する間隔Ｂ
を4.7μｓとし、第２ハーフフレームの最後の水平パル
スに後続する間隔Ｋを27.3μｓとするため、4.7μｓよ
り大きく、且つ27.3μｓよりも小さいパルス間隔が発生
する場合には検出器51によって検出信号を発生する。第
３図は水平パルス後に妨害パルスが発生する場合を示
す。第３図の波形Ａでは２個の水平パルスの後に妨害パ
ルスが発生している。この場合最後の水平パルスから妨
害パルスまでの間隔Ｍを15μｓとする。従って波形Ｂに
示すように検出器51によって検出信号を発生し、この信
号によってテスト信号を第１の状態から第２の状態に変
化させる（波形Ｃ）。
第４図はテレビジョン信号が存在しない場合、即ちテ
レビジョン信号が中断された場合を示す。第４図の波形
Ａは２つの水平パルス後に他のパルスが追従しないこと
を示す。この場合には検出器によって計数器のセット状
態と記憶された値とを比較し、次いでこの値がパルス間
隔Ｐよりも長い時間Ｌに一致する場合に検出信号を発生
する（第４図の波形Ｂ）。この検出信号によって第４図
の波形Ｃに示すようにテスト信号を第２の状態から第１
の状態に変化させるようにする。
このテスト信号にトリガ信号を加えることによってオ
シロスコープのスクリーンにVPSデータを可視表示する
ことができる。この目的のためには第２図の波形Ｅに示
すようにゲート回路によってリリース信号の発生後テス
ト信号を第１の状態から第２の状態に変化させるようす
る。
【図面の簡単な説明】
第１図は本発明回路配置の構成を示すブロック図、 第2,3および４図は第１図の回路配置の作動を説明する
ための波形図である。 １…入力端子（２） ２…データラインプロセッサ ３…ディジタル信号取出回路 ４…発振器、５…移相器 ６…位相比較器、７…同期分離回路 ８…出力端子（２）、９…出力端子（２） 10…出力端子（２）、15…分離回路 16…入力端子（17）、17…スイッチ 18…入力端子（17）、19…出力端子（17） 20…クロック入力端子（21） 21…計数器 22…リリース兼リセット入力端子（21） 25…出力端子（21）、26…入力端子（21） 30…ハーフフレーム識別回路 31…出力端子（30）、34…入力端子（35） 35…データライン復号器 40…メモリ、41…入力端子（42） 42…ゲート回路、43…入力端子（42） 44…入力端子（42）、45…出力端子（42） 46…出力端子（42）、47…入力端子（42） 50…入力端子（51）、51…検出器 52…レジスタ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】リリース信号（Ｃ）に応答したテレビジョ
    ン信号からプログラムシステムデータ（VPSデータ）を
    分離するために、このプログラムシステムデータを第１
    クロック信号（T1）と同期するようにしたビデオレコー
    ダ用回路配置において、 前記テレビジョン信号を受ける第１入力端子、前記リリ
    ース信号を受ける第２入力端子、前記プログラムシステ
    ムデータを供給する第１出力端子、およびエラーのない
    分離プログラムシステムデータを表示する制御信号
    （Ｄ）を供給する第２出力端子を有する分離回路（15）
    と； 入力端子および前記リリース信号を供給する出力端子を
    有し、出力側が前記分離回路の第２入力端子に結合され
    たリリース信号発生回路（35）と； 第１および第２入力端子並びに出力端子を有し、第１入
    力端子は前記第１クロック信号に対しある関係を有する
    第２クロック信号を受けるようにし、第２入力端子は前
    記テレビジョン信号から分離された同期パルスを受ける
    ようにし、第１スイッチ位置にある際前記第２クロック
    信号をその出力側に供給するとともに第２スイッチ位置
    にある際前記同期パルスをその出力側に供給するスイッ
    チ（17）と； このスイッチの出力側に結合された入力端子および計数
    値出力端子（25）を有する計数器（21）と； この計数器の計数値出力端子に結合された入力端子およ
    び２つの連続水平同期パルス間の特定の時間間隔で１つ
    のパルスを発生するか又はライン周期よりも長い特定の
    時間間隔後パルスを発生しない際且つスイッチ（17）が
    第１スイッチ位置にある際に検出信号を発生する出力端
    子を有する検出器（51）と； 前記計数器の出力端子に結合された入力端子およびテレ
    ビジョン信号の第１ハーフフレームの始端の発生に応答
    して識別信号（HBK）を供給する出力端子を有し、この
    出力端子を前記スイッチの制御信号入力端子に結合して
    前記スイッチ（17）を同期パルスが前記計数器に供給さ
    れる第２スイッチ位置に切換えるようにした識別回路
    （30）と； 前記検出器（51）の出力端子に結合された第１入力端
    子、前記分離回路（15）の第２出力端子に結合された第
    ２入力端子、前記識別回路（30）の出力端子に結合され
    た第３入力端子、および前記制御信号、識別信号および
    検出信号の発生に応答してテスト信号を供給する出力端
    子を有するゲート回路（42）とを具え、前記テスト信号
    は、前記識別信号の発生時に第１状態にあり、前記制御
    信号の発生時に第２状態にあり、前記検出信号の到来時
    に第１状態にセットされるようにしたことを特徴とする
    ビデオレコーダ用回路配置。
  2. 【請求項２】同期パルスの縁部によって、スイッチ（1
    7）の第１位置で計数器のセット状態を検出器（51）に
    含まれるレジスタ（52）に書込み、その後計数器（21）
    を初期セット状態に戻すようにしたことを特徴とする特
    許請求の範囲第１項に記載のビデオレコーダ用回路配
    置。
  3. 【請求項３】リリース信号の発生後計数器（21）を初期
    位置にリセットすると共にスイッチ（17）を第２位置か
    ら第１位置リセットするようにしたことを特徴とする特
    許請求の範囲第１項又は第２項に記載のビデオレコーダ
    用回路配置。
  4. 【請求項４】分離回路（15）によって分離VPSデータを
    メモリ（40）に供給し、且つゲート回路（42）によって
    リリース信号および制御信号の存在時読出し信号を発生
    し、この読出し信号によってメモリ（40）の出力側で用
    いられるデータを形成するようにしたことを特徴とする
    特許請求の範囲第１項乃至第３項の何れかの項に記載の
    ビデオレコーダ用回路配置。
  5. 【請求項５】ゲート回路（42）によってリリース信号の
    受信時にテスト信号を第２状態に切換えるようにしたこ
    とを特徴とする特許請求の範囲第１項乃至第４項の何れ
    かの項に記載のビデオレコーダ用回路配置。
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