JPH0834709B2 - 半導体集積回路及びそれを使つた電動機制御装置 - Google Patents

半導体集積回路及びそれを使つた電動機制御装置

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JPH0834709B2
JPH0834709B2 JP2019070A JP1907090A JPH0834709B2 JP H0834709 B2 JPH0834709 B2 JP H0834709B2 JP 2019070 A JP2019070 A JP 2019070A JP 1907090 A JP1907090 A JP 1907090A JP H0834709 B2 JPH0834709 B2 JP H0834709B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路及びそれを使用した電動機制
御装置に関する。
〔従来の技術〕
従来100V以上の電源から電力の供給を受けてモータを
インバータ制御するシステムは、ピー・イー・エス・シ
ー'88レコード（PESC '88 RECORD）（1988年 ４月）
第1319項から1323項において論じられているように、イ
ンバータ回路は個別素子で構成され、その駆動回路は集
積回路（以下ICと呼ぶ）で構成されていた。
〔発明が解決しようとする課題〕
上記従来技術ではインバータ回路の個別素子と駆動用
ICの配線が長くノイズによつて誤動作するという問題が
あつた。
本発明の目的は、従来技術の問題点を解決した半導体
集積回路及びそれを使用した電動機制御装置を提供する
にある。
本発明の他の目的は以下の説明から明らかとなろう。
〔課題を解決するための手段〕
上記目的を達成する本発明の半導体集積回路の特徴と
するところは、インバータ回路及びその駆動回路を一つ
の半導体基板上に集積化した点にある。もう少し具体的
に言えば、誘電体分離基板の各島領域内にインバータ回
路を構成する複数個のスイツチング素子及びダイオード
をそれぞれ別個に形成し、駆動回路は動作電圧に応じて
回路毎または任意に分割した回路単位毎に島領域に形成
した点に特徴がある。
上記目的を達成する電動機制御装置の特徴とするとこ
ろは、直流電力を所望電圧，周波数の交流電力に変換し
て電動機に供給する装置の一部に上記半導体集積回路を
使用する点にある。
〔作用〕
インバータ回路及びその駆動回路を一つの半導体基板
に集積化することにより、配線をきわめて短くできるた
め、ノイズ誤動作することがない半導体集積回路及び電
動機制御装置を実現できる。
〔実施例〕
以下、本発明の実施例を、（１）モータ制御システム
の構成、（２）集積回路の構成及び動作、（３）スイツ
チング素子、（４）LIGBTの構造、（５）ダイオード、
（６）電子線照射、（７）ICのレイアウト、（８）ICの
製造プロセス、の各項目に分けて詳述する。
〔モータ制御システムの構成〕
本発明の集積回路を使つた３相DCブラシレスモータの
制御システムの構成を第１図を使つて説明する。モータ
としては５〜200Wが望ましい。このシステムは、本発明
の集積回路1,モータ2,ロータ・ステータの位置検出回路
3,信号発生回路4,電源回路5,コンデンサC1,C2及び抵抗
Ｒで構成されている。なお位置検出回路3,信号発生回路
４はIC内にとりこんでも良い。
以下このシステムの動作を説明する。IC1はAC100Vを
整流した直流を電源とし、モータ２へ所望の３相交流電
力を供給する。また制御回路用の電源として低電圧の電
源Vccを受電する。低電位側のコンデンサC1に蓄えられ
た電荷を高電位側のコンデンサC2にIC1内部で移し、C2
を上アーム駆動回路用電源とする。モータ２の制御は、
まずモータのロータ・ステータの位置を位置検出回路３
で測定し、それを受け信号発生回路４はモータに流れる
電流を制御する信号A1〜AKを発生する。Ｋはモータの相
数と同じかそれ以上が必要であり、この実施例では３以
上である。
また、信号発生回路４は、モータに流れる電流をパル
ス幅変調制御するためのキヤリア信号S1と、コンデンサ
C1の電荷をC2に移すためのキヤリア信号S2を発生する。
IC1はA1〜AKの信号及びS1の信号により直流を所望の周
波数，電圧の３相交流に変換し、モータに供給する。ま
た、ICはモータに流れる電流がある値以上になると異常
信号Ｆを発生する。なお異常かどうかの判定は抵抗Ｒに
流れる電流とモータに流れる電流を一部とり出して比較
することで行なわれる。またICはICがある温度以上にな
ると異常信号Ｆを発生する。
なお、パルス幅変調のためのキヤリア信号S1の周波数
は人間の耳で聴こえる周波数より高い周波数16KHz以上
とすることが望ましい。これにより静音化できる。
〔集積回路の構成及び動作〕
本発明の集積回路１の構成を第２図を使つて説明す
る。この実施例では図中点線で囲つた部分を一つのチツ
プに集積化している。この集積回路はスイツチング素子
Q1〜Q6とそれに逆並列に接続したダイオードD1〜D6から
なる三相のインバータ回路，インバータ回路の下アーム
スイツチング素子の駆動回路DA2,DA4,DA6、上アームス
イツチング素子の駆動回路DA1,DA3,DA5、レベルシフト
回路Ls,各スイツチング素子Q1〜Q6に流れる電流を検出
する電流検出回路Is,内部電流回路Ps,論理回路Lgで構成
されている。
本発明の集積回路１の動作を次に説明する。論理回路
Lgは信号発生回路４から制御信号A1〜AK及びキヤリア信
号S1を受け、各相の上・下アーム駆動回路DA1〜DA6に信
号を供給し、スイツチング素子Q1〜Q6をスイツチング
し、モータ１に供給する電流を制御する。下アーム駆動
回路DA2,DA4,DA6は外部電源Vccより電力が供給される。
また上アーム駆動回路DA1,DA3,DA5は内部電源回路Psに
よりコンデンサC2に蓄えられた電荷を電源とする。パル
ス幅変調によるスイツチングは、下アーム側のスイツチ
ング素子Q2,Q4,Q6で行なう。これは内部電源回路Psがコ
ンデンサC1からC2へスイツチングにより電荷を移してい
るためパルス幅変調の周波数では、上アーム駆動回路の
能力が大幅に低下するためである。また、低電位の論理
回路Lgから高電位にある上アーム駆動回路DA1,DA3,DA5
への信号は、レベルシフト回路Lsを介して伝える。
モータに流れる電流（以下主電流と称す）は下アーム
側スイツチング素子Q2,Q4,Q6に流れる電流の一部をとり
出し、ICの外部に接続された抵抗Ｒに流れる電流を規準
とし、これを比較することで測定する。抵抗Ｒに流れる
電流より、下アーム側スイツチング素子Q2,Q4,Q6に流れ
る電流からとり出した電流が大きくなると、論理回路Lg
より信号発生回路４に異常信号Ｆを送る。
また、温度検出回路Tsによるある温度以上になると論
理回路Lgは異常信号Ｆを信号発生回路４に送る。
AC100Vを整流した直流高電圧用の配線は、主電流が流
れる配線Epと、駆動回路用の小さな電流が流れる配線Es
分かれている。また接地電位用の配線も主電流が流れる
配線Gpと駆動回路，論理回路など小さな電流が流れる配
線Gsに分かれている。EsとEp相互及びGpとGs相互はIC外
部で接続されている。主電流の配線と小電流の配線を分
けることにより、主電流の変動による電位の変動が駆動
回路に及ばないようにしている。
〔スイツチング素子〕
スイツチング素子Q1〜Q6はこの実施例では横型絶縁ゲ
ートバイポーラトランジスタ（以下LIGBTと称す）を用
いる。その理由を以下に詳述する。
本発明の集積回路は、商用AC100Vを整流した直流を電
源とするため、スイツチング素子Q1〜Q6、ダイオードD1
〜D6、上アームスイツチング素子の駆動回路DA1,DA3,D
A5、レベルシフト回路Ls及び内部電源回路Psの一部素子
に高電圧が加わる。AC100Vを整流した直流は約145Vであ
り、これに電源の変動及びスイツチング時の電圧のはね
上りを考慮すると、これら素子の降伏電圧は250V以上必
要である。このため半導体基板として誘電体分離基板を
使う。誘電体分離基板はポリシリコンを支持体とし、素
子を形成する島状の単結晶シリコン領域をSiO2でとり囲
み素子間の絶縁耐圧の向上を図るものである。
本発明の集積回路に使用するスイツチング素子は、キ
ヤリア周波数が16KHz以上であることから、16KHz以上の
高速でスイツチング動作する必要がある。16KHz以上で
スイツチング動作し、かつ250V以上の高い降伏電圧をも
つスイツチング素子としては、Metal Oxide Semiconduc
tor Field Effect Transistor（以下MOSFETと称す）と
絶縁ゲートバイポーラトランジスタ（以下IGBTと称す）
がある。また誘電体分離基板では、単結晶島の底部の低
抵抗の埋込層を使つて電流を流す縦型素子と、埋込層に
はほとんど電流が流れず主表面と平行な方向に電流を流
す横型素子がある。
第３図は、MOSFET,IGBTのそれぞれの縦型素子と横型
素子について、降伏電圧とアクテイブ面積の関係を電流
1Aの場合について計算して示したものである。図によれ
ば降伏電圧が100V以上では、IGBTの方がMOSFETより面積
を小さくできることがわかる。これはIGBTは、オフ時に
空乏層を広げて電界を緩和する高抵抗のn-層が、オン状
態では伝導度変調されて低抵抗層になるためである。ま
たIGBTでは縦型素子より横型素子の方が面積を小さくで
きることがわかる。これは、縦型素子は埋込層を使つて
電流を流すため、埋込層の抵抗の影響をうけるが、横型
素子はそれが無いためである。
第４図は、降伏電圧250VのMOSFETとIGBTの出力電流と
アクテイブ面積の関係を計算して示したものである。図
から低電流領域では、IGBT及びMOSFET共に横型素子の方
が縦型素子よりも同じ出力電流を得るのにより大きな面
積が必要であることがわかる。横型素子は通常エミツタ
（ソース）とコレクタ（ドレイン）がn-層をはさんで同
一平面に交互に配列される構成を採ることから、コレク
タが集合して形成されている縦型素子より同じ出力電流
で比較した場合、大きな面積が必要になるのは当然のこ
とである。しかし出力電流が増すと横型素子は電流が面
積に比較して増えるのに対し、縦型素子では埋込層の抵
抗のため、電流に比例した以上のアクテイブ面積を必要
とする。その結果IGBTでは0.6A以上で横型素子の方が縦
型素子より面積を小さくできるのである。
本発明の集積回路のスイツチング素子の降伏電圧は25
0V以上が必要である。またブラシレスモータの多くは0.
6A以上の電流を必要とする。従つて本発明の集積回路の
スイツチング素子には、降伏電圧250V以上、電流0.6A以
上で、スイツチング素子の中では、最もアクテイブ面積
が小さいLIGBTを用いるのが最も望ましい選択である。
〔LIGBTの構造〕
（斜視図） 第５図はインバータ回路のスイツチング素子に用いる
LIGBTの斜視図を示す。
LIGBTはポリシリコン501の支持体にSiO2膜502を介し
て単結晶シリコンの島領域503を複数個並設してなる誘
電体分離基板50の各島領域503に１個づつ形成されてい
る。島領域503はn-層5031と、n-層5031とSiO2膜502との
間に形成されたn+層5032を有している。n-層5031中に表
面を露出して複数個のｐ層が5033がその長手方向を揃え
て形成され、ｐ層5033内に高不純物濃度のp+層5034が表
面を露出して形成されている。各ｐ層5033中には表面を
露出してn+層5035が形成されている。n+層5035はｐ層50
33の長手方向に沿つて一定間隔で一部がとり除かれた構
成となつている。n-層5031内には、ｐ層5033から離れて
ｎ層5036が形成され、ｎ層5036内にp+層5037が表面を露
出して形成されている。n+層5035,p層5033,n-層5031に
渡たつて表面に薄いSiO2膜5041が形成され、その上には
ポリシリコン層5051が形成され、MOSゲートとなつてい
る。p+層5034はMOSゲートのチヤネルができる領域と重
ならないように設けられている。ｐ層5033とp+層5037間
のn-層5031表面にはｐ層5033からp+層5037に向かつて薄
いSiO25041に隣接して厚いSiO2膜5042が形成されてい
る。ポリシリコン層5051は薄いSiO2膜5041上から厚いSi
O2膜5042上を、p+層5037に向かつて伸びている。またポ
リシリコン層5051,SiO2膜5041,5042をおおつてPSG（Pol
ysilica glass）5043が設けられている。p+層5034,n+層
5031にオーミツク接触してエミツタ電極5052が設けられ
ている。エミツタ電極5052はPSG5043上をp+層5037に向
かつて延びている。
またp+層5037とコレクタ電極5053はオーミツク接触し
ている。さらにコレクタ電極5053は、PSG上をｐ層5033
に向かつて伸びている。ｎ層5036とn+層5032は離れてい
る。またn+層5032表面には厚い酸化膜5044が形成され、
さらにその上にはPSG5043が形成されている。
図中Ａ−Ａ′を一単位としこれを繰返し複数個設ける
ことにより大きな電流をスイツチングできるLIGBTを得
ている。
以下このLIGBTの動作を説明する。エミツタ電極5052
を接地電位，コレクタ電極5053を正電位した状態で、ポ
リシリコン層5051に正電位を加える。これによつて薄い
SiO2膜5041直下のｐ層5033がｎ型に反転し、チヤネルが
形成されn+層5035より電子が流れ出す。この電子により
p+層5037とｎ層5036との間のpn接合が順バイアスされ、
p+層5037よりｎ層5036,n-層5031に正孔が注入される。
この注入された正孔によりn-層5031が伝導度変調されて
抵抗が下がり、オン状態となる。また、ポリシリコン50
51に加えられていた正電位をとり除くことにより、チヤ
ネルが消滅し、電子の供給が止まりオフ状態になる。
注入された正孔は、n+層5035下のｐ層5033を通りエミ
ツタ電極5052に達する。流れる正孔の数が多くなるとｐ
層5033の抵抗によりn+層5035とｐ層5033との間のpn接合
が順バイアスされ、その値が0.7Vを越えるとn+層5035,p
層5033,n-層5031,n層5036,p+層5037で構成されるサイリ
スタがオンし、ゲートであるポリシリコン層5051で制御
できなくなる。これをラツチアツプと呼ぶ。ｐ層5033の
抵抗を小さくし、ラツチアツプを防止するため、p+層50
34が設けられ、またn+層5035が周期的にとり除かれてい
る。またp+層5037からの注入を制限するためｎ層5036が
設けられている。さらにｎ層5036は空乏層が伸びp+層50
37に達し、ｐ層5037,n-層5031,p+層5037間の電位障壁が
下がるいわゆるパンチスルーを防止している。
ポリシリコン層5051及びエミツタ電極5052をp+層5037
に向かつて伸ばすことにより、空乏層を伸ばし、ｐ層50
33とn-層5031との間のpn接合付近の電界を緩和し降伏電
圧を高めている。
またコレクタ電極5035をｐ層5033に向かつて伸ばすこ
とにより空乏層がp+層5037に達し、パンチスルー現象が
発生するのを防止している。
またLIGBTの周辺部分は厚いSiO2膜5044、さらにPSG50
43でおおわれている。これにより他の素子に接続するた
め配線を引き出す時、周辺部分で電界が強まるのを防い
でいる。
〔平面図〕
第６−ａ図は上アームスイツチング素子Q1,Q3,Q5とし
て使用される１個のLIGBTの平面図を示す。p+層5037,p
層5033は交互に形成され、一方向に長く延びて形成され
ている。また、左右両端にはp+層5037が形成されてい
る。p+層5037の周囲にｎ層5036が形成されている。また
ｐ層5033の内側にp+層5034が形成されている。n+層5035
はｐ層5033の長手方向に沿つて周期的に並設された複数
個の領域からなつている。p+層5037,n層5036,p層5033,p
+層5034の長手方向にの両端は、電界集中を防ぐため所
定の曲線を有している。また長手方向のn+層5035の長さ
Ｌはp+層5037の長手方向の長さより短くなつている。こ
れは正孔がn+層5035の端部で集中しラツチアツプを防ぐ
ためである。
第６−ｂ図はLIGBTの電極の平面図を示す。コレクタ
電極5053とエミツタ電極5052は交互に一方向に伸びて形
成されている。コレクタ電極5053,エミツタ電極5052は
向いあつた部分では、電界を緩和するため所定の曲率を
有している。またコレクタ電極5053,エミツタ電極5052
は長手方向で互いに反対方向に島領域503の外へ引き出
されている。またポリシリコン層5051はコレクタ電極50
53と交互に形成され、また長手方向に沿つて中央部がと
り除かれている。ｐ層5033は、ポリシリコン層5051のと
り除かれた部分より所定の長さだけ広い領域に、ボロン
をイオン注入し、さらに熱処理して形成される。ポリシ
リコン層5051は端部でゲート電極5054とオーミツク接触
している。島領域503の外へはゲート電極5054によつて
引き出されている。なおn+層5032とコレクタ電極5053,
エミツタ電極5052,ゲート電極5054上間には厚い酸化膜5
044とPSG5043が形成されている。
〔電流検出端子付LIGBT〕
第７図は下アームスイツチング素子Q2,Q4,Q6として使
用されるLIGBTの部分平面図を示している。このLGBT
は、第６−ｂ図のＢで示す領域を除き上アーム側のLIGB
Tと同一構造を有している。即ち、下アーム側のLIGBTは
主電流を検出するために、主電流の一部を取り出すため
の電流検出端子TA2,TA4,TA6を具備する必要があり、領
域Ｂにおいてこの端子を設けている。
領域Ｂにおいて、n-層5031内にｐ層5033から離れて補
助ｐ層5033Aを設け、補助ｐ層5033A内に補助p+5034Aを
設け、更に補助ｐ層5033A及び補助p+層5034A内に両者に
隣接するように補助n+層5035Aを設け、補助n+層5035A及
び補助p+層5034Aに電流検出用端子TA2（TA4,TA6）をオ
ーミツクコンタクトさせた構成としている。ゲート電極
は図示していないが、領域Ｂ以外に設けてあるポリシリ
コン層5051を領域Ｂ上に延在してゲート電極として利用
している。電流検出用端子に流れる電流は補助n+層5035
Aとn+層5035との長手方向の幅の和の比で決定され、そ
の比は200〜2000が望ましい。
この実施例におけるp+層5034は１×1018〜１×1019cm
-3,拡散深さ３〜５μm,p層5033は１×1016〜１×1017cm
-3,拡散深さ３〜６μm,n+層5035は１×1018cm-3以上，
拡散深さ１μｍ以下,p+層5037は、１×1018cm-3以上，
拡散深さ１μｍ以下、ｎ層5036は、１×1016〜３×1017
cm-3拡散深さ３〜６μｍ、n+層5035Aは１×1018cm-3以
上，拡散深さ６〜12μｍ、n-層5031は１×1014〜５×10
14cm-3、厚さ30〜50μｍである。
SiO2膜5041の厚さは、500Å〜1200Å,SiO2膜5042の厚
さは0.5〜1.5μm,SiO2膜5044の厚さは2.0μｍ以上、PSG
5043の厚さは0.5μｍ以上、SiO2膜502の厚さは２μｍ以
上とするものが望ましい。
〔ダイオード〕 （斜視断面図） 第8a図は、インバータの回路のスイツチング素子に逆
並列に接続されるダイオードD1〜D6の斜視断面図を示
す。ダイオードは誘電体分離基板の50の島領域503内に
１個づつ形成される。n-層5031とSiO2膜502に沿うn+層5
032は第５図と同一のものである。n+層5032の表面付近
にはn+層5038が設けられカソード電極81とオーミツク接
触している。
n-層5031の表面付近にはp+領域5039が選択的に形成さ
れ、p+領域5039及びn-層5031の露出面にアノード電極82
がコンタクトしている。アノード電極82はn-層5031との
間にシヨツトキーバリアを形成する材料で形成される。
p+層5039とn+層5038の間には絶縁膜83が形成されてい
る。アノード電極82はn+層5038の露出部に向かつて絶縁
膜82上を延びている。これによる空乏層を延ばし電界を
緩和する。
シヨツトキー接合面は以下のようにして形成する。p+
層5039形成後、p+層5039及びn-層5031を露出させ、その
上にアルミニウムとシリコンの合金（以下Al−Siと呼
ぶ）を堆積し、次に熱処理を加える。Al−Siとp+層が接
する領域は、オーミツク接触となり、Al−Siとn-層が接
する領域はシヨツトキー接触となる。
本ダイオードは以下の様に動作する。カソード電極81
を接地電位，アノード電極82に正電位を加え順バイアス
にするとp+層5039から正孔が注入され、またn+層5032よ
り電子が注入されたn-層5031が伝導度変調され、抵抗が
下がる。このためシヨツトキーダイオードよりオン電圧
が低くなる。また順バイアス状態からアノード電極82に
負電位を加え逆バイアスした状態、すなわち逆回復時に
は、シヨツトキー接合近傍はpn接合近傍に比べ過剰キヤ
リアが少ないため、pnダイオードより逆方向に流れる電
流が小さくなる。
尚、p+層5039は平面図で複数の円形部分とそれらを包
囲する環状部分とから形成されているが、これに限定さ
れることなく、例えば円形部分を多角形としたり、格子
状，ストライプ状としてもよい。
第8b図は別のダイオードの例である。第8a図との差異
は、シヨツトキー接合面直下に薄いｐ層5039Aが形成さ
れていることである。シヨツトキー接合の下にpn接合が
あるため、シヨツトキー接合の障壁の高さが高くなり、
漏れ電流が第8a図のダイオードより小さいという特長を
もつ。
ｐ層5039Aの深さは1000Å以下が望ましい。またｐ層5
039Aは、シヨツトキー用金層としてAl−Si合金を堆積後
430℃〜577℃の範囲で熱処理することで形成する。
〔平面図〕
第9a図はダイオードの平面図を示す。円形のp+層5039
は、その中心が隣接層との間に形成される正三角形の頂
点に位置するように配置されている。円形のp+層5039を
とり囲んで環状のp+層5039が形成されている。環状のp+
層5039の角は、電界集中を防ぐため曲率を有している。
環状のp+層5039でとり囲まれたn-層5031と円形のp+層は
凸形をしている。
第９−ｂ図はダイオードの電極の平面図を示す。カソ
ード電極81は、素子の最外周に沿つて形成され、n+層50
38が表面に露出した領域でオーミツク接触している。ア
ノード電極82はp+層5039から絶縁膜83上をn+層5038に向
かつて延び、一部は素子の外に引き出されている。カソ
ード電極81からIC外部へ配線をとり出す領域いわゆるカ
ソード電極用パツド811及びアノード電極用パツド821は
素子内の絶縁膜83上に形成されている。
なおLIGBTのp+層5034とダイオードのp+層5039は同じ
方法で製作する。この実施例におけるp+層5039は１×10
18〜１×1019cm-3,拡散写さ３〜５μｍ、n+層502は１×
1018cm-3以上，拡散深さ６〜12μｍ、n-層5031、１×10
14cm-3〜５×1014cm-3、厚さ30〜50μｍ、絶縁膜83の厚
さ2.5μｍ以上、SiO2502の厚さ２μｍ以上とすることが
望ましい。
〔電子線照射〕
LIGBTとダイオードを高速化するために電子線を照射
している。半導体素子に電子線を照射すれば素子内に蓄
積されているキヤリアの消滅する時間が短くなることが
知られている。しかし伝導度変調され難くなるためオン
電圧は上昇する。
電子線はプロセスを簡単化するためチツプに切断する
前の素子を形成したウエハの段階で照射する。すなわち
LIGBTとダイオードには同じ量の電子線を照射する。個
別素子では、IGBT、ダイオードおのおの最適な電子線照
射量を選べるが、本発明の集積回路では同じ量の電子選
を照射するので、LIGBTとダイオードとにそれぞれ最適
量の照射を行なうことは不可能である。
第10図は電子線照射量とLIGBTターンオフ時間tf,ダイ
オードの逆回復時間trr,LIGBT及びダイオードのオン電
圧VFの関係を示している。ターンオフ時間tfはLIGBTの
ゲートをオフし、電流が90％から10％になる時間をあら
わす。逆回復時間trrは、ダイオードに順方向に電流を
流し、次に逆バイアスを加えた時、一度電流が零になつ
てから、逆方向に流れ再び電流が零になるまでの時間を
あらわす。
16KHz以上のスイツチング周波数で動作するために
は、tfは0.3μｓ以下、trrは0.15μｓ以下にする必要が
ある。一方、オン電圧VFは、損失よりLIGBTで2.5V以
下、ダイオードで1.5V以下が必要である。以上全ての特
性を満足する電子線照射量は6.5×1014〜1.2×1015cm-3
である。本発明のICにはこの範囲の電子線照射が行なわ
れている。
本発明において重要な点はLIGBT及びダイオードだけ
でなく半導体チツプ全体に電子線照射していることであ
る。この場合、LIGBT及びダイオード以外の個所におい
ては、電子線照射によつて生じる悪影響を補償するよう
に工夫がされている。例えば、MOSトランジスタで回路
が構成されている場合、電子線照射によつてしきい値電
圧が変動するので予かじめ電子線照射によつて変動する
量を見込んで素子設計することで上記悪影響を除去して
いる。
〔ICのレイアウト〕
第11図は本発明の集積回路のレイアウトパターンを示
す。同図に示すように論理回路Lg,電流検出回路Is,U,V,
W各相の駆動回路レベルシフト回路Ls、U,V,W各相の上，
下アームのLIGBT Q1〜Q6及びLIGBTに逆並例に接続した
ダイオードD1〜D6がICチツプの中に配置されている。
矩形状のICチツプ上部には論理回路Lgが配置されてい
る。論理回路右側に温度検出回路Ts及び電流検出回路I
s、更にその右隣りに内部電源回路Psが配置されてい
る。
論理回路Lg,温度検出回路，電流検出回路，内部電源
回路Psの下側（図面上で手間側を意味する）に左側より
Ｕ相上・下アーム駆動回路及びレベルシフト回路,V相上
・下アーム駆動回路及びレベルシフト回路,W相上・下ア
ーム駆動回路及びレベルシフト回路が配置されている。
駆動回路の下側には、左側より、コレクタ電極が引き
出されている側を左にしてＵ相上アーム用LIGBT,Q1が、
その右隣りにコレクタ電極が引き出されている側を左側
にしてＵ相下アーム用LIGBT,Q2が、その右隣りにエミツ
タ電極が引き出されている方を左側にしてＶ相下アーム
用LIGBT、Q4が、その右隣りにエミツタ電極が引き出さ
れている方を左側としてＶ相上アーム用LIGBT Q3が、そ
の右隣りにコレクタ電極が引き出されいる方を左側にし
てＷ相上アーム用LIGBT、Q5が、その右隣りにコレクタ
を左側としてＷ相下アーム用LIGBT、Q6が配置されてい
る。Ｕ相上アームLIGBT Q1のエミツタ電極とＵ相下アー
ムLIGBT Q2のコレクタ電極は接続され１本の配線領域と
なつている。Ｕ相下アームLIGBT、Q2のエミツタ電極と
Ｖ相の下アームLIGBT、Q4のエミツタ電極は接続され１
本の配線領域となつている。Ｖ相下アームLIGBT、Q4の
コレクタ電極とＶ相上アームLIGBT、Q3のエミツタ電極
は接続され１本の配線領域となつている。Ｖ相上アーム
LIGBT、Q3のコレクタ電極とＷ相上アームLIGBT Q5のコ
レクタ電極は接続され１本の配線領域となつている。Ｗ
相上アーム用LIGBT、Q5のエミツタ電極とＷ相下アーム
用LIGBT、Q6のコレクタ電極は接続され１本の配線領域
となつている。
主インバータ回路の横型IGBTの下側に左側よりＵ相上
アーム用ダイオードD1、Ｕ相下アーム用ダイオードD2、
Ｖ相下アーム用ダイオードD4、Ｖ相上アームダイオード
D3、Ｗ相上アーム用ダイオードD5、Ｗ相下アームダイオ
ードD6が配置されている。
本レイアウト図は信号発生回路よりA1〜A33個の信号
を受け、論理回路でU,V,W各上下アーム用計６面の信号
に振り分ける場合である。このICチツプ上側には、周辺
に沿つて左側より、マイコンからのキヤリア信号用のＰ
−S1パツド信号発生回路からの駆動信号用のＰ−A1,P−
A2,PA3パツド，接地線用パツドＰ−Gs,低電圧電源用パ
ツドＰ−Vcc,異常状態発生時に信号発生回路への信号伝
達用パツドＰ−F,電流検出回路の基準抵抗用パツドＰ−
RE,内部電極用のキヤリア信号Ｐ−S2,高電圧電源用パツ
ドＰ−E,コンデンサC1低電位側用パツドＰ−▲Ｃ
− １▼，コンデンサC1高電位側用パツドＤ−▲Ｃ
＋ １▼，コンデンサC1高電位側用パツドＤ−▲Ｃ
− ２▼，コンデンサC2高電位側用パツトＰ−Ehが設けら
れている。
チツプ下側に左側よりＵ相上アームLIGBT Q1のコレク
タ電極とＵ相上アーム用ダイオードD2のカソード電極を
接続して高電圧電源用パツドＰ−EP1,U相上アームLIGBT
Q1のエミツタ電極とＵ相下アームLIGBT Q2のコレクタ
電極とＵ相上アームダイオードD1のアノード電極とＵ相
下アームダイオードD2のカソード電極を接続してＵ相出
力用パツドＰ−UoutU相下アームLIGBT、Q2のエミツタ電
極とＶ相下アームLIGBT Q4のエミツタ電極とＵ相下アー
ムダイオードD2のアノード電極とＶ相下アームダイオー
ドD4のアノード電極を接続して、接地用パツドＰ−GP1
が、Ｖ相下アームLIGBT Q4のコレクタ電極とＶ相上アー
ムLIGBT Q3のエミツタ電極とＶ相下アームダイオードD4
のカソード電極とＶ相上アームダイオードD3のアノード
電極を接続してＶ相出力用パツドＰ−Voutが、Ｖ相上ア
ームLIGBT Q3のコレクタ電極とＷ相上アームLIGBT Q5の
コレクタ電極とＶ相上アームダイオードD3のカソード電
極とＷ相上アームダイオードD5のカソード電極を接続し
て高電圧電源用パツドＰ−EP2,W相上アームLIGBT Q5の
エミツタ電極とＷ相下アームLIGBT Q6のコレクタ電極と
Ｗ相上アームダイオードD5のアノード電極とＷ相下アー
ムダイオードD6のカソード電極を接続してＷ相出力用パ
ツドＰ−WoutがＷ相下アームLIGBT Q6のエミツタ電極と
Ｗ相の下アームダイオードD6のアノード電極を接続し
て、接地用パツドＰ−GP2が設けられている。
このように高電圧電源用パツド及び接地用パツドを複
数設け、IC外部で接続することによりIC内部の配線領域
を減らしている。
また高電圧電源用パツドと接地用パツドは大電流が流
れる（0.6A以上）パツドＰ−EP1,P−EP2,P−GP1,P−GP2
と小さな電流（0.1A以下）が流れるパツドＰ−Gs,P−Es
に分かれ、これらはIC内部では電気的に絶縁している。
これにより大電流のスイツチングによる電位変動が小さ
な電流が流れる配線に及ぼない様になつている。
また大きな電流をスイツチングするLIGBTと論理回路
を最も離すことにより、LIGBTのスイツチングによるノ
イズにより論理回路が誤動作するのを防止する。
本発明の集積回路はパルス幅変調によるチヨツピング
は、下アーム側の横型IGBTでする。このため下アームの
ダイオードにはほとんど電流が流れない。従つて下アー
ム側のダイオードを面積を小さくし、順方向電圧が大き
くなつても全体の損失の増加は小さい。下アーム側のダ
イオードを小さくすることによりICの損失をほとんど増
やすことなくチツプ面積を小さくできる。
第11図のレイアウト図は誘電体分離基板を使用した場
合で、LIGBT及びダイオードは１個の島領域に１個の素
子を形成し、それ以外については回路電圧によつて１個
の島領域に１個の素子を入れるか複数個の素子を入れる
かを適宜決めればよいことである。
〔集積回路の製造プロセス〕
集積回路の製造プロセスを第12図に示す。図において
領域ＸはLIGBT、領域Ｙはダイオードをそれぞれ得るた
めの各工程毎の部分断面図を示す。
まず、（ａ）に示すように半導導体基板121を用意す
る。この半導体基板121としては、（100）結晶面を有す
るｎ型単結晶シリコンで、その比抵抗が16Ω〜24Ω・cm
のものが望ましい。
このシリコン基板の一方の主面に（ｂ）に示すように
溝1211を形成する。
次に（ｃ）に示すように半導体基板121の溝1211を形
成した側の主面全面にn+層5032及びSiO2膜502を形成す
る。n+層5032はイオン注入によつて形成し、不純物とし
ては砒素が好ましく、ドーズ量は、１×1015cm-2以上が
よい。またSiO2膜502は、約2.0μｍが良い。
次に（ｄ）に示すように、SiO2膜502上に支持体とな
るポリシリコン501を堆積する。
次に（ｅ）に示すように、基板121の表面を溝1211に
達するまでを削る。n-層121残つた基板部分が互いにSiO
2膜502で絶縁分離されたn-層5031となる。
しかる後（ｆ）に示すようにSiO2膜122を全面に形成
する。SiO2膜の厚さは約2.2μｍが好ましい。
このSiO2膜122は選択的エツチングされる（ｇ）。こ
のときエツチング工程は、SiO2膜122より薄いSiO2膜121
1形成のためのエツチングと、n-層5031の表面を露出す
る２回のエツチングを含んでいる。SiO2膜1211の厚さは
約0.9μｍが好ましい。２回のエツチング工程があるの
は、SiO2膜を段階的に薄くすることで、厚い酸化膜とシ
リコンとの大きな段差によつて生じる配線切れを防止す
るためである。
次にMOSゲート用の薄いSiO2膜5041を全面に熱酸化で
形成し、その上及びSiO2膜1221上にポリシリコン層5051
を形成する（ｈ）。ポリシリコン層には不純物として燐
を導入し、抵抗を下げる。ポリシリコン層のシート抵抗
は約10Ω／口が望ましく、また導入方法はPOCl3のデポ
ジシヨンがよい。
次に（ｉ）に示すようにｎ層5036及びｐ層5033を選択
的に形成するこのとき、SiO2膜122、1221及びポリシリ
コン層をマスクとして用いる。ｎ層5036の不純物として
は、燐が好ましく、また不純物の導入方法としては、イ
オン打ち込みがよく、この場合の打ち込みエネルギーは
125KeV,ドーズ量は１×1014cm-3がよい。またＰ層5033
の不純物としては、ボロンがよく、また不純物の導入方
法としてはイオン注入がよくその場合の加速電圧は75Ke
V、ドーズ量は0.8〜1.2×1014cm-2が望ましい。
続いて（ｊ）に示すようにp+層5034,5039を選択的に
形成する。p+層5034,5039の形成方法は同じであり、不
純物としてはボロンを、また不純物の導入方法としては
イオン注入がよい。その場合の加速電圧は80KeV,ドーズ
量は２×1015cm-2が望ましい。
次に（ｋ）に示すようにn+5035及びp+層5037,5038を
選択的形成する。ダイオードはn+層5032とカソード電極
81の接触抵抗を下げるため、端部にはｎ層5036とn+層50
35を形成した。LIGBTのn+層5035の形成は、ポリシリコ
ン層をマスクとし、ｐ層5033とセルフアラインで形成し
た。これはマスクずれを防止しチヤネル幅を小さくする
ためである。n+層5035の不純物としては燐が、また形成
方法としてはPOCl3のデポジシヨンがよく、その時のシ
ート抵抗は約10Ω／口が望ましい。
次に（１）に示すようにPSG（Phosphosilicateglas
s）5043を全面に形成し、さらに選択的にとり除き、電
極と拡散層が接触するための穴をあける。PSG5043は、
ポリシリコン層5051とエミツタ電極5053が接触し、ゲー
トとエミツタが短絡するのを防ぐ。またSiO2膜5044とPS
G5043を重ねることにより、配線とn+層5032との間の電
界を緩和し、降伏電圧を高めている。PSG5043の厚さは
約1.2μｍが望ましい。
しかる後（ｍ）に示すようにAl−Si合金を全面に堆積
しさらにホトリソグラフイ工程及びエツチング工程で選
択的にとり除き電極5052,5053,81,82を形成する。
この後、図示しないが全面に保護膜を全面に堆積し、
さらにウエハの状態で電子線を照射し、水素中で熱処理
を加え、最後にチツプに切断してICが完成する。水素中
で熱処理するのは電子線照射によつて生じた損傷を回復
させるためである。
〔発明の効果〕
本発明は、以上説明したようにインバータ回路とその
駆動回路を一つの半導体基板上に形成するため、配線を
きわめて短くでき、それによりノイズ誤動作を防止でき
る。このため、本発明半導体集積回路を使用した電動機
制御装置は小形で高信頼性をもつものとすることができ
る。
【図面の簡単な説明】
第１図は本発明の集積回路を用いたモータ制御システム
のブロツク図、第２図は本発明の集積回路の構成を示す
ブロツク図、第３図は誘電体分離基板上に形成したスイ
ツチング素子の1Aを流すために必要なアクテイブ面積と
降伏電圧の関係図、第４図は、誘電体分離基板上に形成
したスイツチング素子の耐圧250Vでのアクテイブ面積と
出力電流の関係図、第５図はLIGBTの斜視断面図、第6a
図はLIGBTの拡散層の平面図、第6b図はLIGBTの電極の平
面図、第７図は下アーム側LIGBTの部分平面図、第８図
はダイオードの斜視断面図、第9a図はダイオードの拡散
層の平面図、第9b図はダイオードの電極の平面図、第10
図は電子線照射量とLIGBT及びダイオードの電気特性の
関係図、第11図はICレイアウト図、第12図は本発明ICの
製造プロセス図である。 １……集積回路、２……モータ、３……位置検出回路、
４……信号発生回路、Lg……論理回路、Q1〜Q6……スイ
ツチング素子、D1〜D6……ダイオード、DA1〜DA6……駆
動回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 恩田 謙一 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 宮崎 英樹 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 叶田 玲彦 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 荒川 秀俊 茨城県日立市弁天町３丁目10番２号 日立 原町電子工業株式会社内 (56)参考文献 特開 昭62−290381（ＪＰ，Ａ)

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】次の構成要素を１個の半導体基体に集積化
    していることを特徴とする半導体集積回路、 一対の直流端子、 交流の相数と同数の交流端子、 一対の補助直流端子、 制御端子、 スイッチング素子とダイオードとを逆並列接続したもの
    を２個直列接続してインバータ単位を構成し、インバー
    タ単位が一対の直流端子間に交流の相数と同数並列接続
    され、各インバータ単位の中間点が交流端子に接続され
    てなるインバータ回路、 インバータ回路の各インバータ単位の一方側のスイッチ
    ング素子を駆動する複数個の一方側の駆動回路、 一対の補助直流端子から電力の供給を受け、インバータ
    回路の各インバータ単位の他方側のスイッチング素子を
    駆動する複数個の他方側の駆動回路、 制御端子に接続され、制御端子からの制御信号を複数個
    の一方側の駆動回路及び複数個の他方側の駆動回路に伝
    達する論理回路、 複数個の一方側の駆動回路と論理回路との間にそれぞれ
    介在された複数個のレベルシフト回路、 一対の補助直流端子に接続され、複数個の一方側の駆動
    回路に電力を供給する内部電源回路、 スイッチング素子とダイオードとが隣接して配置され、
    スイッチング素子が横型絶縁ゲートバイポーラトランジ
    スタであり、ダイオードがpn接合部分とショットキー接
    合部分からなる整流整合を有する。
  2. 【請求項２】次の構成要素を１個の半導体基体に集積化
    していることを特徴とする半導体集積回路、 一対の直流端子、 交流の相数と同数の交流端子、 一対の補助直流端子、 制御端子、 スイッチング素子とダイオードとを逆並列接続したもの
    を２個直列接続してインバータ単位を構成し、インバー
    タ単位が一対の直流端子間に交流の相数と同数並列接続
    され、各インバータ単位の中間点が交流端子に接続され
    てなるインバータ回路、 インバータ回路の各インバータ単位の一方側のスイッチ
    ング素子を駆動する複数個の一方側の駆動回路、 一対の補助直流端子から電力の供給を受け、インバータ
    回路の各インバータ単位の他方側のスイッチング素子を
    駆動する複数個の他方側の駆動回路、 制御端子に接続され、制御端子からの制御信号を複数個
    の一方側の駆動回路及び複数個の他方側の駆動回路に伝
    達する論理回路、 複数個の一方側の駆動回路と論理回路との間にそれぞれ
    介在された複数個のレベルシフト回路、 一対の補助直流端子に接続され、複数個の一方側の駆動
    回路に電力を供給する内部電源回路、 半導体基体が、互いに平行をなす第１及び第２の辺と互
    いに平行をなし第１及び第２の辺と直交する第３及び第
    ４の辺とで包囲された矩形状の主表面を有する、 スイッチング素子は矩形状の主表面の第１の辺から離
    れ、かつ第１の辺と同方向に並設されている、 ダイオードは矩形状の主表面の第１の辺とスイッチング
    素子列との間にあって、第１の辺と同方向に並設されて
    いる、 複数個の一方側の駆動回路、複数個の他方側の駆動回路
    及び複数個のレベルシフト回路は、矩形状の主表面の第
    ２の辺とスイッチング素子列との間にあって、第２の辺
    と同方向に並設されている、 論理回路及び内部電源回路は、矩形状の主表面の第２の
    辺と駆動回路列との間にあって、第２の辺と同方向に並
    設されている。
  3. 【請求項３】請求項第２項において、一方側のスイッチ
    ング素子に逆並列接続されるダイオードの矩形状の主表
    面における面積が、他方側のスイッチング素子に逆並列
    接続されるダイオードのそれより大きいことを特徴とす
    る半導体集積回路。
  4. 【請求項４】請求項第２項または第３項において、スイ
    ッチング素子絶縁ゲートバイポーラトランジスタであ
    り、ダイオードがpn接合部分とショットキー接合部分か
    らなる整流接合を有するものであることを特徴とする半
    導体集積回路。
  5. 【請求項５】請求項第２項、第３項または第４項におい
    て、半導体基体が誘電体分離基板であることを特徴とす
    る半導体集積回路。
  6. 【請求項６】請求項第２項、第３項、第４項または第５
    項において、半導体基体のスイッチング素子が形成され
    た領域には電子線が照射されていることを特徴とする半
    導体集積回路。
  7. 【請求項７】半導体基体、 半導体基体の主表面に隣接して形成された横型絶縁ゲー
    トバイポーラトランジスタ、 半導体基体の主表面に隣接して形成され、横型絶縁ゲー
    トバイポーラトランジスタに隣接配置され、横型絶縁ゲ
    ートバイポーラトランジスタと逆並列接続されて使用さ
    れる整流接合がpn接合部分とショットキー接合部分から
    構成されたダイオードを具備することを特徴とする半導
    体集積回路。
  8. 【請求項８】請求項第７項において、半導体基体が誘電
    体分離基板であることを特徴とする半導体集積回路。
  9. 【請求項９】半導体基体、 半導体基体の主表面に隣接して形成され、２個づつ直列
    接続され更にそれらが並列接続されて使用される６個の
    横型絶縁ゲートバイポーラトランジスタ、 半導体基体の主表面に隣接して形成され、横型絶縁ゲー
    トバイポーラトランジスタに隣接配置され、それぞれ横
    型絶縁ゲートバイポーラトランジスタと逆並列接続され
    て使用される整流接合がpn接合部分とショットキー接合
    部分から構成された６個のダイオードを具備することを
    特徴とする半導体集積回路。
  10. 【請求項１０】請求項第９項において、半導体基体が誘
    電体分離基板であることを特徴とする半導体集積回路。
  11. 【請求項１１】直流電力を所望の電圧，周波数の交流電
    力に変換して電動機に供給するものであって、複数個の
    スイッチング素子と各スイッチング素子に逆並列接続さ
    れた複数個のダイオードとからなるインバータ回路と、
    インバータ回路を駆動するために各相各アーム毎に設け
    た複数個の駆動回路と、インバータ回路の上アーム側を
    駆動する駆動回路に電力を供給する内部電源回路と、イ
    ンバータ回路の上アーム側を駆動する駆動回路に駆動信
    号を付与する論理回路と、電動機のロータとステータと
    の位置を検出する位置検出回路と、位置検出回路からの
    位置信号に基づいて論理回路からの駆動信号を制御する
    信号発生回路とを具備し、上記回路のうちインバータ回
    路，駆動回路及び論理回路が同一半導体基体内に形成さ
    れていることを特徴とする電動機制御装置。
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