JPH0836007A - 時間間隔測定装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、基準クロック７０時間以下の分解
能の時間間隔も測定可能な時間間隔測定装置を実現する
ことを目的とする。 【構成】 被測定入力信号５１、５４、５５を受けて、
基準クロック７０時間未満の時間を測定するスタートパ
ルスＰsttと、ストップパルスＰstpあるいは起点パルス
Ｐrefを発生する入力整形制御部１０を設け、入力整形
制御部１０からの２つのパルス信号を受けて、２つの系
統の遅延経路を通過させて両者の通過パルスの一致を検
出するｎ個の一致検出回路２０ａ〜２０ｎを設ける構成
手段。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高精度のパルス信号
が必要とされる分野で、パルス信号のパルス幅測定や、
パルス発生周期測定や、２パルス間の時間間隔測定や、
これらの平均値を、高分解能で測定する装置に関する。

【０００２】

【従来の技術】従来技術の例としては、高周波の基準ク
ロックを使用したパルス信号の各種時間間隔を測定する
場合がある。これについて、図５と図６を参照して説明
する。本回路の構成は、図５に示すように、基準クロッ
ク７０と、ゲート制御部５０と、計数部６０とで構成し
ている。

【０００３】基準クロック７０は、回路で実現可能な高
周波クロックであり、各時間測定の分解能を決めてい
て、例えば１ＧＨｚのクロックを使用する。この場合で
は、最小分解能１ｎｓの基準時間となる。この基準クロ
ックをゲート制御部５０と計数部６０に供給している。

【０００４】計数部６０は、イネーブル信号６４の入力
がイネーブルの間、基準クロック７０のクロック数を計
数するカウンタであり、例えば２４ビット長のカウンタ
であり高速のＥＣＬデバイス等で構成している。計数部
６０は、ＲＳＴ信号６６を受けてカウント値を初期化ク
リアしておく。計数部６０は、イネーブル信号６４入力
を受けて、カウントを開始／停止する。計数結果のデー
タ６２は、所望により外部から読み出される。

【０００５】ゲート制御部５０は、外部からの測定条件
選択信号５９を受けて、各種測定モードで被測定入力パ
ルス信号５１、５４、５５を測定する。即ち、測定条件
選択信号５９により、パルス信号のパルス幅測定、
パルス発生周期測定、２パルス間の時間間隔測定、
繰り返し入力パルス信号の平均パルス幅測定、平均パ
ルス発生周期測定、２パルス間の平均時間間隔測定の
測定モードに切り替える。第１のパルス幅測定の場合
は、入力信号５１のハイレベル（あるいはローレベル）
の時間を測定する。図６に示す入力信号５１ｂの例のよ
うに、入力信号がハイレベル状態の期間、計数部６０は
イネーブル信号６４をハイレベルで出力する。この期間
のパルス６１を計数させる。これらの動作は、基準クロ
ック７０に同期して動作させている。第２のパルス発生
周期測定の場合は、入力信号５１の２回の立ち上がり
（あるいは立ち下がり）の時間を測定する。図６に示す
入力信号５１ａの例のように、入力信号の最初の立ち上
がりエッジでイネーブル信号６４出力をハイレベルにセ
ットし、次の入力信号の最初の立ち上がりエッジでイネ
ーブル信号６４出力をクリアする。このイネーブル信号
６４のハイレベル期間を計数することでパルス発生周期
を測定する。第３の２パルス間の時間間隔測定の場合
は、２つの入力信号間のパルス間隔を測定する。図６に
示す入力信号５４ａ、５５ａの例のように、一方の入力
信号５４ａの立ち上がり（あるいは立ち下がり）エッジ
でイネーブル信号６４出力をハイレベルにセットし、他
方の入力信号５５ａの立ち上がりエッジでイネーブル信
号６４出力をクリアする。このイネーブル信号６４のハ
イレベル期間を計数する。第４の繰り返し入力パルス信
号の平均パルス幅測定の場合は、上記第１の測定をＮ回
連続して測定する測定形態である。この場合は、ゲート
制御部５０内に、繰り返し回数を計数する為のダウンカ
ウンタ４８を設けて、初期状態としてＮ値をこのダウン
カウンタ４８にプリセットしてから測定を開始する。測
定中にイネーブル信号６４出力は、繰り返しハイ／ロー
状態を繰り返すのでこの回数をダウンカウンタ４８で計
数してゼロを検出したら測定を終了する。この結果、計
数部６０のカウント値は、Ｎ倍のカウント値が得られ、
これから入力パルス信号のパルス幅の平均値を求めるこ
とができる。第５の平均パルス発生周期測定の場合は、
上記第２の測定をＮ回連続して測定する測定形態であ
り、第４の場合と同様にして測定される。第６の２パル
ス間の平均時間間隔測定の場合は、上記第３の測定をＮ
回連続して測定する測定形態であり、第４の場合と同様
にして測定される。

【０００６】

【発明が解決しようとする課題】上記説明のように構成
している為に、基準クロック７０の分解能以下の時間に
ついては測定出来ないという欠点がある。また、基準ク
ロック７０の周波数を上げて分解能を上げようとする
と、更に超高速のデバイスを使用する必要がある。ま
た、回路部品間の実装上の距離の制限があり、配線パタ
ーンの伝播遅延により、超高周波クロックを同期して動
作させるには、自ずと限界があり、実用上困難となって
いる。

【０００７】そこで、本発明が解決しようとする課題
は、基準クロック７０時間以下の分解能の時間間隔も測
定可能な時間間隔測定装置を実現することを目的とす
る。

【０００８】

【課題を解決する為の手段】上記課題を解決するため
に、本発明の構成では、被測定入力信号５１、５４、５
５を受けて、基準クロック７０時間未満の時間を測定す
るスタートパルスＰsttと、ストップパルスＰstpあるい
は起点パルスＰrefの２パルスを発生する入力整形制御
部１０を設け、入力整形制御部１０からの２つのパルス
信号を受けて、２つの系統の遅延経路を通過させて両者
の通過パルスの一致を検出するｎ個の一致検出回路２０
ａ〜２０ｎを設ける構成手段にする。

【０００９】また、上記構成に、入力整形制御部１０に
基準クロックＴclk単位の時間をカウントするイネーブ
ル信号２５ａを出力するイネーブルＦＦ２５を設け、こ
のイネーブル信号２５ａを受けて、基準クロックＴclk
単位の時間をカウントするクロック時間計数部４２を設
けた構成手段がある。また、上記構成に、一致検出回路
２０ａ〜２０ｎからの信号を受けて、バイナリ信号にエ
ンコード変換するエンコーダ部３０を設ける構成手段が
ある。

【００１０】

【作用】一致検出回路２０ａ〜２０ｎは、遅延量の異な
る２系統の遅延経路を通過させて両者の通過パルスが一
致するタイミングを検出する作用がある。入力整形制御
部１０は、被測定入力に応じて、スタートパルスＰst
t、ストップパルスＰstpあるいは起点パルスＰrefの２
つのパルスを対応する２つの遅延経路に供給する作用が
ある。エンコーダ部３０は、多数ビットの入力信号をバ
イナリ信号に変換することでデータ記録部４０へのデー
タ長を少なくできる。一致検出回路２０ａ〜２０ｎとエ
ンコーダ部３０によって、基準クロックＴclk未満の端
数時間の時間間隔を測定できる機能が得られる。全体で
は、基準クロックＴclk以下の高分解能の時間間隔も測
定可能となる役割が得られる。

【００１１】

【実施例】本発明の実施例は、２系統の遅延線路と、一
致点検出回路手段によって時間間隔を測定する場合であ
る。これについて、図１と図２と図３と図４を参照して
説明する。構成は、図１に示すように、入力整形制御部
１０と、ｎ個の一致検出回路２０ａ〜２０ｎと、エンコ
ーダ部３０と、クロック時間計数部４２と、データ記録
部４０と、演算処理部４４とで構成している。一致検出
回路２０ａ〜２０ｎは、遅延素子２２ａ〜２２ｎと、遅
延素子２４ａ〜２４ｎと、ＡＮＤゲート２６ａ〜２６ｎ
と、ＳＲＦＦ２８ａ〜２８ｎとで構成している。ｎは、
遅延段数である。

【００１２】入力整形制御部１０は、測定条件選択信号
５９の測定モードに応じて、被測定入力パルス信号５
１、５４、５５を選択的に受けて、所定のスタートパル
スＰsttあるいは所定のストップパルスＰstpに整形して
遅延素子２２ａ側に供給する。また、このパルス発生後
に、基準クロックのタイミングで所定の起点パルスＰre
f信号を遅延素子２４ａ側に供給する。このスタートパ
ルスＰsttあるいはストップパルスＰstpの生成は、測定
モード、即ち、パルス幅測定、パルス発生周期測
定、２パルス間の時間間隔測定、に対応してこれらの
パルスを生成し発生する。のパルス幅測定モードの場
合について、パルスの発生例を説明すると、スタートパ
ルスＰsttの発生は、入力信号５１の前縁エッジをパル
ス化したものであり、他方、ストップパルスＰstpの発
生は、入力信号５１の後縁エッジをパルス化したもので
ある。

【００１３】一致検出回路２０ａ〜２０ｎは、遅延素子
２２ａ〜２２ｎと、遅延素子２４ａ〜２４ｎと、ＡＮＤ
ゲート２６ａ〜２６ｎと、ＳＲＦＦ（ＳＲフリップ・フ
ロップ）２８ａ〜２８ｎとで構成している。ＡＮＤゲー
ト２６ｎは、遅延素子２２ｎ側を通過してきた信号と、
遅延素子２４ｎ側を通過してきた両方の信号が同一タイ
ミングに有るか否かを検出するものであり、これを検出
時にＦＦ２８ｎをセットする。但し、このセット条件
は、前段のＦＦがセットされている場合は禁止される。
これにより、連続したＦＦがセットされるのを防止して
いる。ＳＲＦＦ２８ｎは、予め、入力整形制御部１０か
らのリセット信号５８により初期化クリア状態にある。
前段のＦＦからの禁止信号２９が無く、かつ、ＡＮＤゲ
ート２６ｎからのセット信号が発生したときにのみＦＦ
２８ｎはセット状態になる。このセット出力信号をエン
コーダ部３０と、次段のＦＦのセット禁止信号２９とし
て供給している。遅延素子２２ａ〜２２ｎと、遅延素子
２４ａ〜２４ｎは、微少遅延素子であり、遅延素子２２
ｎと、遅延素子２４ｎとの両者間の微少遅延差を持たせ
る。これの動作については、後述する。

【００１４】エンコーダ部３０は、データラッチ部３３
と、エンコーダ３１と、ＦＦ３２とで構成している。デ
ータラッチ部３３は、入力整形制御部１０からのリセッ
ト信号５８をうけてＳＲＦＦ２８ａ〜２８ｎの状態信号
をこのデータラッチ部３３に転送ラッチする。これと同
時に、ＳＲＦＦ２８ａ〜２８ｎのセット状態は、リセッ
ト信号５８によりクリアされて、次の時間測定が可能な
状態になる。エンコーダ３１は、データラッチ部３３の
信号を受けて、バイナリ信号にエンコード変換した後Ｆ
Ｆ３２に供給する。例えばｎ＝６３の入力信号の場合、
出力本数は６ビットのバイナリ信号に変換される。ＦＦ
３２は、エンコーダ３１からの信号を受けて、基準クロ
ック７０に同期して、ラッチしてデータ記録部４０に供
給する。

【００１５】ここで、２系統の遅延素子２２ａ〜２２ｎ
と遅延素子２４ａ〜２４ｎとによる時間間隔測定原理を
説明する。遅延素子２２ａ〜２２ｎ各々の遅延時間は、
各々ほぼ同一の遅延時間Ｔd1を与える。また、遅延素子
２４ａ〜２４ｎ各々の遅延時間も、各々ほぼ同一の遅延
時間Ｔd2を与える。これにより、遅延素子２２側の合計
遅延量ＤＬＹ１は、ｎ×Ｔd1であり、この遅延量として
は、例えば基準クロック時間Ｔclkの２．０倍の遅延量
を設ける。他方、遅延素子２４側の合計遅延量ＤＬＹ２
は、ｎ×Ｔd2であり、例えば基準クロック時間Ｔclkの
１．０倍の遅延量を設ける。両者にこのような遅延差
（ＤＬＹ１−ＤＬＹ２）を付与することで、この差の時
間未満の時間であれば、両者のパルスが一致するタイミ
ンク存在し、これを一致検出回路２０で検出することが
できる。例えばｋ段目の位置で一致した場合の時間位置
関係は、図３に示すように、（ＤＬＹ１−ＤＬＹ２）×
（ｋ／ｎ）＝ｋ（Ｔd1−Ｔd2）となる。この式で、（Ｔ
d1−Ｔd2）は、測定分解能であり、両遅延素子の差分で
得られる。よって、この差分を基準クロックＴclkより
も小さな所望の値とすることで高分解能の時間間隔測定
が可能となる。

【００１６】最初に、スタートパルスＰsttの発生とス
トップパルスＰstpの発生が１つの基準クロックＴclk時
間内に発生する場合について動作を説明する。この場合
では、スタートパルスＰsttは、遅延経路遅延素子２２
ａ側に与え、他方、ストップパルスＰstpは、遅延経路
遅延素子２４ａ側に与えるように、入力整形制御部１０
から各々供給する。これにより、エンコーダ部３０から
の出力データ値が、直ちに時間間隔値として得られる。

【００１７】次に、スタートパルスＰsttの発生とスト
ップパルスＰstpの発生が１つの基準クロックＴclk期間
内より長い時間間隔の測定の場合についての動作を説明
する。本発明では、この場合の時間間隔の測定手段を、
第１、第２、第３の３つの区間に分割して測定する手段
としている。これについて、図４を参照して説明する。
第１の区間Ｔsttの測定は、最初のスタートパルスＰstt
と基準クロックＴclkとの時間差を測定する。第２の区
間Ｔcountの測定は、基準クロック時間の整数倍の時間
数を測定する。第３の区間Ｔendの測定は、ストップパ
ルスＰstpと基準クロックＴclkとの時間差Ｔstpを測定
し、後で演算により、Ｔend＝Ｔclk−Ｔstpにより求め
る。第１の区間Ｔsttの測定と、第３の区間Ｔstpの測定
は、前に説明したのと同様に、エンコーダ部３０からの
出力データ値として得られ、これをデータ記録部４０に
供給して記録保存しておく。ここで、スタートパルスＰ
sttあるいはストップパルスＰstpは、遅延経路遅延素子
２２ａ側に与え、他方、起点パルスＰrefは、基準クロ
ックＴclkから生成して、遅延経路遅延素子２４ａ側に
与えるように、入力整形制御部１０から各々供給する。

【００１８】第２の測定区間Ｔcountの測定は、基準ク
ロックＴclk単位時間の時間間隔の測定である。これに
ついて、図４を参照して説明する。クロック時間計数部
４２は、入力整形制御部１０からのカウントイネーブル
信号２５ａを受けて、起点パルスＰrefを発生した次の
基準クロックＴclkから、ストップパルスＰstpの発生迄
の基準クロックＴclk数をカウントする。入力整形制御
部１０には、この為のイネーブルＦＦ２５が設けてあ
る。このイネーブルＦＦ２５は、スタートパルスＰstt
により、図４に示すカウントイネーブル信号２５ａのよ
うに、起点パルスＰrefを発生したときにセットされ、
その後、ストップパルスＰstpの発生でクリアされる。
この計数値Ｔcountは、データ記録部４０に供給し記録
する。

【００１９】データ記録部４０は、前記の時間値Ｔst
t、Ｔstpや、計数値Ｔcountのデータを受けた時に、基
準クロックＴclkに同期して書き込み保存する。演算処
理部４４は、時間間隔の測定が完了した後で、データ記
録部４０に保存されているデータを読み出して全体の時
間間隔Ｔtotalを演算する。即ち、図４に示すように、
Ｔtotal＝Ｔstt＋（Ｔclk−Ｔstp）＋Ｔcount×Ｔclkの
計算により求める。被測定入力信号の時間間隔によって
は、Ｔcount＝０の場合や、Ｔsttのみのデータの場合が
ある。

【００２０】上記実施例の説明では、ＳＲＦＦ２８ｎ
は、前段のＦＦからの禁止信号２９でセット禁止機能つ
きのフリップ・フロップを使用する場合で説明したが、
図２に示すように、通常のＳＲＦＦを用い、ＡＮＤゲー
ト２６ｎを３入力型ＡＮＤゲートにして、このＡＮＤゲ
ートの一端に前段のＦＦからの禁止信号２９を接続し
て、セット禁止する回路としても良い。

【００２１】また、上記実施例の説明では、エンコーダ
部３０を設けて、多数ビットの入力信号をバイナリ信号
に変換してデータ記録部４０に供給する場合で説明して
いたが、このエンコーダ部３０を削除した構成としても
良く、同様にして実施できる。

【００２２】また、上記実施例の説明では、クロック時
間計数部４２を設けて、基準クロックＴclk単位時間以
上の長い時間間隔を測定する場合で説明していたが、基
準クロックＴclk時間未満であれば、このクロック時間
計数部４２を削除した構成としても良く、同様にして実
施できる。

【００２３】また、上記実施例の説明では、データ記録
部４０を設けて、このメモリに一旦保存した後、読み出
して演算処理部４４で全体の時間間隔Ｔtotalを計算し
て求めるとして説明していたが、このデータ記録部４０
を削除して、直接演算処理部４４で全体の時間間隔Ｔto
talを計算する構成としても良く、同様にして実施でき
る。遅延素子２２ａ〜２２ｎと、遅延素子２４ａ〜２４
ｎは、微少遅延であるから、ゲートアレー内で形成する
場合は、バッファ／ＯＲ／ＡＮＤゲートセルを使用し、
あるいは伝播速度の異なるセルを使用して、両者間の微
少遅延差を形成できる。

【００２４】

【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。一
致検出回路２０ａ〜２０ｎは、遅延量の異なる２系統の
遅延経路を通過させて両者の通過パルスが一致する条件
ができる。これを、何れかの一致検出回路２０ｎで検出
することで両者の時間間隔を検出する効果がある。入力
整形制御部１０は、被測定入力の時間間隔に応じて、ス
タートパルスＰstt、ストップパルスＰstpあるいは起点
パルスＰrefの２つのパルス信号を対応する２つの遅延
経路に供給することで、被測定入力の時間間隔を基準ク
ロックＴclkで区切って、基準クロックＴclk時間未満の
時間を測定する効果が得られる。エンコーダ部３０は、
多数ビットの入力信号をバイナリ信号に変換することで
データ記録部４０へのデータ長を少なくできる効果があ
る。一致検出回路２０ａ〜２０ｎとエンコーダ部３０に
よって、基準クロックＴclk未満の端数時間の時間を測
定できる効果がある。クロック時間計数部４２は、基準
クロックＴclk単位の時間数をカウントする効果があ
る。これらによって、基準クロックＴclk以下の高分解
能の時間間隔も測定可能な時間間隔測定回路を実現でき
る効果がある。

【００２５】

【図面の簡単な説明】

【図１】本発明の、時間間隔測定の回路ブロック図であ
る。

【図２】本発明の、前段のＦＦからの禁止手段を、３入
力型ＡＮＤゲートで構成した場合の一致検出回路２０ｎ
の回路例である。

【図３】本発明の、２系統の遅延回路による時間間隔測
定を説明する原理図である。

【図４】本発明の、３つに分割して時間間隔の測定を説
明するタイミング図である。

【図５】従来の、時間間隔測定の構成図である。

【図６】従来の、各種測定モードでの時間間隔測定を説
明するタイミング図である。

【符号の説明】

１０ 入力整形制御部 ２６ａ、２６ｎ ＡＮＤゲート ２８ａ、２８ｎ ＳＲＦＦ（ＳＲフリップ・フロッ
プ） ２０ａ、２０ｎ、２０ 一致検出回路 ２２ａ、２２ｎ、２４ａ、２４ｎ、２２、２４ 遅延素
子 ２５ａ、６４ イネーブル信号 ２５ イネーブルＦＦ ２８ｎ、３２ ＦＦ（フリップ・フロップ） ２９ 禁止信号 ３０ エンコーダ部 ３１ エンコーダ ３３ データラッチ部 ４０ データ記録部 ４２ クロック時間計数部 ４４ 演算処理部 ４８ ダウンカウンタ ５０ ゲート制御部 ５１、５４、５５ 入力信号 ６６ ＲＳＴ信号 ５８ リセット信号 ５９ 測定条件選択信号 ６０ 計数部 ７０、Ｔclk 基準クロック Ｐstt スタートパルス Ｐstp ストップパルス Ｐref 起点パルス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基準クロック（７０）時間よりも小さな
   分解能で、被測定入力信号（５１、５４、５５）の時間
   間隔の測定において、 被測定入力信号（５１、５４、５５）を受けて、基準ク
   ロック（７０）時間未満の時間を測定するスタートパル
   ス（Ｐstt）と、ストップパルスＰstpあるいは起点パル
   ス（Ｐref）の２パルスを発生する入力整形制御部（１
   ０）を設け、 入力整形制御部（１０）からの２つのパルス信号を受け
   て、各々のパルスを２系統の遅延経路を通過させて両者
   の通過パルスの一致を検出するｎ個の一致検出回路（２
   ０ａ〜２０ｎ）を設け、 以上を具備していることを特徴とした時間間隔測定装
   置。
2. 【請求項２】 請求項１記載の構成手段に加えて、 入力整形制御部（１０）に基準クロック（Ｔclk）単位
   の時間をカウントするイネーブル信号（２５ａ）を出力
   するイネーブルＦＦ（２５）を設け、 このイネーブル信号（２５ａ）を受けて、基準クロック
   （Ｔclk）単位の時間をカウントするクロック時間計数
   部（４２）を設け、 以上を具備していることを特徴とした時間間隔測定装
   置。
3. 【請求項３】 請求項１記載の構成手段に加えて、 一致検出回路（２０ａ〜２０ｎ）からの信号を受けて、
   バイナリ信号にエンコードするエンコーダ部（３０）を
   設けたことを特徴とした時間間隔測定装置。