JPH0836034A - 多ビット試験パターン発生器 - Google Patents
多ビット試験パターン発生器Info
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- JPH0836034A JPH0836034A JP6189858A JP18985894A JPH0836034A JP H0836034 A JPH0836034 A JP H0836034A JP 6189858 A JP6189858 A JP 6189858A JP 18985894 A JP18985894 A JP 18985894A JP H0836034 A JPH0836034 A JP H0836034A
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- 230000015654 memory Effects 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 230000004044 response Effects 0.000 abstract description 2
- 238000004364 calculation method Methods 0.000 description 11
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- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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- 238000012545 processing Methods 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
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- G11C—STATIC STORES
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 高速で多ビットデータ幅の半導体メモリ用の
試験パターン発生器を小型で安価に提供する。 【構成】 被測定デバイス５のデータ幅のｎ分の１のデ
ータ幅を持つデータ演算部３０を設け、インストラクシ
ョンメモリ１３１から設定されるｎビットからなるレジ
スタＡ１４１を設ける。そして、当該レジスタＡ１４１
出力信号により、信号の通過を制御するコントロールロ
ジック部（１５１）をｎ個設けて、多ビット試験パター
ン発生器を構成する。また、当該コントロールロジック
部の構成として、当該レジスタＡ１４１出力信号に応じ
て、当該データ演算部３０出力信号を通過させるアンド
ゲートを設け、固定出力を発生させるオアゲートを設け
て、構成しても良い。また、フラグレジスタ３４によ
り、反転動作する排他的論理和ゲート（３５）を設け
て、構成しても良い。
試験パターン発生器を小型で安価に提供する。 【構成】 被測定デバイス５のデータ幅のｎ分の１のデ
ータ幅を持つデータ演算部３０を設け、インストラクシ
ョンメモリ１３１から設定されるｎビットからなるレジ
スタＡ１４１を設ける。そして、当該レジスタＡ１４１
出力信号により、信号の通過を制御するコントロールロ
ジック部（１５１）をｎ個設けて、多ビット試験パター
ン発生器を構成する。また、当該コントロールロジック
部の構成として、当該レジスタＡ１４１出力信号に応じ
て、当該データ演算部３０出力信号を通過させるアンド
ゲートを設け、固定出力を発生させるオアゲートを設け
て、構成しても良い。また、フラグレジスタ３４によ
り、反転動作する排他的論理和ゲート（３５）を設け
て、構成しても良い。
Description
【０００１】
【産業上の利用分野】本発明は、被測定デバイスを試験
するための試験パターン発生器に関し、特に高速で多ビ
ットな半導体メモリを試験するための試験パターン発生
器に関する。
するための試験パターン発生器に関し、特に高速で多ビ
ットな半導体メモリを試験するための試験パターン発生
器に関する。
【０００２】
【従来の技術】従来の被測定デバイスの良否を試験する
半導体試験装置の構成例を図５に示す。図５は、被測定
デバイスがメモリである場合の例であり、この図に示す
ように、被試験メモリ用に、アドレス発生部２からアド
レス信号が供給され、データ発生部３からデータ信号が
供給される。これらの信号をデータセレクタ４により、
被試験メモリのピン配置等の仕様に合わせて配列し、被
試験メモリ５に与える。被試験メモリ５への書き込みを
完了した後、読み出し時には、リードデータが論理比較
器６に与えられる。同時に、データ発生部３で発生した
データ信号が期待値データとして、データセレクタ４か
ら論理比較器６に供給される。上記の各発生部は、シー
ケンス制御部１により制御されている。そして、これら
の各発生部及び制御部により、パターン発生器は構成さ
れている。
半導体試験装置の構成例を図５に示す。図５は、被測定
デバイスがメモリである場合の例であり、この図に示す
ように、被試験メモリ用に、アドレス発生部２からアド
レス信号が供給され、データ発生部３からデータ信号が
供給される。これらの信号をデータセレクタ４により、
被試験メモリのピン配置等の仕様に合わせて配列し、被
試験メモリ５に与える。被試験メモリ５への書き込みを
完了した後、読み出し時には、リードデータが論理比較
器６に与えられる。同時に、データ発生部３で発生した
データ信号が期待値データとして、データセレクタ４か
ら論理比較器６に供給される。上記の各発生部は、シー
ケンス制御部１により制御されている。そして、これら
の各発生部及び制御部により、パターン発生器は構成さ
れている。
【０００３】図６に、従来のデータ発生部３の構成例を
示す。図６に示すように、インストラクションメモリ３
１から演算部３２に供給されたデータは、データ演算部
３０で各種の演算がなされる。すなわち、レジスタ３３
により、演算結果が再び演算部３２に与えられ、加減演
算やシフト演算等の処理がなされて出力される。当該演
算部３２の出力は、排他的論理和ゲート３５に与えられ
る。排他的論理和ゲート３５は、フラグレジスタ３４の
出力により制御され、フラグレジスタ３４の出力が”
１”の場合には反転を行う働きをする。排他的論理和ゲ
ート３５からのデータ信号はデータセレクタ４に与えら
れる。
示す。図６に示すように、インストラクションメモリ３
１から演算部３２に供給されたデータは、データ演算部
３０で各種の演算がなされる。すなわち、レジスタ３３
により、演算結果が再び演算部３２に与えられ、加減演
算やシフト演算等の処理がなされて出力される。当該演
算部３２の出力は、排他的論理和ゲート３５に与えられ
る。排他的論理和ゲート３５は、フラグレジスタ３４の
出力により制御され、フラグレジスタ３４の出力が”
１”の場合には反転を行う働きをする。排他的論理和ゲ
ート３５からのデータ信号はデータセレクタ４に与えら
れる。
【０００４】上記のようにデータ発生部３から出力され
るデータ信号は、一般に多ビットデータ幅で構成されて
おり、このデータ幅は１８ビットまたは３６ビットの場
合が現状では多い。これは、被試験メモリ（以下ＭＵＴ
と称す）のデータ幅の拡張に対応してデータ発生部のビ
ット数が拡張されてきたためである。
るデータ信号は、一般に多ビットデータ幅で構成されて
おり、このデータ幅は１８ビットまたは３６ビットの場
合が現状では多い。これは、被試験メモリ（以下ＭＵＴ
と称す）のデータ幅の拡張に対応してデータ発生部のビ
ット数が拡張されてきたためである。
【０００５】しかし、これと同じ考え方でデータ発生部
をＭＵＴの７２ビットや１４４ビットデータ幅に対応さ
せ、かつ、ＭＵＴの高速動作にも対応させようとする
と、データパターン発生用のデータ演算部３０、すなわ
ち演算器とレジスタとその周辺回路のハードウェア規模
が大きくなってしまう。そして、パターン発生器が大型
化し、高価格化してしまう。
をＭＵＴの７２ビットや１４４ビットデータ幅に対応さ
せ、かつ、ＭＵＴの高速動作にも対応させようとする
と、データパターン発生用のデータ演算部３０、すなわ
ち演算器とレジスタとその周辺回路のハードウェア規模
が大きくなってしまう。そして、パターン発生器が大型
化し、高価格化してしまう。
【０００６】又、高速多ビットの演算器を実現するに
は、数ビットづつに分けてビットスライス構造をとり、
これを多段のパイプライン構造で動作させるのが一般的
な手法である。この場合、データビット幅が２倍になっ
たからといってハード量の増加は、通常２倍ではおさま
らず、さらに数倍のハード量になってしまう。
は、数ビットづつに分けてビットスライス構造をとり、
これを多段のパイプライン構造で動作させるのが一般的
な手法である。この場合、データビット幅が２倍になっ
たからといってハード量の増加は、通常２倍ではおさま
らず、さらに数倍のハード量になってしまう。
【０００７】
【発明が解決しようとする課題】近年、高速コンピュー
タのプロセッサ等に使用されるキャッシュ・メモリはデ
ータ幅の多ビット化と高速化が進んでいる。そして、ビ
ット幅は３６ビットや７２ビット、さらには１４４ビッ
トも予測されている。こうした高速多ビットメモリを試
験するためには高速の試験装置が必要となり、これに搭
載される高速かつ多ビットデータのパターン発生器を従
来の技術で構成すると、装置の大型化や高価格化をまね
いてしまう。
タのプロセッサ等に使用されるキャッシュ・メモリはデ
ータ幅の多ビット化と高速化が進んでいる。そして、ビ
ット幅は３６ビットや７２ビット、さらには１４４ビッ
トも予測されている。こうした高速多ビットメモリを試
験するためには高速の試験装置が必要となり、これに搭
載される高速かつ多ビットデータのパターン発生器を従
来の技術で構成すると、装置の大型化や高価格化をまね
いてしまう。
【０００８】本発明の目的はこれらの欠点を一掃し、高
速で多ビットデータ幅の半導体メモリ用の試験パターン
発生器を小型で安価に提供しようとするものである。
速で多ビットデータ幅の半導体メモリ用の試験パターン
発生器を小型で安価に提供しようとするものである。
【０００９】
【課題を解決するための手段】多ビットデータ幅からな
る被試験メモリ５を試験するための、データ演算部３０
を有する試験パターン発生器に於いて、被試験メモリ５
のデータ幅のｎ分の１のデータ幅を持つデータ演算部３
０を設ける。そして、インストラクションメモリ１３１
からの制御信号により設定されるｎビットからなるレジ
スタＡ１４１を設ける。そして、当該レジスタＡ１４１
出力信号により、当該データ演算部３０出力信号の通過
を制御するコントロールロジック部（１５１、１５２、
１５３、１５４）をｎ個設けて、多ビット試験パターン
発生器を構成する。
る被試験メモリ５を試験するための、データ演算部３０
を有する試験パターン発生器に於いて、被試験メモリ５
のデータ幅のｎ分の１のデータ幅を持つデータ演算部３
０を設ける。そして、インストラクションメモリ１３１
からの制御信号により設定されるｎビットからなるレジ
スタＡ１４１を設ける。そして、当該レジスタＡ１４１
出力信号により、当該データ演算部３０出力信号の通過
を制御するコントロールロジック部（１５１、１５２、
１５３、１５４）をｎ個設けて、多ビット試験パターン
発生器を構成する。
【００１０】上記記載の多ビット試験パターン発生器に
おいて、当該コントロールロジック部（１５１、１５
２、１５３、１５４）の構成として、当該レジスタＡ１
４１出力信号に応じて、当該データ演算部３０出力信号
を通過させるアンドゲート（２０１、２０２、２０３）
を設ける。そして、当該レジスタＡ１４１出力信号に応
じて、固定出力を発生させるオアゲート（２０４、２０
５、２０６）を設けて、多ビット試験パターン発生器を
構成しても良い。
おいて、当該コントロールロジック部（１５１、１５
２、１５３、１５４）の構成として、当該レジスタＡ１
４１出力信号に応じて、当該データ演算部３０出力信号
を通過させるアンドゲート（２０１、２０２、２０３）
を設ける。そして、当該レジスタＡ１４１出力信号に応
じて、固定出力を発生させるオアゲート（２０４、２０
５、２０６）を設けて、多ビット試験パターン発生器を
構成しても良い。
【００１１】上記の各多ビット試験パターン発生器にお
いて、当該データ演算部３０と当該コントロールロジッ
ク部（１５１、１５２、１５３、１５４）との間に、イ
ンストラクションメモリ１３１からの信号により制御さ
れたフラグレジスタ３４の反転信号により、当該データ
演算部３０の出力信号を反転動作する排他的論理和ゲー
ト（３５）を設けて、多ビット試験パターン発生器を構
成しても良い。
いて、当該データ演算部３０と当該コントロールロジッ
ク部（１５１、１５２、１５３、１５４）との間に、イ
ンストラクションメモリ１３１からの信号により制御さ
れたフラグレジスタ３４の反転信号により、当該データ
演算部３０の出力信号を反転動作する排他的論理和ゲー
ト（３５）を設けて、多ビット試験パターン発生器を構
成しても良い。
【００１２】
【作用】本発明によれば動作手順は次のようになる。ま
ず、データパターン発生前にフラグレジスタ３４をゼロ
クリアする。次にレジスタＡ１４１に＃１を設定する。
これによりコントロールロジック部１５１の出力信号
（Ｄ０−１７Ａ）には、データ演算部３０で発生した１
８ビットのシフト１パターンが出力される。次にレジス
タＡ１４１に＃２を設定する。これによりコントロール
ロジック部１５２の出力信号（Ｄ０ー１７Ｂ）には、デ
ータ演算部３０で発生した１８ビットのシフト１パター
ンが出力される。同様に、レジスタＡ１４１に＃４、＃
８を設定することにより、データ演算部３０で発生した
パターンがコントロールロジック部１５３、１５４の出
力信号（Ｄ０ー１７Ｃ、Ｄ０ー１７Ｄ）に出力される。
レジスタＡ１４１の出力が”０”のビットは対応するコ
ントロールロジック部の出力信号を”０”に制御するの
で、データ演算部３０で１８ビットのシフト１パターン
４回発生させ、かつレジスタＡ１４１の設定値を＃１、
＃２、＃４、＃８と変化させることで７２ビットのシフ
ト１パターンの発生が可能となる。
ず、データパターン発生前にフラグレジスタ３４をゼロ
クリアする。次にレジスタＡ１４１に＃１を設定する。
これによりコントロールロジック部１５１の出力信号
（Ｄ０−１７Ａ）には、データ演算部３０で発生した１
８ビットのシフト１パターンが出力される。次にレジス
タＡ１４１に＃２を設定する。これによりコントロール
ロジック部１５２の出力信号（Ｄ０ー１７Ｂ）には、デ
ータ演算部３０で発生した１８ビットのシフト１パター
ンが出力される。同様に、レジスタＡ１４１に＃４、＃
８を設定することにより、データ演算部３０で発生した
パターンがコントロールロジック部１５３、１５４の出
力信号（Ｄ０ー１７Ｃ、Ｄ０ー１７Ｄ）に出力される。
レジスタＡ１４１の出力が”０”のビットは対応するコ
ントロールロジック部の出力信号を”０”に制御するの
で、データ演算部３０で１８ビットのシフト１パターン
４回発生させ、かつレジスタＡ１４１の設定値を＃１、
＃２、＃４、＃８と変化させることで７２ビットのシフ
ト１パターンの発生が可能となる。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１４】図１は本発明の１実施例を示す多ビット試
験パターン発生器のブロック図である。図１は７２ビッ
トデータ幅の多ビット試験パターン発生器の例を示して
いる。図２は当該多ビット試験パターン発生器中のコン
トロールロジック部の構成例である。
験パターン発生器のブロック図である。図１は７２ビッ
トデータ幅の多ビット試験パターン発生器の例を示して
いる。図２は当該多ビット試験パターン発生器中のコン
トロールロジック部の構成例である。
【００１５】図３は、多ビットデータパターンの例であ
る。図３は７２ビットデータパターンの例を示してい
る。図３（Ａ）は、”１”が順にビット０から７１まで
シフトするパターン例であり、図３（Ｂ）は、”０”が
順にビット０から７１までシフトするパターン例であ
る。このように、各ビットの切り分けを確認できるこ
と、すなわち隣接するビット毎の独立性あるテストパタ
ーンの発生が必要である。
る。図３は７２ビットデータパターンの例を示してい
る。図３（Ａ）は、”１”が順にビット０から７１まで
シフトするパターン例であり、図３（Ｂ）は、”０”が
順にビット０から７１までシフトするパターン例であ
る。このように、各ビットの切り分けを確認できるこ
と、すなわち隣接するビット毎の独立性あるテストパタ
ーンの発生が必要である。
【００１６】図１に示すように、演算器３２とレジスタ
３３はインストラクションメモリ１３１からの制御信号
により従来のように、１８ビット幅のデータパターンを
発生する。また、１ビットからなるフラグレジスタ３４
はインストラクションメモリ１３１からの制御信号によ
り従来のように、反転信号（ＤＦＬＧ）を発生する。排
他的論理和ゲート３５は、当該反転信号（ＤＦＬＧ）値
が”１”に設定された時、上記の１８ビット幅のデータ
パターンを従来のように反転して出力する。
３３はインストラクションメモリ１３１からの制御信号
により従来のように、１８ビット幅のデータパターンを
発生する。また、１ビットからなるフラグレジスタ３４
はインストラクションメモリ１３１からの制御信号によ
り従来のように、反転信号（ＤＦＬＧ）を発生する。排
他的論理和ゲート３５は、当該反転信号（ＤＦＬＧ）値
が”１”に設定された時、上記の１８ビット幅のデータ
パターンを従来のように反転して出力する。
【００１７】排他的論理和ゲート３５の出力には、コン
トロールロジック部（１５１、１５２、１５３、１５
４）を設けて接続する。コントロールロジック部は複数
個を設け、本例のように１８ビット幅を７２ビット幅に
拡張する場合には４個（７２／１８＝４）設ける。ま
た、各コントロールロジック部（１５１、１５２、１５
３、１５４）には、排他的論理和ゲート３５の出力を接
続する。
トロールロジック部（１５１、１５２、１５３、１５
４）を設けて接続する。コントロールロジック部は複数
個を設け、本例のように１８ビット幅を７２ビット幅に
拡張する場合には４個（７２／１８＝４）設ける。ま
た、各コントロールロジック部（１５１、１５２、１５
３、１５４）には、排他的論理和ゲート３５の出力を接
続する。
【００１８】レジスタＡ１４１は、インストラクション
メモリ１３１からの制御信号の値で設定される４ビット
のレジスタであり、その出力（ＤＣ０ー３）は各コント
ロールロジック部（１５１、１５２、１５３、１５４）
を各々ビット対応で制御するものである。図１に示すよ
うに、信号ＤＣ０はコントロールロジック部１５１を制
御し、出力信号（Ｄ０−Ｄ１７Ａ）を出力する。これ
は、出力ビット（０ー１７）に対応する。同様に、信号
ＤＣ１はコントロールロジック部１５２を制御し、出力
信号（Ｄ０−Ｄ１７Ｂ）を出力する。これは、出力ビッ
ト（１８ー３５）に対応する。同様に、信号ＤＣ２はコ
ントロールロジック部１５３を制御し、出力信号（Ｄ０
−Ｄ１７Ｃ）を出力する。これは、出力ビット（３６ー
５３）に対応する。同様に、信号ＤＣ３はコントロール
ロジック部１５４を制御し、出力信号（Ｄ０−Ｄ１７
Ｄ）を出力する。これは、出力ビット（５４ー７１）に
対応する。
メモリ１３１からの制御信号の値で設定される４ビット
のレジスタであり、その出力（ＤＣ０ー３）は各コント
ロールロジック部（１５１、１５２、１５３、１５４）
を各々ビット対応で制御するものである。図１に示すよ
うに、信号ＤＣ０はコントロールロジック部１５１を制
御し、出力信号（Ｄ０−Ｄ１７Ａ）を出力する。これ
は、出力ビット（０ー１７）に対応する。同様に、信号
ＤＣ１はコントロールロジック部１５２を制御し、出力
信号（Ｄ０−Ｄ１７Ｂ）を出力する。これは、出力ビッ
ト（１８ー３５）に対応する。同様に、信号ＤＣ２はコ
ントロールロジック部１５３を制御し、出力信号（Ｄ０
−Ｄ１７Ｃ）を出力する。これは、出力ビット（３６ー
５３）に対応する。同様に、信号ＤＣ３はコントロール
ロジック部１５４を制御し、出力信号（Ｄ０−Ｄ１７
Ｄ）を出力する。これは、出力ビット（５４ー７１）に
対応する。
【００１９】図２に、コントロールロジック部（１５
１、１５２、１５３、１５４）の内部構成例を示す。制
御信号ＤＣ０が”１”の場合には、入力信号（Ｄ０ーＤ
１７）がそのまま出力信号（Ｄ０ＡーＤ１７Ａ）として
出力する。制御信号ＤＣ０が”０”の場合には、入力制
御信号（ＤＦＬＧ）の値に応じて、出力信号（Ｄ０Ａー
Ｄ１７Ａ）の全てが固定出力する。すなわち、入力制御
信号ＤＦＬＧが”０”の場合には、出力信号（Ｄ０Ａー
Ｄ１７Ａ）は全て”０”となり、入力制御信号ＤＦＬＧ
が”１”の場合には、出力信号（Ｄ０ＡーＤ１７Ａ）は
全て”１”となる。
１、１５２、１５３、１５４）の内部構成例を示す。制
御信号ＤＣ０が”１”の場合には、入力信号（Ｄ０ーＤ
１７）がそのまま出力信号（Ｄ０ＡーＤ１７Ａ）として
出力する。制御信号ＤＣ０が”０”の場合には、入力制
御信号（ＤＦＬＧ）の値に応じて、出力信号（Ｄ０Ａー
Ｄ１７Ａ）の全てが固定出力する。すなわち、入力制御
信号ＤＦＬＧが”０”の場合には、出力信号（Ｄ０Ａー
Ｄ１７Ａ）は全て”０”となり、入力制御信号ＤＦＬＧ
が”１”の場合には、出力信号（Ｄ０ＡーＤ１７Ａ）は
全て”１”となる。
【００２０】なお、上記では、データの反転をコントロ
ールロジック部（１５１、１５２、１５３、１５４）の
前段で行うように構成しているが、コントロールロジッ
ク部（１５１、１５２、１５３、１５４）の後段で反転
を行うように構成しても良い。
ールロジック部（１５１、１５２、１５３、１５４）の
前段で行うように構成しているが、コントロールロジッ
ク部（１５１、１５２、１５３、１５４）の後段で反転
を行うように構成しても良い。
【００２１】動作手順は次のように行う。先ず、データ
信号の発生前にフラグレジスタ３４をゼロクリアする。
次に、レジスタＡ１４１の全ビット（ＤＣ０ー３）を”
１”に設定する。これにより、コントロールロジック部
１５１の出力であるデータ信号（Ｄ０−１７Ａ）には、
データ演算部の出力（Ｄ０ー１７）がそのまま出力され
る状態となる。また、レジスタＡ１４１の全ビット（Ｄ
Ｃ０ー３）が”１”であるため、コントロールロジック
部（１５２、１５３、１５４）の各出力データ信号（Ｄ
０−１７Ｂ、Ｄ０−１７Ｃ、Ｄ０−１７Ｄ）にも、デー
タ演算部の出力（Ｄ０ー１７）がそのまま出力される状
態となる。
信号の発生前にフラグレジスタ３４をゼロクリアする。
次に、レジスタＡ１４１の全ビット（ＤＣ０ー３）を”
１”に設定する。これにより、コントロールロジック部
１５１の出力であるデータ信号（Ｄ０−１７Ａ）には、
データ演算部の出力（Ｄ０ー１７）がそのまま出力され
る状態となる。また、レジスタＡ１４１の全ビット（Ｄ
Ｃ０ー３）が”１”であるため、コントロールロジック
部（１５２、１５３、１５４）の各出力データ信号（Ｄ
０−１７Ｂ、Ｄ０−１７Ｃ、Ｄ０−１７Ｄ）にも、デー
タ演算部の出力（Ｄ０ー１７）がそのまま出力される状
態となる。
【００２２】図４は本発明による７２ビットのシフトパ
ターンの発生例である。、図４に示すように、データ演
算部３０により１８ビットのデータ（Ｄ０ー１７）を順
に１をシフトするパターンを４回発生させ、かつ、順に
レジスタＡ１４１のデータを＃１、＃２、＃４、＃８と
変化させる事によって図３（Ａ）に示すような７２ビッ
トの１シフトパターンの発生が可能となる。
ターンの発生例である。、図４に示すように、データ演
算部３０により１８ビットのデータ（Ｄ０ー１７）を順
に１をシフトするパターンを４回発生させ、かつ、順に
レジスタＡ１４１のデータを＃１、＃２、＃４、＃８と
変化させる事によって図３（Ａ）に示すような７２ビッ
トの１シフトパターンの発生が可能となる。
【００２３】また、フラグレジスタ３４を１に設定し
て、同様に、データ演算部３０により１８ビットのデー
タ（Ｄ０ー１７）を順に１をシフトするパターンを４回
発生させ、かつ、順にレジスタＡ１４１のデータを＃
１、＃２、＃４、＃８と変化させる事によって図３
（Ｂ）に示すような７２ビットの０シフトパターンの発
生が可能となる。
て、同様に、データ演算部３０により１８ビットのデー
タ（Ｄ０ー１７）を順に１をシフトするパターンを４回
発生させ、かつ、順にレジスタＡ１４１のデータを＃
１、＃２、＃４、＃８と変化させる事によって図３
（Ｂ）に示すような７２ビットの０シフトパターンの発
生が可能となる。
【００２４】一般に、ＭＵＴの試験パターンは、図３に
示すようなシフトパターンだけではなく、その場合に
は、１８ビットのデータに関して従来のように加減演
算、論理演算等を行ってパターン発生を行い、これを１
８ビット×４ブロックのデータに展開して、７２ビット
のデータ信号を得る。
示すようなシフトパターンだけではなく、その場合に
は、１８ビットのデータに関して従来のように加減演
算、論理演算等を行ってパターン発生を行い、これを１
８ビット×４ブロックのデータに展開して、７２ビット
のデータ信号を得る。
【００２５】以上のように、７２ビットのデータ幅を持
つＭＵＴの試験用のデータパターンを発生するデータ発
生部のハードウェア規模の大型化を抑える事が可能とな
る。また、コントロールロジック部（１５１、１５２、
１５３、１５４）の構成は図２に示すように、アンドゲ
ート（２０１、２０２、２０３、２０８）や、オアゲー
ト（２０４、２０５、２０６）や、インバータ（２０
７）で構成できるため高速動作が可能である。従って、
今後予想されるＭＵＴの１４４ビット化に対しても、本
構成を、コントロールロジック部を８ブロックに拡張
し、レジスタＡのビット幅を８ビットに拡張すること
で、容易に対応可能である。このように、データ演算部
の大型化を抑える効果は更に大きくなる。
つＭＵＴの試験用のデータパターンを発生するデータ発
生部のハードウェア規模の大型化を抑える事が可能とな
る。また、コントロールロジック部（１５１、１５２、
１５３、１５４）の構成は図２に示すように、アンドゲ
ート（２０１、２０２、２０３、２０８）や、オアゲー
ト（２０４、２０５、２０６）や、インバータ（２０
７）で構成できるため高速動作が可能である。従って、
今後予想されるＭＵＴの１４４ビット化に対しても、本
構成を、コントロールロジック部を８ブロックに拡張
し、レジスタＡのビット幅を８ビットに拡張すること
で、容易に対応可能である。このように、データ演算部
の大型化を抑える効果は更に大きくなる。
【００２６】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。高速で多ビット
データ幅の半導体メモリ用の試験パターン発生器を小型
で安価に提供できた。
いるので、次に記載する効果を奏する。高速で多ビット
データ幅の半導体メモリ用の試験パターン発生器を小型
で安価に提供できた。
【図１】本発明による７２ビットデータ幅の多ビット試
験パターン発生器の例を示す。
験パターン発生器の例を示す。
【図２】多ビット試験パターン発生器中のコントロール
ロジック部の構成例を示す。
ロジック部の構成例を示す。
【図３】多ビットデータパターンの例である。（Ａ）
は、”１”が順にビット０から７１までシフトするパタ
ーン例である。（Ｂ）は、”０”が順にビット０から７
１までシフトするパターン例である。
は、”１”が順にビット０から７１までシフトするパタ
ーン例である。（Ｂ）は、”０”が順にビット０から７
１までシフトするパターン例である。
【図４】本発明による、７２ビットのシフトパターンの
発生例を示す。
発生例を示す。
【図５】従来の被測定デバイスの良否を試験する半導体
試験装置の構成例を示す。
試験装置の構成例を示す。
【図６】従来のデータ発生部３の構成例を示す。
１ シーケンス制御部 ２ アドレス発生部 ３ データ発生部 ４ データセレクタ ５ 被試験メモリ ６ 論理比較器 ３０ データ演算部 ３１、１３１ インストラクションメモリ ３２ 演算部 ３３ レジスタ ３４ フラグレジスタ ３５ 排他的論理和ゲート １４１ レジスタＡ １５１、１５２、１５３、１５４ コントロールロジ
ック部
ック部
Claims (3)
- 【請求項１】 複数のデータビット幅からなる被測定デ
バイス（５）を試験するための、データ演算部（３０）
を有する試験パターン発生器に於いて、 被測定デバイス（５）のデータ幅のｎ分の１のデータ幅
を持つデータ演算部（３０）を設け、 インストラクションメモリ（１３１）からの制御信号に
より設定されるｎビットからなるレジスタＡ（１４１）
を設け、 当該レジスタＡ（１４１）出力信号により、当該データ
演算部（３０）出力信号の通過を制御するコントロール
ロジック部（１５１、１５２、１５３、１５４）をｎ個
設け、 上記構成を具備したことを特徴とする多ビット試験パタ
ーン発生器。 - 【請求項２】 請求項１記載の多ビット試験パターン発
生器において、 当該コントロールロジック部（１５１、１５２、１５
３、１５４）の構成として、 当該レジスタＡ（１４１）出力信号に応じて、当該デー
タ演算部（３０）出力信号を通過させるアンドゲート
（２０１、２０２、２０３）を設け、 当該レジスタＡ（１４１）出力信号に応じて、固定出力
を発生させるオアゲート（２０４、２０５、２０６）を
設け、たことを特徴とする多ビット試験パターン発生
器。 - 【請求項３】 請求項１又は請求項２記載の多ビット試
験パターン発生器において、 当該データ演算部（３０）と当該コントロールロジック
部（１５１、１５２、１５３、１５４）との間に、 インストラクションメモリ（１３１）からの信号により
制御されたフラグレジスタ（３４）の反転信号により、
当該データ演算部（３０）の出力信号を反転動作する排
他的論理和ゲート（３５）を設け、たことを特徴とする
多ビット試験パターン発生器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18985894A JP3486231B2 (ja) | 1994-07-20 | 1994-07-20 | 多ビット試験パターン発生器 |
| TW085100255A TW399389B (en) | 1994-07-20 | 1996-01-10 | Multi-bit test pattern generating device |
| PCT/JP1996/000036 WO1997025718A1 (fr) | 1994-07-20 | 1996-01-12 | Generateur de motif de controle multibit |
| US08/849,663 US5852618A (en) | 1994-07-20 | 1996-12-01 | Multiple bit test pattern generator |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18985894A JP3486231B2 (ja) | 1994-07-20 | 1994-07-20 | 多ビット試験パターン発生器 |
| PCT/JP1996/000036 WO1997025718A1 (fr) | 1994-07-20 | 1996-01-12 | Generateur de motif de controle multibit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836034A true JPH0836034A (ja) | 1996-02-06 |
| JP3486231B2 JP3486231B2 (ja) | 2004-01-13 |
Family
ID=16248364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18985894A Expired - Fee Related JP3486231B2 (ja) | 1994-07-20 | 1994-07-20 | 多ビット試験パターン発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5852618A (ja) |
| JP (1) | JP3486231B2 (ja) |
| TW (1) | TW399389B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215022B2 (en) | 2001-06-21 | 2007-05-08 | Ati Technologies Inc. | Multi-die module |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321356B1 (en) * | 1999-05-18 | 2001-11-20 | Micron Technology, Inc. | Programmable pattern generator |
| US6571365B1 (en) * | 1999-11-03 | 2003-05-27 | Unisys Corporation | Initial stage of a multi-stage algorithmic pattern generator for testing IC chips |
| JP4146986B2 (ja) * | 2000-05-19 | 2008-09-10 | 株式会社アドバンテスト | 半導体試験装置 |
| US7003697B2 (en) * | 2001-07-02 | 2006-02-21 | Nextest Systems, Corporation | Apparatus having pattern scrambler for testing a semiconductor device and method for operating same |
| JP2004280924A (ja) * | 2003-03-14 | 2004-10-07 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| KR100557221B1 (ko) * | 2004-11-04 | 2006-03-07 | 삼성전자주식회사 | 메모리 모듈에서의 신호 무결성 테스트 방법 및 이를 위한메모리 모듈의 버퍼 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2553292B2 (ja) * | 1991-12-20 | 1996-11-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 論理回路テスト装置及び方法 |
| JPH05273311A (ja) * | 1992-03-24 | 1993-10-22 | Nec Corp | 論理集積回路 |
| JPH07244999A (ja) * | 1994-03-04 | 1995-09-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1994
- 1994-07-20 JP JP18985894A patent/JP3486231B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-10 TW TW085100255A patent/TW399389B/zh not_active IP Right Cessation
- 1996-12-01 US US08/849,663 patent/US5852618A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215022B2 (en) | 2001-06-21 | 2007-05-08 | Ati Technologies Inc. | Multi-die module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3486231B2 (ja) | 2004-01-13 |
| TW399389B (en) | 2000-07-21 |
| US5852618A (en) | 1998-12-22 |
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