JPH0836554A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 ハードウェア回路の簡素化・小型化ととも
に、コストダウンを図ることを目的とする。 【構成】 ＣＰＵ２０１は、異常信号入出力ポート２０
６によって異常発生を示す異常ビット信号Ｓ１を共通デ
ータバス１の所定のラインに出力する。他の制御装置は
上記異常ビット信号Ｓ１を受信することにより異常が発
生したことを認識する。また、ＣＰＵ２０１は自身の制
御装置６が共通データバス１のアクセス権利を有すると
きに、データパケット１０に異常情報データ１３を付加
して共通データバス１へ出力する。この異常情報データ
１３は他の全ての制御装置によって受信される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＰＵを内蔵する複
数の処理装置を共通のデータ伝送バスに接続して、各々
を独立に並列動作させ、この動作中における各処理装置
の異常伝達を迅速に効率よく実施するマルチプロセッサ
システムに関するものである。

【０００２】

【従来の技術】図１０は従来のマルチプロセッサシステ
ムの基本構成を示すブロック図であり、図において、１
はマザーボード上の共通データバス、２，３，４は各々
独立した電子計算機等の制御装置、２０，３０，４０は
上記制御装置２，３，４内のＣＰＵボード、２１，３
１，４１は各々のＣＰＵボード２０，３０，４０に接続
された入出力・記憶機能等を有するＣＰＵ周辺ボードで
ある。すなわち、各制御装置２，３，４は、メインとな
るＣＰＵボード２０，３０，４０と、入出力および記憶
等の機能を持つＣＰＵ周辺ボード２１，３１，４１とか
ら構成されている。制御装置２，３，４は、通常、例え
ば製造ライン上のモータ等を制御するために、各々独立
して処理を実行するようになっており、互いの制御装置
との間でデータ授受の必要性が発生すると、共通データ
バス１をアクセスし、他の制御装置へのデータの送信、
および他の制御装置からのデータの受信を行うことによ
って全体のシステムが運用されるようになっている。

【０００３】次に、図１１は従来のマルチプロセッサシ
ステムにおけるＣＰＵボードの構成を示すブロック図で
あり、前述した図１０に相当する部分には同一の符号を
付しその説明を省略する。なお、図１１は図１０に示す
ＣＰＵボード２０の構成を示したものであるが、ＣＰＵ
ボード３０，４０についても同様の構成である。図にお
いて、２０１は制御装置２０全体を制御するＣＰＵデバ
イス、２０２はＣＰＵデバイス２０１により実行される
プログラムが格納されたプログラムメモリ、２０３は外
部とのデータ入出力を制御する外部入出力部である。

【０００４】また、２０４は上記ＣＰＵデバイス２０１
のみでアクセスされるローカルメモリ、２０５はローカ
ルメモリ２０４に設けられた異常情報記憶エリア、２０
６１は異常が発生したときに異常が発生したことを他の
制御装置３，４に知らせるための異常ビット信号Ｓ１を
生成する異常情報制御部、２０６２は異常が発生したＣ
ＰＵボードを他の制御装置３，４に知らせるための異常
ＣＰＵＮｏ．を生成する異常ＣＰＵＮｏ．チェック・ジ
ェネレート部である。次に、２０８は上記異常ビット信
号Ｓ１を共通データバス１内の異常信号ラインへ出力す
るためのオープンコレクタ型の信号出力バッファ、２０
９は他のＣＰＵボードから送出された異常ビット信号Ｓ
１を入力するための信号受信バッファ、２０７は他の制
御装置３，４との間でデータ授受を行う場合に共通デー
タバス１を間接的に制御し、データ授受を制御する共通
バスアクセス制御部、２１０は共通バスアクセス制御部
２０７により制御され、共通データバス１を制御する共
通バスインタフェース部である。

【０００５】また、図１２は、共通データバス１内の異
常信号ラインのハードウェア構成を示す模式図であり、
図において、１ａは共通データバス１の所定ビット数分
のラインからなる異常信号ラインであり、異常ビット信
号Ｓ１を伝送するために１ビット、異常ＣＰＵＮｏ．を
バイナリ値で伝送するためにｎビットが用いられる。な
お、この１ビットはハードウェア伝送路である共通デー
タバス１の１ラインに相当する。異常ビット信号Ｓ１
は、異常が発生したときに、図１１に示す異常情報制御
部２０６１により生成され、信号出力バッファ２０８を
介して出力されたものである。また、異常ＣＰＵＮｏ．
は、異常が発生したＣＰＵボードを示すデータであり、
図１０に示す異常ＣＰＵＮｏ．チェック・ジェネレート
部２０６２により生成される。上記異常ビット信号Ｓ１
と異常ＣＰＵＮｏ．とから異常情報が構成されている。

【０００６】次に動作について説明する。なお、以下の
説明では、制御装置２のＣＰＵボード２０を中心に述べ
るが、制御装置３、あるいは制御装置４についても同様
に行われる。通常動作中において、図１１に示すＣＰＵ
２０１は、プログラムメモリ２０２に格納されたプログ
ラムに従って、外部入出力部２０３による外部入出力処
理、およびＣＰＵ２０１内部で必要な演算処理動作を実
行する。また、他の制御装置３，４とのインタフェース
が必要になると、ＣＰＵ２０１は共通バスアクセス制御
部２０７を操作し、共通バスインタフェース部２１０を
介して、他の制御装置３，４との間でデータ授受を行
う。

【０００７】次に、いずれかの制御装置に異常が発生し
た場合の動作について説明する。上述した処理動作中に
異常を検出したＣＰＵ２０１は、異常情報制御部２０６
１を操作し、信号出力バッファ２０８を通して、異常が
発生したことを伝達するために、共通データバス１内の
異常信号ライン１ａへ異常ビット信号Ｓ１を出力する。
また、これと同時に、他の制御装置３，４に対し、自身
のＣＰＵＮｏ．を異常ＣＰＵＮｏ．として伝達するため
に、異常ＣＰＵＮｏ．チェック・ジェネレート部２０６
２により、自身のＣＰＵＮｏ．をバイナリ値で生成し、
このＣＰＵＮｏ．を図１２に示す異常ＣＰＵＮｏ．とし
て、共通バス１内の異常信号ライン１ａへ出力する。

【０００８】他の全ての制御装置３，４は、上記異常信
号を受け取り、最初の異常ビット信号Ｓ１により、いず
れかの制御装置に異常が発生したことを、各々のＣＰＵ
ボード３０，４０内の信号受信バッファ（図１１の信号
受信バッファ２０９に相当）を通して検知し、かつ、異
常ＣＰＵＮｏ．チェック・ジェネレート部（図１１の異
常ＣＰＵＮｏ．チェック・ジェネレート部２０６２）を
アクセスすることにより、共通データバス１内のバイナ
リ信号をチェックし、異常の発生したＣＰＵＮｏ．を知
る。

【０００９】

【発明が解決しようとする課題】従来のマルチプロセッ
サシステムは以上のように構成されているので、異常が
発生したときに異常信号を伝達するために、共通データ
バス１上にハードウェア的な異常信号ライン（伝送線
路）１ａが必要であり、しかも、異常が生じたＣＰＵボ
ードを示すＣＰＵＮｏ．をバイナリ値で示すため、共通
データバス１に接続するＣＰＵボード数が増加すると、
それに応じて共通データバス１内の異常信号ライン１ａ
のビット数を拡張する必要があり、また、ＣＰＵボード
内にも異常ＣＰＵＮｏ．をチェック・ジェネレートする
ハードウェアロジックが必要となり、そのため、どうし
てもハードウェアの複雑化・増大化、およびコストアッ
プの原因となるという問題点があった。さらに、制御装
置２，３，４の複数に同時に異常が発生した場合、共通
データバス１内で電気信号が衝突し、ＣＰＵＮｏ．が読
み取れなくなるなどの問題点があった。

【００１０】請求項１の発明は上記のような問題点を解
消するためになされたもので、ハードウェア回路を簡素
化・小型化でき、部品のコストダウンが図れ、安価にで
きるマルチプロセッサシステムを得ることを目的とす
る。

【００１１】請求項２の発明は複数の制御装置に同時に
異常が発生しても異常信号が衝突せず、信頼性を向上で
きるマルチプロセッサシステムを得ることを目的とす
る。

【００１２】請求項３の発明は異常情報を迅速に他の制
御装置へ伝達できるマルチプロセッサシステムを得るこ
とを目的とする。

【００１３】請求項４の発明は共通データバスの負荷を
さらに低減できるマルチプロセッサシステムを得ること
を目的とする。

【００１４】請求項５の発明はハードウェアの削減・小
型化できるマルチプロセッサシステムを得ることを目的
とする。

【００１５】請求項６の発明は共通データバスの負荷を
低減できるとともに、さらに迅速に異常情報を他の制御
装置へ伝達できるマルチプロセッサシステムを得ること
を目的とする。

【００１６】

【課題を解決するための手段】請求項１の発明に係るマ
ルチプロセッサシステムは、制御対象の制御に何らかの
異常が発生すると、通常のデータに異常情報を付加し、
これを共通データバスを介して授受する複数の制御装置
を備えたものである。

【００１７】請求項２の発明に係るマルチプロセッサシ
ステムは、制御対象の制御に何らかの異常が発生する
と、共通データバスのアクセス権利を有するときだけ、
異常情報を送出する複数の制御装置を備えたものであ
る。

【００１８】請求項３の発明に係るマルチプロセッサシ
ステムは、制御対象の制御に何らかの異常が発生する
と、他の制御装置に対して優先的に共通データバスのア
クセス権を獲得する複数の制御装置を備えたものであ
る。

【００１９】請求項４の発明に係るマルチプロセッサシ
ステムは、制御対象の制御に何らかの異常が発生する
と、外部に別途設けられた専用伝送路を介して異常ビッ
ト信号を授受する複数の制御装置を備えたものである。

【００２０】請求項５の発明に係るマルチプロセッサシ
ステムは、制御対象の制御に何らかの異常が発生する
と、異常ビット信号を既存のシリアル伝送手段を介して
授受する複数の制御装置を備えたものである。

【００２１】請求項６の発明に係るマルチプロセッサシ
ステムは、複数の制御装置の各々に、制御対象の制御に
何らかの異常が発生すると、異常ビット信号と異常情報
とを他の制御装置との間で授受する専用の入出力手段を
備えたものである。

【００２２】

【作用】請求項１の発明におけるマルチプロセッサシス
テムは、制御対象の制御に何らかの異常が発生すると、
異常が発生した制御装置により、通常のデータに異常情
報が付加され、これが共通データバスを介して他の制御
装置へ送出されるので、ハードウェア回路の簡素化・縮
小化が可能となり、部品のコストダウンが図れる。

【００２３】請求項２の発明におけるマルチプロセッサ
システムは、制御対象の制御に何らかの異常が発生する
と、異常が発生した制御装置が共通データバスのアクセ
ス権利を有するときだけ、他の制御装置へ異常情報が送
出されるので、複数の制御装置に同時に異常が発生して
も異常信号が衝突せず、信頼性の向上が図れる。

【００２４】請求項３の発明におけるマルチプロセッサ
システムは、制御対象の制御に何らかの異常が発生する
と、異常が発生した制御装置が、他の制御装置に対して
優先的に共通データバスのアクセス権を獲得した後、他
の制御装置へ異常情報が送出されるので、他の制御装置
への異常情報の迅速な伝達が可能となる。

【００２５】請求項４の発明におけるマルチプロセッサ
システムは、制御対象の制御に何らかの異常が発生する
と、異常が発生した制御装置により、外部に別途設けら
れた専用伝送路を介して異常ビット信号が他の制御装置
へ送出されるので、共通データバスの負荷がさらに低減
化される。

【００２６】請求項５の発明におけるマルチプロセッサ
システムは、制御対象の制御に何らかの異常が発生する
と、異常が発生した制御装置により、異常ビット信号が
既存のシリアル伝送手段を介して他の制御装置へ送出さ
れるので、ハードウェア回路の削減・小型化が可能とな
る。

【００２７】請求項６の発明におけるマルチプロセッサ
システムは、制御対象の制御に何らかの異常が発生する
と、異常ビット信号と異常情報とが専用の入出力手段に
よって他の制御装置へ送出されるので、共通データバス
の負荷が低減可能であるとともに、さらに他の制御装置
への異常情報の迅速な伝達が可能となる。

【００２８】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明によるマルチプロセッサシステム
の基本構成を示すブロック図であり、従来技術である図
１０に相当する部分には同一の符号を付しその説明を省
略する。図において、６，７，８は各々独立した電子計
算機等の本実施例１による制御装置（複数の制御装
置）、６０，７０，８０は上記制御装置６，７，８内の
本実施例１によるＣＰＵボードである。すなわち、各制
御装置６，７，８は、従来技術と同様に、メインとなる
ＣＰＵボード６０，７０，８０と、入出力および記憶等
の機能を持つＣＰＵ周辺ボード２１，３１，４１とから
構成される。図１に示す各制御装置６，７，８は、通
常、各々独立して処理を実行するが、他の制御装置との
データのやりとりが発生すると、必要に応じて共通デー
タバス１をアクセスし、他の制御装置へのデータの送
信、および他の制御装置からのデータの受信を行うこと
によって、全体のシステムが運用される。

【００２９】次に、図２は上述したＣＰＵボード６０，
７０，８０の内部構成を示すブロック図であり、従来技
術である図１１に相当する部分には同一の符号を付しそ
の説明を省略する。図において、１０は共通データバス
１上を伝送されるデータパケット、２０６は異常が生じ
たときにＣＰＵデバイス２０１の制御に従って異常発生
を示す異常ビット信号Ｓ１を生成する異常信号入出力ポ
ートである。上記異常ビット信号Ｓ１は、従来技術と同
様に、共通データバス１の所定のラインに出力される。
一方、異常が発生したＣＰＵデバイスを示すＣＰＵＮ
ｏ．、検出した異常内容等の異常情報データは、共通デ
ータバス１上を伝送される上記データパケット１０に付
加されて他の制御装置へ送出されるようになっている。
したがって、本実施例１では、従来技術である図１１に
示す異常ＣＰＵＮｏ．チェック・ジェネレート部２０６
２を備える必要がない。

【００３０】また、図３は共通データバス１上を通って
制御装置間で授受される上述したデータパケット（デー
タ列）のフォーマットを示した模式図であり、図におい
て、１１はデータの送信元，送信先，種類，他の情報等
を示すヘッダ情報部、１２は実際に伝達されるデータ、
１３は送信元のＣＰＵの異常情報データ（異常情報）で
ある。すなわち、異常が発生したときに、異常を検出し
た制御装置のＣＰＵボードからは、上記データパケット
１０が共通データバス１へ送出される。したがって、他
の制御装置は、共通データバス１を伝送されるデータパ
ケット１０を受信すれば、異常がどの制御装置のもの
か、どのような内容の異常なのかを認識できる。

【００３１】次に動作について説明する。なお、以下の
説明では、制御装置６のＣＰＵボード６０を中心に述べ
るが、制御装置７、あるいは制御装置８についても同様
に行われる。通常動作中において、図２に示すＣＰＵ２
０１は、プログラムメモリ２０２に格納されたプログラ
ムに従って、外部入出力部２０３による外部入出力処
理、およびＣＰＵ２０１内部で必要な演算処理を実行す
る。また、他の制御装置７，８とのインタフェースが必
要になると、ＣＰＵ２０１は共通バスアクセス制御部２
０７を操作し、共通バスインタフェース２１０を介し
て、他の制御装置７，８との間でデータ授受を行う。

【００３２】次に、いずれかの制御装置に異常が発生し
た場合の動作について説明する。上述した処理動作中に
異常を検出したＣＰＵ２０１は、他の制御装置７，８へ
異常発生を伝達するため、異常信号入出力ポート２０６
によって異常発生を示す異常ビット信号Ｓ１を生成し、
信号出力バッファ２０８を介して、ハードウェア的に、
すなわち共通データバス１の所定のラインに、この異常
ビット信号Ｓ１を出力する。他の制御装置７，８は、共
通データバス１上に送出された異常ビット信号Ｓ１を、
信号受信バッファ（図２の信号受信バッファ２０９に相
当する）を介して受信することにより、異常が発生した
ことを認識し、必要な処理を行う。

【００３３】また、異常を検出した制御装置６のＣＰＵ
２０１は、自身のＣＰＵＮｏ．、検出した異常内容等を
他の制御装置７，８へ伝達するために、自身の制御装置
６に共通データバス１のアクセス権利が有るときに、デ
ータパケット１０に異常情報データ１３を付加して、共
通バスインタフェース２１０を介して共通データバス１
へ出力する。他の全ての制御装置７，８は、この異常情
報データ１３を受信することで、先に発生した異常がど
の制御装置のものか、どのような内容の異常なのかを認
識する。また、上記異常情報データ１３は、異常が発生
した制御装置６、および異常情報データ１３を受信した
他の制御装置７，８のローカルメモリ２０４内の異常情
報記憶エリア２０５へ保存される。

【００３４】このように、本実施例１では、制御装置
６，７，８の各々は、異常が発生すると、共通データバ
ス１のアクセス権利が有るときだけ、通常のデータパケ
ット１０のデータ列に異常情報データ１３を付加して共
通データバス１へ送出するので、異常情報データ１３を
送出するのに特別な専用ハードウェアを必要とせず、ま
た、異常が同時に発生しても、共通データバス１上で電
気信号が衝突することがない。

【００３５】実施例２．以下、この発明の一実施例を図
について説明する。図４はこの発明の一実施例によるＣ
ＰＵボードの一部分の構成とその情報の流れとを示すブ
ロック図であり、その構成は図２と全く同一であるが、
異常発生時における各部の動作は異なるものである。各
制御装置６，７，８のＣＰＵデバイス２０１は、異常が
発生すると、共通バスアクセス制御部２０７を制御し、
共通バスインタフェース２１０を介して、他の制御装置
へ共通データバス１のアクセス権要求を出し、優先的に
アクセス権利を獲得する。また、ＣＰＵデバイス２０１
は、共通データバス１のアクセス権を獲得すると、異常
情報データ１３が付加されたデータパケットを共通バス
インタフェース２１０を介して共通データバス１へ送出
する。また、ＣＰＵデバイス２０１は、共通バスインタ
フェース２１０を介して他の制御装置からアクセス権の
要求を受けると、現在の処理を終了させ、許可信号を返
すようになっている。次に、共通バスアクセス制御部２
０７は、上記ＣＰＵデバイス２０１から異常発生の通知
を受けると、共通バスインタフェース２１０を介して、
他の制御装置に対してアクセス権を要求する。

【００３６】ここで、図５は実施例２における上述した
データパケット（データ列）フォーマットを示す模式図
であり、図において、１０はデータパケット、１１はデ
ータの送信元，送信先，種類等を示すヘッダ情報部、１
３は送信元のＣＰＵの異常情報データである。異常が発
生した制御装置のＣＰＵデバイス２０１は、許可信号を
受信すると、前述したように、図５に示すヘッダ情報１
１と異常情報データ１３とからなるデータパケット１０
を共通データバス１へ出力し、他の制御装置へ異常情報
データ１３を伝達するようになっている。他の制御装置
は、上記データパケット１０を受信することにより、異
常内容を知ることができる。

【００３７】前述した実施例１においては、異常を検出
した制御装置のＣＰＵデバイスが、異常の発生したＣＰ
Ｕデバイスを示す情報、異常の内容を示す情報等を他の
制御装置へ伝達する際、共通データバス１のアクセス権
を有する場合にのみ、図３に示すように、ヘッダ情報１
１および送受信データ１２からなる通常のデータの後
に、異常情報データ１３を付加して伝達するようにし
た。これに対して、実施例２では、システムとして異常
伝達処理を急ぐ場合を考慮したもので、異常が発生する
と、ＣＰＵデバイスの異常処理により、共通データバス
１のアクセス権を優先的に獲得し、異常情報データ１３
のみを迅速に送信し、他の制御装置へ伝達するようにな
っている。

【００３８】次に動作について説明する。なお、以下の
説明では、制御装置６のＣＰＵボード６０を中心に述べ
るが、制御装置７、あるいは制御装置８についても同様
に行われる。通常動作中において、図２に示すＣＰＵ２
０１は、プログラムメモリ２０２に格納されたプログラ
ムに従って、外部入出力部２０３による外部入出力処
理、およびＣＰＵ２０１内部で必要な演算処理を実行す
る。また、他の制御装置７，８とのインタフェースが必
要になると、ＣＰＵ２０１は共通バスアクセス制御部２
０７を操作し、共通バスインタフェース２１０を介し
て、他の制御装置７，８との間でデータ授受を行う。

【００３９】次に、いずれかの制御装置に異常が発生し
た場合の動作について説明する。上述した処理動作中に
異常を検出したＣＰＵデバイス２０１は、共通バスアク
セス制御部２０７へ異常が発生したことを通知する。共
通バスアクセス制御部２０７は、共通バスインタフェー
ス２１０を介して他の制御装置に対してアクセス権を要
求する。他の制御装置は、アクセス権の要求を受けて許
可信号を返す。この許可信号を受けたＣＰＵデバイス２
０１は、図５に示すフォーマットのデータパケット１０
を共通データバス１へ出力し、他の制御装置へ異常情報
データ１３を伝達する。他の制御装置は、上記データパ
ケット１０を受信することにより、異常内容を知る。

【００４０】このように、本実施例２は、制御装置６，
７，８の各々は、異常が発生すると、共通バスアクセス
制御部２０７によって、他の制御装置に対してアクセス
権を要求して優先的にアクセス権を獲得した後、通常の
データパケット１０のデータ列に異常情報データ１３を
付加して共通データバス１へ送出するので、異常情報デ
ータ１３を送出するのに特別な専用ハードウェアを必要
とせず、また、異常を迅速に他の制御装置へ伝達でき
る。

【００４１】実施例３．次に、この発明による一実施例
を図について説明する。図６はこの発明の一実施例によ
るマルチプロセッサシステムの構成を示すブロック図で
あり、図１に相当する部分には同一の符号を付しその説
明を省略する。図において、５０はＣＰＵボード６０，
７０，８０同士を接続し、異常の発生を示す異常ビット
信号Ｓ１を伝送するための外部に別途設けれた専用ライ
ン（専用伝送路）である。また、各ＣＰＵボード６０，
７０，８０の構成は図２に示す構成と一部を除いて同様
である。異なる点は、図２に示す信号出力バッファ２０
８，信号受信バッファ２０９が図６に示す専用ライン５
０に接続されている点である。前述した実施例１では、
異常ビット信号Ｓ１を伝達する伝送ラインを共通データ
バス１の中に設けていた。これに対して、この実施例３
では、異常ビット信号Ｓ１を図６に示す外部に別途設け
た専用ライン５０により伝送する。

【００４２】次に動作について説明する。なお、通常動
作中における各部の動作を前述した実施例１と同様であ
るので説明を省略し、異常が発生した場合について説明
する。異常を検出したＣＰＵ２０１は、他の制御装置
７，８へ異常発生を伝達するため、異常信号入出力ポー
ト２０６によって異常発生を示す異常ビット信号Ｓ１を
生成し、信号出力バッファ２０８を介して専用ライン５
０に出力する。他の制御装置７，８は、専用ライン５０
に送出された異常ビット信号Ｓ１を、信号受信バッファ
（図２の信号受信バッファ２０９に相当する）を介して
受信することにより、異常が発生したことを認識し、必
要な処理を行う。

【００４３】また、異常を検出した制御装置６のＣＰＵ
２０１は、自身のＣＰＵＮｏ．、検出した異常内容等を
他の制御装置７，８へ伝達するために、自身の制御装置
６に共通データバス１のアクセス権利が有るときに、デ
ータパケット１０に異常情報データ１３を付加して、共
通バスインタフェース２１０を介して共通データバス１
へ出力する。他の全ての制御装置７，８は、この異常情
報データ１３を受信することで、先に発生した異常がど
の制御装置のものか、どのような内容の異常なのかを認
識する。また、上記異常情報データ１３は、異常が発生
した制御装置６、および異常情報データ１３を受信した
他の制御装置７，８、それぞれのローカルメモリ２０４
内の異常情報記憶エリア２０５へ保存される。

【００４４】このように、本実施例３では、実施例１と
同様の効果が得られるとともに、さらに、異常ビット信
号Ｓ１を外部に別途設けた専用ライン５０により伝送す
るので、共通データバス１の負荷を低減できる。特に、
共通データバス１に業界標準バス等を使用して、ユーザ
ーが自由に利用できる信号ラインが共通バス上にない時
などに有効である。

【００４５】実施例４．次に、この発明による一実施例
を図について説明する。図７はこの発明の一実施例によ
るマルチプロセッサシステムのＣＰＵボードの一部の構
成を示すブロック図であり、図２に相当する部分には同
一の符号を付しその説明を省略する。図において、９０
はＣＰＵボード６０に設けられている、例えばＲＳ−４
８５等のシリアル伝送ポート（シリアル伝送手段）であ
る。このシリアル伝送ポート９０は、入出力がｎ：ｎで
接続可能なシリアルポートで、他の制御装置７，８のＣ
ＰＵボード７０，８０に同様に設けられたシリアル伝送
ポート（図示略）に接続されている。なお、このシリア
ル伝送ポート９０は、新たに設けたものではなく、シリ
アル伝送のために、前述した実施例１におけるＣＰＵボ
ード６０内の外部入出力部２０３内に設けられていた既
存のものである。

【００４６】次に動作について説明する。なお、通常動
作中における各部の動作を前述した実施例１と同様であ
るので説明を省略し、異常が発生した場合について説明
する。異常が発生した場合には、ＣＰＵデバイス２０１
は、シリアル伝送ポート９０により、他の制御装置７，
８へ異常が発生したことを示す異常ビット信号Ｓ１を送
出する。

【００４７】このように、本実施例４では、図７に示す
ように、ＣＰＵボード６０にシリアル伝送ポート６０が
ある場合には、このシリアル伝送ポート６０により異常
ビット信号Ｓ１を伝達するので、実施例３で外部に設け
た専用ライン５０が不要になり、ハードウェアの削減・
小型化が可能となる。

【００４８】実施例５．次に、この発明による一実施例
を図について説明する。図８はこの発明の一実施例によ
るマルチプロセッサシステムのＣＰＵボードの構成を示
すブロック図であり、図２に相当する部分には同一の符
号を付しその説明を省略する。図において、１００はＣ
ＰＵデバイス２０１のデータバス上にローカルメモリ２
０４に代えて設けられ、ＣＰＵデバイス２０１によって
異常の発生を示す異常ビット信号Ｓ１と異常情報データ
１３とが書き込まれるデュアルポートメモリ（専用の入
出力手段）、１０１はデュアルポートメモリ１００をア
クセスして他の制御装置７，８へ異常ビット信号Ｓ１と
異常情報データ１３とを伝送する伝送専用プロセッサ
（専用の入出力手段）である。この実施例５では、前述
した実施例１におけるローカルメモリ２０４をデュアル
ポートメモリ１００とし、これを伝送専用プロセッサ１
０１でアクセス可能とし、その伝送専用プロセッサ１０
１を用いて、直接、制御装置間で異常ビット信号Ｓ１お
よび異常情報データ１３の授受を行うようになってい
る。

【００４９】次に動作について説明する。なお、通常動
作中における各部の動作を前述した実施例１と同様であ
るので説明を省略し、異常が発生した場合について説明
する。異常が発生した場合には、ＣＰＵデバイス２０１
は、異常の発生を示す異常ビット信号Ｓ１と異常情報デ
ータ１３とをデュアルポートメモリ１００へ書き込む。
伝送専用プロセッサ１０１は、デュアルポートメモリ１
００をアクセスして、デュアルポートメモリ１００に書
き込まれた異常ビット信号Ｓ１および異常情報データ１
３を他の制御装置７，８へ送出する。

【００５０】このように、本実施例５では、異常が発生
すると、異常の発生を示す異常ビット信号Ｓ１と異常情
報データ１３とを、ＣＰＵデバイス２０１のデータバス
に設けられたデュアルポートメモリ１００へ書き込み、
伝送専用プロセッサ１０１によって、デュアルポートメ
モリ１００から異常ビット信号Ｓ１および異常情報デー
タ１３を読み出して他の制御装置７，８へ送出するよう
にしたので、異常情報データ１３の伝送に関して、共通
データバス１の負荷を低減できるとともに、高速な異常
情報伝達が可能となる。

【００５１】実施例６．次に、この発明による他の実施
例を図について説明する。図９はこの発明の一実施例に
よるマルチプロセッサシステムのＣＰＵ周辺ボードの内
部構成を示すブロック図であり、図において、１０８は
ＣＰＵボード６０に接続され、従来のＣＰＵ周辺ボード
２１に代わるＣＰＵ周辺ボード、１１０はＣＰＵボード
６０との間でデータ授受を行うインタフェース（専用の
入出力手段）、１１２は他の制御装置７，８のＣＰＵボ
ード７０，８０と信号・情報の授受を行う異常信号・情
報入出力ポートである。この異常信号・情報入出力ポー
ト１１２は前述した実施例４と同様のｎ：ｎのシリアル
伝送ポート（専用の入出力手段）である。また、１１４
は汎用の入出力ポート、１１６は送受信されたデータを
記憶するためのバッファとして用いられるメモリであ
る。

【００５２】前述した実施例１ないし実施例５では、Ｃ
ＰＵボード６０に、異常ビット信号Ｓ１を生成し、他の
制御装置７，８に伝送する異常ビット信号伝送手段を設
けるようにした。これに対して、この実施例６では、Ｃ
ＰＵボード６０に外部入出力の負荷がかかりすぎたり、
構造的にコネクタが設置できなかったりする場合を考慮
し、ＣＰＵ周辺ボード１０８上に、他の制御装置７，８
との間で、異常ビット信号Ｓ１や、異常情報データ１３
を授受するための異常信号・情報入出力ポート１１２を
設けている。

【００５３】次に動作について説明する。なお、通常動
作中における各部の動作を前述した実施例１と同様であ
るので説明を省略し、異常が発生した場合について説明
する。異常が発生した場合には、ＣＰＵデバイス２０１
は、異常の発生を示す異常ビット信号Ｓ１および異常情
報データ１３を、図９に示すＣＰＵ周辺ボード１０８上
のインタフェース１１０を介してメモリ１１６へ格納す
る。メモリ１１６に格納された異常ビット信号Ｓ１およ
び異常情報データ１３は、異常信号・情報入出力ポート
１１２によって、他の制御装置７，８のＣＰＵ周辺ボー
ドへ伝送される。

【００５４】このように、本実施例６では、ＣＰＵ周辺
ボード１０８上に設けられた異常信号・情報入出力ポー
ト１１２により、他の制御装置７，８との間で、異常ビ
ット信号Ｓ１や、異常情報データ１３を授受するように
したので、実施例１ないし実施例５と同様の効果に加
え、ＣＰＵボード６０の外部入出力による負荷を低減
し、また、構造的にコネクタが設置できなかったりする
場合でも実施可能とし、ＣＰＵボード６０にハードウェ
ア回路が集中せず、余裕のあるハードウェア構成が可能
となる。

【００５５】

【発明の効果】以上のように、請求項１の発明によれ
ば、制御対象の制御に何らかの異常が発生すると、異常
が発生した制御装置によって、通常のデータに異常情報
を付加し、これを共通データバスを介して他の制御装置
へ送出するように構成したので、ハードウェア回路の簡
素化・縮小化できるとともに、コストダウンを図ること
ができる効果がある。

【００５６】請求項２の発明によれば、制御対象の制御
に何らかの異常が発生すると、異常が発生した制御装置
は、共通データバスのアクセス権利を有するときだけ、
他の制御装置へ異常情報を送出するように構成したの
で、複数の制御装置に同時に異常が発生しても、異常信
号が衝突せず、信頼性の向上を図れることができる効果
がある。

【００５７】請求項３の発明によれば、制御対象の制御
に何らかの異常が発生すると、異常が発生した制御装置
は、他の制御装置に対して優先的に共通データバスのア
クセス権を獲得した後、他の制御装置へ異常情報を送出
するように構成したので、異常情報を他の制御装置へ迅
速に伝達できる効果がある。

【００５８】請求項４の発明によれば、制御対象の制御
に何らかの異常が発生すると、異常が発生した制御装置
は、外部に別途設けられた専用伝送路を介して異常ビッ
ト信号を他の制御装置へ送出するように構成したので、
共通データバスの負荷がさらに低減できる効果がある。

【００５９】請求項５の発明によれば、制御対象の制御
に何らかの異常が発生すると、異常が発生した制御装置
は、異常ビット信号を既存のシリアル伝送手段を介して
他の制御装置へ送出するように構成したので、ハードウ
ェア回路を削減でき、小型化できる効果がある。

【００６０】請求項６の発明によれば、制御対象の制御
に何らかの異常が発生すると、異常が発生した制御装置
は、専用の入出力手段によって、異常ビット信号と異常
情報とを他の制御装置へ送出するように構成したので、
共通データバスの負荷を低減できるとともに、さらに異
常情報を他の制御装置へ迅速に伝達できる効果がある。

【図面の簡単な説明】

【図１】 この発明によるマルチプロセッサシステムの
基本構成を示すブロック図である。

【図２】 この発明によるマルチプロセッサシステムの
ＣＰＵボードの内部構成を示すブロック図である。

【図３】 この発明によるマルチプロセッサシステムの
共通データバス上を通って制御装置間で授受されるデー
タパケットのフォーマットを示した模式図である。

【図４】 この発明の一実施例によるＣＰＵボードの一
部分の構成とその情報の流れとを示すブロック図であ
る。

【図５】 この発明の一実施例によるデータパケットの
フォーマットを示す模式図である。

【図６】 この発明の一実施例によるマルチプロセッサ
システムの構成を示すブロック図である。

【図７】 この発明の一実施例によるマルチプロセッサ
システムのＣＰＵボードの一部の構成を示すブロック図
である。

【図８】 この発明の一実施例によるマルチプロセッサ
システムのＣＰＵボードの構成を示すブロック図であ
る。

【図９】 この発明の他の実施例によるマルチプロセッ
サシステムのＣＰＵ周辺ボードの内部構成を示すブロッ
ク図である。

【図１０】 従来のマルチプロセッサシステムの基本構
成を示すブロック図である。

【図１１】 従来のマルチプロセッサシステムにおける
ＣＰＵボードの構成を示すブロック図である。

【図１２】 従来のマルチプロセッサシステムにおける
共通データバス内の異常信号ラインのハードウェア構成
を示す模式図である。

【符号の説明】

１ 共通データバス、Ｓ１ 異常ビット信号、１３ 異
常情報データ（異常情報）、６，７，８ 制御装置（複
数の制御装置）、５０ 専用ライン（専用伝送路）、９
０ シリアル伝送ポート（既存のシリアル伝送手段）、
１００ デュアルポートメモリ（専用の入出力手段）、
１０１ 伝送プロセッサ（専用の入出力手段）、１１０
インタフェース（専用の入出力手段）、１１２ 異常
信号・情報入出力ポート（専用の入出力手段）。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 共通データバスを介して相互にデータを
   授受し、各々が独立に並列動作して所定の制御対象を制
   御するとともに、前記制御対象の制御に何らかの異常が
   発生すると、異常が発生したことを示す異常ビット信号
   と異常発生に関する異常情報とを前記共通データバス内
   のラインを介して授受する複数の制御装置を備えるマル
   チプロセッサシステムにおいて、前記複数の制御装置の
   各々は、前記制御対象の制御に何らかの異常が発生する
   と、前記異常情報を前記データに付加し、前記共通デー
   タバスを介して他の制御装置との間で授受することを特
   徴とするマルチプロセッサシステム。
2. 【請求項２】 前記複数の制御装置の各々は、前記制御
   対象の制御に何らかの異常が発生すると、前記共通デー
   タバスのアクセス権利を有するときだけ、前記異常情報
   を送出することを特徴とする請求項１記載のマルチプロ
   セッサシステム。
3. 【請求項３】 前記複数の制御装置の各々は、前記制御
   対象の制御に何らかの異常が発生すると、他の制御装置
   に対して優先的に共通データバスのアクセス権を獲得す
   ることを特徴とする請求項２記載のマルチプロセッサシ
   ステム。
4. 【請求項４】 前記複数の制御装置の各々は、前記制御
   対象の制御に何らかの異常が発生すると、別途設けられ
   た専用伝送路を介して、前記異常ビット信号を他の制御
   装置との間で授受することを特徴とする請求項１記載の
   マルチプロセッサシステム。
5. 【請求項５】 前記複数の制御装置の各々は、前記制御
   対象の制御に何らかの異常が発生すると、前記異常ビッ
   ト信号を既存のシリアル伝送手段を介して他の制御装置
   との間で授受することを特徴とする請求項１記載のマル
   チプロセッサシステム。
6. 【請求項６】 共通データバスを介して相互にデータを
   授受し、各々が独立に並列動作して所定の制御対象を制
   御するとともに、前記制御対象の制御に何らかの異常が
   発生すると、異常が発生したことを示す異常ビット信号
   と異常発生に関する異常情報とを、前記共通データバス
   内のラインを介して授受する複数の制御装置を備えるマ
   ルチプロセッサシステムにおいて、前記複数の制御装置
   の各々は、前記異常ビット信号および前記異常情報を他
   の制御装置との間で授受する専用の入出力手段を備える
   ことを特徴とするマルチプロセッサシステム。