JPH0836706A - データ記憶装置においてアンダーシュート誘起タイミング位相ステップを排除する方法およびハードディスクドライブ - Google Patents
データ記憶装置においてアンダーシュート誘起タイミング位相ステップを排除する方法およびハードディスクドライブInfo
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- JPH0836706A JPH0836706A JP7078903A JP7890395A JPH0836706A JP H0836706 A JPH0836706 A JP H0836706A JP 7078903 A JP7078903 A JP 7078903A JP 7890395 A JP7890395 A JP 7890395A JP H0836706 A JPH0836706 A JP H0836706A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
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- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 部分応答最大尤度ディジタル磁気データ記憶
チャネルでユーザデータフィールドの始めと１／４Ｔ正
弦波パターン等の周期的プリアンブルパターンに続いて
起こり、タイミング位相ステップおよびチャネル振幅制
御ステップとなる周期的なインターシンボル干渉（ＩＳ
Ｉ）の排除の方法を提供する。 【構成】 上記方法は、周期的信号波形の再生中に主磁
束遷移に関して周期的ＩＳＩ事象の周期性を決定するス
テップと、ユーザデータフィールドに先行して周期信号
波形の磁気データ記憶チャネルに新しいプリアンブルフ
ィールドを書込み、アンダーシュート事象の決定された
周期性で周期信号波形の位相を１８０°シフトするステ
ップと、ディジタルデータサンプリングタイミングルー
プおよびディジタルチャネル利得制御回路を新しいプリ
アンブルフィールドにロックするステップとを含む。
チャネルでユーザデータフィールドの始めと１／４Ｔ正
弦波パターン等の周期的プリアンブルパターンに続いて
起こり、タイミング位相ステップおよびチャネル振幅制
御ステップとなる周期的なインターシンボル干渉（ＩＳ
Ｉ）の排除の方法を提供する。 【構成】 上記方法は、周期的信号波形の再生中に主磁
束遷移に関して周期的ＩＳＩ事象の周期性を決定するス
テップと、ユーザデータフィールドに先行して周期信号
波形の磁気データ記憶チャネルに新しいプリアンブルフ
ィールドを書込み、アンダーシュート事象の決定された
周期性で周期信号波形の位相を１８０°シフトするステ
ップと、ディジタルデータサンプリングタイミングルー
プおよびディジタルチャネル利得制御回路を新しいプリ
アンブルフィールドにロックするステップとを含む。
Description
【０００１】
【発明の分野】本発明は、部分応答最大尤度（ＰＲＭ
Ｌ）ディジタル磁気データ記憶チャネル内の不所望の信
号アーチファクトの低減に関する。より特定的には、本
発明は、ＰＬＬ位相検出器および／またはＡＧＣ利得制
御回路において著しく、かつ消去されていないインター
シンボル干渉を有する何らかの読出信号を受取るＰＲＭ
Ｌディジタル磁気データ記憶チャネル内のデータセクタ
の始めに発生する、インターシンボル干渉に誘起された
タイミング位相および利得振幅ステップの排除に関す
る。
Ｌ）ディジタル磁気データ記憶チャネル内の不所望の信
号アーチファクトの低減に関する。より特定的には、本
発明は、ＰＬＬ位相検出器および／またはＡＧＣ利得制
御回路において著しく、かつ消去されていないインター
シンボル干渉を有する何らかの読出信号を受取るＰＲＭ
Ｌディジタル磁気データ記憶チャネル内のデータセクタ
の始めに発生する、インターシンボル干渉に誘起された
タイミング位相および利得振幅ステップの排除に関す
る。
【０００２】
【発明の背景】インターシンボル干渉（ＩＳＩ）とは、
磁気記録システムの挙動を表わすのによく用いられる言
葉である。ＩＳＩは、多くの異なる原因のうちの１つ、
またはそれ以上によるものである。磁気の遷移が非常に
近接していると、パルスは密になって、これがパルスの
振幅を変え、かつパルスのピークをシフトし得る。ＩＳ
Ｉはまた、或る磁気データトランスデューサ特性にも起
因し得る。このような特性の１つである「アンダーシュ
ート」は、たとえば薄膜ヘッドに最も頻繁に関わるもの
である。ＩＳＩ源は、リードバック非線形性を示す、た
とえば磁気抵抗型読出専用／誘導書込ヘッド構造等の他
のヘッド設計および構造と関連することもある。
磁気記録システムの挙動を表わすのによく用いられる言
葉である。ＩＳＩは、多くの異なる原因のうちの１つ、
またはそれ以上によるものである。磁気の遷移が非常に
近接していると、パルスは密になって、これがパルスの
振幅を変え、かつパルスのピークをシフトし得る。ＩＳ
Ｉはまた、或る磁気データトランスデューサ特性にも起
因し得る。このような特性の１つである「アンダーシュ
ート」は、たとえば薄膜ヘッドに最も頻繁に関わるもの
である。ＩＳＩ源は、リードバック非線形性を示す、た
とえば磁気抵抗型読出専用／誘導書込ヘッド構造等の他
のヘッド設計および構造と関連することもある。
【０００３】薄膜ヘッドは、現在、ＰＲＭＬディジタル
磁気データ記憶装置等の高容量高性能ディジタルデータ
記憶および検索チャネル内でよく用いられている。たと
えば薄膜ヘッドの欠点の１つは、これらが典型的には磁
気ディスクＭのデータトラック等の相対移動磁気媒体か
らのデータの再生中に電気信号ストリームにアンダーシ
ュートのアーチファクトをもたらすことである。図１
は、薄膜ヘッド素子ＴＦを示し、その中で主フィールド
（ＭＦ）磁束線が、磁束遷移検知フィールドを規定する
２つの極Ｐ１およびＰ２の内縁間に主に集められる。し
かしながら、薄膜の極Ｐ１およびＰ２は有限の極幅を有
するので、これらは外部極フィールド（図１の長い磁束
経路線ＯＰＦによって示される）を有する。磁束遷移が
極、たとえば図１のＰ１の外縁を通ると、ヘッド構造に
「遷移前」バンプまたはアンダーシュートが誘起され、
ヘッドからの電気出力電流において不所望の電気振幅ス
パイクまたはパルスＵＳとして現われる。アンダーシュ
ートＵＳは、磁気媒体に記録される主磁束遷移の各々の
一方側にも、その両側にも起こり得る。アンダーシュー
トは典型的には、極の先端の幅および磁気媒体とヘッド
との間の相対速度等の幾つかのファクタに依存して、そ
の主検知フィールド内でヘッドが磁束の逆転を検知する
前、および／または後の或る測定可能な時間に起こる。
これらのファクタに依存して、アンダーシュートバンプ
は、１０−２０クロックサイクル間隔（「Ｔセル」）の
範囲の或る時点で起こり得る。図２は、たとえば０Ｔで
起こる主遷移に関して、−１６Ｔで起こるアンダーシュ
ートと＋１６Ｔで起こる別のアンダーシュートとを示し
ている。高周波数プリアンブルまたは同期パターンが読
出されているときには、アンダーシュートが並び、望ま
しくないことに高周波数パルスに加わることとなり、タ
イミングループおよび利得ループ収束のエラーにつなが
る恐れがある。
磁気データ記憶装置等の高容量高性能ディジタルデータ
記憶および検索チャネル内でよく用いられている。たと
えば薄膜ヘッドの欠点の１つは、これらが典型的には磁
気ディスクＭのデータトラック等の相対移動磁気媒体か
らのデータの再生中に電気信号ストリームにアンダーシ
ュートのアーチファクトをもたらすことである。図１
は、薄膜ヘッド素子ＴＦを示し、その中で主フィールド
（ＭＦ）磁束線が、磁束遷移検知フィールドを規定する
２つの極Ｐ１およびＰ２の内縁間に主に集められる。し
かしながら、薄膜の極Ｐ１およびＰ２は有限の極幅を有
するので、これらは外部極フィールド（図１の長い磁束
経路線ＯＰＦによって示される）を有する。磁束遷移が
極、たとえば図１のＰ１の外縁を通ると、ヘッド構造に
「遷移前」バンプまたはアンダーシュートが誘起され、
ヘッドからの電気出力電流において不所望の電気振幅ス
パイクまたはパルスＵＳとして現われる。アンダーシュ
ートＵＳは、磁気媒体に記録される主磁束遷移の各々の
一方側にも、その両側にも起こり得る。アンダーシュー
トは典型的には、極の先端の幅および磁気媒体とヘッド
との間の相対速度等の幾つかのファクタに依存して、そ
の主検知フィールド内でヘッドが磁束の逆転を検知する
前、および／または後の或る測定可能な時間に起こる。
これらのファクタに依存して、アンダーシュートバンプ
は、１０−２０クロックサイクル間隔（「Ｔセル」）の
範囲の或る時点で起こり得る。図２は、たとえば０Ｔで
起こる主遷移に関して、−１６Ｔで起こるアンダーシュ
ートと＋１６Ｔで起こる別のアンダーシュートとを示し
ている。高周波数プリアンブルまたは同期パターンが読
出されているときには、アンダーシュートが並び、望ま
しくないことに高周波数パルスに加わることとなり、タ
イミングループおよび利得ループ収束のエラーにつなが
る恐れがある。
【０００４】理論上では「無限極先端モデル」が頻繁に
議論されている。薄膜ヘッド素子の極先端が広くなるに
つれて、バンプ振幅は小さくなり、その発生が、外部極
フィールドがより長くなるにつれて主パルスから離れ
る。
議論されている。薄膜ヘッド素子の極先端が広くなるに
つれて、バンプ振幅は小さくなり、その発生が、外部極
フィールドがより長くなるにつれて主パルスから離れ
る。
【０００５】図２を参照して、信号が部分応答クラスＩ
Ｖシステム内で適切に等化されると、主パルスは２つの
隣接する単一サンプル値となり、主パルスの各々の側の
隣接するサンプル値はゼロ振幅に量子化される。これら
のサンプルはアンダーシュートに遭遇するまではゼロの
ままである。アンダーシュートの絶対値は、典型的に
は、図２に示すように主パルスのピーク振幅の絶対値の
約１０％のピーク振幅を有し得る。
Ｖシステム内で適切に等化されると、主パルスは２つの
隣接する単一サンプル値となり、主パルスの各々の側の
隣接するサンプル値はゼロ振幅に量子化される。これら
のサンプルはアンダーシュートに遭遇するまではゼロの
ままである。アンダーシュートの絶対値は、典型的に
は、図２に示すように主パルスのピーク振幅の絶対値の
約１０％のピーク振幅を有し得る。
【０００６】アンダーシュートにまつわる問題は、ＰＲ
ＭＬクラスＩＶディジタルデータチャネル内の至るとこ
ろに存在する。本発明に関して、重要なのは、これらの
問題が、一定振幅の正弦波の周波数バーストとして典型
的には記録されるプリアンブルフィールドの間に最も顕
著であることである。ユーザデータの再生中に、アンダ
ーシュートの衝撃をスクランブルするスクランブラが用
いられ、アンダーシュートはさらなるノイズ源として回
復されるサンプルストリームに加わる。しかしながら、
プリアンブルの再生中にＡＧＣループおよび直交タイミ
ングの最適化が同時に行なわれるようにプリアンブルを
与えるべく周期的パターンが意図的に選択される。タイ
ミング、利得およびＤＣオフセットループは互いに直交
する関係を持つため、プリアンブルフィールド間隔の間
に最適化に達する際にこれらは同時に、かつ互いに独立
して動作し得る。
ＭＬクラスＩＶディジタルデータチャネル内の至るとこ
ろに存在する。本発明に関して、重要なのは、これらの
問題が、一定振幅の正弦波の周波数バーストとして典型
的には記録されるプリアンブルフィールドの間に最も顕
著であることである。ユーザデータの再生中に、アンダ
ーシュートの衝撃をスクランブルするスクランブラが用
いられ、アンダーシュートはさらなるノイズ源として回
復されるサンプルストリームに加わる。しかしながら、
プリアンブルの再生中にＡＧＣループおよび直交タイミ
ングの最適化が同時に行なわれるようにプリアンブルを
与えるべく周期的パターンが意図的に選択される。タイ
ミング、利得およびＤＣオフセットループは互いに直交
する関係を持つため、プリアンブルフィールド間隔の間
に最適化に達する際にこれらは同時に、かつ互いに独立
して動作し得る。
【０００７】したがって、ＰＲＭＬディジタルサンプル
データチャネルの動作においてアンダーシュートが問題
を起こし得る所は２つあり、１つは実際のユーザデータ
ビットの検出の際に、もう１つは、プリアンブルフィー
ルドが薄膜ヘッドを通る際のタイミングループおよび利
得制御捕捉の間である。
データチャネルの動作においてアンダーシュートが問題
を起こし得る所は２つあり、１つは実際のユーザデータ
ビットの検出の際に、もう１つは、プリアンブルフィー
ルドが薄膜ヘッドを通る際のタイミングループおよび利
得制御捕捉の間である。
【０００８】実際のユーザデータビットの検出中にこの
干渉を排除するために、「極先端フィルタ」と称される
こともあるアンダーシュート消去フィルタを適用するこ
とが実用的である。極先端フィルタの一例は図３に示さ
れる。図３について議論する前に、同時係属中で本譲受
人に譲受された、「ディジタル適応型イコライゼーショ
ンを備えるＰＲＭＬクラスＩＶサンプリングデータ検出
を用いたディスクドライブ」（“Disk Drive Using PRM
L Class IV Sampling Data Detection with Digital Ad
aptive Equalization ”）と題する、１９９２年８月２
７日出願の米国特許出願連続番号第０７／９３７，０６
４号を参照し、その開示をここに引用によって援用す
る。この特許では、２次タイミングループおよび１次利
得ループを有する例示的なＰＲＭＬディジタルデータチ
ャネルならびにこれと関連する構造上の要素を説明して
いる。本明細書中の議論でも本質的に変わっていないそ
の構造上の要素はこの議論の中でも同じ参照符号を付さ
れている。
干渉を排除するために、「極先端フィルタ」と称される
こともあるアンダーシュート消去フィルタを適用するこ
とが実用的である。極先端フィルタの一例は図３に示さ
れる。図３について議論する前に、同時係属中で本譲受
人に譲受された、「ディジタル適応型イコライゼーショ
ンを備えるＰＲＭＬクラスＩＶサンプリングデータ検出
を用いたディスクドライブ」（“Disk Drive Using PRM
L Class IV Sampling Data Detection with Digital Ad
aptive Equalization ”）と題する、１９９２年８月２
７日出願の米国特許出願連続番号第０７／９３７，０６
４号を参照し、その開示をここに引用によって援用す
る。この特許では、２次タイミングループおよび１次利
得ループを有する例示的なＰＲＭＬディジタルデータチ
ャネルならびにこれと関連する構造上の要素を説明して
いる。本明細書中の議論でも本質的に変わっていないそ
の構造上の要素はこの議論の中でも同じ参照符号を付さ
れている。
【０００９】図３において、極先端フィルタ１０１は、
適応型有限インパルス応答（ＦＩＲ）フィルタ４８とビ
タビ検出器５０の間のディジタル信号経路に介挿されて
いる。この例では、極先端フィルタ１０１は、第１のＦ
ＩＲフィルタ１０３と、所定の長さ、たとえば１６Ｔを
有する第１のディジタルサンプル遅延１０５と、所定の
長さ、たとえば１６Ｔを有する第２のディジタルサンプ
ル遅延１０７と、第２のＦＩＲフィルタ１０９と、加算
接続点１１１とを含む。加算接続点は、第１のＦＩＲ１
０３、２つの遅延１０５および１０７の間の共通ノー
ド、および第２のＦＩＲフィルタ１０９のそれぞれから
受取った重み付けされた値を組合せ、薄膜データトラン
スデューサヘッドＴＦの外部極フィールドに起因するア
ンダーシュートが効果的に消去される和を与える。図３
に示される極先端フィルタ１０１の欠点の１つは、フィ
ルタ動作を始める前に少なくとも３２Ｔの待ち時間が必
要なことである。２つの１６Ｔ遅延１０５および１０７
によるこの待ち時間は、タイミング位相ロックのために
過度に長いプリアンブルフィールドが設けられなくては
ならないこと、またはＰＬＬが動作において不安定また
は不正確になる恐れがあることを意味している。このよ
うな長いプリアンブルフィールドは、ディスクドライ
ブ、特に各埋込サーボセクタの後のユーザデータへのタ
イミング再同期化を必要とする埋込サーボセクタを用い
るものには過度のオーバヘッドを加えるであろう。タイ
ミングおよび利得ループ捕捉のために、プロセスはずっ
と早く開始されて、完了されなくてはならず、したがっ
て予備サンプル（アンダーシュートフィルタの前、たと
えばマルチプレクサ５１でとられたもの）が用いられ
る。
適応型有限インパルス応答（ＦＩＲ）フィルタ４８とビ
タビ検出器５０の間のディジタル信号経路に介挿されて
いる。この例では、極先端フィルタ１０１は、第１のＦ
ＩＲフィルタ１０３と、所定の長さ、たとえば１６Ｔを
有する第１のディジタルサンプル遅延１０５と、所定の
長さ、たとえば１６Ｔを有する第２のディジタルサンプ
ル遅延１０７と、第２のＦＩＲフィルタ１０９と、加算
接続点１１１とを含む。加算接続点は、第１のＦＩＲ１
０３、２つの遅延１０５および１０７の間の共通ノー
ド、および第２のＦＩＲフィルタ１０９のそれぞれから
受取った重み付けされた値を組合せ、薄膜データトラン
スデューサヘッドＴＦの外部極フィールドに起因するア
ンダーシュートが効果的に消去される和を与える。図３
に示される極先端フィルタ１０１の欠点の１つは、フィ
ルタ動作を始める前に少なくとも３２Ｔの待ち時間が必
要なことである。２つの１６Ｔ遅延１０５および１０７
によるこの待ち時間は、タイミング位相ロックのために
過度に長いプリアンブルフィールドが設けられなくては
ならないこと、またはＰＬＬが動作において不安定また
は不正確になる恐れがあることを意味している。このよ
うな長いプリアンブルフィールドは、ディスクドライ
ブ、特に各埋込サーボセクタの後のユーザデータへのタ
イミング再同期化を必要とする埋込サーボセクタを用い
るものには過度のオーバヘッドを加えるであろう。タイ
ミングおよび利得ループ捕捉のために、プロセスはずっ
と早く開始されて、完了されなくてはならず、したがっ
て予備サンプル（アンダーシュートフィルタの前、たと
えばマルチプレクサ５１でとられたもの）が用いられ
る。
【００１０】１／４Ｔ正弦波プリアンブルパターンの場
合には、アンダーシュートが排除されるか、または効果
的に消去されなければ、プリアンブルパターンの周期性
のために、これがシステマティックかつ望ましくない態
様で周期的正弦波パルスに加わり得る。反復的なプリア
ンブルパターンの間にアンダーシュートが加わる影響と
して、ＰＬＬ同期ロックのタイミングをプリアンブルパ
ターンに合わせる際にタイミング位相が歪んでしまう可
能性がある。このタイミング制御ループの位相のスキュ
ーは、磁気記憶媒体から読出された、符号化されている
遷移におけるサンプリングエラーとなる恐れがあり、プ
リアンブルフィールドに続くユーザデータフィールドの
始めに許容できないビット誤り率をもたらすことにつな
がる。実用において５％もの位相タイミングエラーが認
められ、タイミングループにおけるこのエラーまたは位
相ステップは、データフィールドの最初の１０−２０も
のユーザデータバイトにおける不当なビットエラーとな
った。たとえば、先行技術を代表するアンダーシュート
誘起タイミング位相エラーと関連する位相ステップＰＳ
のグラフは図６において本発明の動作を示す類似したグ
ラフの上に重ねられる。
合には、アンダーシュートが排除されるか、または効果
的に消去されなければ、プリアンブルパターンの周期性
のために、これがシステマティックかつ望ましくない態
様で周期的正弦波パルスに加わり得る。反復的なプリア
ンブルパターンの間にアンダーシュートが加わる影響と
して、ＰＬＬ同期ロックのタイミングをプリアンブルパ
ターンに合わせる際にタイミング位相が歪んでしまう可
能性がある。このタイミング制御ループの位相のスキュ
ーは、磁気記憶媒体から読出された、符号化されている
遷移におけるサンプリングエラーとなる恐れがあり、プ
リアンブルフィールドに続くユーザデータフィールドの
始めに許容できないビット誤り率をもたらすことにつな
がる。実用において５％もの位相タイミングエラーが認
められ、タイミングループにおけるこのエラーまたは位
相ステップは、データフィールドの最初の１０−２０も
のユーザデータバイトにおける不当なビットエラーとな
った。たとえば、先行技術を代表するアンダーシュート
誘起タイミング位相エラーと関連する位相ステップＰＳ
のグラフは図６において本発明の動作を示す類似したグ
ラフの上に重ねられる。
【００１１】タイミングループ位相エラーに加えて、ア
ンダーシュートに誘起されたＩＳＩは、利得制御ループ
の収束におけるエラーにもつながり得る。望ましくない
ことにアンダーシュートが１／４Ｔ正弦波ピークに加わ
ると、ＦＩＲフィルタ４８の出力からとられた、フィル
タ処理されたディジタルサンプルは不正確な大きさを示
すこととなり、この状況が利得制御回路６４によって適
切に検出され、全体のチャネル利得の低減となる。ラン
ダムユーザデータフィールドに達し、かつ付加的なＩＳ
Ｉの影響がもはや存在しない場合には、公称のチャネル
利得は低すぎると判断され、ユーザデータのたとえば最
初の１０−２０バイトの間に望ましくない利得制御ステ
ップ（図６において参照符号ＧＳによって表わされる）
が存在する。不所望の利得ステップＧＳは、不所望のタ
イミング制御ループ位相ステップＰＳに対して不所望な
さらなる影響を与える可能性があり、これがさらにデー
タ回復を劣化させ、このことはタイミングおよび利得制
御ループの両方ともがランダムユーザデータに再調整さ
れるまで続く。
ンダーシュートに誘起されたＩＳＩは、利得制御ループ
の収束におけるエラーにもつながり得る。望ましくない
ことにアンダーシュートが１／４Ｔ正弦波ピークに加わ
ると、ＦＩＲフィルタ４８の出力からとられた、フィル
タ処理されたディジタルサンプルは不正確な大きさを示
すこととなり、この状況が利得制御回路６４によって適
切に検出され、全体のチャネル利得の低減となる。ラン
ダムユーザデータフィールドに達し、かつ付加的なＩＳ
Ｉの影響がもはや存在しない場合には、公称のチャネル
利得は低すぎると判断され、ユーザデータのたとえば最
初の１０−２０バイトの間に望ましくない利得制御ステ
ップ（図６において参照符号ＧＳによって表わされる）
が存在する。不所望の利得ステップＧＳは、不所望のタ
イミング制御ループ位相ステップＰＳに対して不所望な
さらなる影響を与える可能性があり、これがさらにデー
タ回復を劣化させ、このことはタイミングおよび利得制
御ループの両方ともがランダムユーザデータに再調整さ
れるまで続く。
【００１２】不所望の位相ステップの問題に対する可能
な解決策の１つとしては、アンダーシュート誘起位相ス
テップの影響を消去するために、プリアンブルとユーザ
データとの間の遷移においてタイミングループに適切な
反転位相の大きさのカウンタステップを投入することで
ある。しかしながら、このような手法はこの提案された
解決策に適したディジタルシンクロナイザには功を奏す
るが、アナログシンクロナイザ等の他の形態のデータシ
ンクロナイザは、それらの電気的特性が時間または温度
で変化する、またはドリフトする傾向にあるため、位相
ステップの投入にあまり適さない。さらに、典型的には
事前に個々のチャネルごとに精確なアンダーシュートお
よびチャネルフィルタ設定を知っておく必要がある。
な解決策の１つとしては、アンダーシュート誘起位相ス
テップの影響を消去するために、プリアンブルとユーザ
データとの間の遷移においてタイミングループに適切な
反転位相の大きさのカウンタステップを投入することで
ある。しかしながら、このような手法はこの提案された
解決策に適したディジタルシンクロナイザには功を奏す
るが、アナログシンクロナイザ等の他の形態のデータシ
ンクロナイザは、それらの電気的特性が時間または温度
で変化する、またはドリフトする傾向にあるため、位相
ステップの投入にあまり適さない。さらに、典型的には
事前に個々のチャネルごとに精確なアンダーシュートお
よびチャネルフィルタ設定を知っておく必要がある。
【００１３】利得制御ループ６４に利得ステップを挿入
してもよいが、これはさらに複雑な利得ループの構造お
よび特定のデータチャネルの利得ステップの性質につい
てのアプリオリな情報がなければ可能ではない。
してもよいが、これはさらに複雑な利得ループの構造お
よび特定のデータチャネルの利得ステップの性質につい
てのアプリオリな情報がなければ可能ではない。
【００１４】したがって、薄膜データトランスデューサ
ヘッド等を用いるＰＲＭＬディジタルサンプリング磁気
データ記憶および検索チャネルにおいてユーザデータフ
ィールドの始めに発生する、アンダーシュート誘起ＩＳ
Ｉタイミング位相ステップおよび利得制御ループステッ
プならびにデータサンプリングエラーを排除する効果的
方法は依然として必要とされている。
ヘッド等を用いるＰＲＭＬディジタルサンプリング磁気
データ記憶および検索チャネルにおいてユーザデータフ
ィールドの始めに発生する、アンダーシュート誘起ＩＳ
Ｉタイミング位相ステップおよび利得制御ループステッ
プならびにデータサンプリングエラーを排除する効果的
方法は依然として必要とされている。
【００１５】
【発明の概要】本発明の目的は、先行技術の手法の欠点
および制限を克服する態様で、ＰＲＭＬサンプリングデ
ータチャネル内のユーザデータフィールドの始めに起こ
る周期的な（たとえばアンダーシュートに誘起される）
ＩＳＩデータサンプリングエラーを排除するための方法
および装置を提供することである。
および制限を克服する態様で、ＰＲＭＬサンプリングデ
ータチャネル内のユーザデータフィールドの始めに起こ
る周期的な（たとえばアンダーシュートに誘起される）
ＩＳＩデータサンプリングエラーを排除するための方法
および装置を提供することである。
【００１６】本発明の別の目的は、アンダーシュートラ
インアップ等の好ましくないＩＳＩが排除されるような
態様でユーザデータフィールドに先行するプリアンブル
パターンを変形して、それによって、ユーザデータフィ
ールドの始めにおける間隔に関するユーザデータのミス
サンプリングならびにＩＳＩ誘起タイミング位相および
利得制御ステップを排除することである。
インアップ等の好ましくないＩＳＩが排除されるような
態様でユーザデータフィールドに先行するプリアンブル
パターンを変形して、それによって、ユーザデータフィ
ールドの始めにおける間隔に関するユーザデータのミス
サンプリングならびにＩＳＩ誘起タイミング位相および
利得制御ステップを排除することである。
【００１７】本発明のさらに別の目的は、１／４Ｔ正弦
波パターンの位相および利得を周期的に変えて、たとえ
ばアンダーシュートのラインアップ等によって起こるＩ
ＳＩの影響を消去し、ランダムユーザデータの始めにお
いてより最適化されたサンプリング位相および利得制御
を達成することである。
波パターンの位相および利得を周期的に変えて、たとえ
ばアンダーシュートのラインアップ等によって起こるＩ
ＳＩの影響を消去し、ランダムユーザデータの始めにお
いてより最適化されたサンプリング位相および利得制御
を達成することである。
【００１８】本発明のさらに別の目的は、ＰＲＭＬクラ
スＩＶサンプリングデータ検出チャネル内のプリアンブ
ルパターンにおけるアンダーシュートのラインアップ等
からのＩＳＩの周期性に関連する間隔で１／ωプリコー
ダの入力にゼロ値を周期的に挿入することによって、１
／４Ｔ正弦波プリアンブルパターンの位相を変えること
である。なお本明細書中ωは以下のように定義する。
スＩＶサンプリングデータ検出チャネル内のプリアンブ
ルパターンにおけるアンダーシュートのラインアップ等
からのＩＳＩの周期性に関連する間隔で１／ωプリコー
ダの入力にゼロ値を周期的に挿入することによって、１
／４Ｔ正弦波プリアンブルパターンの位相を変えること
である。なお本明細書中ωは以下のように定義する。
【００１９】
【数２】 本発明のさらに別の目的は、アンダーシュートに誘起さ
れるＩＳＩ事象の周期性を決定するために正弦波パター
ンのリードバックの際に薄膜ヘッド等のデータトランス
デューサヘッド構造のアンダーシュートを測定し、ディ
ジタルサンプリングデータ検出チャネルにおいてアンダ
ーシュートのラインアップならびに結果として生じるタ
イミングループ位相シフトおよび利得制御振幅オフセッ
トの影響を消去するように、決定された周期性で正弦波
パターンを位相シフトするための方法を提供することで
ある。
れるＩＳＩ事象の周期性を決定するために正弦波パター
ンのリードバックの際に薄膜ヘッド等のデータトランス
デューサヘッド構造のアンダーシュートを測定し、ディ
ジタルサンプリングデータ検出チャネルにおいてアンダ
ーシュートのラインアップならびに結果として生じるタ
イミングループ位相シフトおよび利得制御振幅オフセッ
トの影響を消去するように、決定された周期性で正弦波
パターンを位相シフトするための方法を提供することで
ある。
【００２０】本発明のさらに別の目的は、アンダーシュ
ート等のＩＳＩの周期性に対応する速度でプリアンブル
フィールドの正弦波群を位相シフトし、アンダーシュー
トが有する歪みを起こす影響を相殺して時間的に消去す
ることである。
ート等のＩＳＩの周期性に対応する速度でプリアンブル
フィールドの正弦波群を位相シフトし、アンダーシュー
トが有する歪みを起こす影響を相殺して時間的に消去す
ることである。
【００２１】本発明のさらに別の目的は、ＰＲＭＬサン
プリングデータ検出チャネルおよびアンダーシュート誘
起データトランスデューサヘッドを用いるハードディス
クドライブ等のデータ記憶装置において、より速くより
信頼性のあるタイミングループ位相ロックおよび利得ル
ープ振幅制御を可能にする方法を提供することであり、
それによってタイミングプリアンブルフィールドの長さ
を低減し、ハードディスクドライブの回転磁気記憶ディ
スク表面に記憶されるユーザデータの量を増大し、それ
によってオーバヘッドおよび記憶されるデータのユーザ
ビット当りのコストを低減することである。
プリングデータ検出チャネルおよびアンダーシュート誘
起データトランスデューサヘッドを用いるハードディス
クドライブ等のデータ記憶装置において、より速くより
信頼性のあるタイミングループ位相ロックおよび利得ル
ープ振幅制御を可能にする方法を提供することであり、
それによってタイミングプリアンブルフィールドの長さ
を低減し、ハードディスクドライブの回転磁気記憶ディ
スク表面に記憶されるユーザデータの量を増大し、それ
によってオーバヘッドおよび記憶されるデータのユーザ
ビット当りのコストを低減することである。
【００２２】本発明の一局面において、部分応答最大尤
度ディジタル磁気データ記憶チャネルにおいてユーザデ
ータフィールドの始めにおけるＩＳＩ誘起タイミング位
相およびチャネル利得ステップを排除するための方法が
提供される。この方法は、その周期的信号波形の再生中
に主磁束遷移に関してＩＳＩ事象の周期性を定めるステ
ップと、ユーザデータフィールドに先行して周期的信号
波形の磁気データ記憶チャネルに新しいプリアンブルフ
ィールドを書込み、その際にＩＳＩ事象の定められた周
期性で周期的信号波形の位相が変えられるステップと、
新しいプリアンブルフィールドにディジタルデータサン
プリングタイミングループを位相ロックするステップと
を含み、これによってＩＳＩ誘起タイミング位相ステッ
プが排除される。
度ディジタル磁気データ記憶チャネルにおいてユーザデ
ータフィールドの始めにおけるＩＳＩ誘起タイミング位
相およびチャネル利得ステップを排除するための方法が
提供される。この方法は、その周期的信号波形の再生中
に主磁束遷移に関してＩＳＩ事象の周期性を定めるステ
ップと、ユーザデータフィールドに先行して周期的信号
波形の磁気データ記憶チャネルに新しいプリアンブルフ
ィールドを書込み、その際にＩＳＩ事象の定められた周
期性で周期的信号波形の位相が変えられるステップと、
新しいプリアンブルフィールドにディジタルデータサン
プリングタイミングループを位相ロックするステップと
を含み、これによってＩＳＩ誘起タイミング位相ステッ
プが排除される。
【００２３】この方法において、定められた周期性で周
期信号波形を変えるステップは、波形の位相を約１８０
°シフトするステップを含む。
期信号波形を変えるステップは、波形の位相を約１８０
°シフトするステップを含む。
【００２４】さらに、この方法において、波形の位相を
約１８０°シフトするステップは、好ましくは、新しい
プリアンブルフィールドの書込中に１／ωプリコーダに
つながる１のディジタルデータストリームにゼロを挿入
するステップを含む。
約１８０°シフトするステップは、好ましくは、新しい
プリアンブルフィールドの書込中に１／ωプリコーダに
つながる１のディジタルデータストリームにゼロを挿入
するステップを含む。
【００２５】本発明の別の局面において、回転データ記
憶ディスクと、データをディスクに書込みかつディスク
からデータを読出して測定可能な周期的ＩＳＩ特性を示
すデータトランスデューサヘッドと、データ記憶表面
に、およびそれからのユーザデータブロックを順序づけ
するためのシーケンサとを含むハードディスクドライブ
は、ディスクに部分応答クラスＩＶ信号を書込むための
ディジタル書込モードチャネルを含む。書込モードチャ
ネルは、ハードディスクドライブの書込モードにおいて
直列に相互接続される以下のものを含む。すなわち、書
込モードチャネルは、シーケンサと、データを符号化し
て、かつ符号化されたデータを直列データストリームに
直列化するＥＮＤＥＣ／ＳＥＲＤＥＳと、ＥＮＤＥＣ／
ＳＥＲＤＥＳからの直列データの代わりに直列データス
トリームにプリアンブル生成データ値のストリームを挿
入するためのプリアンブル挿入マルチプレクサと、予め
定められたコードに従ってデータストリームをプリコー
ドするためのプリコーダと、書込予備補償（precompens
ation ）／ドライバと、ヘッド選択回路とデータトラン
スデューサとを含む。本発明のこの局面において、書込
モードチャネルはさらに、ディスクへのデータ書込中に
プリアンブルフィールド間隔に関してプリアンブル挿入
マルチプレクサに与えられる１のストリームにゼロを挿
入することによってプリアンブルフィールドを選択的に
位相シフトするためのゼロ挿入回路を含み、ゼロ挿入回
路はデータトランスデューサヘッドの周期的ＩＳＩ特性
に従う。
憶ディスクと、データをディスクに書込みかつディスク
からデータを読出して測定可能な周期的ＩＳＩ特性を示
すデータトランスデューサヘッドと、データ記憶表面
に、およびそれからのユーザデータブロックを順序づけ
するためのシーケンサとを含むハードディスクドライブ
は、ディスクに部分応答クラスＩＶ信号を書込むための
ディジタル書込モードチャネルを含む。書込モードチャ
ネルは、ハードディスクドライブの書込モードにおいて
直列に相互接続される以下のものを含む。すなわち、書
込モードチャネルは、シーケンサと、データを符号化し
て、かつ符号化されたデータを直列データストリームに
直列化するＥＮＤＥＣ／ＳＥＲＤＥＳと、ＥＮＤＥＣ／
ＳＥＲＤＥＳからの直列データの代わりに直列データス
トリームにプリアンブル生成データ値のストリームを挿
入するためのプリアンブル挿入マルチプレクサと、予め
定められたコードに従ってデータストリームをプリコー
ドするためのプリコーダと、書込予備補償（precompens
ation ）／ドライバと、ヘッド選択回路とデータトラン
スデューサとを含む。本発明のこの局面において、書込
モードチャネルはさらに、ディスクへのデータ書込中に
プリアンブルフィールド間隔に関してプリアンブル挿入
マルチプレクサに与えられる１のストリームにゼロを挿
入することによってプリアンブルフィールドを選択的に
位相シフトするためのゼロ挿入回路を含み、ゼロ挿入回
路はデータトランスデューサヘッドの周期的ＩＳＩ特性
に従う。
【００２６】本発明のこの局面において、ハードディス
クドライブは、ハードディスクドライブの読出モードに
おいて部分応答最大尤度クラスＩＶサンプリングデータ
検出チャネルをさらに含み、データトランスデューサヘ
ッドからの直列データストリーム経路において、プリア
ンプと、アナログフィルタ／イコライザと、フラッシュ
アナログ−ディジタルコンバータと、適応型ディジタル
有限インパルス応答フィルタと、ビタビ検出器と、予め
定められたコードに従って直列データストリームをポス
トコードするためのポストコーダと、符号化された直列
データストリームをデシリアライズ（deserialize ）
し、かつ符号化された直列データストリームを符号化さ
れていないユーザデータ値にデコードするためのＥＮＤ
ＥＣ／ＳＥＲＤＥＳと、シーケンサとを含む。この局面
において、フラッシュアナログ−ディジタルコンバータ
をクロック動作させるためのディジタルタイミングルー
プが設けられ、直列経路に選択的に接続され、プリアン
ブルフィールドと後続のユーザデータフィールドとの間
の間隔において位相ステップを示すことなく、位相シフ
トされたプリアンブルフィールドに位相ロックを達成す
る。
クドライブは、ハードディスクドライブの読出モードに
おいて部分応答最大尤度クラスＩＶサンプリングデータ
検出チャネルをさらに含み、データトランスデューサヘ
ッドからの直列データストリーム経路において、プリア
ンプと、アナログフィルタ／イコライザと、フラッシュ
アナログ−ディジタルコンバータと、適応型ディジタル
有限インパルス応答フィルタと、ビタビ検出器と、予め
定められたコードに従って直列データストリームをポス
トコードするためのポストコーダと、符号化された直列
データストリームをデシリアライズ（deserialize ）
し、かつ符号化された直列データストリームを符号化さ
れていないユーザデータ値にデコードするためのＥＮＤ
ＥＣ／ＳＥＲＤＥＳと、シーケンサとを含む。この局面
において、フラッシュアナログ−ディジタルコンバータ
をクロック動作させるためのディジタルタイミングルー
プが設けられ、直列経路に選択的に接続され、プリアン
ブルフィールドと後続のユーザデータフィールドとの間
の間隔において位相ステップを示すことなく、位相シフ
トされたプリアンブルフィールドに位相ロックを達成す
る。
【００２７】本発明のこの局面に関連する一面では、プ
リコーダは１／ωに従って書込モード中に直列データス
トリームをプリコードし、ポストコーダは、ωに従って
サンプリングデータ検出中に直列データストリームをポ
ストコードする。
リコーダは１／ωに従って書込モード中に直列データス
トリームをプリコードし、ポストコーダは、ωに従って
サンプリングデータ検出中に直列データストリームをポ
ストコードする。
【００２８】本発明のこの局面に関する別の一面では、
ゼロ挿入回路は、データトランスデューサヘッドの周期
的ＩＳＩ特性の周期に関連するカウントが反復的にロー
ドされ、かつプリアンブルフィールドの書込中にプリア
ンブル挿入マルチプレクサに１の代わりに０を与えるた
めのゼロ挿入の位置を示すロールオーバカウントを減分
するデクリメンタを含む。
ゼロ挿入回路は、データトランスデューサヘッドの周期
的ＩＳＩ特性の周期に関連するカウントが反復的にロー
ドされ、かつプリアンブルフィールドの書込中にプリア
ンブル挿入マルチプレクサに１の代わりに０を与えるた
めのゼロ挿入の位置を示すロールオーバカウントを減分
するデクリメンタを含む。
【００２９】本発明のこの局面に関するさらに別の一面
では、データトランスデューサヘッドは、周期的アンダ
ーシュートとしてＩＳＩを示す薄膜データトランスデュ
ーサヘッドを含む。
では、データトランスデューサヘッドは、周期的アンダ
ーシュートとしてＩＳＩを示す薄膜データトランスデュ
ーサヘッドを含む。
【００３０】本発明のこの局面に関するさらに別の一面
では、ディジタルタイミングループは、タイミング捕捉
の間にフラッシュアナログ−ディジタルコンバータの出
力から生のデータサンプルか、またはタイミングループ
トラッキングモード中に適応型ディジタル有限インパル
ス応答フィルタの出力からの条件付けされたデータサン
プルを、少なくともディジタルタイミングループに選択
的に与えるためのタイミングマルチプレクサを含む。
では、ディジタルタイミングループは、タイミング捕捉
の間にフラッシュアナログ−ディジタルコンバータの出
力から生のデータサンプルか、またはタイミングループ
トラッキングモード中に適応型ディジタル有限インパル
ス応答フィルタの出力からの条件付けされたデータサン
プルを、少なくともディジタルタイミングループに選択
的に与えるためのタイミングマルチプレクサを含む。
【００３１】本発明のこの局面のさらに別の関連する一
面では、ディジタルタイミングループは、プリアンブル
フィールドの第１の部分におけるタイミング捕捉の初期
間隔において高位相利得および高周波数利得係数設定
と、プリアンブルフィールドと後続のユーザデータフィ
ールドとの間の間隔における位相ステップを排除するた
めに位相シフトされたプリアンブルフィールドの後続部
分における低位相利得および低周波数利得係数設定との
間で切換えられる。同様に、利得ループは、利得捕捉お
よび利得トラッキングモードの間に高利得および低利得
設定の間で切換えられ得る。
面では、ディジタルタイミングループは、プリアンブル
フィールドの第１の部分におけるタイミング捕捉の初期
間隔において高位相利得および高周波数利得係数設定
と、プリアンブルフィールドと後続のユーザデータフィ
ールドとの間の間隔における位相ステップを排除するた
めに位相シフトされたプリアンブルフィールドの後続部
分における低位相利得および低周波数利得係数設定との
間で切換えられる。同様に、利得ループは、利得捕捉お
よび利得トラッキングモードの間に高利得および低利得
設定の間で切換えられ得る。
【００３２】本発明のこの局面における別の一面では、
ハードディスクドライブは、ハードディスクドライブの
読出モードの間に部分応答最尤クラスＩＶサンプリング
データ検出チャネルを含み、さらに、データトランスデ
ューサヘッドからの直列データストリームにおいて、プ
リアンプと、アナログフィルタ／イコライザと、フラッ
シュアナログ−ディジタルコンバータと、適応型ディジ
タル有限インパルス応答フィルタと、ビタビ検出器と、
予め定められたコードに従って直列データストリームを
ポストコードするためのポストコーダと、符号化された
直列データストリームをデシリアライズして符号化され
た直列データストリームを符号化されていないユーザデ
ータ値にデコードするためのＥＮＤＥＣ／ＳＥＲＤＥＳ
と、シーケンサと、サンプリングデータ検出チャネルの
アナログ振幅を制御し、プリアンブルフィールドと後続
のユーザデータフィールドとの間の間隔においてチャネ
ル利得振幅ステップを表わすことなく、位相シフトされ
たプリアンブルフィールドに対する利得振幅制御捕捉を
達成するための、直列経路に選択的に接続されるディジ
タル利得制御回路とを含む。
ハードディスクドライブは、ハードディスクドライブの
読出モードの間に部分応答最尤クラスＩＶサンプリング
データ検出チャネルを含み、さらに、データトランスデ
ューサヘッドからの直列データストリームにおいて、プ
リアンプと、アナログフィルタ／イコライザと、フラッ
シュアナログ−ディジタルコンバータと、適応型ディジ
タル有限インパルス応答フィルタと、ビタビ検出器と、
予め定められたコードに従って直列データストリームを
ポストコードするためのポストコーダと、符号化された
直列データストリームをデシリアライズして符号化され
た直列データストリームを符号化されていないユーザデ
ータ値にデコードするためのＥＮＤＥＣ／ＳＥＲＤＥＳ
と、シーケンサと、サンプリングデータ検出チャネルの
アナログ振幅を制御し、プリアンブルフィールドと後続
のユーザデータフィールドとの間の間隔においてチャネ
ル利得振幅ステップを表わすことなく、位相シフトされ
たプリアンブルフィールドに対する利得振幅制御捕捉を
達成するための、直列経路に選択的に接続されるディジ
タル利得制御回路とを含む。
【００３３】本発明のこれらのおよび他の目的、利点、
局面および特徴は、添付の図面に関連して述べられる好
ましい実施例の以下の詳細な説明を検討することによ
り、より十分に理解されるであろう。
局面および特徴は、添付の図面に関連して述べられる好
ましい実施例の以下の詳細な説明を検討することによ
り、より十分に理解されるであろう。
【００３４】
【好ましい実施例の詳細な説明】図５は２次ディジタル
タイミングループ５４を含むＰＲＭＬサンプリングデー
タチャネルを示す。タイミングループ５４は、マルチプ
レクサ５１から生のまたは条件付けされたデータサンプ
ルを受取り、フラッシュアナログ−ディジタルコンバー
タ（Ａ／Ｄ）４６をクロック動作させるのに用いられる
タイミングクロックを発生する。アナログフィルタ−イ
コライザ４０は、フラッシュＡ／Ｄ４６による量子化に
先立って、ヘッド選択／プリアンプル回路２８を介して
薄膜ヘッド２６から受取られたアナログ波形を予め条件
付ける。フィルタ処理されていないサンプルが適応型デ
ィジタル有限インパルス応答（ＦＩＲ）フィルタ４８を
通され、予め定められたトレリスパターンに従ってコー
ド群を検出するビタビ検出器５０へと通される。コード
群はポストコーダ５２によってコードワードに変換さ
れ、シーケンサ１５に通される前にＥＮＤＥＣ／ＳＥＲ
ＤＥＳ３２によってユーザデータバイトに戻される。こ
れらの回路素子の詳細は、先に参照した「ディジタル適
応型イコライゼーションを備えるＰＲＭＬクラスＩＶサ
ンプリングデータ検出を用いるディスクドライブ」と題
され、同一譲受人に譲受された１９９２年８月２７日出
願の米国特許出願連続番号第０７／９３７，０６４号、
すなわち米国特許番号第５，３４１，２４９号、および
「ＰＲＭＬクラスＩＶサンプリングデータ検出チャネル
のためのタイミング制御（“Timing Control for PRML
Class IV Sampling Data Detection Channel”）」と題
される同一譲受人に譲受された米国特許番号第５，２５
８，９３３号に述べられ、その開示をここに引用によっ
て援用する。
タイミングループ５４を含むＰＲＭＬサンプリングデー
タチャネルを示す。タイミングループ５４は、マルチプ
レクサ５１から生のまたは条件付けされたデータサンプ
ルを受取り、フラッシュアナログ−ディジタルコンバー
タ（Ａ／Ｄ）４６をクロック動作させるのに用いられる
タイミングクロックを発生する。アナログフィルタ−イ
コライザ４０は、フラッシュＡ／Ｄ４６による量子化に
先立って、ヘッド選択／プリアンプル回路２８を介して
薄膜ヘッド２６から受取られたアナログ波形を予め条件
付ける。フィルタ処理されていないサンプルが適応型デ
ィジタル有限インパルス応答（ＦＩＲ）フィルタ４８を
通され、予め定められたトレリスパターンに従ってコー
ド群を検出するビタビ検出器５０へと通される。コード
群はポストコーダ５２によってコードワードに変換さ
れ、シーケンサ１５に通される前にＥＮＤＥＣ／ＳＥＲ
ＤＥＳ３２によってユーザデータバイトに戻される。こ
れらの回路素子の詳細は、先に参照した「ディジタル適
応型イコライゼーションを備えるＰＲＭＬクラスＩＶサ
ンプリングデータ検出を用いるディスクドライブ」と題
され、同一譲受人に譲受された１９９２年８月２７日出
願の米国特許出願連続番号第０７／９３７，０６４号、
すなわち米国特許番号第５，３４１，２４９号、および
「ＰＲＭＬクラスＩＶサンプリングデータ検出チャネル
のためのタイミング制御（“Timing Control for PRML
Class IV Sampling Data Detection Channel”）」と題
される同一譲受人に譲受された米国特許番号第５，２５
８，９３３号に述べられ、その開示をここに引用によっ
て援用する。
【００３５】タイミングループ５４は、図２のサンプリ
ングパターンに従って入来するデータ遷移にフラッシュ
Ａ／Ｄ４６を位相ロックする。位相ロックは、各埋込サ
ーボセクタの後か、または各ユーザデータブロックの始
めに薄膜ヘッド２６によって読出される各１／４Ｔプリ
アンブルパターンの間に起こる。従来の態様では、１／
４Ｔパターンの後に予め定められたアドレスマークパタ
ーンが続き、このパターンが、タイミングループ５４を
正確な量子化位相にロックするために用いられる。アド
レスマークパターンが検出され、シーケンサ１５におい
て発生されるデータおよびバイトクロックを同期化する
ために用いられ、そのためＥＮＤＥＣ／ＳＥＲＤＥＳ３
２は、プリアンブルおよびアドレスマークに続くユーザ
データフィールドパターンを回復し得る。プリアンブル
パターンの再生応答もまた、初期利得を設定するために
用いられ、信号ストリームの公称ＰＲ４スペクトルへの
等化を助け、そのため、データセルパターンが適応ＦＩ
Ｒフィルタ４８を出ると、公称３値（すなわち３レベ
ル）信号が存在する。
ングパターンに従って入来するデータ遷移にフラッシュ
Ａ／Ｄ４６を位相ロックする。位相ロックは、各埋込サ
ーボセクタの後か、または各ユーザデータブロックの始
めに薄膜ヘッド２６によって読出される各１／４Ｔプリ
アンブルパターンの間に起こる。従来の態様では、１／
４Ｔパターンの後に予め定められたアドレスマークパタ
ーンが続き、このパターンが、タイミングループ５４を
正確な量子化位相にロックするために用いられる。アド
レスマークパターンが検出され、シーケンサ１５におい
て発生されるデータおよびバイトクロックを同期化する
ために用いられ、そのためＥＮＤＥＣ／ＳＥＲＤＥＳ３
２は、プリアンブルおよびアドレスマークに続くユーザ
データフィールドパターンを回復し得る。プリアンブル
パターンの再生応答もまた、初期利得を設定するために
用いられ、信号ストリームの公称ＰＲ４スペクトルへの
等化を助け、そのため、データセルパターンが適応ＦＩ
Ｒフィルタ４８を出ると、公称３値（すなわち３レベ
ル）信号が存在する。
【００３６】可能化されると、ループ５４内のタイミン
グＤＡＣは、スケーリングされたサンプルグループエラ
ー距離（metric）測定値ｖk をアナログ電流値に変換
し、これらの値をタイミング加算接続点に与え、これ
が、ループ５４内のアナログループフィルタ機能の電荷
記憶素子に記憶された非読出モードスタティック開始基
準値と加算する。この態様で、ＤＡＣによって与えられ
たエラー距離信号は、保持された（しかしもはや更新さ
れない）スタティック基準値を調整するためのバーニヤ
制御として作用し、これは同一譲受人に譲受された「Ｐ
ＲＭＬクラスＩＶサンプリングデータ検出チャネル」と
題される米国特許番号第５，２５８，９３３号により詳
細に説明される教示に従うものであり、この開示をここ
に引用によって援用する。
グＤＡＣは、スケーリングされたサンプルグループエラ
ー距離（metric）測定値ｖk をアナログ電流値に変換
し、これらの値をタイミング加算接続点に与え、これ
が、ループ５４内のアナログループフィルタ機能の電荷
記憶素子に記憶された非読出モードスタティック開始基
準値と加算する。この態様で、ＤＡＣによって与えられ
たエラー距離信号は、保持された（しかしもはや更新さ
れない）スタティック基準値を調整するためのバーニヤ
制御として作用し、これは同一譲受人に譲受された「Ｐ
ＲＭＬクラスＩＶサンプリングデータ検出チャネル」と
題される米国特許番号第５，２５８，９３３号により詳
細に説明される教示に従うものであり、この開示をここ
に引用によって援用する。
【００３７】タイミング捕捉には２つのモード、すなわ
ち位相利得（α）および周波数利得（β）係数が高い高
利得モードと、これらの係数がより低いレベルにある低
利得モードの２つがある。ここで図６を参照して、図６
は、１／４Ｔプリアンブルフィールドにおいて「位相」
と示されるタイミングループ位相捕捉の幾つかの例を示
すグラフである。位相ステップＰＳを示す従来の１／４
Ｔフィールドと本発明の原理に従って修正されて、プリ
アンブルとユーザデータフィールドとの間に時間位相ス
テップを示さない１／４Ｔプリアンブルフィールドの幾
つかの例が並置されており、位相シフト値はその左側の
縦軸に示される。図６はさらに、「利得」と示される利
得振幅制御捕捉の幾つかの例を示し、これは位相グラフ
と同じ時間ベースの横軸に沿って示され、利得値はその
右側の縦線に沿って示されるグラフの図である。図６に
示されるように、データ再生中にプリアンブルフィール
ドに達すると、タイミングモードは最初に高利得タイミ
ング捕捉モードにある。これはプリアンブルフィールド
の一部である予め定められた間隔の間継続する。予め定
められた高利得モード間隔が過ぎると、マルチプレクサ
５１はディジタルタイミングエラー引出回路５４の入力
を、フラッシュＡ／Ｄコンバータ４６からの生のサンプ
ル｛ｘk ｝から、適応型ディジタルＦＩＲフィルタ４８
からの条件付けされたサンプル｛ｙk ｝に切換える。
ち位相利得（α）および周波数利得（β）係数が高い高
利得モードと、これらの係数がより低いレベルにある低
利得モードの２つがある。ここで図６を参照して、図６
は、１／４Ｔプリアンブルフィールドにおいて「位相」
と示されるタイミングループ位相捕捉の幾つかの例を示
すグラフである。位相ステップＰＳを示す従来の１／４
Ｔフィールドと本発明の原理に従って修正されて、プリ
アンブルとユーザデータフィールドとの間に時間位相ス
テップを示さない１／４Ｔプリアンブルフィールドの幾
つかの例が並置されており、位相シフト値はその左側の
縦軸に示される。図６はさらに、「利得」と示される利
得振幅制御捕捉の幾つかの例を示し、これは位相グラフ
と同じ時間ベースの横軸に沿って示され、利得値はその
右側の縦線に沿って示されるグラフの図である。図６に
示されるように、データ再生中にプリアンブルフィール
ドに達すると、タイミングモードは最初に高利得タイミ
ング捕捉モードにある。これはプリアンブルフィールド
の一部である予め定められた間隔の間継続する。予め定
められた高利得モード間隔が過ぎると、マルチプレクサ
５１はディジタルタイミングエラー引出回路５４の入力
を、フラッシュＡ／Ｄコンバータ４６からの生のサンプ
ル｛ｘk ｝から、適応型ディジタルＦＩＲフィルタ４８
からの条件付けされたサンプル｛ｙk ｝に切換える。
【００３８】タイミングループ５４内のタイミングエラ
ー引出機能から出力されたエラー距離ｚk がフィルタ処
理されて、αｚk ＋Δｋの関係で表わされる、結果とし
て生じるローパスフィルタ処理されたエラー距離を与え
る。このエラー距離は次に速度スケーリングされて、た
とえば初期エラー距離クロック速度の半分のサンプルグ
ループエラー距離測定値ｖk をもたらす。ループ５４内
のディジタル−アナログコンバータ（ＤＡＣ）機能に与
えられるのにエラー距離の半分の速度を用い、かつタイ
ミングＤＡＣを１／２ＡＤＣＬＫ速度でクロック動作さ
せることによって、ディジタル−アナログインタフェー
スで電力消費およびノイズに対する免疫性を向上するこ
とができる。基本的に、２つの連続するエラー距離サン
プルが平均されて、その平均が出力される。更新速度ス
ケーラ機能内のプロセスに起因するオーバヘッドは、サ
ンプル速度の待ち時間を１クロックサイクル増加するに
すぎず、これはタイミングループ収束を大きく劣化する
ものではない。
ー引出機能から出力されたエラー距離ｚk がフィルタ処
理されて、αｚk ＋Δｋの関係で表わされる、結果とし
て生じるローパスフィルタ処理されたエラー距離を与え
る。このエラー距離は次に速度スケーリングされて、た
とえば初期エラー距離クロック速度の半分のサンプルグ
ループエラー距離測定値ｖk をもたらす。ループ５４内
のディジタル−アナログコンバータ（ＤＡＣ）機能に与
えられるのにエラー距離の半分の速度を用い、かつタイ
ミングＤＡＣを１／２ＡＤＣＬＫ速度でクロック動作さ
せることによって、ディジタル−アナログインタフェー
スで電力消費およびノイズに対する免疫性を向上するこ
とができる。基本的に、２つの連続するエラー距離サン
プルが平均されて、その平均が出力される。更新速度ス
ケーラ機能内のプロセスに起因するオーバヘッドは、サ
ンプル速度の待ち時間を１クロックサイクル増加するに
すぎず、これはタイミングループ収束を大きく劣化する
ものではない。
【００３９】高利得捕捉モードタイミングエラー推定値
は以下によって表わされる。 ｚk a ＝−ｘk ｘ＾k-1 ＋ｘk-1 ｘ＾k …（１） なお本明細書中ｘ＾はｘの上に＾を付したものを意味す
る。タイミングエラー引出機能内で、以下の関係が得ら
れる。
は以下によって表わされる。 ｚk a ＝−ｘk ｘ＾k-1 ＋ｘk-1 ｘ＾k …（１） なお本明細書中ｘ＾はｘの上に＾を付したものを意味す
る。タイミングエラー引出機能内で、以下の関係が得ら
れる。
【００４０】 ｘ＾k ＝ｓｉｇｎｕｍ（ｘk −ηk ） …（２） ｘ≧０のとき、ｓｉｇｎｕｍ（ｘ）＝＋１であり、ｘ＜
０のときは−１であり、 ηk ＝Ｅ・ｘ＾k-2 …（３） ここでＥはプログラム可能な定数である。ディジタルロ
ーパスフィルタ機能は以下をもたらす。
０のときは−１であり、 ηk ＝Ｅ・ｘ＾k-2 …（３） ここでＥはプログラム可能な定数である。ディジタルロ
ーパスフィルタ機能は以下をもたらす。
【００４１】Δk+1 ＝Δk ＋βｚk …（４） 捕捉モードにおける位相利得スケーリング機能αは以下
によって定義される。
によって定義される。
【００４２】αa ＝２-n1 ＋２-n2 …（５） ここでｎ１は０ないし７であり、ｎ２は１ないし８であ
る。捕捉モードにおける周波数利得スケーリング機能β
は以下によって定義される。
る。捕捉モードにおける周波数利得スケーリング機能β
は以下によって定義される。
【００４３】βa ＝２-m1 ＋２-m2 …（６） ここでｍ１は１ないし８であり、ｍ２は２ないし９であ
る。
る。
【００４４】更新速度スケーラ機能は、以下の機能に従
うサンプルグループエラー距離測定値ｖk を与え、偶数
タイミングサンプルの場合 ｖk ＝１／２［（αｚk ＋Δk ）＋（αｚk-1 ＋Δk-1 ）］ …（７） となり、奇数タイミングパルスの場合 ｖk ＝ｖk-1 …（８） となり、これによってタイミングＤＡＣに与えられるエ
ラー距離のクロック速度を半分にする。
うサンプルグループエラー距離測定値ｖk を与え、偶数
タイミングサンプルの場合 ｖk ＝１／２［（αｚk ＋Δk ）＋（αｚk-1 ＋Δk-1 ）］ …（７） となり、奇数タイミングパルスの場合 ｖk ＝ｖk-1 …（８） となり、これによってタイミングＤＡＣに与えられるエ
ラー距離のクロック速度を半分にする。
【００４５】低利得タイミングトラッキングモードタイ
ミングエラー推定値は、以下によって表わされる。
ミングエラー推定値は、以下によって表わされる。
【００４６】 ｚk t ＝−ｙk ｙ＾k-1 ＋ｙk-1 ｙ＾k …（９） タイミングエラー引出機能において、以下の関係が得ら
れる。
れる。
【００４７】ｙk ＞ＴＨＰであれば、ｙ＾k ＝１であ
り、−ＴＨＰ≦ｙk ≦ＴＨＰであれば、ｙ＾k ＝０であ
り、 ｙk ＜−ＴＨＰであれば、ｙ＾k ＝−１である。 …（１０） ここでＴＨＰはプログラム可能なしきい値である。
り、−ＴＨＰ≦ｙk ≦ＴＨＰであれば、ｙ＾k ＝０であ
り、 ｙk ＜−ＴＨＰであれば、ｙ＾k ＝−１である。 …（１０） ここでＴＨＰはプログラム可能なしきい値である。
【００４８】上の式（４）によって与えられるディジタ
ルローパスフィルタ機能は、式（９）のｚk t が式
（１）のｚk a の代わりに用いられることを除いては、
捕捉中と同じ機能をトラッキング中にも発生する。低利
得トラッキングモードにおける位相利得スケーリング機
能αは以下によって定義される。
ルローパスフィルタ機能は、式（９）のｚk t が式
（１）のｚk a の代わりに用いられることを除いては、
捕捉中と同じ機能をトラッキング中にも発生する。低利
得トラッキングモードにおける位相利得スケーリング機
能αは以下によって定義される。
【００４９】αt ＝２-n3 ＋２-n4 …（１１） ここでｎ３は０ないし７であり、ｎ４は１ないし８であ
る。
る。
【００５０】低利得トラッキングモードにおける周波数
利得スケーリング機能βは以下によって定義される。
利得スケーリング機能βは以下によって定義される。
【００５１】βt ＝２-m3 ＋２-m4 …（１２） ここでｍ３は１ないし８であり、ｍ４は２ないし９であ
る。
る。
【００５２】更新速度スケーラ機能も同様に、捕捉モー
ド中に用いられるのと同じ機能（６）に従ってトラッキ
ングモード中もサンプルグループエラー距離推定値ｖk
を与え、したがって上述の項もトラッキングに関して変
更される。トラッキング値はより狭い帯域幅タイミング
ループとなり、トラッキングモード中の信号対雑音比が
優れたものとなり、これによって図５のディスクドライ
ブ１０のデータトラッキングおよびリードバック動作の
際の安定性および頑強性が促進される。
ド中に用いられるのと同じ機能（６）に従ってトラッキ
ングモード中もサンプルグループエラー距離推定値ｖk
を与え、したがって上述の項もトラッキングに関して変
更される。トラッキング値はより狭い帯域幅タイミング
ループとなり、トラッキングモード中の信号対雑音比が
優れたものとなり、これによって図５のディスクドライ
ブ１０のデータトラッキングおよびリードバック動作の
際の安定性および頑強性が促進される。
【００５３】しかしながら、本発明の原理によって修正
されなければ、上述のタイミングループは、図６に示さ
れ、かつ上述したような不所望の位相ステップＰＳをも
たらす。この位相ステップは、回復された未修正のプリ
アンブルにおけるアンダーシュートの影響に直接起因す
る、タイミングループにおける位相ロックエラーを示
す。
されなければ、上述のタイミングループは、図６に示さ
れ、かつ上述したような不所望の位相ステップＰＳをも
たらす。この位相ステップは、回復された未修正のプリ
アンブルにおけるアンダーシュートの影響に直接起因す
る、タイミングループにおける位相ロックエラーを示
す。
【００５４】図５に戻って、ＰＲＭＬサンプリングディ
ジタルデータチャネルはまた、たとえば１次利得制御ル
ープ回路６４を含む。利得ループ６４は、ディジタルＦ
ＩＲフィルタ４８の出力から条件付けされたデータサン
プルを受取り、利得エラー距離をもたらし、これがディ
ジタルからアナログに変換されて、サンプリングディジ
タルデータチャネルのアナログ前端のＶＧＡ３９を制御
するように与えられる。例示的な利得ループ６４および
関連する回路ならびに機能の詳細は、同一譲受人に譲受
された、１９９２年８月２７日に出願の「ＰＲＭＬクラ
スＩＶサンプリングデータ検出チャネルのためのマルチ
モード利得制御ループ（Multi-Mode Gain Control Loop
for PRML Class IV Sampling Data Detection Channe
l）」と題される同時係属中の米国特許出願連続番号第
０７／９３６，７４２号、すなわち米国特許番号第５，
３４１，２４９号に記載され、その開示をここに引用に
よって援用する。
ジタルデータチャネルはまた、たとえば１次利得制御ル
ープ回路６４を含む。利得ループ６４は、ディジタルＦ
ＩＲフィルタ４８の出力から条件付けされたデータサン
プルを受取り、利得エラー距離をもたらし、これがディ
ジタルからアナログに変換されて、サンプリングディジ
タルデータチャネルのアナログ前端のＶＧＡ３９を制御
するように与えられる。例示的な利得ループ６４および
関連する回路ならびに機能の詳細は、同一譲受人に譲受
された、１９９２年８月２７日に出願の「ＰＲＭＬクラ
スＩＶサンプリングデータ検出チャネルのためのマルチ
モード利得制御ループ（Multi-Mode Gain Control Loop
for PRML Class IV Sampling Data Detection Channe
l）」と題される同時係属中の米国特許出願連続番号第
０７／９３６，７４２号、すなわち米国特許番号第５，
３４１，２４９号に記載され、その開示をここに引用に
よって援用する。
【００５５】上述のように、修正されなければ、アンダ
ーシュート誘起ＩＳＩ等のコヒーレントＩＳＩが、図２
に示されるように周期的１／４Ｔプリアンブルパターン
のリードバックに加わり得る。ＩＳＩは、プリアンブル
正弦波ピークの見かけの振幅を実際よりも高く（または
低く）することを引き起こす恐れがあり、誤ったチャネ
ル利得につながる。この現象は、図６の「利得」と示し
たグラフに表わされる。このグラフにおいて、利得振幅
は、右の縦方向の端に沿って示される。プリアンブルに
ゼロが挿入されなければ、たとえば、約０．９５ないし
１．０の利得の不所望の利得ステップＧＳが、ランダム
ユーザデータの始めの部分に起こる。しかしながら、以
下に説明する本発明の原理に従って符号化プロセスの際
にデータストリームにゼロが挿入されれば、１／４Ｔプ
リアンブルフィールドのゼロ挿入部分において利得制御
が上昇し、公称のたとえば１．０の利得制御のあたりで
僅かに振動する。この振動は、ランダムデータパターン
にユーザデータフィールドの始めで遭遇すれば停止す
る。
ーシュート誘起ＩＳＩ等のコヒーレントＩＳＩが、図２
に示されるように周期的１／４Ｔプリアンブルパターン
のリードバックに加わり得る。ＩＳＩは、プリアンブル
正弦波ピークの見かけの振幅を実際よりも高く（または
低く）することを引き起こす恐れがあり、誤ったチャネ
ル利得につながる。この現象は、図６の「利得」と示し
たグラフに表わされる。このグラフにおいて、利得振幅
は、右の縦方向の端に沿って示される。プリアンブルに
ゼロが挿入されなければ、たとえば、約０．９５ないし
１．０の利得の不所望の利得ステップＧＳが、ランダム
ユーザデータの始めの部分に起こる。しかしながら、以
下に説明する本発明の原理に従って符号化プロセスの際
にデータストリームにゼロが挿入されれば、１／４Ｔプ
リアンブルフィールドのゼロ挿入部分において利得制御
が上昇し、公称のたとえば１．０の利得制御のあたりで
僅かに振動する。この振動は、ランダムデータパターン
にユーザデータフィールドの始めで遭遇すれば停止す
る。
【００５６】ここで図４を参照して、薄膜ヘッド２６か
らのアンダーシュートの位置（間隔）に依存して、たと
えば２つのゼロがプリアンブルフィールドに挿入されれ
ば、これらのゼロは、図７に示されるようにＰＲ４プリ
アンブル正弦波群の位相を１８０°逆にする効果を有す
る。図４にグラフで示されるタイプのゼロ挿入の効果
は、図６において、従来の位相ステップＰＳおよびユー
ザデータフィールドに先行するプリアンブルの増分内に
見られる。ゼロがプリアンブルパターンにその書込の際
に挿入されれば、同期データチャネルは、プリアンブル
からユーザデータへの遷移の際に大きな位相ステップＰ
Ｓまたは利得ステップＧＳを何ら示さない。図６に示さ
れるように、タイミング位相および利得制御は、ゼロ挿
入間隔の間に公称位相および利得値のあたりで僅かに振
動する傾向があり、いかなるステップもなくデータパタ
ーンのランダムユーザデータを追跡する傾向にある。
らのアンダーシュートの位置（間隔）に依存して、たと
えば２つのゼロがプリアンブルフィールドに挿入されれ
ば、これらのゼロは、図７に示されるようにＰＲ４プリ
アンブル正弦波群の位相を１８０°逆にする効果を有す
る。図４にグラフで示されるタイプのゼロ挿入の効果
は、図６において、従来の位相ステップＰＳおよびユー
ザデータフィールドに先行するプリアンブルの増分内に
見られる。ゼロがプリアンブルパターンにその書込の際
に挿入されれば、同期データチャネルは、プリアンブル
からユーザデータへの遷移の際に大きな位相ステップＰ
Ｓまたは利得ステップＧＳを何ら示さない。図６に示さ
れるように、タイミング位相および利得制御は、ゼロ挿
入間隔の間に公称位相および利得値のあたりで僅かに振
動する傾向があり、いかなるステップもなくデータパタ
ーンのランダムユーザデータを追跡する傾向にある。
【００５７】図６のデータはまた、本発明のゼロ挿入方
法が、種々のゼロ挿入周期にわたって非常に効果的であ
ることを示している。２６Ｔ、２８Ｔ、３０Ｔおよび３
２Ｔの周期は、図６のタイミング位相トレースとなり、
ユーザデータフィールドの始めにおいてランダムユーザ
データの公称位相のあたりで僅かに振動し、ゼロ挿入に
関するこれらのタイミング周期のいかなるものも、修正
されないプリアンブルパターンに存在する大きなタイミ
ング位相ステップＰＳとはならない。
法が、種々のゼロ挿入周期にわたって非常に効果的であ
ることを示している。２６Ｔ、２８Ｔ、３０Ｔおよび３
２Ｔの周期は、図６のタイミング位相トレースとなり、
ユーザデータフィールドの始めにおいてランダムユーザ
データの公称位相のあたりで僅かに振動し、ゼロ挿入に
関するこれらのタイミング周期のいかなるものも、修正
されないプリアンブルパターンに存在する大きなタイミ
ング位相ステップＰＳとはならない。
【００５８】図６は、公称値への概ねでの迅速な収束を
もたらすように位相および周波数利得値（αおよびβ）
ならびにチャネル振幅利得値（μ）がハイレベルに設定
されるときの高利得領域を示している点において、かな
り略図であることに注目されたい。図６において、位相
および利得グラフの双方の高利得部分の直後に、ゼロ挿
入のない低利得の領域が示されている。この領域は、位
相ＰＬＬタイミングループ５４および利得制御ループ６
４が誤った位相および利得値に収束する傾向を示すため
のものであり、結果として生じる不所望の位相ステップ
ＰＳおよび利得ステップＧＳは、ユーザデータに遭遇す
ると発生する。図６において、ゼロ挿入領域は、１／４
Ｔプリアンブルフィールドの低利得部分の最後の約３分
の１に課せられるように示されており、ユーザデータの
始めにおける位相ステップＰＳおよび利得ステップＧＳ
を排除する際の位相および利得の双方に対する、本発明
に従うゼロ挿入の有益な効果を示している。実用におい
て、ゼロ挿入領域は１／４Ｔプリアンブルフィールドの
低利得部分の始めから始まり、ゼロ挿入を遅延する理由
もその必要もなく、図６に示される長さと比較してプリ
アンブルフィールドの長さを低減する。
もたらすように位相および周波数利得値（αおよびβ）
ならびにチャネル振幅利得値（μ）がハイレベルに設定
されるときの高利得領域を示している点において、かな
り略図であることに注目されたい。図６において、位相
および利得グラフの双方の高利得部分の直後に、ゼロ挿
入のない低利得の領域が示されている。この領域は、位
相ＰＬＬタイミングループ５４および利得制御ループ６
４が誤った位相および利得値に収束する傾向を示すため
のものであり、結果として生じる不所望の位相ステップ
ＰＳおよび利得ステップＧＳは、ユーザデータに遭遇す
ると発生する。図６において、ゼロ挿入領域は、１／４
Ｔプリアンブルフィールドの低利得部分の最後の約３分
の１に課せられるように示されており、ユーザデータの
始めにおける位相ステップＰＳおよび利得ステップＧＳ
を排除する際の位相および利得の双方に対する、本発明
に従うゼロ挿入の有益な効果を示している。実用におい
て、ゼロ挿入領域は１／４Ｔプリアンブルフィールドの
低利得部分の始めから始まり、ゼロ挿入を遅延する理由
もその必要もなく、図６に示される長さと比較してプリ
アンブルフィールドの長さを低減する。
【００５９】本願発明者は、タイミングおよび利得ルー
プが図６に示されるステップ振幅から整定し、やはり図
６に示されるように公称タイミング位相および利得制御
レベルのあたりで振動するのに、ゼロ挿入の約２連続
（たとえば３２Ｔ）周期を必要とすることを見出した。
整定される周期はまた、特定のディジタルチャネル設計
にも依存する。
プが図６に示されるステップ振幅から整定し、やはり図
６に示されるように公称タイミング位相および利得制御
レベルのあたりで振動するのに、ゼロ挿入の約２連続
（たとえば３２Ｔ）周期を必要とすることを見出した。
整定される周期はまた、特定のディジタルチャネル設計
にも依存する。
【００６０】ここで図５を参照して、ゼロ挿入回路の一
例が、先に参照した「ディジタル適応型イコライゼーシ
ョンを備えるＰＲＭＬクラスＩＶサンプリングデータ検
出を用いるディスクドライブ」と題される１９９２年８
月２７日出願の米国特許出願連続番号第０７／９３７，
０６４号に記載されるものにディジタルチャネルの書込
モード部分内のハードウェア論理素子を幾つか加えたも
のとして示される。この具体的な例では、ゼロ挿入マル
チプレクサ１２０が、ＥＮＤＥＣ／ＳＥＲＤＥＳ３２か
ら１／ωプリコーダ３４に至る直列データ経路に挿入さ
れる。マルチプレクサ１２０は、ユーザデータフィール
ドの書込中にＷＲＩＴＥ＿ＤＡＴＡを選択し、プリアン
ブルフィールドの書込中に１および第２のマルチプレク
サ１２２によって与えられた挿入された０の出力を選択
する。図５に示される新しい回路の残りは、マルチプレ
クサ１２２を制御するのに関する。
例が、先に参照した「ディジタル適応型イコライゼーシ
ョンを備えるＰＲＭＬクラスＩＶサンプリングデータ検
出を用いるディスクドライブ」と題される１９９２年８
月２７日出願の米国特許出願連続番号第０７／９３７，
０６４号に記載されるものにディジタルチャネルの書込
モード部分内のハードウェア論理素子を幾つか加えたも
のとして示される。この具体的な例では、ゼロ挿入マル
チプレクサ１２０が、ＥＮＤＥＣ／ＳＥＲＤＥＳ３２か
ら１／ωプリコーダ３４に至る直列データ経路に挿入さ
れる。マルチプレクサ１２０は、ユーザデータフィール
ドの書込中にＷＲＩＴＥ＿ＤＡＴＡを選択し、プリアン
ブルフィールドの書込中に１および第２のマルチプレク
サ１２２によって与えられた挿入された０の出力を選択
する。図５に示される新しい回路の残りは、マルチプレ
クサ１２２を制御するのに関する。
【００６１】Ｎビットレジスタ１２４は、アンダーシュ
ート間の周期に関連するように選択される、たとえば３
２の予め定められたカウントを与える。図２を参照され
たい。この周期は、特定の、たとえば薄膜ヘッド２６の
極幅の特性に関連し、ディスクドライブの設計の一部と
して特定される／測定される。Ｎビットレジスタ１２４
にロードされた値は、たとえばディスクドライブ初期化
の間にディスクドライブマイクロコントローラ（図示せ
ず）によってロードされ得る。ディスクドライブ内のヘ
ッドからヘッドまでの極幅の特性に大きな変化がある場
合には、プリアンブルパターンの書込の際に異なるヘッ
ド２６のために異なる数が選択され、用いられてもよ
く、それによってＰＲＭＬサンプリングデータ検出チャ
ネルを用いるディスクドライブにおけるより安価なヘッ
ドの使用を促進する。
ート間の周期に関連するように選択される、たとえば３
２の予め定められたカウントを与える。図２を参照され
たい。この周期は、特定の、たとえば薄膜ヘッド２６の
極幅の特性に関連し、ディスクドライブの設計の一部と
して特定される／測定される。Ｎビットレジスタ１２４
にロードされた値は、たとえばディスクドライブ初期化
の間にディスクドライブマイクロコントローラ（図示せ
ず）によってロードされ得る。ディスクドライブ内のヘ
ッドからヘッドまでの極幅の特性に大きな変化がある場
合には、プリアンブルパターンの書込の際に異なるヘッ
ド２６のために異なる数が選択され、用いられてもよ
く、それによってＰＲＭＬサンプリングデータ検出チャ
ネルを用いるディスクドライブにおけるより安価なヘッ
ドの使用を促進する。
【００６２】Ｎビットデクリメンタ１２６は、経路１３
６上のロード信号に応答して、Ｎビットレジスタ１２４
から予め定められたカウンタ値を受取る。ＡＮＤゲート
１２８は経路１３０上の「Ｔセル」クロック速度のデー
タセルクロック信号と、経路１３２上のＮＥＷ＿ＰＲＥ
ＡＭＢＬＥ信号とを組合せ、Ｎビットデクリメンタ１２
６を減分するためのＤＥＣ＿ＣＬＫ信号を与える。経路
１３４上のクリア信号は、リセットシーケンスの一部と
してＮビットデクリメンタで保持されている値をクリア
するために用いられる。Ｎビットデクリメンタ１２６か
らのパラレルビット位置出力はＮＯＲゲート１３８に与
えられ、これがＮビットデクリメンタ１２６がゼロカウ
ントにいつ達したかを定める。これに達すると、真信号
がＮＯＲゲート１３８によって経路１３６にアサートさ
れ、これによってＮビットデクリメンタ１２６は、Ｎビ
ットレジスタ１２４に保持されたカウンタ値を再ロード
する。同時に、真信号はＯＲゲート１４０を通過し、Ｎ
ＥＷ＿ＰＲＥＡＭＢＬＥの時間の間に、ゲート１４４を
介して通過して、ゼロ挿入マルチプレクサ１２２をトグ
ルする。この真信号は、２ゼロ対の第１のゼロを表わ
し、これはプリアンブル信号ストリームに挿入される。
６上のロード信号に応答して、Ｎビットレジスタ１２４
から予め定められたカウンタ値を受取る。ＡＮＤゲート
１２８は経路１３０上の「Ｔセル」クロック速度のデー
タセルクロック信号と、経路１３２上のＮＥＷ＿ＰＲＥ
ＡＭＢＬＥ信号とを組合せ、Ｎビットデクリメンタ１２
６を減分するためのＤＥＣ＿ＣＬＫ信号を与える。経路
１３４上のクリア信号は、リセットシーケンスの一部と
してＮビットデクリメンタで保持されている値をクリア
するために用いられる。Ｎビットデクリメンタ１２６か
らのパラレルビット位置出力はＮＯＲゲート１３８に与
えられ、これがＮビットデクリメンタ１２６がゼロカウ
ントにいつ達したかを定める。これに達すると、真信号
がＮＯＲゲート１３８によって経路１３６にアサートさ
れ、これによってＮビットデクリメンタ１２６は、Ｎビ
ットレジスタ１２４に保持されたカウンタ値を再ロード
する。同時に、真信号はＯＲゲート１４０を通過し、Ｎ
ＥＷ＿ＰＲＥＡＭＢＬＥの時間の間に、ゲート１４４を
介して通過して、ゼロ挿入マルチプレクサ１２２をトグ
ルする。この真信号は、２ゼロ対の第１のゼロを表わ
し、これはプリアンブル信号ストリームに挿入される。
【００６３】第２のゼロもまた、フリップフロップ１４
２によって加えられ、これは真信号によってトグルさ
れ、クロックＡＮＤゲート１２８からの経路上のＤＥＣ
＿ＣＬＫ信号によってクロック動作される。したがっ
て、フリップフロップ１４２は、ＯＲゲート１４０およ
びＡＮＤゲート１４４を介してその真の出力をアサート
させることによって第１のゼロに続いて第２のゼロを加
え、ゼロ挿入マルチプレクサ１２２を、第２のゼロを挿
入するためのトグルされたまたはゼロ挿入モードに維持
する。
２によって加えられ、これは真信号によってトグルさ
れ、クロックＡＮＤゲート１２８からの経路上のＤＥＣ
＿ＣＬＫ信号によってクロック動作される。したがっ
て、フリップフロップ１４２は、ＯＲゲート１４０およ
びＡＮＤゲート１４４を介してその真の出力をアサート
させることによって第１のゼロに続いて第２のゼロを加
え、ゼロ挿入マルチプレクサ１２２を、第２のゼロを挿
入するためのトグルされたまたはゼロ挿入モードに維持
する。
【００６４】新しいプリアンブルカウントダウン係数回
路１４６（データシーケンサ１５の回路内に含まれても
よい）およびＮＯＲゲート１４８が設けられて、ＮＥＷ
＿ＰＲＥＡＭＢＬＥウィンドウを発生およびアサート
し、このウィンドウは、タイミングループが高利得モー
ドから低利得モードに切換わると開始し、ユーザデータ
フィールドに達するまで継続する。このＮＥＷ＿ＰＲＥ
ＡＭＢＬＥウィンドウは経路１３２上でアサートされ
て、ＤＥＣ＿ＣＬＫ ＡＮＤゲート１２８を可能化し、
かつこの発明の原理に従ってゼロ対挿入の間隔を時間で
示す。
路１４６（データシーケンサ１５の回路内に含まれても
よい）およびＮＯＲゲート１４８が設けられて、ＮＥＷ
＿ＰＲＥＡＭＢＬＥウィンドウを発生およびアサート
し、このウィンドウは、タイミングループが高利得モー
ドから低利得モードに切換わると開始し、ユーザデータ
フィールドに達するまで継続する。このＮＥＷ＿ＰＲＥ
ＡＭＢＬＥウィンドウは経路１３２上でアサートされ
て、ＤＥＣ＿ＣＬＫ ＡＮＤゲート１２８を可能化し、
かつこの発明の原理に従ってゼロ対挿入の間隔を時間で
示す。
【００６５】磁気データトランスデューサヘッド構造に
よって記録された周期的プリアンブルパターンの再生か
ら生じるアンダーシュートの現象に関して本発明を説明
したが、周期的一定周波数バーストに応答して予測可能
な消去されていないＩＳＩ特性を示すいかなる磁気ヘッ
ド構造も、本発明の原理を適用することから利益を得る
ことは当業者には容易に明らかとなるであろう。
よって記録された周期的プリアンブルパターンの再生か
ら生じるアンダーシュートの現象に関して本発明を説明
したが、周期的一定周波数バーストに応答して予測可能
な消去されていないＩＳＩ特性を示すいかなる磁気ヘッ
ド構造も、本発明の原理を適用することから利益を得る
ことは当業者には容易に明らかとなるであろう。
【００６６】本発明の一実施例を説明したが、本発明の
目的が十分に達成されることが認められ、本発明の範囲
および精神を逸脱することなく、本発明の構造における
多くの変更および様々な実施例および応用例が当業者に
は理解されるであろう。この開示および説明は単に例示
的なものであり、いかなる意味においてもそれを制限す
るものではない。
目的が十分に達成されることが認められ、本発明の範囲
および精神を逸脱することなく、本発明の構造における
多くの変更および様々な実施例および応用例が当業者に
は理解されるであろう。この開示および説明は単に例示
的なものであり、いかなる意味においてもそれを制限す
るものではない。
【図１】移動する磁気記憶媒体に近接して並置された薄
膜磁気ヘッドの概略的な拡大図である。
膜磁気ヘッドの概略的な拡大図である。
【図２】図１の薄膜磁気ヘッドにおいて誘起されるよう
な主信号遷移から、たとえば−１６Ｔおよび＋１６Ｔ間
隔の２つのアンダーシュートによって制限される感知さ
れた主磁束遷移のグラフである。
な主信号遷移から、たとえば−１６Ｔおよび＋１６Ｔ間
隔の２つのアンダーシュートによって制限される感知さ
れた主磁束遷移のグラフである。
【図３】ユーザデータストリームにおいてアンダーシュ
ートの影響を低減するための先行技術のディジタル極先
端フィルタの簡略化されたブロック図である。
ートの影響を低減するための先行技術のディジタル極先
端フィルタの簡略化されたブロック図である。
【図４】本発明の原理に従う、図２に示されたアンダー
シュート誘起ＩＳＩの不所望な影響を消去するための、
たとえば１／４Ｔ正弦波プリアンブル内の３２Ｔ間隔に
おける位相フリップ値の投入を示す、時間の面にわたっ
てのプリコーダディジタル信号入力、書込電流値、およ
びＰＲ４データサンプルの群のグラフの図である。
シュート誘起ＩＳＩの不所望な影響を消去するための、
たとえば１／４Ｔ正弦波プリアンブル内の３２Ｔ間隔に
おける位相フリップ値の投入を示す、時間の面にわたっ
てのプリコーダディジタル信号入力、書込電流値、およ
びＰＲ４データサンプルの群のグラフの図である。
【図５】図４の修正された１／４Ｔプリアンブルを達成
するための、本発明の原理に従って変形されたディスク
ドライブＰＲＭＬサンプリングデータ検出データチャネ
ルのブロック図である。
するための、本発明の原理に従って変形されたディスク
ドライブＰＲＭＬサンプリングデータ検出データチャネ
ルのブロック図である。
【図６】１／４Ｔプリアンブルフィールド中の「位相」
として示されるタイミングループ位相捕捉の幾つかの例
と、「利得」と示される利得振幅制御捕捉の幾つかの例
とを示すグラフの図である。
として示されるタイミングループ位相捕捉の幾つかの例
と、「利得」と示される利得振幅制御捕捉の幾つかの例
とを示すグラフの図である。
【図７】等化されたアナログ１／４Ｔプリアンブル信号
振幅対時間のグラフであり、本発明の原理に従うプリア
ンブル書込の際のゼロ挿入から生じる位相フリッピング
を示す図である。
振幅対時間のグラフであり、本発明の原理に従うプリア
ンブル書込の際のゼロ挿入から生じる位相フリッピング
を示す図である。
２６ 薄膜ヘッド ２８ プリアンプ ３４ プリコーダ ５４ タイミングループ ６４ 利得ループ
Claims (20)
- 【請求項１】 書込モードおよび再生モードを有し、Ｐ
ＲＭＬサンプリングデータ検出チャネルを備え、かつヘ
ッドトランスデューサ構造と前記ヘッドトランスデュー
サ構造に対して相対的に移動する磁気記憶媒体とを備え
るデータ記憶装置において、記録された周期的プリアン
ブルパターンとユーザデータフィールドとの間の遷移に
おいてアンダーシュート誘起タイミング位相ステップを
排除するための方法であって、 前記記録された周期的プリアンブルパターンの再生モー
ドにおいて前記ヘッドトランスデューサ構造内で誘起さ
れた主磁束遷移応答に関してアンダーシュート事象の周
期性が既知であり、前記方法は、 書込モードの間に前記ユーザデータフィールドに先行し
て前記磁気データ記憶チャネルに前記プリアンブルパタ
ーンを書込む際に、アンダーシュート事象の前記周期性
に関連した周期性で前記プリアンブルパターンの位相を
変えるステップと、 再生モードの間に、前記プリアンブルパターンを前記磁
気記憶媒体から読出し、前記ＰＲＭＬサンプリングデー
タ検出チャネルを介してリードバック信号を送り、タイ
ミング調整制御信号を発生するステップと、 前記タイミング調整制御信号に従って、前記リードバッ
ク信号に、前記ＰＲＭＬサンプリングデータ検出チャネ
ル内でディジタルデータサンプリングタイミングループ
を位相ロックさせるステップとを含み、 それによって、さもなければ前記記録されたプリアンブ
ルパターンと前記ユーザフィールドとの間の遷移で起こ
っていたであろうアンダーシュート誘起タイミング位相
ステップが排除される、方法。 - 【請求項２】 アンダーシュートの前記関連した周期性
で前記プリアンブルパターンの位相を変える前記ステッ
プは、波形の位相を約１８０°シフトするステップを含
む、請求項１に記載の方法。 - 【請求項３】 前記プリアンブルパターンの位相を約１
８０°変える前記ステップが、前記新たなプリアンブル
フィールドの書込中に１／ω（以下、ωは下の式によっ
て定義される）プリコーダ手段に至る１のディジタルデ
ータストリームにゼロを選択的に挿入するステップを含
む、請求項２に記載の方法。 【数１】 - 【請求項４】 回転データ記憶ディスクと、前記ディス
クにデータを書込みかつ前記ディスクからデータを読出
し、測定可能な周期的アンダーシュート特性を示すデー
タトランスデューサヘッドと、前記データ記憶表面へ
の、およびそれからのユーザデータブロックを順序づけ
るためのシーケンサと、部分応答クラスＩＶ信号を前記
ディスクに書込むためのディジタル書込モードチャネル
とを備えるハードディスクドライブであって、前記ハー
ドディスクドライブの書込モード中に前記書込モードチ
ャネルは、前記シーケンサと、データを符号化して符号
化されたデータを直列データストリームに直列化するＥ
ＮＤＥＣ／ＳＥＲＤＥＳと、前記ＥＮＤＥＣ／ＳＥＲＤ
ＥＳからの直列データの代わりに前記直列データストリ
ームにプリアンブル生成データ値のストリームを挿入す
るためのプリアンブル挿入マルチプレクサと、予め定め
られたコードに従って前記直列データストリームをプリ
コードするプリコーダと、書込予備補償／ドライバと、
ヘッド選択回路と、前記データトランスデューサとを直
列に相互接続して含み、前記書込モードチャネルはさら
に、データのディスクへの書込中にプリアンブルフィー
ルド間隔に関して前記プリアンブル挿入マルチプレクサ
に与えられた１のストリームにゼロを挿入することによ
ってプリアンブルフィールドを選択的に位相シフトする
ためのゼロ挿入回路を含み、前記ゼロ挿入回路は、前記
データトランスデューサヘッドの前記周期的アンダーシ
ュート特性に従う、ハードディスクドライブ。 - 【請求項５】 部分応答最大尤度クラスＩＶサンプリン
グデータ検出チャネルを前記ハードディスクドライブの
読出モード中にさらに備え、前記データ検出チャネル
は、前記データトランスデューサヘッドからの直列デー
タストリーム経路において、プリアンプと、アナログフ
ィルタ／イコライザと、フラッシュアナログ−ディジタ
ルコンバータと、適応型ディジタル有限インパルス応答
フィルタと、ビタビ検出器と、前記直列データストリー
ムを前記予め定められたコードに従ってポストコードす
るためのポストコーダと、前記符号化された直列データ
ストリームをデシリアライズし、前記符号化された直列
データストリームを符号化されないユーザデータ値にデ
コードするためのＥＮＤＥＣ／ＳＥＲＤＥＳと、前記シ
ーケンサとを含み、さらに、フラッシュアナログ−ディ
ジタルコンバータをクロック動作させ、直列経路に選択
的に接続されて、前記プリアンブルフィールドと後続の
ユーザデータフィールドとの間の間隔において位相ステ
ップを示すことなく前記位相シフトされたプリアンブル
フィールドに対して位相ロックを達成するためのディジ
タルタイミングループをさらに備える、請求項４に記載
のハードディスクドライブ。 - 【請求項６】 前記プリコーダは、１／ωに従って書込
モード中に前記直列データストリームをプリコードし、
前記ポストコーダは、ωに従ってサンプリングデータ検
出中に前記直列データストリームをポストコードする、
請求項５に記載のハードディスクドライブ。 - 【請求項７】 前記ゼロ挿入回路が、前記データトラン
スデューサヘッドの前記周期的アンダーシュート特性の
周期に関連するカウントを反復的にロードされて、ゼロ
挿入の位置を記すロールオーバカウント値へ減分して、
前記プリアンブルフィールドの書込中に前記プリアンブ
ル挿入マルチプレクサに１の代わりに０を与えるための
デクリメンタを含む、請求項４に記載のハードディスク
ドライブ。 - 【請求項８】 前記データトランスデューサヘッドが薄
膜データトランスデューサヘッドを含む、請求項４に記
載のハードディスクドライブ。 - 【請求項９】 前記ディジタルタイミングループが、前
記フラッシュアナログ−ディジタルコンバータの出力か
らの生のデータサンプルおよび前記適応型ディジタル有
限インパルス応答フィルタの出力からの条件づけされた
データサンプルの１つを前記ディジタルタイミングルー
プに選択的に与えるためのタイミングマルチプレクサを
含む、請求項５に記載のハードディスクドライブ。 - 【請求項１０】 前記プリアンブルフィールドの第１の
部分におけるタイミング捕捉の初期間隔における高位相
利得および高周波数利得係数と、前記プリアンブルフィ
ールドと後続のユーザデータフィールドとの間の間隔に
おける位相ステップを排除するように位相シフトされて
いる前記プリアンブルフィールドの後続の部分における
低位相利得および低周波数利得係数とを切換えるため
の、前記ディジタルタイミングループ内の手段をさらに
含む、請求項５に記載のハードディスクドライブ。 - 【請求項１１】 部分応答最大尤度クラスＩＶサンプリ
ングデータ検出チャネルを前記ハードディスクドライブ
の読出モード中にさらに備え、前記データ検出チャネル
は、前記データトランスデューサヘッドからの直列デー
タストリーム経路において、プリアンプと、アナログフ
ィルタ／イコライザと、フラッシュアナログ−ディジタ
ルコンバータと、適応型ディジタル有限インパルス応答
フィルタと、ビタビ検出器と、前記直列データストリー
ムを前記予め定められたコードに従ってポストコードす
るためのポストコーダと、前記符号化された直列データ
ストリームをデシリアライズし、前記符号化された直列
データストリームを符号化されないユーザデータ値にデ
コードするためのＥＮＤＥＣ／ＳＥＲＤＥＳと、前記シ
ーケンサとを含み、さらに前記サンプリングデータ検出
チャネルのアナログ振幅を制御し、前記直列経路に選択
的に接続されて、前記プリアンブルフィールドと後続の
ユーザデータフィールドとの間の間隔において振幅ステ
ップを示すことなく前記位相シフトされたプリアンブル
フィールドに対してチャネル振幅制御捕捉を達成するた
めのディジタル利得制御回路を備える、請求項４に記載
のハードディスクドライブ。 - 【請求項１２】 前記プリコーダは、１／ωに従って書
込モード中に前記直列データストリームをプリコード
し、前記ポストコーダは、ωに従ってサンプリングデー
タ検出中に前記直列データストリームをポストコードす
る、請求項１１に記載のハードディスクドライブ。 - 【請求項１３】 前記ディジタル利得制御回路が、前記
適応型ディジタル有限インパルス応答フィルタの出力か
ら条件づけされたデータサンプルを受取る、請求項１１
に記載のハードディスクドライブ。 - 【請求項１４】 前記プリアンブルフィールドの第１の
部分におけるタイミング捕捉の初期間隔における高チャ
ネル振幅利得係数と、前記プリアンブルフィールドと前
記後続のユーザデータフィールドとの間の間隔における
位相ステップを排除するように位相シフトされている前
記プリアンブルフィールドの後続の部分における低チャ
ネル振幅利得係数とを切換えるための、前記ディジタル
利得制御回路内の手段をさらに含む、請求項１１に記載
のハードディスクドライブ。 - 【請求項１５】 前記部分応答最大尤度クラスＩＶサン
プリングデータ検出チャネルが、前記プリアンプと前記
アナログフィルタ／イコライザとの間に接続される可変
利得アンプ手段をさらに含み、前記ディジタル利得制御
回路は、アナログに変換されて前記可変利得アンプ手段
を制御するように与えられるディジタル利得エラー距離
を発生し、出力する、請求項１１に記載のハードディス
クドライブ。 - 【請求項１６】 磁気記憶媒体から、前記磁気媒体に対
して相対的に移動するヘッド構造の読出素子によって再
生されている、周期的プリアンブルパターンと隣接した
後続のランダムユーザデータパターンとの間の遷移で起
こるであろうアンダーシュート誘起タイミング位相ステ
ップを排除するための方法であって、前記プリアンブル
パターンと前記データパターンは、ＰＲＭＬサンプルデ
ータ再生チャネルを介して渡され、その際に前記磁気記
憶媒体からの再生中に前記ヘッド構造によって引き起こ
されるアンダーシュート事象の周期性が既知であり、前
記方法は書込動作中に、 プリアンブルパターンジェネレータ内で、変化されない
周期的プリアンブルパターンを発生するステップと、 前記アンダーシュート事象の前記周期性に関連して前記
周期的プリアンブルパターンを、変えられた電気的プリ
アンブルパターンに変えるステップと、 前記変えられた電気的プリアンブルパターンで前記ヘッ
ド構造の書込素子を動作させて、変更された磁束プリア
ンブルパターンを前記媒体に書込むステップとを含み、 前記方法は、再生中に前記読出素子を介して、 前記ヘッド構造で前記変更された磁束プリアンブルパタ
ーンの電気アナログを再生して、再生波形を生成するス
テップと、 サンプル量子化手段で量子化し、前記ＰＲＭＬサンプル
データ再生チャネル内で前記再生波形を処理して、再生
プリアンブルパターンを検出するステップと、 前記再生プリアンブルパターンからタイミング位相調整
制御信号を発生するステップと、 前記ＰＲＭＬディジタル磁気データ再生チャネルのタイ
ミング回路内でタイミング位相調整を制御するために前
記タイミング位相調整制御信号を与え、前記隣接した後
続のユーザデータフィールド内の前記ユーザデータの再
生量子化および処理の直前に前記制御信号で量子化タイ
ミングを調整するステップとを備える、方法。 - 【請求項１７】 前記周期的プリアンブルパターンを変
える前記ステップが、前記変えられた電気的プリアンブ
ルパターンに対応する、結果として生じる書込電流波形
の位相において約１８０°のシフトを引き起こす、請求
項１６に記載の方法。 - 【請求項１８】 前記結果として生じる書込電流波形を
約１８０°位相シフトする前記ステップが、前記周期的
プリアンブルパターンの変更中に、前記プリアンブルパ
ターンジェネレータから１／ωプリコーダ手段に至る１
のディジタルデータストリームにゼロを選択的に挿入す
るステップを含む、請求項１７に記載の方法。 - 【請求項１９】 前記再生プリアンブルパターンから利
得調整制御信号を発生するステップと、 前記隣接した後続のユーザデータフィールド内の前記ユ
ーザデータの再生量子化および処理の直前に、前記ＰＲ
ＭＬディジタル磁気データ再生チャネルの利得制御回路
内の利得を制御するために前記利得調整制御信号を与え
るステップとをさらに含む、請求項１６に記載の方法。 - 【請求項２０】 再生モード中に、前記磁気記憶媒体か
ら前記プリアンブルパターンを読出し、前記ＰＲＭＬサ
ンプリングデータ検出チャネルを介して前記リードバッ
ク信号を渡し、利得調整制御信号を発生するステップ
と、 前記利得調整制御信号で前記ＰＲＭＬサンプリングデー
タ検出チャネル内の利得制御回路の利得振幅を調整する
ステップとをさらに含み、 それによって、前記記録されたプリアンブルパターンと
前記ユーザデータフィールドとの間の遷移でさもなけれ
ば起こるであろうアンダーシュート誘起利得ステップが
排除される、請求項１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US22290894A | 1994-04-05 | 1994-04-05 | |
| US222908 | 1994-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836706A true JPH0836706A (ja) | 1996-02-06 |
| JP2715057B2 JP2715057B2 (ja) | 1998-02-16 |
Family
ID=22834233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7078903A Expired - Lifetime JP2715057B2 (ja) | 1994-04-05 | 1995-04-04 | データ記憶装置においてアンダーシュート誘起タイミング位相ステップを排除する方法およびハードディスクドライブ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5600502A (ja) |
| EP (1) | EP0676754A2 (ja) |
| JP (1) | JP2715057B2 (ja) |
| KR (1) | KR950034207A (ja) |
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| JP4151600B2 (ja) * | 2003-10-30 | 2008-09-17 | 日本電気株式会社 | 情報再生方法および情報再生装置 |
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