JPH0836883A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0836883A JPH0836883A JP6175079A JP17507994A JPH0836883A JP H0836883 A JPH0836883 A JP H0836883A JP 6175079 A JP6175079 A JP 6175079A JP 17507994 A JP17507994 A JP 17507994A JP H0836883 A JPH0836883 A JP H0836883A
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- precharge
- bank
- banks
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Abstract
(57)【要約】
【目的】 プリチャージタイミングが他のコマンドの障
害にならない使いやすい半導体記憶装置を提供する。 【構成】 モードセット設定回路４から出力されるモー
ドセット信号ＭＳが“Ｈ”のとき、プリチャージ信号発
生回路５は、プリチャージ開示信号Ｐ０〜Ｐ７のうちバ
ンクアドレス信号により指定されたバンク以外のすべて
のバンクに対するプリチャージ開始信号を活性化する。
また、モードセット信号ＭＳが“Ｌ”のとき、バンクア
ドレス信号により指定されたバンクに対応するプリチャ
ージ開始信号のみを活性化する。したがって、モードセ
ット信号ＭＳに応じて所定のバンクのみをプリチャージ
したり、その他のすべてのバンクを同時にプリチャージ
したりすることができる。
害にならない使いやすい半導体記憶装置を提供する。 【構成】 モードセット設定回路４から出力されるモー
ドセット信号ＭＳが“Ｈ”のとき、プリチャージ信号発
生回路５は、プリチャージ開示信号Ｐ０〜Ｐ７のうちバ
ンクアドレス信号により指定されたバンク以外のすべて
のバンクに対するプリチャージ開始信号を活性化する。
また、モードセット信号ＭＳが“Ｌ”のとき、バンクア
ドレス信号により指定されたバンクに対応するプリチャ
ージ開始信号のみを活性化する。したがって、モードセ
ット信号ＭＳに応じて所定のバンクのみをプリチャージ
したり、その他のすべてのバンクを同時にプリチャージ
したりすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、複数のバンクを備える同期型半導体記憶装置
に関するものである。
し、特に、複数のバンクを備える同期型半導体記憶装置
に関するものである。
【０００２】
【従来の技術】近年のＭＰＵ（マイクロプロセッサ）の
高速化に伴い、主記憶装置として用いられるＤＲＡＭ
（ダイナミックランダムアクセスメモリ）のアクセスタ
イムおよびサイクルタイムがボトルネックとなって、シ
ステム全体の性能を落とすということがよく言われてい
る。この対策として、システムの性能を向上させるた
め、ＤＲＡＭとＭＰＵとの間にＳＲＡＭ（キャッシュメ
モリ）と呼ばれる高速メモリを備える方法がとられる。
しかしながら、ＳＲＡＭは、ＤＲＡＭに比べて高価なた
め、パーソナルコンピュータ等の比較的安価な装置には
適していない。このため、安価なＤＲＡＭを用いてなお
かつシステムの性能を向上させることが求められてい
る。
高速化に伴い、主記憶装置として用いられるＤＲＡＭ
（ダイナミックランダムアクセスメモリ）のアクセスタ
イムおよびサイクルタイムがボトルネックとなって、シ
ステム全体の性能を落とすということがよく言われてい
る。この対策として、システムの性能を向上させるた
め、ＤＲＡＭとＭＰＵとの間にＳＲＡＭ（キャッシュメ
モリ）と呼ばれる高速メモリを備える方法がとられる。
しかしながら、ＳＲＡＭは、ＤＲＡＭに比べて高価なた
め、パーソナルコンピュータ等の比較的安価な装置には
適していない。このため、安価なＤＲＡＭを用いてなお
かつシステムの性能を向上させることが求められてい
る。
【０００３】上記の要望に対する１つの答えとして、Ｄ
ＲＡＭをシステムクロックに同期させて連続した数ビッ
ト（たとえば８ビット）に高速アクセスすることが可能
なＳＤＲＡＭ（同期型ダイナミックランダムアクセスメ
モリ）と呼ばれるものが提案されている。
ＲＡＭをシステムクロックに同期させて連続した数ビッ
ト（たとえば８ビット）に高速アクセスすることが可能
なＳＤＲＡＭ（同期型ダイナミックランダムアクセスメ
モリ）と呼ばれるものが提案されている。
【０００４】以下、従来の半導体記憶装置として上記の
ＳＤＲＡＭについて図面を参照しながら説明する。図１
０は、従来の半導体記憶装置の主要部の構成を示すブロ
ック図である。
ＳＤＲＡＭについて図面を参照しながら説明する。図１
０は、従来の半導体記憶装置の主要部の構成を示すブロ
ック図である。
【０００５】図１０を参照して、半導体記憶装置は、プ
リチャージ信号発生回路１０５、バンクＢ１０、Ｂ１１
を含む。バンクＢ１０は、ロウ系制御回路１０６、ワー
ドドライバ１０７、トランジスタＱ１０１〜Ｑ１０４、
キャパシタＣ１０１、ビット線ＢＬ、／ＢＬ、ワード線
ＷＬ、センスアンプ１０８を含む。バンクＢ１１もバン
クＢ１０と同様の構成を有している。
リチャージ信号発生回路１０５、バンクＢ１０、Ｂ１１
を含む。バンクＢ１０は、ロウ系制御回路１０６、ワー
ドドライバ１０７、トランジスタＱ１０１〜Ｑ１０４、
キャパシタＣ１０１、ビット線ＢＬ、／ＢＬ、ワード線
ＷＬ、センスアンプ１０８を含む。バンクＢ１１もバン
クＢ１０と同様の構成を有している。
【０００６】プリチャージコマンドが入力されると、プ
リチャージ信号発生回路１０５からバンクＢ１０、Ｂ１
１へプリチャージ開始信号Ｐ０、Ｐ１が出力される。プ
リチャージ開始信号Ｐ０、Ｐ１がバンクＢ１０、Ｂ１１
のロウ系制御回路１０６、１１６に入力される。このと
き、ロウ系制御回路１０６、１１６は、ワードドライバ
活性化信号φ０１、φ１１をワードドライバ１０７、１
１７へ非活性状態で出力し、また、センスアンプ活性化
信号φ０２、φ１２をセンスアンプ１０８、１１８へ非
活性状態で出力し、さらに、ビット線プリチャージ信号
φ０３、φ１３を活性化状態で出力する。この結果、ワ
ード線ＷＬの電位が立下り、ビット線ＢＬ、／ＢＬはプ
リチャージ電圧Ｖｂｌレベルにプリチャージされる。
リチャージ信号発生回路１０５からバンクＢ１０、Ｂ１
１へプリチャージ開始信号Ｐ０、Ｐ１が出力される。プ
リチャージ開始信号Ｐ０、Ｐ１がバンクＢ１０、Ｂ１１
のロウ系制御回路１０６、１１６に入力される。このと
き、ロウ系制御回路１０６、１１６は、ワードドライバ
活性化信号φ０１、φ１１をワードドライバ１０７、１
１７へ非活性状態で出力し、また、センスアンプ活性化
信号φ０２、φ１２をセンスアンプ１０８、１１８へ非
活性状態で出力し、さらに、ビット線プリチャージ信号
φ０３、φ１３を活性化状態で出力する。この結果、ワ
ード線ＷＬの電位が立下り、ビット線ＢＬ、／ＢＬはプ
リチャージ電圧Ｖｂｌレベルにプリチャージされる。
【０００７】次に、８つのバンクを有する従来の半導体
記憶装置について説明する。図１１は、従来の他の半導
体記憶装置の主要部の構成を示すブロック図である。
記憶装置について説明する。図１１は、従来の他の半導
体記憶装置の主要部の構成を示すブロック図である。
【０００８】図１１を参照して、半導体記憶装置は、プ
リチャージ信号発生回路１０５ａ、バンクＢ１０〜Ｂ１
７を含む。プリチャージコマンドが入力されると、プリ
チャージ信号発生回路１０５ａから各バンクＢ１０〜Ｂ
１７へプリチャージ開始信号Ｐ０〜Ｐ７がそれぞれ出力
される。バンクＢ１０〜Ｂ１７は、図１０に示すバンク
Ｂ１０、Ｂ１１と同様の構成を有し、同様に動作するの
で、以下その説明を省略する。
リチャージ信号発生回路１０５ａ、バンクＢ１０〜Ｂ１
７を含む。プリチャージコマンドが入力されると、プリ
チャージ信号発生回路１０５ａから各バンクＢ１０〜Ｂ
１７へプリチャージ開始信号Ｐ０〜Ｐ７がそれぞれ出力
される。バンクＢ１０〜Ｂ１７は、図１０に示すバンク
Ｂ１０、Ｂ１１と同様の構成を有し、同様に動作するの
で、以下その説明を省略する。
【０００９】次に、上記のように構成された半導体記憶
装置の動作について説明する。図１２は、図１１に示す
半導体記憶装置の動作の説明するためのタイミングチャ
ートである。
装置の動作について説明する。図１２は、図１１に示す
半導体記憶装置の動作の説明するためのタイミングチャ
ートである。
【００１０】従来のＤＲＡＭでは、ロウアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳというコントロール信号に同期してアドレス信号お
よび入力データ等を取込んで動作させていたのに対し、
ＳＤＲＡＭでは、システムクロックＣＬＫの立上がりエ
ッジに応答して、ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、アドレス
信号、データ等を取込み、所定の動作を行なう。上記の
ように外部クロックであるシステムクロックＣＬＫに同
期させて動作させることの利点としては、アドレス等の
スキュー（タイミングのずれ）によるデータ入出力のマ
ージンを確保せずにすみ、サイクルタイムを高速化でき
ること等が挙げれる。また、システムによっては、連続
した数ビットにアクセスする頻度が高い場合があり、こ
の場合の連続アクセスタイムを高速にすることによっ
て、平均アクセスタイムをＳＲＡＭに匹敵させることが
可能となる。
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳというコントロール信号に同期してアドレス信号お
よび入力データ等を取込んで動作させていたのに対し、
ＳＤＲＡＭでは、システムクロックＣＬＫの立上がりエ
ッジに応答して、ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、アドレス
信号、データ等を取込み、所定の動作を行なう。上記の
ように外部クロックであるシステムクロックＣＬＫに同
期させて動作させることの利点としては、アドレス等の
スキュー（タイミングのずれ）によるデータ入出力のマ
ージンを確保せずにすみ、サイクルタイムを高速化でき
ること等が挙げれる。また、システムによっては、連続
した数ビットにアクセスする頻度が高い場合があり、こ
の場合の連続アクセスタイムを高速にすることによっ
て、平均アクセスタイムをＳＲＡＭに匹敵させることが
可能となる。
【００１１】図１２を参照して、時刻Ｔ１において、シ
ステムクロック信号ＣＬＫの立上がりエッジに応答し
て、外部から入力される制御信号（ロウアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ／ＣＡ
Ｓ、アドレス信号Ａ０〜Ａ１０、データＤ０〜Ｄ７等）
が取込まれる。アドレス信号Ａ０〜Ａ１０は、行アドレ
ス信号Ｘと列アドレス信号Ｙとが時分割的に多重化され
て与えられる。ロウアドレスストローブ信号／ＲＡＳ
が、クロック信号ＣＬＫの立上がりエッジにおいて、活
性状態の“Ｌ”にあるとき、アドレス信号Ａ０〜Ａ１０
が行アドレス信号Ｘとして取込まれる。
ステムクロック信号ＣＬＫの立上がりエッジに応答し
て、外部から入力される制御信号（ロウアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ／ＣＡ
Ｓ、アドレス信号Ａ０〜Ａ１０、データＤ０〜Ｄ７等）
が取込まれる。アドレス信号Ａ０〜Ａ１０は、行アドレ
ス信号Ｘと列アドレス信号Ｙとが時分割的に多重化され
て与えられる。ロウアドレスストローブ信号／ＲＡＳ
が、クロック信号ＣＬＫの立上がりエッジにおいて、活
性状態の“Ｌ”にあるとき、アドレス信号Ａ０〜Ａ１０
が行アドレス信号Ｘとして取込まれる。
【００１２】次に、時刻Ｔ４において、コラムアドレス
ストローブ信号／ＣＡＳが、クロック信号ＣＬＫの立上
がりエッジにおいて活性状態の“Ｌ”にあるとき、アド
レス信号Ａ０〜Ａ９が列アドレス信号Ｙとして取込まれ
る。取込まれた行アドレス信号Ｘおよび列アドレス信号
Ｙに応じて、ＳＤＲＡＭ内の行および列の選択動作が行
なわれる。行アドレスストローブ信号／ＲＡＳが“Ｌ”
に立下がった後所定のクロック期間（図１２では、６ク
ロックサイクル）が経過した後、最初の８ビットのデー
タが出力される。以降、クロック信号ＣＬＫの立上がり
に応答して順次データが出力される。
ストローブ信号／ＣＡＳが、クロック信号ＣＬＫの立上
がりエッジにおいて活性状態の“Ｌ”にあるとき、アド
レス信号Ａ０〜Ａ９が列アドレス信号Ｙとして取込まれ
る。取込まれた行アドレス信号Ｘおよび列アドレス信号
Ｙに応じて、ＳＤＲＡＭ内の行および列の選択動作が行
なわれる。行アドレスストローブ信号／ＲＡＳが“Ｌ”
に立下がった後所定のクロック期間（図１２では、６ク
ロックサイクル）が経過した後、最初の８ビットのデー
タが出力される。以降、クロック信号ＣＬＫの立上がり
に応答して順次データが出力される。
【００１３】書込動作時においては、行アドレス信号Ｘ
の取込みは、データ読出時と同様である。クロック信号
ＣＬＫの立上がりエッジにおいて、コラムアドレススト
ローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ
がともに活性状態の“Ｌ”のとき、列アドレス信号Ｙが
取込まれるとともに、そのときに与えられていたデータ
Ｄ０が最初の書込データとして取込まれる。取込まれた
ロウアドレスストローブ信号／ＲＡＳおよびコラムアド
レスストローブ信号／ＣＡＳの立下りに応答し、ＳＤＲ
ＡＭ内部においては、行および列の選択動作が実行され
る。さらにクロック信号ＣＬＫに同期して順次入力デー
タＤ１〜Ｄ７が取込まれ、順次所定のメモリセルに入力
データＤ０〜Ｄ７が書込まれる。
の取込みは、データ読出時と同様である。クロック信号
ＣＬＫの立上がりエッジにおいて、コラムアドレススト
ローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ
がともに活性状態の“Ｌ”のとき、列アドレス信号Ｙが
取込まれるとともに、そのときに与えられていたデータ
Ｄ０が最初の書込データとして取込まれる。取込まれた
ロウアドレスストローブ信号／ＲＡＳおよびコラムアド
レスストローブ信号／ＣＡＳの立下りに応答し、ＳＤＲ
ＡＭ内部においては、行および列の選択動作が実行され
る。さらにクロック信号ＣＬＫに同期して順次入力デー
タＤ１〜Ｄ７が取込まれ、順次所定のメモリセルに入力
データＤ０〜Ｄ７が書込まれる。
【００１４】次に、プリチャージ動作について説明す
る。時刻Ｔ１３において、クロック信号ＣＬＫの立上が
りエッジにおいて、ロウアドレスストローブ信号／ＲＡ
Ｓが“Ｌ”、コラムアドレスストローブ信号／ＣＡＳが
“Ｈ”、ライトイネーブル信号／ＷＥが“Ｌ”のときプ
リチャージ動作が開始される。プリチャージコマンド入
力時において、アドレス信号Ａ１０が“Ｌ”のとき、バ
ンクアドレス信号ＢＡにより指定されたバンクのプリチ
ャージが行なわれ、アドレス信号Ａ１０が“Ｈ”のとき
にすべてのバンクのプリチャージが行なわれる。プリチ
ャージ期間（図１２では、２クロック）後、つまり時刻
Ｔ１５において、次のリード／ライトサイクルを開始す
ることができる。
る。時刻Ｔ１３において、クロック信号ＣＬＫの立上が
りエッジにおいて、ロウアドレスストローブ信号／ＲＡ
Ｓが“Ｌ”、コラムアドレスストローブ信号／ＣＡＳが
“Ｈ”、ライトイネーブル信号／ＷＥが“Ｌ”のときプ
リチャージ動作が開始される。プリチャージコマンド入
力時において、アドレス信号Ａ１０が“Ｌ”のとき、バ
ンクアドレス信号ＢＡにより指定されたバンクのプリチ
ャージが行なわれ、アドレス信号Ａ１０が“Ｈ”のとき
にすべてのバンクのプリチャージが行なわれる。プリチ
ャージ期間（図１２では、２クロック）後、つまり時刻
Ｔ１５において、次のリード／ライトサイクルを開始す
ることができる。
【００１５】また、ＳＤＲＡＭでは、図１０および図１
１に示すように複数バンクという概念が導入されてい
る。これは、内部のメモリアレイを複数に分割して考
え、それぞれのバンクを活性化（ワード線を立上げ、セ
ンスアンプを動作させる）、プリチャージ等をほぼ独立
に行なえるというものである。ＤＲＡＭでは、アクセス
を行なう前に必ずプリチャージを行なわなければならな
いが、この動作がサイクルタイムをアクセスタイムのほ
ぼ２倍にしている原因となっている。ところで、図１０
に示すように内部を２バンクに分割すると、バンクＢ１
０をアクセスしている間にバンクＢ１１をプリチャージ
しておけば、バンクＢ１１はプリチャージ時間なしでア
クセスすることができる。このようにして、バンクＢ１
０およびＢ１１に対して交互にアクセス／プリチャージ
を行なうことにより、プリチャージによるロスタイムを
削減することができる。
１に示すように複数バンクという概念が導入されてい
る。これは、内部のメモリアレイを複数に分割して考
え、それぞれのバンクを活性化（ワード線を立上げ、セ
ンスアンプを動作させる）、プリチャージ等をほぼ独立
に行なえるというものである。ＤＲＡＭでは、アクセス
を行なう前に必ずプリチャージを行なわなければならな
いが、この動作がサイクルタイムをアクセスタイムのほ
ぼ２倍にしている原因となっている。ところで、図１０
に示すように内部を２バンクに分割すると、バンクＢ１
０をアクセスしている間にバンクＢ１１をプリチャージ
しておけば、バンクＢ１１はプリチャージ時間なしでア
クセスすることができる。このようにして、バンクＢ１
０およびＢ１１に対して交互にアクセス／プリチャージ
を行なうことにより、プリチャージによるロスタイムを
削減することができる。
【００１６】また、上記の従来のＳＤＲＡＭでは、プリ
チャージコマンドの設定により、所定されたバンクのプ
リチャージであるシングルバンクプリチャージ、または
全バンクのプリチャージを行なう。
チャージコマンドの設定により、所定されたバンクのプ
リチャージであるシングルバンクプリチャージ、または
全バンクのプリチャージを行なう。
【００１７】まず、シングルバンクプリチャージについ
て説明する。図１１を参照して、バンクＢ１０がアクテ
ィブ状態にあるとき、他のバンクＢ１１〜Ｂ１７をプリ
チャージさせる場合、たとえば、バンクＢ１１→Ｂ１２
→Ｂ１３→Ｂ１４→Ｂ１５→Ｂ１６→Ｂ１７の順に個々
にプリチャージコマンドを７回入力し、入力したプリチ
ャージコマンドに応じてプリチャージ信号発生回路１０
５ａからプリチャージ開始信号Ｐ１〜Ｐ７がそれぞれ出
力される。この結果、アクティブ状態にあるバンクＢ１
０以外のバンクＢ１１〜Ｂ１７が順次プリチャージされ
る。したがって、バンク数が多くなるとその分だけプリ
チャージコマンドを入力するサイクルが増えて、後述す
るように他のコマンド入力に支障を来すタイミングが現
れる。
て説明する。図１１を参照して、バンクＢ１０がアクテ
ィブ状態にあるとき、他のバンクＢ１１〜Ｂ１７をプリ
チャージさせる場合、たとえば、バンクＢ１１→Ｂ１２
→Ｂ１３→Ｂ１４→Ｂ１５→Ｂ１６→Ｂ１７の順に個々
にプリチャージコマンドを７回入力し、入力したプリチ
ャージコマンドに応じてプリチャージ信号発生回路１０
５ａからプリチャージ開始信号Ｐ１〜Ｐ７がそれぞれ出
力される。この結果、アクティブ状態にあるバンクＢ１
０以外のバンクＢ１１〜Ｂ１７が順次プリチャージされ
る。したがって、バンク数が多くなるとその分だけプリ
チャージコマンドを入力するサイクルが増えて、後述す
るように他のコマンド入力に支障を来すタイミングが現
れる。
【００１８】次に、全バンクプリチャージの場合につい
て説明する。アクティブ状態にあるバンクＢ１０がプリ
チャージ開始可能なタイミングになったとき以外の場合
にしか、全バンクプリチャージコマンドを入力すること
ができない。したがって、全バンクプリチャージでは、
１つのバンクがアクティブ状態にあるとき、他のバンク
をプリチャージさせるというインタリーブの特徴を失う
ことになる。
て説明する。アクティブ状態にあるバンクＢ１０がプリ
チャージ開始可能なタイミングになったとき以外の場合
にしか、全バンクプリチャージコマンドを入力すること
ができない。したがって、全バンクプリチャージでは、
１つのバンクがアクティブ状態にあるとき、他のバンク
をプリチャージさせるというインタリーブの特徴を失う
ことになる。
【００１９】
【発明が解決しようとする課題】上記のように、従来の
ＳＤＲＡＭの内部メモリアレイのバンク数が４または８
以上に増えた場合、シングルバンクプリチャージと全バ
ンクプリチャージだけのプリチャージ方式では、プリチ
ャージコマンドの入力が他のコマンド入力の障害になる
という問題点があった。以下、上記の問題点についさら
に詳細に説明する。
ＳＤＲＡＭの内部メモリアレイのバンク数が４または８
以上に増えた場合、シングルバンクプリチャージと全バ
ンクプリチャージだけのプリチャージ方式では、プリチ
ャージコマンドの入力が他のコマンド入力の障害になる
という問題点があった。以下、上記の問題点についさら
に詳細に説明する。
【００２０】図１３および図１４は、図１１に示す半導
体記憶装置の問題点を説明するための第１および第２の
タイミングチャートである。図１３および図１４では、
バンクＢ１０がライト動作中に他のバンクが従来のシン
グルプリチャージ方式でプリチャージを行なっているタ
イミングを表わしている。
体記憶装置の問題点を説明するための第１および第２の
タイミングチャートである。図１３および図１４では、
バンクＢ１０がライト動作中に他のバンクが従来のシン
グルプリチャージ方式でプリチャージを行なっているタ
イミングを表わしている。
【００２１】まず、図１３を参照して、時刻Ｔ１１にお
いて、アクティブ以外のプリチャージコマンドの入力が
終了している。この結果、バンクＢ１７（最後にプリチ
ャージを行なったバンク）では、プリチャージ期間が３
サイクルとした場合、時刻Ｔ１４においてアクティブ可
能となる。
いて、アクティブ以外のプリチャージコマンドの入力が
終了している。この結果、バンクＢ１７（最後にプリチ
ャージを行なったバンク）では、プリチャージ期間が３
サイクルとした場合、時刻Ｔ１４においてアクティブ可
能となる。
【００２２】一方、図２１に示すタイミングチャートで
は、時刻Ｔ７およびＴ１０においてライトワードマスク
コマンドを入力している。ライトワードマスクとは、Ｄ
ＱＭを活性化つまり“Ｈ”にすることにより、その時点
のすべてのＩ／Ｏの入力データがマスクされる（入力さ
れない）ことをいう。このライトワードマスクコマンド
の入力により、アクティブ以外のバンクのプリチャージ
コマンド入力は、時刻Ｔ１３までかかり、バンクＢ１７
がアクティブ可能となるタイミングは、時刻Ｔ１６とな
る。したがって、図１３のタイミングと比べて、２サイ
クル遅くなってしまう。この結果、バンクのアクティブ
タイミングが遅れるのを避けるため、バンクＢ１０のラ
イト動作中（時刻Ｔ５〜Ｔ１１）において他のバンクを
プリチャージさせることを優先させると、ライトワード
マスクコマンド等のコマンドを入力できなくなるという
問題点が生じていた。
は、時刻Ｔ７およびＴ１０においてライトワードマスク
コマンドを入力している。ライトワードマスクとは、Ｄ
ＱＭを活性化つまり“Ｈ”にすることにより、その時点
のすべてのＩ／Ｏの入力データがマスクされる（入力さ
れない）ことをいう。このライトワードマスクコマンド
の入力により、アクティブ以外のバンクのプリチャージ
コマンド入力は、時刻Ｔ１３までかかり、バンクＢ１７
がアクティブ可能となるタイミングは、時刻Ｔ１６とな
る。したがって、図１３のタイミングと比べて、２サイ
クル遅くなってしまう。この結果、バンクのアクティブ
タイミングが遅れるのを避けるため、バンクＢ１０のラ
イト動作中（時刻Ｔ５〜Ｔ１１）において他のバンクを
プリチャージさせることを優先させると、ライトワード
マスクコマンド等のコマンドを入力できなくなるという
問題点が生じていた。
【００２３】本発明は上記課題を解決するためのもので
あって、プリチャージタイミングが他のコマンド入力の
障害にならない使いやすい半導体記憶装置を提供するこ
とを目的とする。
あって、プリチャージタイミングが他のコマンド入力の
障害にならない使いやすい半導体記憶装置を提供するこ
とを目的とする。
【００２４】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、データを記憶するための複数のバンクと、複
数のバンクの各々に対応して設けられ、対応するバンク
をプリチャージする複数のプリチャージ手段と、複数の
バンクのうちアクセス中のバンク以外のバンクを同時に
プリチャージするように複数のプリチャージ手段を制御
する制御手段とを含む。
憶装置は、データを記憶するための複数のバンクと、複
数のバンクの各々に対応して設けられ、対応するバンク
をプリチャージする複数のプリチャージ手段と、複数の
バンクのうちアクセス中のバンク以外のバンクを同時に
プリチャージするように複数のプリチャージ手段を制御
する制御手段とを含む。
【００２５】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加え、上記制御手段
は、モードセットに応じて、複数のバンクのうちアクセ
ス中のバンク以外のバンクを同時にプリチャージするよ
うに複数のプリチャージ手段を制御する。
１記載の半導体記憶装置の構成に加え、上記制御手段
は、モードセットに応じて、複数のバンクのうちアクセ
ス中のバンク以外のバンクを同時にプリチャージするよ
うに複数のプリチャージ手段を制御する。
【００２６】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加え、上記制御手段
は、バンクアドレス信号をデコードし、バンク指定信号
を出力するデコード手段と、バンク指定信号とモードセ
ットを指定するモードセット信号との排他的論理和を出
力する論理手段とを含む。
２記載の半導体記憶装置の構成に加え、上記制御手段
は、バンクアドレス信号をデコードし、バンク指定信号
を出力するデコード手段と、バンク指定信号とモードセ
ットを指定するモードセット信号との排他的論理和を出
力する論理手段とを含む。
【００２７】請求項４記載の半導体記憶装置は、データ
を記憶するための複数のバンクと、複数のバンクの各々
に対応して設けられ、対応するバンクをプリチャージす
る複数のプリチャージ手段と、外部から入力されるバン
ク指定信号に応じて複数のバンクうち任意のバンクを同
時にプリチャージするように複数のプリチャージ手段を
制御する制御手段とを含む。
を記憶するための複数のバンクと、複数のバンクの各々
に対応して設けられ、対応するバンクをプリチャージす
る複数のプリチャージ手段と、外部から入力されるバン
ク指定信号に応じて複数のバンクうち任意のバンクを同
時にプリチャージするように複数のプリチャージ手段を
制御する制御手段とを含む。
【００２８】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置の構成に加え、上記バンク指定
信号は、プリチャージコマンド入力時に入力される下位
アドレス信号を含む。
４記載の半導体記憶装置の構成に加え、上記バンク指定
信号は、プリチャージコマンド入力時に入力される下位
アドレス信号を含む。
【００２９】
【作用】請求項１ないし請求項３記載の半導体記憶装置
においては、複数のバンクのうちアクセス中のバンク以
外のバンクを同時にプリチャージすることができるの
で、１クロックで特定の複数のバンクを同時にプリチャ
ージすることができる。
においては、複数のバンクのうちアクセス中のバンク以
外のバンクを同時にプリチャージすることができるの
で、１クロックで特定の複数のバンクを同時にプリチャ
ージすることができる。
【００３０】請求項４および請求項５記載の半導体記憶
装置においては、バンク指定信号に応じて複数のバンク
のうち任意のバンクを同時にプリチャージすることがで
きるので、１クロックで特定の複数のバンクをプリチャ
ージすることができる。
装置においては、バンク指定信号に応じて複数のバンク
のうち任意のバンクを同時にプリチャージすることがで
きるので、１クロックで特定の複数のバンクをプリチャ
ージすることができる。
【００３１】
【実施例】以下、本発明の一実施例の半導体記憶装置で
あるＳＤＲＡＭについて図面を参照しながら説明する。
図１は、本発明の一実施例の半導体記憶装置の構成を示
すブロック図である。
あるＳＤＲＡＭについて図面を参照しながら説明する。
図１は、本発明の一実施例の半導体記憶装置の構成を示
すブロック図である。
【００３２】図１を参照して、半導体記憶装置は、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳバッファ１、内部クロ
ック発生回路２、アドレスバッファ３、モードセット設
定回路４、プリチャージ信号発生回路５、バンクＢ０〜
Ｂ７を含む。バンクＢ０〜Ｂ７の各々は、ロウ系制御回
路６、ワードドライバ７、ビット線ＢＬ、／ＢＬ、ワー
ド線ＷＬ、トランジスタＱ１〜Ｑ４、キャパシタＣ１を
含む。図１に示すバンクＢ０〜Ｂ７と図９および図１０
に示すバンクＢ１０〜Ｂ１７とは同様の構成を有し、同
様に動作するので詳細な説明を省略する。
ＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳバッファ１、内部クロ
ック発生回路２、アドレスバッファ３、モードセット設
定回路４、プリチャージ信号発生回路５、バンクＢ０〜
Ｂ７を含む。バンクＢ０〜Ｂ７の各々は、ロウ系制御回
路６、ワードドライバ７、ビット線ＢＬ、／ＢＬ、ワー
ド線ＷＬ、トランジスタＱ１〜Ｑ４、キャパシタＣ１を
含む。図１に示すバンクＢ０〜Ｂ７と図９および図１０
に示すバンクＢ１０〜Ｂ１７とは同様の構成を有し、同
様に動作するので詳細な説明を省略する。
【００３３】内部クロック発生回路２には、外部から外
部クロック信号ＣＬＫが入力され、入力した外部クロッ
ク信号ＣＬＫに応答して内部クロック信号ＣＬＫＩを／
ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳバッファ１およびア
ドレスバッファ３へ出力する。／ＲＡＳ、／ＣＡＳ、／
ＷＥ、／ＣＳバッファ１は、入力した内部クロック信号
ＣＬＫＩに同期して動作し、外部から入力される外部ロ
ウアドレスストローブ／ＲＡＳ、外部コラムアドレスス
トローブ信号／ＣＡＳ、外部ライトイネーブル信号／Ｗ
Ｅ、外部チップセレクト信号／ＣＳをバッファリング
し、ロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥ、チップセレクト信号／ＣＳをモードセット設定回
路４およびプリチャージ信号発生回路５へ出力する。ア
ドレスバッファ３は、内部クロック信号ＣＬＫＩに同期
して動作し、入力した外部アドレス信号Ａをバッファリ
ングし、アドレス信号Ａ０〜Ａ１０をモードセット設定
回路４へ出力し、アドレス信号Ａ１０をプリチャージ信
号発生回路５へ出力する。モードセット設定回路４は、
入力したロウアドレスストローブ信号／ＲＡＳ、コラム
アドレスストローブ信号／ＣＡＳ、ライトイネーブル信
号／ＷＥ、チップセレクト信号／ＣＳ、およびアドレス
信号ＡＤ０〜Ｄ１０に応答して、モードセット信号ＭＳ
をプリチャージ信号発生回路５へ出力する。プリチャー
ジ信号発生回路５は、入力したモードセット信号ＭＳ、
チップセレクト信号／ＣＳ、ロウアドレスストローブ信
号／ＲＡＳ、ライトイネーブル信号／ＷＥ、アドレス信
号Ａ１０に応答して、プリチャージ開始信号Ｐ０〜Ｐ７
をバンクＢ０〜Ｂ７へ出力する。上記の動作により、モ
ードセット設定回路４から出力されるモードセット信号
ＭＳが活性化されると、プリチャージ信号発生回路５
は、同時にプリチャージを行なうバンク数を制御するた
め、所定のプリチャージ開始信号Ｐ０〜Ｐ７を各バンク
Ｂ０〜Ｂ７へそれぞれ出力する。
部クロック信号ＣＬＫが入力され、入力した外部クロッ
ク信号ＣＬＫに応答して内部クロック信号ＣＬＫＩを／
ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳバッファ１およびア
ドレスバッファ３へ出力する。／ＲＡＳ、／ＣＡＳ、／
ＷＥ、／ＣＳバッファ１は、入力した内部クロック信号
ＣＬＫＩに同期して動作し、外部から入力される外部ロ
ウアドレスストローブ／ＲＡＳ、外部コラムアドレスス
トローブ信号／ＣＡＳ、外部ライトイネーブル信号／Ｗ
Ｅ、外部チップセレクト信号／ＣＳをバッファリング
し、ロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥ、チップセレクト信号／ＣＳをモードセット設定回
路４およびプリチャージ信号発生回路５へ出力する。ア
ドレスバッファ３は、内部クロック信号ＣＬＫＩに同期
して動作し、入力した外部アドレス信号Ａをバッファリ
ングし、アドレス信号Ａ０〜Ａ１０をモードセット設定
回路４へ出力し、アドレス信号Ａ１０をプリチャージ信
号発生回路５へ出力する。モードセット設定回路４は、
入力したロウアドレスストローブ信号／ＲＡＳ、コラム
アドレスストローブ信号／ＣＡＳ、ライトイネーブル信
号／ＷＥ、チップセレクト信号／ＣＳ、およびアドレス
信号ＡＤ０〜Ｄ１０に応答して、モードセット信号ＭＳ
をプリチャージ信号発生回路５へ出力する。プリチャー
ジ信号発生回路５は、入力したモードセット信号ＭＳ、
チップセレクト信号／ＣＳ、ロウアドレスストローブ信
号／ＲＡＳ、ライトイネーブル信号／ＷＥ、アドレス信
号Ａ１０に応答して、プリチャージ開始信号Ｐ０〜Ｐ７
をバンクＢ０〜Ｂ７へ出力する。上記の動作により、モ
ードセット設定回路４から出力されるモードセット信号
ＭＳが活性化されると、プリチャージ信号発生回路５
は、同時にプリチャージを行なうバンク数を制御するた
め、所定のプリチャージ開始信号Ｐ０〜Ｐ７を各バンク
Ｂ０〜Ｂ７へそれぞれ出力する。
【００３４】次に、図１に示す内部クロック発生回路２
についてさらに詳細に説明する。図２は、内部クロック
発生回路の構成を示す図である。
についてさらに詳細に説明する。図２は、内部クロック
発生回路の構成を示す図である。
【００３５】図２を参照して、内部クロック発生回路２
は、遅延回路Ｄ１、インバータＧ１、Ｇ２、ＮＡＮＤゲ
ートＧ３を含む。遅延回路Ｄ１には、外部クロック信号
ＣＬＫが入力される。遅延回路Ｄ１の出力はインバータ
Ｇ１を介してＮＡＮＤゲートＧ３へ入力される。また、
ＮＡＮＤゲートＧ３には、外部クロック信号ＣＬＫが入
力される。ＮＡＮＤゲートＧ３の出力は、インバータＧ
２を介して内部クロック信号ＣＬＫＩとして出力され
る。
は、遅延回路Ｄ１、インバータＧ１、Ｇ２、ＮＡＮＤゲ
ートＧ３を含む。遅延回路Ｄ１には、外部クロック信号
ＣＬＫが入力される。遅延回路Ｄ１の出力はインバータ
Ｇ１を介してＮＡＮＤゲートＧ３へ入力される。また、
ＮＡＮＤゲートＧ３には、外部クロック信号ＣＬＫが入
力される。ＮＡＮＤゲートＧ３の出力は、インバータＧ
２を介して内部クロック信号ＣＬＫＩとして出力され
る。
【００３６】上記の構成により、外部クロック信号ＣＬ
Ｋの立上がりで内部クロック信号ＣＬＫＩが立上がり、
遅延回路Ｄ１により所定時間遅延された後、内部クロッ
ク信号ＣＬＫＩが立下がる。この結果、外部クロック信
号ＣＬＫが“Ｈ”となる時間が遅延回路Ｄ１による内部
遅延より長い場合は、外部クロック信号ＣＬＫの“Ｈ”
の時間にかかわらず、内部クロック信号ＣＬＫＩの
“Ｈ”の時間は一定になる。
Ｋの立上がりで内部クロック信号ＣＬＫＩが立上がり、
遅延回路Ｄ１により所定時間遅延された後、内部クロッ
ク信号ＣＬＫＩが立下がる。この結果、外部クロック信
号ＣＬＫが“Ｈ”となる時間が遅延回路Ｄ１による内部
遅延より長い場合は、外部クロック信号ＣＬＫの“Ｈ”
の時間にかかわらず、内部クロック信号ＣＬＫＩの
“Ｈ”の時間は一定になる。
【００３７】次に、図１に示す／ＲＡＳ、／ＣＡＳ、／
ＷＥ、／ＣＳバッファおよびモードセット設定回路につ
いてさらに詳細に説明する。図３は、図１に示す／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥ、／ＣＳバッファおよびモードセ
ット設定回路の構成を示す図である。
ＷＥ、／ＣＳバッファおよびモードセット設定回路につ
いてさらに詳細に説明する。図３は、図１に示す／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥ、／ＣＳバッファおよびモードセ
ット設定回路の構成を示す図である。
【００３８】図３を参照して、／ＲＡＳ、／ＣＡＳ、／
ＷＥ、／ＣＳバッファ１は、ダイナミックラッチＤＬ１
〜ＤＬ４を含む。ダイナミックラッチＤＬ１〜ＤＬ４に
は内部クロック信号ＣＬＫＩがそれぞれ入力される。ま
た、ダイナミックラッチＤＬ１には、外部ロウアドレス
ストローブ信号／ＲＡＳが入力され、ダイナミックラッ
チＤＬ２には外部コラムアドレスストローブ信号／ＣＡ
Ｓが入力され、ダイナミックラッチＤＬ３には外部ライ
トイネーブル信号／ＷＥが入力され、ダイナミックラッ
チＤＬ４には外部チップセレクト信号／ＣＳが入力され
る。ダイナミックラッチＤＬ１〜ＤＬ４は、内部クロッ
ク信号ＣＬＫＩに同期して入力した各制御信号をラッチ
し、モードセット設定回路４へ出力する。
ＷＥ、／ＣＳバッファ１は、ダイナミックラッチＤＬ１
〜ＤＬ４を含む。ダイナミックラッチＤＬ１〜ＤＬ４に
は内部クロック信号ＣＬＫＩがそれぞれ入力される。ま
た、ダイナミックラッチＤＬ１には、外部ロウアドレス
ストローブ信号／ＲＡＳが入力され、ダイナミックラッ
チＤＬ２には外部コラムアドレスストローブ信号／ＣＡ
Ｓが入力され、ダイナミックラッチＤＬ３には外部ライ
トイネーブル信号／ＷＥが入力され、ダイナミックラッ
チＤＬ４には外部チップセレクト信号／ＣＳが入力され
る。ダイナミックラッチＤＬ１〜ＤＬ４は、内部クロッ
ク信号ＣＬＫＩに同期して入力した各制御信号をラッチ
し、モードセット設定回路４へ出力する。
【００３９】次に、図３に示すダイナミックラッチにつ
いてさらに詳細に説明する。図４は、図３に示すダイナ
ミックラッチの構成を示す図である。
いてさらに詳細に説明する。図４は、図３に示すダイナ
ミックラッチの構成を示す図である。
【００４０】図４を参照して、ダイナミックラッチＤＬ
は、ＰＭＯＳトランジスタＱ２１〜Ｑ２４、ＮＭＯＳト
ランジスタＱ２５〜Ｑ２９を含む。
は、ＰＭＯＳトランジスタＱ２１〜Ｑ２４、ＮＭＯＳト
ランジスタＱ２５〜Ｑ２９を含む。
【００４１】トランジスタＱ２１およびＱ２２、Ｑ２３
およびＱ２４、Ｑ２５およびＱ２６、Ｑ２７およびＱ２
８はそれぞれ並列に接続される。トランジスタＱ２１お
よびＱ２２の一端は電源電圧ＶCCを受ける。トランジス
タＱ２１およびＱ２２の他端はトランジスタＱ２５およ
びＱ２６の一端と接続される。トランジスタＱ２５およ
びＱ２６の他端はトランジスタＱ２９の一端と接続され
る。トランジスタＱ２９の他端は接地電位と接続され
る。
およびＱ２４、Ｑ２５およびＱ２６、Ｑ２７およびＱ２
８はそれぞれ並列に接続される。トランジスタＱ２１お
よびＱ２２の一端は電源電圧ＶCCを受ける。トランジス
タＱ２１およびＱ２２の他端はトランジスタＱ２５およ
びＱ２６の一端と接続される。トランジスタＱ２５およ
びＱ２６の他端はトランジスタＱ２９の一端と接続され
る。トランジスタＱ２９の他端は接地電位と接続され
る。
【００４２】トランジスタＱ２３およびＱ２４の一端は
電源電圧ＶCCを受ける。トランジスタＱ２３およびＱ２
４の他端はトランジスタＱ２７およびＱ２８と接続され
る。トランジスタＱ２７およびＱ２８はトランジスタＱ
２９と接続される。
電源電圧ＶCCを受ける。トランジスタＱ２３およびＱ２
４の他端はトランジスタＱ２７およびＱ２８と接続され
る。トランジスタＱ２７およびＱ２８はトランジスタＱ
２９と接続される。
【００４３】トランジスタＱ２１、Ｑ２４、Ｑ２９の各
ゲートにはラッチ信号φＬＥが入力される。トランジス
タＱ２５のゲートには入力信号Ｉｎｐｕｔが入力され
る。トランジスタＱ２８のゲートには基準電圧Ｖref が
入力される。トランジスタＱ２２およびＱ２６のゲート
はトランジスタＱ２３およびＱ２４とトランジスタＱ２
７およびＱ２８との接続点と接続される。トランジスタ
Ｑ２３およびＱ２７のゲートはトランジスタＱ２１およ
びＱ２２とトランジスタＱ２５およびＱ２６との接続点
と接続される。トランジスタＱ２３およびＱ２４とトラ
ンジスタＱ２７とＱ２８との接続点から出力信号Ｏｕｔ
ｐｕｔが出力される。トランジスタＱ２１およびＱ２２
とトランジスタＱ２５およびＱ２６との接続点から出力
信号Ｏｕｔｐｕｔと相補な出力信号／Ｏｕｔｐｕｔが出
力される。
ゲートにはラッチ信号φＬＥが入力される。トランジス
タＱ２５のゲートには入力信号Ｉｎｐｕｔが入力され
る。トランジスタＱ２８のゲートには基準電圧Ｖref が
入力される。トランジスタＱ２２およびＱ２６のゲート
はトランジスタＱ２３およびＱ２４とトランジスタＱ２
７およびＱ２８との接続点と接続される。トランジスタ
Ｑ２３およびＱ２７のゲートはトランジスタＱ２１およ
びＱ２２とトランジスタＱ２５およびＱ２６との接続点
と接続される。トランジスタＱ２３およびＱ２４とトラ
ンジスタＱ２７とＱ２８との接続点から出力信号Ｏｕｔ
ｐｕｔが出力される。トランジスタＱ２１およびＱ２２
とトランジスタＱ２５およびＱ２６との接続点から出力
信号Ｏｕｔｐｕｔと相補な出力信号／Ｏｕｔｐｕｔが出
力される。
【００４４】次に、上記のように構成されたダイナミッ
クラッチの動作について説明する。図５は、図４に示す
ダイナミックラッチの動作を説明するためのタイミング
チャートである。図５を参照して、ラッチ信号φＬＥが
“Ｈ”に立上がると、入力信号Ｉｎｐｕｔがラッチさ
れ、出力信号Ｏｕｔｐｕｔ、／Ｏｕｔｐｕｔが入力信号
Ｉｎｐｕｔの状態に応じて出力される。つまり、入力信
号Ｉｎｐｕｔが“Ｌ”の場合、出力信号Ｏｕｔｐｕｔが
“Ｌ”で出力され、出力信号／Ｏｕｔｐｕｔが“Ｈ”の
状態で出力される。また、入力信号Ｉｎｐｕｔが“Ｈ”
の状態のとき、出力信号Ｏｕｔｐｕｔが“Ｈ”で出力さ
れ、出力信号／Ｏｕｔｐｕｔが“Ｌ”の状態で出力され
る。
クラッチの動作について説明する。図５は、図４に示す
ダイナミックラッチの動作を説明するためのタイミング
チャートである。図５を参照して、ラッチ信号φＬＥが
“Ｈ”に立上がると、入力信号Ｉｎｐｕｔがラッチさ
れ、出力信号Ｏｕｔｐｕｔ、／Ｏｕｔｐｕｔが入力信号
Ｉｎｐｕｔの状態に応じて出力される。つまり、入力信
号Ｉｎｐｕｔが“Ｌ”の場合、出力信号Ｏｕｔｐｕｔが
“Ｌ”で出力され、出力信号／Ｏｕｔｐｕｔが“Ｈ”の
状態で出力される。また、入力信号Ｉｎｐｕｔが“Ｈ”
の状態のとき、出力信号Ｏｕｔｐｕｔが“Ｈ”で出力さ
れ、出力信号／Ｏｕｔｐｕｔが“Ｌ”の状態で出力され
る。
【００４５】再び図３を参照して、モードセット設定回
路について説明する。モードセット設定回路４は、ＮＯ
ＲゲートＧ１１、トランジスタＱ１１、インバータＧ１
２、Ｇ１３、ＡＮＤゲートＧ１４を含む。
路について説明する。モードセット設定回路４は、ＮＯ
ＲゲートＧ１１、トランジスタＱ１１、インバータＧ１
２、Ｇ１３、ＡＮＤゲートＧ１４を含む。
【００４６】ＮＯＲゲートＧ１１はダイナミックラッチ
ＤＬ１〜ＤＬ４から出力される制御信号／ＲＡＳ、／Ｃ
ＡＳ、／ＷＥ、／ＣＳを受け、これらの否定論理和をト
ランジスタＱ１１のゲートへ出力する。トランジスタＱ
１１にはアドレス信号Ａ０〜Ａ１０が入力される。トラ
ンジスタＱ１１は、インバータＧ１２の入力側とインバ
ータＧ１３の出力側と接続される。インバータＧ１２の
出力側はインバータＧ１３の入力側と接続される。イン
バータＧ１３はモードセット用アドレス信号ＭＡ０〜Ｍ
Ａ１０を出力し、インバータＧ１２はモードセット用ア
ドレス信号ＭＡ０〜ＭＡ１０と相補なモードセット用ア
ドレス信号／ＭＡ０〜／ＭＡ１０を出力する。ＡＮＤゲ
ートＧ１４はモードセット用アドレス信号ＭＡ７〜ＭＡ
１０を受け、モードセット信号ＭＳを出力する。
ＤＬ１〜ＤＬ４から出力される制御信号／ＲＡＳ、／Ｃ
ＡＳ、／ＷＥ、／ＣＳを受け、これらの否定論理和をト
ランジスタＱ１１のゲートへ出力する。トランジスタＱ
１１にはアドレス信号Ａ０〜Ａ１０が入力される。トラ
ンジスタＱ１１は、インバータＧ１２の入力側とインバ
ータＧ１３の出力側と接続される。インバータＧ１２の
出力側はインバータＧ１３の入力側と接続される。イン
バータＧ１３はモードセット用アドレス信号ＭＡ０〜Ｍ
Ａ１０を出力し、インバータＧ１２はモードセット用ア
ドレス信号ＭＡ０〜ＭＡ１０と相補なモードセット用ア
ドレス信号／ＭＡ０〜／ＭＡ１０を出力する。ＡＮＤゲ
ートＧ１４はモードセット用アドレス信号ＭＡ７〜ＭＡ
１０を受け、モードセット信号ＭＳを出力する。
【００４７】上記の構成により、外部ロウアドレススト
ローブ信号／ＲＡＳ、外部コラムアドレスストローブ信
号／ＣＡＳ、外部ライトイネーブル信号／ＷＥ、外部チ
ップセレクト信号／ＣＳがそれぞれ活性化されたとき
（“Ｌ”の状態となったとき）、ラッチ回路を構成する
インバータＧ１２およびＧ１３によりアドレス信号ＡＤ
０〜ＡＤ１０がラッチされ、本実施例の場合、アドレス
信号ＡＤ７〜ＡＤ１０が“Ｈ”のとき、モードセット信
号ＭＳが“Ｈ”で出力され、それ以外の場合はモードセ
ット信号ＭＳは“Ｌ”で出力される。上記の動作により
モードセットが行なわれ、モードセット設定回路４から
出力されるモードセット信号ＭＳを用いて後述するよう
にプリチャージの制御を行なう。
ローブ信号／ＲＡＳ、外部コラムアドレスストローブ信
号／ＣＡＳ、外部ライトイネーブル信号／ＷＥ、外部チ
ップセレクト信号／ＣＳがそれぞれ活性化されたとき
（“Ｌ”の状態となったとき）、ラッチ回路を構成する
インバータＧ１２およびＧ１３によりアドレス信号ＡＤ
０〜ＡＤ１０がラッチされ、本実施例の場合、アドレス
信号ＡＤ７〜ＡＤ１０が“Ｈ”のとき、モードセット信
号ＭＳが“Ｈ”で出力され、それ以外の場合はモードセ
ット信号ＭＳは“Ｌ”で出力される。上記の動作により
モードセットが行なわれ、モードセット設定回路４から
出力されるモードセット信号ＭＳを用いて後述するよう
にプリチャージの制御を行なう。
【００４８】次に、図１に示すプリチャージ信号発生回
路についてさらに詳細に説明する。図６は、図１に示す
プリチャージ信号発生回路の構成を示す図である。
路についてさらに詳細に説明する。図６は、図１に示す
プリチャージ信号発生回路の構成を示す図である。
【００４９】図６を参照して、プリチャージ信号発生回
路５は、バンクアドレスデコーダＢＡＤ、ＥＸＯＲゲー
トＧ３０〜Ｇ３７、ＮＡＮＤゲートＧ３８、ＡＮＤゲー
トＧ４０〜Ｇ４８、ＯＲゲートＧ５０〜Ｇ５７を含む。
路５は、バンクアドレスデコーダＢＡＤ、ＥＸＯＲゲー
トＧ３０〜Ｇ３７、ＮＡＮＤゲートＧ３８、ＡＮＤゲー
トＧ４０〜Ｇ４８、ＯＲゲートＧ５０〜Ｇ５７を含む。
【００５０】バンクアドレスデコーダＢＡＤには、複数
のバンクの中から所望のバンクを指定するためのバンク
アドレス信号ＢＡ０〜ＢＡ２が入力される。バンクアド
レスデコーダＢＡＤは、入力したバンクアドレス信号Ｂ
Ａ０〜ＢＡ２をデコードし、バンク指定信号ｂａｎｋ０
〜ｂａｎｋ７をＥＸＯＲゲートＧ３０〜Ｇ３７へ出力す
る。ＥＸＯＲゲートＧ３０〜Ｇ３７にはモードセット信
号ＭＳが入力される。ＮＡＮＤゲートＧ３８にはチップ
セレクト信号／ＣＳ、ロウアドレスストローブ信号／Ｒ
ＡＳ、ライトイネーブル信号／ＷＥがそれぞれ入力され
る。ＮＡＮＤゲートＧ３８の出力信号はＡＮＤゲートＧ
４０〜Ｇ４８へ入力れさる。ＥＸＯＲゲートＧ３０〜Ｇ
３７の出力信号はそれぞれ対応するＡＮＤゲートＧ４０
〜Ｇ４７へ入力される。アドレス信号Ａ１０がＡＮＤゲ
ートＧ４８へ入力される。ＡＮＤゲートＧ４０〜Ｇ４７
の出力信号はそれぞれ対応するＯＲゲートＧ５０〜Ｇ５
７へ入力される。Ｇ５０〜Ｇ５７にはＡＮＤゲートＧ４
８の出力信号が入力される。ＯＲゲートＧ５０〜Ｇ５７
はそれぞれ各バンクに対応したプリチャージ開始信号Ｐ
０〜Ｐ７を出力する。
のバンクの中から所望のバンクを指定するためのバンク
アドレス信号ＢＡ０〜ＢＡ２が入力される。バンクアド
レスデコーダＢＡＤは、入力したバンクアドレス信号Ｂ
Ａ０〜ＢＡ２をデコードし、バンク指定信号ｂａｎｋ０
〜ｂａｎｋ７をＥＸＯＲゲートＧ３０〜Ｇ３７へ出力す
る。ＥＸＯＲゲートＧ３０〜Ｇ３７にはモードセット信
号ＭＳが入力される。ＮＡＮＤゲートＧ３８にはチップ
セレクト信号／ＣＳ、ロウアドレスストローブ信号／Ｒ
ＡＳ、ライトイネーブル信号／ＷＥがそれぞれ入力され
る。ＮＡＮＤゲートＧ３８の出力信号はＡＮＤゲートＧ
４０〜Ｇ４８へ入力れさる。ＥＸＯＲゲートＧ３０〜Ｇ
３７の出力信号はそれぞれ対応するＡＮＤゲートＧ４０
〜Ｇ４７へ入力される。アドレス信号Ａ１０がＡＮＤゲ
ートＧ４８へ入力される。ＡＮＤゲートＧ４０〜Ｇ４７
の出力信号はそれぞれ対応するＯＲゲートＧ５０〜Ｇ５
７へ入力される。Ｇ５０〜Ｇ５７にはＡＮＤゲートＧ４
８の出力信号が入力される。ＯＲゲートＧ５０〜Ｇ５７
はそれぞれ各バンクに対応したプリチャージ開始信号Ｐ
０〜Ｐ７を出力する。
【００５１】上記の構成により、モードセット信号ＭＳ
が“Ｈ”のとき、バンクアドレス信号ＢＡ０〜ＢＡ２に
より指定されたバンク以外のバンクのプリチャージ開始
信号がすべて活性化される。一方、モードセット信号Ｍ
Ｓが“Ｌ”のとき、入力されたバンクアドレス信号ＢＡ
０〜ＢＡ２により指定されたバンクのプリチャージ開始
信号のみが活性化される。また、プリチャージコマンド
入力時に、アドレス信号Ａ１０が“Ｈ”のとき、すべて
のバンクのプリチャージ開始信号Ｐ０〜Ｐ７が活性化さ
れる。
が“Ｈ”のとき、バンクアドレス信号ＢＡ０〜ＢＡ２に
より指定されたバンク以外のバンクのプリチャージ開始
信号がすべて活性化される。一方、モードセット信号Ｍ
Ｓが“Ｌ”のとき、入力されたバンクアドレス信号ＢＡ
０〜ＢＡ２により指定されたバンクのプリチャージ開始
信号のみが活性化される。また、プリチャージコマンド
入力時に、アドレス信号Ａ１０が“Ｈ”のとき、すべて
のバンクのプリチャージ開始信号Ｐ０〜Ｐ７が活性化さ
れる。
【００５２】次に、上記のように構成された半導体記憶
装置の動作について説明する。図７は、図１に示す半導
体記憶装置の動作を説明するためのタイミングチャート
である。
装置の動作について説明する。図７は、図１に示す半導
体記憶装置の動作を説明するためのタイミングチャート
である。
【００５３】図７を参照して、時刻Ｔ１において、モー
ドセットが行なわれる。モードセットとは、上記に説明
したように外部クロック信号ＣＬＫの立上がりエッジの
ときに外部チップセレクト信号／ＣＳ、外部ロウアドレ
スストローブ信号／ＲＡＳ、外部ライトイネーブル信号
／ＷＥを活性化して、そのときに与えられるアドレス信
号Ａによってバースト長等のモードを切換えることであ
る。このモードセットを利用して、本実施例では複数の
バンクのプリチャージを一度に開始させるモードの設定
を行なう。
ドセットが行なわれる。モードセットとは、上記に説明
したように外部クロック信号ＣＬＫの立上がりエッジの
ときに外部チップセレクト信号／ＣＳ、外部ロウアドレ
スストローブ信号／ＲＡＳ、外部ライトイネーブル信号
／ＷＥを活性化して、そのときに与えられるアドレス信
号Ａによってバースト長等のモードを切換えることであ
る。このモードセットを利用して、本実施例では複数の
バンクのプリチャージを一度に開始させるモードの設定
を行なう。
【００５４】次に、時刻Ｔ２において、バンクＢ０が活
性化され、時刻Ｔ３においてバンクＢ０にライトコマン
ドが入力され、バースト長８でデータが書込まれる。次
に、時刻Ｔ４において、プリチャージコマンドが入力さ
れる。プリチャージコマンドの入力時には、バンクアド
レス信号ＢＡ０〜ＢＡ２はバンクＢ０を指定している。
上記のモードセットにより、この場合のプリチャージコ
マンドは、バンクＢ０以外のバンクすなわちバンクＢ１
〜Ｂ７の７個のバンクのプリチャージを同時に開始させ
る。したがって、プリチャージ期間の経過後すなわち時
刻Ｔ５以降において、バンクＢ１〜Ｂ７をそれぞれ活性
化させることが可能となる。
性化され、時刻Ｔ３においてバンクＢ０にライトコマン
ドが入力され、バースト長８でデータが書込まれる。次
に、時刻Ｔ４において、プリチャージコマンドが入力さ
れる。プリチャージコマンドの入力時には、バンクアド
レス信号ＢＡ０〜ＢＡ２はバンクＢ０を指定している。
上記のモードセットにより、この場合のプリチャージコ
マンドは、バンクＢ０以外のバンクすなわちバンクＢ１
〜Ｂ７の７個のバンクのプリチャージを同時に開始させ
る。したがって、プリチャージ期間の経過後すなわち時
刻Ｔ５以降において、バンクＢ１〜Ｂ７をそれぞれ活性
化させることが可能となる。
【００５５】上記のように、本実施例では、複数のバン
クのうちアクセス中のバンク以外のバンクを同時にプリ
チャージしている。したがって、プリチャージコマンド
入力を１サイクルのみで行なうことができ、１クロック
で一度に特定の複数のバンクのプリチャージを開始させ
ることができる。また、アクティブ状態のバンクと他の
バンクのインターリーブ動作を行なうことができる。こ
の結果、プリチャージコマンドにより、たとえば、デー
タマスクのような他のコマンドが入力できないという問
題がなくなる。この結果、プリチャージコマンド形のコ
マンドの障害とならない使いやすい半導体記憶装置を得
ることができる。
クのうちアクセス中のバンク以外のバンクを同時にプリ
チャージしている。したがって、プリチャージコマンド
入力を１サイクルのみで行なうことができ、１クロック
で一度に特定の複数のバンクのプリチャージを開始させ
ることができる。また、アクティブ状態のバンクと他の
バンクのインターリーブ動作を行なうことができる。こ
の結果、プリチャージコマンドにより、たとえば、デー
タマスクのような他のコマンドが入力できないという問
題がなくなる。この結果、プリチャージコマンド形のコ
マンドの障害とならない使いやすい半導体記憶装置を得
ることができる。
【００５６】次に、本発明の他の実施例の半導体記憶装
置であるＳＤＲＡＭについて説明する。以下に説明する
半導体記憶装置は、図１に示す半導体記憶装置のプリチ
ャージ信号発生回路５のみが変更され、その他の構成は
図１に示す半導体記憶装置と同様であるので図示および
詳細な説明を省略する。したがって、異なる部分である
プリチャージ信号発生回路のみについて以下に詳細に説
明する。図８は、本発明の他の実施例の半導体記憶装置
のプリチャージ信号発生回路の構成を示す図である。
置であるＳＤＲＡＭについて説明する。以下に説明する
半導体記憶装置は、図１に示す半導体記憶装置のプリチ
ャージ信号発生回路５のみが変更され、その他の構成は
図１に示す半導体記憶装置と同様であるので図示および
詳細な説明を省略する。したがって、異なる部分である
プリチャージ信号発生回路のみについて以下に詳細に説
明する。図８は、本発明の他の実施例の半導体記憶装置
のプリチャージ信号発生回路の構成を示す図である。
【００５７】図８を参照して、プリチャージ信号発生回
路５ａは、ＡＮＤゲートＧ６０〜Ｇ６７、ＮＡＮＤゲー
トＧ６８を含む。ＡＮＤゲートＧ６０〜Ｇ６７にはそれ
ぞれアドレス信号Ａ０〜Ａ７が入力される。ＮＡＮＤゲ
ートＧ６８にはチップセレクト信号／ＣＳ、ロウアドレ
スストローブ信号／ＲＡＳ、ライトイネーブル信号／Ｗ
Ｅがそれぞれ入力され、その出力信号がＡＮＤゲートＧ
６０〜Ｇ６７へ入力される。ＡＮＤゲートＧ６０〜Ｇ６
７はそれぞれプリチャージ開始信号Ｐ０〜Ｐ７を出力す
る。
路５ａは、ＡＮＤゲートＧ６０〜Ｇ６７、ＮＡＮＤゲー
トＧ６８を含む。ＡＮＤゲートＧ６０〜Ｇ６７にはそれ
ぞれアドレス信号Ａ０〜Ａ７が入力される。ＮＡＮＤゲ
ートＧ６８にはチップセレクト信号／ＣＳ、ロウアドレ
スストローブ信号／ＲＡＳ、ライトイネーブル信号／Ｗ
Ｅがそれぞれ入力され、その出力信号がＡＮＤゲートＧ
６０〜Ｇ６７へ入力される。ＡＮＤゲートＧ６０〜Ｇ６
７はそれぞれプリチャージ開始信号Ｐ０〜Ｐ７を出力す
る。
【００５８】上記の構成により、チップセレクト信号／
ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、ライトイ
ネーブル信号／ＷＥがそれぞれ“Ｌ”となるプリチャー
ジコマンド入力時において、入力されたアドレス信号Ａ
ｎ（ｎ＝０〜７）＝“Ｈ”に対応するバンクのプリチャ
ージ開始信号が同時に活性化される。
ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、ライトイ
ネーブル信号／ＷＥがそれぞれ“Ｌ”となるプリチャー
ジコマンド入力時において、入力されたアドレス信号Ａ
ｎ（ｎ＝０〜７）＝“Ｈ”に対応するバンクのプリチャ
ージ開始信号が同時に活性化される。
【００５９】次に、図８に示すプリチャージ信号発生回
路を用いた半導体記憶装置の動作について説明する。図
９は、図８に示すプリチャージ信号発生回路を用いて半
導体記憶装置の動作を説明するためのタイミングチャー
トである。
路を用いた半導体記憶装置の動作について説明する。図
９は、図８に示すプリチャージ信号発生回路を用いて半
導体記憶装置の動作を説明するためのタイミングチャー
トである。
【００６０】図９を参照して、時刻Ｔ１、Ｔ２のそれぞ
れのタイミングにおいて、バンクＢ６とバンクＢ０が活
性化され、時刻Ｔ４において、プリチャージコマンドが
入力される。時刻Ｔ４のプリチャージコマンドの入力時
には、同時に下位アドレス信号Ａ０〜Ａ７が入力されて
いる。下位アドレス信号Ａ０〜Ａ７は、プリチャージを
開始するバンクを指定するための信号である。下位アド
レス信号Ａ０〜Ａ７は、それぞれバンクＢ０〜バンクＢ
７に対応しており、たとえば、（Ａ０、Ａ１、Ａ２、Ａ
３、Ａ４、Ａ５、Ａ６、Ａ７）＝（０、１、１、１、
１、１、０、１）のとき、バンクＢ１、バンクＢ２、バ
ンクＢ３、バンクＢ４、バンクＢ５、バンク７のプリチ
ャージが開始される。すなわち、プリチャージコマンド
入力時の下位アドレス信号Ａ０〜Ａ７により、指定され
る複数のバンクのプリチャージを同時に開始することが
できる。
れのタイミングにおいて、バンクＢ６とバンクＢ０が活
性化され、時刻Ｔ４において、プリチャージコマンドが
入力される。時刻Ｔ４のプリチャージコマンドの入力時
には、同時に下位アドレス信号Ａ０〜Ａ７が入力されて
いる。下位アドレス信号Ａ０〜Ａ７は、プリチャージを
開始するバンクを指定するための信号である。下位アド
レス信号Ａ０〜Ａ７は、それぞれバンクＢ０〜バンクＢ
７に対応しており、たとえば、（Ａ０、Ａ１、Ａ２、Ａ
３、Ａ４、Ａ５、Ａ６、Ａ７）＝（０、１、１、１、
１、１、０、１）のとき、バンクＢ１、バンクＢ２、バ
ンクＢ３、バンクＢ４、バンクＢ５、バンク７のプリチ
ャージが開始される。すなわち、プリチャージコマンド
入力時の下位アドレス信号Ａ０〜Ａ７により、指定され
る複数のバンクのプリチャージを同時に開始することが
できる。
【００６１】この結果、複数バンク（図９ではバンクＢ
０とバンクＢ６）がリード／ライトコマンド待ちまたは
そのサイクル中のアクティブ状態時において、他の複数
バンク（図９ではバンクＢ１〜Ｂ５、Ｂ７）を同時にプ
リチャージすることができる。したがって、１クロック
で一度に特定の複数のバンクのプリチャージを開始させ
ることができる。この結果、プリチャージコマンドによ
り、たとえば、データマスクのような他のコマンドが入
力できないという問題がなくなる。したがって、プリチ
ャージタイミングが他のコマンドの障害にならない使い
やすい半導体記憶装置を得ることができる。
０とバンクＢ６）がリード／ライトコマンド待ちまたは
そのサイクル中のアクティブ状態時において、他の複数
バンク（図９ではバンクＢ１〜Ｂ５、Ｂ７）を同時にプ
リチャージすることができる。したがって、１クロック
で一度に特定の複数のバンクのプリチャージを開始させ
ることができる。この結果、プリチャージコマンドによ
り、たとえば、データマスクのような他のコマンドが入
力できないという問題がなくなる。したがって、プリチ
ャージタイミングが他のコマンドの障害にならない使い
やすい半導体記憶装置を得ることができる。
【００６２】上記各実施例では、８バンクのＳＤＲＡＭ
について説明したが、３個以上のバンクを持つＳＤＲＡ
Ｍにも同様に適用することが可能である。
について説明したが、３個以上のバンクを持つＳＤＲＡ
Ｍにも同様に適用することが可能である。
【００６３】
【発明の効果】請求項１ないし請求項３記載の半導体記
憶装置においては、複数のバンクうちアクセス中のバン
ク以外のバンクを同時にプリチャージすることができる
ので、プリチャージタイミングが他のコマンドの障害に
ならない使いやすい半導体記憶装置を得ることができ
る。
憶装置においては、複数のバンクうちアクセス中のバン
ク以外のバンクを同時にプリチャージすることができる
ので、プリチャージタイミングが他のコマンドの障害に
ならない使いやすい半導体記憶装置を得ることができ
る。
【００６４】請求項４および請求項５記載の半導体記憶
装置においては、複数のバンクのうち任意のバンクを同
時にプリチャージすることができるので、プリチャージ
タイミングが他のコマンドの障害にならない使いやすい
半導体記憶装置を得ることができる。
装置においては、複数のバンクのうち任意のバンクを同
時にプリチャージすることができるので、プリチャージ
タイミングが他のコマンドの障害にならない使いやすい
半導体記憶装置を得ることができる。
【図１】 本発明の一実施例の半導体記憶装置の構成を
示すブロック図である。
示すブロック図である。
【図２】 図１に示す内部クロック発生回路の構成を示
す図である。
す図である。
【図３】 図１に示す／ＲＡＳ、／ＣＡＳ、／ＷＥ、／
ＣＳバッファおよびモードセット設定回路の構成を示す
図である。
ＣＳバッファおよびモードセット設定回路の構成を示す
図である。
【図４】 図３に示すダイナミックラッチの構成を示す
図である。
図である。
【図５】 図４に示すダイナミックラッチの動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図６】 図１に示すプリチャージ信号発生回路の構成
を示す図である。
を示す図である。
【図７】 図１に示す半導体記憶装置の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図８】 本発明の他の実施例の半導体記憶装置のプリ
チャージ信号発生回路の構成を示す図である。
チャージ信号発生回路の構成を示す図である。
【図９】 図８に示すプリチャージ信号発生回路を用い
た半導体記憶装置の動作を説明するためのタイミングチ
ャートである。
た半導体記憶装置の動作を説明するためのタイミングチ
ャートである。
【図１０】 従来の半導体記憶装置の主要部の構成を示
すブロック図である。
すブロック図である。
【図１１】 従来の他の半導体記憶装置の主要部の構成
を示すブロック図である。
を示すブロック図である。
【図１２】 図１０に示す半導体記憶装置の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図１３】 図１０に示す半導体記憶装置の問題点を説
明するための第１のタイミングチャートである。
明するための第１のタイミングチャートである。
【図１４】 図１０に示す半導体記憶装置の問題点を説
明するための第２のタイミングチャートである。
明するための第２のタイミングチャートである。
１ ／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳバッファ、２
内部クロック発生回路、３ アドレスバッファ、４
モードセット設定回路、５ プリチャージ信号発生回
路、Ｂ０〜Ｂ７ バンク。
内部クロック発生回路、３ アドレスバッファ、４
モードセット設定回路、５ プリチャージ信号発生回
路、Ｂ０〜Ｂ７ バンク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩本 久 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (5)
- 【請求項１】 データを記憶するための複数のバンク
と、 前記複数のバンクの各々に対応して設けられ、対応する
バンクをプリチャージする複数のプリチャージ手段と、 前記複数のバンクのうちアクセス中のバンク以外のバン
クを同時にプリチャージするように前記複数のプリチャ
ージ手段を制御する制御手段とを含む半導体記憶装置。 - 【請求項２】 前記制御手段は、 モードセットに応じて、前記複数のバンクのうちアクセ
ス中のバンク以外のバンクを同時にプリチャージするよ
うに前記複数のプリチャージ手段を制御する請求項１記
載の半導体記憶装置。 - 【請求項３】 前記制御手段は、 バンクアドレス信号をデコードし、バンク指定信号を出
力するデコード手段と、 前記バンク指定信号と前記モードセットを指定するモー
ドセット信号との排他的論理和を出力する論理手段とを
含む請求項２記載の半導体記憶装置。 - 【請求項４】 データを記憶するための複数のバンク
と、 前記複数のバンクの各々に対応して設けられ、対応する
バンクをプリチャージする複数のプリチャージ手段と、 外部から入力されるバンク指定信号に応じて前記複数の
バンクのうち任意のバンクを同時にプリチャージするよ
うに前記複数のプリチャージ手段を制御する制御手段と
を含む半導体記憶装置。 - 【請求項５】 前記バンク指定信号は、 プリチャージコマンド入力時に入力される下位アドレス
信号を含む請求項４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17507994A JP3696633B2 (ja) | 1994-07-27 | 1994-07-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17507994A JP3696633B2 (ja) | 1994-07-27 | 1994-07-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836883A true JPH0836883A (ja) | 1996-02-06 |
| JP3696633B2 JP3696633B2 (ja) | 2005-09-21 |
Family
ID=15989878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17507994A Expired - Fee Related JP3696633B2 (ja) | 1994-07-27 | 1994-07-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3696633B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959930A (en) * | 1997-08-22 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank synchronous semiconductor memory device |
| JP2008097806A (ja) * | 2006-10-12 | 2008-04-24 | Hynix Semiconductor Inc | 半導体記憶装置 |
| JP2009080918A (ja) * | 2007-09-27 | 2009-04-16 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
-
1994
- 1994-07-27 JP JP17507994A patent/JP3696633B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959930A (en) * | 1997-08-22 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank synchronous semiconductor memory device |
| KR100348925B1 (ko) * | 1997-08-22 | 2003-07-16 | 미쓰비시덴키 가부시키가이샤 | 멀티뱅크동기형반도체기억장치 |
| JP2008097806A (ja) * | 2006-10-12 | 2008-04-24 | Hynix Semiconductor Inc | 半導体記憶装置 |
| JP2009080918A (ja) * | 2007-09-27 | 2009-04-16 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
| US8171210B2 (en) | 2007-09-27 | 2012-05-01 | Fujitsu Semiconductor Limited | Semiconductor memory, operating method of semiconductor memory, and system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3696633B2 (ja) | 2005-09-21 |
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