JPH0844708A - 二次元離散コサイン変換演算回路 - Google Patents
二次元離散コサイン変換演算回路Info
- Publication number
- JPH0844708A JPH0844708A JP6175002A JP17500294A JPH0844708A JP H0844708 A JPH0844708 A JP H0844708A JP 6175002 A JP6175002 A JP 6175002A JP 17500294 A JP17500294 A JP 17500294A JP H0844708 A JPH0844708 A JP H0844708A
- Authority
- JP
- Japan
- Prior art keywords
- block
- input
- discrete cosine
- conversion
- cosine transform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/147—Discrete orthonormal transforms, e.g. discrete cosine transform, discrete sine transform, and variations therefrom, e.g. modified discrete cosine transform, integer transforms approximating the discrete cosine transform
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/007—Transform coding, e.g. discrete cosine transform
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Data Mining & Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Discrete Mathematics (AREA)
- Computational Mathematics (AREA)
- Software Systems (AREA)
- Databases & Information Systems (AREA)
- General Engineering & Computer Science (AREA)
- Algebra (AREA)
- Multimedia (AREA)
- Complex Calculations (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【目的】 高能率符号化に使用する二次元離散コサイン
変換演算回路に関し、高速処理と共に回路規模の縮小化
を図る。 【構成】 ＤＣＴの演算過程はアダマール変換，乗算の
順の処理を行い、ＩＤＣＴの演算過程は乗算，アダマー
ル変換の順の処理を行う乗算部５とアダマール変換部６
とからなる変換ブロック１と、この変換ブロック１の演
算過程に於ける入出力データを一時的に記憶するメモリ
ブロック２と、変換ブロック１の入出力データの累積加
減算等の前処理又は後処理を行う入出力処理ブロック３
と、ＤＣＴ又はＩＤＣＴの演算過程に於ける変換ブロッ
ク１の乗算係数の制御と、メモリブロック２の書込み及
び読出しの制御と、入出力処理ブロック３の制御とを行
う制御ブロック４とを備えている。
変換演算回路に関し、高速処理と共に回路規模の縮小化
を図る。 【構成】 ＤＣＴの演算過程はアダマール変換，乗算の
順の処理を行い、ＩＤＣＴの演算過程は乗算，アダマー
ル変換の順の処理を行う乗算部５とアダマール変換部６
とからなる変換ブロック１と、この変換ブロック１の演
算過程に於ける入出力データを一時的に記憶するメモリ
ブロック２と、変換ブロック１の入出力データの累積加
減算等の前処理又は後処理を行う入出力処理ブロック３
と、ＤＣＴ又はＩＤＣＴの演算過程に於ける変換ブロッ
ク１の乗算係数の制御と、メモリブロック２の書込み及
び読出しの制御と、入出力処理ブロック３の制御とを行
う制御ブロック４とを備えている。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、画像情報等の高能率符
号化に使用する二次元離散コサイン変換演算回路に関す
る。画像情報を伝送する場合又は蓄積する場合に、その
情報量を削減して伝送効率の向上又は蓄積容量の削減が
図られている。このような情報量の削減の為の高能率符
号化方式は、予測符号化，変換符号化，ベクトル量子化
等に分けることができる。この中の変換符号化方式とし
て、アダマール（Ｈadamard)変換，Ｋ−Ｌ変換，離散コ
サイン変換（ＤＣＴ；Ｄiscrete Ｃosine Ｔransform）
等が知られており、何れも直交変換により空間方向の相
関を取り除くものである。
号化に使用する二次元離散コサイン変換演算回路に関す
る。画像情報を伝送する場合又は蓄積する場合に、その
情報量を削減して伝送効率の向上又は蓄積容量の削減が
図られている。このような情報量の削減の為の高能率符
号化方式は、予測符号化，変換符号化，ベクトル量子化
等に分けることができる。この中の変換符号化方式とし
て、アダマール（Ｈadamard)変換，Ｋ−Ｌ変換，離散コ
サイン変換（ＤＣＴ；Ｄiscrete Ｃosine Ｔransform）
等が知られており、何れも直交変換により空間方向の相
関を取り除くものである。
【０００２】又変換符号化方式の中の離散コサイン変換
が最も注目を集めており、特に画像を（Ｍ＊Ｍ）画素か
らなる小ブロックに分割し、その小ブロックに対して二
次元離散コサイン変換（二次元ＤＣＴ）を施す方式は、
静止画圧縮の国際標準化方式のＪＰＥＧ（Ｊoint Ｐho
tographic Ｉmage Ｃoding Ｅxperts Ｇroup）、動画
像圧縮符号化のＭＰＥＧ１（Ｍoving Ｐicture Ｉmage
Ｃoding ＥxpertsＧroup Ｐhase １）及びＩＴＵ−
ＴＳ勧告のＨ．２６１に採用されている。又ＭＰＥＧ１
を拡張したＭＰＥＧ２の標準化も進められている。この
ような二次元処理を行う二次元離散コサイン変換方式
は、行列演算を含むものであるから、演算量が非常に多
く、回路規模が大きくなるものである。そこで、回路規
模の縮小化を図る必要がある。
が最も注目を集めており、特に画像を（Ｍ＊Ｍ）画素か
らなる小ブロックに分割し、その小ブロックに対して二
次元離散コサイン変換（二次元ＤＣＴ）を施す方式は、
静止画圧縮の国際標準化方式のＪＰＥＧ（Ｊoint Ｐho
tographic Ｉmage Ｃoding Ｅxperts Ｇroup）、動画
像圧縮符号化のＭＰＥＧ１（Ｍoving Ｐicture Ｉmage
Ｃoding ＥxpertsＧroup Ｐhase １）及びＩＴＵ−
ＴＳ勧告のＨ．２６１に採用されている。又ＭＰＥＧ１
を拡張したＭＰＥＧ２の標準化も進められている。この
ような二次元処理を行う二次元離散コサイン変換方式
は、行列演算を含むものであるから、演算量が非常に多
く、回路規模が大きくなるものである。そこで、回路規
模の縮小化を図る必要がある。
【０００３】
【従来の技術】前述のように、画像情報の符号化に於い
ては二次元の離散コサイン変換（以下ＤＣＴと略称す
る）が適用され、復号化に於いては二次元逆ＤＣＴが適
用される。例えば、（Ｍ＊Ｍ）画素のブロックについ
て、〔Ｇ〕を〔ｇ〕の二次元ＤＣＴであるとすると、
〔Ｇ〕の（ｕ，ｖ）要素（Ｇu,v ）は、次の（１）式で
表される。なお、ｕ，ｖ＝０，１，２，・・・（Ｍ−
１）であり、又ｃ（ｕ），ｃ（ｖ）等のｃ（ｋ）は
（２）式で示す条件である。
ては二次元の離散コサイン変換（以下ＤＣＴと略称す
る）が適用され、復号化に於いては二次元逆ＤＣＴが適
用される。例えば、（Ｍ＊Ｍ）画素のブロックについ
て、〔Ｇ〕を〔ｇ〕の二次元ＤＣＴであるとすると、
〔Ｇ〕の（ｕ，ｖ）要素（Ｇu,v ）は、次の（１）式で
表される。なお、ｕ，ｖ＝０，１，２，・・・（Ｍ−
１）であり、又ｃ（ｕ），ｃ（ｖ）等のｃ（ｋ）は
（２）式で示す条件である。
【０００４】
【数１】
【０００５】同様に、〔ｇ〕の（ｍ，ｎ）要素
（ｇm,n ）は、〔Ｇ〕の二次元逆ＤＣＴで与えられるも
ので、次の（３）式で表される。この場合、Ｇu,v はＤ
ＣＴ変換係数である。
（ｇm,n ）は、〔Ｇ〕の二次元逆ＤＣＴで与えられるも
ので、次の（３）式で表される。この場合、Ｇu,v はＤ
ＣＴ変換係数である。
【数２】
【０００６】ＤＣＴ又は逆ＤＣＴの演算は、（１）式又
は（３）式をそのまま実行すれば良いことになるが、行
列演算が必要であり、演算量が非常に多くなる。そこ
で、二次元計算を一次元計算に簡約化する方式等が提案
されている。又ＭＰＥＧ１を拡張して、ＨＤＴＶ（Ｈig
h Ｄefinition Ｔelevision ）方式の画像信号の符号化
に於いても適用できるＭＰＥＧ２の標準化が進められて
いる。このＭＰＥＧ２に適用した二次元ＤＣＴの演算量
は、ＭＰＥＧ１の場合の数倍以上となる。
は（３）式をそのまま実行すれば良いことになるが、行
列演算が必要であり、演算量が非常に多くなる。そこ
で、二次元計算を一次元計算に簡約化する方式等が提案
されている。又ＭＰＥＧ１を拡張して、ＨＤＴＶ（Ｈig
h Ｄefinition Ｔelevision ）方式の画像信号の符号化
に於いても適用できるＭＰＥＧ２の標準化が進められて
いる。このＭＰＥＧ２に適用した二次元ＤＣＴの演算量
は、ＭＰＥＧ１の場合の数倍以上となる。
【０００７】
【発明が解決しようとする課題】前述のように、二次元
計算を一次元計算に簡約化して回路規模の縮小化を図る
ことができるが、回路構成上、モジュール性がなく、拡
張構成を実現することは困難であった。又アルゴリズム
についても最適化されているものではなく、例えば、Ｍ
ＰＥＧ２に適用できるように構成する為には、回路規模
を縮小することが容易でないものとなる。
計算を一次元計算に簡約化して回路規模の縮小化を図る
ことができるが、回路構成上、モジュール性がなく、拡
張構成を実現することは困難であった。又アルゴリズム
についても最適化されているものではなく、例えば、Ｍ
ＰＥＧ２に適用できるように構成する為には、回路規模
を縮小することが容易でないものとなる。
【０００８】そこで、二次元計算を一次元計算に簡約化
することなく、直接的に二次元計算を行うことにより、
高速化を図るアルゴリズムを、Ｍ．Ａ．Ｈａｑｕｅが提
案している。この場合、高速化のアルゴリズムを示すだ
けであり、そのアルゴリズムに従った回路構成では、回
路規模の縮小化を図ることができないものである。本発
明は、高速処理と共に回路規模の縮小化を図ることを目
的とする。
することなく、直接的に二次元計算を行うことにより、
高速化を図るアルゴリズムを、Ｍ．Ａ．Ｈａｑｕｅが提
案している。この場合、高速化のアルゴリズムを示すだ
けであり、そのアルゴリズムに従った回路構成では、回
路規模の縮小化を図ることができないものである。本発
明は、高速処理と共に回路規模の縮小化を図ることを目
的とする。
【０００９】
【課題を解決するための手段】本発明の二次元離散コサ
イン変換演算回路は、図１を参照して説明すると、二次
元離散コサイン変換の演算過程はアダマール変換，乗算
の順の処理を行い、逆二次元離散コサイン変換の演算過
程は乗算，アダマール変換の順の処理を行う乗算部５と
アダマール変換部６とからなる変換ブロック１と、この
変換ブロックの入出力データを一時的に記憶し、且つ書
込んだデータを並べ替えた状態で読出すメモリブロック
２と、変換ブロック１の入出力データの前処理及び後処
理を行う入出力処理ブロック３と、二次元離散コサイン
変換又は逆二次元離散コサイン変換の演算過程に於ける
変換ブロック１の乗算係数の制御と、メモリブロック２
の書込アドレス及び読出アドレスの制御と、入出力処理
ブロック３の制御とを行い、二次元離散コサイン変換又
は逆二次元離散コサイン変換の演算処理を繰り返し行わ
せる制御ブロック４とを備えている。
イン変換演算回路は、図１を参照して説明すると、二次
元離散コサイン変換の演算過程はアダマール変換，乗算
の順の処理を行い、逆二次元離散コサイン変換の演算過
程は乗算，アダマール変換の順の処理を行う乗算部５と
アダマール変換部６とからなる変換ブロック１と、この
変換ブロックの入出力データを一時的に記憶し、且つ書
込んだデータを並べ替えた状態で読出すメモリブロック
２と、変換ブロック１の入出力データの前処理及び後処
理を行う入出力処理ブロック３と、二次元離散コサイン
変換又は逆二次元離散コサイン変換の演算過程に於ける
変換ブロック１の乗算係数の制御と、メモリブロック２
の書込アドレス及び読出アドレスの制御と、入出力処理
ブロック３の制御とを行い、二次元離散コサイン変換又
は逆二次元離散コサイン変換の演算処理を繰り返し行わ
せる制御ブロック４とを備えている。
【００１０】又変換ブロック１は、複数の乗算部と複数
の加減算部とからなるアダマール変換部を含む４入力４
出力の変換ユニットを並列に設けて構成する。
の加減算部とからなるアダマール変換部を含む４入力４
出力の変換ユニットを並列に設けて構成する。
【００１１】又メモリブロック２は、複数のメモリユニ
ットに分割し、変換ブロック１の並列出力データを各メ
モリユニットに分配して同時に書込み、且つ各メモリユ
ニットから同時に読出した並列データを変換ブロック１
に入力する構成とした。
ットに分割し、変換ブロック１の並列出力データを各メ
モリユニットに分配して同時に書込み、且つ各メモリユ
ニットから同時に読出した並列データを変換ブロック１
に入力する構成とした。
【００１２】又入出力処理ブロック３は、複数の累積加
算，累積減算を行う累算部と、各累算部の出力データを
選択して出力するセレクタ部とから構成した。
算，累積減算を行う累算部と、各累算部の出力データを
選択して出力するセレクタ部とから構成した。
【００１３】
【作用】変換ブロック１は、直接二次元計算により二次
元離散コサイン変換又は逆二次元離散コサイン変換を行
う為の乗算部５とアダマール変換部６とを含み、二次元
離散コサイン変換の演算過程はアダマール変換，乗算の
順の処理を行い、又逆二次元離散コサイン変換の演算過
程は乗算，アダマール変換の順の処理を行い、１回目の
変換出力データをメモリブロック２に加え、そのメモリ
ブロック２から並べ替えを行った状態で読出したデータ
を変換ブロック１に入力して２回目の変換処理を行わせ
るように、メモリブロック２を介して所定の演算処理を
繰り返し行わせる。入出力処理ブロック３は、変換出力
の補正等を行う。制御ブロック４は、各ブロックを制御
して、二次元離散コサイン変換の演算処理又は逆二次元
離散コサイン変換の演算処理を実行させる。
元離散コサイン変換又は逆二次元離散コサイン変換を行
う為の乗算部５とアダマール変換部６とを含み、二次元
離散コサイン変換の演算過程はアダマール変換，乗算の
順の処理を行い、又逆二次元離散コサイン変換の演算過
程は乗算，アダマール変換の順の処理を行い、１回目の
変換出力データをメモリブロック２に加え、そのメモリ
ブロック２から並べ替えを行った状態で読出したデータ
を変換ブロック１に入力して２回目の変換処理を行わせ
るように、メモリブロック２を介して所定の演算処理を
繰り返し行わせる。入出力処理ブロック３は、変換出力
の補正等を行う。制御ブロック４は、各ブロックを制御
して、二次元離散コサイン変換の演算処理又は逆二次元
離散コサイン変換の演算処理を実行させる。
【００１４】又変換ブロック１は、複数の乗算部と複数
の加減算部とからなるアダマール変換部を含み、４入力
４出力の構成の変換ユニットを並列に設けることがで
き、例えば、８＊８画素のブロックについて処理する場
合、１６個の変換ユニットを設けることになる。
の加減算部とからなるアダマール変換部を含み、４入力
４出力の構成の変換ユニットを並列に設けることがで
き、例えば、８＊８画素のブロックについて処理する場
合、１６個の変換ユニットを設けることになる。
【００１５】又メモリブロック２を複数のメモリユニッ
トに分割し、変換ブロック１の並列出力データを各メモ
リユニットに分配することにより、同時に書込みを行
う。又各メモリユニットから同時に読出したデータを変
換ブロック１に入力する。
トに分割し、変換ブロック１の並列出力データを各メモ
リユニットに分配することにより、同時に書込みを行
う。又各メモリユニットから同時に読出したデータを変
換ブロック１に入力する。
【００１６】又入出力処理ブロック３は、累積加算，累
積減算を行う累算部と、セレクタ部とから構成され、例
えば、逆二次元離散コサイン変換処理を行う場合に、シ
リアルに入力したデータの所定のデータを累積加算し、
その加算出力をセレクタ部で選択して前記変換ブロック
１への最初の入力データとする。
積減算を行う累算部と、セレクタ部とから構成され、例
えば、逆二次元離散コサイン変換処理を行う場合に、シ
リアルに入力したデータの所定のデータを累積加算し、
その加算出力をセレクタ部で選択して前記変換ブロック
１への最初の入力データとする。
【００１７】
【実施例】図２は本発明の実施例の説明図であり、１１
は変換ブロック、１２はメモリブロック、１３は入出力
処理ブロック、１４は制御ブロック、１５−１〜１５−
４は乗算・アダマール変換ブロック、１６−１〜１６−
４は累積加減算ユニット、Ｍ１〜Ｍ４はメモリユニット
である。制御ブロック１４は、二次元離散コサイン変換
（ＤＣＴ）演算処理又は逆二次元離散コサイン変換（Ｉ
ＤＣＴ）演算処理に対応して各部を制御するものであ
る。
は変換ブロック、１２はメモリブロック、１３は入出力
処理ブロック、１４は制御ブロック、１５−１〜１５−
４は乗算・アダマール変換ブロック、１６−１〜１６−
４は累積加減算ユニット、Ｍ１〜Ｍ４はメモリユニット
である。制御ブロック１４は、二次元離散コサイン変換
（ＤＣＴ）演算処理又は逆二次元離散コサイン変換（Ｉ
ＤＣＴ）演算処理に対応して各部を制御するものであ
る。
【００１８】先ず、直接二次元計算を行う前述のＭ．
Ａ．Ｈａｑｕｅのアルゴリズムについて説明する。前述
の（３）式に於けるスケーリングの部分の（２／Ｍ），
ｃ（ｕ），ｃ（ｖ）を除いて、次の（４）式のように表
現する。なお、（５）式は係数を示す。
Ａ．Ｈａｑｕｅのアルゴリズムについて説明する。前述
の（３）式に於けるスケーリングの部分の（２／Ｍ），
ｃ（ｕ），ｃ（ｖ）を除いて、次の（４）式のように表
現する。なお、（５）式は係数を示す。
【数３】
【００１９】前述の（４）式は、次の（６）式に示すよ
うに分解できる。なお、（６）式の右辺の要素は、それ
ぞれ（７）〜（１０）式に示すものである。
うに分解できる。なお、（６）式の右辺の要素は、それ
ぞれ（７）〜（１０）式に示すものである。
【数４】
【００２０】即ち、大きさ（Ｍ／２）＊（Ｍ／２）の偶
数−偶数，偶数−奇数，奇数−偶数，奇数−奇数の変換
を表し、（７）式は、大きさ（Ｍ／２）＊（Ｍ／２）の
逆ＤＣＴを表す。又（８）式は、次の（１１）式に示す
ように変換され、同様に、大きさ（Ｍ／２）＊（Ｍ／
２）の逆ＤＣＴを表すことが判る。なお、その場合に、
（１２）式に示す等式を用いると共に、Ｇ2u,-1 ＝０と
した。
数−偶数，偶数−奇数，奇数−偶数，奇数−奇数の変換
を表し、（７）式は、大きさ（Ｍ／２）＊（Ｍ／２）の
逆ＤＣＴを表す。又（８）式は、次の（１１）式に示す
ように変換され、同様に、大きさ（Ｍ／２）＊（Ｍ／
２）の逆ＤＣＴを表すことが判る。なお、その場合に、
（１２）式に示す等式を用いると共に、Ｇ2u,-1 ＝０と
した。
【数５】
【００２１】又（９）式及び（１０）式もそれぞれ（１
３）式及び（１４）式に示すように変換することができ
る。
３）式及び（１４）式に示すように変換することができ
る。
【数６】
【００２２】前述のように、（Ｍ／２）＊（Ｍ／２）の
逆ＤＣＴを表すものとなり、従って、Ｍ＊Ｍのブロック
の逆ＤＣＴは、４個の（Ｍ／２）＊（Ｍ／２）の逆ＤＣ
Ｔに分解できることが判る。
逆ＤＣＴを表すものとなり、従って、Ｍ＊Ｍのブロック
の逆ＤＣＴは、４個の（Ｍ／２）＊（Ｍ／２）の逆ＤＣ
Ｔに分解できることが判る。
【００２３】又次の（１５）式及び（１６）式が成り立
つ。
つ。
【数７】
【００２４】これらの式からＤＣＴの入力行列を構成す
る要素ｇm,n は、（６）式によって分解することがで
き、次の（１７）式〜（２０）式が得られる。
る要素ｇm,n は、（６）式によって分解することがで
き、次の（１７）式〜（２０）式が得られる。
【数８】
【００２５】これらの（１７）式〜（２０）式は、次の
（２１）式のようにブロック行列方程式で表すことがで
きる。
（２１）式のようにブロック行列方程式で表すことがで
きる。
【数９】
【００２６】前述の（２１）式のブロック行列
〔ｇee〕，〔ｇeo〕，〔ｇoe〕，〔ｇoe〕は、（７），
（１１），（１３），（１４）式で示されるように（Ｍ
／２）＊（Ｍ／２）の逆ＤＣＴを表している。この簡約
法は（２＊２）のブロックになるまで繰り返し適用する
ことができ、漸化的なアルゴリズムになっている。
〔ｇee〕，〔ｇeo〕，〔ｇoe〕，〔ｇoe〕は、（７），
（１１），（１３），（１４）式で示されるように（Ｍ
／２）＊（Ｍ／２）の逆ＤＣＴを表している。この簡約
法は（２＊２）のブロックになるまで繰り返し適用する
ことができ、漸化的なアルゴリズムになっている。
【００２７】又Ｍ＝８とした場合の逆ＤＣＴのシグナル
フローの概略を図３に示す。但し、Ｈ111 〜Ｈ443 は、
次の（２２）式の（４＊４）アダマール変換と乗算部と
を含む変換ユニットを示す。
フローの概略を図３に示す。但し、Ｈ111 〜Ｈ443 は、
次の（２２）式の（４＊４）アダマール変換と乗算部と
を含む変換ユニットを示す。
【数１０】
【００２８】又図３に於いて、右側の００〜７７は、ｇ
u,v のｕ，ｖを示し、左側の００〜７７は、Ｇm,n の
ｍ，ｎを示す。又左側の例えば０２＋０６はＧ02＋Ｇ06
を示し、又２２＋２６＋６２＋６６はＧ22＋Ｇ26＋Ｇ62
＋Ｇ66を示す。即ち、加算符号は、Ｇm,n の加算を示
し、入出力処理ブロック１３に於いて加算することがで
きる。又ＤＣＴ演算処理の場合は、減算処理によってＧ
m,n が分離される。又ＭＨ１〜ＭＨ４は乗算・アダマー
ル変換ブロックを示す。
u,v のｕ，ｖを示し、左側の００〜７７は、Ｇm,n の
ｍ，ｎを示す。又左側の例えば０２＋０６はＧ02＋Ｇ06
を示し、又２２＋２６＋６２＋６６はＧ22＋Ｇ26＋Ｇ62
＋Ｇ66を示す。即ち、加算符号は、Ｇm,n の加算を示
し、入出力処理ブロック１３に於いて加算することがで
きる。又ＤＣＴ演算処理の場合は、減算処理によってＧ
m,n が分離される。又ＭＨ１〜ＭＨ４は乗算・アダマー
ル変換ブロックを示す。
【００２９】アダマール変換は、次のような性質があ
る。 〔Ｈ〕＊〔Ｈ〕＝〔Ｉ〕 …（２３） なお、〔Ｉ〕は単位行列で、次の（２４）式に示すもの
となる。
る。 〔Ｈ〕＊〔Ｈ〕＝〔Ｉ〕 …（２３） なお、〔Ｉ〕は単位行列で、次の（２４）式に示すもの
となる。
【数１１】
【００３０】このような関係によりアダマール変換は可
逆的となる。つまり、（ｙ→）＝Ｈ（ｘ→）は、（ｘ
→）＝Ｈ（ｙ→）／４と等価となる。これは、ＤＣＴと
ＩＤＣＴとに於ける乗算とアダマール変換との演算順序
を入れ換えた場合に相当する。但し、乗算に於ける係数
の値は異なるものとなる。図３のシグナルフローに於い
ては、左側を入力側とすることにより、右側からＩＤＣ
Ｔデータが出力され、右側を入力側とすることにより、
左側からＤＣＴデータが出力される。
逆的となる。つまり、（ｙ→）＝Ｈ（ｘ→）は、（ｘ
→）＝Ｈ（ｙ→）／４と等価となる。これは、ＤＣＴと
ＩＤＣＴとに於ける乗算とアダマール変換との演算順序
を入れ換えた場合に相当する。但し、乗算に於ける係数
の値は異なるものとなる。図３のシグナルフローに於い
ては、左側を入力側とすることにより、右側からＩＤＣ
Ｔデータが出力され、右側を入力側とすることにより、
左側からＤＣＴデータが出力される。
【００３１】又図３のシグナルフローに従って変換ユニ
ットＨ111 〜Ｈ443 を配列することが考えられるが、回
路規模が大きくなる。そこで、本発明は、図２に示すよ
うに、メモリブロック１２を設けて、変換ブロック１１
をＤＣＴ又はＩＤＣＴの演算過程に於いて繰り返し使用
する構成としたものである。即ち、変換ブロック１１に
於ける１回目の出力データをメモリブロック１２に入力
し、そのメモリブロック１２から読出したデータを変換
ブロック１１に入力して２回目の演算処理を行わせ、そ
の出力データをメモリブロック１２に入力し、そのメモ
リブロック１２から読出したデータを変換ブロック１１
に入力して３回目の演算処理を行わせることになる。
ットＨ111 〜Ｈ443 を配列することが考えられるが、回
路規模が大きくなる。そこで、本発明は、図２に示すよ
うに、メモリブロック１２を設けて、変換ブロック１１
をＤＣＴ又はＩＤＣＴの演算過程に於いて繰り返し使用
する構成としたものである。即ち、変換ブロック１１に
於ける１回目の出力データをメモリブロック１２に入力
し、そのメモリブロック１２から読出したデータを変換
ブロック１１に入力して２回目の演算処理を行わせ、そ
の出力データをメモリブロック１２に入力し、そのメモ
リブロック１２から読出したデータを変換ブロック１１
に入力して３回目の演算処理を行わせることになる。
【００３２】図４は本発明の実施例の変換ブロックとメ
モリブロックとの説明図であり、以下（８＊８）のブロ
ックについてＤＣＴ又はＩＤＣＴの演算処理を行う場合
について説明する。同図に於いて、１５−１〜１５−４
は乗算・アダマール変換ブロック、１５−１１〜１５−
４４は変換ユニット、Ｍ１〜Ｍ４はメモリユニット、２
１，２２はセレクタ部である。
モリブロックとの説明図であり、以下（８＊８）のブロ
ックについてＤＣＴ又はＩＤＣＴの演算処理を行う場合
について説明する。同図に於いて、１５−１〜１５−４
は乗算・アダマール変換ブロック、１５−１１〜１５−
４４は変換ユニット、Ｍ１〜Ｍ４はメモリユニット、２
１，２２はセレクタ部である。
【００３３】（８＊８）のブロックのＤＣＴ又はＩＤＣ
Ｔの演算処理は、前述のように、（４＊４）の直接二次
元計算を行うことができるから、変換ユニット１５−１
１〜１５−４４は、乗算器と加算器とを含み、係数の乗
算と（４＊４）のアダマール変換とを行う４入力４出力
の構成とすることができる。例えば、変換ユニット１５
−１１は、図３のシグナルフローに於ける１段目と２段
目と３段目とのＨ111，Ｈ112 ，Ｈ113 を一体化した構
成に対応し、変換ユニット１５−１４はＨ141，
Ｈ142 ，Ｈ143 を一体化した構成に対応する。又メモリ
ユニットＭ１〜Ｍ４は、それぞれ０〜１５番地を有する
場合を示す。
Ｔの演算処理は、前述のように、（４＊４）の直接二次
元計算を行うことができるから、変換ユニット１５−１
１〜１５−４４は、乗算器と加算器とを含み、係数の乗
算と（４＊４）のアダマール変換とを行う４入力４出力
の構成とすることができる。例えば、変換ユニット１５
−１１は、図３のシグナルフローに於ける１段目と２段
目と３段目とのＨ111，Ｈ112 ，Ｈ113 を一体化した構
成に対応し、変換ユニット１５−１４はＨ141，
Ｈ142 ，Ｈ143 を一体化した構成に対応する。又メモリ
ユニットＭ１〜Ｍ４は、それぞれ０〜１５番地を有する
場合を示す。
【００３４】図５〜図８は乗算・アダマール変換ブロッ
ク１５−１〜１５−４のシグナルフローとメモリユニッ
トＭ１〜Ｍ４のアドレスとの関係を示し、図３のシグナ
ルフローを乗算・アダマール変換ブロック１５−１〜１
５−４対応に詳細に示すものである。又ＷＡはメモリユ
ニットＭ１〜Ｍ４の書込アドレスを示し、例えば、１−
０はメモリユニットＭ１の０番地、４−１５はメモリユ
ニットＭ４の１５番地を示す。
ク１５−１〜１５−４のシグナルフローとメモリユニッ
トＭ１〜Ｍ４のアドレスとの関係を示し、図３のシグナ
ルフローを乗算・アダマール変換ブロック１５−１〜１
５−４対応に詳細に示すものである。又ＷＡはメモリユ
ニットＭ１〜Ｍ４の書込アドレスを示し、例えば、１−
０はメモリユニットＭ１の０番地、４−１５はメモリユ
ニットＭ４の１５番地を示す。
【００３５】又１段目と２段目との接続関係は、各乗算
・アダマール変換ブロック１５−１〜１５−４に於いて
同一であるが、２段目と３段目との接続関係は、それぞ
れ異なり、（ ）内の同一数字間が接続されることを示
す。又Ｈ111 〜Ｈ143 の左側に示す乗算の係数Ａ，Ｃ１
１，Ｃ２１，Ｃ２３，Ｃ３１，Ｃ３３，Ｃ３５，Ｃ３７
を次に示す。 Ａ＝２-1/2 Ｃ１１＝１／２ｃｏｓ（π／４） Ｃ２１＝１／２ｃｏｓ（π／８） Ｃ２３＝１／２ｃｏｓ（３π／８） Ｃ３１＝１／２ｃｏｓ（π／１６） Ｃ３３＝１／２ｃｏｓ（３π／１６） Ｃ３５＝１／２ｃｏｓ（５π／１６） Ｃ３７＝１／２ｃｏｓ（７π／１６）
・アダマール変換ブロック１５−１〜１５−４に於いて
同一であるが、２段目と３段目との接続関係は、それぞ
れ異なり、（ ）内の同一数字間が接続されることを示
す。又Ｈ111 〜Ｈ143 の左側に示す乗算の係数Ａ，Ｃ１
１，Ｃ２１，Ｃ２３，Ｃ３１，Ｃ３３，Ｃ３５，Ｃ３７
を次に示す。 Ａ＝２-1/2 Ｃ１１＝１／２ｃｏｓ（π／４） Ｃ２１＝１／２ｃｏｓ（π／８） Ｃ２３＝１／２ｃｏｓ（３π／８） Ｃ３１＝１／２ｃｏｓ（π／１６） Ｃ３３＝１／２ｃｏｓ（３π／１６） Ｃ３５＝１／２ｃｏｓ（５π／１６） Ｃ３７＝１／２ｃｏｓ（７π／１６）
【００３６】例えば、ＩＤＣＴの場合、変換ユニット１
５−１１には、Ｇ00，Ｇ04，Ｇ40，Ｇ44が入力され、変
換ユニット１５−１２には、Ｇ02，Ｇ02＋Ｇ06，Ｇ42，
Ｇ42＋Ｇ46が入力され、変換ユニット１５−１３には、
Ｇ20，Ｇ24，Ｇ20＋Ｇ60が入力され、変換ユニット１５
−１４には、Ｇ22，Ｇ22＋Ｇ26，Ｇ22＋Ｇ62，Ｇ22＋Ｇ
26＋Ｇ62＋Ｇ66が入力される。
５−１１には、Ｇ00，Ｇ04，Ｇ40，Ｇ44が入力され、変
換ユニット１５−１２には、Ｇ02，Ｇ02＋Ｇ06，Ｇ42，
Ｇ42＋Ｇ46が入力され、変換ユニット１５−１３には、
Ｇ20，Ｇ24，Ｇ20＋Ｇ60が入力され、変換ユニット１５
−１４には、Ｇ22，Ｇ22＋Ｇ26，Ｇ22＋Ｇ62，Ｇ22＋Ｇ
26＋Ｇ62＋Ｇ66が入力される。
【００３７】そして、Ｇ00＊０．５，Ｇ04＊Ａ＊Ｃ１
１，Ｇ40＊Ａ＊Ｃ１１，Ｇ44＊Ｃ１１＊Ｃ１１のそれぞ
れ乗算が行われ、そして、アダマール変換が行われる。
その変換出力データは、メモリユニットＭ１〜Ｍ４のア
ドレス１−０，２−１，３−２，４−３、即ち、メモリ
ユニットＭ１の０番地，メモリユニットＭ２の１番地，
メモリユニットＭ３の２番地，メモリユニットＭ４の３
番地にそれぞれ書込まれる。以下同様にして乗算とアダ
マール変換とが行われて、メモリユニットＭ１〜Ｍ４に
書込まれる。
１，Ｇ40＊Ａ＊Ｃ１１，Ｇ44＊Ｃ１１＊Ｃ１１のそれぞ
れ乗算が行われ、そして、アダマール変換が行われる。
その変換出力データは、メモリユニットＭ１〜Ｍ４のア
ドレス１−０，２−１，３−２，４−３、即ち、メモリ
ユニットＭ１の０番地，メモリユニットＭ２の１番地，
メモリユニットＭ３の２番地，メモリユニットＭ４の３
番地にそれぞれ書込まれる。以下同様にして乗算とアダ
マール変換とが行われて、メモリユニットＭ１〜Ｍ４に
書込まれる。
【００３８】この場合に、乗算・アダマール変換ブロッ
ク１５−１の各変換ユニット１５−１１〜１５−１４か
ら並列に出力される変換出力データが、セレクタ部２１
を介してメモリユニットＭ１〜Ｍ４に分配されて書込ま
れる。次に、乗算・アダマール変換ブロック１５−２の
各変換ユニット１５−２１〜１５−２４から並列に出力
される変換出力データが、セレクタ部２１を介してメモ
リユニットＭ１〜Ｍ４に分配されて書込まれる。同様
に、順次乗算・アダマール変換ブロック１５−３，１５
−４の各変換ユニット１５−３１〜１５−３４，１５−
４１〜１５−４４からの変換出力データが、セレクタ部
２１を介してメモリユニットＭ１〜Ｍ４に分配されて書
込まれる。
ク１５−１の各変換ユニット１５−１１〜１５−１４か
ら並列に出力される変換出力データが、セレクタ部２１
を介してメモリユニットＭ１〜Ｍ４に分配されて書込ま
れる。次に、乗算・アダマール変換ブロック１５−２の
各変換ユニット１５−２１〜１５−２４から並列に出力
される変換出力データが、セレクタ部２１を介してメモ
リユニットＭ１〜Ｍ４に分配されて書込まれる。同様
に、順次乗算・アダマール変換ブロック１５−３，１５
−４の各変換ユニット１５−３１〜１５−３４，１５−
４１〜１５−４４からの変換出力データが、セレクタ部
２１を介してメモリユニットＭ１〜Ｍ４に分配されて書
込まれる。
【００３９】１回目の演算処理が終了すると、メモリユ
ニットＭ１〜Ｍ４のそれぞれの０番地から読出されたデ
ータは、図５のＨ111 〜Ｈ141 とＨ112 との間の接続構
成で示すように、セレクタ部２２を介して変換ユニット
１５−１１（Ｈ112 に相当）に加えられ、係数の乗算と
アダマール変換とが行われ、その変換出力データは、セ
レクタ部２１を介してメモリユニットＭ１〜Ｍ４に分配
されて書込まれる。その場合のメモリユニットＭ１〜Ｍ
４のアドレスＷＡは、図５のＨ112 ，Ｈ122 ，Ｈ132 ，
Ｈ142 の右側に示すように、メモリユニットＭ１の０番
地，４番地，８番地，１２番地、メモリユニットＭ２の
１番地，５番地，９番地，１３番地、メモリユニットＭ
３の２番地，６番地，１０番地，１４番地、メモリユニ
ットＭ４の３番地，７番地，１１番地，１５番地を示
す。
ニットＭ１〜Ｍ４のそれぞれの０番地から読出されたデ
ータは、図５のＨ111 〜Ｈ141 とＨ112 との間の接続構
成で示すように、セレクタ部２２を介して変換ユニット
１５−１１（Ｈ112 に相当）に加えられ、係数の乗算と
アダマール変換とが行われ、その変換出力データは、セ
レクタ部２１を介してメモリユニットＭ１〜Ｍ４に分配
されて書込まれる。その場合のメモリユニットＭ１〜Ｍ
４のアドレスＷＡは、図５のＨ112 ，Ｈ122 ，Ｈ132 ，
Ｈ142 の右側に示すように、メモリユニットＭ１の０番
地，４番地，８番地，１２番地、メモリユニットＭ２の
１番地，５番地，９番地，１３番地、メモリユニットＭ
３の２番地，６番地，１０番地，１４番地、メモリユニ
ットＭ４の３番地，７番地，１１番地，１５番地を示
す。
【００４０】又メモリユニットＭ１〜Ｍ４のそれぞれの
１番地から読出されたデータは、図５のＨ111 〜Ｈ141
とＨ122 との間の接続構成で示すように、セレクタ部２
２を介して変換ユニット１５−１２（Ｈ122 に相当）に
加えられ、係数の乗算とアダマール変換とが行われ、そ
の変換出力データは、セレクタ部２１を介してメモリユ
ニットＭ１〜Ｍ４に分配されて書込まれる。以下同様に
して、メモリユニットＭ１〜Ｍ４のそれぞれ２番地及び
３番地から読出されたデータは、セレクタ部２２を介し
て変換ユニット１５−１３，１５−１４に加えられ、係
数の乗算とアダマール変換とが行われ、セレクタ部２１
を介してメモリユニットＭ１〜Ｍ４に書込まれる。
１番地から読出されたデータは、図５のＨ111 〜Ｈ141
とＨ122 との間の接続構成で示すように、セレクタ部２
２を介して変換ユニット１５−１２（Ｈ122 に相当）に
加えられ、係数の乗算とアダマール変換とが行われ、そ
の変換出力データは、セレクタ部２１を介してメモリユ
ニットＭ１〜Ｍ４に分配されて書込まれる。以下同様に
して、メモリユニットＭ１〜Ｍ４のそれぞれ２番地及び
３番地から読出されたデータは、セレクタ部２２を介し
て変換ユニット１５−１３，１５−１４に加えられ、係
数の乗算とアダマール変換とが行われ、セレクタ部２１
を介してメモリユニットＭ１〜Ｍ４に書込まれる。
【００４１】他の乗算・アダマール変換ブロック１５−
２〜１５−４に於いても、図６〜図８の１段目と２段目
との接続構成に従ってセレクタ部２２によりメモリユニ
ットＭ１〜Ｍ４から読出したデータが変換ユニット１５
−２１〜１５−２４，１５−３１〜１５−３４，１５−
４１〜１５−４４に加えられて、係数の乗算とアダマー
ル変換とが行われ、変換出力データはセレクタ部２１を
介してメモリユニットＭ１〜Ｍ４に書込まれる。
２〜１５−４に於いても、図６〜図８の１段目と２段目
との接続構成に従ってセレクタ部２２によりメモリユニ
ットＭ１〜Ｍ４から読出したデータが変換ユニット１５
−２１〜１５−２４，１５−３１〜１５−３４，１５−
４１〜１５−４４に加えられて、係数の乗算とアダマー
ル変換とが行われ、変換出力データはセレクタ部２１を
介してメモリユニットＭ１〜Ｍ４に書込まれる。
【００４２】この２回目の演算処理が終了すると、再び
メモリユニットＭ１〜Ｍ４から読出されたデータが、図
５〜図８の２段目と３段目との接続構成に従ってセレク
タ部２２により乗算・アダマール変換ブロック１５−１
〜１５−４の各変換ユニットに加えられ、係数の乗算と
アダマール変換とが行われ、変換データｇu,v が得られ
る。この場合、変換ユニット１５−１１からはｇ00，ｇ
07，ｇ70，ｇ77が得られ、変換ユニット１５−１２から
はｇ03，ｇ04，ｇ73，ｇ74が得られ、変換ユニット１５
−１３からはｇ30，ｇ37，ｇ40，ｇ47が得られ、変換ユ
ニット１５−１４からはｇ33，ｇ34，ｇ43，ｇ44が得ら
れる。
メモリユニットＭ１〜Ｍ４から読出されたデータが、図
５〜図８の２段目と３段目との接続構成に従ってセレク
タ部２２により乗算・アダマール変換ブロック１５−１
〜１５−４の各変換ユニットに加えられ、係数の乗算と
アダマール変換とが行われ、変換データｇu,v が得られ
る。この場合、変換ユニット１５−１１からはｇ00，ｇ
07，ｇ70，ｇ77が得られ、変換ユニット１５−１２から
はｇ03，ｇ04，ｇ73，ｇ74が得られ、変換ユニット１５
−１３からはｇ30，ｇ37，ｇ40，ｇ47が得られ、変換ユ
ニット１５−１４からはｇ33，ｇ34，ｇ43，ｇ44が得ら
れる。
【００４３】各変換ユニット１５−１１〜１５−４４か
らの変換データｇ00〜ｇ77は、所定の順序のマトリクス
状ではないから、一旦メモリユニットＭ１〜Ｍ４に書込
んで、所定の順序に読出して出力することになる。又図
４の構成に於いては、４個の変換ユニット対応にメモリ
ユニットＭ１〜Ｍ４を設けて、一つの乗算・アダマール
変換ブロックからの４個の並列の変換出力データを分配
して同時に書込む場合を示し、この構成を一つの乗算・
アダマール変換ブロック対応に４個のメモリユニットを
設けると、全乗算・アダマール変換ブロックを並列動作
させて、それらの並列の変換出力データを同時にメモリ
ユニットに書込むことができる。
らの変換データｇ00〜ｇ77は、所定の順序のマトリクス
状ではないから、一旦メモリユニットＭ１〜Ｍ４に書込
んで、所定の順序に読出して出力することになる。又図
４の構成に於いては、４個の変換ユニット対応にメモリ
ユニットＭ１〜Ｍ４を設けて、一つの乗算・アダマール
変換ブロックからの４個の並列の変換出力データを分配
して同時に書込む場合を示し、この構成を一つの乗算・
アダマール変換ブロック対応に４個のメモリユニットを
設けると、全乗算・アダマール変換ブロックを並列動作
させて、それらの並列の変換出力データを同時にメモリ
ユニットに書込むことができる。
【００４４】又ＤＣＴ演算処理を行う場合は、ｇu,v が
一旦メモリユニットＭ１〜Ｍ４に入力され、前述の場合
と逆のシグナルフローに従って処理される。例えば、ｇ
00，ｇ07，ｇ70，ｇ77は変換ユニット１５−１１に入力
されてアダマール変換を行った後に係数との乗算処理を
行い、変換出力データはセレクタ部２１を介してメモリ
ユニットＭ１〜Ｍ４に書込まれる。同様にして、１回目
の演算処理が終了すると、メモリユニットＭ１〜Ｍ４か
らデータを読出して変換ユニットに入力し、変換出力デ
ータをメモリユニットＭ１〜Ｍ４に書込み、２回目の演
算処理が終了すると、再びメモリユニットＭ１〜Ｍ４か
らデータを読出して変換ユニットに入力し、変換出力デ
ータをメモリユニットＭ１〜Ｍ４に書込む。
一旦メモリユニットＭ１〜Ｍ４に入力され、前述の場合
と逆のシグナルフローに従って処理される。例えば、ｇ
00，ｇ07，ｇ70，ｇ77は変換ユニット１５−１１に入力
されてアダマール変換を行った後に係数との乗算処理を
行い、変換出力データはセレクタ部２１を介してメモリ
ユニットＭ１〜Ｍ４に書込まれる。同様にして、１回目
の演算処理が終了すると、メモリユニットＭ１〜Ｍ４か
らデータを読出して変換ユニットに入力し、変換出力デ
ータをメモリユニットＭ１〜Ｍ４に書込み、２回目の演
算処理が終了すると、再びメモリユニットＭ１〜Ｍ４か
らデータを読出して変換ユニットに入力し、変換出力デ
ータをメモリユニットＭ１〜Ｍ４に書込む。
【００４５】その場合、メモリユニットＭ１〜Ｍ４に
は、図５〜図８のＧm,n のｍ，ｎに相当するものとなる
から、例えば、乗算・アダマール変換ブロック１５−１
に於いて、Ｇ02とＧ02＋Ｇ06とからＧ06が減算処理によ
って得られる。同様に、Ｇ42とＧ42＋Ｇ46とからＧ46が
減算処理によって得られる。このような減算処理を入出
力処理ブロック１３に於いて行うことにより、ｇu,n か
らＤＣＴによるＧm,n が得られる。
は、図５〜図８のＧm,n のｍ，ｎに相当するものとなる
から、例えば、乗算・アダマール変換ブロック１５−１
に於いて、Ｇ02とＧ02＋Ｇ06とからＧ06が減算処理によ
って得られる。同様に、Ｇ42とＧ42＋Ｇ46とからＧ46が
減算処理によって得られる。このような減算処理を入出
力処理ブロック１３に於いて行うことにより、ｇu,n か
らＤＣＴによるＧm,n が得られる。
【００４６】図９は本発明の実施例の入出力処理ブロッ
クの説明図であり、１６−１〜１６−４は入出力処理ユ
ニット、３１，３２はセレクタ部である。この入出力処
理ユニット１６−１〜１６−４は、累積加減算部と複数
のレジスタとからなり、乗算・アダマール変換ブロック
１５−１〜１５−４に対応して構成した場合、図５〜図
８に於けるＧm,n の累積の加減算を行うもので、入出力
処理ユニット１６−１〜１６−４はそれぞれ並列で動作
できるように、セレクタ部３１により入力データを分配
することができる。
クの説明図であり、１６−１〜１６−４は入出力処理ユ
ニット、３１，３２はセレクタ部である。この入出力処
理ユニット１６−１〜１６−４は、累積加減算部と複数
のレジスタとからなり、乗算・アダマール変換ブロック
１５−１〜１５−４に対応して構成した場合、図５〜図
８に於けるＧm,n の累積の加減算を行うもので、入出力
処理ユニット１６−１〜１６−４はそれぞれ並列で動作
できるように、セレクタ部３１により入力データを分配
することができる。
【００４７】各入出力処理ユニット１６−１〜１６−４
は、単純には、それぞれ１６個の加減算器と１６個のレ
ジスタとを備え、例えば、ＩＤＣＴの場合に、入出力処
理ユニット１６−１は、セレクタ部３１によって選択さ
れたＧ10，Ｇ14と累積加減算部により加算されたＧ30＋
Ｇ50，Ｇ36＋Ｇ56を、セレクタ部３２を介して乗算・ア
ダマール変換ブロック１５−１の変換ユニット１５−１
１に入力する。又Ｇ12及び累積加減算部により加算され
たＧ12＋Ｇ16，Ｇ32＋Ｇ52，Ｇ32＋Ｇ36＋Ｇ52＋Ｇ
56を、セレクタ部３２を介して変換ユニット１５−１２
に入力する。
は、単純には、それぞれ１６個の加減算器と１６個のレ
ジスタとを備え、例えば、ＩＤＣＴの場合に、入出力処
理ユニット１６−１は、セレクタ部３１によって選択さ
れたＧ10，Ｇ14と累積加減算部により加算されたＧ30＋
Ｇ50，Ｇ36＋Ｇ56を、セレクタ部３２を介して乗算・ア
ダマール変換ブロック１５−１の変換ユニット１５−１
１に入力する。又Ｇ12及び累積加減算部により加算され
たＧ12＋Ｇ16，Ｇ32＋Ｇ52，Ｇ32＋Ｇ36＋Ｇ52＋Ｇ
56を、セレクタ部３２を介して変換ユニット１５−１２
に入力する。
【００４８】この場合、Ｇm,n をシリアル入力とし、所
定のＧm,n の累積加減算出力を選択して一旦メモリブロ
ック１２に順次加えることにより、入出力処理ユニット
１６−１〜１６−４の構成を簡単化することができる。
入出力処理ユニット１６−１〜１６−４は、例えば、加
減算器と複数のレジスタとセレクタとにより構成するこ
とができるものであり、例えば、図１０は入出力処理ユ
ニット１６−４に於ける処理の説明図で、複数のレジス
タＡ０〜Ａ９を備えている場合を示す。
定のＧm,n の累積加減算出力を選択して一旦メモリブロ
ック１２に順次加えることにより、入出力処理ユニット
１６−１〜１６−４の構成を簡単化することができる。
入出力処理ユニット１６−１〜１６−４は、例えば、加
減算器と複数のレジスタとセレクタとにより構成するこ
とができるものであり、例えば、図１０は入出力処理ユ
ニット１６−４に於ける処理の説明図で、複数のレジス
タＡ０〜Ａ９を備えている場合を示す。
【００４９】又入力データのＧ11，Ｇ13，Ｇ31，・・・
・Ｇ77が時間ｔに従って入力される場合であり、最初の
Ｇ11は加減算器を介してレジスタＡ０，Ａ１，Ａ２，Ａ
４にセットされ、そのまま出力データＧ11となる。次の
Ｇ13が入力されると、加減算器を介してレジスタＡ０，
Ａ１，Ａ３，Ａ４，Ａ５に入力され、レジスタＡ０，Ａ
１，Ａ４には、前回のＧ11との累積加算結果がセットさ
れ、例えばレジスタＡ０のＧ11＋Ｇ13が出力データとな
る。
・Ｇ77が時間ｔに従って入力される場合であり、最初の
Ｇ11は加減算器を介してレジスタＡ０，Ａ１，Ａ２，Ａ
４にセットされ、そのまま出力データＧ11となる。次の
Ｇ13が入力されると、加減算器を介してレジスタＡ０，
Ａ１，Ａ３，Ａ４，Ａ５に入力され、レジスタＡ０，Ａ
１，Ａ４には、前回のＧ11との累積加算結果がセットさ
れ、例えばレジスタＡ０のＧ11＋Ｇ13が出力データとな
る。
【００５０】次のＧ31が入力されると、レジスタＡ０，
Ａ１，Ａ２，Ａ６，Ａ７，Ａ９に加減算器を介して入力
され、レジスタＡ０，Ａ１にはＧ11＋Ｇ13＋Ｇ31の累積
加算結果がセットされ、レジスタＡ２にはＧ11＋Ｇ31の
累積加算結果がセットされ、このＧ11＋Ｇ31の累積加算
結果が出力データとなる。以下同様にして、入力データ
が選択的にレジスタＡ０〜Ａ９に加減算器を介して入力
されて累積加算される。この場合、レジスタＡ０には、
Ｇ11〜Ｇ77の累積加算結果がセットされて、出力データ
となり、乗算・アダマール変換ブロック１５−４の変換
ユニット１５−４４に入力される。
Ａ１，Ａ２，Ａ６，Ａ７，Ａ９に加減算器を介して入力
され、レジスタＡ０，Ａ１にはＧ11＋Ｇ13＋Ｇ31の累積
加算結果がセットされ、レジスタＡ２にはＧ11＋Ｇ31の
累積加算結果がセットされ、このＧ11＋Ｇ31の累積加算
結果が出力データとなる。以下同様にして、入力データ
が選択的にレジスタＡ０〜Ａ９に加減算器を介して入力
されて累積加算される。この場合、レジスタＡ０には、
Ｇ11〜Ｇ77の累積加算結果がセットされて、出力データ
となり、乗算・アダマール変換ブロック１５−４の変換
ユニット１５−４４に入力される。
【００５１】ＤＣＴ演算処理の場合は、例えば、図１０
の出力データが入出力処理ユニット１６−４に入力され
るから、その場合は、Ｇ11はそのまま出力データとな
り、又Ｇ11＋Ｇ13は、前回のＧ11を減算することによ
り、Ｇ13を出力データとする。又Ｇ11＋Ｇ31は、前々回
のＧ11を減算することにより、Ｇ31を出力データとし、
次のＧ11＋Ｇ13＋Ｇ31＋Ｇ33は、既にＧ11，Ｇ13，Ｇ31
が求められているから、それらを減算することによりＧ
33を出力データとすることができる。以下同様にして、
ＤＣＴデータＧm,n を得ることができる。
の出力データが入出力処理ユニット１６−４に入力され
るから、その場合は、Ｇ11はそのまま出力データとな
り、又Ｇ11＋Ｇ13は、前回のＧ11を減算することによ
り、Ｇ13を出力データとする。又Ｇ11＋Ｇ31は、前々回
のＧ11を減算することにより、Ｇ31を出力データとし、
次のＧ11＋Ｇ13＋Ｇ31＋Ｇ33は、既にＧ11，Ｇ13，Ｇ31
が求められているから、それらを減算することによりＧ
33を出力データとすることができる。以下同様にして、
ＤＣＴデータＧm,n を得ることができる。
【００５２】入出力処理ユニット１６−４以外の入出力
処理ユニット１６−１〜１６−３についても同様な構成
と動作によって実現することができるものであり、入出
力処理ユニット１６−１が最も簡単な構成となる。
処理ユニット１６−１〜１６−３についても同様な構成
と動作によって実現することができるものであり、入出
力処理ユニット１６−１が最も簡単な構成となる。
【００５３】
【発明の効果】以上説明したように、本発明は、乗算と
アダマール変換とを行う変換ブロック１と、メモリブロ
ック２と、入出力処理ブロック３と、制御ブロック４と
を備えて、直接二次元計算を行う二次元離散コサイン変
換又は逆二次元離散コサイン変換を行うものであり、変
換ブロック１を変換処理過程に於いて繰り返し使用でき
る構成として、演算回路の構成を簡単化することができ
る利点がある。更に、演算順序の切替えによって、同一
の構成を利用して、ＤＣＴとＩＤＣＴとに切替えて演算
処理を実行することができる。従って、動画，静止画等
の符号器，復号器に於ける高能率符号，復号化の為のＤ
ＣＴ及びＩＤＣＴの演算処理を高速且つ経済的に実行す
ることが可能となる利点がある。
アダマール変換とを行う変換ブロック１と、メモリブロ
ック２と、入出力処理ブロック３と、制御ブロック４と
を備えて、直接二次元計算を行う二次元離散コサイン変
換又は逆二次元離散コサイン変換を行うものであり、変
換ブロック１を変換処理過程に於いて繰り返し使用でき
る構成として、演算回路の構成を簡単化することができ
る利点がある。更に、演算順序の切替えによって、同一
の構成を利用して、ＤＣＴとＩＤＣＴとに切替えて演算
処理を実行することができる。従って、動画，静止画等
の符号器，復号器に於ける高能率符号，復号化の為のＤ
ＣＴ及びＩＤＣＴの演算処理を高速且つ経済的に実行す
ることが可能となる利点がある。
【図１】本発明の原理説明図である。
【図２】本発明の実施例の説明図である。
【図３】シグナルフローの概略説明図である。
【図４】本発明の実施例の変換ブロックとメモリブロッ
クとの説明図である。
クとの説明図である。
【図５】シグナルフローとメモリアドレスとの説明図で
ある。
ある。
【図６】シグナルフローとメモリアドレスとの説明図で
ある。
ある。
【図７】シグナルフローとメモリアドレスとの説明図で
ある。
ある。
【図８】シグナルフローとメモリアドレスとの説明図で
ある。
ある。
【図９】本発明の実施例の入出力処理ブロックの説明図
である。
である。
【図１０】本発明の実施例の入出力処理ユニットの処理
説明図である。
説明図である。
１ 変換ブロック ２ メモリブロック ３ 入出力処理ブロック ４ 制御ブロック ５ 乗算部 ６ アダマール変換部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/41 Ｂ 7/30 Ｈ０４Ｎ 7/133 Ｚ (72)発明者 中川 章 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 直接二次元計算を行う二次元離散コサイ
ン変換演算回路に於いて、 二次元離散コサイン変換の演算過程はアダマール変換，
乗算の順の処理を行い、逆二次元離散コサイン変換の演
算過程は乗算，アダマール変換の順の処理を行う乗算部
（５）とアダマール変換部（６）とからなる変換ブロッ
ク（１）と、 該変換ブロック（１）の入出力データを一時的に記憶
し、且つ書込んだデータを並べ替えた状態で読出すメモ
リブロック（２）と、 前記変換ブロック（１）の入出力データの前処理及び後
処理を行う入出力処理ブロック（３）と、 前記二次元離散コサイン変換又は逆二次元離散コサイン
変換の演算過程に於ける前記変換ブロック（１）の乗算
係数の制御と、前記メモリブロック（２）の書込アドレ
ス及び読出アドレスの制御と、前記入出力処理ブロック
（３）の制御とを行い、前記二次元離散コサイン変換又
は逆二次元離散コサイン変換の演算処理を繰り返し行わ
せる制御ブロック（４）とを備えたことを特徴とする二
次元離散コサイン変換演算回路。 - 【請求項２】 前記変換ブロック（１）は、複数の乗算
部と複数の加減算部とからなるアダマール変換部を含む
４入力４出力の変換ユニットを並列に設けて構成したこ
とを特徴とする請求項１記載の二次元離散コサイン変換
演算回路。 - 【請求項３】 前記メモリブロック（２）は、複数のメ
モリユニットに分割し、前記変換ブロック（１）の並列
出力データを各メモリユニットに分配して同時に書込
み、且つ該各メモリユニットから同時に読出した並列デ
ータを前記変換ブロック（１）に入力する構成としたこ
とを特徴とする請求項１記載の二次元離散コサイン変換
演算回路。 - 【請求項４】 前記入出力処理ブロック（３）は、複数
の累積加算，累積減算を行う累算部と、各累算部の出力
データを選択して出力するセレクタ部とから構成したこ
とを特徴とする請求項１記載の二次元離散コサイン変換
演算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6175002A JPH0844708A (ja) | 1994-07-27 | 1994-07-27 | 二次元離散コサイン変換演算回路 |
| US08/454,867 US5719963A (en) | 1994-07-27 | 1995-05-31 | Two-dimensional discrete cosine transform computing circuit |
| EP95108352A EP0696002A3 (en) | 1994-07-27 | 1995-05-31 | Circuit calculation device for the two-dimensional discrete cosine transformation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6175002A JPH0844708A (ja) | 1994-07-27 | 1994-07-27 | 二次元離散コサイン変換演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844708A true JPH0844708A (ja) | 1996-02-16 |
Family
ID=15988505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6175002A Withdrawn JPH0844708A (ja) | 1994-07-27 | 1994-07-27 | 二次元離散コサイン変換演算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5719963A (ja) |
| EP (1) | EP0696002A3 (ja) |
| JP (1) | JPH0844708A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11155867A (ja) * | 1997-10-01 | 1999-06-15 | General Electric Co <Ge> | 超音波イメージング・システムおよび超音波散乱データ取得方法 |
| JP2002527011A (ja) * | 1998-10-02 | 2002-08-20 | メイコム・リミテッド | データ圧縮符号化システム |
| WO2005122590A1 (ja) * | 2004-06-08 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | 画像符号化装置および画像復号化装置、ならびにそれらで用いられる集積回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2827997B2 (ja) * | 1995-12-28 | 1998-11-25 | 日本電気株式会社 | 画像信号のアダマール変換符号化装置および復号装置 |
| US6625216B1 (en) | 1999-01-27 | 2003-09-23 | Matsushita Electic Industrial Co., Ltd. | Motion estimation using orthogonal transform-domain block matching |
| WO2001008001A1 (en) * | 1999-07-23 | 2001-02-01 | Trustees Of Boston University | Integer discrete cosine transform using integer operations |
| KR100563493B1 (ko) | 1999-09-16 | 2006-03-27 | 브이케이 주식회사 | 입출력 데이터의 위치가 동일한 고속 이산 여현 변환 연산 장치 및 그 방법 |
| US8238675B2 (en) * | 2008-03-24 | 2012-08-07 | Microsoft Corporation | Spectral information recovery for compressed image restoration with nonlinear partial differential equation regularization |
| CN107025206B (zh) * | 2017-04-13 | 2020-06-19 | 广西师范大学 | 一种量子傅立叶变换实现量子线路设计的方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4210931A (en) * | 1978-12-28 | 1980-07-01 | Discovision Associates | Video player and/or recorder with Hadamard transform |
| SU1443002A1 (ru) * | 1987-05-04 | 1988-12-07 | Институт кибернетики им.В.М.Глушкова | Устройство дл быстрого преобразовани Уолша-Адамара |
| DE3837328A1 (de) * | 1988-11-03 | 1990-05-10 | Bosch Gmbh Robert | Transformationsschaltung |
| US5008848A (en) * | 1989-05-30 | 1991-04-16 | North American Philips Corporation | Circuit for performing S-transform |
| JP2646778B2 (ja) * | 1990-01-17 | 1997-08-27 | 日本電気株式会社 | ディジタル信号処理装置 |
| US5097331A (en) * | 1990-08-24 | 1992-03-17 | Bell Communications Research, Inc. | Multiple block-size transform video coding using an asymmetric sub-band structure |
| US5293434A (en) * | 1991-04-10 | 1994-03-08 | International Business Machines Corporation | Technique for use in a transform coder for imparting robustness to compressed image data through use of global block transformations |
| US5452466A (en) * | 1993-05-11 | 1995-09-19 | Teknekron Communications Systems, Inc. | Method and apparatus for preforming DCT and IDCT transforms on data signals with a preprocessor, a post-processor, and a controllable shuffle-exchange unit connected between the pre-processor and post-processor |
-
1994
- 1994-07-27 JP JP6175002A patent/JPH0844708A/ja not_active Withdrawn
-
1995
- 1995-05-31 US US08/454,867 patent/US5719963A/en not_active Expired - Fee Related
- 1995-05-31 EP EP95108352A patent/EP0696002A3/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11155867A (ja) * | 1997-10-01 | 1999-06-15 | General Electric Co <Ge> | 超音波イメージング・システムおよび超音波散乱データ取得方法 |
| JP2002527011A (ja) * | 1998-10-02 | 2002-08-20 | メイコム・リミテッド | データ圧縮符号化システム |
| WO2005122590A1 (ja) * | 2004-06-08 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | 画像符号化装置および画像復号化装置、ならびにそれらで用いられる集積回路 |
| JPWO2005122590A1 (ja) * | 2004-06-08 | 2008-04-10 | 松下電器産業株式会社 | 画像符号化装置および画像復号化装置、ならびにそれらで用いられる集積回路 |
| JP4704333B2 (ja) * | 2004-06-08 | 2011-06-15 | パナソニック株式会社 | 画像符号化装置および画像復号化装置、ならびにそれらで用いられる集積回路 |
| US8179972B2 (en) | 2004-06-08 | 2012-05-15 | Panasonic Corporation | Image encoding device, image decoding device, and integrated circuit used therein |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0696002A2 (en) | 1996-02-07 |
| US5719963A (en) | 1998-02-17 |
| EP0696002A3 (en) | 1996-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101137753B1 (ko) | 고속의 메모리 효율적인 변환 구현 방법 | |
| KR100246878B1 (ko) | 역이산 코사인변환 프로세서, 이산 코사인 변환계수의 매트릭스를 역변환하기 위한 방법 및 그 장치 | |
| CN111738952B (zh) | 一种图像修复的方法、装置及电子设备 | |
| US6223193B1 (en) | Macroblock variance estimator for MPEG-2 video encoder | |
| US6317767B2 (en) | Methods and systems for performing short integer chen IDCT algorithm with fused multiply/add | |
| JP2002500455A (ja) | 高速ｉｄｃｔ／ダウンサンプリング複合演算方法および装置 | |
| JPH0844708A (ja) | 二次元離散コサイン変換演算回路 | |
| US6181831B1 (en) | Spatial frequency-domain video signal processing | |
| JP4323808B2 (ja) | 二次元ピラミッド・フィルタ・アーキテクチャ | |
| JP4266512B2 (ja) | データ処理装置 | |
| JPH1040235A (ja) | 行列乗算器 | |
| JP3385866B2 (ja) | 逆量子化・逆ｄｃｔ回路 | |
| JPH08307868A (ja) | 動画像復号装置 | |
| JP2802158B2 (ja) | 逆直交変換方法および逆直交変換回路 | |
| JP2790911B2 (ja) | 直交変換演算装置 | |
| JP3136785B2 (ja) | データ圧縮装置 | |
| JP4444480B2 (ja) | フィルタ処理装置 | |
| JP3438474B2 (ja) | 画像処理装置 | |
| JP3977003B2 (ja) | 離散コサイン変換・逆離散コサイン変換手法及びその装置 | |
| JP3154293B2 (ja) | 音声信号帯域合成復号化装置 | |
| JP4700838B2 (ja) | フィルタ処理装置 | |
| JP3036934B2 (ja) | 画像符号化装置 | |
| EP4627517A1 (en) | A method of processing source data | |
| JP3225614B2 (ja) | データ圧縮装置 | |
| KR970003806B1 (ko) | 이산 및 역이산 코사인 변환 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |