JPH0845281A

JPH0845281A - Ｅｅｐｒｏｍプログラミング回路

Info

Publication number: JPH0845281A
Application number: JP5936595A
Authority: JP
Inventors: Joseph Devore; デボアージョセフ; Andrew Marshall; マーシャルアンドリュー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1994-03-17
Filing date: 1995-03-17
Publication date: 1996-02-16
Also published as: US5432741A

Abstract

(57)【要約】【目的】電気的消去可能プログラマブル読み出し専用
メモリ（ＥＥＰＲＯＭ）のトリミング完了後は、プログ
ラミング機能を完全にディセーブルしてそのデータが偶
発的なアクセスにより変更されないようにしたＥＥＰＲ
ＯＭプログラミング回路を提供する。【構成】前記ＥＥＰＲＯＭに入力データ及びアドレス
情報を供給するデータ入力手段と、第１の出力電圧によ
り特徴付けられる第１の状態又は第２の出力電圧により
特徴付けられる第２の状態に存在し得ると共に、プリセ
ットのときは前記第１の状態となる不揮発性記憶素子
と、前記不揮発性記憶素子を前記第１の状態から前記第
２の状態へ永久的にリセットさせる手段とを備え、前記
ＥＥＰＲＯＭは前記不揮発性記憶素子の前記第１の状態
に応答して前記データ入力手段から受け取ったデータを
記憶する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、概して集積された電子
回路に関し、特に集積回路製品に用いられ、そのユーザ
により、集積回路製品の不適切な再プログラミングを防
止するようにした電気的消去可能プログラマブル読み出
し専用メモリ（ＥＥＰＲＯＭ）のプログラミング回路に
関するものである。

【０００２】

【従来の技術】多くの集積回路（ＩＣ）製品は、ＩＣウ
ェーハを完全に作成した後に調整又はトリミングが必要
である。このような例として電力調節用ＩＣがあり、こ
の電力調節用ＩＣにおいて基準電圧発生器は、特定の仕
様に適応するように要求され、その出力は避けることが
できない製造のばらつきにより影響されることがあり、
従って製作プロセスが完了するまでは正確に決定するこ
とができない。この場合、ＩＣにはディジタル・アナロ
グ（Ｄ／Ａ）変換器の入力端子に接続された素子アレー
が含まれる。これらの各素子は、出力端子に所望の出力
電圧を発生するように、Ｄ／Ａ変換器の論理電圧レベル
のうちの一方又は他方のレベルに対してプログラム可能
にされる。その他の例として、出力周波数の製作後トリ
ミングを必要とする発振器を含むＩＣもある。

【０００３】従来、これらのプログラマブル素子アレー
にツェナー・ダイオード及びポリシリコン・ヒューズを
含めていた。ウェーハの各ＩＣダイの最終プローブ・テ
ストにおいて、トリミング・プロセスは、ダイ上のプロ
ーブ接触パッドを介して素子アレーの選択素子に大きな
電流を流して選択した素子の状態を永久的に変更させる
必要がある。ツェナー・ダイオードのアレーの場合で
は、電流によりツェナー・ダイオードを導電路に変え、
またポリシリコン・ヒューズの場合では、電流によりポ
リシリコン・ヒューズを開放回路に変える。

【０００４】この構成はいくつかの欠点が存在する。第
１に、プローブ接触パッドを各素子アレーに必要とし
て、ダイの貴重な表面積を浪費することである。第２
に、素子アレーのプログラミングがダイをパッケージに
収容して、カプセル封止するプロセスに先行するプロー
ブ・テスト中に、行う必要があって、このプロセスがダ
イに物理的なストレスを発生させ、これが回路パラメー
タに影響を与える恐れがある。第３に、これは、トリミ
ングをＩＣ製品のエンド・ユーザが実行することができ
ないということであって、製造者が実行しなければなら
ないという更なる欠点を発生させる。第４に、前述の素
子アレーに用いた両型式の素子が時間の経過により前の
状態に戻ってしまい、このためにトリミング値を変化さ
せてしまうことが知られていた。最後かつ最も重要なこ
ととして、一旦プログラムされると、ダイオード・アレ
ー及びヒューズは再調整することができず、テスト・プ
ログラム・トリミング・ルーチンを複雑化し、トリミン
グ・パターンを決定するのに推定技術の使用を必要とす
ることである。トリミングが正しくない、又はＩＣ製作
における後処理段階で仕様から外れていると、デバイス
をスクラップにしなければならない。

【０００５】電気的消去可能プログラマブル読み出し専
用メモリ（ＥＥＰＲＯＭ）を有する集積回路製品は、多
年にわたり使用された。これらの応用の大部分におい
て、ＥＥＰＲＯＭは記憶媒体、例えば再構築可能なルッ
クアップ・テーブルとして機能するものであった。しか
し、最近では、前述のＩＣのトリミング機能を含むＥＥ
ＰＲＯＭの新しい利用が開発された。

【０００６】ＩＣとしてトリミングを得るためにＥＥＰ
ＲＯＭを使用すると、前述の方法よりも多くに利点が得
られる。これは、ダイの表面に多くのプローブ・パッド
を必要としないので、ＩＣダイの面積が少なくなり、高
々ダイの外部への付加的な１本のリードを必要とするに
過ぎない。更に、実際の再プログラミングを別にして、
ツェナー・ダイオード及びポリシリコン・ヒューズの場
合にあるような前の状態に戻るということはない。最後
かつ多分最も重要なこととして、これは、再プログラミ
ング可能性の利点が得られ、十分なトリミング値が得ら
れるまで無期限に調整することができる。

【０００７】しかし、この再プログラミング機能はある
種の状況では欠点となり得る。ＥＥＰＲＯＭデバイスが
適正なトリミングを得るためにカプセル封止後にプログ
ラミングが可能であると、エンド・ユーザが不注意に望
ましくない何らかの値に再プログラミングしてしまうこ
とが判った。製造者がトリミング調整を決定している場
合には、エンド・ユーザがこの調整を変更してしまわな
いことが望ましい。他の場合は、調整を行うが、一旦調
整を行ったときは再プログラミングできないことを望む
エンド・ユーザである。

【０００８】

【発明が解決しようとする課題】従来技術では、回路基
板にＩＣを搭載したときに、ある基準電位に固定してＥ
ＥＰＲＯＭのプログラミング機能をディセーブル（不
能）する外部的な「プログラム・エネーブル」リードが
設けられていた。しかし、この構成はフールプルーフで
はなく、ＥＥＰＲＯＭを不注意により再プログラミング
する可能性が常に存在している。

【０００９】以上の観点から、ＥＥＰＲＯＭの多くの利
点に関連し、しかも一旦十分なトリミング値が得られた
ときにプログラミング機能を永久的にディセーブルにす
るＩＣトリミングを提供する改良されたデバイスに対す
る要求が存在することは、明らかである。

【００１０】

【課題を解決するための手段】本発明の要旨によれば、
電気的消去可能プログラマブル読み出し専用メモリ（Ｅ
ＥＰＲＯＭ）プログラミング回路が開示される。このＥ
ＥＰＲＯＭプログラミング回路は、ＥＥＰＲＯＭに入力
データを供給し、かつアドレス情報を供給するデータ入
力手段を備えている。このプログラミング回路は、更
に、第１の出力電圧により特徴付けられる第１の状態、
又は第２の出力電圧により特徴付けられる第２の状態に
存在し得る不揮発性記憶素子を備え、前記不揮発性記憶
素子は前記第１の状態にプリセットされる。最後に、こ
のプログラミング回路は、前記第１の状態から前記第２
の状態へ永久的に前記不揮発性記憶素子をリセットさせ
る手段を備え、前記ＥＥＰＲＯＭは前記不揮発性記憶素
子の前記第１の状態に応答して前記データ入力手段から
受け取ったデータを記憶する。

【００１１】本発明の好ましい実施例によれば、前記プ
ログラミング回路は、更に、前記不揮発性記憶素子に接
続されたプローブ・パッドを備え、前記プローブ・パッ
ドは初期製作プロセス中にアクセス可能であり、その後
はアクセス不可能となる。前記不揮発性記憶素子は、前
記初期製作プロセス中は、前記プローブ・パッドに対し
てある電位を印加することにより、前記第１の状態にプ
リセットされる。

【００１２】更に、本発明によれば、その機能部分にト
リミング調整データを供給する手段を含む集積回路が開
示される。前記集積回路は電気的消去可能プログラマブ
ル読み出し専用メモリ（ＥＥＰＲＯＭ）プログラミング
回路を備え、前記ＥＥＰＲＯＭはトリミング調整データ
をその出力端子に供給する。前記集積回路は、更に、直
列データ入力に応答するシフト・レジスタを含み、前記
ＥＥＰＲＯＭのデータ入力端子に供給された並列出力デ
ータを供給し、かつアドレス情報を供給するデータ入力
手段を備えている。前記集積回路は、更に、第１の出力
電圧に特徴付けられる第１の状態、又は第２の出力電圧
に特徴付けられる第２の状態に存在し得る不揮発性記憶
素子を備えている。最後に、前記集積回路は前記不揮発
性記憶素子を前記第１の状態から前記第２の状態へ永久
的にリセットさせる手段を備え、前記ＥＥＰＲＯＭは前
記不揮発性記憶素子の前記第１の状態に応答して前記デ
ータ入力手段から受け取るデータを記憶する。

【００１３】本発明の以上の構成は、添付図面に関連し
て以下の詳細な説明からより完全に理解することができ
るものである。

【００１４】

【実施例】図１を参照すると、本発明の第１の実施例に
よるＥＥＰＲＯＭプログラミング回路が示されている。
図１はこのＥＥＰＲＯＭプログラミング回路の意図する
機能によりインタフェースをする集積回路（ＩＣ）チッ
プ上に存在し得る素子、即ちシフト・レジスタ１０、１
２、ラッチ２６、２８、ＡＮＤゲート１４（インバータ
２０、２２及び２４）及び“Ｄ”フリップ・フロップ１
６が示されている。図１は、更に、ＥＥＰＲＯＭ４２と
共に、そのプログラミングで用いられる素子、即ちプロ
ーブ・パッド３０、１ビットのＥＥＰＲＯＭ３２、ＡＮ
Ｄゲート３４、ＡＮＤゲート３８及び“Ｄ”フリップ・
フロップ４０も示している。

【００１５】この実施例では、システム・プロセッサ
（図示なし）は４つのインタフェース信号を介してＩＣ
の機能を制御する。これらのインタフェース信号には、
３つの入力信号、「直列データ入力」、「アドレス・ラ
ッチ・クロック」及び「データ・ラッチ・クロック」、
及び１出力肯定応答信号（ＡＣＫ）が含まれている。典
型的な動作において、システム・プロセッサはシフト・
レジスタ１０に直列データ列を供給する。シフト・レジ
スタ１０の「データ出力」端子におけるデータは、８入
力のＡＮＤゲート１４により監視されており、ＡＮＤゲ
ート１４は当該ＩＣに固有に割り付けられている特定ア
ドレスに応答するように構築されている。この実施例で
は、シフト・レジスタ１０の第４、第５、及び第６のデ
ータ出力信号と、ＡＮＤゲート１４の対応する入力との
間に接続されたインバータ２０、２２及び２４は、当該
ＩＣ用に１１０００１１１のチップ選択アドレスを決定
する。ＡＮＤゲート１４の出力信号は、ＩＣアドレスの
デコードをしたシステム・コントローラへ肯定応答（Ａ
ＣＫ）をＯＲゲート１８を介して戻すように供給され
る。ＡＮＤゲート１４の出力の状態は「アドレス・ラッ
チ・クロック」信号により“Ｄ”フリップ・フロップ１
６にラッチされる。

【００１６】８ビットのアドレス・データに続く「直列
データ入力」信号線上の次の１６ビットのデータは、Ｉ
Ｃに送出されるべきディジタル情報を含む。これらのデ
ータは、シフト・レジスタ１０及び１２を介して直列に
転送され、このデータ転送が完了すると、これらのデー
タは「データ・ラッチ・クロック」によりラッチ２６及
び２８にラッチされる。システム・オペレーション中
は、ラッチ２６及び２８の「データ出力」端子での情報
は、システム・プロセッサからＩＣへのデータ・インタ
フェースを形成する。

【００１７】本発明の要旨によれば、システム・プロセ
ッサとＩＣとの間のインタフェースに関連して、ＩＣの
カプセル封止の前及び／又は後にＥＥＰＲＯＭ４２をプ
ログラミングする回路が設けられ、この回路はＩＣのカ
プセル封止後は前記ＥＥＰＲＯＭプログラミング機能を
永久的にディセーブルにする能力を提供する。

【００１８】プログラミング回路には１ビットのＥＥＰ
ＲＯＭ３２が含まれ、そのセット（Ｓ）入力端子にハイ
論理レベル電圧を印加することにより、ＥＥＰＲＯＭ３
２を論理“１”の出力状態にセットさせることができ、
またそのリセット（Ｒ）入力端子にハイ論理レベルの電
圧を印加することにより、ＥＥＰＲＯＭ３２を論理
“０”の出力状態にリセットさせることができる。ＥＥ
ＰＲＯＭ３２は、不揮発性メモリなので、電源がオン又
はオフに関係なく、そのプログラムされた論理状態を保
持する。しかし、集積回路の製作プロセスが完了して、
集積回路が最初に電源投入されるときに、ＥＥＰＲＯＭ
３２の初期状態を予め定める方法はない。従って、ＩＣ
の表面上にある導電性のプローブ・パッド３０をＥＥＰ
ＲＯＭ３２のセット入力端子に接続し、プローブ・パッ
ド３０にハイ論理レベル電圧を印加することにより、こ
のデバイスを強制的にセット状態にさせている。プロー
ブ・パッド３０はＩＣのカプセル封止に先立ってプロー
ブが接触できるように露出されるが、カプセル封止後は
接触することはできない。抵抗３６は、図示のように１
ＫΩの値であってもよく、ＥＥＰＲＯＭ３２のセット入
力端子と接地との間に接続されたプローブ・パッド３０
に電圧が印加されていないときに、セット入力端子が必
ず論理ロー・レベルに保持されるようにしている。ＡＮ
Ｄゲート３４の出力端子はＥＥＰＲＯＭ３２のリセット
入力端子に接続されている。

【００１９】ＥＥＰＲＯＭ３２の「データ出力」端子に
おける信号は、９入力のＡＮＤゲート３８に第１入力と
して接続され、残りの８入力はシフト・レジスタ１０の
８「データ出力」端子における情報のデコーダとを構築
している。ＡＮＤゲート３８は、ＥＥＰＲＯＭ４２のプ
ログラミングを可能にさせるように、固有に割り付けら
れた特定のアドレスに応答する。この実施例では、部品
を最少数にするために、全て１（１１１１１１１１）の
プログラミング・エネーブル・アドレスがこの実施例の
ために選択された。このアドレスの唯一の制限は、この
ＩＣ用のチップ選択アドレス（１１０００１１１）と相
違するものでなければならないということである。全て
のＥＥＰＲＯＭプログラミングはシステム・オペレーシ
ョンに先だって完了し、次いでＥＥＰＲＯＭがその
“０”状態にリセットされた後に、ディセーブルされる
ので、当該システムにおける本ＩＣのＥＥＰＲＯＭプロ
グラミング・エネーブル・アドレスと他のＩＣのチップ
選択アドレスとの間における競争（ｃｏｎｆｌｉｃｔ）
の可能性に関して考慮する必要はない。ＡＮＤゲート３
８の出力信号はＯＲゲート１８に供給されて、ＥＥＰＲ
ＯＭプログラミング・エネーブル・アドレスをデコード
したシステム・コントローラへ肯定応答（ＡＣＫ）を返
送させる。ＡＮＤゲート３８の出力の状態は、「アドレ
ス・ラッチ・クロック」信号により“Ｄ”フリップ・フ
ロップ４０にラッチされる。

【００２０】「直列データ入力」信号線上のアドレス・
データの８ビットに続く、次の１６ビットのデータはＥ
ＥＰＲＯＭ４２にプログラムされるディジタル情報を含
む。これらのデータはシフト・レジスタ１０及び１２へ
直列に転送されると共に出力され、データ転送が完了す
ると、これらのデータは「データ・ラッチ・クロック」
によりラッチ２６及び２８にラッチされる。ラッチ２６
及び２８のデータは、“Ｄ”フリップ・フロップ４０の
Ｑ出力端子における信号により論理ハイ・レベルにセッ
トされたＥＥＰＲＯＭ４２の「エネーブル」入力によ
り、適宜ＥＥＰＲＯＭ４２に転送される。

【００２１】ＥＥＰＲＯＭ４２の「データ出力」端子に
おける１６信号のうちの１５信号はＩＣトリミング値と
して機能するように利用可能である。この実施例におい
て最下位ビット位置に示す第１６信号は、プログラミン
グ・リセット機能として確保されている。ＥＥＰＲＯＭ
４２の最下位ビット位置の「データ出力」信号は、ＡＮ
Ｄゲート３４に第１入力として印加され、かつ“Ｄ”フ
リップ・フロップ４０のＱ出力端子における信号はＡＮ
Ｄゲート３４に第２入力として印加され、従ってＥＥＰ
ＲＯＭプログラミング・モードにおいて、ＥＥＰＲＯＭ
４２の最下位ビットのデータが論理“１”であれば、Ｅ
ＥＰＲＯＭ３２はリセットされ、以後ＥＥＰＲＯＭ４２
の全てのプログラミングを阻止する。この時点で、ＩＣ
がカプセル封入されており、かつプローブ・パッド３０
に接触できないときは、ＥＰＲＯＭ４２におけるデータ
を変更することはできなくなっている。

【００２２】集積回路パッケージ内にカプセル封止され
ている間にＥＥＰＲＯＭ４２をプログラミングする手順
は、実際には、カプセル封止に先だって開始される。最
後のプローブ・テストの段階、即ち集積回路ダイスが未
だウェーハとして接合されている段階で、ＥＥＰＲＯＭ
４２を含むＩＣをテストするときは、各ダイ上の回路を
電源投入により作動させ、かつプローブをプローブ・パ
ッド３０と接触状態にする。この実施例では、プローブ
はハイ論理レベルの電圧を印加して、１ビットのＥＥＰ
ＲＯＭをセット状態にさせる。所望により、ＥＥＰＲＯ
Ｍ４２のプログラミングをこの段階で行うことができ
る。その後、ＩＣをカプセル封止してプローブ・パッド
３０に接触できなくなったときは、各プログラミング・
オペレーションがＥＥＰＲＯＭ４２の最下位ビットのデ
ータに論理“０”をセットしている限り、「直列データ
入力」インタフェースを介してＥＥＰＲＯＭ４２のデー
タが続くプログラム・エネーブル・アドレスを用いるこ
とにより、ＥＥＰＲＯＭ４２を再プログラムすることが
できる。ＥＥＰＲＯＭ４２用のデータの最終回路トリミ
ング値を確立すると、ＥＥＰＲＯＭ４２の最下位ビット
のデータに論理“１”をセットすることにより、ＥＥＰ
ＲＯＭプログラミングをディセーブルにし、これによっ
て１ビットのＥＥＰＲＯＭ３２をリセットし、かつ以後
ＥＥＰＲＯＭ４２の再プログラミングを阻止することが
できる。

【００２３】以上の実施例におけるパラメータは単なる
例示であって、本発明を限定するものと解釈すべきでも
のではないことを理解すべきである。本発明の要旨は、
第１の状態にプリセット可能にし、これによってプログ
ラミングできるようにし、かつ第２の状態へリセットし
た後はその第１の状態へ復帰できないようにするプログ
ラミング回路内の不揮発性メモリ・デバイスの考えにあ
る。

【００２４】図２を参照すると、本発明の第２の実施例
によるＥＥＰＲＯＭプログラミング回路の論理図が示さ
れている。図１及び図２の要素は１００の桁においての
み異なる番号を表示しているが、これは、両実施例にお
いて対をなすこれらの要素が同一又はほぼ同一であるこ
とを意図するものである。

【００２５】以上の説明から、図１の実施例は、プログ
ラミング・アドレス・デコードに関連して、ＥＥＰＲＯ
Ｍ４２のうちの１ビットである第１６データ・ビットを
用いてＥＥＰＲＯＭ３２のプログラム・ビットをリセッ
トしていることは、明らかである。ＥＥＰＲＯＭ４２の
プログラミングを完了した後、第１６データ・ビットは
機能に寄与することはない。しかし、ＥＥＰＲＯＭ４２
の第１６ビットのデータを完全に利用して回路トリミン
グ機能を得ることが望ましいことがある。図２の実施例
は、別個のデバイス・アドレス・デコードを設けること
により、この拡張した機能を排他的に用いてＥＥＰＲＯ
Ｍのプログラム・ビットをリセット可能にさせたもので
ある。

【００２６】図２のＥＥＰＲＯＭプログラミング回路
は、第１の入力端子をＥＥＰＲＯＭ１３２の「データ出
力」信号端子に接続すると共に、残りの８入力はインバ
ータ１５２と関連させてシフト・レジスタ１１０の８
「データ出力」端子の情報のデコーダとして構築された
第２の９入力ＡＮＤゲート１５０を有する。このＡＮＤ
ゲート１５０はＥＥＰＲＯＭ１４２のプログラムをディ
セーブルするように固有に割り付けられた特殊アドレス
に応答する。この実施例では、１１１１１１１０のプロ
グラミング・ディセーブル・アドレスを選択した。この
アドレスにおいて唯一の制限は、チップ選択アドレス
（１１０００１１１）及びＥＥＰＲＯＭプログラム・エ
ネーブル・アドレス（１１１１１１１１）と異なってい
なければならないことである。ここでも、全てのＥＥＰ
ＲＯＭプログラミングがシステム・オペレーションに先
だって完了しているので、このＩＣのＥＥＰＲＯＭプロ
グラミング・ディセーブル・アドレスとこのシステムに
おける他のＩＣのチップ選択アドレスとの間における競
争（ｃｏｎｆｌｉｃｔ）の可能性に関して考慮する必要
はない。ＡＮＤゲート１５０の出力信号は、肯定応答
（ＡＣＫ）をＥＥＰＲＯＭプログラミング・ディセーブ
ル・アドレスのデコードをしたシステム・コントローラ
へ３入力のＯＲゲート１５６を介して戻すように、供給
されている。ＡＮＤゲート１５０の出力の状態は「アド
レス・ラッチ・クロック」信号により“Ｄ”フリップ・
フロップ１５４にラッチされる。

【００２７】フリップ・フロップ１５４のＱ出力端子に
おける信号は、ＥＥＰＲＯＭ１３２のリセット入力端子
に印加されており、従ってＥＥＰＲＯＭプログラミング
・モードにおいてシフト・レジスタ１１０からＥＥＰＲ
ＯＭプログラミング・ディセーブル・アドレス（１１１
１１１１０）が出力されると、ＥＥＰＲＯＭ１３２はリ
セットされ、以後、ＥＥＰＲＯＭ１４２の全てのプログ
ラミングをディセーブルする。この時点で、ＩＣがカプ
セル封止され、プローブ・パッド１３０がアクセス不可
能にされると、ＥＥＰＲＯＭ１４２内のデータを変更す
ることができないものとなる。

【００２８】集積回路パッケージ内にカプセル封止され
る間のＥＥＰＲＯＭ１４２をプログラミングする例示と
しての手順は、図１の実施例に関連して説明した手順に
よく類似している。ただし、主な相違は、前述のよう
に、１ビットのＥＥＰＲＯＭ１３２をリセットする手順
である。この場合に、ＥＥＰＲＯＭ１４２用データの最
終的な回路トリミング値が確立すると、シフトレジスタ
１１０への「直列データ入力」信号によりＥＥＰＲＯＭ
プログラミング・ディセーブル・アドレス（１１１１１
１１０）を発生して、ＥＥＰＲＯＭプログラミングをデ
ィセーブルすることができ、これによってＡＮＤゲート
１５０の出力端子におけるハイ論理レベルの信号がエネ
ーブルされる。この信号は、「アドレス・ラッチ・クロ
ック」信号の発生によりフリップ・フロップ１５４にラ
ッチされ、かつＱ出力端子のハイ論理レベルの信号が１
ビットのＥＥＰＲＯＭ１３２のリセットを行い、以後、
ＥＥＰＲＯＭ１４２の再プログラミングを阻止する。

【００２９】本発明は、以上で説明し、かつ図１及び図
２に示したＥＥＰＲＯＭプログラミング回路及び方法に
含まれているように、従来技術の解決手段において確定
的な限界と困難さを克服するものである。エンド・ユー
ザにアクセス可能なピンを用いることによりＥＥＰＲＯ
Ｍのイン・パッケージ・プログラミングに適合させ、こ
れによって電圧又は周波数のトリミング調整を可能にさ
せてプローブと最終テストとの間で誤りを発生させるこ
とが知られているパッケージにおける歪みに対する補償
を行う。ＥＥＰＲＯＭトリミングにおいて十分なプログ
ラム値が得られると、プログラミング機能を完全にディ
セーブルにして、以後のアクセスを不可能にし、偶発的
な又は不注意によりＥＥＰＲＯＭデータを変更しないよ
うにする。従って、ここで想定する型式のＥＥＰＲＯＭ
トリミング機能に関連する集積回路製品において、本発
明による解決手段は顕著な効果がある。

【００３０】特に、ここで開示した構造及び方法に関し
て本発明の要旨を明らかにしたが、本発明の実施におい
て種々の変更を行うことが可能なことは理解されるであ
ろう。１例として、ＥＥＰＲＯＭを含み、トリミング値
を得るために用いられる機能的なＩＣ製品を説明してい
るが、本発明に係わる技術分野に習熟した者は、本発明
の要旨がアドレス可能メモリとしてのみ用いられるＥＥ
ＰＲＯＭＩＣでも同じように成立することが理解され
るであろう。本発明の範囲はここで開示した特定の構造
及び方法に限定されることを意図するものではなく、請
求の範囲により解釈されるべきである。

【００３１】以上の説明に関連して更に以下の項を開示
する。

【００３２】（１）電気的消去可能プログラマブル読み
出し専用メモリ（ＥＥＰＲＯＭ）プログラミング回路に
おいて、前記ＥＥＰＲＯＭに入力データを供給し、かつ
アドレス情報を供給するデータ入力手段と、第１の出力
電圧により特徴付けられる第１の状態、又は第２の出力
電圧により特徴付けられる第２の状態に存在し得る不揮
発性記憶素子であって、前記第１の状態にプリセットさ
れる前記不揮発性記憶素子と、前記不揮発性記憶素子を
前記第１の状態から前記第２の状態へ永久的にリセット
させる手段とを備え、前記ＥＥＰＲＯＭは前記不揮発性
記憶素子の前記第１の状態に応答して前記データ入力手
段から受け取ったデータを記憶することを特徴とするＥ
ＥＰＲＯＭプログラミング回路。

【００３３】（２）前記ＥＥＰＲＯＭは付加的に前記デ
ータ入力手段から供給される第１のアドレスをデコード
する手段に応答して前記データ入力手段から受け取るデ
ータを記憶することを特徴とする第１項記載のＥＥＰＲ
ＯＭプログラミング回路。

【００３４】（３）前記リセット手段は前記データ入力
手段から供給される第２のアドレスを前記不揮発性記憶
素子の前記第１の状態にデコードすることを特徴とする
第２項記載のＥＥＰＲＯＭプログラミング回路。

【００３５】（４）前記リセット手段は前記第１アドレ
ス・デコード手段と、前記ＥＥＰＲＯＭに記憶されたデ
ータとに応答することを特徴とする第２項記載のＥＥＰ
ＲＯＭプログラミング回路。

【００３６】（５）前記不揮発性記憶素子は１ビットの
ＥＥＰＲＯＭを備えていることを特徴とする第１項記載
のＥＥＰＲＯＭプログラミング回路。

【００３７】（６）更に、前記不揮発性記憶素子に接続
されたプローブ・パッドを備え、前記プローブ・パッド
は、初期製作プロセスにおいてはアクセス可能にされ、
かつその後はアクセス不可能にされることを特徴とする
第１項記載のＥＥＰＲＯＭプログラミング回路。

【００３８】（７）前記不揮発性記憶素子は、前記初期
製作プロセスにおいては前記プローブ・パッドにある電
位を印加することにより前記第１の状態にプリセットさ
れることを特徴とする第６項記載のＥＥＰＲＯＭプログ
ラミング回路。

【００３９】（８）前記データ入力手段は直列入力デー
タに応答して並列出力データを供給するシフト・レジス
タ手段を備えていることを特徴とする第１項記載のＥＥ
ＰＲＯＭプログラミング回路。

【００４０】（９）前記シフト・レジスタ手段から供給
される前記並列出力データは、前記ＥＥＰＲＯＭのデー
タ入力端子に供給されることを特徴とする第１項記載の
ＥＥＰＲＯＭプログラミング回路。

【００４１】（１０）トリミング調整データを回路に供
給する装置において、電気的消去可能プログラマブル読
み出し専用メモリ（ＥＥＰＲＯＭ）であって、その出力
端子に前記トリミング調整データを供給する前記ＥＥＰ
ＲＯＭと、第１の出力電圧により特徴付けられる第１の
状態、又は第２の出力電圧により特徴付けられる第２の
状態に存在し得る不揮発性記憶素子であって、前記第１
の状態にプリセットされる前記不揮発性記憶素子と、前
記不揮発性記憶素子を前記第１の状態から前記第２の状
態へ永久的にリセットさせる手段とを備え、前記ＥＥＰ
ＲＯＭは前記不揮発性記憶素子の前記第１の状態に応答
して前記データ入力手段から受け取ったデータを記憶す
ることを特徴とする装置。

【００４２】（１１）前記ＥＥＰＲＯＭは、付加的に前
記データ入力手段から供給される第１のアドレスをデコ
ードする手段に応答して、前記データ入力手段から受け
取るデータを記憶することを特徴とする第１０項記載の
装置。

【００４３】（１２）前記リセット手段は前記データ入
力手段から供給される第２のアドレスを前記不揮発性記
憶素子の前記第１の状態にデコードさせる手段を備えて
いることを特徴とする第１１項記載の装置。

【００４４】（１３）前記リセット手段は前記第１アド
レス・デコード手段と、前記ＥＥＰＲＯＭに記憶された
データとに応答することを特徴とする第１１項記載の装
置。

【００４５】（１４）前記不揮発性記憶素子は１ビット
のＥＥＰＲＯＭを備えていることを特徴とする第１０項
記載の装置。

【００４６】（１５）更に、前記不揮発性記憶素子に接
続されたプローブ・パッドを備え、前記プローブ・パッ
ドは初期製作プロセスにおいてはアクセス可能にされ、
かつその後はアクセス不可能にされることを特徴とする
第１０項記載の装置。

【００４７】（１６）前記不揮発性記憶素子は、前記初
期製作プロセスにおいては前記プローブ・パッドへある
電位を印加することにより、前記第１の状態にプリセッ
トされることを特徴とする第１５項記載の装置。

【００４８】（１７）前記データ入力手段は、直列入力
データに応答して並列出力データを供給するシフト・レ
ジスタ手段を備えていることを特徴とする第１０項記載
の装置。

【００４９】（１８）前記シフト・レジスタ手段から供
給される前記並列出力データは、前記ＥＥＰＲＯＭのデ
ータ入力端子に供給されることを特徴とする第１０項記
載の装置。

【００５０】（１９）集積回路の機能部分にトリミング
調整データを供給する手段を含む前記集積回路におい
て、電気的消去可能プログラマブル読み出し専用メモリ
（ＥＥＰＲＯＭ）であって、その出力端子に前記トリミ
ング調整データを供給する前記ＥＥＰＲＯＭと、直列入
力データに応答して前記ＥＥＰＲＯＭのデータ入力端子
に入力された並列出力データを供給し、アドレス情報を
供給するデータ入力手段と、第１の出力電圧により特徴
付けられる第１の状態、又は第２の出力電圧により特徴
付けられる第２の状態に存在し得る不揮発性記憶素子で
あって、前記第１の状態にプリセットされる前記不揮発
性記憶素子と、前記不揮発性記憶素子を前記第１の状態
から前記第２の状態へ永久的にリセットする手段とを備
え、前記ＥＥＰＲＯＭは前記不揮発性記憶素子の前記第
１の状態に応答して前記データ入力手段から受け取った
データを記憶することを特徴とする集積回路。

【００５１】（２０）前記ＥＥＰＲＯＭは付加的に前記
データ入力手段から供給される第１のアドレスをデコー
ドする手段に応答して前記データ入力手段から受け取る
データを記憶することを特徴とする第１９項記載の集積
回路。

【００５２】（２１）前記リセット手段は前記データ入
力手段から供給される第２のアドレスを前記不揮発性記
憶素子の前記第１の状態へデコードする手段を備えてい
ることを特徴とする第２０項記載の装置。

【００５３】（２２）前記リセット手段は前記第１アド
レス・デコード手段と、前記ＥＥＰＲＯＭに記憶された
データとに応答することを特徴とする第２０項記載の集
積回路。

【００５４】（２３）前記不揮発性記憶素子は１ビット
のＥＥＰＲＯＭを備えていることを特徴とする第１９項
記載の集積回路。

【００５５】（２４）更に、前記不揮発性記憶素子に接
続されたプローブ・パッドを備え、前記プローブ・パッ
ドは初期製作プロセスにおいてはアクセス可能にされ、
かつその後はアクセス不可能にされることを特徴とする
第１９項記載の集積回路。

【００５６】（２５）前記不揮発性記憶素子は前記初期
製作プロセスにおいては前記プローブ・パッドにある電
位を印加することにより前記第１の状態にプリセットさ
れることを特徴とする第２４項記載の装置。

【００５７】（２６）使用することにより集積回路（Ｉ
Ｃ）用のトリミング調整を行うＥＥＰＲＯＭ４２をプロ
グラミングするプログラミング回路。前記プログラミン
グ回路は、前記ＩＣをパッケージにし、かつカプセル封
止した後であってもプログラミングする能力を利用可能
にするインタフェースを用いて、前記ＥＥＰＲＯＭ４２
を無期限にプログラミングする能力を提供する。更に、
プログラミング機能をディセーブルする能力を製造者又
はエンド・ユーザに提供してＥＥＰＲＯＭ１４２を不注
意に変更することを阻止する。前記プログラミング回路
は、電源がオン又はオフであることに関係なく、プログ
ラムした論理状態を保持する１ビットのＥＥＰＲＯＭ３
２及び不揮発性記憶素子を備えている。前記ＥＥＰＲＯ
Ｍ３２は、最終プローブ・テストにおいては、そのセッ
ト入力端子に接続されたプローブ・パッド３０に電圧を
印加することにより、セットされる。プローブ・パッド
３０はプローブ・パッド３０は、ＩＣカプセル封止前で
はプローブが接触できるように露出されるが、カプセル
封止後は接触不可能にされる。ＥＥＰＲＯＭ４２は、Ｅ
ＥＰＲＯＭ３２がセットされている限り、ＥＥＰＲＯＭ
４２用のプログラミング・データが続くシステム・デー
タ・バスからの固有のアドレスを受け取ったときに変更
されてもよい。ＥＥＰＲＯＭ３２が設定されると、ＥＥ
ＰＲＯＭ４２のプログラミング機能は永久的にディセー
ブルされる。第１の実施例において、ＥＥＰＲＯＭ３２
はＥＥＰＲＯＭ４２のうちの所定の一つを特定の論理状
態にセットすることによりリセットされる。第２の実施
例において、ＥＥＰＲＯＭ３２はシステム・データ・バ
スからの他の固有なアドレス・デコードを受け取ること
によりリセットされる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるＥＥＰＲＯＭプロ
グラミング回路の論理図。

【図２】本発明の第２の実施例によるＥＥＰＲＯＭプロ
グラミング回路の論理図。

【符号の説明】

１０、１２、１１０、１１２シフト・レジスタ２６、２８、１２６、１２８ラッチ３２、１３２ＥＥＰＲＯＭ３０、１３０プローブ・パッド４２、１４２ＥＥＰＲＯＭ１６、４０、１１６、１４０、１５４ “Ｄ”フリップ
・フロップ

Claims

【特許請求の範囲】

【請求項１】電気的消去可能プログラマブル読み出し
専用メモリ（ＥＥＰＲＯＭ）プログラミング回路におい
て、前記ＥＥＰＲＯＭに入力データを供給し、かつアドレス
情報を供給するデータ入力手段と、第１の出力電圧により特徴付けられる第１の状態、又は
第２の出力電圧により特徴付けられる第２の状態に存在
し得る不揮発性記憶素子であって、前記第１の状態にプ
リセットされる前記不揮発性記憶素子と、前記不揮発性記憶素子を前記第１の状態から前記第２の
状態へ永久的にリセットさせる手段とを備え、前記ＥＥ
ＰＲＯＭは前記不揮発性記憶素子の前記第１の状態に応
答して前記データ入力手段から受け取ったデータを記憶
することを特徴とするＥＥＰＲＯＭプログラミング回
路。