JPH0846159A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0846159A JPH0846159A JP17672594A JP17672594A JPH0846159A JP H0846159 A JPH0846159 A JP H0846159A JP 17672594 A JP17672594 A JP 17672594A JP 17672594 A JP17672594 A JP 17672594A JP H0846159 A JPH0846159 A JP H0846159A
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- bit
- memory cell
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ビット線選択トランジスタの加工を容易にす
ることができるＮＡＮＤセル型ＥＥＰＲＯＭを提供する
こと。 【構成】 ４個のメモリセルＭを直列接続したＮＡＮＤ
セルと、このＮＡＮＤセルを選択的にビット線ＢＬと接
続するための選択トランジスタＳ１，２から構成される
メモリセルユニットが、マトリクス状に配置されたメモ
リセルアレイと、２本のビット線ＢＬに対して１本ずつ
設けられた選択ビット信号線と、２本のビット線ＢＬを
選択的に選択ビット信号線に接続するため、ビット線Ｂ
Ｌの同一端にメモリセルユニットに隣接して設けられた
ビット線選択トランジスタＱｎ２，３とを備えたＮＡＮ
Ｄセル型ＥＥＰＲＯＭにおいて、ビット線選択トランジ
スタＱｎ２，３を、選択トランジスタＳ１とほぼ同一形
状に同時に形成し、かつ選択トランジスタＳ１をビット
線方向に平行移動した位置に配置したことを特徴とす
る。
ることができるＮＡＮＤセル型ＥＥＰＲＯＭを提供する
こと。 【構成】 ４個のメモリセルＭを直列接続したＮＡＮＤ
セルと、このＮＡＮＤセルを選択的にビット線ＢＬと接
続するための選択トランジスタＳ１，２から構成される
メモリセルユニットが、マトリクス状に配置されたメモ
リセルアレイと、２本のビット線ＢＬに対して１本ずつ
設けられた選択ビット信号線と、２本のビット線ＢＬを
選択的に選択ビット信号線に接続するため、ビット線Ｂ
Ｌの同一端にメモリセルユニットに隣接して設けられた
ビット線選択トランジスタＱｎ２，３とを備えたＮＡＮ
Ｄセル型ＥＥＰＲＯＭにおいて、ビット線選択トランジ
スタＱｎ２，３を、選択トランジスタＳ１とほぼ同一形
状に同時に形成し、かつ選択トランジスタＳ１をビット
線方向に平行移動した位置に配置したことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に電気的書き替え可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）に関し、またトンネル電流によりメモ
リセルに対して書き込み／消去を行うＥＥＰＲＯＭに関
する。
り、特に電気的書き替え可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）に関し、またトンネル電流によりメモ
リセルに対して書き込み／消去を行うＥＥＰＲＯＭに関
する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの１つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続し、これを１
単位としてビット線に接続するものである。メモリセル
は通常、電荷蓄積層（浮遊ゲート）と制御ゲートが積層
されたＦＥＴＭＯＳ構造を有する。メモリセルアレイ
は、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に
集積形成される。ＮＡＮＤセルのドレイン側は選択ゲー
トを介してビット線に接続され、ソース側はやはり選択
ゲートを介して共通ソース線に接続される。メモリセル
の制御ゲートは、行方向に連続的に配設されてワード線
となる。
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続し、これを１
単位としてビット線に接続するものである。メモリセル
は通常、電荷蓄積層（浮遊ゲート）と制御ゲートが積層
されたＦＥＴＭＯＳ構造を有する。メモリセルアレイ
は、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に
集積形成される。ＮＡＮＤセルのドレイン側は選択ゲー
トを介してビット線に接続され、ソース側はやはり選択
ゲートを介して共通ソース線に接続される。メモリセル
の制御ゲートは、行方向に連続的に配設されてワード線
となる。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及びドレイン側の選択ゲートには中間電圧Ｖ
ｍ（＝１０Ｖ程度）を印加し、ビット線にはデータに応
じて０Ｖ又は中間電圧Ｖmb（＝８Ｖ程度）を与える。
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及びドレイン側の選択ゲートには中間電圧Ｖ
ｍ（＝１０Ｖ程度）を印加し、ビット線にはデータに応
じて０Ｖ又は中間電圧Ｖmb（＝８Ｖ程度）を与える。
【０００４】ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで転送されて、電荷蓄積
層に電子注入が生じる。これにより、選択されたメモリ
セルのしきい値は正方向にシフトする。この状態を例え
ば“０”とする。ビット線にＶmbが与えられた時は電子
注入が実質的に起こらず、従ってしきい値は変化せず、
負に止まる。この状態は消去状態で“１”とする。な
お、データ書き込みは、制御ゲートを共有するメモリセ
ルに対して同時に行われる。
は選択メモリセルのドレインまで転送されて、電荷蓄積
層に電子注入が生じる。これにより、選択されたメモリ
セルのしきい値は正方向にシフトする。この状態を例え
ば“０”とする。ビット線にＶmbが与えられた時は電子
注入が実質的に起こらず、従ってしきい値は変化せず、
負に止まる。この状態は消去状態で“１”とする。な
お、データ書き込みは、制御ゲートを共有するメモリセ
ルに対して同時に行われる。
【０００５】データ消去は、選択されたＮＡＮＤセル内
の全てのメモリセルに対して同時に行われる。即ち、選
択されたＮＡＮＤセル内の全ての制御ゲートを０Ｖと
し、ｐ型ウェルを２０Ｖとする。このとき、ｐ型ウェル
に印加される高電圧に対して選択ゲート，ビット線，ソ
ース線も２０Ｖにされる。これにより、選択されたＮＡ
ＮＤセル内の全てのメモリセルで電荷蓄積層の電子がｐ
型ウェルに放出され、しきい値は負方向にシフトする。
消去しないＮＡＮＤセル内のメモリセルの全制御ゲート
は２０Ｖにされる。
の全てのメモリセルに対して同時に行われる。即ち、選
択されたＮＡＮＤセル内の全ての制御ゲートを０Ｖと
し、ｐ型ウェルを２０Ｖとする。このとき、ｐ型ウェル
に印加される高電圧に対して選択ゲート，ビット線，ソ
ース線も２０Ｖにされる。これにより、選択されたＮＡ
ＮＤセル内の全てのメモリセルで電荷蓄積層の電子がｐ
型ウェルに放出され、しきい値は負方向にシフトする。
消去しないＮＡＮＤセル内のメモリセルの全制御ゲート
は２０Ｖにされる。
【０００６】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電圧Ｖcc（例えば５Ｖ）と
し、選択トランジスタで電流が流れるか否かを検出する
ことにより行われる。
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電圧Ｖcc（例えば５Ｖ）と
し、選択トランジスタで電流が流れるか否かを検出する
ことにより行われる。
【０００７】このようなＮＡＮＤセル型ＥＥＰＲＯＭで
は、書き込み／読み出しは数バイト（〜５１２バイト）
同時に行うために、ビット線毎にデータラッチ兼センス
アンプ回路が設けられる。
は、書き込み／読み出しは数バイト（〜５１２バイト）
同時に行うために、ビット線毎にデータラッチ兼センス
アンプ回路が設けられる。
【０００８】しかし、高集積化につれビット線のピッチ
が狭くなり、１本のビット線毎にデータラッチ兼センス
アンプ回路を配置するのが難しくなり、２本のビット線
に１つのデータラッチ兼センスアンプ回路を設けること
になる。これは、メモリセルアレイ内の規則正しい形状
では配線層やコンタクト穴を加工するのはできても、周
辺回路内のように非定型形状部では加工が難しくなるた
めである。ところが、ビット線を選択してデータラッチ
兼センスアンプ回路に接続するためのビット線選択トラ
ンジスタは、やはり１本のビット線毎に設けなければな
らず、加工し難いという問題があった。
が狭くなり、１本のビット線毎にデータラッチ兼センス
アンプ回路を配置するのが難しくなり、２本のビット線
に１つのデータラッチ兼センスアンプ回路を設けること
になる。これは、メモリセルアレイ内の規則正しい形状
では配線層やコンタクト穴を加工するのはできても、周
辺回路内のように非定型形状部では加工が難しくなるた
めである。ところが、ビット線を選択してデータラッチ
兼センスアンプ回路に接続するためのビット線選択トラ
ンジスタは、やはり１本のビット線毎に設けなければな
らず、加工し難いという問題があった。
【０００９】また、消去のためｐ型ウェルに２０Ｖ程度
の高電圧が印加されるため、ｐ型ウェル表面に形成され
るｎ型拡散層を介してビット線も２０Ｖ程度になり、こ
のためビット線選択トランジスタは２０Ｖ程度の高電圧
に耐えられるような、高耐圧トランジスタでなければな
らない。この高耐圧トランジスタは、パンチスルー耐圧
を高めるためゲート長が長いなどトランジスタ寸法が大
きく、回路面積を大きくするという問題があった。
の高電圧が印加されるため、ｐ型ウェル表面に形成され
るｎ型拡散層を介してビット線も２０Ｖ程度になり、こ
のためビット線選択トランジスタは２０Ｖ程度の高電圧
に耐えられるような、高耐圧トランジスタでなければな
らない。この高耐圧トランジスタは、パンチスルー耐圧
を高めるためゲート長が長いなどトランジスタ寸法が大
きく、回路面積を大きくするという問題があった。
【００１０】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、２本のビット線に対し
てデータラッチ兼センスアンプを１つにして、周辺回路
内の最小加工寸法を緩めようとしても、ビット線毎に設
けなければならないビット線選択トランジスタの加工領
域では、最小加工寸法は緩められないという問題があっ
た。また、１本のビット線毎に高耐圧トランジスタを設
けなければならず、これが回路面積を大きくする要因に
なるという問題があった。
ＡＮＤセル型ＥＥＰＲＯＭでは、２本のビット線に対し
てデータラッチ兼センスアンプを１つにして、周辺回路
内の最小加工寸法を緩めようとしても、ビット線毎に設
けなければならないビット線選択トランジスタの加工領
域では、最小加工寸法は緩められないという問題があっ
た。また、１本のビット線毎に高耐圧トランジスタを設
けなければならず、これが回路面積を大きくする要因に
なるという問題があった。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ビット線選択トランジ
スタの加工容易化をはかることができ、ビット線選択ト
ランジスタの信頼性向上等に寄与し得る半導体記憶装置
を提供することにある。
ので、その目的とするところは、ビット線選択トランジ
スタの加工容易化をはかることができ、ビット線選択ト
ランジスタの信頼性向上等に寄与し得る半導体記憶装置
を提供することにある。
【００１２】また、本発明の他の目的は、従来１本のビ
ット線毎に必要であった高耐圧トランジスタの数を減少
させることができ、回路面積の縮小化をはかり得る半導
体記憶装置を提供することにある。
ット線毎に必要であった高耐圧トランジスタの数を減少
させることができ、回路面積の縮小化をはかり得る半導
体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明に係わるＮＡＮＤ
セル型ＥＥＰＲＯＭはビット線選択トランジスタを、メ
モリセルアレイの規則正しい形状を崩さないように、選
択トランジスタとほぼ同じトランジスタとしアレイに隣
接配置する。また、ビット線選択トランジスタはメモリ
セルアレイの形成されるｐ型ウェル内に形成する。言い
換えれば、メモリセルアレイ内の選択トランジスタを切
り出して、メモリセルアレイの端に配置し、それをビッ
ト線選択トランジスタとする。このビット線選択トラン
ジスタを介して複数のビット線は１本の信号線にまとめ
られ、周辺回路へ配線される。選択トランジスタと同様
にビット線選択トランジスタのゲートも、消去時には２
０Ｖ程度が印加される。
セル型ＥＥＰＲＯＭはビット線選択トランジスタを、メ
モリセルアレイの規則正しい形状を崩さないように、選
択トランジスタとほぼ同じトランジスタとしアレイに隣
接配置する。また、ビット線選択トランジスタはメモリ
セルアレイの形成されるｐ型ウェル内に形成する。言い
換えれば、メモリセルアレイ内の選択トランジスタを切
り出して、メモリセルアレイの端に配置し、それをビッ
ト線選択トランジスタとする。このビット線選択トラン
ジスタを介して複数のビット線は１本の信号線にまとめ
られ、周辺回路へ配線される。選択トランジスタと同様
にビット線選択トランジスタのゲートも、消去時には２
０Ｖ程度が印加される。
【００１４】即ち、本発明（請求項１）は、１個又は複
数個のメモリセルから構成されるサブアレイと、このサ
ブアレイを選択的にビット線と接続するための選択トラ
ンジスタから構成されるメモリセルユニットが、マトリ
クス状に配置されたメモリセルアレイと、複数本のビッ
ト線に対して１本ずつ設けられた選択ビット信号線と、
複数本のビット線を選択的に選択ビット信号線に接続す
るため、ビット線の同一端にメモリセルユニットに隣接
して設けられたビット線選択トランジスタとを備えた半
導体記憶装置において、ビット線選択トランジスタを選
択トランジスタとほぼ同一形状に形成し、かつ選択トラ
ンジスタをビット線方向に平行移動した位置に配置した
ことを特徴とする。
数個のメモリセルから構成されるサブアレイと、このサ
ブアレイを選択的にビット線と接続するための選択トラ
ンジスタから構成されるメモリセルユニットが、マトリ
クス状に配置されたメモリセルアレイと、複数本のビッ
ト線に対して１本ずつ設けられた選択ビット信号線と、
複数本のビット線を選択的に選択ビット信号線に接続す
るため、ビット線の同一端にメモリセルユニットに隣接
して設けられたビット線選択トランジスタとを備えた半
導体記憶装置において、ビット線選択トランジスタを選
択トランジスタとほぼ同一形状に形成し、かつ選択トラ
ンジスタをビット線方向に平行移動した位置に配置した
ことを特徴とする。
【００１５】また、本発明（請求項２）は、１個又は複
数個のメモリセルから構成されるサブアレイと、このサ
ブアレイを選択的にビット線と接続するための選択トラ
ンジスタから構成される選択メモリセルユニットが、マ
トリクス状に配置されたメモリセルアレイと、複数本の
ビット線に対して１本ずつ設けられた第１の選択ビット
信号線と、複数本のビット線に対して１本ずつ設けられ
た第２の選択ビット信号線と、複数本のビット線を選択
的に第１の選択ビット信号線に接続するため、ビット線
の同一端にメモリセルユニットに隣接して設けられた第
１のビット線選択トランジスタと、複数本のビット線を
選択的に第２の選択ビット信号線に接続するため、第１
のビット線選択トランジスタと反対のビット線の同一端
にメモリセルユニットに隣接して設けられた第２のビッ
ト線選択トランジスタとを備えた半導体記憶装置におい
て、第１及び第２のビット線選択トランジスタを選択ト
ランジスタとほぼ同一形状に形成し、かつ選択トランジ
スタをビット線方向に平行移動した位置に配置したこと
を特徴とする。
数個のメモリセルから構成されるサブアレイと、このサ
ブアレイを選択的にビット線と接続するための選択トラ
ンジスタから構成される選択メモリセルユニットが、マ
トリクス状に配置されたメモリセルアレイと、複数本の
ビット線に対して１本ずつ設けられた第１の選択ビット
信号線と、複数本のビット線に対して１本ずつ設けられ
た第２の選択ビット信号線と、複数本のビット線を選択
的に第１の選択ビット信号線に接続するため、ビット線
の同一端にメモリセルユニットに隣接して設けられた第
１のビット線選択トランジスタと、複数本のビット線を
選択的に第２の選択ビット信号線に接続するため、第１
のビット線選択トランジスタと反対のビット線の同一端
にメモリセルユニットに隣接して設けられた第２のビッ
ト線選択トランジスタとを備えた半導体記憶装置におい
て、第１及び第２のビット線選択トランジスタを選択ト
ランジスタとほぼ同一形状に形成し、かつ選択トランジ
スタをビット線方向に平行移動した位置に配置したこと
を特徴とする。
【００１６】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 選択トランジスタとビット線選択トランジスタは同
時に形成されること。 (2) 選択トランジスタとビット線選択トランジスタは、
ビット線に対する直角方向断面がほぼ同一形状に形成さ
れること。 (3) メモリセルは、絶縁膜上に電荷蓄積層と制御ゲート
が積層形成され、電気的書き替えを可能としたメモリセ
ルであって、複数個のメモリセルを直列接続してＮＡＮ
Ｄセルを構成していること。
は、次のものがあげられる。 (1) 選択トランジスタとビット線選択トランジスタは同
時に形成されること。 (2) 選択トランジスタとビット線選択トランジスタは、
ビット線に対する直角方向断面がほぼ同一形状に形成さ
れること。 (3) メモリセルは、絶縁膜上に電荷蓄積層と制御ゲート
が積層形成され、電気的書き替えを可能としたメモリセ
ルであって、複数個のメモリセルを直列接続してＮＡＮ
Ｄセルを構成していること。
【００１７】また、本発明（請求項３）は、１個又は複
数個のメモリセルから構成されるサブアレイと、このサ
ブアレイを選択的にビット線と接続するための選択トラ
ンジスタから構成されるメモリセルユニットが、マトリ
クス状に配置されたメモリセルアレイと、複数本のビッ
ト線に対して１本ずつ設けられた選択ビット信号線と、
複数本のビット線を選択的に選択ビット信号線に接続す
るため、ビット線の同一端にメモリセルユニットに隣接
して設けられたビット線選択トランジスタと、選択ビッ
ト信号線に接続されるビット線制御回路とを備えた半導
体記憶装置において、メモリセルアレイ及びビット線選
択トランジスタを第１の半導体層上に形成し、ビット線
制御回路を第２の半導体層上に形成したことを特徴とす
る。
数個のメモリセルから構成されるサブアレイと、このサ
ブアレイを選択的にビット線と接続するための選択トラ
ンジスタから構成されるメモリセルユニットが、マトリ
クス状に配置されたメモリセルアレイと、複数本のビッ
ト線に対して１本ずつ設けられた選択ビット信号線と、
複数本のビット線を選択的に選択ビット信号線に接続す
るため、ビット線の同一端にメモリセルユニットに隣接
して設けられたビット線選択トランジスタと、選択ビッ
ト信号線に接続されるビット線制御回路とを備えた半導
体記憶装置において、メモリセルアレイ及びビット線選
択トランジスタを第１の半導体層上に形成し、ビット線
制御回路を第２の半導体層上に形成したことを特徴とす
る。
【００１８】また、本発明（請求項４）は、１個又は複
数個のメモリセルから構成されるサブアレイと、このサ
ブアレイを選択的にビット線と接続するための選択トラ
ンジスタから構成されるメモリセルユニットが、マトリ
クス状に配置されたメモリセルアレイと、複数本のビッ
ト線に対して１本ずつ設けられた第１の選択ビット信号
線と、複数本のビット線に対して１本ずつ設けられた第
２の選択ビット信号線と、複数本のビット線を選択的に
第１の選択ビット信号線に接続するため、ビット線の同
一端にメモリセルユニットに隣接して設けられた第１の
ビット線選択トランジスタと、複数本のビット線を選択
的に第２の選択ビット信号線に接続するため、第１のビ
ット線選択トランジスタと反対のビット線の同一端にメ
モリセルユニットに隣接して設けられた第２のビット線
選択トランジスタと、第１の選択ビット信号線に接続さ
れる第１のビット線制御回路と、第２の選択ビット信号
線に接続される第２のビット線制御回路とを備えた半導
体記憶装置において、メモリセルアレイ，第１及び第２
のビット線選択トランジスタを第１の半導体層上に形成
し、第１のビット線制御回路を第２の半導体層上に形成
し、第２のビット線制御回路を第３の半導体層上に形成
したことを特徴とする。
数個のメモリセルから構成されるサブアレイと、このサ
ブアレイを選択的にビット線と接続するための選択トラ
ンジスタから構成されるメモリセルユニットが、マトリ
クス状に配置されたメモリセルアレイと、複数本のビッ
ト線に対して１本ずつ設けられた第１の選択ビット信号
線と、複数本のビット線に対して１本ずつ設けられた第
２の選択ビット信号線と、複数本のビット線を選択的に
第１の選択ビット信号線に接続するため、ビット線の同
一端にメモリセルユニットに隣接して設けられた第１の
ビット線選択トランジスタと、複数本のビット線を選択
的に第２の選択ビット信号線に接続するため、第１のビ
ット線選択トランジスタと反対のビット線の同一端にメ
モリセルユニットに隣接して設けられた第２のビット線
選択トランジスタと、第１の選択ビット信号線に接続さ
れる第１のビット線制御回路と、第２の選択ビット信号
線に接続される第２のビット線制御回路とを備えた半導
体記憶装置において、メモリセルアレイ，第１及び第２
のビット線選択トランジスタを第１の半導体層上に形成
し、第１のビット線制御回路を第２の半導体層上に形成
し、第２のビット線制御回路を第３の半導体層上に形成
したことを特徴とする。
【００１９】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 選択トランジスタとビット線選択トランジスタはほ
ぼ同一形状で、かつ選択トランジスタとビット線選択ト
ランジスタは同時に形成され、ビット線選択トランジス
タは選択トランジスタをビット線方向に平行移動した位
置に配置されること。 (2) 選択トランジスタとビット線選択トランジスタのビ
ット線に対する直角方向断面はほぼ同一形状で、かつ選
択トランジスタとビット線選択トランジスタは同時に形
成され、ビット線選択トランジスタは選択トランジスタ
をビット線方向に平行移動した位置に配置されること。 (3) 第２の半導体層と第３の半導体層は同じ半導体層で
あること。 (4) メモリセルは、絶縁膜上に電荷蓄積層と制御ゲート
が積層形成され、電気的書き替えを可能としたメモリセ
ルであって、複数個のメモリセルを直列接続してＮＡＮ
Ｄセルを構成していること。 (5) ＮＡＮＤセルを消去するため、第１の半導体層に消
去電圧を印加し、また、選択トランジスタ及びビット線
選択トランジスタのゲート電極を消去電圧との電位差が
十分小さくなるよう制御する消去手段を備えたこと。
は、次のものがあげられる。 (1) 選択トランジスタとビット線選択トランジスタはほ
ぼ同一形状で、かつ選択トランジスタとビット線選択ト
ランジスタは同時に形成され、ビット線選択トランジス
タは選択トランジスタをビット線方向に平行移動した位
置に配置されること。 (2) 選択トランジスタとビット線選択トランジスタのビ
ット線に対する直角方向断面はほぼ同一形状で、かつ選
択トランジスタとビット線選択トランジスタは同時に形
成され、ビット線選択トランジスタは選択トランジスタ
をビット線方向に平行移動した位置に配置されること。 (3) 第２の半導体層と第３の半導体層は同じ半導体層で
あること。 (4) メモリセルは、絶縁膜上に電荷蓄積層と制御ゲート
が積層形成され、電気的書き替えを可能としたメモリセ
ルであって、複数個のメモリセルを直列接続してＮＡＮ
Ｄセルを構成していること。 (5) ＮＡＮＤセルを消去するため、第１の半導体層に消
去電圧を印加し、また、選択トランジスタ及びビット線
選択トランジスタのゲート電極を消去電圧との電位差が
十分小さくなるよう制御する消去手段を備えたこと。
【００２０】また、本発明（請求項５）は、１個又は複
数個のメモリセルから構成されるサブアレイと、このサ
ブアレイを選択的にビット線と接続するための選択トラ
ンジスタとから構成されるメモリセルユニットが、マト
リクス状に配置されたメモリセルアレイと、複数本のビ
ット線に対して１本ずつ設けられた選択ビット信号線
と、複数本のビット線を選択的に選択ビット信号線に接
続するため、ビット線の同一端にメモリセルユニットに
隣接して設けられたビット線選択トランジスタとを備え
た半導体記憶装置において、ビット線選択トランジスタ
を、ビット線毎に設けられた低耐圧ビット線選択トラン
ジスタと、複数個の低耐圧ビット線選択トランジスタと
選択ビット信号線とを接続するため、１本の選択ビット
信号線に対して１個設けられた高耐圧ビット線選択トラ
ンジスタとで構成し、低耐圧ビット線選択トランジスタ
をメモリセルアレイと同じ第１の半導体層上に形成し、
高耐圧ビット線選択トランジスタを第２の半導体層上に
形成したことを特徴とする。
数個のメモリセルから構成されるサブアレイと、このサ
ブアレイを選択的にビット線と接続するための選択トラ
ンジスタとから構成されるメモリセルユニットが、マト
リクス状に配置されたメモリセルアレイと、複数本のビ
ット線に対して１本ずつ設けられた選択ビット信号線
と、複数本のビット線を選択的に選択ビット信号線に接
続するため、ビット線の同一端にメモリセルユニットに
隣接して設けられたビット線選択トランジスタとを備え
た半導体記憶装置において、ビット線選択トランジスタ
を、ビット線毎に設けられた低耐圧ビット線選択トラン
ジスタと、複数個の低耐圧ビット線選択トランジスタと
選択ビット信号線とを接続するため、１本の選択ビット
信号線に対して１個設けられた高耐圧ビット線選択トラ
ンジスタとで構成し、低耐圧ビット線選択トランジスタ
をメモリセルアレイと同じ第１の半導体層上に形成し、
高耐圧ビット線選択トランジスタを第２の半導体層上に
形成したことを特徴とする。
【００２１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 選択トランジスタと低耐圧ビット線選択トランジス
タはほぼ同一形状で、かつ選択トランジスタと低耐圧ビ
ット線選択トランジスタは同時に形成され、低耐圧ビッ
ト線選択トランジスタは選択トランジスタをビット線方
向に平行移動した位置に配置されること。 (2) 選択トランジスタと低耐圧ビット線選択トランジス
タのビット線に対する直角方向断面はほぼ同一形状で、
かつ選択トランジスタと低耐圧ビット線選択トランジス
タは同時に形成され、低耐圧ビット線選択トランジスタ
は選択トランジスタをビット線方向に平行移動した位置
に配置されること。 (3) メモリセルは、絶縁膜上に電荷蓄積層と制御ゲート
が積層形成され、電気的書き替えを可能としたメモリセ
ルであって、複数個のメモリセルを直列接続してＮＡＮ
Ｄセルを構成していること。 (5) ＮＡＮＤセルを消去するため、第１の半導体層に消
去電圧を印加し、また、選択トランジスタ及びビット線
選択トランジスタのゲート電極を消去電圧との電位差が
十分小さくなるよう制御する消去手段を備えたこと。
は、次のものがあげられる。 (1) 選択トランジスタと低耐圧ビット線選択トランジス
タはほぼ同一形状で、かつ選択トランジスタと低耐圧ビ
ット線選択トランジスタは同時に形成され、低耐圧ビッ
ト線選択トランジスタは選択トランジスタをビット線方
向に平行移動した位置に配置されること。 (2) 選択トランジスタと低耐圧ビット線選択トランジス
タのビット線に対する直角方向断面はほぼ同一形状で、
かつ選択トランジスタと低耐圧ビット線選択トランジス
タは同時に形成され、低耐圧ビット線選択トランジスタ
は選択トランジスタをビット線方向に平行移動した位置
に配置されること。 (3) メモリセルは、絶縁膜上に電荷蓄積層と制御ゲート
が積層形成され、電気的書き替えを可能としたメモリセ
ルであって、複数個のメモリセルを直列接続してＮＡＮ
Ｄセルを構成していること。 (5) ＮＡＮＤセルを消去するため、第１の半導体層に消
去電圧を印加し、また、選択トランジスタ及びビット線
選択トランジスタのゲート電極を消去電圧との電位差が
十分小さくなるよう制御する消去手段を備えたこと。
【００２２】
【作用】本発明においては、ビット線選択トランジスタ
をメモリセルアレイ内の選択トランジスタで構成するこ
とで、メモリセルアレイの規則正しい形状でほぼ保った
まま、ビット線選択トランジスタを加工することができ
る。これは、選択トランジスタが加工できれば自動的に
ビット線選択トランジスタも加工できるということであ
り、従ってビット線選択トランジスタの加工の難しさを
回避できることになる。
をメモリセルアレイ内の選択トランジスタで構成するこ
とで、メモリセルアレイの規則正しい形状でほぼ保った
まま、ビット線選択トランジスタを加工することができ
る。これは、選択トランジスタが加工できれば自動的に
ビット線選択トランジスタも加工できるということであ
り、従ってビット線選択トランジスタの加工の難しさを
回避できることになる。
【００２３】また、ビット線選択トランジスタをメモリ
セルアレイ内に配置することで、メモリセルアレイ領域
から周辺回路領域に配置される信号線は減り、周辺回路
領域に設けられる高耐圧のトランジスタの数を減らすこ
とができる。これは、回路面積の縮小化につながる。
セルアレイ内に配置することで、メモリセルアレイ領域
から周辺回路領域に配置される信号線は減り、周辺回路
領域に設けられる高耐圧のトランジスタの数を減らすこ
とができる。これは、回路面積の縮小化につながる。
【００２４】
【実施例】まず、実施例を説明する前に、本発明の基本
構成について説明する。図１は、本発明に係わるＮＡＮ
Ｄセル型ＥＥＰＲＯＭのメモリセル部の等価回路を示す
図である。
構成について説明する。図１は、本発明に係わるＮＡＮ
Ｄセル型ＥＥＰＲＯＭのメモリセル部の等価回路を示す
図である。
【００２５】４つのメモリセルＭ１〜４は直列に接続さ
れ、選択トランジスタＳ１を介してビット線ＢＬに接続
される。さらに、選択トランジスタＳ２を介してソース
線に接続される。制御ゲートＣＧ（ＣＧ１〜４）を共有
するメモリセルでページを構成し、４ページで１ブロッ
クを構成する。このメモリセルをＮＡＮＤ型メモリセル
といい、選択トランジスタＳ１，Ｓ２、メモリセルＭ１
〜４でＮＡＮＤセル型メモリセルユニット（ＮＡＮＤセ
ルユニット）を構成する。
れ、選択トランジスタＳ１を介してビット線ＢＬに接続
される。さらに、選択トランジスタＳ２を介してソース
線に接続される。制御ゲートＣＧ（ＣＧ１〜４）を共有
するメモリセルでページを構成し、４ページで１ブロッ
クを構成する。このメモリセルをＮＡＮＤ型メモリセル
といい、選択トランジスタＳ１，Ｓ２、メモリセルＭ１
〜４でＮＡＮＤセル型メモリセルユニット（ＮＡＮＤセ
ルユニット）を構成する。
【００２６】図２は、メモリセルアレイの構成を示す平
面図である。ビット線ＢＬは配線層１（例えばアルミニ
ウム）で形成され、ほぼ直線に互いに平行に配線され
る。ビット線ＢＬはコンタクト穴５でｎ型拡散層４に接
続されたＮＡＮＤセルユニットに接続される。
面図である。ビット線ＢＬは配線層１（例えばアルミニ
ウム）で形成され、ほぼ直線に互いに平行に配線され
る。ビット線ＢＬはコンタクト穴５でｎ型拡散層４に接
続されたＮＡＮＤセルユニットに接続される。
【００２７】制御ゲートＣＧは配線層２（例えばポリシ
リコン）で形成され、ビット線とほぼ直角に、かつ互い
に平行に配線される。浮遊ゲートＦＧは配線層３（例え
ばポリシリコン）で形成され、制御ゲートＣＧと自己整
合的に加工される。選択ゲートＳＧは配線層２と３の積
層構造になっていて、制御ゲートＣＧと平行に配線さ
れ、配線層２と３はメモリセルアレイのところどころで
接続される。
リコン）で形成され、ビット線とほぼ直角に、かつ互い
に平行に配線される。浮遊ゲートＦＧは配線層３（例え
ばポリシリコン）で形成され、制御ゲートＣＧと自己整
合的に加工される。選択ゲートＳＧは配線層２と３の積
層構造になっていて、制御ゲートＣＧと平行に配線さ
れ、配線層２と３はメモリセルアレイのところどころで
接続される。
【００２８】図３及び図４（ａ）（ｂ）は、それぞれ図
２の矢視Ｘ−Ｘ′，Ｚ−Ｚ′，Ｙ−Ｙ′断面図である。
ｎ型基板１０内に形成されたｐ型ウェル９の上に浮遊ゲ
ートＦＧと制御ゲートＣＧが積層形成され、ｎ型拡散層
４をソース／ドレインとしてメモリセルＭは形成され
る。ｐ型ウェル９と浮遊ゲートＦＧはトンネル絶縁膜１
１で絶縁される。浮遊ゲートＦＧと制御ゲートＣＧはゲ
ート間絶縁膜７によって絶縁されている。選択トランジ
スタＳは、ｐ型ウェル９の上に配線層２と３の積層構造
で構成される選択ゲートＳＧとソース／ドレインとなる
ｎ型拡散層４で形成される。選択トランジスタＳでは、
ｐ型ウェル９と選択ゲートＳＧは選択ゲート絶縁膜６で
絶縁される。また、素子分離膜８で隣り合うＮＡＮＤセ
ルユニットは分離される。
２の矢視Ｘ−Ｘ′，Ｚ−Ｚ′，Ｙ−Ｙ′断面図である。
ｎ型基板１０内に形成されたｐ型ウェル９の上に浮遊ゲ
ートＦＧと制御ゲートＣＧが積層形成され、ｎ型拡散層
４をソース／ドレインとしてメモリセルＭは形成され
る。ｐ型ウェル９と浮遊ゲートＦＧはトンネル絶縁膜１
１で絶縁される。浮遊ゲートＦＧと制御ゲートＣＧはゲ
ート間絶縁膜７によって絶縁されている。選択トランジ
スタＳは、ｐ型ウェル９の上に配線層２と３の積層構造
で構成される選択ゲートＳＧとソース／ドレインとなる
ｎ型拡散層４で形成される。選択トランジスタＳでは、
ｐ型ウェル９と選択ゲートＳＧは選択ゲート絶縁膜６で
絶縁される。また、素子分離膜８で隣り合うＮＡＮＤセ
ルユニットは分離される。
【００２９】素子分離膜１３でメモリセルアレイ領域と
ｐ型ウェル１２の上に形成される周辺回路領域は分離さ
れる。周辺回路のトランジスタは、ｐ型ウェル１２の上
の周辺ゲート絶縁膜１６の上に形成される配線層２をゲ
ート電極、薄いｎ型拡散層１４とその中に形成される濃
いｎ型拡散層１５をソース・ドレインとして形成され
る。
ｐ型ウェル１２の上に形成される周辺回路領域は分離さ
れる。周辺回路のトランジスタは、ｐ型ウェル１２の上
の周辺ゲート絶縁膜１６の上に形成される配線層２をゲ
ート電極、薄いｎ型拡散層１４とその中に形成される濃
いｎ型拡散層１５をソース・ドレインとして形成され
る。
【００３０】メモリセルアレイでは、配線層１の下のｐ
型ウェル９からの厚さはほぼ一定である。素子分離膜１
３の上の配線層１までの厚さは、メモリセルアレイのそ
れより薄い。これは、素子分離膜１３と配線層１の間
に、配線層２と配線層３がないためである。このような
場合、配線層１を形成する際のフォト・エッチング・プ
ロセスで露光条件が合わず、メモリセルアレイ上に配線
層が最小加工寸法で加工できても、素子分離膜１３上で
は加工できない場合がある。
型ウェル９からの厚さはほぼ一定である。素子分離膜１
３の上の配線層１までの厚さは、メモリセルアレイのそ
れより薄い。これは、素子分離膜１３と配線層１の間
に、配線層２と配線層３がないためである。このような
場合、配線層１を形成する際のフォト・エッチング・プ
ロセスで露光条件が合わず、メモリセルアレイ上に配線
層が最小加工寸法で加工できても、素子分離膜１３上で
は加工できない場合がある。
【００３１】このＮＡＮＤセル型ＥＥＰＲＯＭの消去／
書き込み／読み出し動作について、図５を用いて説明す
る。データの消去は、メモリセルＭ１〜４に対して同時
に行われる。ｐ型ウェル９に消去電圧Ｖerase （〜２０
Ｖ）を印加し、選択されたブロックの制御ゲートＣＧ１
〜４は０Ｖにする。非選択ブロックの制御ゲートＣＧ１
〜４はＶerase にする。ビット線ＢＬ，ソース線はフロ
ーティングにされる。ビット線，ソース線はｐ−ｎ接合
の順方向電流でほぼＶerase となる。選択ゲートＳＧ
は、選択ゲート絶縁膜６に電圧ストレスが印加されない
ようにＶerase にしておく。消去動作によって、浮遊ゲ
ートＦＧの電位はトンネル絶縁膜１１を流れるトンネル
電流によって正方向に変移し、メモリセルのしきい値は
負となり、メモリセルのデータは“１”となる。
書き込み／読み出し動作について、図５を用いて説明す
る。データの消去は、メモリセルＭ１〜４に対して同時
に行われる。ｐ型ウェル９に消去電圧Ｖerase （〜２０
Ｖ）を印加し、選択されたブロックの制御ゲートＣＧ１
〜４は０Ｖにする。非選択ブロックの制御ゲートＣＧ１
〜４はＶerase にする。ビット線ＢＬ，ソース線はフロ
ーティングにされる。ビット線，ソース線はｐ−ｎ接合
の順方向電流でほぼＶerase となる。選択ゲートＳＧ
は、選択ゲート絶縁膜６に電圧ストレスが印加されない
ようにＶerase にしておく。消去動作によって、浮遊ゲ
ートＦＧの電位はトンネル絶縁膜１１を流れるトンネル
電流によって正方向に変移し、メモリセルのしきい値は
負となり、メモリセルのデータは“１”となる。
【００３２】消去時はビット線がＶerase になるため、
ビット線とビット線を制御する回路とを接続するｎチャ
ネルＭＯＳトランジスタＱｎ２〜５を非導通とするた
め、ビット線選択信号ＥＮＢＵ１，ＥＮＢＵ２，ＥＮＢ
Ｄ１，ＥＮＢＤ２は０Ｖとされる。
ビット線とビット線を制御する回路とを接続するｎチャ
ネルＭＯＳトランジスタＱｎ２〜５を非導通とするた
め、ビット線選択信号ＥＮＢＵ１，ＥＮＢＵ２，ＥＮＢ
Ｄ１，ＥＮＢＤ２は０Ｖとされる。
【００３３】書き込み時は、選択されたメモリセルの制
御ゲートＣＧ（例えばＣＧ２）を書き込み電圧Ｖprog
（〜２０Ｖ）とし、その他の制御ゲートＣＧ１，３，４
と選択ゲートＳＧ１はＶｍ（〜１０Ｖ）、選択ゲートＳ
Ｇ２は０Ｖとする。“０”書き込みをする場合はビット
線は０Ｖ、“１”書き込みをする場合はビット線はＶmb
（〜８Ｖ）とする。
御ゲートＣＧ（例えばＣＧ２）を書き込み電圧Ｖprog
（〜２０Ｖ）とし、その他の制御ゲートＣＧ１，３，４
と選択ゲートＳＧ１はＶｍ（〜１０Ｖ）、選択ゲートＳ
Ｇ２は０Ｖとする。“０”書き込みをする場合はビット
線は０Ｖ、“１”書き込みをする場合はビット線はＶmb
（〜８Ｖ）とする。
【００３４】“０”書き込みの場合は、浮遊ゲートＦＧ
の電位はトンネル絶縁膜１１を流れるトンネル電流によ
って負方向に変移し、メモリセルのしきい値は正とな
り、メモリセルのデータは“０”となる。“１”書き込
みの場合は、トンネル絶縁膜１１を介して電荷が移動し
ないので“１”状態が保たれる。
の電位はトンネル絶縁膜１１を流れるトンネル電流によ
って負方向に変移し、メモリセルのしきい値は正とな
り、メモリセルのデータは“０”となる。“１”書き込
みの場合は、トンネル絶縁膜１１を介して電荷が移動し
ないので“１”状態が保たれる。
【００３５】Ｑｎ４に接続されるビット線が選択された
場合の書き込み時は、ビット線選択信号ＥＮＢＤ１がＶ
ｍとされ、選択ビット線制御回路１７からデータに応じ
てＶmb又は０Ｖがビット線に供給され、ビット線選択信
号ＥＮＢＤ２は０Ｖとされる。このとき、ビット線の他
端に設けられるｎチャネルＭＯＳトランジスタＱｎ１で
構成される非選択ビット線制御回路と、Ｑｎ３に接続さ
れる非選択ビット線を接続するため、ビット線選択信号
ＥＮＢＵ２がＶｍとなり、ビット線選択信号ＥＮＢＵ１
は０Ｖとなる。ビット線バイアス信号ＢＬＢＳもＶｍと
なって、書き込み時にＶmbとなる非選択ビット線電圧Ｖ
UBL が非選択ビット線に転送され、非選択メモリセルの
データは書き込み動作前のまま保持される。
場合の書き込み時は、ビット線選択信号ＥＮＢＤ１がＶ
ｍとされ、選択ビット線制御回路１７からデータに応じ
てＶmb又は０Ｖがビット線に供給され、ビット線選択信
号ＥＮＢＤ２は０Ｖとされる。このとき、ビット線の他
端に設けられるｎチャネルＭＯＳトランジスタＱｎ１で
構成される非選択ビット線制御回路と、Ｑｎ３に接続さ
れる非選択ビット線を接続するため、ビット線選択信号
ＥＮＢＵ２がＶｍとなり、ビット線選択信号ＥＮＢＵ１
は０Ｖとなる。ビット線バイアス信号ＢＬＢＳもＶｍと
なって、書き込み時にＶmbとなる非選択ビット線電圧Ｖ
UBL が非選択ビット線に転送され、非選択メモリセルの
データは書き込み動作前のまま保持される。
【００３６】読み出し時は、Ｑｎ４に接続されるビット
線が選択された場合、ビット線選択信号ＥＮＢＤ１がＶ
ccとされ、選択ビット線制御回路１７からＶccがビット
線に供給され、その後ＥＮＢＤ１が０Ｖとなってビット
線はフローティングとなる。この後、選択された制御ゲ
ート（例えばＣＧ２）を０Ｖとし、その他の制御ゲート
ＣＧ１，３，４はＶcc（例えば５Ｖ）とする。また、選
択ゲートＳＧ１，２もＶccとする。メモリセルのデータ
が“０”の場合、そのしきい値は正なのでビット線はＶ
ccのままである。メモリセルのデータが“１”の場合、
そのしきい値は負なのでビット線の電位は下がる。
線が選択された場合、ビット線選択信号ＥＮＢＤ１がＶ
ccとされ、選択ビット線制御回路１７からＶccがビット
線に供給され、その後ＥＮＢＤ１が０Ｖとなってビット
線はフローティングとなる。この後、選択された制御ゲ
ート（例えばＣＧ２）を０Ｖとし、その他の制御ゲート
ＣＧ１，３，４はＶcc（例えば５Ｖ）とする。また、選
択ゲートＳＧ１，２もＶccとする。メモリセルのデータ
が“０”の場合、そのしきい値は正なのでビット線はＶ
ccのままである。メモリセルのデータが“１”の場合、
そのしきい値は負なのでビット線の電位は下がる。
【００３７】ビット線の電位がデータによって確定した
後、ビット線選択信号ＥＮＢＤ１が再度Ｖccとなり、選
択ビット線制御回路１７によってビット線のデータがセ
ンスされる。
後、ビット線選択信号ＥＮＢＤ１が再度Ｖccとなり、選
択ビット線制御回路１７によってビット線のデータがセ
ンスされる。
【００３８】この読み出し動作中、ビット線選択信号Ｅ
ＮＢＵ１，ＥＮＢＤ２は０Ｖとされ、ＥＮＢＵ２はＶcc
とされる。また、ビット線バイアス信号ＢＬＢＳはＶcc
で、電圧ＶUBL は０Ｖである。このため、Ｑｎ３に接続
される非選択ビット線は読み出し動作中０Ｖに固定され
る。
ＮＢＵ１，ＥＮＢＤ２は０Ｖとされ、ＥＮＢＵ２はＶcc
とされる。また、ビット線バイアス信号ＢＬＢＳはＶcc
で、電圧ＶUBL は０Ｖである。このため、Ｑｎ３に接続
される非選択ビット線は読み出し動作中０Ｖに固定され
る。
【００３９】以上の説明から、ビット線選択トランジス
タＱｎ２〜５は消去動作時にビット線がＶerase となる
ために、高耐圧トランジスタでなければならない。しか
し、読み出し／書き込み動作時には高耐圧トランジスタ
である必要はない。下記の（表１）に各動作時の各部の
電位をまとめて示す。
タＱｎ２〜５は消去動作時にビット線がＶerase となる
ために、高耐圧トランジスタでなければならない。しか
し、読み出し／書き込み動作時には高耐圧トランジスタ
である必要はない。下記の（表１）に各動作時の各部の
電位をまとめて示す。
【００４０】
【表１】
【００４１】以下、本発明の実施例について説明する。 （実施例１）図６は、本発明の第１の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット
線選択トランジスタの構成を示す平面図である。なお、
図２と同一部分には同一符号を付して、その詳しい説明
は省略する。
ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット
線選択トランジスタの構成を示す平面図である。なお、
図２と同一部分には同一符号を付して、その詳しい説明
は省略する。
【００４２】ビット線選択トランジスタＱｎ４，５はｐ
型ウェル９の上に形成されるメモリセルアレイ内にＮＡ
ＮＤセルユニットに隣接して形成される。そのソース／
ドレインは選択トランジスタＳのソース／ドレインと同
じｎ型拡散層４で、そのゲート電極は配線層２で形成さ
れる。ビット線選択トランジスタのゲート長は、選択ト
ランジスタのゲート長と同じである。具体的には、ビッ
ト線選択トランジスタＱｎ４，５を選択トランジスタＳ
と同時に形成することにより、ビット線選択トランジス
タＱｎ４，５を選択トランジスタＳとほぼ同一形状に形
成している。
型ウェル９の上に形成されるメモリセルアレイ内にＮＡ
ＮＤセルユニットに隣接して形成される。そのソース／
ドレインは選択トランジスタＳのソース／ドレインと同
じｎ型拡散層４で、そのゲート電極は配線層２で形成さ
れる。ビット線選択トランジスタのゲート長は、選択ト
ランジスタのゲート長と同じである。具体的には、ビッ
ト線選択トランジスタＱｎ４，５を選択トランジスタＳ
と同時に形成することにより、ビット線選択トランジス
タＱｎ４，５を選択トランジスタＳとほぼ同一形状に形
成している。
【００４３】ビット線選択信号ＥＮＢＤ１，２は配線層
１で配線される。２本のビット線はビット線選択トラン
ジスタを介して、配線層１により選択ビット信号線とし
てメモリセルアレイから引き出され、前記した選択ビッ
ト線制御回路１７に配線される。コンタクト穴の寸法は
メモリセルアレイ内で同寸法で、コンタクト穴の周辺の
ｎ型拡散層寸法もメモリセルアレイ内で同寸法である。
周辺回路への信号線となる配線層１のコンタクト穴周辺
のｎ型拡散層寸法だけが大きくされている。
１で配線される。２本のビット線はビット線選択トラン
ジスタを介して、配線層１により選択ビット信号線とし
てメモリセルアレイから引き出され、前記した選択ビッ
ト線制御回路１７に配線される。コンタクト穴の寸法は
メモリセルアレイ内で同寸法で、コンタクト穴の周辺の
ｎ型拡散層寸法もメモリセルアレイ内で同寸法である。
周辺回路への信号線となる配線層１のコンタクト穴周辺
のｎ型拡散層寸法だけが大きくされている。
【００４４】このように本実施例によれば、ビット線選
択トランジスタＱｎ４，５をメモリセルアレイ内の選択
トランジスタＳで構成することで、メモリセルアレイの
規則正しい形状でほぼ保ったままビット線選択トランジ
スタを加工することができ、ビット線選択トランジスタ
の加工の難しさを回避できる。また、メモリセルアレイ
領域から周辺回路に配線される信号線の数がビット線の
本数の１／２となり、メモリセルアレイ外の配線加工精
度を緩めることができる。また、各配線，コンタクト
穴，ｎ型拡散層寸法が揃えてあり、加工し易さも大幅に
向上する。
択トランジスタＱｎ４，５をメモリセルアレイ内の選択
トランジスタＳで構成することで、メモリセルアレイの
規則正しい形状でほぼ保ったままビット線選択トランジ
スタを加工することができ、ビット線選択トランジスタ
の加工の難しさを回避できる。また、メモリセルアレイ
領域から周辺回路に配線される信号線の数がビット線の
本数の１／２となり、メモリセルアレイ外の配線加工精
度を緩めることができる。また、各配線，コンタクト
穴，ｎ型拡散層寸法が揃えてあり、加工し易さも大幅に
向上する。
【００４５】なお、本実施例は、ビット線選択トランジ
スタＱｎ２，３に対しても同様に実施できる。 （実施例２）図７は、本発明の第２の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット
線選択トランジスタの構成を示す平面図である。なお、
図２と同一部分には同一符号を付して、その詳しい説明
は省略する。
スタＱｎ２，３に対しても同様に実施できる。 （実施例２）図７は、本発明の第２の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット
線選択トランジスタの構成を示す平面図である。なお、
図２と同一部分には同一符号を付して、その詳しい説明
は省略する。
【００４６】ビット線選択トランジスタＱｎ４，５はｐ
型ウェル９の上に形成されるメモリセルアレイ内にＮＡ
ＮＤセルユニットに隣接して形成される。そのソース／
ドレインは選択トランジスタＳのソース／ドレインと同
じｎ型拡散層４で、そのゲート電極も選択トランジスタ
Ｓと同じ配線層２と３で形成される。ビット線選択トラ
ンジスタのゲート長及び幅は、選択トランジスタＳのゲ
ート長及び幅と同じである。さらに、コンタクト穴から
ビット線選択信号ＥＮＢＤ１，２として配線層２，３で
配線されるゲートまでの距離も、選択トランジスタＳ１
の選択ゲートＳＧ１からコンタクト穴までの距離と同じ
である。
型ウェル９の上に形成されるメモリセルアレイ内にＮＡ
ＮＤセルユニットに隣接して形成される。そのソース／
ドレインは選択トランジスタＳのソース／ドレインと同
じｎ型拡散層４で、そのゲート電極も選択トランジスタ
Ｓと同じ配線層２と３で形成される。ビット線選択トラ
ンジスタのゲート長及び幅は、選択トランジスタＳのゲ
ート長及び幅と同じである。さらに、コンタクト穴から
ビット線選択信号ＥＮＢＤ１，２として配線層２，３で
配線されるゲートまでの距離も、選択トランジスタＳ１
の選択ゲートＳＧ１からコンタクト穴までの距離と同じ
である。
【００４７】ビット線選択トランジスタＱｎ４とＱｎ５
を接続するｎ型拡散層４の幅は、メモリセルアレイのソ
ース線となるｎ型拡散層の幅と同じである。２本のビッ
ト線はビット線選択トランジスタを介して、配線層１に
より選択ビット線信号線としてメモリセルアレイから引
き出され選択ビット線制御回路１７に配線される。コン
タクト穴の寸法はメモリセルアレイ内で同寸法で、コン
タクト穴の周辺のｎ型拡散層寸法もメモリセルアレイ内
で同寸法である。
を接続するｎ型拡散層４の幅は、メモリセルアレイのソ
ース線となるｎ型拡散層の幅と同じである。２本のビッ
ト線はビット線選択トランジスタを介して、配線層１に
より選択ビット線信号線としてメモリセルアレイから引
き出され選択ビット線制御回路１７に配線される。コン
タクト穴の寸法はメモリセルアレイ内で同寸法で、コン
タクト穴の周辺のｎ型拡散層寸法もメモリセルアレイ内
で同寸法である。
【００４８】本実施例においても、ビット線選択トラン
ジスタＱｎ４，５を選択トランジスタＳと同時に形成す
ることにより、ビット線選択トランジスタＱｎ４，５を
選択トランジスタＳとほぼ同一形状に形成することがで
きる。図７から容易に分かるように、ビット線選択トラ
ンジスタと選択トランジスタのビット線と直交する方向
の断面形状は同じである。ビット線選択トランジスタの
ゲート長は必要に応じて長くしてもよい。また、ゲート
とコンタクト穴の距離も必要に応じて長くしてよい。さ
らに、各部寸法は加工によい影響を与えるように適宜変
えられる。
ジスタＱｎ４，５を選択トランジスタＳと同時に形成す
ることにより、ビット線選択トランジスタＱｎ４，５を
選択トランジスタＳとほぼ同一形状に形成することがで
きる。図７から容易に分かるように、ビット線選択トラ
ンジスタと選択トランジスタのビット線と直交する方向
の断面形状は同じである。ビット線選択トランジスタの
ゲート長は必要に応じて長くしてもよい。また、ゲート
とコンタクト穴の距離も必要に応じて長くしてよい。さ
らに、各部寸法は加工によい影響を与えるように適宜変
えられる。
【００４９】本実施例によれば、メモリセルアレイ領域
から周辺回路に配線される信号線の数がビット線の本数
の１／２となり、メモリセルアレイ外の配線加工精度を
緩めることができる。また、各配線，コンタクト穴，ｎ
型拡散層寸法が揃えてあり、加工し易くされている。そ
して、第１の実施例と同様の効果が得られる。
から周辺回路に配線される信号線の数がビット線の本数
の１／２となり、メモリセルアレイ外の配線加工精度を
緩めることができる。また、各配線，コンタクト穴，ｎ
型拡散層寸法が揃えてあり、加工し易くされている。そ
して、第１の実施例と同様の効果が得られる。
【００５０】なお、本実施例は、ビット線選択トランジ
スタＱｎ２，３に対しても同様に実施できる。また、本
実施例では、ビット線選択トランジスタに隣接するＮＡ
ＮＤセルユニットはダミーユニットであり、アクセスさ
れない。 （実施例３）図８は、本発明の第３の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット
線選択トランジスタの構成を示す平面図である。なお、
図２と同一部分には同一符号を付して、その詳しい説明
は省略する。
スタＱｎ２，３に対しても同様に実施できる。また、本
実施例では、ビット線選択トランジスタに隣接するＮＡ
ＮＤセルユニットはダミーユニットであり、アクセスさ
れない。 （実施例３）図８は、本発明の第３の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット
線選択トランジスタの構成を示す平面図である。なお、
図２と同一部分には同一符号を付して、その詳しい説明
は省略する。
【００５１】本実施例は図７に示される第２の実施例に
よく似ているが、図７ではメモリセルアレイの外に引き
出され配線される配線層１で形成される信号線の幅が途
中から太められている。これに対し図８に示される実施
例では、この配線を一旦コンタクト穴５で配線層２に接
続し、再度コンタクト穴で配線層１に戻す。これは、最
小加工寸法で配線層１を加工するときに、位相シフトマ
スクを用いる場合などを考慮すると、加工寸法が揃って
いる方が良いからである。
よく似ているが、図７ではメモリセルアレイの外に引き
出され配線される配線層１で形成される信号線の幅が途
中から太められている。これに対し図８に示される実施
例では、この配線を一旦コンタクト穴５で配線層２に接
続し、再度コンタクト穴で配線層１に戻す。これは、最
小加工寸法で配線層１を加工するときに、位相シフトマ
スクを用いる場合などを考慮すると、加工寸法が揃って
いる方が良いからである。
【００５２】図９は、図６、７、８に示されたメモリセ
ルアレイとビット線選択トランジスタの等価回路を示す
図である。どの実施例も実効的な等価回路では同じであ
る。ビット線選択トランジスタＱｎ２〜５はｐ型ウェル
９上に形成される。このため、ｎチャネルＭＯＳトラン
ジスタＱｎ１は高耐圧トランジスタである。また、高耐
圧ｎチャネルＭＯＳトランジスタＱｎ６が新たに設けら
れる。
ルアレイとビット線選択トランジスタの等価回路を示す
図である。どの実施例も実効的な等価回路では同じであ
る。ビット線選択トランジスタＱｎ２〜５はｐ型ウェル
９上に形成される。このため、ｎチャネルＭＯＳトラン
ジスタＱｎ１は高耐圧トランジスタである。また、高耐
圧ｎチャネルＭＯＳトランジスタＱｎ６が新たに設けら
れる。
【００５３】前記図５で説明したようにメモリセルの読
み出し／書き込み／消去は行われるが、本実施例では特
に、(1) ビット線活性化信号ＢＬＥＮＢは、読み出し時
はＶcc、書き込み時はＶｍ、消去時は０Ｖとされる、
(2) ビット線選択信号ＥＮＢＤ１，ＥＮＢＤ２，ＥＮＢ
Ｕ１，ＥＮＢＵ２は、消去時にＶerase とされる、(3)
ビット線バイアス信号ＢＬＢＳは、消去時に０Ｖとされ
る、という点が異なる。
み出し／書き込み／消去は行われるが、本実施例では特
に、(1) ビット線活性化信号ＢＬＥＮＢは、読み出し時
はＶcc、書き込み時はＶｍ、消去時は０Ｖとされる、
(2) ビット線選択信号ＥＮＢＤ１，ＥＮＢＤ２，ＥＮＢ
Ｕ１，ＥＮＢＵ２は、消去時にＶerase とされる、(3)
ビット線バイアス信号ＢＬＢＳは、消去時に０Ｖとされ
る、という点が異なる。
【００５４】また、高耐圧ＭＯＳトランジスタＱｎ６が
新たに必要となるが、Ｑｎ４，５は低耐圧でよくなるの
で、トランジスタの数は増えるものの、これらのトラン
ジスタＱｎ４，５，６を形成するための回路面積を従来
よりも縮小することが可能となる。 （実施例４）図１０は、本発明の第４の実施例に係わる
ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビッ
ト線選択トランジスタの構成を示す平面図である。な
お、図２と同一部分には同一符号を付して、その詳しい
説明は省略する。
新たに必要となるが、Ｑｎ４，５は低耐圧でよくなるの
で、トランジスタの数は増えるものの、これらのトラン
ジスタＱｎ４，５，６を形成するための回路面積を従来
よりも縮小することが可能となる。 （実施例４）図１０は、本発明の第４の実施例に係わる
ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビッ
ト線選択トランジスタの構成を示す平面図である。な
お、図２と同一部分には同一符号を付して、その詳しい
説明は省略する。
【００５５】ビット線選択トランジスタは、Ｑｎ４，５
とｎチャネルＤタイプＭＯＳトランジスタＱＤ３，４と
らなり、これらはｐ型ウェル９の上に形成されるメモリ
セルアレイにＮＡＮＤセルユニットに隣接して形成され
る。そのソース／ドレインは選択トランジスタＳのソー
ス／ドレインと同じｎ型拡散層４で、そのゲート電極も
選択トランジスタＳと同じ配線層２と３で形成される。
とｎチャネルＤタイプＭＯＳトランジスタＱＤ３，４と
らなり、これらはｐ型ウェル９の上に形成されるメモリ
セルアレイにＮＡＮＤセルユニットに隣接して形成され
る。そのソース／ドレインは選択トランジスタＳのソー
ス／ドレインと同じｎ型拡散層４で、そのゲート電極も
選択トランジスタＳと同じ配線層２と３で形成される。
【００５６】これらのビット線選択トランジスタのゲー
ト長及び幅は、選択トランジスタＳのゲート長及び幅と
同じである。さらに、コンタクト穴からビット線選択信
号ＥＮＢＤ１，２として配線層２，３で配線されるゲー
トまでの距離も、選択トランジスタＳ１の選択ゲートＳ
Ｇ１からコンタクト穴までの距離と同じである。ビット
線選択トランジスタＱｎ４とＱｎ５を接続するｎ型拡散
層４の幅は、メモリセルアレイのソース線となるｎ型拡
散層の幅と同じである。
ト長及び幅は、選択トランジスタＳのゲート長及び幅と
同じである。さらに、コンタクト穴からビット線選択信
号ＥＮＢＤ１，２として配線層２，３で配線されるゲー
トまでの距離も、選択トランジスタＳ１の選択ゲートＳ
Ｇ１からコンタクト穴までの距離と同じである。ビット
線選択トランジスタＱｎ４とＱｎ５を接続するｎ型拡散
層４の幅は、メモリセルアレイのソース線となるｎ型拡
散層の幅と同じである。
【００５７】２本のビット線はビット線選択トランジス
タを介して、配線層１により選択ビット信号線としてメ
モリセルアレイから引き出され選択ビット線制御回路１
７に配線される。コンタクト穴の寸法はメモリセルアレ
イ内で同寸法で、コンタクト穴の周辺のｎ型拡散層寸法
もメモリセルアレイ内で同寸法である。周辺回路への信
号線となる配線層１のコンタクト穴周辺のｎ型拡散層寸
法だけが大きくされている。
タを介して、配線層１により選択ビット信号線としてメ
モリセルアレイから引き出され選択ビット線制御回路１
７に配線される。コンタクト穴の寸法はメモリセルアレ
イ内で同寸法で、コンタクト穴の周辺のｎ型拡散層寸法
もメモリセルアレイ内で同寸法である。周辺回路への信
号線となる配線層１のコンタクト穴周辺のｎ型拡散層寸
法だけが大きくされている。
【００５８】図１０から容易に分かるように、ビット線
選択トランジスタと選択トランジスタのビット線直角方
向の断面形状は同じである。ビット線選択トランジスタ
のゲート長は必要に応じて長くしてもよい。また、ゲー
トとコンタクト穴の距離も必要に応じて長くしてよい。
さらに、各部寸法は加工に良い影響を与えるように適宜
変えられる。
選択トランジスタと選択トランジスタのビット線直角方
向の断面形状は同じである。ビット線選択トランジスタ
のゲート長は必要に応じて長くしてもよい。また、ゲー
トとコンタクト穴の距離も必要に応じて長くしてよい。
さらに、各部寸法は加工に良い影響を与えるように適宜
変えられる。
【００５９】本実施例は、ビット線選択トランジスタＱ
ｎ２，３とＱＤ１，２に対しても同様に実施できる。本
実施例によれば、メモリセルアレイ領域から周辺回路に
配線される信号線の数がビット線の本数の１／２とな
り、メモリセルアレイ外の配線加工精度を緩めることが
できる。また、各配線，コンタクト穴，ｎ型拡散層寸法
が揃えてあり、加工し易くされている。
ｎ２，３とＱＤ１，２に対しても同様に実施できる。本
実施例によれば、メモリセルアレイ領域から周辺回路に
配線される信号線の数がビット線の本数の１／２とな
り、メモリセルアレイ外の配線加工精度を緩めることが
できる。また、各配線，コンタクト穴，ｎ型拡散層寸法
が揃えてあり、加工し易くされている。
【００６０】図１１は、図１０に示されたメモリセルア
レイとビット線選択トランジスタの等価回路を示す図で
ある。図９の等価回路と違うのは、ビット線選択トラン
ジスタとして、ｎチャネルＭＯＳトランジスタＱｎ２，
３，４，５にそれぞれ直列にｎチャネルＤタイプＭＯＳ
トランジスタＱＤ１，２，３，４が接続されている点で
ある。ＱＤ１〜４はしきい値が十分低くしてあり、ゲー
ト電圧が０Ｖであっても“１”書き込み時のビット線電
圧Ｖmbを転送できる。これによって、ＱＤ１〜４は回路
動作の上で、実効的に抵抗と見なせるので、これらＱＤ
１〜４を省略すると、図９の等価回路と等しくなり、動
作も同じである。
レイとビット線選択トランジスタの等価回路を示す図で
ある。図９の等価回路と違うのは、ビット線選択トラン
ジスタとして、ｎチャネルＭＯＳトランジスタＱｎ２，
３，４，５にそれぞれ直列にｎチャネルＤタイプＭＯＳ
トランジスタＱＤ１，２，３，４が接続されている点で
ある。ＱＤ１〜４はしきい値が十分低くしてあり、ゲー
ト電圧が０Ｖであっても“１”書き込み時のビット線電
圧Ｖmbを転送できる。これによって、ＱＤ１〜４は回路
動作の上で、実効的に抵抗と見なせるので、これらＱＤ
１〜４を省略すると、図９の等価回路と等しくなり、動
作も同じである。
【００６１】ビット線選択トランジスタＱｎ２〜５とＱ
Ｄ１〜４はｐ型ウェル９上に形成される。このため、ｎ
チャネルＭＯＳトランジスタＱｎ１，６だけが高耐圧ト
ランジスタである。
Ｄ１〜４はｐ型ウェル９上に形成される。このため、ｎ
チャネルＭＯＳトランジスタＱｎ１，６だけが高耐圧ト
ランジスタである。
【００６２】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ビット線選択トランジ
スタにより２本のビット線を１本の信号線に束ねている
が、任意複数本のビット線を１本の信号線に束ねる場合
でも同様の効果が得られる。また、メモリセルアレイを
ｐ型ウェル９に、周辺回路をｐ型ウェル１２に形成した
場合の例を示してあるが、ｐ型又はｎ型、ウェル又は基
板に拘らず、メモリセルアレイが形成される半導体層と
周辺回路が形成される半導体層が異なる場合に同様の効
果が得られる。
れるものではない。実施例では、ビット線選択トランジ
スタにより２本のビット線を１本の信号線に束ねている
が、任意複数本のビット線を１本の信号線に束ねる場合
でも同様の効果が得られる。また、メモリセルアレイを
ｐ型ウェル９に、周辺回路をｐ型ウェル１２に形成した
場合の例を示してあるが、ｐ型又はｎ型、ウェル又は基
板に拘らず、メモリセルアレイが形成される半導体層と
周辺回路が形成される半導体層が異なる場合に同様の効
果が得られる。
【００６３】本発明によれば、メモリセルアレイ内の選
択トランジスタと同じトランジスタでメモリセルに隣接
してメモリセルアレイの１部分として周辺回路の１部分
であるビット線選択トランジスタを形成し、周辺回路に
引き出される配線数を減らし、配線などの加工を容易に
することができる。これは、ＥＥＰＲＯＭに拘らず、Ｄ
ＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，ＲＯＭなど各種半導体
記憶装置でも同様に行うことができる。
択トランジスタと同じトランジスタでメモリセルに隣接
してメモリセルアレイの１部分として周辺回路の１部分
であるビット線選択トランジスタを形成し、周辺回路に
引き出される配線数を減らし、配線などの加工を容易に
することができる。これは、ＥＥＰＲＯＭに拘らず、Ｄ
ＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，ＲＯＭなど各種半導体
記憶装置でも同様に行うことができる。
【００６４】また、動作上メモリセルアレイが形成され
るウェル又は基板と周辺回路が形成されるウェル又は基
板の電位が異なる場合、ビット線選択トランジスタをメ
モリセルアレイが形成されるウェル又は基板上に形成す
ることで、その電位差に伴う特殊なトランジスタの数を
減らすことができる。これもＥＥＰＲＯＭに拘らず、Ｄ
ＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，ＲＯＭなど各種半導体
記憶装置でも同様の効果が得られる。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
るウェル又は基板と周辺回路が形成されるウェル又は基
板の電位が異なる場合、ビット線選択トランジスタをメ
モリセルアレイが形成されるウェル又は基板上に形成す
ることで、その電位差に伴う特殊なトランジスタの数を
減らすことができる。これもＥＥＰＲＯＭに拘らず、Ｄ
ＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，ＲＯＭなど各種半導体
記憶装置でも同様の効果が得られる。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
【００６５】
【発明の効果】以上説明したように本発明によれば、メ
モリセルアレイ内の選択トランジスタと同じトランジス
タで、メモリセルに隣接してメモリセルアレイの１部分
として周辺回路の１部分であるビット線選択トランジス
タを形成することによって、周辺回路に引き出される配
線数を減らし、配線などの加工を容易にすることができ
る。
モリセルアレイ内の選択トランジスタと同じトランジス
タで、メモリセルに隣接してメモリセルアレイの１部分
として周辺回路の１部分であるビット線選択トランジス
タを形成することによって、周辺回路に引き出される配
線数を減らし、配線などの加工を容易にすることができ
る。
【００６６】また、動作上メモリセルアレイが形成され
るウェル又は基板と周辺回路が形成されるウェル又は基
板の電位が異なる場合、ビット線選択トランジスタをメ
モリセルアレイが形成されるウェル又は基板上に形成す
ることで、その電位差に伴う特殊なトランジスタ（高耐
圧トランジスタ）の数を減らすことができる。
るウェル又は基板と周辺回路が形成されるウェル又は基
板の電位が異なる場合、ビット線選択トランジスタをメ
モリセルアレイが形成されるウェル又は基板上に形成す
ることで、その電位差に伴う特殊なトランジスタ（高耐
圧トランジスタ）の数を減らすことができる。
【図１】本発明に係わるＮＡＮＤセル型ＥＥＰＲＯＭの
メモリセル部の等価回路を示す図。
メモリセル部の等価回路を示す図。
【図２】ＮＡＮＤセルユニットを用いたメモリセルアレ
イの構造を示す平面図。
イの構造を示す平面図。
【図３】図２の矢視Ｘ−Ｘ′断面を示す図。
【図４】図２のＹ−Ｙ′，Ｚ−Ｚ′断面を示す図。
【図５】本発明におけるメモリセルアレイとビット線制
御回路の等価回路を示す図。
御回路の等価回路を示す図。
【図６】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭのメモリセルアレイとビット線選択トランジスタの
構成を示す平面図。
ＯＭのメモリセルアレイとビット線選択トランジスタの
構成を示す平面図。
【図７】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭのメモリセルアレイとビット線選択トランジスタの
構成を示す平面図。
ＯＭのメモリセルアレイとビット線選択トランジスタの
構成を示す平面図。
【図８】第３の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭのメモリセルアレイとビット線選択トランジスタの
構成を示す平面図。
ＯＭのメモリセルアレイとビット線選択トランジスタの
構成を示す平面図。
【図９】第１〜３の実施例におけるメモリセルアレイと
ビット線選択トランジスタの等価回路を示す図。
ビット線選択トランジスタの等価回路を示す図。
【図１０】第４の実施例に係わるＮＡＮＤセル型ＥＥＰ
ＲＯＭのメモリセルアレイとビット線選択トランジスタ
構成を示す平面図。
ＲＯＭのメモリセルアレイとビット線選択トランジスタ
構成を示す平面図。
【図１１】第４の実施例におけるメモリセルアレイとビ
ット線制御回路の等価回路を示す図。
ット線制御回路の等価回路を示す図。
１…配線層 ２…配線層 ３…配線層 ４…ｎ型拡散層 ５…コンタクト穴 ６…選択ゲート絶
縁膜 ７…ゲート間絶縁膜 ８…メモリセルア
レイ部素子分離膜 ９…ｐ型ウェル １０…ｎ型基板 １１…トンネル絶縁膜 １２…ｐ型ウェル １３…素子分離膜 １４…低濃度ｎ型
拡散層 １５…高濃度ｎ型拡散層 １６…周辺ゲート
絶縁膜 １７…選択ビット線制御回路 ＦＧ…浮遊ゲート ＣＧ…制御ゲート ＳＧ…選択ゲート ＢＬ…ビット線 Ｍ…メモリセル Ｓ…選択トランジスタ Ｑｎ…ｎチャネル
ＭＯＳトランジスタ ＱＤ…ｎチャネルＤタイプＭＯＳトランジスタ
縁膜 ７…ゲート間絶縁膜 ８…メモリセルア
レイ部素子分離膜 ９…ｐ型ウェル １０…ｎ型基板 １１…トンネル絶縁膜 １２…ｐ型ウェル １３…素子分離膜 １４…低濃度ｎ型
拡散層 １５…高濃度ｎ型拡散層 １６…周辺ゲート
絶縁膜 １７…選択ビット線制御回路 ＦＧ…浮遊ゲート ＣＧ…制御ゲート ＳＧ…選択ゲート ＢＬ…ビット線 Ｍ…メモリセル Ｓ…選択トランジスタ Ｑｎ…ｎチャネル
ＭＯＳトランジスタ ＱＤ…ｎチャネルＤタイプＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (5)
- 【請求項１】１個又は複数個のメモリセルから構成され
るサブアレイと、このサブアレイを選択的にビット線と
接続するための選択トランジスタから構成されるメモリ
セルユニットが、マトリクス状に配置されたメモリセル
アレイと、 複数本のビット線に対して１本ずつ設けられた選択ビッ
ト信号線と、 前記複数本のビット線を選択的に前記選択ビット信号線
に接続するため、ビット線の同一端にメモリセルユニッ
トに隣接して設けられたビット線選択トランジスタとを
備え、 前記ビット線選択トランジスタは、前記選択トランジス
タとほぼ同一形状に形成され、かつ前記選択トランジス
タをビット線方向に平行移動した位置に配置されてなる
ことを特徴とする半導体記憶装置。 - 【請求項２】１個又は複数個のメモリセルから構成され
るサブアレイと、このサブアレイを選択的にビット線と
接続するための選択トランジスタから構成される選択メ
モリセルユニットが、マトリクス状に配置されたメモリ
セルアレイと、 複数本のビット線に対して１本ずつ設けられた第１の選
択ビット信号線と、 複数本のビット線に対して１本ずつ設けられた第２の選
択ビット信号線と、 前記複数本のビット線を選択的に第１の選択ビット信号
線に接続するため、ビット線の同一端にメモリセルユニ
ットに隣接して設けられた第１のビット線選択トランジ
スタと、 前記複数本のビット線を選択的に第２の選択ビット信号
線に接続するため、第１のビット線選択トランジスタと
反対のビット線の同一端にメモリセルユニットに隣接し
て設けられた第２のビット線選択トランジスタとを備
え、 第１及び第２のビット線選択トランジスタは、前記選択
トランジスタとほぼ同一形状に形成され、かつ前記選択
トランジスタをビット線方向に平行移動した位置に配置
されてなることを特徴とする半導体記憶装置。 - 【請求項３】１個又は複数個のメモリセルから構成され
るサブアレイと、このサブアレイを選択的にビット線と
接続するための選択トランジスタとから構成されるメモ
リセルユニットが、第１の半導体層上にマトリクス状に
配置されたメモリセルアレイと、 複数本のビット線に対して１本ずつ設けられた選択ビッ
ト信号線と、 前記複数本のビット線を選択的に前記選択ビット信号線
に接続するため、ビット線の同一端にメモリセルユニッ
トに隣接して第１の半導体層上に設けられたビット線選
択トランジスタと、 前記選択ビット信号線に接続され、第２の半導体層上に
形成されたビット線制御回路とを備えたことを特徴とす
る半導体記憶装置。 - 【請求項４】１個又は複数個のメモリセルから構成され
るサブアレイと、このサブアレイを選択的にビット線と
接続するための選択トランジスタとから構成されるメモ
リセルユニットが、第１の半導体層上にマトリクス状に
配置されたメモリセルアレイと、 複数本のビット線に対して１本ずつ設けられた第１の選
択ビット信号線と、 複数本のビット線に対して１本ずつ設けられた第２の選
択ビット信号線と、 前記複数本のビット線を選択的に第１の選択ビット信号
線に接続するため、ビット線の同一端にメモリセルユニ
ットに隣接して第１の半導体層上に設けられた第１のビ
ット線選択トランジスタと、 前記複数本のビット線を選択的に第２の選択ビット信号
線に接続するため、第１のビット線選択トランジスタと
反対のビット線の同一端にメモリセルユニットに隣接し
て第１の半導体層上に設けられた第２のビット線選択ト
ランジスタと、 第１の選択ビット信号線に接続され、第２の半導体層上
に形成された第１のビット線制御回路と、 第２の選択ビット信号線に接続され、第３の半導体層上
に形成された第２のビット線制御回路とを備えたことを
特徴とする半導体記憶装置。 - 【請求項５】１個又は複数個のメモリセルから構成され
るサブアレイと、このサブアレイを選択的にビット線と
接続するための選択トランジスタとから構成されるメモ
リセルユニットが、第１の半導体層上にマトリクス状に
配置されたメモリセルアレイと、 複数本のビット線に対して１本ずつ設けられた選択ビッ
ト信号線と、 前記複数本のビット線を選択的に前記選択ビット信号線
に接続するため、ビット線の同一端にメモリセルユニッ
トに隣接して第１の半導体層上に設けられ、かつ複数本
のビット線毎に設けられた低耐圧ビット線選択トランジ
スタと、 前記複数個の低耐圧ビット線選択トランジスタと前記選
択ビット信号線とを接続するため、低耐圧ビット線選択
トランジスタに隣接して第２の半導体層上に設けられ、
かつ１本の選択ビット信号線に対して１個設けられた高
耐圧ビット線選択トランジスタとを備えたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17672594A JP3592751B2 (ja) | 1994-07-28 | 1994-07-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17672594A JP3592751B2 (ja) | 1994-07-28 | 1994-07-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846159A true JPH0846159A (ja) | 1996-02-16 |
| JP3592751B2 JP3592751B2 (ja) | 2004-11-24 |
Family
ID=16018695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17672594A Expired - Fee Related JP3592751B2 (ja) | 1994-07-28 | 1994-07-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3592751B2 (ja) |
Cited By (11)
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| US6790718B1 (en) | 1999-10-18 | 2004-09-14 | Nec Electronics Corporation | Method of manufacturing semiconductor memory device including one step of forming exposing the surface of the select transistors while not exposing the surface cell transistors |
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-
1994
- 1994-07-28 JP JP17672594A patent/JP3592751B2/ja not_active Expired - Fee Related
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