JPH0846446A - ゲートバイアス回路 - Google Patents
ゲートバイアス回路Info
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- JPH0846446A JPH0846446A JP6177833A JP17783394A JPH0846446A JP H0846446 A JPH0846446 A JP H0846446A JP 6177833 A JP6177833 A JP 6177833A JP 17783394 A JP17783394 A JP 17783394A JP H0846446 A JPH0846446 A JP H0846446A
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- chip
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Links
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＦＥＴのピンチオフ電圧のばらつきに対応可能
にする。 【構成】ゲートがＲＦ入力端子Ｔ５に、ドレインがＲＦ
出力端子Ｔ６に、ソースが接地端子Ｔ７に接続されるデ
ィプレッションモード型の高周波増幅用ＦＥＴＱ５と同
一チップ上に形成され、ドレインがＶｄｄ端子Ｔ１に接
続され、ソースがゲートに接続されるＦＥＴＱ１と、Ｑ
５と同一チップ上にゲートがＱ１のゲートより広くなる
ように形成され、ドレインがＱ１のソースに接続され、
ソースが接地端子Ｔ２に接続されるＦＥＴＱ２と、チッ
プ上でＱ１，Ｑ２のゲート間に接続される抵抗Ｒ１と、
チップ上でＱ２のゲートとＶｓｓ端子Ｔ３との間に接続
される抵抗Ｒ２と、チップ上でＱ２のゲートとＱ５のゲ
ートとの間に接続される抵抗Ｒ３と、一方端が接地さ
れ、他方端がチップの外付け端子Ｔ４を介してＱ２のゲ
ートに接続される外付コンデンサＣ１とを具備して構成
される。
にする。 【構成】ゲートがＲＦ入力端子Ｔ５に、ドレインがＲＦ
出力端子Ｔ６に、ソースが接地端子Ｔ７に接続されるデ
ィプレッションモード型の高周波増幅用ＦＥＴＱ５と同
一チップ上に形成され、ドレインがＶｄｄ端子Ｔ１に接
続され、ソースがゲートに接続されるＦＥＴＱ１と、Ｑ
５と同一チップ上にゲートがＱ１のゲートより広くなる
ように形成され、ドレインがＱ１のソースに接続され、
ソースが接地端子Ｔ２に接続されるＦＥＴＱ２と、チッ
プ上でＱ１，Ｑ２のゲート間に接続される抵抗Ｒ１と、
チップ上でＱ２のゲートとＶｓｓ端子Ｔ３との間に接続
される抵抗Ｒ２と、チップ上でＱ２のゲートとＱ５のゲ
ートとの間に接続される抵抗Ｒ３と、一方端が接地さ
れ、他方端がチップの外付け端子Ｔ４を介してＱ２のゲ
ートに接続される外付コンデンサＣ１とを具備して構成
される。
Description
【０００１】
【産業上の利用分野】この発明は、例えば高周波帯の増
幅回路等に用いられるディプレッションモード型電界効
果トランジスタのゲートバイアス回路に関する。
幅回路等に用いられるディプレッションモード型電界効
果トランジスタのゲートバイアス回路に関する。
【０００２】
【従来の技術】周知のように、自動車電話、携帯電話等
の高周波電力増幅部には、例えばディプレッションモー
ド型のＧａＡｓ電界効果トランジスタ（以下、ＦＥＴと
記す）が使用されているが、ゲートには動作点を設定す
るための負のバイアス（通常、−２〜−３Ｖ程度）が印
加される。この電圧は、ＦＥＴをＢ級で動作させるとき
には高周波信号のない状態（無入力時）でそのＩｄｓｓ
（ゲート電圧＝０Ｖの時のドレイン電流）の１／１０程
度になるように選ばれることが多い。
の高周波電力増幅部には、例えばディプレッションモー
ド型のＧａＡｓ電界効果トランジスタ（以下、ＦＥＴと
記す）が使用されているが、ゲートには動作点を設定す
るための負のバイアス（通常、−２〜−３Ｖ程度）が印
加される。この電圧は、ＦＥＴをＢ級で動作させるとき
には高周波信号のない状態（無入力時）でそのＩｄｓｓ
（ゲート電圧＝０Ｖの時のドレイン電流）の１／１０程
度になるように選ばれることが多い。
【０００３】しかしなから、上記のような従来のゲート
バイアス回路では、単純にゲートに電圧を加えるだけで
あるため、ＦＥＴのピンチオフ電圧が変わるとゲート電
圧を変えなければならない。ＦＥＴのピンチオフ電圧は
通常よくばらつくものであり、製造ロット毎またはウェ
ーハ毎、場合によってはウェーハ中のチップ毎でもばら
つくことが多い。
バイアス回路では、単純にゲートに電圧を加えるだけで
あるため、ＦＥＴのピンチオフ電圧が変わるとゲート電
圧を変えなければならない。ＦＥＴのピンチオフ電圧は
通常よくばらつくものであり、製造ロット毎またはウェ
ーハ毎、場合によってはウェーハ中のチップ毎でもばら
つくことが多い。
【０００４】そのため、従来のゲートバイアス回路で
は、ロット毎、ウェーハ毎または１ウェーハ中のチップ
毎にゲートバイアス用の抵抗値を変えるか、高価な可変
抵抗を挿入するか、またはＦＥＴの出荷時にピンチオフ
電圧のランク分けを細かく行っておく必要があった。
は、ロット毎、ウェーハ毎または１ウェーハ中のチップ
毎にゲートバイアス用の抵抗値を変えるか、高価な可変
抵抗を挿入するか、またはＦＥＴの出荷時にピンチオフ
電圧のランク分けを細かく行っておく必要があった。
【０００５】
【発明が解決しようとする課題】以上述べたように、従
来のゲートバイアス回路では、ＦＥＴのピンチオフ電圧
にばらつきがあるため、ロット毎、ウェーハ毎または１
ウェーハ中のチップ毎にゲートバイアス用の抵抗値を変
えるか、高価な可変抵抗を挿入するか、またはＦＥＴの
出荷時にピンチオフ電圧のランク分けを細かく行う必要
があった。
来のゲートバイアス回路では、ＦＥＴのピンチオフ電圧
にばらつきがあるため、ロット毎、ウェーハ毎または１
ウェーハ中のチップ毎にゲートバイアス用の抵抗値を変
えるか、高価な可変抵抗を挿入するか、またはＦＥＴの
出荷時にピンチオフ電圧のランク分けを細かく行う必要
があった。
【０００６】そこで、この発明は上記の課題を解決すべ
くなされたもので、繁雑な作業が不要で、高価な部品を
使用することなく、ＦＥＴのピンチオフ電圧のばらつき
に対応可能なゲートバイアス回路を提供することを目的
とする。
くなされたもので、繁雑な作業が不要で、高価な部品を
使用することなく、ＦＥＴのピンチオフ電圧のばらつき
に対応可能なゲートバイアス回路を提供することを目的
とする。
【０００７】
【課題を解決するための手段】上記目的を解決するため
に第１の発明は、制御電極が高周波信号入力端子に接続
され一方の被制御電極が高周波信号出力端子に接続され
他方の制御電極が基準電位接続端子に接続されるディプ
レッションモード型の高周波増幅用ＦＥＴと同一チップ
上に同一の工程で形成され、一方の被制御電極が正電源
接続端子に接続され、他方の被制御電極が制御電極に接
続される第１のＦＥＴと、前記高周波増幅用ＦＥＴと同
一チップ上に同一の工程で制御電極が前記第１のＦＥＴ
の制御電極より広くなるように形成され、一方の被制御
電極が前記第１のＦＥＴの他方の被制御電極に接続さ
れ、他方の被制御電極が基準電位接続端子に接続される
第２のＦＥＴと、前記チップ上で前記第１及び第２のＦ
ＥＴの制御電極間に接続される第１の抵抗と、前記チッ
プ上で前記第２のＦＥＴの制御電極と負電源接続端子と
の間に接続される第２の抵抗と、前記チップ上で前記第
２のＦＥＴの制御電極と前記高周波増幅用ＦＥＴの制御
電極との間に接続される第３の抵抗と、一方端が基準電
位点に接続され、他方端が前記チップの外付け端子を介
して前記第２のＦＥＴの制御電極に接続される外付コン
デンサとを具備し、前記チップに正電源及び負電源を接
続することで前記高周波増幅用ＦＥＴの制御電極にバイ
アス電圧が印加されるようにしたことを特徴とする。
に第１の発明は、制御電極が高周波信号入力端子に接続
され一方の被制御電極が高周波信号出力端子に接続され
他方の制御電極が基準電位接続端子に接続されるディプ
レッションモード型の高周波増幅用ＦＥＴと同一チップ
上に同一の工程で形成され、一方の被制御電極が正電源
接続端子に接続され、他方の被制御電極が制御電極に接
続される第１のＦＥＴと、前記高周波増幅用ＦＥＴと同
一チップ上に同一の工程で制御電極が前記第１のＦＥＴ
の制御電極より広くなるように形成され、一方の被制御
電極が前記第１のＦＥＴの他方の被制御電極に接続さ
れ、他方の被制御電極が基準電位接続端子に接続される
第２のＦＥＴと、前記チップ上で前記第１及び第２のＦ
ＥＴの制御電極間に接続される第１の抵抗と、前記チッ
プ上で前記第２のＦＥＴの制御電極と負電源接続端子と
の間に接続される第２の抵抗と、前記チップ上で前記第
２のＦＥＴの制御電極と前記高周波増幅用ＦＥＴの制御
電極との間に接続される第３の抵抗と、一方端が基準電
位点に接続され、他方端が前記チップの外付け端子を介
して前記第２のＦＥＴの制御電極に接続される外付コン
デンサとを具備し、前記チップに正電源及び負電源を接
続することで前記高周波増幅用ＦＥＴの制御電極にバイ
アス電圧が印加されるようにしたことを特徴とする。
【０００８】第２の発明は、制御電極が高周波信号入力
端子に接続され一方の被制御電極が高周波信号出力端子
に接続され他方の制御電極が基準電位接続端子に接続さ
れるディプレッションモード型の高周波増幅用ＦＥＴと
同一チップ上に同一の工程で形成され、一方の被制御電
極が正電源接続端子に接続され、他方の制御電極が制御
電極に接続される第１のＦＥＴと、前記高周波増幅用Ｆ
ＥＴと同一チップ上に同一の工程で制御電極が前記第１
のＦＥＴの制御電極より広くなるように形成され、一方
の被制御電極が前記第１のＦＥＴの他方の被制御電極に
接続され、他方の被制御電極が基準電位接続端子に接続
される第２のＦＥＴと、前記チップ上で前記第１及び第
２のＦＥＴの制御電極間に接続される第１の抵抗と、前
記チップ上で前記第２のＦＥＴの制御電極と負電源接続
端子との間に接続される第２の抵抗と、前記チップの外
付け端子を介して前記第２のＦＥＴの制御電極と前記高
周波増幅用ＦＥＴの制御電極との間に接続される外部付
加回路と、一方端が基準電位点に接続され、他方端が前
記チップの外付け端子を介して前記第２のＦＥＴの制御
電極に接続される外付コンデンサとを具備し、前記チッ
プに正電源及び負電源を接続することで前記高周波増幅
用ＦＥＴの制御電極にバイアス電圧を印加するようにし
たことを特徴とする。
端子に接続され一方の被制御電極が高周波信号出力端子
に接続され他方の制御電極が基準電位接続端子に接続さ
れるディプレッションモード型の高周波増幅用ＦＥＴと
同一チップ上に同一の工程で形成され、一方の被制御電
極が正電源接続端子に接続され、他方の制御電極が制御
電極に接続される第１のＦＥＴと、前記高周波増幅用Ｆ
ＥＴと同一チップ上に同一の工程で制御電極が前記第１
のＦＥＴの制御電極より広くなるように形成され、一方
の被制御電極が前記第１のＦＥＴの他方の被制御電極に
接続され、他方の被制御電極が基準電位接続端子に接続
される第２のＦＥＴと、前記チップ上で前記第１及び第
２のＦＥＴの制御電極間に接続される第１の抵抗と、前
記チップ上で前記第２のＦＥＴの制御電極と負電源接続
端子との間に接続される第２の抵抗と、前記チップの外
付け端子を介して前記第２のＦＥＴの制御電極と前記高
周波増幅用ＦＥＴの制御電極との間に接続される外部付
加回路と、一方端が基準電位点に接続され、他方端が前
記チップの外付け端子を介して前記第２のＦＥＴの制御
電極に接続される外付コンデンサとを具備し、前記チッ
プに正電源及び負電源を接続することで前記高周波増幅
用ＦＥＴの制御電極にバイアス電圧を印加するようにし
たことを特徴とする。
【０００９】第３の発明は、第１の発明の構成におい
て、さらに、前記高周波増幅用ＦＥＴと同一チップ上に
同一の工程で形成され、制御電極が前記第２のＦＥＴの
制御電極に接続され、一方の被制御電極が前記第２のＦ
ＥＴの他方の被制御電極に接続される第３のＦＥＴと、
前記前記高周波増幅用ＦＥＴと同一チップ上に同一の工
程で形成され、一方の被制御電極が前記第３のＦＥＴの
他方の被制御電極に接続され、制御電極が他方の被制御
電極と共に前記負電源接続端子に接続される第４のＦＥ
Ｔとを具備し、前記第３のＦＥＴの他方の被制御電極と
前記第４のＦＥＴの一方の被制御電極とを前記外付け端
子を介して前記外付コンデンサに接続すると共に、第３
の抵抗を介して前記高周波増幅用ＦＥＴの制御電極に接
続するようにしたことを特徴とする。
て、さらに、前記高周波増幅用ＦＥＴと同一チップ上に
同一の工程で形成され、制御電極が前記第２のＦＥＴの
制御電極に接続され、一方の被制御電極が前記第２のＦ
ＥＴの他方の被制御電極に接続される第３のＦＥＴと、
前記前記高周波増幅用ＦＥＴと同一チップ上に同一の工
程で形成され、一方の被制御電極が前記第３のＦＥＴの
他方の被制御電極に接続され、制御電極が他方の被制御
電極と共に前記負電源接続端子に接続される第４のＦＥ
Ｔとを具備し、前記第３のＦＥＴの他方の被制御電極と
前記第４のＦＥＴの一方の被制御電極とを前記外付け端
子を介して前記外付コンデンサに接続すると共に、第３
の抵抗を介して前記高周波増幅用ＦＥＴの制御電極に接
続するようにしたことを特徴とする。
【００１０】第４の発明は、第１または第２の発明にお
いて、前記第１のＦＥＴが、前記高周波増幅用ＦＥＴと
同一チップ上に同一の工程で複数個に形成され、それぞ
れの制御電極及び他方の制御電極が共通に接続され、そ
れぞれの一方の制御電極が独立の正電源接続端子に接続
され、任意の正電源接続端子が選択的に正電源に接続さ
れるようにしたことを特徴とする。
いて、前記第１のＦＥＴが、前記高周波増幅用ＦＥＴと
同一チップ上に同一の工程で複数個に形成され、それぞ
れの制御電極及び他方の制御電極が共通に接続され、そ
れぞれの一方の制御電極が独立の正電源接続端子に接続
され、任意の正電源接続端子が選択的に正電源に接続さ
れるようにしたことを特徴とする。
【００１１】
【作用】上記構成による第１の発明のゲートバイアス回
路では、第１のＦＥＴのピンチオフ電圧が変化した場合
に、第２のＦＥＴのゲート電位も変化するが、Ｉｄｓｓ
の比例関係が維持されるため、この電圧を第３の抵抗を
介して同一チップ内すなわち同一ピンチオフ電圧を持つ
高周波増幅用ＦＥＴに加えることにより、このＦＥＴに
流れる電流もピンチオフ電圧によらずＩｄｓｓの比例関
係が維持される。よって、自動バイアス設定を実現で
き、ＦＥＴのピンチオフ電圧が変動しても、ゲートバイ
アスを設定し直す必要がない。
路では、第１のＦＥＴのピンチオフ電圧が変化した場合
に、第２のＦＥＴのゲート電位も変化するが、Ｉｄｓｓ
の比例関係が維持されるため、この電圧を第３の抵抗を
介して同一チップ内すなわち同一ピンチオフ電圧を持つ
高周波増幅用ＦＥＴに加えることにより、このＦＥＴに
流れる電流もピンチオフ電圧によらずＩｄｓｓの比例関
係が維持される。よって、自動バイアス設定を実現で
き、ＦＥＴのピンチオフ電圧が変動しても、ゲートバイ
アスを設定し直す必要がない。
【００１２】第２の発明のゲートバイアス回路では、第
２のＦＥＴのゲートと高周波増幅用ＦＥＴのゲートをチ
ップ内部で接続せず、チップ外部で付加回路を介して接
続することで、例えば高周波増幅用ＦＥＴのゲートイン
ピーダンスを変化させて最適の値にしたり、またＩｄｓ
ｓの比例慣例とは異なるバイアス点に設定することがで
きるようにしている。
２のＦＥＴのゲートと高周波増幅用ＦＥＴのゲートをチ
ップ内部で接続せず、チップ外部で付加回路を介して接
続することで、例えば高周波増幅用ＦＥＴのゲートイン
ピーダンスを変化させて最適の値にしたり、またＩｄｓ
ｓの比例慣例とは異なるバイアス点に設定することがで
きるようにしている。
【００１３】第３の発明のゲートバイアス回路では、第
２のＦＥＴのゲートと高周波増幅用ＦＥＴのゲートとの
間に、第３及び第４のＦＥＴからなるソースフォロワ回
路を挿入し、第２のＦＥＴのゲート点での高インピーダ
ンスを低インピーダンスに変換して高周波増幅用ＦＥＴ
のゲートに供給することで、第１及び第２の抵抗を抵抗
比を保ったまま高くし、第１及び第２のＦＥＴのゲート
幅を小さくして、低消費電力化、回路動作の安定化を図
る。
２のＦＥＴのゲートと高周波増幅用ＦＥＴのゲートとの
間に、第３及び第４のＦＥＴからなるソースフォロワ回
路を挿入し、第２のＦＥＴのゲート点での高インピーダ
ンスを低インピーダンスに変換して高周波増幅用ＦＥＴ
のゲートに供給することで、第１及び第２の抵抗を抵抗
比を保ったまま高くし、第１及び第２のＦＥＴのゲート
幅を小さくして、低消費電力化、回路動作の安定化を図
る。
【００１４】第４の発明のゲートバイアス回路では、第
１のＦＥＴを複数個形成し、選択的に正電源と接続する
ことで、高周波増幅用ＦＥＴの無入力時ドレイン電流と
Ｉｄｓｓとの比を外部の接続の仕方のみで数種類に設定
することができるようにしている。
１のＦＥＴを複数個形成し、選択的に正電源と接続する
ことで、高周波増幅用ＦＥＴの無入力時ドレイン電流と
Ｉｄｓｓとの比を外部の接続の仕方のみで数種類に設定
することができるようにしている。
【００１５】
【実施例】以下、図面を参照してこの発明の実施例を詳
細に説明する。
細に説明する。
【００１６】図１はこの発明に係るゲートバイアス回路
の第１の実施例の構成を示す回路図である。図１におい
て、破線内は同一チップ上に形成される。ここで、図中
Ｑ５は実際に高周波帯の増幅を行うディプレッションモ
ード型ＧａＡｓＦＥＴである。また、Ｑ１、Ｑ２は共に
Ｑ５と同一または極めて近い単位ゲート幅当りの特性を
持つＦＥＴであり、Ｑ１のゲート幅はＱ２のゲート幅よ
りも狭く設定される。
の第１の実施例の構成を示す回路図である。図１におい
て、破線内は同一チップ上に形成される。ここで、図中
Ｑ５は実際に高周波帯の増幅を行うディプレッションモ
ード型ＧａＡｓＦＥＴである。また、Ｑ１、Ｑ２は共に
Ｑ５と同一または極めて近い単位ゲート幅当りの特性を
持つＦＥＴであり、Ｑ１のゲート幅はＱ２のゲート幅よ
りも狭く設定される。
【００１７】Ｑ１のゲートとソースはＱ２のドレインに
接続され、Ｑ１のドレインは端子Ｔ１を介して固定正電
源Ｖｄｄに接続され、Ｑ２のソースは端子Ｔ２を介して
ゼロ電位に接地される。また、Ｑ１のソースとＱ２のゲ
ートとの間には抵抗Ｒ１が接続され、Ｑ２のゲートと固
定負電源Ｖｓｓに接続される端子Ｔ３との間には抵抗Ｒ
２が接続される。
接続され、Ｑ１のドレインは端子Ｔ１を介して固定正電
源Ｖｄｄに接続され、Ｑ２のソースは端子Ｔ２を介して
ゼロ電位に接地される。また、Ｑ１のソースとＱ２のゲ
ートとの間には抵抗Ｒ１が接続され、Ｑ２のゲートと固
定負電源Ｖｓｓに接続される端子Ｔ３との間には抵抗Ｒ
２が接続される。
【００１８】Ｑ５のゲートとＱ２のゲートは抵抗Ｒ３を
介して接続される。また、Ｑ２のゲートは端子Ｔ４を介
し、外付コンデンサＣ１を通じて接地される。Ｑ５のゲ
ートは高周波信号ＲＦが供給される端子Ｔ５に接続さ
れ、ドレインは増幅した高周波信号ＲＦを出力する端子
Ｔ６に接続され、ソースは端子Ｔ７を介して接地され
る。
介して接続される。また、Ｑ２のゲートは端子Ｔ４を介
し、外付コンデンサＣ１を通じて接地される。Ｑ５のゲ
ートは高周波信号ＲＦが供給される端子Ｔ５に接続さ
れ、ドレインは増幅した高周波信号ＲＦを出力する端子
Ｔ６に接続され、ソースは端子Ｔ７を介して接地され
る。
【００１９】上記構成において、以下その動作を説明す
る。
る。
【００２０】まず、例えば全てのＦＥＴＱ１，Ｑ２，Ｑ
５において、Ｉｄｓｓ（ゲート電圧が０Ｖ時の飽和ドレ
イン電流）の１／１０がドレイン電流として流れるゲー
ト電圧（これをＶｇｓｑと呼ぶ）が−２．３Ｖであった
と仮定する。また、Ｖｄｄに＋５Ｖ、Ｖｓｓに−５Ｖを
印加し、Ｑ１のＩｄｓｓが２．９ｍＡ、Ｑ２のＩｄｓｓ
が２９ｍＡ（すなわちＱ２のゲート幅がＱ１のゲート幅
の１０倍）、Ｒ１が４５ｋΩ、Ｒ２が２５ｋΩであった
とする。さらに、全てのＦＥＴの飽和特性が十分に良好
で、ドレイン・ソース間電圧が１．５Ｖ〜１０Ｖのとき
はドレイン電流に変化がないものとする。
５において、Ｉｄｓｓ（ゲート電圧が０Ｖ時の飽和ドレ
イン電流）の１／１０がドレイン電流として流れるゲー
ト電圧（これをＶｇｓｑと呼ぶ）が−２．３Ｖであった
と仮定する。また、Ｖｄｄに＋５Ｖ、Ｖｓｓに−５Ｖを
印加し、Ｑ１のＩｄｓｓが２．９ｍＡ、Ｑ２のＩｄｓｓ
が２９ｍＡ（すなわちＱ２のゲート幅がＱ１のゲート幅
の１０倍）、Ｒ１が４５ｋΩ、Ｒ２が２５ｋΩであった
とする。さらに、全てのＦＥＴの飽和特性が十分に良好
で、ドレイン・ソース間電圧が１．５Ｖ〜１０Ｖのとき
はドレイン電流に変化がないものとする。
【００２１】この状態で各点の電圧を計算すると、Ｑ１
のソースで約＋２．５Ｖ、Ｑ２のゲートで約−２．３Ｖ
となる。回路の働きは次にようになる。
のソースで約＋２．５Ｖ、Ｑ２のゲートで約−２．３Ｖ
となる。回路の働きは次にようになる。
【００２２】まず、Ｑ１はゲートとソースが短絡されて
いるので、ドレイン・ソース間に１．５Ｖ以上の電圧が
かかっていれば、ドレイン電圧として２．９ｍＡを流
す。Ｒ１とＲ２の抵抗値が高いので、その電流はほぼそ
のままＱ２のドレイン電流となり、Ｑ２のドレイン電流
はＩｄｓｓのほぼ１／１０となる。これを実現するＱ２
のゲート電位は−２．３Ｖであり、Ｒ２の両端の電圧が
２．７Ｖであることから、Ｒ２に流れる電流はＲ１に流
れる電流に等しく、０．１０８ｍＡとなる。よって、Ｑ
１のソース電位は＋２．５Ｖとなる。
いるので、ドレイン・ソース間に１．５Ｖ以上の電圧が
かかっていれば、ドレイン電圧として２．９ｍＡを流
す。Ｒ１とＲ２の抵抗値が高いので、その電流はほぼそ
のままＱ２のドレイン電流となり、Ｑ２のドレイン電流
はＩｄｓｓのほぼ１／１０となる。これを実現するＱ２
のゲート電位は−２．３Ｖであり、Ｒ２の両端の電圧が
２．７Ｖであることから、Ｒ２に流れる電流はＲ１に流
れる電流に等しく、０．１０８ｍＡとなる。よって、Ｑ
１のソース電位は＋２．５Ｖとなる。
【００２３】この状態は安定な状態であり、少々のＶｄ
ｄ、Ｖｓｓの変動があっても、Ｑ１のソース電圧が＋
１．５Ｖ〜３．５Ｖの範囲内にある限りは、Ｑ１とＱ２
は飽和特性を示すので、Ｑ２のゲート電位は常にＩｄｓ
ｓのほぼ１／１０を実現する値に保たれる。
ｄ、Ｖｓｓの変動があっても、Ｑ１のソース電圧が＋
１．５Ｖ〜３．５Ｖの範囲内にある限りは、Ｑ１とＱ２
は飽和特性を示すので、Ｑ２のゲート電位は常にＩｄｓ
ｓのほぼ１／１０を実現する値に保たれる。
【００２４】もし、ＦＥＴのピンチオフ電圧が変化した
場合は、Ｑ２のゲート電位も変化するが、やはりＩｄｓ
ｓの１／１０を実現する値となる。この電圧を抵抗Ｒ３
を介して同一チップ内すなわち同一ピンチオフ電圧を持
つＱ５に加えることにより、Ｑ５に流れる電流もピンチ
オフ電圧によらずＩｄｓｓの１／１０となる。
場合は、Ｑ２のゲート電位も変化するが、やはりＩｄｓ
ｓの１／１０を実現する値となる。この電圧を抵抗Ｒ３
を介して同一チップ内すなわち同一ピンチオフ電圧を持
つＱ５に加えることにより、Ｑ５に流れる電流もピンチ
オフ電圧によらずＩｄｓｓの１／１０となる。
【００２５】このように図１の実施例のゲートバイアス
回路では、ＦＥＴＱ１のピンチオフ電圧が変化した場合
に、ＦＥＴＱ２のゲート電位も変化するが、Ｉｄｓｓの
比例関係が維持されるため、この電圧を抵抗Ｒ３を介し
て同一チップ内すなわち同一ピンチオフ電圧を持つ高周
波増幅用ＦＥＴＱ５に加えることにより、このＦＥＴＱ
５に流れる電流もピンチオフ電圧によらずＩｄｓｓの比
例関係が維持される。したがって、自動バイアス設定を
実現でき、ＦＥＴのピンチオフ電圧が変動しても、ゲー
トバイアスを設定し直す必要がないという効果が得られ
る。
回路では、ＦＥＴＱ１のピンチオフ電圧が変化した場合
に、ＦＥＴＱ２のゲート電位も変化するが、Ｉｄｓｓの
比例関係が維持されるため、この電圧を抵抗Ｒ３を介し
て同一チップ内すなわち同一ピンチオフ電圧を持つ高周
波増幅用ＦＥＴＱ５に加えることにより、このＦＥＴＱ
５に流れる電流もピンチオフ電圧によらずＩｄｓｓの比
例関係が維持される。したがって、自動バイアス設定を
実現でき、ＦＥＴのピンチオフ電圧が変動しても、ゲー
トバイアスを設定し直す必要がないという効果が得られ
る。
【００２６】試みに、ピンチオフ電圧が約−３．２Ｖ程
度のＦＥＴについて、固定ゲートバイアス電圧の元での
特性を調べてみると、無入力時ドレイン電流をＩｄｓｓ
の１／１０付近で±２０％に制御するために必要とされ
るピンチオフ電圧許容範囲が±０．０９Ｖとなる。これ
に対して、本回路を採用した場合には±０．３０Ｖに広
げることができた。
度のＦＥＴについて、固定ゲートバイアス電圧の元での
特性を調べてみると、無入力時ドレイン電流をＩｄｓｓ
の１／１０付近で±２０％に制御するために必要とされ
るピンチオフ電圧許容範囲が±０．０９Ｖとなる。これ
に対して、本回路を採用した場合には±０．３０Ｖに広
げることができた。
【００２７】これは、無入力時ドレイン電流をできるだ
け一定に制御しようと試みた場合の結果であるが、無入
力時ドレイン電流をそのＦＥＴのＩｄｓｓの１／１０に
設定しようと試みた場合には、ピンチオフ電圧の許容範
囲はさらに広がる。これらの効果は、大きな歩留りの向
上、無調整化を実現する上で非常に有効である。
け一定に制御しようと試みた場合の結果であるが、無入
力時ドレイン電流をそのＦＥＴのＩｄｓｓの１／１０に
設定しようと試みた場合には、ピンチオフ電圧の許容範
囲はさらに広がる。これらの効果は、大きな歩留りの向
上、無調整化を実現する上で非常に有効である。
【００２８】図２は第２の実施例の構成を示すもので、
図１に示した第１の実施例の変形である。図２におい
て、図１と同一部分には同一符号を付して示す。この実
施例では、図１のＱ２のゲートとＱ５のゲートがチップ
内部で接続されておらず、チップ外部を介して接続され
ている。
図１に示した第１の実施例の変形である。図２におい
て、図１と同一部分には同一符号を付して示す。この実
施例では、図１のＱ２のゲートとＱ５のゲートがチップ
内部で接続されておらず、チップ外部を介して接続され
ている。
【００２９】上記構成において、Ｑ２のゲートで生成さ
れたバイアス電圧は、外付の付加回路で加工されてから
Ｑ５のゲートに加えることができる。外付付加回路とし
ては、抵抗のみの他に、図に示すように抵抗Ｒ４及びＲ
５とインダクタンスＬ１の合成回路やバイアス電源を付
加する回路等が考えられる。
れたバイアス電圧は、外付の付加回路で加工されてから
Ｑ５のゲートに加えることができる。外付付加回路とし
ては、抵抗のみの他に、図に示すように抵抗Ｒ４及びＲ
５とインダクタンスＬ１の合成回路やバイアス電源を付
加する回路等が考えられる。
【００３０】このように図２の実施例のゲートバイアス
回路では、ＦＥＴＱ２のゲートと高周波増幅用ＦＥＴＱ
５のゲートをチップ内部で接続せず、チップ外部で付加
回路を介して接続することで、例えば高周波増幅用ＦＥ
ＴＱ５のゲートインピーダンスを変化させて最適の値に
したり、またＩｄｓｓの比例慣例とは異なるバイアス点
に設定することができるようにしている。したがって、
ＦＥＴＱ５のゲートインピーダンスを変化させて最適の
値にすることができ、またＩｄｓｓの１／１０と異なる
バイアス点に設定することが可能である。
回路では、ＦＥＴＱ２のゲートと高周波増幅用ＦＥＴＱ
５のゲートをチップ内部で接続せず、チップ外部で付加
回路を介して接続することで、例えば高周波増幅用ＦＥ
ＴＱ５のゲートインピーダンスを変化させて最適の値に
したり、またＩｄｓｓの比例慣例とは異なるバイアス点
に設定することができるようにしている。したがって、
ＦＥＴＱ５のゲートインピーダンスを変化させて最適の
値にすることができ、またＩｄｓｓの１／１０と異なる
バイアス点に設定することが可能である。
【００３１】図３は第３の実施例の構成を示すもので、
これも図１に示した第１の実施例の変形である。図３に
おいて、図１と同一部分には同一符号を付して示す。こ
の実施例では、図１のＱ２のゲートとＱ５のゲートとの
間に、Ｑ３とＱ４のＦＥＴからなるソースフォロワ回路
が挿入されている。
これも図１に示した第１の実施例の変形である。図３に
おいて、図１と同一部分には同一符号を付して示す。こ
の実施例では、図１のＱ２のゲートとＱ５のゲートとの
間に、Ｑ３とＱ４のＦＥＴからなるソースフォロワ回路
が挿入されている。
【００３２】すなわち、Ｑ３のゲートはＱ２のゲートに
接続され、Ｑ３のドレインは端子Ｔ２を介して接地さ
れ、Ｑ３のソースとＱ４のドレインは共に接続されて抵
抗Ｒ３を介してＱ５のゲートに接続され、Ｑ４のゲート
とソースは共に接続されて端子Ｔ３を介してＶｓｓに接
続されている。
接続され、Ｑ３のドレインは端子Ｔ２を介して接地さ
れ、Ｑ３のソースとＱ４のドレインは共に接続されて抵
抗Ｒ３を介してＱ５のゲートに接続され、Ｑ４のゲート
とソースは共に接続されて端子Ｔ３を介してＶｓｓに接
続されている。
【００３３】上記構成において、Ｑ３とＱ４はソースフ
ォロワ回路であるので、Ｑ３のソース電位はＱ４のソー
ス電位に追随して変化する。
ォロワ回路であるので、Ｑ３のソース電位はＱ４のソー
ス電位に追随して変化する。
【００３４】このように図３の実施例のゲートバイアス
回路では、ＦＥＴＱ２のゲートと高周波増幅用ＦＥＴＱ
５のゲートとの間に、ＦＥＴＱ３，Ｑ５からなるソース
フォロワ回路を挿入し、ＦＥＴＱ２のゲート点での高イ
ンピーダンスを低インピーダンスに変換して高周波増幅
用ＦＥＴＱ５のゲートに供給することで、抵抗Ｒ１，Ｒ
２を抵抗比を保ったまま高くし、ＦＥＴＱ１，Ｑ２のゲ
ート幅を小さくして、低消費電力化、回路動作の安定化
を図る。このように、ソースフォロワ回路の追加によ
り、Ｑ２のゲート点での高インピーダンスを低インピー
ダンスに変換してＱ５のゲートに供給できる。このた
め、Ｒ１とＲ２の抵抗値を比を保ったまま高くし、Ｑ１
とＱ２のゲート幅を小さくできるので、低消費電力化を
実現できる。さらに、Ｑ５のゲートから見たバイアス回
路インピーダンスが低いので、回路動作が安定になる。
回路では、ＦＥＴＱ２のゲートと高周波増幅用ＦＥＴＱ
５のゲートとの間に、ＦＥＴＱ３，Ｑ５からなるソース
フォロワ回路を挿入し、ＦＥＴＱ２のゲート点での高イ
ンピーダンスを低インピーダンスに変換して高周波増幅
用ＦＥＴＱ５のゲートに供給することで、抵抗Ｒ１，Ｒ
２を抵抗比を保ったまま高くし、ＦＥＴＱ１，Ｑ２のゲ
ート幅を小さくして、低消費電力化、回路動作の安定化
を図る。このように、ソースフォロワ回路の追加によ
り、Ｑ２のゲート点での高インピーダンスを低インピー
ダンスに変換してＱ５のゲートに供給できる。このた
め、Ｒ１とＲ２の抵抗値を比を保ったまま高くし、Ｑ１
とＱ２のゲート幅を小さくできるので、低消費電力化を
実現できる。さらに、Ｑ５のゲートから見たバイアス回
路インピーダンスが低いので、回路動作が安定になる。
【００３５】図４は第４の実施例の構成を示すもので、
これも図１に示した第１の実施例の変形である。図４に
おいて、図１と同一部分には同一符号を付して示す。こ
の実施例では、図１のソース及びゲートが共に接続され
Ｑ１のソース及びゲートに接続された１個ないし複数の
ＦＥＴＱ１′を有するものである。Ｑ１′のドレインは
端子Ｔ８を介して外部に引き出されている。
これも図１に示した第１の実施例の変形である。図４に
おいて、図１と同一部分には同一符号を付して示す。こ
の実施例では、図１のソース及びゲートが共に接続され
Ｑ１のソース及びゲートに接続された１個ないし複数の
ＦＥＴＱ１′を有するものである。Ｑ１′のドレインは
端子Ｔ８を介して外部に引き出されている。
【００３６】上記構成において、Ｖｄｄ、Ｖｄｄ′のい
ずれか一方または両方に電源電圧（例えば＋５Ｖ）を加
えてみると、第１の実施例と同様に動作する。このと
き、Ｑ１とＱ１′のゲート幅を適当に選ぶことにより、
Ｑ５の無入力時ドレイン電流とＩｄｓｓとの比を外部の
接続の仕方のみで数種類に設定することができる。Ｑ
１′が１個のときは最大３通り、Ｑ１′が２個のときは
最大７通りまで変形させることができる。このように、
図４に示したゲートバイアス回路では、ＦＥＴＱ１を複
数個形成し、選択的に正電源と接続することで、高周波
増幅用ＦＥＴの無入力時ドレイン電流とＩｄｓｓとの比
を外部の接続の仕方のみで数種類に設定することができ
るようにしている。
ずれか一方または両方に電源電圧（例えば＋５Ｖ）を加
えてみると、第１の実施例と同様に動作する。このと
き、Ｑ１とＱ１′のゲート幅を適当に選ぶことにより、
Ｑ５の無入力時ドレイン電流とＩｄｓｓとの比を外部の
接続の仕方のみで数種類に設定することができる。Ｑ
１′が１個のときは最大３通り、Ｑ１′が２個のときは
最大７通りまで変形させることができる。このように、
図４に示したゲートバイアス回路では、ＦＥＴＱ１を複
数個形成し、選択的に正電源と接続することで、高周波
増幅用ＦＥＴの無入力時ドレイン電流とＩｄｓｓとの比
を外部の接続の仕方のみで数種類に設定することができ
るようにしている。
【００３７】以上の実施例においては、ＧａＡｓのディ
プレッションモード型ＦＥＴの例で説明したが、この発
明はＧａＡｓに限らず、Ｓｉ、ＡｌＧａＡｓ、ＩｎＰ
等、他の物質により構成されるＦＥＴにも適用可能であ
る。
プレッションモード型ＦＥＴの例で説明したが、この発
明はＧａＡｓに限らず、Ｓｉ、ＡｌＧａＡｓ、ＩｎＰ
等、他の物質により構成されるＦＥＴにも適用可能であ
る。
【００３８】また、上記実施例においては、全てのＦＥ
Ｔがシングルモード型であったが、デュアルモード型で
あっても同様に適用可能である。
Ｔがシングルモード型であったが、デュアルモード型で
あっても同様に適用可能である。
【００３９】バイアスの供給を受けるＦＥＴＱ５は、実
施例では１個であったが、２個以上であってもよいし、
また１個ないし２個以上のＦＥＴを用いた回路がチップ
上に構成されていてもよい。
施例では１個であったが、２個以上であってもよいし、
また１個ないし２個以上のＦＥＴを用いた回路がチップ
上に構成されていてもよい。
【００４０】上記実施例においては概ね動作点電流がＩ
ｄｓｓの約１／１０の場合を説明したが、これに限ら
ず、Ａ級動作の約１／２をはじめ、１未満のあらゆる比
率が適用可能である。
ｄｓｓの約１／１０の場合を説明したが、これに限ら
ず、Ａ級動作の約１／２をはじめ、１未満のあらゆる比
率が適用可能である。
【００４１】この発明は、特に自動車電話、携帯電話等
の高周波電力増幅部に用いて効果的であるが、もちろん
他の電子機器の高周波増幅部にも適用可能であることは
いうまでもない。
の高周波電力増幅部に用いて効果的であるが、もちろん
他の電子機器の高周波増幅部にも適用可能であることは
いうまでもない。
【００４２】その他、この発明は上記実施例に限定され
るものではなく、この発明の要旨を逸脱しない範囲で種
々変形しても同様に実施可能である。
るものではなく、この発明の要旨を逸脱しない範囲で種
々変形しても同様に実施可能である。
【００４３】
【発明の効果】以上述べたようにこの発明によれば、繁
雑な作業が不要で、高価な部品を使用することなく、Ｆ
ＥＴのピンチオフ電圧のばらつきに対応可能なゲートバ
イアス回路を提供することができる。
雑な作業が不要で、高価な部品を使用することなく、Ｆ
ＥＴのピンチオフ電圧のばらつきに対応可能なゲートバ
イアス回路を提供することができる。
【図１】この発明に係るゲートバイアス回路の第１の実
施例の構成を示す回路図である。
施例の構成を示す回路図である。
【図２】この発明に係るゲートバイアス回路の第２の実
施例の構成を示す回路図である。
施例の構成を示す回路図である。
【図３】この発明に係るゲートバイアス回路の第３の実
施例の構成を示す回路図である。
施例の構成を示す回路図である。
【図４】この発明に係るゲートバイアス回路の第４の実
施例の構成を示す回路図である。
施例の構成を示す回路図である。
Ｑ１〜Ｑ４，Ｑ１′…ＦＥＴ Ｑ５…ディプレッションモード型ＦＥＴ Ｒ１〜Ｒ５…抵抗 Ｃ１…コンデンサ Ｌ１…インダクタンス Ｔ１〜Ｔ８…端子 Ｖｄｄ…固定正電源 Ｖｓｓ…固定負電源
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/337 29/808 Ｈ０３Ｆ 3/195 8839−5Ｊ
Claims (4)
- 【請求項１】 制御電極が高周波信号入力端子に接続さ
れ一方の被制御電極が高周波信号出力端子に接続され他
方の制御電極が基準電位接続端子に接続されるディプレ
ッションモード型の高周波増幅用ＦＥＴと同一チップ上
に同一の工程で形成され、一方の被制御電極が正電源接
続端子に接続され、他方の被制御電極が制御電極に接続
される第１のＦＥＴと、 前記高周波増幅用ＦＥＴと同一チップ上に同一の工程で
制御電極が前記第１のＦＥＴの制御電極より広くなるよ
うに形成され、一方の被制御電極が前記第１のＦＥＴの
他方の被制御電極に接続され、他方の被制御電極が基準
電位接続端子に接続される第２のＦＥＴと、 前記チップ上で前記第１及び第２のＦＥＴの制御電極間
に接続される第１の抵抗と、 前記チップ上で前記第２のＦＥＴの制御電極と負電源接
続端子との間に接続される第２の抵抗と、 前記チップ上で前記第２のＦＥＴの制御電極と前記高周
波増幅用ＦＥＴの制御電極との間に接続される第３の抵
抗と、 一方端が基準電位点に接続され、他方端が前記チップの
外付け端子を介して前記第２のＦＥＴの制御電極に接続
される外付コンデンサとを具備し、 前記チップに正電源及び負電源を接続することで前記高
周波増幅用ＦＥＴの制御電極にバイアス電圧が印加され
るようにしたことを特徴とするゲートバイアス回路。 - 【請求項２】 制御電極が高周波信号入力端子に接続さ
れ一方の被制御電極が高周波信号出力端子に接続され他
方の制御電極が基準電位接続端子に接続されるディプレ
ッションモード型の高周波増幅用ＦＥＴと同一チップ上
に同一の工程で形成され、一方の被制御電極が正電源接
続端子に接続され、他方の制御電極が制御電極に接続さ
れる第１のＦＥＴと、 前記高周波増幅用ＦＥＴと同一チップ上に同一の工程で
制御電極が前記第１のＦＥＴの制御電極より広くなるよ
うに形成され、一方の被制御電極が前記第１のＦＥＴの
他方の被制御電極に接続され、他方の被制御電極が基準
電位接続端子に接続される第２のＦＥＴと、 前記チップ上で前記第１及び第２のＦＥＴの制御電極間
に接続される第１の抵抗と、 前記チップ上で前記第２のＦＥＴの制御電極と負電源接
続端子との間に接続される第２の抵抗と、 前記チップの外付け端子を介して前記第２のＦＥＴの制
御電極と前記高周波増幅用ＦＥＴの制御電極との間に接
続される外部付加回路と、 一方端が基準電位点に接続され、他方端が前記チップの
外付け端子を介して前記第２のＦＥＴの制御電極に接続
される外付コンデンサとを具備し、 前記チップに正電源及び負電源を接続することで前記高
周波増幅用ＦＥＴの制御電極にバイアス電圧を印加する
ようにしたことを特徴とするゲートバイアス回路。 - 【請求項３】 制御電極が高周波信号入力端子に接続さ
れ一方の被制御電極が高周波信号出力端子に接続され他
方の制御電極が基準電位接続端子に接続されるディプレ
ッションモード型の高周波増幅用ＦＥＴと同一チップ上
に同一の工程で形成され、一方の被制御電極が正電源接
続端子に接続され、他方の被制御電極が制御電極に接続
される第１のＦＥＴと、 前記高周波増幅用ＦＥＴと同一チップ上に同一の工程で
制御電極が前記第１のＦＥＴの制御電極より広くなるよ
うに形成され、一方の被制御電極が前記第１のＦＥＴの
他方の被制御電極に接続され、他方の被制御電極が基準
電位接続端子に接続される第２のＦＥＴと、 前記高周波増幅用ＦＥＴと同一チップ上に同一の工程で
形成され、制御電極が前記第２のＦＥＴの制御電極に接
続され、一方の被制御電極が前記第２のＦＥＴの他方の
被制御電極に接続される第３のＦＥＴと、 前記前記高周波増幅用ＦＥＴと同一チップ上に同一の工
程で形成され、一方の被制御電極が前記第３のＦＥＴの
他方の被制御電極に接続され、制御電極が他方の被制御
電極と共に前記負電源接続端子に接続される第４のＦＥ
Ｔとを具備し、 前記第３のＦＥＴの他方の被制御電極と前記第４のＦＥ
Ｔの一方の被制御電極とを前記外付け端子を介して前記
外付コンデンサに接続すると共に、第３の抵抗を介して
前記高周波増幅用ＦＥＴの制御電極に接続するようにし
たことを特徴とするゲートバイアス回路。 - 【請求項４】 前記第１のＦＥＴは、前記高周波増幅用
ＦＥＴと同一チップ上に同一の工程で複数個に形成さ
れ、それぞれの制御電極及び他方の制御電極が共通に接
続され、それぞれの一方の制御電極が独立の正電源接続
端子に接続され、任意の正電源接続端子が選択的に正電
源に接続されるようにしたことを特徴とする請求項１、
２いずれか記載のゲートバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177833A JPH0846446A (ja) | 1994-07-29 | 1994-07-29 | ゲートバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177833A JPH0846446A (ja) | 1994-07-29 | 1994-07-29 | ゲートバイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846446A true JPH0846446A (ja) | 1996-02-16 |
Family
ID=16037917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6177833A Pending JPH0846446A (ja) | 1994-07-29 | 1994-07-29 | ゲートバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846446A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19827702A1 (de) * | 1998-06-22 | 1999-12-30 | Siemens Ag | Aktive Arbeitspunkteinstellung für Leistungsverstärker |
| DE10306052A1 (de) * | 2003-02-13 | 2004-09-23 | Infineon Technologies Ag | Hochfrequenzverstärker mit Arbeitspunkteinstellungsschaltung |
| JP2008530781A (ja) * | 2005-02-04 | 2008-08-07 | レイセオン・カンパニー | ３つの電界効果トランジスタを有するモノリシック集積回路 |
-
1994
- 1994-07-29 JP JP6177833A patent/JPH0846446A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19827702A1 (de) * | 1998-06-22 | 1999-12-30 | Siemens Ag | Aktive Arbeitspunkteinstellung für Leistungsverstärker |
| DE19827702C2 (de) * | 1998-06-22 | 2000-06-08 | Siemens Ag | Verstärkerschaltung mit aktiver Arbeitspunkteinstellung |
| DE10306052A1 (de) * | 2003-02-13 | 2004-09-23 | Infineon Technologies Ag | Hochfrequenzverstärker mit Arbeitspunkteinstellungsschaltung |
| JP2008530781A (ja) * | 2005-02-04 | 2008-08-07 | レイセオン・カンパニー | ３つの電界効果トランジスタを有するモノリシック集積回路 |
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