JPH0846565A

JPH0846565A - 簡易型携帯電話装置における移動局同期制御方式

Info

Publication number: JPH0846565A
Application number: JP6177828A
Authority: JP
Inventors: Eiji Fujita; 栄治藤田; Jun Otsuka; 潤大塚
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-07-29
Filing date: 1994-07-29
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】本発明は基地局から送信されるスロット内の同
期用ワードを検出して従属同期を行う簡易型携帯電話装
置の移動局同期制御方式に関し，追従同期の実行時に音
声系，無線系に対する動作に影響を与えないで同期をと
って保持することを目的とする。【構成】受信データから同期用ワードを検出する同期用
ワード検出部と移動局内のマスタクロックをカウントし
てスロット内のタイミング位置情報を発生するスロット
カウンタ及びマスタクロックの周波数のｎ倍のクロック
を発生する発振器の出力を入力してマスタクロックを発
生するディジタルＰＬＬ制御部を備える。同期用ワード
検出時にスロットカウンタの値と同期用ワードが有るべ
き予想位置との差を位相検出部で検出し，ディジタルＰ
ＬＬ制御部は位相検出部からの位相差と方向を表す信号
に基づいて，ｎ倍のクロックの入力を制御してｎ分周し
たマスタクロックを発生して位相差を順次解消するよう
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は簡易型携帯電話装置にお
ける移動局同期制御方式に関する。近年，移動通信の普
及が急速に進められ，自動車電話，移動電話，ページャ
等が一般に利用され，さらに簡易型携帯電話システムは
ＰＨＳ（Personal Handy phone System)と呼ばれ，国内
の標準的なエアインタフェースが定められ実用化に向け
て準備されている。その簡易型携帯電話システムでは，
ディジタル式のＴＤＭＡ（Time Division Multiple Acc
ess:時分割多元アクセス）により，基地局と移動局の間
で制御情報及び通話情報を相互に転送するための各種の
制御チャネル及び通話チャネルが送受信される。このよ
うなディジタルの制御チャネル及び通話チャネルの信号
により通信を行う移動局は，基地局の信号に対して正確
に同期を維持することが求められている。

【０００２】

【従来の技術】図７は従来例の説明図である。図７の
Ａ．に示すように簡易型携帯電話装置では，基地局ＣＳ
と移動局ＰＳとが通信を行う場合，図７のＢ．に示すよ
うに４チャネル多重ＴＤＭＡ／ＴＤＤ（Time Division
Duplex) 方式が採用され，この方式ではＴ１〜Ｔ４の４
つのスロットで基地局ＣＳから送信して個別の移動局Ｐ
Ｓで受信を行い，Ｒ１〜Ｒ４の４つのスロットで個別の
移動局から基地局へ送信を行い，８つのタイムスロット
で１フレームを構成し，１フレームは５ｍｓである。こ
の各タイムスロットの信号は６２５μｓのバースト信号
として送信され，各スロットの符号長は，２４０ビット
であり，変調信号速度は２４０ビット×６２５μｓ＝３
８４ＫＨｚとなる。

【０００３】スロットには，発・着時の各種の制御信号
を送受するための制御チャネル（制御キャリア）と通話
に必要な情報や音声（またはデータ）情報を送受するた
めの通話チャネル（通話キャリア）とがあり，移動局か
ら基地局ＣＳへ送信する下りと移動局から基地局へ送信
する上りの２つの方向の信号があり，移動局ＰＳは基地
局ＣＳから送られるスロットを受信して追従同期を行う
必要がある。

【０００４】図７のＣ．に基地局ＣＳから移動局ＰＳへ
送信されるスロットの構成例を示し，この例は音声やデ
ータを伝送する通信用スロットであり，先端にＲ（ラン
プタイム）が４ビット，ＳＳ（スタートシンボル）とＰ
Ｒ（プリアンブル）を合わせて８ビットが配置され，そ
の後にフレーム同期用のビットパターンで構成するＵＷ
（Unique Word:ユニークワード）が１６ビット（制御チ
ャネルの場合は３２ビット）設定され，次にチャネルの
種別を識別するためのＣＩ（Channel Identifire: チャ
ネル識別符号）を表す４ビット設定され，その後にＳＡ
（ＳＡＣＣＨ：Slow Associated Control Channel)を表
す１６ビット，次に音声データ（１６０ビット）が設定
され，最後にＣＲＣ（誤り検出ビット）が１６ビット，
その後にＧ（ガードビット）が１６ビットで，合計２４
０ビットである。なお, 制御チャネルは信号の内容は異
なるが同じく２４０ビットで構成される。

【０００５】従来の移動局における同期制御の方法を説
明すると，移動局には，図７のＥ．に示すように各スロ
ットに対し３８４ＫＨｚのクロックをカウントする８ビ
ットのカウンタが設けられ，チャネルを構成する各ビッ
トの信号に同期して１０Ｈ（Ｈは１６進表示，１０進の
１６）からＦＦＨ（１０進の２５５）まで，すなわち１
０進の２４０±α（通常は２４０ビットを計数しＵＷの
検出の可否とその位置により前後の数に変わる）をカウ
ントし，カウント値に応じてチャネル内の各データの処
理を行う。

【０００６】図７のＤ．に示すように，基地局ＣＳから
送出されたＵＷ（同期用パターン）を含む信号（この例
ではＴ１スロット）を移動局で受信すると，図７のＦ．
に示すような受信データから特定のパターンを持つＵＷ
を検出し，その検出出力により図７のＥ．に示すよう
に，予めチャネルに応じてＵＷ（同期用パターン）が有
るべきカウント値Ａ（予想位置の値）が分かっているの
でこの値Ａをカウンタに強制的にロードして，検出位置
を予想位置に置き換えていた。また，インターバル間隔
等受信が停止されている期間では同期動作を行わないた
め，その間の同期状態の保持は基地局，移動局間のそれ
ぞれが持つ発振器の周波数精度に依存していた。

【０００７】

【発明が解決しようとする課題】上記した従来の同期制
御の方法によれば，次のような問題があった。簡易型携帯電話装置では音声系についてＰＣＭ符号化
及びＡＤＰＣＭ（適応型ＰＣＭ）により速度変換をする
必要があり，その際に３８４ＫＨｚのクロックから生成
される６４ＫＨｚや８ＫＨｚのクロックが使用される。
しかし，上記のようにカウンタに対しＵＷ検出により予
想位置をロードすると，カウンタの値が急激に変化して
不連続な値になってしまい３８４ＫＨｚのクロックから
生成される６４ＫＨｚ，及び８ＫＨｚの各クロックと前
記カウンタ出力との位相関係までも不連続となる。とこ
ろが，このような不連続が発生すると速度変換の際にエ
ラーを生じるという問題がある。

【０００８】また，無線系においては，例えば４相位
相変調により２ビット分のデータを４つの位相（０度，
９０度，１８０度，２７０度）に対応づけて送受する場
合，受信側で復調した位相を保持してその位相を基準に
して次のデータを引き込んで復調を行うが，前回のフレ
ームと後のフレームの間でカウンタ値が異なると復調が
できなくなり，位相関係が１８０度変換してシンボルク
ロックが前フレームに対し半シンボルずれて移動局から
送信する可能性があり，これにより基地局での受信精度
が悪化するという問題がある。

【０００９】さらに，インターバル間での受信停止時
には同期動作が行われないため，連続して数フレームに
わたってＵＷの検出が不可になり，その場合は同期自体
が外れてしまいＵＷの検出自体が不可能になるという問
題があった。

【００１０】本発明はＵＷ検出を行って追従同期を行っ
た場合でも，音声系，無線系に対する動作に影響を与え
ないで同期をとり，通信を停止したインターバル間でも
同期保持を行うことができる移動局同期制御方式を提供
することを目的とする。

【００１１】

【課題を解決するための手段】図１は本発明の原理構成
図である。図１において，１は同期用ワード（ＵＷ）検
出部，２は移動局において受信制御を行うカウント値を
発生するスロットカウンタ，３は位相検出部，４は同期
用ワードが有るべき位置（カウント値）が発生する予想
位置設定手段，５は位相制御されたマスタクロックを発
生するＤＰＬＬ制御部（ディジタルＰＬＬ），６はマス
タクロックのｎ倍の速度のクロックを発生する発振器，
７は受信信号がオフの期間に過去の検出位相差の平均値
を求めてＤＰＬＬの制御を行う精度判定部，８は音声系
（ＰＣＭ，ＡＤＰＣＭ等の回路）へ供給される６４ＫＨ
ｚや８ＫＨｚのクロックを発生する分周器である。

【００１２】本発明は同期用ワードの検出時におけるス
ロットカウンタのカウント値と予想位置との位相差を求
めて，その位相差に応じてスロットカウンタを発生する
ＤＰＬＬのクロック入力を制御して追従同期を行うと共
にインターバル間での同期保持を行うものである。

【００１３】

【作用】図１のスロットカウンタ２は移動局内部のＤＰ
ＬＬ制御部５で発生するマスタクロック（基地局からの
受信データクロックと同じ周波数）をカウントしてその
カウント値はタイミング情報として使用される。受信デ
ータが同期用ワード検出部１へ入力すると受信クロック
（ＣＬＫ）に同期して同期用ワードの検出動作が行われ
る。同期用ワードが検出されると，その検出出力により
位相検出部３が駆動される。位相検出部３はその時点に
おけるスロットカウンタ２のカウント値と予想位置設定
手段４に設定された予想位置との差を検出して，位相差
を表す出力を発生して，一方でＤＰＬＬ制御部５へ供給
され，他方で精度判定部７へ供給される。

【００１４】ＤＰＬＬ制御部５は，発振器６から発生す
るマスタクロックの周波数のｎ倍の周波数の高速クロッ
クを入力して，位相検出部３から供給された位相差の方
向及び差の値に応じて高速クロックの入力をオフまたは
オンとする制御を行うことにより受信クロックの１つの
周期で１／ｎの位相差の補正を行い，位相差の数に対応
した複数回の補正動作をして，予想位置設定手段４の予
想位置とスロットカウンタ２のカウント値を一致させ
て，最終的に位相差が０になるようマスタクロックを制
御する。分周器８はＤＰＬＬ制御部５から発生するマス
タクロックを分周して６４ＫＨｚや８ＫＨｚの音声系で
使用するクロックを発生する。

【００１５】また，精度判定部７は，受信動作を行って
いる間の位相検出部３から発生する位相差を受け取っ
て，一定周期における位相差の平均値を算出して保持し
ている。受信インターバル間の受信停止時には位相検出
部３は，算出した位相差の平均値をＤＰＬＬ制御部５に
出力して，その平均位相差を用いてＤＰＬＬ制御部５を
制御して，受信インターバル期間中にも追従同期を行
う。

【００１６】

【実施例】図２は実施例の構成図である。図２において
１〜７は上記図１に示す同じ符号の各部に対応し，１は
同期用ワードであるユニークワード（ＵＷ）を検出する
ＵＷ検出部，２は３８４ＫＨｚのマスタクロックをカウ
ントしてタイミング情報を発生するスロットカウンタ，
３は位相検出部，４はスロット内でＵＷが検出されるこ
とが予想される予想位置が設定されるレジスタ，５はＤ
（ディジタル）ＰＬＬ制御部，６はマスタクロック（３
８４ＫＨｚ）の５０倍の周波数（１９．２ＭＨｚ）のク
ロックを発生する発振器，７は精度判定部，８ａ，８ｂ
はラッチ部，９はシフタである。

【００１７】この実施例では，受信データは基地局から
３８４ｂｐｓのビット速度でデータが送られてくるもの
とし，ＵＷは１６ビットの決められたビットパターンを
持つものとし，ＵＷ検出部１のレジスタ１ｂに設定され
ている。

【００１８】受信データがＵＷ検出部１へ入力される
と，シリアルデータが１６段で構成するフリップフロッ
プ（ＦＦ）１ａにより直並列変換されて比較器（ＣＯＭ
Ｐ）１ｃへ入力される。比較器（ＣＯＭＰ）１ｃは，ア
パーチャ入力としてＵＷを含むことが予想される一定時
間幅のウィンドウ信号が供給されると駆動されてレジス
タ１ｂの１６ビットのＵＷと比較される。比較一致が得
られると，一致出力によりラッチ部８ａを駆動しスロッ
トカウンタ２のその時のカウント値をラッチさせると共
に，ラッチ部８ｂを駆動してＤＰＬＬ制御部５内のＤＰ
ＬＬカウンタ５ｄ（２５分周）のその時のカウント値を
ラッチさせる。

【００１９】位相検出部３はラッチ部８ａにラッチされ
たスロットカウンタ２の値とレジスタ４に設定されたＵ
Ｗの予想位置を比較器（ＣＯＭＰで表示）３ａで比較し
て，受信データに含まれたＵＷの検出位置が予想位置さ
れた位置より前（正）か後（負）かまたは一致（＝）で
あるか判定し，その判定結果は受信データオン時の方向
信号（ＤＩＲで表示）として出力される。また，演算器
３ｂでは，ラッチ８ａとレジスタ４の差（Ａ−Ｂ）を求
め，ＵＷ検出時のスロットカウンタの値と予想位置との
差（３８４ＫＨｚのクロック数に相当）を算出する。こ
の演算器３ｂで算出した位相差は，次に演算器３ｃにお
いて５０倍される。これにより，３８４ＫＨｚのクロッ
ク数の差が，１９．２ＭＨｚのクロック数の差に変換さ
れる。この演算器３ｃで求めた値は，演算器３ｄに供給
されラッチ部８ｂにラッチされたＤＰＬＬカウンタ５ｄ
の値と加算（または減算）される。

【００２０】演算器３ｄは，比較器３ａからの方向信号
（ＤＩＲ）により動作が制御され，正の場合（ＵＷ検出
位置が予想位置より前の場合）は，演算器３ｃの値にラ
ッチ部８ｂの値（ＤＰＬＬカウンタの値）を加算した結
果を位相差（受信データオン時）とし，負の場合（ＵＷ
検出位置が予想位置より後の場合）は，演算器３ｃの値
にラッチ部８ｂの値を減算した結果を位相差として出力
する。

【００２１】位相検出部３からの方向信号（ＤＩＲ）を
Ａとし，位相差信号をＢとしてＤＰＬＬ制御部５のセレ
クタ５ｆと５ｈへ入力される。受信データがオンの場
合，セレクタ５ｆと５ｈはそれぞれ信号Ａと信号Ｂを選
択し，信号Ａの方向信号は制御部５ｇへ供給され，信号
Ｂの位相差はカウンタ５ｉへ入力される。カウンタ５ｉ
は最大１９２０までカウントを行うことができ，この場
合，信号Ｂの値が設定されると，その値をカウントし
て，その間制御部５ｇに出力を発生する。制御部５ｇは
セレクタ５ｆからの方向信号と，カウンタ５ｉのカウン
ト出力を受けて，ＤＰＬＬカウンタ５ｄへ供給するクロ
ックを増減する制御を行う。

【００２２】発振器６は１９．２ＭＨｚのクロック信号
を発生し，分周器５ａにおいて，１／２に分周し，この
場合は互いに位相が異なる２つの９．６ＭＨｚのクロッ
ク信号が発生する。但し，２つの９．６ＭＨｚの各クロ
ック信号は１９．２ＭＨｚのクロックと同じ時間幅のパ
ルスを持ち，それぞれセレクタ５ｂに供給される。セレ
クタ５ｂは制御部５ｇにより制御され，一方の位相から
他方の位相へ切替えると，切替えた時に９．６ＭＨｚの
１周期の間に２つのクロックが連続して発生して通常よ
り１個多い信号が出力され，この出力を受け取る２５分
周を行うＤＰＬＬカウンタ５ｄのカウンタ動作を通常よ
り早く動作させて，位相を進めることができる。

【００２３】この動作は発振器６からの１９．２ＭＨｚ
のクロック信号を通常は５０分周して３８４ＫＨｚのマ
スタクロックを１個発生するのに対し，４９分周で１個
のマスタクロックを発生するのと同じであり，この動作
を一定周期で位相差に対応した回数繰り返すことにより
予想位置が受信データより遅れた位相を進めることがで
きる。

【００２４】また，マスク５ｃは制御部５ｇにより駆動
されると１個のクロックを消去し，駆動されないと入力
したクロックをそのまま通過させる。マスク５ｃにより
クロックを消去すると，ＤＰＬＬカウンタ５ｄのカウン
ト動作が遅れて，マスタクロック（３８４ＫＨｚ）の周
期が長くなり位相を遅らせることができる。この動作
は，発振器６からの１９．２ＭＨｚを通常は５０分周し
て３８４ＫＨｚのマスタクロックを１個発生するのに対
し，５１分周で１個のマスタクロックを発生するのと同
じであり，この動作を一定周期で位相差に対応した回数
繰り返すことにより予想位置が受信データより進んだ位
相を遅らせることができる。

【００２５】このようにＤＰＬＬカウンタ５ｄは，９．
６ＭＨｚのクロックを１／２５に分周することにより３
８４ＫＨｚのクロック信号を発生するが，その３８４Ｋ
Ｈｚのクロックの長さはカウンタ５ｉからの位相差を表
す信号とセレクタ５ｆの方向信号に応じて加減された
９．６ＭＨｚのクロック信号の個数に基づいて発生す
る。ＤＰＬＬカウンタ５ｄの出力はＤＥＣ（デコーダ）
５ｅへ入力され，ここでデューティ比５０のクロック信
号の波形に変換される。具体的には，ＤＰＬＬカウンタ
５ｄは８ビットでカウントし，上位桁の４ビットと下位
桁の４ビットの数値をそれぞれ１６進（Ｈで表す）で表
示すると００〜１８Ｈ（１０進表示で１６＋８＝２４）
の２５の状態を表し，この状態が００〜０ＣＨ（０〜１
２）の時“Ｈ”の出力を発生し１ＣＨ〜１８Ｈの間は
“Ｌ”の出力を発生するようデコードを行う。

【００２６】この受信データを受け取っている期間に一
定数のフレーム（５ｍｓ周期）毎に発生する演算器３ｄ
から出力される位相差と比較器３ａから発生する方向信
号が，精度判定部７の精度判定マスク７ａに記憶され
る。この場合，レジスタ７ｃに予め何フレーム分を記憶
させるかを指定する数値が設定され，カウンタ７ｂはレ
ジスタ７ｃに設定された個数だけフレームを表す信号
（図示しない）をカウントする。カウンタ７ｂがレジス
タ７ｃの数に達すると，精度判定マスク７ａは，記憶し
た複数の位相差の値を方向信号（正，負）を含めて平均
化する演算を行う。受信を行っている時は，常に平均化
の演算を繰り返し実行し，精度判定マスク７ａから最新
の平均化した方向信号（ＤＩＲ）と位相差の値がそれぞ
れセレクタ５ｆと５ｈに信号Ｃと信号Ｄとして入力され
ている。

【００２７】インターバル等の受信停止期間中は，位相
検出部３が動作しないが，この状態になると，セレクタ
５ｆとセレクタ５ｈを制御する受信オン／オフ信号が，
オフを表示するため，セレクタ５ｆが信号Ｃを選択し，
セレクタ５ｈが信号Ｄを選択する。この結果，精度判定
部７から出力された平均化した方向信号（ＤＩＲ）と位
相差の値によりＤＰＬＬ制御部５の各回路が制御を行
う。このようにして，受信停止時にも，受信時に検出し
た一定フレーム分の位相差の平均値に基づいて同期動作
を行うことにより追従同期を維持することができる。

【００２８】上記の図２の実施例の構成による位相差検
出動作の例を図３に示す。図３のに示すようにマスタ
クロック（３８４ＫＨｚ）が出力され，このクロックの
１サイクルが受信データの１ビットの長さに相当する。
スロットカウンタ（図２の２）はマスタクロックをカウ
ントし，図３のに示すようにｎ，ｎ＋１・・・と順次
そのカウンタ値がアップする。そして，このスロットカ
ウンタ値は，図２のシフタ９により半クロックだけシフ
トしてラッチ部８ａに供給される。このシフトは，受信
データのビット識別（ＵＷ検出時）が，クロックの立ち
下げのタイミングで行われるのに合わせるために行われ
る。

【００２９】一方，図２のＵＷ検出部１において，図３
のに示すような受信クロック（ＣＬＫ）に同期して同
図のに示す時点で受信データからＵＷを検出（ＵＷの
最終ビットの中央）したものとする。この時，スロット
カウンタ２の値（シフタ９の出力）はに示すように
「ｎ＋１」であり，ＵＷ検出時にラッチ部８ａにラッチ
される。ＵＷ予想位置は図３のに示すように「ｎ」で
あるため，図２の演算器３ｂには「ｎ＋１」と「ｎ」が
供給され，（ｎ＋１）−ｎの演算が行われて「１」が得
られる。

【００３０】この演算結果「１」は，次の演算器３ｃで
５０倍（１９．２ＭＨｚのクロックの個数に相当）され
て「５０」が得られる。さらに，この「５０」は，演算
器３ｄにおいて，ＤＰＬＬカウンタ５ｄの出力と演算さ
れる。この時，２５分周を行うＤＰＬＬカウンタ５ｄの
出力は，図３のに示すように「１６Ｈ」であり，この
値が演算器３ｄへ入力される。この時，方向信号（ＤＩ
Ｒ）は，スロットカウンタ２の予想位置の方が受信デー
タより先行しているので正方向となり演算器３ｄに対し
２つの入力の加算を実行させる。

【００３１】こうして演算器３ｄからは，位相差＝５０
＋１６×２＝８２が得られる。なお，１６×２は，９．
６ＭＨｚのクロックの個数を１９．２ＭＨｚのクロック
の個数に変換するためである。この８２個が制御部５ｇ
へ供給されてクロックを増加するように制御を行う。な
お，１度の制御で補正できる位相量は１９．２ＭＨＺの
１クロック分である。

【００３２】図４はＤＰＬＬ制御の動作例を示す。この
例は，受信データからのＵＷ検出位置が，スロットカウ
ンタの予想位置より大きく，上記図３の場合とは位相差
の値が異なる。

【００３３】図４のに示すように，ＵＷの予想位置が
「ｎ」で，スロットカウンタ（図２の２）が「ｎ＋１」
の時に図４のに示すように受信データからＵＷが検出
されて，この時にＤＰＬＬカウンタ（図２の５ｄ）が６
（１９．２ＭＨｚのクロック相当）の場合，位相差とし
て１×５０＝５０であるから５０＋６＝５６となり，方
向は負方向（遅らせる）となる。従って，スロットカウ
ンタのカウント値がｎで受信データのＵＷ検出位置とな
るように（位相差５６を０にするため），スロットカウ
ンタへ入力する３８４ＫＨｚ（マスタクロック）を遅く
するようＤＰＬＬ制御が行われる。

【００３４】この場合，図４のに示すように，ＤＰＬ
Ｌ制御部５（図２）において１９．２ＭＨｚのクロック
入力に換算すると，５１分周で１個の３８４ＫＨｚのマ
スタクロックを発生する動作を５６回繰り返す。この動
作の結果，スロットカウンタは受信データのＵＷの位置
に同期して位相差を０にすることができる。その後は，
ＤＰＬＬ制御部５は通常の５０分周毎に１個のマスタク
ロックを発生する。

【００３５】図５は他の実施例の構成図，図６は他の実
施例のタイミングチャートである。図５に示す他の実施
例では，上記図２の実施例において演算器を用いて求め
た受信時（ＲＸオン時）における位相差を，アップダウ
ンカウンタを用いて求めるようにしたものである。

【００３６】図５において，１〜７及び９は，上記図２
に示す各符号と同じ名称であり説明を省略する。また，
１０は比較器（ＣＯＭＰで表示），１１はクロック信号
としてマスタクロック（３８４ＫＨｚ）か発信器６の出
力である１９．２ＭＨｚかの一方を選択するセレクタで
ある。図５の位相検出部３の中の３ｅはアップ・ダウン
（Ｕ／Ｄ）カウンタ制御部，３ｆはアップ・ダウン（Ｕ
／Ｄ）カウンタである。また，精度判定部７の中の７ｄ
はＵ／Ｄカウンタである。

【００３７】図５の他の実施例について，図２に示す実
施例と異なる位相検出の動作を中心にして，図６を参照
しながら説明する。図５のＵＷ検出部１において，比較
器（ＣＯＭＰ）１ｃでアパーチャのウィンドウ信号が存
在する時レジスタ１ｂに設定されたＵＷ（１６ビット）
と，１６段のフリップフロップ１ａに入力された受信デ
ータを比較して，比較一致が得られると，ＵＷ検出位置
の出力が発生して，Ｕ／Ｄカウンタ制御部３ｅへ供給さ
れる。

【００３８】また，マスタクロック（３８４ＫＨｚ）を
計数するスロットカウンタ２の出力がシフタ９で半クロ
ック分だけ位相がシフトされて比較器（ＣＯＭＰ）１０
に供給され，レジスタ４に設定された予想位置と比較さ
れて，比較一致が得られると，Ｕ／Ｄカウンタ制御部３
ｅに予想位置を表す出力を発生する。

【００３９】Ｕ／Ｄカウンタ制御部３ｅはＵＷ検出位置
の出力と予想位置の検出出力の発生順序及びＤＰＬＬオ
ン信号（ＤＰＬＬ制御部５がオンか否かを表す信号）に
対応して，Ｕ／Ｄカウンタ３ｆに対して異なる制御を行
う。

【００４０】すなわち，ＤＰＬＬオンの信号がロウ（Ｄ
ＰＬＬがオフ時）の場合，図６のＡ．のＵＷ検出位置＜
ＵＷ予想位置（ＵＷ検出が先に発生）の場合，ＵＷ検出
位置の出力が発生するとＵ／Ｄカウンタ制御部３ｅは
に示すようにＵ／Ｄカウンタ３ｆのＥＮ（イネーブル）
端子へ供給するＥＮ信号を“Ｈ”とし，に示すアップ
・ダウン（Ｕ／Ｄ表示）のカウント方向の制御端子へ供
給するＵ／Ｄ信号を“Ｈ”（アップカウントを指示）と
する。

【００４１】一方，Ｕ／Ｄカウンタ３ｆのクロック（Ｃ
Ｌ）端子には，セレクタ１１の出力が供給される。この
時，セレクタ１１の制御信号であるＤＰＬＬオンの信号
は“Ｌ”であるため，１９．２ＭＨｚのクロックが選択
され，Ｕ／Ｄカウンタ３ｆは図６のに示すようにＵＷ
検出位置から１９．２ＭＨｚのクロックをカウントす
る。この時，Ｕ／Ｄカウンタ制御部３ｅは方向信号（Ｄ
ＩＲ）のＡを発生する。この信号はＲＸオン時の位相差
の方向を表す。

【００４２】その後，比較器１０から予想位置を表す出
力が発生すると，Ｕ／Ｄカウンタ制御部３ｅは，ＥＮ信
号を“Ｌ”にする。これによりＵ／Ｄカウンタ３ｆはカ
ウント動作を停止する。この時，Ｕ／Ｄカウンタ３ｆに
は，ＵＷ検出位置からＵＷ予想位置までの１９．２ＭＨ
ｚのクロックの計数値を位相差Ｂとして出力する。

【００４３】この後，ＤＰＬＬ制御部５の制御動作が開
始され，ＤＰＬＬオン信号が“Ｈ”になると，Ｕ／Ｄカ
ウンタ制御部３ｅはＵ／Ｄカウンタ３ｆへのＵ／Ｄ信号
を“Ｌ”にし，ＥＮ信号を“Ｈ”にして，ダウンカウン
トの状態にする。この時，セレクタ１１もＤＰＬＬオン
信号の変化に応じてマスタクロック３８４ＫＨｚを選択
し，選択されたクロックはＵ／Ｄカウンタ３ｆへ供給さ
れ，各周期で１９．２ＭＨｚのクロック１個分の位相調
整を行う毎にダウンカウントを行う。

【００４４】ＤＰＬＬ制御部５では，セレクタ５ｆと５
ｈが受信オンの制御信号によりそれぞれ，入力Ａ（Ｕ／
Ｄカウンタ制御部３ｅからの方向信号ＤＩＲのＡ）と位
相差を表す入力Ｂを選択する。制御部５ｇは，方向信号
（ＤＩＲ）と位相差が入力され，位相差が０でないと方
向信号に応じて，上記の図２の実施例の場合と同様にし
て方向ＤＩＲに対応する位相差が無くなるよう（ＵＷ検
出位置に予想位置が来るよう），マスタクロックの位相
を進める制御が行われる。Ｕ／Ｄカウンタ３ｆは１回の
補正（１９．２ＫＨｚのクロック１個分）毎に１個ダウ
ンカウントされて，カウント値が０になると，位相の補
正動作が終了する。

【００４５】次に図６のＢ．は，ＵＷ予想位置＜ＵＷ検
出位置（ＵＷ予想位置がＵＷ検出位置より先に発生）の
場合であり，ＤＰＬＬオンの信号がロウ（ＤＰＬＬがオ
フ時），ＵＷ予想位置の出力が発生すると，Ｕ／Ｄカウ
ンタ制御部３ｅはに示すようにＵ／Ｄカウンタ３ｆへ
供給するＥＮ信号を“Ｈ”とし，に示すアップ・ダウ
ンのカウント方向の制御端子へ供給するＵ／Ｄ信号を
“Ｈ”とする。

【００４６】また，Ｕ／Ｄカウンタ３ｆのクロック（Ｃ
Ｌ）端子には，上記Ａ．の場合と同様にセレクタ１１で
図６のに示す１９．２ＭＨｚのクロックが選択され，
Ｕ／Ｄカウンタ３ｆはＵＷ検出位置から１９．２ＭＨｚ
のクロックをカウントする。この時，Ｕ／Ｄカウンタ制
御部３ｅの方向信号Ａ（ＤＩＲ）は，上記図６のＡ．の
場合とは反対方向を表す極性（“Ｌ”）の信号を発生す
る。

【００４７】この状態でＵＷ予想位置の出力以後に発生
する１９．２ＭＨｚのクロックをＵ／Ｄカウンタ３ｆで
アップカウントして，ＵＷ検出位置を表す信号が発生す
ると，Ｕ／Ｄカウンタ３ｆは信号ＥＮが“Ｌ”になった
動作を停止し，その時のカウント値を位相差を表す信号
Ｂとして，Ｕ／Ｄカウンタ制御部３ｅからの方向信号
（ＤＩＲ）であるＡがセレクタ５ｈ，５ｆを介してそれ
ぞれ制御部５ｇへ供給される。この後は，上記のＡ．の
場合と同様にＵ／Ｄカウンタ３ｆがダウンカウントを行
うよう切替えられ，セレクタ１１からのマスタクロック
３８４ＫＨｚをダウンカウントし，ＤＰＬＬ制御部５に
おいて１個（１９．２ＭＨｚのクロック）ずつ位相を遅
らせる制御が行われる。

【００４８】図５の精度判定部７では，図２と同様に受
信オン時の方向信号Ａと位相差を表す信号Ｂを複数回分
得て，その平均値を求めて位相差を表す値をＵ／Ｄカウ
ンタ７ｄにセットし，その出力が受信オフ時の位相差の
信号Ｄとして出力され，セレクタ５ｈへ入力する。ま
た，方向信号（ＤＩＲ）として信号Ｃが出力され，セレ
クタ５ｆへ入力する。受信オフの場合，セレクタ５ｆは
信号Ｃを選択し，セレクタ５ｈは信号Ｄを選択し，制御
部５ｇによる補正動作を行うと，１回の補正毎にＵ／Ｄ
カウンタ７ｄは１つずつカウントダウンし，０になると
制御部５ｇによる補正の制御動作を終了する。

【００４９】図５に示す他の実施例の場合，図２の実施
例のように複数の演算器を使用せずにカウンタを用いて
簡易な構成にすることができる。

【００５０】

【発明の効果】本発明によれば簡易型携帯電話装置の移
動局において，音声系，無線系に影響を与えることなく
基地局に従属同期をとることが可能である。また，受信
停止時にも以前の位相により同期動作を行うことによ
り，より長時間の同期状態を保持することができ，簡易
型携帯電話装置の性能向上を実現することができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】実施例の構成図である。

【図３】実施例の構成による位相差検出動作の例を示す
図である。

【図４】ＤＰＬＬ制御の動作例を示す図である。

【図５】他の実施例の構成図である。

【図６】他の実施例のタイミングチャートである。

【図７】従来例の説明図である。

【符号の説明】

１同期用ワード（ＵＷ）検出部２スロットカウンタ３位相検出部４予想位置設定手段５ＤＰＬＬ制御部６発振器７精度判定部８分周器

Claims

【特許請求の範囲】

【請求項１】基地局から一定フレーム周期で移動局へ
送信されるスロット内の同期用ワードを検出して従属同
期を行う簡易型携帯電話装置において，受信データから
同期用ワードを検出する同期用ワード検出部と，受信デ
ータのクロックと同じ周波数の移動局内のマスタクロッ
クをカウントしてスロット内のタイミング位置情報を発
生するスロットカウンタと，前記同期用ワード検出部か
ら検出出力が発生すると，前記スロットカウンタの値と
予め設定された同期用ワードが有るべき予想位置との差
を検出する位相検出部と，前記マスタクロックの周波数
のｎ倍のクロックを発生する発振器の出力を入力してマ
スタクロックを発生するディジタルＰＬＬ制御部とを備
え，前記ディジタルＰＬＬ制御部は，前記位相検出部か
ら入力する位相差と方向を表す信号に基づいて，前記ｎ
倍のクロックの入力を制御してｎ分周したマスタクロッ
クを発生することにより前記位相差を順次解消すること
を特徴とする簡易型携帯電話装置における移動局同期制
御方式。
【請求項２】請求項１において，前記位相検出部は，
前記スロットカウンタの値と予想位置とを比較して方向
（正，負）信号を発生する比較器と，前記２つの値の差
を求める第１の演算器と，第１の演算器で求めた差の値
をｎ倍にする第２の演算器と，前記ディジタルＰＬＬ制
御部に設けられた受信データのクロックのｎ倍の周波数
のクロックを計数するＤＰＬＬカウンタの前記同期用ワ
ード検出時のカウント値と前記第２の演算器の出力とを
前記比較器からの方向信号により減算または加算して位
相差信号を発生する第３の演算器とを備え，前記比較器
からの方向信号と第３の演算器からの位相差信号を前記
ディジタルＰＬＬ制御部に供給して，位相差の方向及び
数値に対応して前記ｎ倍の周波数のクロック発生器から
のクロック信号をオンまたはオフに切替えて，ｎの分周
器へ入力し，該分周器からマスタクロックを発生するこ
とを特徴とする簡易型携帯電話装置における移動局同期
制御方式。
【請求項３】請求項１において，前記位相検出部で検
出された位相差が入力される精度判定部を備え，前記精
度判定部は受信データがオンの状態において，一定数の
フレームにおける位相差の平均値を算出し，受信データ
がオフの停止状態になると前記算出した位相差の平均値
を前記ディジタルＰＬＬ制御部に供給して制御すること
を特徴とする簡易型携帯電話装置における移動局同期制
御方式。