JPH08503093A

JPH08503093A - プログラム可能な読出し専用メモリへの許可のないアクセスを防止する検証可能なセキュリティ回路

Info

Publication number: JPH08503093A
Application number: JP6511219A
Authority: JP
Inventors: シー．ドイ，ブライアン; ディオントーマス，スティーブン; ジェイ．コリ，ヴィンセント; ギグリオ，ヴィトディ
Original assignee: ブイエルエスアイテクノロジーインコーポレイテッド
Priority date: 1992-10-23
Filing date: 1993-10-25
Publication date: 1996-04-02
Also published as: DE69303827D1; DE69303827T2; EP0665979A1; WO1994010687A1; EP0665979B1; US5465341A

Abstract

(57)【要約】ＶＬＳＩ内部のプログラム可能な読出し専用メモリ位置に対してセキュリティ・システムが使用されている。第１のセキュリティ・ビット・メモリ位置には第１のセキュリティ・データ・ビットが格納される。第１のセキュリティ・データ・ビットは、第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、かつ同第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有する。第２のセキュリティ・ビット・メモリ位置には第２のセキュリティ・データ・ビットが格納される。第２のセキュリティ・データ・ビットは、第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、かつ同第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有する。選択手段は第１のセキュリティ・ビット・メモリ位置及び第２のセキュリティ・ビット・メモリ位置に対して電気的に接続されている。選択手段はセキュリティ・アクセス信号の形成に使用されるセキュリティ・データ・ビットの非選択（即ち、セキュリティ・データ・ビットを選択しない）、或いは第１のセキュリティ・データ・ビットまたは第２のセキュリティ・データ・ビットの選択を実施する。アクセス手段はセキュリティ・アクセス信号に基づいてＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に直接アクセスすることを許容及び防止する。選択手段かセキュリティ・データ・ビットを選択しない場合、選択手段が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合に、アクセス手段はＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に対して直接アクセスすることを防止する。

Description

【発明の詳細な説明】プログラム可能な読出し専用メモリへの許可のないアクセスを防止する検証可能なセキュリティ回路技術分野本発明はプログラム可能な読出し専用メモリ（ＰＲＯＭ）の分野に関し、より詳細には集積回路内に位置するプログラム可能な読出し専用メモリ（ＰＲＯＭ）またはプログラム可能なロジック・アレイを許可のないアクセスから保護するための方法及び回路に関する。背景技術ＶＬＳＩ（超大規模集積回路）内のＰＲＯＭまたはプログラム可能なロジック・アレイに対するプログラミング及びその検証が行われた後、ＶＬＳＩ内部のロジック以外の装置による更なるアクセスを防止することがしばしば望まれる。例えば、アクセスの制限により、ＰＲＯＭに対する更なるプログラムミングの防止またはＰＲＯＭの記憶内容の調査の防止が可能となる。従来技術では、更なるプログラミングを防止すべくプログラム可能なアレイ・ロジック（ＰＡＬ）に対するプログラミングが実施された後にセキュリティ・フューズを燃焼させていた。しかし、セキュリティ・フューズは集積回路内のＰＲＯＭに使用した場合に問題を生じる。特に従来技術において、製造業者はセキュリティの完全性をテストする方法を有しておらず、これは使用者による使用に先立つセキュリティ・フューズの実行を招来する。セキュリティ・ロジックをＰＲＯＭに使用する場合、製造業者は同セキュリティ・ロジックのテストが実施できないことにより、製品の高い歩留まりを保証すべく非常に高い信頼性を備えた製造工程を開発する必要がある。発明の開示本発明の好ましい実施例に基づき、ＶＬＳＩ内部のプログラム可能な読出し専用メモリ位置に対するセキュリティ・システムが形成されている。第１のセキュリティ・ビット・メモリ位置には第１のセキュリティ・データ・ビットが格納される。第１のセキュリティ・データ・ビットは、第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、かつ同第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有する。第２のセキュリティ・ビット・メモリ位置には第２のセキュリティ・データ・ビットが格納される。第２のセキュリティ・データ・ビットは、第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、かつ同第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有する。選択手段(Selection means)は第１のセキュリティ・ビット・メモリ位置及び第２のセキュリティ・ビット・メモリ位置に対して電気的に接続されている。選択手段はセキュリティ・アクセス信号の形成に使用されるセキュリティ・データ・ビットの非選択（即ち、セキュリティ・データ・ビットを選択しない）、或いは第１のセキュリティ・データ・ビットまたは第２のセキュリティ・データ・ヒットの選択を実施する。アクセス手段はセキュリティ・アクセス信号に基づいてＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に直接アクセスすることを許容及び防止する。選択手段がセキュリティ・データ・ビットを選択しない場合、選択手段が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合に、アクセス手段はＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に対して直接アクセスすることを防止する。本発明の好ましい実施例において、ＶＬＳＩは別のロジック回路を有している。更に、選択手段は第１のマルチプレクサを有しており、同第１のマルチプレクサはプログラム可能な読出し専用メモリ位置のアドレス線に対する出力として前記した別のロジック回路から延びるアドレス線上のデータ、及びＶＬＳＩの入力ピン上のデータのうちのいづれか一方を選択する。選択手段は更に第２のマルチプレクサを有しており、同第２のマルチプレクサはプログラム可能な読出し専用メモリ位置からデータを得るために前記した別のロジック回路に対するデータ線及びＶＬＳＩの出力ピンのうちのいづれか一方を選択する。更に、本発明の好ましい実施例において、前記した別のロジック回路はテスト・ビットを形成する。アクセス手段はテスト・ビットが第２の値を有している場合にＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に対して直接アクセスすることを許可しない。セキュリティ・システムの一実施例において、プログラム可能な読出し専用メモリ位置はＰＲＯＭのメモリ・アレイ内に設けられている。更に、ＰＲＯＭはアドレス・デコーダ、テスト行、テスト列、第１のセキュリティ・ビット・メモリ位置及び第２のセキュリティ・ビット・メモリ位置を有している。更に、ＶＬＳＩはプログラム・ロジックを有することが可能であり、同プログラム・ロジックはプログラム可能な読出し専用メモリ位置に対して書込み電圧(Programmingvolt age)を供給する。選択手段がセキュリティ・データ・ビットを選択しない場合、選択手段が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合にプログラミングを防止すべく、プログラム・ロジックはイネーブル／ディスエイブル手段を有し得る。セキュリティ・システムの利点として、同セキュリティ・システムがテスト可能な点が挙げられる。例えば、テスト・メモリ位置に対するプログラミングが実施された後で、第１のセキュリティ・メモリ・ビットのプログラミングを実施できる。第１のセキュリティ・メモリ・ビットのプログラミングが実施された後、同第１のセキュリティ・メモリ・ビットが選択され、プログラム可能な読出し専用メモリ位置に対してＶＬＳＩの外部に位置するいづれの装置もアクセスできないことが検証される。そして、エンド・ユーザーは最初に第２のセキュリティ・メモリ・ビットを選択することによりプログラム可能な読出し専用メモリ位置に対するプログラミングの実施及び保護が可能となる。次いで、プログラム可能な読出し専用メモリ位置に対するプログラミングを実施できる。その後、第２のセキュリティ・メモリ・ビットに対するプログラミングが実施され、これによってプログラム可能な読出し専用メモリ位置に対する許可のないアクセスが防止される。図面の簡単な説明図１は本発明の好ましい実施例に基づいて集積回路内に形成されたセキュリティ・ロジツクを示す。図２は本発明の好ましい実施例に基づいて形成されたテストを行うことができるプログラム可能な読出し専用メモリの構成を示す。図３は本発明の好ましい実施例に基づくＶＬＳＩのセキュリティ機構をテストするための工程を示すフローチャートである。図４は本発明の好ましい実施例に基づき顧客が部品に対するプログラミング及びテストを実施する際に使用するプロセスを示すフローチャートである。好ましい実施例の説明図１はＶＬＳＩ内のプログラム可能な読出し専用メモリ（ＰＲＯＭ）１５に対するセキュリティを実現する回路のブロック図である。ＶＬＳＩ内の集積回路（ＩＣ）ロジック回路(Integrated circuit logic circuitry)１４はＶＬＳＩの作動を制御している。通常の作動条件下でＰＲＯＭ１５がアクセスされると、マルチプレクサ１３はアドレス線３２を通じてＰＲＯＭ１５に向けて出力すべきアドレスとしてライン３３上のアドレスを選択する。これに応じて、ＩＣロジック回路１４はＰＲＯＭ出力線２７を通じてＰＲＯＭ１５からデータの入力を受ける。更に、通常の作動条件下において、ＩＣロジック回路１４は他の装置に対するＶＬＳＩのインターフェースを制御する。ＩＣロジック回路１４は入力ピン１０からライン２２を通じてデータの入力を受ける。マルチプレクサ１６は出力ピン１７に対する出力としてロジック出力線２６上のデータを選択する。ＰＲＯＭ１５に対するプログラミングが実施され、かつ検証が行われた場合、マルチプレクサ１３はアドレス線３２を通じてＰＲＯＭ１５に出力するアドレスとして入力ピン１０から延びるライン２２上のアドレスを選択する。マルチプレクサ１６は出力ピン１７に対して出力するデータとしてＰＲＯＭ出力線２７上のデータを選択する。プログラム・ロジック１１は、入力ピン１０からライン２０を通じて同プログラム・ロジック１１内に入力された数値に基づいて書込み電圧をライン２５を通じてＰＲＯＭ１５に供給する。マルチプレクサ１３及びマルチプレクサ１６に対する選択入力(Selectioninpu t)は、ＡＮＤゲート１８及びＡＮＤゲート１９によってそれぞれ制御されている。これに代えて、当業者にとって自明であるように、ＡＮＤゲート１８及びＡＮＤゲート１９の機能は１つのＡＮＤゲートを用いて実現できる。ＡＮＤゲート１８及びＡＮＤゲート１９はそれそれテスト／プログラム・ビット及びセキュリティ・ビットに対するＡＮＤ機能を備えている。テスト／プログラム・ビットはＩＣロジック回路１４によって形成され、かつライン３０に出力される。セキュリティ・ビットはＰＲＯＭ１５から供給され、かつライン２９に出力される。更に、プログラム・ロジック１１をイネーブル／ディスエイブルするためのセキュリティ・ビットはライン２９を通じて同プログラム・ロジック１１に入力される。図１に示す回路では、テスト／プログラム・ビット及びセキュリティ・ビットがいづれも論理値１である場合、マルチプレクサ１３はアドレス線３２に対する出力としてライン２２上のアドレスを選択し、マルチプレクサ１６は出力ピン１７に対する出力としてＰＲＯＭ出力線２７上のデータを選択する。この結果、ＶＬＳＩの外部に位置する装置は、ＰＲＯＭ１５のメモリ位置に対するプログラミング及びアクセスの実施が可能となる。テスト／プログラム・ビットまたはセキュリティ・ビットのうちのいづれか一方が論理値０である場合、マルチプレクサ１３はアドレス線３２対する出力としてライン３３上のアドレスを選択し、マルチプレクサ１６は出力ピン１７に対する出力としてロジック出力線２６上のデータを選択する。この結果、ＶＬＳＩの外部に位置する装置は、ＰＲＯＭ１５のメモリ位置に対するプログラミングまたはアクセスを実施できなくなる。当業者にとって自明であるように、ここに示すロジックにおいてセキュリティ・ビット及びテスト／プログラム・ビットがアクティブ・ハイ(Active high)であるとすると、同ロジックは同セキュリティ・ビット及び／またはテスト／プログラム・ビットがアクティブ・ロウ(Active low)の状態を有するように容易に変更できる。本発明の好ましい実施例では、ＰＲＯＭ１５内の２つの位置はライン２９に対するセキュリティ・ビットを提供可能である。セキュリティ・ビット・アドレス線２１は、第１のセキュリティ・ビットまたは第２のセキュリティ・ビットのアクセスに使用するか、或いはセキュリティ・ビットを全く選択しない場合のアクセスに使用される。図２はＰＲＯＭ１５の簡単なブロック図を示している。メモリ・アレイ５０は８個のワンビット・メモリ位置からなる行を６４行有している。アドレス・デコーダ５３はアドレス線３２上のアドレスの入力を受け、かつ選択された行を活性化する行セレクト(Row select)を形成する。選択された行に格納されたデータ値は、通常の動作ではデータ線４０、４１、４２、４３、４４、４５、４６及び４７に現れる。次いで、これらのデータはＰＲＯＭ出力線２７に送られる。メモリ・アレイ５０内のメモリ位置に対するプログラミングが実施された場合、アドレス・デコーダ５３はアドレス線３２上のアドレスの入力を受け、かつ選択された行を活性化する行セレクトを形成する。ライン２５を通じて送られた書込み電圧は各種の書込み線(Programing lines)６０、６１、６２、６３、６４、６５、６６及び６７に送られる。書込み線のうちの１本に印加された書込み電圧に基づいて選択された行内の対応するメモリ・セルがプログラムされる。本発明の１つの実施例では、プログラムされていないメモリ・セルは論理値１のデータ値を格納しており、プログラムされたメモリ・セルは論理値０のデータ値を格納している。本発明の別の実施例では、プログラムされていないメモリ・セルは論理値０のデータ値を格納し、プログラムされたメモリ・セルは論理値１のデータ値を格納している。ＰＲＯＭ１５は工場におけるＶＬＳＩのテストを補助するためにテスト行５２及びテスト列５１を有し得る。テスト・モードにおいて、書込み線６０、６１、６２、６３、６４、６５、６６及び６７、並びにデータ線４０、４１、４２、４３、４４、４５、４６及び４７の完全性は、テスト行５２内において数値のプログラミング及び検証を行うことによって確認可能である。同様に、アドレス・デコーダ５３の作動はテスト列５１内において数値のプログラミング及び検証を行うことによって確認可能である。テスト列５１は書込み線６８を使用してプログラムされる。更に完全なテストを実施するために、別のテスト行をメモリ・アレイ５０の下に配置可能である。本発明の好ましい実施例では、ＰＲＯＭ１５内の２つのメモリ・セルがセキュリティ・ビットを格納するために使用されている。セキュリティ・ビット位置のうちのいづれか一方を選択するか、またはセキュリティ・ビット位置のいづれも選択しないかはセキュリティ・ビット・アドレス線２１を通じて送られる値に基づいてセキュリティ・ビット・デコーダ７０が決定する。第１のメモリ位置が選択された場合、セキュリティ・ビット・デコーダはセキュリティ・ビット選択線２３を活性化する。第２のメモリ位置が選択された場合、セキュリティ・ビット・デコーダはセキュリティ・ビット選択線２４を活性化する。選択されたメモリ位置に格納された数値はライン２９に出力される。選択されたメモリ・ビット位置は書込み線６９を使用してプログラム可能である。ここに開示する本発明の実施例では、プログラミングが実施されていない場合、各セキュリティ・ビット・メモリ・セルは論理値１のデータ値を格納している。プログラムが実施された場台、各セキュリティ・ビット・メモリ・セルは論理値０のデータ値を格納している。本発明の別の実施例では、プログラミングが実施されていない場合、各セキュリティ・ビット・メモリ・セルは論理値０のデータ値を格納している。プログラミングが実施された場合、各セキュリティ・ビット・メモリ・セルは論理値１のデータ値を格納している。ＰＲＯＭ１５内のセキュリティ・ビット・メモリ位置の実際のポジションは許可されていない人物によってセキュリティ機構が無効にされることを防止するためにも秘密にする必要がある。セキュリティ・ビットに対する２つの分離したメモリ位置の使用により、製造業者はＶＬＳＩのセキュリティ機構をテストし得る。例えば、図３は本発明の好ましい実施例に基づき、ＶＬＳＩの外部に位置する装置を用いてＶＬＳＩのセキュリティ機構をテストするプロセスを示すフローチャートである。テストの間、ＩＣロジック回路１４はライン３０に出力するテスト／プログラム・ビットの値を論理値１に設定する。ステップ８０では、セキュリティ・ビット・アドレス線２１を通じて入力されたアドレスに基づいてセキュリティ・ビットはいづれも選択されていない。ステップ８１では、メモリ・アレイ５０内のメモリ位置に対するアクセス及びプログラミングが試みられる。ステップ８２では、第１のセキュリティ・ビットが選択され、メモリ位置のいづれかに対するプログラミングまたはアクセスがステップ８１において実施されたか否かが確認される。ステップ８３は分岐ステップである。メモリ位置のうちのいづれかに対するプログラミングが成功裏に行われた場合、ＶＬＳＩはステップ８９において拒絶される。これ以外の場合、セキュリティ・ビット・アドレス線２１上のアドレスに基づいて第１のセキュリティ・ビット位置がステップ８４において選択される。ステップ８５では、テスト行及び／またはテスト列内のメモリ位置に対するアクセス及びプログラミングが試みられる。ステップ８６では、プログラミンクが実施されたメモリ位置は、プログラミングがステップ８５において成功裏に行われたか否かについて確認される。ステップ８７は分岐ステップである。メモリ位置のうちのいづれかが成功裏にプログラミングされていない場合、ＶＬＳＩはステップ８９において拒絶される。これ以外の場合、第１のセキュリティ・ビットはステップ８８においてプログラミングされる。ステップ９０では、セキュリティ・ビット・アドレス線２１上のアドレスに基づいて第１のセキュリティ・ビット位置が選択される。ステップ９１では、メモリ・アレイ５０内のメモリ位置に対するアクセス及びプログラミングが試みられる。ステップ９２では、第２のセキュリティ・ビットが選択され、メモリ位置のいづれかがステップ９１においてプログラミングまたはアクセスされているか否かについて確認される。ステップ９３は分岐ステップである。メモリ位置のうちのいづれかが成功裏にプログラミングされている場合、ＶＬＳＩはステップ８９において拒絶される。これ以外の場合、ステップ９４では、セキュリティ・ビット・アドレス線２１上のアドレスに基づいて第２のセキュリティ・ビット位置が選択される。ステップ９５では、メモリ・アレイ５０内のメモリ位置に対するアクセス及びプログラミングが試みられる。ステップ９６では、メモリ位置のいづれかがステップ９５においてプログラミングまたはアクセスされたか否かについて確認される。ステップ９７は分岐ステップである。メモリ位置のうちのいづれかが成功裏にプログラミングされていない場合、ＶＬＳＩはステップ８９において拒絶される。これ以外の場合、ステップ９８では、ＶＬＳＩは全てのテストが完了した後で顧客に対して出荷される。図４は顧客が出荷された部品に対するプログラミング及びテストを実施するプロセスを示している。ステップ１０１において、顧客は第２のセキュリティ・ビットを選択する。ステップ１０２において、顧客はメモリ・アレイ５０内のメモリ位置に対するプログラミングを実施する。ステップ１０３において、顧客はプログラミングされたデータを検証する。ステップ１０４は分岐ステップである。メモリ位置のうちのいづれかが成功裏にプログラミングされていない場合、ＶＬＳＩはステップ１１０において拒絶される。これ以外の場合、第２のセキュリティ・ビットはステップ１０５においてプログラミングされる。ステップ１０６では、第２のセキュリティ・ビットが選択される。ステップ１０７では、メモリ・アレイ５０内のメモリ位置に対するアクセスが試みられる。ステップ１０８は分岐ステップである。メモリ位置のうちのいづれかに対するアクセスが成功裏に行われた場合、ＶＬＳＩはステップ１１０において拒絶される。これ以外の場合、ステップ１０９においてＶＬＳＩを更に別のテストに供するか、または計算機システム内に使用できる。以上の記述は本発明の方法及び実施例を単に示すものである。当業者にとって自明なように、本発明は本発明の精神及び必要不可欠な特徴から逸脱することなく他の特定の形態にて具体化できる。従って、本発明の開示は例示を試みるものであるが、本発明の範囲を限定するものではない。

【手続補正書】特許法第１８４条の８【提出日】１９９４年９月１９日【補正内容】プログラム可能な読出し専用メモリへの許可のないアクセスを防止する検証可能なセキュリティ回路技術分野本発明はプログラム可能な読出し専用メモリ（ＰＲＯＭ）の分野に関し、より詳細には集積回路内に位置するプログラム可能な読出し専用メモリ（ＰＲＯＭ）またはプログラム可能なロジック・アレイを許可のないアクセスから保護するための方法及び回路に関する。背景技術ＶＬＳＩ（超大規模集積回路）内のＰＲＯＭまたはプログラム可能なロジック・アレイに対するプログラミング及びその検証が行われた後、ＶＬＳＩ内部のロジック以外の装置による更なるアクセスを防止することがしばしば望まれる。例えば、アクセスの制限により、ＰＲＯＭに対する更なるプログラムミングの防止またはＰＲＯＭの記憶内容の調査の防止が可能となる。従来技術では、更なるプログラミングを防止すべくプログラム可能なアレイ・ロジック（ＰＡＬ）に対するプログラミングか実施された後にセキュリティ・フューズを燃焼させていた。１９９１年１０月に発行されたエレクトロニック・ラジオ・プラン(ELECTRONIQUE RADIO PLANS)第５２７巻の４９〜７４頁に記載されているマイクロコントローラ及びコードのプロテクションには、プログラム可能な読出し専用メモリに対するセキュリティ・システムが開示されている。この読出し専用メモリは２つのセキュリティ・ビットを有しており、これらはセキュリティの４つのレベルを表す。欧州特許出願第ＥＰ−Ａ−０３７８３０９号はＥＰＲＯＭのためのセキュリティ・システムを開示しており、同ＥＰＲＯＭは消去可能なメモリ内のセキュリティ・データによって保護されており、同消去可能なメモリは別のセキュリティ・データによつてフューズの形態で保護されている。セキュリティ・フューズの使用は集積回路内のＰＲＯＭに対して使用された際に問題となる。特に従来技術において、製造業者はセキュリティの完全性をテストする方法を有しておらず、これは使用者による使用に先立つセキュリティ・フューズの実行を招来する。セキュリティ・ロジックをＰＲＯＭに使用する場合、製造業者は同セキュリティ・ロジックのテストが実施できないことにより、製品の高い歩留まりを保証すべく非常に高い信頼性を備えた製造工程を開発する必要がある。発明の開示本発明の好ましい実施例に基づき、ＶＬＳＩ内部のプログラム可能な読出し専用メモリ位置に対するセキュリティ・システムが形成されている。第１のセキュリティ・ビット・メモリ位置には第１のセキュリティ・データ・ビットが格納される。第１のセキュリティ・データ・ビットは、第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、かつ同第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有する。第２のセキュリティ・ビット・メモリ位置には第２のセキュリティ・データ・ビットが格納される。第２のセキュリティ・データ・ビットは、第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、かつ同第２のセキュリティ・ビット．メモリ位置に対するプログラミングが実施された場合に第２の値を有する。選択手段(Selection means)は第１のセキュリティ・ビット・メモリ位置及び第２のセキュリティ・ビット・メモリ位置に対して電気的に接続されている。選択手段はセキュリティ・アクセス信号の形成に使用されるセキュリティ・データ・ビットの非選択（即ち、セキュリティ・データ・ビットを選択しない）、或いは第１のセキュリティ・データ・ビットまたは第２のセキュリティ・データ・ビットの選択を実施する。アクセス手段はセキュリティ・アクセス信号に基づいてＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に直接アクセスすることを許容及び防止する。選択手段がセキュリティ・データ・ビットを選択しない場合、選択手段が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合に、アクセス手段はＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に対して直接アクセスすることを防止する。本発明の好ましい実施例において、ＶＬＳＩは別のロジック回路を有している。更に、アクセス手段は第１のマルチプレクサを有しており、同第１のマルチプレクサはプログラム可能な読出し専用メモリ位置のアドレス線に対する出力として前記した別のロジック回路から延びるアドレス線上のデータ、及びＶＬＳＩの入力ピン上のデータのうちのいづれか一方を選択する。アクセス手段は更に第２のマルチプレクサを有しており、同第２のマルチプレクサはＶＬＳＩの出力ピンに対する出力として、前記した別のロジック回路から延びるライン上のデータ及びプログラム可能な読出し専用メモリ位置から延びるライン上のデータのうちのいづれか一方を選択する。請求の範囲１．ＶＬＳＩ内のプログラム可能な読出し専用メモリ位置（５０）に対するセキュリティ・システムであって、第１のセキュリティ・データ・ビットを格納する第１のセキュリティ・ビット・メモリ位置と、前記第１のセキュリティ・データ・ビットは第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、更に同第１のセキュリティ・データ・ビットは第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有することと、第２のセキュリティ・データ・ビットを格納する第２のセキュリティ・ビット・メモリ位置と、前記第２のセキュリティ・データ・ビットは第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、更に同第２のセキュリティ・データ・ビットは第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有することと、セキュリティ・アクセス信号の形成に使用されるセキュリティ・データ・ビットの非選択、或いは第１のセキュリティ・データ・ビットまたは第２のセキュリティ・データ・ビットの選択を実施すべく第１のセキュリティ・ビット・メモリ位置及び第２のセキュリティ・ビット・メモリ位置に対して電気的に接続された選択手段（７０）と、セキュリティ・アクセス信号に基づいてＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置（５０）に対して直接アクセスすることを許容及び防止するためのアクセス手段（１３，１６，１８．１９）とを有し、前記選択手段（７０）がセキュリティ・データ・ビットを選択しない場合、選択手段（７０）が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段（７０）が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合に、前記アクセス手段（１３，１６，１８．１９）はＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置（５０）に対して直接アクセスすることを防止することを特徴とするセキュリティ・システム。２．ＶＬＳＩは別のロジック回路（１４）を有し、アクセス手段（１３，１６，１８．１９）は、プログラム可能な読出し専用メモリ位置（５０）のアドレス線（３２）に対する出力として前記別のロジック回路（１４）から延びるアドレス線（３３）上のデータ、及びＶＬＳＩの入力ピン（１０）上のデータのうちのいづれか一方を選択する第１のマルチプレクサ（１３）と、ＶＬＳＩの出力ピン（１７）に対する出力として前記別のロジック回路（１４）から延びる出力線（１４）上のデータ及びプログラム可能な読出し専用メモリ位置（５０）から延びる出力線（２７）上のデータのうちのいづれか一方を選択する第２のマルチプレクサ（１６）とを有していることを特徴とする請求項１に記載のセキュリティ・システム。３．前記別のロジック回路（１４）がテスト・ビットを形成することと、アクセス手段（１３，１６，１８．１９）は前記テスト・ビットが第２の値を有している場合にＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置（５０）に対して直接アクセスすることを許可しないこととを特徴とする請求項２に記載のセキュリティ・システム。４．プログラム可能な読出し専用メモリ位置（５０）がＰＲＯＭ（１５）内のメモリ・アレイ中に配置されており、更に前記ＰＲＯＭ（１５）がアドレス・デコーダ（５３）、テスト行（５２）、テスト列（５１）、第１のセキュリティ・ビット・メモリ位置及び第２のセキュリティ・ビット・メモリ位置を有していることを特徴とする請求項１に記載のセキュリティ・システム。５．ＶＬＳＩは更にプログラム可能な読出し専用メモリ位置（５０）に対して書込み電圧を供給するプログラム・ロジック（１１）を有し、前記プログラム・ロジックは選択手段（７０）がセキュリティ・データ・ビットを選択しない場合、選択手段（７０）が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段（７０）が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合にプログラミングを防止するイネーブル／ディスエイブル手段を有していることを特徴とする請求項１に記載のセキュリティ・システム。６．ＶＬＳＩ内のプログラム可能な読出し専用メモリ位置（５０）に対するセキュリティを提供する方法であって、（ａ）第１のセキュリティ・ビットが選択され、かつ同第１のセキュリティ・ビットがプログラムされていない場合、または第２のセキュリティ・ビットが選択され、かつ同第２のセキュリティ・ビットがプログラムされていない場合を除いて、ＶＬＳＩの外部に位置する装置がプログラム可能な読出し専用メモリ位置（５０）に対してアクセスすることを防止するテスト可能なセキュリティ・システムを提供する工程と、（ｂ）テスト・メモリ位置（５１，５２）に対するプログラミングを実施する工程と、（ｃ）第１のセキュリティ・メモリ・ビットに対するプログラミングを実施する工程と、（ｄ）第１のセキュリティ・メモリ・ビットを選択し、かつＶＬＳＩの外部に位置する装置がプログラム可能な読出し専用メモリ位置（５０）に対してアクセスできないことを検証する工程とを有していることを特徴とする方法。７．（ｅ）第２のセキュリティ・メモリ・ビットを選択する工程と、（ｆ）プログラム可能な読出し専用メモリ位置（５０）に対するプログラミングを実施する工程と、（ｇ）第２のセキュリティ・メモリ・ビツトに対するプログラミングを実施する工程とを更に有していることを特徴とする請求項６に記載の方法。８．ＶＬＳＩ内のプログラム可能な読出し専用メモリ位置（５０）に対するセキュリティを提供する方法であって、（ａ）第１のセキュリティ・データ・ビットを格納する第１のセキュリティ・ビット・メモリ位置を提供する工程と、前記第１のセキュリティ・データ・ビットは第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、更に同第１のセキュリティ・データ・ビットは第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有することと、（ｂ）第２のセキュリティ・データ・ビットを格納する第２のセキュリティ・ビット・メモリ位置を提供する工程と、前記第２のセキュリティ・データ・ビットは第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、更に同第２のセキュリティ・データ・ビットは第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有することと、（ｃ）ＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置（５０）に対して直接アクセスすることを許容及び防止する工程と、同工程は、（ｃ．１）選択手段（７０）がセキュリティ・データ・ビットを選択しない場合、選択手段（７０）が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段（７０）が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合に、ＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置（５０）に対して直接アクセスすることを防止する副工程を有していることとを特徴とする方法。９．前記工程（ｃ）は、（ｃ．２）テスト・ビットが第２の値を有している際にＶＬＳＩの外部に位置するいづれかの装置によりプログラム可能な読出し専用メモリ位置（５０）に対するアクセスが直接行われることを防止する副工程を更に有していることを特徴とする請求項８に記載の方法。１０．（ｄ）選択手段（７０）がセキュリティ・データ・ビットを選択しない場合、選択手段（７０）が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段（７０）が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合に、プログラム可能な読出し専用メモリ位置（５０）に対する書込み電圧の供給を防止する工程を更に有していることを特徴とする請求項８に記載の方法。【図２】

───────────────────────────────────────────────────── フロントページの続き (72)発明者コリ，ヴィンセントジェイ. アメリカ合衆国 95126 カリフォルニア州サンノゼダナアベニュー 971 (72)発明者ディギグリオ，ヴィトアメリカ合衆国 91306 カリフォルニア州カノガパーククォーツアベニュー 7255 【要約の続き】ータ・ビットの非選択（即ち、セキュリティ・データ・ビットを選択しない）、或いは第１のセキュリティ・データ・ビットまたは第２のセキュリティ・データ・ビットの選択を実施する。アクセス手段はセキュリティ・アクセス信号に基づいてＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に直接アクセスすることを許容及び防止する。選択手段かセキュリティ・データ・ビットを選択しない場合、選択手段が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合に、アクセス手段はＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に対して直接アクセスすることを防止する。

Claims

【特許請求の範囲】１．ＶＬＳＩ内のプログラム可能な読出し専用メモリ位置に対するセキュリティ・システムであって、第１のセキュリティ・データ・ビットを格納する第１のセキュリティ・ビット・メモリ位置と、前記第１のセキュリティ・データ・ビットは第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、更に同第１のセキュリティ・データ・ビットは第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有することと、第２のセキュリティ・データ・ビットを格納する第２のセキュリティ・ビット・メモリ位置と、前記第２のセキュリティ・データ・ビットは第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、更に同第２のセキュリティ・データ・ビットは第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有することと、セキュリティ・アクセス信号の形成に使用されるセキュリティ・データ・ビットの非選択、或いは第１のセキュリティ・データ・ビットまたは第２のセキュリティ・データ・ビットの選択を実施すべく第１のセキュリティ・ビット・メモリ位置及び第２のセキュリティ・ビット・メモリ位置に対して電気的に接続された選択手段と、セキュリティ・アクセス信号に基づいてＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に対して直接アクセスすることを許容及び防止するためのアクセス手段とを有し、前記選択手段がセキュリティ・データ・ビットを選択しない場合、選択手段が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合に、前記アクセス手段はＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に対して直接アクセスすることを防止することを特徴とするセキュリティ・システム。２．ＶＬＳＩは別のロジック回路を有し、選択手段は、プログラム可能な読出し専用メモリ位置のアドレス線に対する出力として前記別のロジック回路から延びるアドレス線上のデータ、及びＶＬＳＩの入力ピン上のデータのうちのいづれか一方を選択する第１のマルチプレクサと、プログラム可能な読出し専用メモリ位置からデータを得るために前記別のロジック回路に対するデータ線及びＶＬＳＩ回路の出力ピンのうちのいづれか一方を選択する第２のマルチプレクサとを有していることを特徴とする請求項１に記載のセキュリティ・システム。３．前記別のロジック回路がテスト・ビットを形成することと、アクセス手段は前記テスト・ビットが第２の値を有している場合にＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に対して直接アクセスすることを許可しないこととを特徴とする請求項２に記載のセキュリティ・システム。４．プログラム可能な読出し専用メモリ位置がＰＲＯＭ内のメモリ・アレイ中に配置されており、更に前記ＰＲＯＭがアドレス・デコーダ、テスト行、テスト列、第１のセキュリティ・ビット・メモリ位置及び第２のセキュリティ・ビット・メモリ位置を有していることを特徴とする請求項１に記載のセキュリティ・システム。５．ＶＬＳＩは更にプログラム可能な読出し専用メモリ位置に対して書込み電圧を供給するプログラム・ロジックを有し、前記プログラム・ロジックは選択手段がセキュリティ・データ・ビットを選択しない場合、選択手段か第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合にプログラミングを防止するイネーブル／ディスエイブル手段を有していることを特徴とする請求項１に記載のセキュリティ・システム。６．ＶＬＳＩ内のプログラム可能な読出し専用メモリ位置に対するセキュリティを提供する方法であって、（ａ）第１のセキュリティ・ビットが選択され、かつ同第１のセキュリティ・ビットがプログラムされていない場合、または第２のセキュリティ・ビットが選択され、かつ同第２のセキュリティ・ビットがプログラムされていない場合を除いて、ＶＬＳＩの外部に位置する装置がプログラム可能な読出し専用メモリ位置に対してアクセスすることを防止するテスト可能なセキュリティ・システムを提供する工程と、（ｂ）テスト・メモリ位置に対するプログラミングを実施する工程と、（ｃ）第１のセキュリティ・メモリ・ビットに対するプログラミングを実施する工程と、（ｄ）第１のセキュリティ・メモリ・ビットを選択し、かつＶＬＳＩの外部に位置する装置がプログラム可能な読出し専用メモリ位置に対してアクセスできないことを検証する工程とを有していることを特徴とする方法。７．（ｅ）第２のセキュリティ・メモリ・ビットを選択する工程と、（ｆ）プログラム可能な読出し専用メモリ位置に対するプログラミングを実施する工程と、（ｇ）第２のセキュリティ・メモリ・ビットに対するプログラミングを実施する工程とを更に有していることを特徴とする請求項６に記載の方法。８．ＶＬＳＩ内のプログラム可能な読出し専用メモリ位置に対するセキュリティを提供する方法であって、（ａ）第１のセキュリティ・データ・ビットを格納する第１のセキュリティ・ビット・メモリ位置を提供する工程と、前記第１のセキュリティ・データ・ビットは第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、更に同第１のセキュリティ・データ・ビットは第１のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有することと、（ｂ）第２のセキュリティ・データ・ビットを格納する第２のセキュリティ・ビット・メモリ位置を提供する工程と、前記第２のセキュリティ・データ・ビットは第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施されていない場合に第１の値を有し、更に同第２のセキュリティ・データ・ビットは第２のセキュリティ・ビット・メモリ位置に対するプログラミングが実施された場合に第２の値を有することと、（ｃ）ＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に対して直接アクセスすることを許容及び防止する工程と、同工程は、（ｃ．１）選択手段がセキュリティ・データ・ビットを選択しない場合、選択手段が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合に、ＶＬＳＩの外部に位置するいづれかの装置がプログラム可能な読出し専用メモリ位置に対して直接アクセスすることを防止する副工程を有していることとを特徴とする方法。９．前記工程（ｃ）は、（ｃ．２）テスト・ビットが第２の値を有している際にＶＬＳＩの外部に位置するいづれかの装置によりプログラム可能な読出し専用メモリ位置に対するアクセスが直接行われることを防止する副工程を更に有していることを特徴とする請求項８に記載の方法。１０．（ｄ）選択手段がセキュリティ・データ・ビットを選択しない場合、選択手段が第１のセキュリティ・ビットを選択して、かつ第１のセキュリティ・データ・ビットが第２の値を有している場合、または選択手段が第２のセキュリティ・ビットを選択して、かつ第２のセキュリティ・データ・ビットが第２の値を有している場合に、プログラム可能な読出し専用メモリ位置に対する書込み電圧の供給を防止する工程を更に有していることを特徴とする請求項８に記載の方法。