JPH08503111A - 改良型コンフィギャラブルセルアレイ - Google Patents

Abstract

(57)【要約】 行及び列の形態で配列された複数個のセル（１２）からなるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）が階層的経路付け構成体によって相互接続される。スイッチ（１８，２０）がセル（１２）をブロック及び階層を形成するためにスイッチ（１８，２０）を相互接続する経路付けライン（２６，２８，３０，３２，３４，３６，３８，４０）を有するブロックのブロックへ分割させる。

Description

【発明の詳細な説明】 改良型コンフィギャラブルセルアレイ発明の分野 本発明は、ダイナミックにコンフィギャラブル即ち形態を特定可能な論理要素 からなるコンフィギャラブル即ち形態特定可能なセルアレイに関するものであっ て、そのようなアレイは、通常、フィールドプログラマブルゲートアレイ（ＦＰ ＧＡ）として知られている。発明の背景 リプログラマブル即ち再書込可能なＦＰＧＡは何年もの間市販されている。最 もよく知られている市販されているＦＰＧＡのファミリはザイリンクスインコー ポレイテッドから市販されているものである。１つのクラスのこれらの装置は、 それらのコンフィギュレーション即ち形態を制御する制御ビットを保持するため にスタティックランダムアクセスメモリ（ＳＲＡＭ）を使用している。多くのＦ ＰＧＡ装置は、固定されたコンフィギュレーション即ち形態を有する従来のマス クプログラム型の応用特定集積回路（ＡＳＩＣ）パーツを置換させている。この ＦＰＧＡのコンフィギュレーション即ち形態はスタティ ック即ち静的であり、且つパワーがシステムへ印加された場合に非揮発性メモリ からロードされる。殆ど全ての市販されているＦＰＧＡは制御格納部に対してス トリームをベースとしたインターフェースを有している。（該制御格納部はＦＰ ＧＡが実現する機能乃至は関数を決定するビットの組を有している。）制御格納 部に対するストリームをベースとしたインターフェースにおいては、データのシ ーケンスがＦＰＧＡにおける１つのポートヘ印加され、装置全体に対する完全な コンフィギュレーション即ち形態を与えるか、又はＦＰＧＡの固定された（通常 大きな）サブセクションに対して完全なコンフィギュレーションを与える。この ストリームをベースとしたインターフェースは、ＦＰＧＡ自身の上に実現される アドレスカウンタと結合された場合には、隣接するＥＰＲＯＭ又はその他の非揮 発性メモリから完全なる装置のコンフィギュレーション（形態）をローディング し且つ何等付加的なオーバーヘッド回路なしでパワーアップ即ち始動する効率的 な方法を提供する。アドレスカウンタを具備するストリームをベースとしたイン ターフェースは、スタンダードのＡＳＩＣを置換するものとして使用されるＦＰ ＧＡ用の適切なプログラミングインターフェースである。あるＦＰＧＡは、ＥＰ ＲＯＭ内の異なるアドレスにお いて格納されている１組のスタティック即ち静的なコンフィギュレーション（形 態）のうちの１つを使用して部分的に又は全体的にリコンフィギュア即ち形態の 再特定を行なうことが可能であり、且つＦＰＧＡ上で実現されるデザイン内から リコンフィギュレーション即ち形態の再特定をトリガすることが可能である。 米国特許第５，２４３，２３８号に対応する公表された国際出願ＷＯ９０／１ １６４８は、以後ＣＡＬ Ｉと呼称するアーキテクチュアを開示しており、それ はＣＡＬ１０２４として指定されるアルゴトロニックス（Ａｌｇｏｔｒｏｎｉｘ ）製品内において実現されている。ＣＡＬ Ｉは、その制御格納部がシステム設 計者に対してスタンダードのＳＲＡＭとして見え、且つアドレスバス、データバ ス、チップイネーブル、チップセレクト及び読取／書込信号を使用してアクセス することが可能であるという点において、その他の市販されているＦＰＧＡとは 異なっている。制御格納部をＳＲＡＭとしてアドレスするということは、ＦＰＧ Ａの制御格納部（コンフィギュレーションメモリ）をメモリ又はホストプロセサ のアドレス空間内へマッピングするホストプロセサ上で稼動するユーザプログラ ムをサポートし、従って該プロセサはユーザが定義した回路を実現する ためにＦＰＧＡのコンフィギュア即ち形態特定を行なうことが可能である。この 構成はＣＡＬ １０２４ ＦＰＧＡ内において実現されており、各装置により適 宜のセクションを実現することによって、ユーザがアプリケーションをプロセサ とＦＰＧＡとの間で区別することを可能としている。該制御格納部インターフェ ースは、例えば共用型データメモリ区域を介してより一般的な技術を使用してＩ ／Ｏ即ち入力／出力を行なうことが可能であるが、ＦＰＧＡとプロセサとの間に 重要な入力／出力（Ｉ／Ｏ）チャンネルを与えている。この後者のタイプのＦＰ ＧＡは、受動的な制御格納部インターフェースを与えている。何故ならば、必要 に応じて装置のコンフィギュレーション（形態特定）又はリコンフィギュレーシ ョン（形態再特定）を開始するために外部の動因を必要とするからである。 ＣＡＬ Ｉアーキテクチュアでの経験及び電子業界における傾向によって、こ の第二の受動的な形態の制御格納部インターフェースは多くの適用場面において 益々魅力的なものとなっている。マイクロプロセサ又はマイクロコントローラは 、現在、コンピュータシステムの広く普及したコンポーネントであり、且つ殆ど のボードレベルのシステムは１個包含している。ストリームをベースとした「能 動的」Ｆ ＰＧＡプログラミングアプローチの主要な利点は、リコンフィギュレーション即 ち形態再特定を開始させるためにオーバーヘッド回路が必要とされないことであ る。マイクロプロセサ又はマイクロコントローラが存在するシステムにおいては 、幾つかの理由によりＦＰＧＡインターフェースをエミュレートする「受動的」 ＲＡＭが好適である。それらの理由としては、 （１）ＦＰＧＡコンフィギュレーション（形態）はマイクロプロセサのプログ ラム及びデータメモリ内に格納させることが可能である（別のメモリチップに対 する必要性を取除くことにより部品数が減少される）、 （２）ボード上の既存のデータバス及びアドレスバスをＦＰＧＡを制御するた めに使用することが可能である（コンフィギュレーションＥＰＲＯＭとＦＰＧＡ との間の専用の配線を取除くことによりプリント回路基板の面積を節約する）、 （３）ＦＰＧＡ制御格納部はマイクロプロセサにより読み書きすることが可能 であり、その際にＦＰＧＡとマイクロプロセサとの間のＩ／Ｏチャンネルとして 使用することが可能であり、その際にＦＰＧＡとプロセサバスとの間の付加的な 配線を節約し且つ外部装置と通信を行なうためにＦＰＧＡプログラマブ ルＩ／Ｏピンを自由な状態とさせることの可能性を与える、 （４）コンフィギュレーションデータ及びその他の技術に対する圧縮技術をサ ポートするためにマイクロプロセサのインテリジェンスを使用することが可能で あり、そのことはＦＰＧＡを再度プログラムする場合により多くの柔軟性を与え ることを可能とする。 更に、関連するＥＰＲＯＭがそのコンフィギュレーション即ち形態を保持する 「能動的」ＦＰＧＡと、能動的なマイクロプロセサチップがＥＰＲＯＭと簡単な プロセサとを包含する受動的ＦＰＧＡとの間のコストにおける差はわずかなもの である。マイクロコントローラがＦＰＧＡを再度プログラミングを行なうことと は別の機能を有するものではないものであっても、容易に再プログラム可能であ るという能力は受動的なＦＰＧＡを魅力的なものとしている。 電子業界における別の傾向は、Ｉ／Ｏ装置と特定のマイクロプロセサとの間に インターフェースを与えるマイクロプロセサ用の「サポートチップ」を設けるこ とであった。これらの装置の例としては、低帯域幅直列Ｉ／Ｏ用のユニバーサル 非同期受信器送信器（ＵＡＲＴ）、低帯域幅並列Ｉ／Ｏ用のプログラマブルペリ フェラルインターフェース（ＰＰＩ） 及びネットワーク及びディスクドライブへの一層高い帯域幅接続用の種々の特別 のチップ等がある。これらのサポートチップは、プロセサに対して、データがそ れに対して又はそれから転送されるＩ／Ｏ又はメモリアドレス空間における位置 として見える。あるサポートチップはインタラプトラインを介してプロセサをイ ンタラプト即ち中断させるか、又は直接メモリアクセス（ＤＭＡ）動作のために バスを支配することが可能である。多くの場合に、受動的（ＦＰＧＡ）チップは サポートチップに対する後継者として見ることが可能であり、一方においてはそ の制御格納部を介してプロセサに対してインターフェースを与え、且つ他方にお いては、例えばアルゴトロニクス（Ａｌｇｏｔｒｏｎｉｘ）ＣＡＬ１０２４装置 の場合にプログラマブル即ち書込可能なＩ／Ｏライン等の多数の柔軟性のあるＩ ／Ｏラインを介して外部世界へのインターフェースを与える。 受動的ＦＰＧＡチップは多数の利点を有している。例えば、多数のサポートチ ップを設ける代わりに複数個のコンフィギュレーション即ち形態のライブラリィ を具備する単一のＦＰＧＡを設けることの方が費用効果的である。更に、複数個 の機能に対して単一のＦＰＧＡを設けることによりプロセサ製造業者のカタログ における装置数が減少される。更に、リ コンフィギャラブル即ち形態再特定可能なＦＰＧＡは変更可能なＩ／Ｏ機能をサ ポートすることが可能であり、例えば、単一の外部コネクタがシリアルポート又 はパラレルポートのいずれかとして使用することが可能である場合等がある。受 動的ＲＡＭ制御インターフェースの場合には、ＦＰＧＡはその他の機能をサポー トすることも可能である。 異なる組の機能を実現するためにＦＰＧＡがリコンフィギュア即ち形態が再指 定されると、マイクロプロセサはコンフィギュレーション（形態）メモリヘアク セスせねばならない。１つのリコンフィギュレーション即ち形態再特定は、典型 的に、多数の制御格納部へのアクセスを必要とし、変更されるべきコンフィギュ レーションメモリの各ワードに対して１つのアクセスが必要である。以下に示す ように幾つかの重要なクラスのリコンフィギュレーション（形態再特定）が分か っている。 （１）１つのアプリケーションが終了し且つ完全に異なるアプリケーションが ＦＰＧＡを使用することを所望する場合に、アプリケーションスワッピングが発 生する。この場合には、ＦＰＧＡチップは完全にリコンフィギュア即ち形態が再 特定され、通常、スタティックコンフィギュレーション（静的形態）から行なわ れる。 （２）計算における新たな局面を実現するためにＦＰＧＡの比較的大きなセク ションをアプリケーションがコンフィギュア即ち形態特定せねばならない場合に 、タスクスワッピングが発生する。例えば、ソート用アプリケーションがコンフ ィギュレーション（形態）Ａを使用して小さなバッチのデータを最初に完全にソ ート即ち種類分けを行ない次いで、コンフィギュレーション（形態）Ｂを使用し て、これらのソート即ち種類分けしたものを完全にソートしたデータのストリー ムへマージ即ち合体させる場合がある。この場合に、そのアプリケーションは両 方のコンフィギュレーション（形態）に付いての知識を有しており且つコンフィ ギュレーションＢにおいて異なるリソース即ち資源を変化させることが必要であ るに過ぎない。後の時点において、コンフィギュレーションＡ自身を回復させる ことが可能である。 （３）スタティックコンフィギュレーションファイルからロードされる代わり に、アプリケーションプログラムによって入力データに基づいて幾つかのセルの コンフィギュレーションがダイナミック即ち動的に計算される場合には、データ 依存性リコンフィギュレーション（形態再特定）が発生する。しばしば、スタテ ィックコンフィギュレーションが最初にロードされ、次いで比較的小さなサブセ ットのセ ルがダイナミックにリコンフィギュア即ち形態再特定が行なわれる（即ち、チッ プが動作中に形態再特定が行なわれる）。このクラスのリコンフィギュレーショ ン（形態再特定）の重要な例は、オペランド即ち（例えば、定数乗数又はサーチ ストリング等）が、レジスタ内に格納されるのではなく、乗算又はソート（種類 分け）ユニットを実現するために使用されるロジック内へ直接的にフォールドさ れる場合である。この技術はしばしば小型で且つ高速の動作ユニットとなるので 有益的である。 （４）デバッグのためにゲート出力へのアクセスが発生する。ＣＡＬ Ｉ Ｆ ＰＧＡ上の全てのロジックセルの出力は制御格納部のビットへマップされる。デ パッグ用プログラムが使用可能であり、それはディスプレイ又は設計レイアウト に関する情報を読み戻して内部配線に関する論理レベルを示す。 （５）Ｉ／Ｏ用のゲート出力へのアクセスは、前述したデバッグ用ゲート出力 へのアクセスと類似している。然しながら、この特定の場合には、小さな割合の ロジックノードのみ、即ち入力及び出力レジスタに対応するもののみが繰返しア クセスされる。制御格納部における異なる位置における幾つかのビットからの計 算の結果又はそれに対する入力を表わす１個のワードを迅速に組立てることの能 力は、こ の技術の効果性にとって重要である。 装置を全体的に又は部分にリコンフィギュア即ち形態再特定を行なうために必 要なアクセスの回数従って時間を減少させることが望ましい。ＦＰＧＡ又はＦＰ ＧＡ型の装置において内部信号への直接的アクセスを可能とするＣＡＬ Ｉ以外 の幾つかのシステムが提案されており、例えば、それらは以下の文献に記載され ているものがある。即ち、「セル型のメモリアレイ内の論理（Ｃｅｌｌｕｌａｒ Ｌｏｇｉｃ−ｉｎ−Ｍｅｍｏｒｙ Ａｒｒａｙｓ）」、Ｗｉｌｌｉａｍ Ｈ． Ｋａｕｔｚ著、ＩＥＥＥ・トランズアクションズ・オン・コンピューターズ、 Ｖｏｌ．Ｃ１８、Ｎｏ．８、１９６９年８月、「メモリコンピュータにおけるロ ジック（Ａ Ｌｏｇｉｃ ｉｎ Ｍｅｍｏｒｙ Ｃｏｍｐｕｔｅｒ）」、Ｈａｒ ｏｌｄ Ｓ． Ｓｔｏｎｅ著、ＩＥＥＥ・トランズアクションズ・オン・コンピ ューターズ、Ｖｏｌ．Ｃ１９、Ｎｏ．１、１９７０年１月、及びザイリンクス社 の米国特許第４，７５８，９８５号「マイクロプロセサ指向型形態特定可能論理 要素（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｏｒｉｅｎｔｅｄ Ｃｏｎｆｉｇｕｒａ ｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）」、等の文献があるが、これらの提案の 全ては主要な欠点を有しており市販されたものはない。 制御格納部への単一アクセスでユーザの設計のレジスタに関してワード幅の読 取り又は書込み動作を外部プロセサが実施することが可能であるように、ＦＰＧ Ａ上に実現された設計において状態情報をアクセスする手段を改良することが望 ましい。従って、制御格納部インターフェースはプロセサとＦＰＧＡとの間で高 帯域幅コミュニケーションを可能とする。また、ＦＰＧＡとプロセサとの間の計 算を同期させるメカニズムを与えると共に、ＦＰＧＡコンフィギュレーション即 ち形態を形成するための静的設計用の従来のツールを使用することを許容すると 共にダイナミックリコンフィギュレーション（動的形態再特定）をサポートする ために設計コンフィギュレーション（形態）ファイルを拡張するためのメカニズ ムを与えることが望ましい。 ＣＡＬ １０２４のアーキテクチュアは１９８９年に使用可能であった１．５ マイクロメータ技術に基づくものであった。セルがそれらの最も近い隣りのもの のみ接続されているＣＡＬ Ｉアーキテクチュアにおける１つの問題は、アレイ 寸法が増大すると共にチップのエッジへの距離、従って遅延が増加するので、ア レイの中間におけるセルの有用性が低下するということであった。この問題は、 処理技術における改良によってチップ当たり実現可能なセル 数が１，０２４から約１６，３８４へ増加することを意味する場合に一層深刻な ものとなった。このことは遅延の増加によりスケーリング即ち拡縮性の問題を発 生し、且つ性能を所望の基準以下のものへ低下させることとなった。従って、Ｃ ＡＬ Ｉアーキテクチュアを使用してチップのスケーリングを行なうことが可能 であるが、それは性能を犠牲にするものである。１．５μｍ技術で単一チップ上 で得られるセル数が制限されるので、多数の計算アプリケーションの場合に典型 的な大きな設計が複数個のチップを使用して実現することが可能であるようにチ ップの境界を超えてのスケーリング能力を確保することが望ましいものであるこ とを意味していた。当時の処理技術の制限のために、シリコン面積に対するアー キテクチュアを最適化させることが必要であり、且つこの最適化を行なうために 速度が犠牲にされることがあった。オリジナルのアルゴトロニクス（Ａｌｇｏｔ ｒｏｎｉｘ）ＣＡＬ １０２４チップは、周辺アレイ信号をセル型アレイのエッ ジ即ち端部上のパッドへもってくるように設計されており、従って該チップはプ リント回路基板上においてより大きなセル型アレイにカスケード接続させること が可能であった。パッケージング技術はチップ技術程迅速に開発されておらず、 且つパッケージＩ／Ｏピン数 に関する制限がより高いセル密度チップの完全にカスケード可能なものを製造す ることを非経済的なものとしている。 ＣＡＬ Ｉアーキテクチュアは多数のその他の欠点を有していた。例えば、既 存のＣＡＬ Ｉ ＦＰＧＡ内の１個のセルへアクセスするために、そのセルのア ドレスを計算するために５乃至６個のプロセサ命令が必要であり、このことは時 間を必要とし且つ動作を遅滞化させている。既存のＣＡＬ Ｉセルアレイの場合 には、使用されるルーチング（経路付け）アーキテクチュアは、チップあたりの セル数が増加すると、中間のセルを介してのルーチング即ち経路付けがかなり遅 延を増加させることを意味していた。更に、ＣＡＬ １０２４装置においては、 グローバル信号はアレイ内の全てのセルへ結合即ち送給され、従ってそれらのセ ルは同時的に信号が送られる。そのことの論理的帰結として、高クロック周波数 においては、グローバル信号が高パワー即ち電力を消費する場合がある。発明の要約 本発明の目的とするところは、上述した従来技術の欠点のうちの少なくとも１ つを解消するか又は緩和する改良したフィールドプログラマブルゲートア レイを提供することである。 本発明の別の目的とするところは、装置を１つのコンフィギュレーション（形 態）から別のコンフィギュレーションへ全体的に又は部分的にリコンフィギュア 即ち形態再特定を行なうために必要な制御格納部アクセス回数及び時間を減少さ せることである。 本発明の更に別の目的とするところは、制御格納部への単一アクセスでユーザ の設計のレジスタ上でワード幅の読取り又は書込み動作を外部プロセサが行なう ことを可能とすることである。 本発明の更に別の目的とするところは、ＦＰＧＡコンフィギュレーション（形 態）を形成するために静的設計用の従来のツールを使用することを可能とする一 方ダイナミックリコンフィギュレーション（動的形態再特定）をサポートするた めにデザインコンフィギュレーション（設計形態）ファイルを拡張するメカニズ ムを提供することである。 本発明の更に別の目的とするところは、ＦＰＧＡと外部プロセサとの間の計算 の同期メカニズムを提供することである。 本発明の更に別の目的とするところは、大型のセルアレイにおけるセル間のル ーチング即ち経路付けにおいて発生する遅延を減少させるために異なる数のセル を有するアレイに関して動作すべくスケーリ ングすることの可能な新規なルーチング（経路付け）アーキテクチュアを提供す ることである。階層的経路付け構造を有するセルアレイ 本発明によれば、行及び列の形態で配列した複数個のセルからなる二次元フィ ールドプログラマブルゲートアレイ（ＦＰＧＡ）が提供される。該アレイ内の各 セルは、その隣りのセルの各々に対して、少なくとも１ビット幅で少なくとも１ 個の入力及び１個の出力接続部を有している。各セルは、更に、セル間接続を行 なうことを可能とするために、プログラマブル即ち書込可能なルーチング（経路 付け）ユニットと、プログラマブル即ち書込可能のファンクション（関数乃至は 機能）ユニットを有している。該プログラマブルファンクションユニットはファ ンクションユニット出力信号を発生するために幾つかの入力信号の複数個のファ ンクション即ち関数乃至は機能のうちの１つを選択することが可能である。１個 のセルのルーチングユニットはそのセルの入力をファンクションユニット入力ヘ 指向させ、且つ、更に、そのセルの入力及びファンクションユニット出力を隣り のセルへ指向させる。該アレイ内の複数個のグループのセルが、所定数のセルに 等しい長さの付加的な導体へ接続されるように配列されている。該アレイ内のセ ルはスイッチを介して該付加的な導 体へ結合されている。典型的に、各セルに対しこのような４個の導体が設けられ ており、２つの導体は該アレイ内において１つの方向に配列されており、且つ該 アレイ内においてそれと直交する方向に２つの導体が配列されている。各対の導 体は、その対における一方の導体が１つの方向における信号を担持し且つ他方の 導体がそれと反対の方向における信号を担持するように配列されている。この新 規なアーキテクチュアは、以後、ＣＡＬ ＩＩアーキクチュア、又は単にＣＡＬ ＩＩとして呼称する。 所定ブロックのセル、例えば４×４ブロックのセルは、少なくともセル長さ４ （４個のセル長さ）の付加的な導体を有している。これらのブロックは繰返しユ ニットの形態で配列されてこれらのセルからなる１個のアレイを形成し、その際 に１６個のこのような４×４ブロックのセルは１６個のセル×１６個のセルのユ ニットで、その各４×４ブロックが付加的な導体を有するものであり、４個のセ ルの各行又は列と関連する一層長い導体は、以後、フライオーバーと呼称する。 １６×１６ブロックのセル自身が付加なフライオーバー導体を有している場合が ある。 より大型のセル型アレイにおいては、階層的ルーチングの構造は任意の数のレ ベルへ拡張することが可能であり、例えば、第三レベルが長さ６４の導体 を使用し、且つ第四レベルが長さ２５６の導体を使用する等の拡張が可能である 。 この配列は、スケーリングが距離に関して対数的であるという利点を有するア レイのスケーリングを行なうことを可能としており、その際にセル間の遅延を著 しく減少させている。特に、信号が発生源セルからセルブロック境界に位置した それと最も近い関連したスイッチへ伝播し、次いで適宜のフライオーバーに沿っ て宛先セルへ伝播する。従って、この構造は、隣りのセルとの接続を行なうのみ の簡単なアレイの上に構築されており、一実施形態においては各場合に４倍スケ ーリングが行なわれる長さがスケーリングされる多様なルーチング即ち経路付け 資源を有する階層的セル型アレイを構成している。 異なるレベルのルーチング（経路付け）資源を提供することの主要な利点は、 該アレイ上でセルからセルへ経路付け即ちルーチングを行なうのに必要な導体セ グメントの数を最小とすることが可能であるということである。例えば、近隣相 互接続のみを使用してアレイ内の２つの点の間に経路を設ける場合に、ルーチン グセグメントの数はそれら２つの点の間のセル数に等しくなるが、一方、本階層 的相互接続の場合には、セグメント数はセル間の距離の対数で増加する。単一ソース指向型配線 階層的経路付けを有するプレプログラマブルセル型アレイの一実施例において は、該アレイ内の全てのワイヤ即ち配線は指向付けされており且つ単一ソース（ 源）を有している。従って、３状態ドライバは使用されていない。一実施例にお いては、該アレイ内の全ての接続は完全に対称的であり、従って該アレイが回転 された場合に、その構成は不変のままである。単一ソース（源）配線はマルチソ ース配線よりも実現が一層簡単であるという利点を有している。マルチソース配 線は、付加的な柔軟性を与えることを可能とするが、かなりの面積のオーバーヘ ッドを必要とし、且つ異なるドライバが同一のワイヤ即ち配線上で反対の値を与 えようとする場合に、競合を発生させる。競合はかなりのパワー即ち電力を散逸 させ、それは装置を破壊させる場合がある。競合は本発明によって解消されてお り、本発明においては、１本ワイヤ即ち配線は単一のマルチプレクサ出力によっ て駆動される。対称性の特徴は、ユーザの設計をアレイ上にマップためのＣＡＤ ソフトウエアを簡単化させ、且つアレイ面積のより良好な利用を与えるためにこ れらの設計の階層的ブロックを回転又は反映させることを可能としている。 好適には、フライオーバーとセルとの間の接続を 与えるスイッチはスタティックＲＡＭ制御型マルチプレクサである。４セル及び １６セル境界におけるスイッチは直接的な近隣接続を可能とすると共に一層長い フライオーバー導体を介しての付加的な接続をも可能としている。自動経路付け最適化、移植可能性 この改良したＦＰＧＡにおける階層的経路付け資源は２つの主要な態様で使用 することが可能である。第一に、より長い接続が使用可能であることを無視して 、ユーザはより簡単な近隣プログラミングモデルを使用して設計することが可能 である。このような場合には、ソフトウエアが新たな経路付け資源から利益を享 受することの可能なレイアウト内のネットを自動的に検知し、且つこれらの資源 を利用して設計の性能を高速化させる。第二に、ユーザは改良したプログラミン グモデルを使用して設計を行ない且つエキストラな経路付け資源に対して明確な 割り当てを行なうことが可能である。この場合には、セル型アレイ内の同一の点 においての種々のレベルの相互接続に対し異なるネットを割り当てることにより エキストラな密度が得られる。例えば、長さ１６のワイヤ即ち配線は、そのサブ ユニット内のローカルな相互接続と干渉することなしに、サブユニットに亘って （例えば、幾つかの４×４ブロック）信号 を担持することが可能である。１個のブロックのセルをバイパスするためにフラ イオーバーが使用される場合には、ユーザ設計のブロックはこれら４セル又は１ ６セル境界上のＦＰＧＡ内に配置させることが必要な場合がある。フライオーバ ー経路付けの自動的付加は使用することがより簡単であり、且つ与えられたＦＰ ＧＡチップにより与えられるルーチング即ち経路付けのレベルの数とは独立的で ある。フライオーバーを付加するためにソフトウエアを使用することは異なるチ ップ間での設計移植可能性を与えており、且つブロックをバイパスするためにフ ライオーバーを使用する改良型プログラミングモデルを使用すること、又は適宜 手動的にフライオーバー資源を割り当てることにより、与えられた資源をより効 率的に使用することが可能である。 上述した如く低レベルＣＡＤソフトウエアを使用するか、又は可能である場合 にはより長いワイヤ即ち配線への信号に対して自動的に経路付けを行なうために チップ自身の中のハードウエアを使用して、より長い経路付け資源を使用するこ とが可能である。このことは、更なるデバイス（装置）の移植可能性乃至は可搬 性を与え、且つ既存の設計に対して何等変更を必要とすることなしに、付加的に 一層長いワイヤ即ち配線で既存チップの特別に「高速」のバー ジョンを形成することを可能とする。この一層長い経路付け配線の「ダイナミッ ク（動的）」選択は、ＣＡＤソフトウエアを簡単化させ、それをより高速で稼動 することを可能とする。一層長い配線の動的選択は、ＦＰＧＡチップの動的再書 込が関与する適用に対して特に魅力のあるものである。 本発明の別の側面によれば、ＦＰＧＡを介しての信号の伝播速度が、ＦＰＧＡ 上に製造された回路を使用して、高速化させることの可能な信号を自動的にフラ イオーバー上にマッピングすることにより改善される。 この方法は、信号がセルを真直に通り抜ける経路付けに対応する制御格納部ビ ットパターンを検知し、フライオーバー下側の１つのグループのセルが、全て、 そのフライオーバー方向に対して与えられた４入力ゲートを使用することにより そのフライオーバーの方向にその信号の経路付けを行なう場合を検知し、且つ適 宜の隣りのマルチプレクサの４入力ゲートの出力を入力として取り、該４入力ゲ ートのうちの１つからの出力を該フライオーバーの両端におけるスイッチへ供給 し、その際に該信号が該フライオーバーにより自動的に且つ近隣経路付けにより 担持され、且つ該フライオーバー上の一層高速の信号が該フライオーバーの端部 におけるスイッチにより選択され ることを特徴としている。 この方法はスケーリング可能であり、且つこのグループ全てが長さ１６フライ オーバーの方向に信号の経路付けを行なう場合には、長さ１６フライオーバーの 下で４つの長さ４フライオーバーからなる１つのグループへ適用することが可能 である。このことは、隣りのセルからの信号を受取るために使用される４入力ゲ ートの出力を入力として取る４入力ゲートを使用して行なわれる。 使用されるゲートのタイプは、検知される制御ビットに依存する。例えば、Ｎ ＯＲゲートは西経路付け用マルチプレクサにおける東から西への方向においてビ ット０，０を検知するために使用される。一方、１，１のビットパターンを検知 するためには、ＮＡＮＤゲート及びそれと関連する論理回路が使用される。ブロックの一致が容易な形態再特定を可能とする 本発明の重要な特徴は、ユーザ設計の階層的ブロックとして特定されたセルか らなる矩形区域（例えば、４×４ブロック又は１６×１６ブロックのセル）は、 直接的に、即ち簡潔的な物理的関係によって、そのブロックのインスタンスを表 わすＣＡＬ ＩＩ ＦＰＧＡ装置のコンフィギュレーションメモリ（制御格納部 ）における１つ又はそれ以上の矩形区域と 対応即ち一致している。このことは、ユーザの設計の１個のブロックを同一の寸 法の別のブロックでダイナミックに即ち動的に置換させることが可能であること を意味しており、例えば、レジスタを同じ寸法のカウンタと置換させることが可 能であることを意味している。従って、本発明によれば、ホストプロセサは、制 御格納部ＲＡＭの対応するエリアのみをリコンフィギュア即ち形態を再特定する ことが必要であるに過ぎない。両方のブロックに対する二進データはユーザの設 計から予め計算することが可能であり、且つ実際の置換は、当該技術分野におい て公知の如く、ブロック転送動作を使用して非常に迅速に行なうことが可能であ る。ダイナミックリコンフィギュレーション即ち動的形態再特定期間中に、ブロ ック定義と関連したデフォルトへ初期化させるか、又はそのコンフィギュレーシ ョン即ち形態が回復されているユニットの前の状態を回復するために初期化され るか、又はリコンフィギュレーション即ち形態再特定を実施するアプリケーショ ンプログラムによって決定される適宜の値へ初期化させることが可能である。ワイルドカード特徴 本発明の別の側面によれば、単一の書込アクセスの結果として１個を超えた数 のワードの制御メモリ が同時的に書込まれるランダムにアクセス可能な書込可能制御格納部を有するＦ ＰＧＡが提供される。行及び列デコーダは、夫々の行及び列デコーダへのアドレ スバスと関連するワイルドカードレジスタへ結合されているスタンダードなＮＯ Ｒゲートにより実現することが可能である。マッチ特徴 一方、本ＦＰＧＡは、マッチレジスタによって実現される固定したものではな くプログラマブル即ち書込可能な複数個の行デコーダを有している。更に、本Ｆ ＰＧＡは、マッチレジスタにより実現される複数個の列デコーダを有している。シフト・マスク特徴 本発明の更に別の側面によれば、ビットラインドライバへの内部データバスと 外部データバスとの間にシフト・マスクレジスタが設けられている。このことは 、アドレスされたワードのどのビットが現在の転送のために優位性があるかの選 択において付加的な柔軟性を与えることを可能とし且つ情報を例えば外部プロセ サに対して左側に整合される等の一層便利な形態で提供するという利点を有して いる。 好適には、ＦＰＧＡ書込可能制御格納部は、１つのワードのうちの幾つかのビ ットが選択的にプログラム即ち書込まれることを可能とするためのマスク ユニットを有している。このマスクユニットは、マスクされていないビットに対 して左側に整合した（揃えられた）データを拡張するか又は幾つかのビットがマ スクされた１つのワードから左側に整合した即ち揃えられたデータを発生させる ことが可能なシフトコンポーネントを有している。 本ＦＰＧＡにおいては、ユーザ設計のレジスタに対する制御格納部インターフ ェースを介してワード幅読取及び書込アクセスを行なうことが可能である。内部 状態情報へアクセスするために付加的なＲＡＭ状インターフェースを設けること によって、レジスタアクセスはアンチヒューズ、ＥＰＲＯＭ、ＥＥＲＯＭ又はマ スクプログラマブル論理装置へ拡張することが可能である。コンフィギュレーション及び状態情報分離 好適には、ＣＡＬ ＩＩ ＦＰＧＡにおいては、内部ノード上に存在する値は 、アドレス空間内のいずれかのワードが内部ノード上の値を表わすビットを有す るか又はコンフィギュレーション（形態）情報を有するビットを有するが、それ ら両方を有するものではないように、制御格納部アドレス空間において表われる 。内部ノードにおける値は、アドレスバスからの１つ又は小さなサブセットのモ ードビットを検査することにより、状態情報に対応するアド レスがコンフィギュレーション情報に対応するアドレスと区別することが可能で あるように、制御格納部アドレス空間において表われる。 本ＦＰＧＡは、第一組のビット及びワードラインドライバに対して直交して配 列されている別の組のビット及びワードラインドライバを有しており、本装置に おけるデュアルポート型メモリにおける論理状態情報は水平方向（ビット）又は 垂直方向（ワード）のいずれかにおいてワード幅でアクセスすることが可能であ る。マルチプルアドレスデコーダ 本発明の別の側面によれば、ＲＡＭ内のビットライン及びワードラインは複数 個のアドレスデコーダと関連しており、且つ付加的なアドレスビットがこれらの 二次的なデコーダへ供給される。１個を超えた数のアドレスデコーダを使用する ことにより、内部メモリビットと外部アドレスとの間により複雑なマッピングを 行なうことが可能であり、メモリの複数個のビットが単一のアドレスを有する可 能性を包含する。この技術は、外部アドレスにおける異なる装置機能に対応する 論理フィールドを保存する一方、メモリアレイの高密度化を可能とする。ＦＰＧＡで集積化されたマイクロコントローラ 本発明の更に別の側面はマイクロプロセサ又はマ イクロコントローラと同一のチップ上に集積化したＦＰＧＡアーキテクチュアに 関するものであり、その場合に、ＦＰＧＡ制御格納部メモリはプロセサアドレス 空間内にマッピングされる。オンチップタイマ このＦＰＧＡアーキテクチュアはグローバルクロック信号をドライブするため にチップ上に集積化したプログラマブルカウンタ・タイマを有することが可能で ある。外部・内部プログラム可能性 プログラミングのために使用されるＣＡＬ ＩＩ ＦＰＧＡにおけるアドレス バス及びデータバスは、外部信号のみならず、セル入力及び出力へ接続させるこ とも可能である。 外部システムに対して、ＣＡＬ ＩＩアレイは２つの別々の装置のように見え る。即ち、スタティックランダムアクセスメモリ制御格納部と、実効的にはユー ザの設計であるプログラマブル論理ユニットである。メモリ制御格納部は、通常 、ホストコンピュータのアドレス空間内にマッピングされ、迅速なコンフィギュ レーション即ち形態の変化を行なうことを可能とする。ＣＡＬ ＩＩ ＦＰＧＡ においてランダムアクセス制御メモリを使用することは、その関数乃至は機能が 変化されたセル又はセルの一部 のみを再度プログラムすることが必要であるに過ぎないことを意味している。プ ログラマブル論理ユニットは、プログラマブル入力／出力ブロックによって取囲 まれている複数個の機能セルからなるアレイから構成されていることを理解すべ きである。高速経路 本発明の別の側面によれば、１個のセルの機能ユニットは複数個の入力変数を 受取るための複数個の入力信号を有しており、該入力変数は並列経路において処 理され、その際に並列経路のうちの１つが速度が最適化され、従ってユーザは臨 界的な信号を最適化した経路へ指向させてその信号の処理における遅延を最小と することを確保することが可能である。計算と同期された形態再特定 本発明の更に別の側面によれば、ＣＡＬ ＩＩアレイのレジスタ内に直接的に データを書込む方法が提供される。この方法は、ＣＡＬ ＩＩアレイにおいて実 現される回路における計算を同期させるための信号又はクロックとして制御格納 部へのビットライン又はワードラインを使用するステップを有している。このよ うに、本ＦＰＧＡ上で実現されるユーザの論理はマイクロプロセサに対して同期 される。 本発明の更に別の側面によれば、ＦＰＧＡ上に実現される回路により外部信号 がモニタされる。この モニタ方法は、モニタされるべき外部信号を、関連するＩ／Ｏパッドを有するこ とのないセルアレイの周辺部における位置へ接続させるステップを有している。 使用可能な外部信号は、データバス、アドレスバス、モード、読取／書込、チッ プイネーブル、チップセレクト、リセット、及び強制高インピーダンス（ＦＨＺ ）を包含している。 好適には、本ＦＰＧＡ上で実現される回路が制御メモリに対する外部読取及び 書込を検知し、且つ自動的にそれ自身をクロック動作させて入力値を処理するか 又は次の出力値を発生する。 本発明の更に別の側面によれば、１つ又はそれ以上の置換可能なブロックとし て回路を実現することが可能であり、各置換可能なブロックの各潜在的なコンフ ィギュレーション（形態）に対するコンフィギュレーションデータはメモリ内に 格納することが可能であり、該置換可能なブロックは関連する境界付けボックス 寸法を具備する複数個のブロックの階層的選択から選択され、該ブロックは同一 の境界付けボックスを有する別のコンフィギュレーションによって置換可能であ り、且つＩ／Ｏ信号がブロック周囲上の同一の点に表われるＦＰＧＡが提供され る。 これらの側面及びその他の側面は、添付の図面と共に以下の説明から明らかな ものとなる。図面の簡単な説明 図１は本発明の好適実施例に基づくＦＰＧＡの代表的なエリア即ち区域を示し た拡大平面図であり、個々のセル及びスイッチの間の空間的な二次元的関係を示 しており、その代表的な関連する区域は１６個のセル×１６個のセルを有してい る。 図２は図１における点線で示した区域のより詳細な拡大図であって、代表的な 区域におけるセルとスイッチとの間のルーチングパス即ち経路付け用の経路を示 している。 図３は基本的経路付けレベルにおける即ち近隣相互接続のみを有する場合の図 １に示した代表的区域の概略ブロック図である。 図４は図１に示したアレイ構造を示しており、明確性のために近隣相互接続を 省略し、且つ４個のセル×４個のセルのブロックに対する付加的な第一レベルの 経路付けフライオーバーを有する状態を示している。 図５は図４と類似した図であるが、長さ４のフライオーバーを省略してあり、 且つ図１の１６個のセル×１６個のセルのブロック全体に対する経路付けフライ オーバー配列を示しており且つ長さ１６のフライオーバーのみが示されている。 図６は一行のセルを示すと共に図３及び４に示した近隣接続及び長さ４フライ オーバー配列を使用してどのようにして信号をセルのラインに沿って通過させる ことが可能であるかを示した概略図。 図７はチップの周囲に沿ってＩ／Ｏユニットが設けられておりＣＡＬ ＩＩア ーキテクチュアを実現した６４×６４セルアレイを示した概略図。 図８はＣＡＬ ＩＩアーキテクチュア装置のこの実施例の行及び列デコードユ ニット、制御及びグローバルＩ／Ｏユニット及びグローバルバッファを示した上 述した装置のブロック図。 図９はＣＡＬ ＩＩアーキテクチュアの上述した実施例を含むシステムの概略 図において使用されている図８に示したＣＡＬ ＩＩアレイに対する論理記号を 示した説明図。 図１０は図２の代表的区域において示されるセルのうちの１つの拡大概略図。 図１１は図１０に示したセルの機能ユニット４８により実現可能な機能を示し た説明図。 図１２は図１０に示した出力要素５０，５２，５４，５６の別の表示を示した 説明図。 図１３はスイッチへの相互接続を示した４セル境界におけるスイッチの概略図 。 図１４はスイッチへの相互接続を示した１６セル 境界におけるスイッチの概略図。 図１５は４セル境界において使用するスイッチング機能の概略レイアウト図。 図１６は図１５と類似しており且つプログラム用ビット信号への接続及びグロ ーバル信号を有する４セル境界において使用する拡張されたスイッチング機能を 示した説明図。 図１７は同様の概略図であるが１６セル境界において使用する好適なスイッチ ング機能に対する場合の説明図。 図１８は自動的にローカル信号をフライオーバーへ移動させるためのＮＯＲゲ ート回路を示した概略図。 図１９は図１８のＮＯＲゲートの一実現例を示した説明図。 図２０は本発明の好適実施例に基づく機能ユニットの第一バージョンを示した 説明図。 図２１は本発明の好適実施例に使用する機能ユニットの別のバージョンを示し た説明図。 図２２は本発明の好適実施例に使用する機能ユニットの更に別のバージョンを 示した説明図であって、このバージョンは入力選択乗算器の対称性を減少させた ものである。 図２３は図２０に示したものと類似した機能ユニ ットの別の実施例を示した概略図。 図２４は本発明に使用する２入力機能ユニットを示した概略図。 図２５は本発明に使用する３入力機能ユニットの概略図。 図２６ａは本発明のＦＰＧＡと共に使用される各パッドに対する好適な入力／ 出力アーキテクチュア構成を示した説明図。 図２６ｂは図２６ａに示したアーキテクチュア用の種々のＩ／Ｏブロックモー ドの表を示した説明図。 図２６ｃはユーザがプログラム可能なマルチプレクサによって幾つかの供給源 からグローバル信号をとることが可能な回路例を示した説明図。 図２６ｄは図２６ａの入力／出力アーキテクチュアにおいて使用されるスイッ チを示した概略図。 図２７ａはＣＡＬ ＩＩアレイにおける各セルのレジスタ又はノード出力へア クセスするための行及び列アドレス構成及びメモリマップを示した説明図。 図２７ｂは活性論理構造が埋め込まれているＲＡＭセルのアレイから構成され ているＲＡＭプログラム型ＦＰＧＡを示した概略図。 図２７ｃは制御格納部におけるワード境界を図示した図２７ｂに示したＲＡＭ プログラム型ＦＰＧＡの拡大説明図。 図２８は行デコーダ及び列デコーダがマッチレジスタによって置換されている ＲＡＭプログラム型アレイを示した説明図。 図２９は４，０９６個のセルを有するＣＡＬ ＩＩアーキテクチュアの一実施 例によって実現されるＦＰＧＡと共に使用するアドレスバスフォーマットの表を 示した説明図。 図３０は特定のモード値を使用することによって選択される制御格納部のエリ アを示した表を示した説明図。 図３１ａは制御格納部から読取られ且つそれへ書込まれるバイトがこの表に示 されるフォーマットを有する場合のセル経路付けモードを示した表を示した説明 図。 図３１ｂは特定のフォーマットで制御格納部から読取られ且つそれへ書込まれ るバイトを示したセル機能モードを図示した表を示した説明図。 図３２ａ，３２ｂ，３２ｃは、行アドレス及びワイルドカードレジスタ値の３ つの異なる組合わせによりアドレスされる行を示した各説明図。 図３３ａ，３３ｂ，３３ｃはスタンダードのアドレスデコーダで実現されるワ イルドカードマスク及びシフトレジスタアドレス用回路を示した各説明図。 図３４ａは読取サイクルで使用するワイルドカー ドレジスタと共に使用するマスクレジスタ及びアライメント（整合）ユニットを 示した概略ブロック図。 図３４ｂは図３４ａに示したマスクレジスタのスイッチのうちの１つの内部レ イアウトを示した概略図。 図３４ｃはシフト／マスク動作に続いて外部インターフェース上で右揃え形態 で提供されたビットを示した状態情報の表を示した説明図。 図３５は分離レジスタ技術を使用して例示的なアクセスにおいて検索される状 態アクセスビットを示した表を示した説明図。 図３６ａは図３４ａのものの別の構成を示した概略図。 図３６ｂは入力レジスタ及びマスクレジスタの幅が出力バスの幅よりも大きい 場合に図３４ａの回路がどのようにしてシステムをサポートするために拡張させ ることが可能であるかを示した説明図。 図３７は状態アクセスをサポートするために修正されている図２０に示したも のに類似した機能ユニットを示した概略図。 図３８は、制御格納部の複製したビットが制御格納部の通常のビットと同一の ビットライン上に存在することが可能な構成を示した概略図。 図３９は典型的な適用場面においてのＦＰＧＡと、 マイクロプロセサと、メモリ装置との関係を示した概略図。 図４０は本発明の一実施例に基づいてＦＰＧＡ上に実現した４ビット幅ＡＮＤ ゲートを示したＦＰＧＡアーキクチュアの概略図。 図４１は図４０に類似した概略図であるが、アレイの一列内に配列した１６個 のセルを有する４個の４セル×４セルブロック上に実現した１６ビット幅のＡＮ Ｄゲートの概略図。 図４２は汎用論理ブロックを形成するためにどのようにしてＡＮＤプレーンが 構成され且つＯＲプレーンと合体されるかを示したＰＡＬ型構造を示した概略図 。 図４３は２個の４セル×４セルブロックにおける５個のセルからなる１つの行 からの１ビットアキュムレータ構成を示した概略図。 図４４はルックアヘッドキャリィを有する３ビットアキュムレータを示した概 略図。 図４５は図４４に示したものと類似しているがより複雑な配列であるキャリィ ルックアヘッドを有する１６ビットアキュムレータを示した概略図。 図４６は単一の４セル×４セルブロックにおいて実現された４ビット同期カウ ンタの概略図。 図４７はフライオーバー経路付け資源を有する４ 個の４セル×４セルブロック上に実現した１６ビット同期カウンタの概略図。 図４８は２個の４セル×４セルブロックにおいて実現された１６：１マルチプ レクサであって３段の２：１マルチプレクサとして実現されている構成を示した 概略図。幾つかの好適実施例の詳細な説明 図１は本発明の好適実施例に基づくＦＰＧＡＩＯの一部を示した拡大概略平面 図である。複数個のセル１２がチップ上に直交する行及び列の形態の二次元アレ イの形態で配列されている。セル１２は４セル×４セルブロック１４に配列され ており、且つその４セル×４セルブロックは１６セル×１６セルブロック１６内 に配列されている。セルブロック１４は、そのセル境界におけるルーチング即ち 経路付け用スイッチ１８及び２０により定義されている。別のブロック１４は、 全ての境界におけるルーチング（経路付け）スイッチ１８により定義することが 可能である。図１から理解される如く、このようなルーチング即ち経路付けをス イッチするには２つのタイプがあり、即ち４セル×４セルブロックの間の境界を 形成するルーチングスイッチ１８と、１６セル×１６セルブロックの間の境界を 形成するルーチング スイッチ２０とである。ルーチングスイッチ１８及び２０は、種々のワイヤ即ち 配線及びセル１２の間の説明を与える。これらの異なるタイプのルーチングスイ ッチの構造及び機能については後に詳細に説明する。 図２は図１において点線の輪郭で示したエリア即ち区域２１の拡大部分を示し ており、その全てのルーチング即ち経路付け資源が示されている。図２，３，４ ，５を参照して説明するように、セルを互いに接続することが可能な３つの主要 な方法が存在している。図３において最もよく示される如く、第一レベルにおい ては、近隣の（近接する）セルは近隣相互接続２２及び２４によって互いに相互 接続される。これは上述したＣＡＬ Ｉアレイの構造である。図２及び４におい て示される如く、各４×４ブロック１４においては、付加的なワイヤ即ち配線乃 至は導体２６，２８，３０，３２（以後、長さ４フライオーバーと呼称する）が 近隣相互接続間のルーチング即ち経路付けを行なう。４個のセルを有する各行又 は列に対して、２つの長さ４フライオーバーが存在している。図４においては、 セルの各行又は列に対する各対のフライオーバーは該セルの片側に示してあり、 一方図２においては、それらのフライオーバーはセルの１つの行又は列の両側に 位置されている。 セルブロック１４における図２及び４に示したセルの最も上側の行においては、 長さ４フライオーバー２６及び２８が設けられている。長さ４フライオーバー２ ６は東の方向において信号を導通させ、且つ長さ４フライオーバー２８は西の方 向において信号を導通させる。垂直方向のフライオーバー３０（北）及び３２（ 南）は、４セル×４セルの各列に対して設けられており、従って４×４アレイ内 の各セル１２は、近隣相互接続２２，２４を有するのみならず、長さ４フライオ ーバー２６，２８，３０，３２のいずれかに対して相互接続することも可能であ る。図２から理解される如く、水平方向に配設されたフライオーバー２６（Ｅ） 及び２８（Ｗ）は、垂直方向のフライオーバー３０（Ｎ）及び３２（Ｓ）と同じ く、スイッチ１８と２０との間において相互接続される。 図２及び４に示した長さ４フライオーバーを有するセル１４の各４×４ブロッ クは、それ自身が、繰返し可能なセルとして考えることが可能である。各セルが 図４に示した如くその近くの近隣乃至は隣接するセルと通信する複数個のセルか らなるアレイを形成することが可能である。このアレイにおける各位置において 、２本の長さ４ワイヤ（配線）と１本の長さ１ワイヤ（配線）とが設けられてお り、それ らの対は反対方向における近隣の即ち隣接するセルへパスしている。従って、こ の４セル×４セルブロックからなるアレイは、その最も近くの隣りのものへ出力 を供給するために４つの指向付けされたワイヤと、その４つの隣りのものから信 号を受取るための４本のワイヤと、４つの方向に指向付けされた長さ４ワイヤか らの入力を受取るための４本のワイヤとを有している。 同一の態様で、１６×１６アレイの場合には、長さ１６ワイヤ３４，３６，３ ８，４０を図２及び５に示した如くに、長さ４ワイヤと同一の態様で付加するこ とが可能である。図２は図１に示した１６×１６アレイの一部のみを表わすもの であるが、それは長さ１６フライオーバー３４，３６，３８，４０を包含してい る。これらの長さ１６フライオーバーは水平方向及び垂直方向の両方である。こ の例示は図５に最もよく示されており、それは４セル×４セルブロックを図示し ており且つ図４に示した構成よりも一層高いレベルにおけるものである。各ブロ ックは４つの行のセルと４つの列のセルとを有しており、各行のブロックに対し て４つの東長さ１６フライオーバー３４が存在しており、そのブロックにおける 各行のセルを接続するための１つの長さ１６フライオーバーが存在している。そ のことは西、北、 南長さ１６フライオーバーに対しても同じことが言える。図２から理解される如 く、水平及び垂直方向長さ１６フライオーバー３４，３６，３８，４０は、一層 大きな境界スイッチ２０の入力及び出力であり且つより小型の４セル×４セル境 界スイッチ１８への入力である。長さ１６フライオーバーのいずれかから個別的 なセル１２への直接的な接続は存在していない。 明らかに、このプロセスを１６セル×１６セルブロックの一層大きなスイッチ ２０で繰返すことが可能である。１６セル×１６セルブロックの場合には、スイ ッチ２０において、各方向において３本のワイヤが設けられており、例えば、３ 本が東の方向に出ており、３本が西の方向に出ており、３本が東の方向へ入って おり、且つ３本が西の方向に入っている。次のステップは、６４×６４セルブロ ックであり、その場合に、図示していないスイッチは、隣り同士のブロックの間 の各方向において４つの接続を有している。上述した配列は、図３に示した簡単 なアレイの上に構築した階層的セル型アレイを定義しており、長さが階層の各レ ベルにおいて４の係数でスケール即ち拡縮する多様なルーチング即ち経路付け資 源を有している。階層的アレイのレベルがＬとして表わされる場合には、図３（ 近隣相互接続のみ）に示 したセル型アレイの場合にはＬ＝Ｏであり、且つ階層の各段階においてアレイへ 適用されるスケール係数はＳとして表わされ、それは、本実施例においては、４ であり、与えられた階層レベルに対する基本的なセルにおけるフライオーバーワ イヤ長さ及びアレイブロック寸法（ブロックの側部長さ）はＳ^Lによって与えら れる。例えば、近隣相互接続アレイの場合には、４⁰＝１である。最も高いレベ ルのスイッチを除いて、レベルＬ境界スイッチ上のブロック間で全部で２（２Ｌ ＋１）本のワイヤに対する各方向において２Ｌ＋１本のワイヤが存在している。 最も高いレベルにおいては、該スイッチはより高いレベルへ接続するワイヤ即ち 配線を有しておらず、従ってその境界スイッチへ入るか又は出るワイヤは２（２ Ｌ）本である。通常、セルユニットにおけるＦＰＧＡチップの幅及び高さはＳ^L 数倍であり、尚Ｌは相互接続の最も高いレベルである。注意すべきことであるが 、Ｓ＝４の場合には、最大レベル数＝ｌｏｇ４チップ幅であり、この場合にチッ プ幅はチップ高さと等しいものと仮定しており、より少ない数のレベルを設ける ことが便利である場合がある。又、明らかなことであるが、Ｓ＝４がスケール係 数として特に魅力のあるもののように見えるが、例えばＳ＝２、Ｓ＝３、Ｓ＝５ 、Ｓ＝８等のその他の値を使用する ことも可能である。理解される如く、階層的スケーリングのプロセスは、異なる 接続を有する基本セルへ適用することが可能であるか、又はレベル０において基 本的繰返しユニットを表わす複数個のセルからなるクラスタ、即ち図３に示した 構成のもので開始することが可能である。 ルーチング即ち経路付け用資源の異なるレベルを設けることにより、ＦＰＧＡ アレイ上の１つの点から別の点（セルからセル）への経路付けのために必要なセ グメント数を最小とすることを可能とする。近隣接続のみを有するアレイ上で２ つの点即ちセルの間で直線経路が考慮される場合には、ルーチング即ち経路付け 用のセグメント数はそれら２つの点の間のセル数と等しい。それと対比して、図 ６に最もよく示される如く、階層的相互接続においては、セグメント数は、発生 源乃至は供給源セルと宛先セルとの間の距離の対数に比例する（及び数個のロー カルセグメント）。例えば、発生源がセル２にありそれからセル３を介してセル １２へ経路付けされる場合には、階層的ルーチング（経路付け構成に基づいてフ ライオーバーを介しての実効的距離は５であるが、近隣セルルーチング（経路付 け）距離は１０である。図７はＣＡＬ ＩＩアーキテクチュアを実現するチップ の６４セル×６４セル構成を示している。 注意すべきことであるが、長さ６４フライオーバー（レベル３）は設けられてい ない。何故ならば、単一の６４セル×６４セルブロックのみの場合には、それら はルーチング遅延において著しい減少を与えるものではないからである。 ＣＡＬ ＩＩ構成の場合には、アレイ内の全てのワイヤ即ち配線は指向付けが されており、且つ単一の発生源を有している。従って、３状態ドライバは使用し ていない。更に、アレイ内において、接続は完全に対称的であり、即ちアレイが 回転又は反射された場合に、その構成は不変のままである。これら２つの特性は 著しい利点を与えている。第一に、マルチソース即ち発生源が複数個のワイヤは 、付加的な柔軟性を可能とするものであるが、かなりの面積のオーバーヘッドが 必要となり、且つ異なるドライバが反対の値を同一のワイヤ即ち配線上に与えよ うとする場合に競合が発生する。競合は著しい電力散逸を発生し且つ装置を故障 させる場合がある。このことは、ＣＡＬ ＩＩの単一ソース即ち発生源の構成に よって解消される。第二に、アレイの対称性は、ユーザの設計をアレイ上へマッ ピングさせるＣＡＤソフトウエアを簡単化させ、且つアレイのより良好なる利用 を与えるために、これらの設計の階層的ブロックを回転又は反射させることを可 能とする。然 しながら、理解されるように、階層的スケーリングの原理は、対称的でないアレ イに対して有効に適用することが可能である。更に理解すべきことであるが、前 述した説明では単一ワイヤの場合についてのみ説明しているが、階層的スケーリ ング技術は、ワイヤをブロック間に走行するマルチビットバスで置換した場合に も同様に適用可能である。 図８は６４×６４ＣＡＬ ＩＩアレイのブロック図を示している。図８は、基 本的に、アレイのフロアプラン即ち間取図であり、且つＲＡＭ制御格納部をアド レスするための行デコーダ４０と列デコーダ４２と全部で１２８本のＩ／Ｏライ ンとが設けられていることを示している。更に、グローバル信号用のバッファ４ ４と、該グローバルバッファと関連したグローバルＩ／０４６とが設けられてい る。１２８本のＩ／Ｏラインのみならず１５本のアドレスラインと３２本のデー タラインとが設けられている。更に、４個のグローバル入力Ｇ１乃至Ｇ４と、リ セット入力及びユーザ入力の全てを強制的に高インピーダンス状態とさせるＦＨ Ｚ入力とが設けられている。 図９は図８に示したＣＡＬ ＩＩアレイ用の論理 用するスタティックＲＡＭ用のプログラミングイン ングモードを開始させ、且つ通常、それは大きなア 例えば本ＣＡＬ ＩＩアーキテクチュアの４０９６セル実施例等のチップのアレ イにおける単一のチップへアドレスし、且つアドレスされたチップに対してデー タを読取るか又は書込むために使用することが可能である。これらの信号に関す るタイミングは、５０ｎｓサイクル時間を有する例えばＨＭ６２８１２８（日立 ）等の一般的なＳＲＡＭパーツと互換性がある。ＳＲＡＭプログラミングインタ ーフェースは、リコンフィギュレーション即ち形態再特定のために必要とされる プロセササイクル数を最小とするために設計された付加的なハードウエア資源に よって補充されている。これらの資源は、初期的には非活性状態であり、従って 本装置はパワーアップ時には、正にＳＲＡＭのように見える。 図１０は図１及び２に示したＦＰＧＡのセル１２のうちの１つの拡大概略図で ある。第一に、このセル１２は８個の近隣相互接続を有するものとして示されて おり、それらのうちの２つは各々北、南、東及び西方向のセルに対して指定され ている。更に、セル１２は、更に、東及び西フライオーバー２６及び２８及び北 及び南フライオーバー３０及び３２へ も接続されている。セル１２内には機能ユニット４８が設けられており、且つセ ル１２内には夫々の近隣相互接続からの信号を受取るための種々のスイッチ５０ ，５２，５４，５６が設けられている。機能ユニット４８のＳＥＬＦ出力は、マ ルチプレクサ５０，５２，５４，５６を介して、夫々ラインＮｏｕｔ、Ｓｏｕｔ 、Ｅｏｕｔ、Ｗｏｕｔへ接続させることが可能である。又、セル１２においては 、機能ユニット４８は、近隣即ち隣接するセル及びフライオーバーから入力を受 取り且つ３つの出力Ｘ１，Ｘ２，Ｘ３を夫々発生する３つのマルチプレクサスイ ッチ５８，６０，６２からの入力を受取る。 機能ユニット４８はその１つが各セル１２内に存在しており、２つのブール変 数Ａ及びＢの任意の組合わせ関数を実現することが可能である。更に、機能ユニ ット４８は幾つかの３入力関数のうちの１つ、即ち真又は反転入力を有する２対 １マルチプレクサか、又は真又は反転したクロック、データ及びリセット入力を 有するＤ型エッジトリガ型フリップフロップ等の関数（機能）を実現することが 可能である。これらの機能は図１１に図示してある。 上述した如く、各セル１２は４つの近隣入力と且つ４つのフライオーバーから の入力とを有している。図１０から理解されるように、いずれかの近隣入力 はマルチプレクサ５８，６０，６２を介して機能ユニット入力Ｘ１，Ｘ２，Ｘ３ のうちのいずれかへ接続させ、次いでプログラマブルマルチプレクサ５０，５２ ，５４，５６を介してセル近隣出力Ｎｏｕｔ，Ｓｏｕｔ、Ｅｏｕｔ，Ｗｏｕｔへ 接続させることが可能である。セル機能ユニット出力は制御格納部内の１個のビ ットを読取ることにより外部装置へ与えることが可能である。このことは、アプ リケーションがＣＡＬ ＩＩ計算からの結果を読取ることを可能とする。更に、 該アレイ上で実現した回路内のレジスタ値は制御格納部へ書込みを行なうことに よりセットすることが可能である。垂直方向に隣接したセルは、ＲＡＭ内の隣接 したビットラインへ接続した状態アクセスビットを有しており、このことは、Ｃ ＡＬ ＩＩアレイ内に実現されたユーザの設計のレジスタを８ビット、１６ビッ ト又はデータバスの選択した幅にしたがって一度により多くのビットを読取り且 つ書込むことを可能とする。従って、理解させる如く、ＣＡＬ ＩＩアレイアー キテクチュアは、オペランドをメモリ位置へ書込むことが可能であり且つ結果を メモリ位置から読取ることが可能な「活性メモリ」モデルの計算を実効的にサポ ートしている。 １個のセルと関連したルーチング即ち経路付けは、 添付の図面の図１２，１３，１４を参照して最もよく説明することが可能である 。図１２は、図１０に示した如く、セル１２内に設けられた基本的なルーチング 即ち経路付け用の資源を示している。「ＳＥＬＦ」という記号は、設計によって 要求される論理演算を実施する機能ユニット４８の出力を示している。従って、 理解されるように、セル内においては、ルーチング即ち経路付けはＮｏｕｔ、Ｓ ｏｕｔ、Ｅｏｕｔ，Ｗｏｕｔの夫々への信号のルーチング即ち経路付けを行なう ために４個の４：１マルチプレクサ５０，５２，５４，５６を必要としている。 これらのマルチプレクサの各々は、機能ユニット４８からＳＥＬＦ信号を受取り 、従って各マルチプレクサは他の３つの方向のうちの１つからの信号の経路付け を行なうことが可能であり、即ち、マルチプレクサ５６（Ｗｏｕｔ）の場合には 、出力は北、南、東又はＳＥＬＦのいずれからくることが可能である。同様に、 他のマルチプレクサは夫々の出力を与えるために種々の他の入力から選択するこ とが可能である。これらのマルチプレクサをＣＭＯＳ技術で実現する場合は米国 特許第５，２４３，２３８号（ＣＡＬ Ｉ特許）に開示されており、アレイ内の その他の全てのマルチプレクサはこの技術を使用して実現することが可能である 。 階層における次のレベルにおいて、即ち４セル×４セルブロックの接続部にお いては、別のスイッチング機能が設けられねばならない。このことはスイッチ１ ８を図示する図１３において最もよく理解される。図１３はスイッチ１８の潜在 的な入力及び出力を示している。スイッチ１８は水平方向の東／西へ向かう信号 のみを取扱うが、垂直方向の信号に対するスイッチは同一である。スイッチ１８ は６個の入力を有しており、即ちセル１２からの２個の入力と、長さ４東及び西 フライオーバーからの２個の入力と、東及び西長さ１６フライオーバーからの２ 個の入力である。４×４境界は近隣境界とアレイ内の同一の位置において発生す るので、スイッチ１８が直接的な近隣接続と一層長いワイヤ即ち配線に対する付 加的な接続を有することが効果的である。近隣ワイヤと一層長いワイヤの両方を 包含することにより、近隣接続のみを使用する設計を付加的なスイッチングユニ ットを使用することなしに階層的アレイ上へマッピングさせることが可能である 。一般的に、アレイ内のレベル「Ｌ」における１個のスイッチの出力はレベル「 Ｌ−１」における１個のスイッチの出力の「数％」（即ち包含している）である 。図１３に示される如く、一層長い長さ１６ワイヤをより低い階層レベルに役立 つスイッチ１８と接続させるこ とが便利である。一層高いレベルの階層を使用するより大きなアレイにおいては 、長さ６４又はそれより長いワイヤを該スイッチへの入力として設けることも可 能である。然しながら、スイッチに対する階層を４セル境界において保存するた めに、唯一の出力は長さ１（近隣即ち隣接）及び長さ４信号である。 図１４は１６セル×１６セルブロック（図１及び２参照）の境界に位置された スイッチ２０上のスイッチング機能の入力及び出力を図示している。１６×１６ 境界も４×４セル境界において発生するので、アレイの階層及び規則性を保存す るために、１６セル境界スイッチは、４セル境界スイッチのルーチング即ち経路 付け順列の全てを提供するが、長さ１６ワイヤ（配線）に関する付加的なオプシ ョンも提供するように配列されている。このことは、図１４に示した配列（構成 ）によって図示されている。図１４において、階層は１６×１６ブロックで停止 し、且つ長さ６４ワイヤは存在しない。然しながら、より大型の実施例において は、より長いワイヤを使用するスイッチを設けることが可能である。 図１５は４セル境界において使用する好適なスイッチング機能を図示している 。該スイッチは対称的であるので東、西、北及び南は同一であり、従って東及び 西スイッチング機能についてのみ図示してあ る。スイッチ１８は２個の３：１マルチプレクサ（即ち、東及び西セル用）及び 東フライオーバー（４）及び西フライオーバー（４）用の２つの５：１マルチプ レクサを有している。図１及び２を参照すると、スイッチ１８がブロック間の東 ／西境界において物理的に存在していることが明らかである。後に図２６ａを参 照して説明するように、Ｉ／Ｏパッドへの接続を取扱うために、アレイのエッジ 即ち端部において同様のスイッチが存在している。 図１６は図１５に示したものと同様のスイッチング機能を図示しているが、そ れはグローバル信号を取扱う。図１６のスイッチ１８ａは、図１２に示したもの と同一の東及び西セルを駆動するためのマルチプレクサを有している。然しなが ら、８：１マルチプレクサ７２，７４は、隣りの東及び西セル、長さ４東及び西 フライオーバー、長さ１６東及び西フライオーバー信号からの入力、及び、付加 的に、水平方向のグローバルＧ１及びＧ２及び定数Ｏ信号からの３つの入力を受 取る。簡単化のために図示していないが、垂直方向の信号に対して使用される対 応するスイッチは２つの垂直なグローバル信号Ｇ３，Ｇ４を有していることが理 解される。そうでない場合には、垂直方向の信号に対するスイッチ１８ａは水平 方向のスイッチ１８ａと同一である。３個のＲ ＡＭ制御型パストランジスタを使用して簡単に実現することが可能であるので、 ８：１マルチプレクサが好適である。然しながら、付加的なマルチプレクサ入力 を受付けることの可能な実施例においては、４つのグローバル信号Ｇ１，Ｇ２， Ｇ３，Ｇ４は、全て、フライオーバーマルチプレクサへのマルチプレクサ入力と して与えられる。 ４セル及び１６セル境界スイッチを横断しての１つのセルから隣りのセルへの ルーチング（経路付け）遅延が無視可能なものであることが望ましく、従って、 これを達成するためには、隣り同士のセルを接続させるマルチプレクサへのソー ス即ち発生源（入力）の数は最小とせねばならない。 図１７は１６×１６セル境界において位置されたスイッチ２０を図示している 。前と同じように、東／西方向用のスイッチ２０のみが示されているが、対称性 のために北／南方向における信号の導通のためには同様のスイッチ２０が必要で あることを理解すべきである。スイッチ２０は６個のマルチプレクサを有してお り、即ち近隣配線を駆動するための２個の４：１マルチプレクサ７６及び７８と 、長さ４フライオーバーを駆動するための２個の８：１マルチプレクサ８０及び ８２と、長さ１６フライオーバーを駆動するための２個の７：１マルチプレクサ ８４ 及び８６である。該８：１マルチプレクサ及び７：１マルチプレクサは、更に、 長さ４フライオーバー及び長さ１６フライオーバーからの入力を受取る。図１６ の形態の長さのスイッチに加えて、スイッチ２０は、長さ１６フライオーバーを 駆動するための対応するマルチプレクサに対して付加的な接続を有している。図 １７においては、マルチプレクサ８４及び８６におけるＢＩＴ信号はＲＡＭビッ ト線からのものである。対応する北／南スイッチは、マルチプレクサ８４及び８ ６におけるＢＩＴラインの代わりに、ＲＡＭからのワード（ＷＯＲＤ）ラインを 有している。 図１５乃至１７に示してあり且つ４セル×４セル及び１６セル×１６セル境界 について上述したスイッチは、必要な場合には、より大型のアレイにおいて使用 するために拡張させることが可能である。スイッチにおける各マルチプレクサへ 何が接続されているかを決定するための適宜の規則は、階層におけるレベルＬに おいての信号を出力するマルチプレクサは以下のものからの入力を有するべきで ある。即ち、 （１）レベルＬ＋１が存在する場合には、レベルＬ＋１におけるマルチプレク サ出力と同一及び反対方向に移動する信号、 （２）レベルＬにおけるマルチプレクサ出力と同一の方向に移動する信号、 （３）レベルＬ−１，Ｌ−２，等からレベル０までのレベルにおいて同一及び 反対方向へ移動する信号。 更に理解すべきことであるが、これが唯一可能な規則ではなく、且つ階層アレ イにおいて使用することの可能な多数の可能なスイッチング機能が存在している 。この場合に存在するスイッチに対する多くの可能な修正は当該技術者にとって 自明なものである。１つの変形例は、垂直方向のエッジ即ち端部からの入力を与 えることにより該スイッチ内に９０゜の回転を与えることである（スイッチ自身 におけるエキストラな経路付け資源に関連して付加的なセレクタ及び該マルチプ レクサへの入力信号の異なる選択を介して）。別の変形例は１８０゜ラップアラ ウンドオプションを取除くことである（例えば、東長さ４フライオーバー出力へ の西隣り入力の除去）。 階層的ＦＰＧＡによって与えられる付加的な経路付け資源は４つの別々の態様 で使用することが可能である。 （１）ユーザが最も低いレベルで設計し、ＦＰＧＡハードウエアがより長いワ イヤを選択する。 より長い接続が使用可能であることを無視し簡単な近隣 即ち隣り経路付けモデルを使用してユーザが設計を行なうことが可能である。Ｆ ＰＧＡにおけるハードウエアは、１本のフライオーバーの全長にわたり延在する １行又は１列のセルにわたる真直ぐな一連の接続の上に信号が配置された時を検 知し、且つ該信号をそのフライオーバー上に配置させる。 （２）ユーザが最も低いレベルで設計をし、ＣＡＤソフトウエアがより長いワ イヤを選択する。 この場合には、低レベルＣＡＤソフトウエアが、新たな経路付 け用資源から利益を得ることの可能なレイアウト内のネットを自動的に検知し、 且つ設計を高速化させるためにそれらを利用する。この方法では、フライオーバ ーワイヤは、しばしば、セル型アレイ内の同一の位置における隣りの接続と同一 の信号を担持する。より長い長さの冗長配線を付加することはそのソフトウエア にとって容易であり、且つ与えられたＦＰＧＡチップによって与えられる経路付 けのレベル数とは独立的であり、従って異なるチップ間の設計移植性を与える。 （３）ユーザが全てのレベルで設計し、ＦＰＧＡハードウエアが、使用可能で あり且つ制御格納部がそれらが使用されていないことを表わす場合には、一層長 いワイヤを選択する。 この場合には、ＦＰＧＡハードウエアは適切である場合に は一層長いワイ ヤを使用するが、幾つかの長いワイヤはユーザによって既に取られている場合が ある。この場合には、ハードウエア（エキストラなＮＯＲゲート入力、上述した 図１８参照）は、制御格納部ビットが一層長いワイヤが未使用であるとマークを 付けたか否かを検知せねばならない。一実施例においては、ユーザが自動的な長 尺ライン選択をディスエーブル即ち動作不能状態とさせるためのエキストラなビ ットが設けられている。 （４）ユーザが長尺ラインの選択を制御する。ユーザは、一層長いワイヤを包 含するプログラミングモデルを使用して設計を行なうことが可能であり、且つエ キストラな経路付け資源に対して明示的な割り当てを行なう事が可能である。こ のような実施例においては、ハードウエアによる長尺ラインの自動的選択は与え られない。この実施例の場合には、装置内の種々のライン上へ信号の配置を最適 化させるＣＡＤソフトウエアを選択することが可能である。 ワイヤを効果的に一層長い経路付け資源へ転送させることが可能である完成さ れた設計における場所を検知するためにＣＡＤソフトウエアを使用することが効 果的である。このような場合はユーザの設計の８つのサブユニットであってそれ ら自身がより短い接続を使用せねばならない２つのサブユニットが 並列して配置される場合に発生する場合がある。冗長な配線を設けること、例え ば長さ４及び長さ１６の両方のフライオーバー上に設けられることにより速度が 増加される。又、４本のより短いワイヤに対して１本の長いワイヤを置換させる ことにより速度が増加され、且つそれらのより短いワイヤをその他の使用のため に自由な状態とさせる。ハードウエアがより長いワイヤを選択 本チップは、いつより長い経路付け資源を使用するかを決定する特別の回路を 包含することが可能である。例えば、論理ゲートは、４個の隣りの相互接続を貫 通する経路がいつ使用されるかを検知し、次いで、自動的に長さ４フライオーバ ーを介しての信号の経路付けを行なうことが可能である。このハードウエアオプ ションは更なる移植性を与える。ある会社が一層長いワイヤを自動的に選択する ために一層長いワイヤと関連する論理ゲートとを付加することにより既存のチッ プの新たな「高速」バージョンを製造する場合には、既存のユーザ設計は、ユー ザにより何等の変更又は努力を必要とすることなしに、これらの高速チップ上で 実現させる事が可能である。更に、一層長い経路付けワイヤの直接的なハードウ エア選択はＣＡＤソフトウエアを簡単化させ、それをより高速で稼動することを 可能とする。より高速 の経路を自動的に選択するチップハードウエアは、長い経路付けラインの先天的 な決定が困難である動的にＦＰＧＡチップを再プログラムする適用場面に対して 特に魅力があるものである。長尺ラインの自動選択は、２個のＲＡＭセルの状態 を検知し且つマルチプレクサを「真直に貫通する」（例えば、北から南」経路付 けに対応して０を出力するために４：１マルチプレクサにおいてＮＯＲゲートを 使用していた米国特許第５，２４３，２３８号に開示した技術の拡張である。 図１８は４×４ブロックにおける４つの隣接した近隣相互接続を介しての経路 を特定するユーザの設計に応答して自動的に長さ４フライオーバーを使用するＮ ＯＲゲート回路を示している。ＲＡＭセルＭ１及びＭ２の両方が論理０を担持し ており、西からの信号が東経路付けされるべきであることを表わしていることを 検知するセル１２−１の部分が示されている。セル１２−２乃至１２−４内にお いて対応する部分が存在しているが、簡単化のために省略してある。ＯＲゲート ＯＲ１は、ＲＡＭセルＭ１及びＭ２の両方が論理０を担持する場合にのみ論理０ を出力する。論理セル１２−２乃至１２−４を制御するための対応するＲＡＭセ ルの全てが論理０を担持する場合には、４つの論理０信号がＮＯＲゲートＮ ＯＲ１へ入力され、ＮＯＲゲートＮＯＲ１をして論理１を出力させる。スイッチ １８−１及び１８−２は長さ４フライオーバーを自動的に選択する回路のみを示 している。スイッチ１８−１内に位置されたマルチプレクサＭＸ１は、ＮＯＲゲ ートＮＯＲ１の論理１出力によって制御され、その入力信号をフライオーバーラ イン１３４上に配置させる。スイッチ１８−２内のマルチプレクサＭＸ２は、Ｎ ＯＲゲートＮＯＲ１からのこの論理１に応答して、ライン１３４上の信号をパス 即ち通過させるべく制御される。従って、スイッチ１８−２は、入力信号ＩＮが セル１２−１乃至１２−４を介して経路付けがされた場合よりも、一層速く出力 信号ＯＵＴを与える。 図１９はマルチプレクサＭＸ１及びＭＸ２内へセル１２−１乃至１２−４を介 して延在する単一のメタルワイヤ１９１として使用可能な図１８のＮＯＲゲート ＮＯＲ１の実現例を示している。４つのＯＲゲートＯＲ１はそれらの夫々のセル 内に物理的に位置させることが可能であり、従って図１８のＮＯＲゲートのレイ アウトは非常にコンパクトである。４つの位置のうちのいずれか１つにおいてプ ルダウンさせることが可能なトランジスタを具備するエキストラなワイヤ及びプ ルダウン信号が存在しない場合に該ワイヤを高状態へプルすべく作用する該ワイ ヤ の端部におけるＰ型装置を使用するスタンダードなプル技術を使用して付加的な ＮＯＲゲートを実現させることが可能である。幾つかのプルダウン及び１つのＰ 型プルアップを使用することは、主要なオーバーヘッドがフライオーバーと並列 して経路付けされた単一のメタルワイヤである分散型レイアウトを可能とする利 点を有している。 ４入力ゲートＮＯＲ１からの信号は、セル１２−１乃至１２−４へ供給するこ とが可能であり、従って機能ユニット４８入力（図１０参照）は、近隣相互接続 ではなくフライオーバー入力を使用する（例えば、マルチプレクサ５８はライン Ｗの代わりにラインＷ４からのＸ１信号を選択するようにプログラムすることが 可能である）。同様の態様で、この技術をスケールアップさせて、同一の方向に 走行する長さ１６フライオーバーの下での４個の長さ４フライオーバーからなる グループ上で伝播する信号を検知することが可能である。このことは、別の４入 力ゲート、例えばＮＯＲゲートであって、４つの４入力のＮＯＲゲートＮＯＲ１ の出力を入力としてとるゲートを使用して達成される。この別のＮＯＲゲートの 出力は、長さ１６フライオーバーの両側におけるスイッチへ供給させることが可 能であり、信号経路付けに対してより高速の長さ１６フライオーバー 経路が使用されることを確保することが可能である。このＮＯＲゲート出力は、 更に、中間の長さ４フライオーバーへ供給し、そのより高速の経路から直接的に 信号をとることを可能とすることが可能である。 フライオーバーのハードウエア選択は、ユーザにとって透明即ちユーザが関知 するものではなく、ユーザは自動的に高速のチップの利点を得、且つそれはより 簡単なプログラミングモードとなる。この技術は階層のより高いレベルにおける ブロックに対しての一層長いワイヤ、即ち長さ６４又は長さ２５６フライオーバ ーに対して直接的に拡張させることが可能である。この技術は、フライオーバー が４以外の係数でスケールされる場合にも適用することが可能である。同様の技 術は、経路付け資源を補充するために「ショートカット」経路が設けられる他の 区域において使用することが可能である。ワイヤ長さのユーザ制御 ユーザは、更に、一層長いワイヤを包含するプログラミングモデルを使用して 設計し、且つエキストラな経路付け資源に対して明示的な割り当てを行なうこと が可能である。この場合には、セル型アレイ内の同一の点における種々のレベル の相互接続に対して異なるネットを割り当てることによって、エキストラな密度 及びエキストラな速度が得られる。例 えば、ＣＡＤソフトウエアは、サブユニット内のローカルな相互接続を乱すこと なしに、そのサブユニットにわたって信号を担持するための長さ１６ワイヤを選 択することが可能である。一層長いワイヤを包含し且つエキストラな経路付け資 源へ明示的な割り当てを行なうプログラミングモデルを使用する設計スタイルの 場合には、ユーザ設計のブロックは、そのアレイ内の４セル又は１６セル境界上 に整合される必要がある場合がある。近隣（隣接）ワイヤを一層長いワイヤで置 換する場合には、タイミング及び電力消費を変化させる場合があり、これらの変 化はユーザにとって不所望である場合がある。長尺ライン置換のユーザ制御を可 能とするために、制御格納部へ付加的なビットが付加されており、且つ一層長い ワイヤの自動的な付加を可能とするためにはそのビットがセットされねばならな い。セル１２の機能ユニット４８、幾つかの実施例 図２０は、対応する公開されたＰＣＴ出願ＷＯ９０／１１６４８（米国特許第 ５，２４３，２３８号と均等）において開示されているが付加的な機能を有する 機能ユニットの機能を実現することの可能なマルチプレクサをベースとした機能 ユニットの概略ブロック図を示している。ＣＡＬ Ｉアーキテクチュアを実現し たＣＡＬ １０２４チップでの経験に よれば、２つの新たなセル機能、即ち２：１マルチプレクサ及びクリアを具備す るＤレジスタを包含することが望ましい。これらは両方とも３入力関数である。 セル型論理構成体におけるキャリィ伝播を高速化させるためにマルチプレクサを 使用することは文献において公知であり、例えば、高速キャリィ伝播繰り返しネ ットワーク（Ｆａｓｔ Ｃａｒｒｙ−Ｐｒｏｐａｇａｔｉｏｎ Ｉｔｅｒａｔｉ ｖｅ Ｎｅｔｗｏｒｋｓ）」、ドメニコ・フェラリ、ＩＥＥＥ・トランズアクシ ョンズ・オン・コンピューターズ、Ｖｏｌ．Ｃ１７、Ｎｏ．２、１９６８年８月 、及び欧州特許出願第９１３０４１２９．９、ザイリンクス インコーポレイテ ッド、「高速キャリィ用論理構成体及び回路（Ｌｏｇｉｃ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｃｉｒｃｕｉｔ ｆｏｒ Ｆａｓｔ Ｃａｒｒｙ）」、１９９１年１ １月１３日公開、公開番号第０４５６４７５Ａ２等に記載されている。マルチプ レクサ機能は、加算器及びカウンタ回路を構築するのに有用であり、且つＤレジ スタはラッチの代わりにＴＴＬ型のＤレジスタに対して多くのユーザの表示した 選択を遂行する。両方の機能ともオリジナルのＣＡＬ １０２４部分に対して検 討された。ＣＡＬ １０２４アーキテクチュアの中に３入力関数を包含させるこ との１つの問題は、関数（機能） 入力として４つの近隣入力を選択することが可能であるに過ぎないということで あった。このことは、３入力関数（機能）の場合には、入力が４つの近隣方向の うちの３つからくることが必要であり、そのことは経路付けを行なうことにのみ 隣接するセルを必要とすることなしに達成することは困難である。経路付けを行 なうことにのみ１個のセルを使用することは密度を減少させる。ＣＡＬ ＩＩの 新たな経路付けアーキテクチュアの場合には、長さ４フライオーバーを機能ユニ ット入力として使用することが可能であり、全部で８個の可能な入力を提供する ということが魅力的である。付加的なフライオーバー経路付け資源があるという ことは、３入力関数を使用することが可能であり且つ密度を維持することが可能 であることを意味している。 図２０は２入力マルチプレクサ及びクリアを具備したＤレジスタを容易にサポ ートすることの可能な図１０に示した機能ユニット４８の一実施例を示している 。機能ユニット４８は３個の８：１マルチプレクサ５８，６０，６２を有してお り、その各マルチプレクサは８個の入力を受取る。これら８個の入力は、４つの すぐ隣りに隣接するセル及び北（Ｎ４）、南（Ｓ４）、東（Ｅ４）、西（Ｗ４） 長さフライオーバーからのものであり、且つマルチプレクサ ５８，６０，６２は夫々出力Ｘ１，Ｘ３，Ｘ２を与える。これら３つの出力Ｘ１ ，Ｘ２，Ｘ３は夫々２：１マルチプレクサ９４，９６，９８へ供給され、これら のマルチプレクサ９４，９６，９８はＸ１，Ｘ２，Ｘ３の条件付き反転信号を供 給する。更に３つの出力Ｙ１，Ｙ２，Ｙ３が形成され、それらはＹ１マルチプレ クサの出力によって制御される別の２：１マルチプレクサＦへ供給される。従っ て、理解されるように、機能ユニット４８は制御格納部によるのではなくデータ 信号（Ｙ１の出力）によって制御されるセル内の唯一のマルチプレクサである２ ：１マルチプレクサＦに基づいている。２つの変数の全てのブール関数を実現す るばかりか、この２：１マルチプレクサＦは、真又は反転された入力変数で直接 的に使用することが可能である。後に説明するように、この２：１マルチプレク サ機能（関数）は、加算器キャリィ遅延を包含する多様な回路において有用なも のである。図１１は、図２０によって実現される２入力ブール関数及び３入力（ ２個のデータと１個の制御）マルチプレクサ及び３入力Ｄレジスタ機能を示して いる。２：１マルチプレクサをベースとした機能ユニットを使用して組合わせ論 理関数を発生することは公知であり且つ前述したＣＡＬ Ｉ出願に開示されてい る。機能ユニット４８はＤ型 エッジトリガ型フリップフロップ１００を有しており、それはある論理関数を達 成することを可能としている。Ｄレジスタ１００は、マルチプレクサ９４からの 出力Ｙ１をクロック入力として受取り、マルチプレクサ９６からの出力Ｙ３をク リア入力として受取り、且つマルチプレクサ９６からの出力４２をデータ入力と して受取る。別の実施例においては、フリップフロップ１００はＹ３へ接続され たイネーブル入力を有しており且つクリア入力を有していない場合がある。一方 、クリア入力を設け且つ全てのセルへ供給される特別のグローバルクリア信号へ 接続させることが可能である。Ｆマルチプレクサは、図２０に示した如く、これ らの同一の３つの信号を受取る。Ｆマルチプレクサの出力及びＤフリップフロッ プ１００の出力（Ｑ）は別の２：１マルチプレクサ１００に供給され、その出力 は「ＳＥＬＦ」出力として命名されている。マルチプレクサ９８を介して機能ユ ニット出力への経路は、速度に関して最適化されており、且つ、可能な場合には 、ユーザの論理におけるクリティカルパス上の信号はＸ１又はＸ３に優先してこ の入力を使用する。 図２０に示した機能ユニットの場合には、既存のＣＡＬ １０２４チップ機能 ユニットを上回る３入力機能能力が得られる。このことは、部分的には、 機能ユニット４８への入力の対称性に起因している。何故ならば、マルチプレク サ８８，９０，９２を検査することにより理解される如く、近隣及び長さ４フラ イオーバーのうちのいずれかを機能ユニット入力の各々に対する資源として選択 することが可能だからである。この機能ユニット４８の２つの欠点は、８：１マ ルチプレクサによって発生される比較的大きな遅延と、クリア不可能なフリップ フロップを発生させるために定数０を強制的にレジスタのクリア入力へ与えるこ とができないという事実である。その代わりに、クリア入力に対する発生源は、 例えば、４×４セルブロック境界上のスイッチユニットのうちの１つを介しての グローバル信号からのものとすることが可能であるか、又は定数０を形成するた めに隣接するセルを使用することによって見つけだされねばならない。このこと は、長さ４フライオーバーワイヤに対する発生源として定数０を有することの更 なる利点である。 図２１は図１０及び図２に示したセル１２の全てにおける機能ユニット４８と して機能することの可能な別の機能ユニット１１４を図示している。機能ユニッ ト１１４は、レジスタクリア入力に対する定数発生源を与え且つ図２０の実施例 と同数の制御格納部ＲＡＭのビットを必要とする。更にもう１つの ビットがマルチプレクサ１２２を制御し且つ１つ少ないビットがマルチプレクサ １１８を制御する。然しながら、マルチプレクサ１１６，１１８，１２０を検査 することによって理解される如く、機能ユニット１１４は図２０の機能ユニット よりもその入力選択における対称性が少なくなっている。機能ユニット１１４に おける対称性の欠如は、設計を実現するソフトウエアを複雑化させ、その際に効 果的なＣＡＤツールを構成することを困難としている。前述した如く、マルチプ レクサ１１６，１１８，１２０は夫々３つの出力Ｘ１，Ｘ３，Ｘ２を与える。そ の他の構成は、マルチプレクサ１１８と２：１マルチプレクサＦとの間に４：１ マルチプレクサ１２２を設けた点を除いて、同一である。出力マルチプレクサ１ ２４はいまだにＹ１により制御されるＦマルチプレクサからの出力及びＤ型フリ ップフロップ１２１からの出力を受取る。 セル１２において機能ユニット４８として使用すべき機能ユニット１２６の更 なる別のバージョンを図２２に示してある。この設計においては、入力４：１マ ルチプレクサ１２８，１３０，１３２の対称性が更に減少されている。図２２の 魅力のある点としては、セル当たり３個のマルチプレクサではなくセル当たり１ 個のマルチプレクサへ接続されている 長さ４ワイヤ上のファンインが低いということ、及び機能ユニット自身を貫通し てのＸ２経路が高速であり、それが図２０の機能ユニットを上まって性能を改善 しているという点である。 図２３は同一の動作を実現する図２０の機能ユニットに関する別の変形例を示 している。付加的な２：１マルチプレクサ９５及び９７は、組合わせ関数マルチ プレクサＦを介してＳＥＬＦ出力へレジスタの経路付けを与えるＲＡＭの同一の ビットによって制御され、且つ２：１マルチプレクサ１０２が削除されている。 このユニットの利点は、組合わせ関数用の入力及び出力とＸ３入力との間のマル チプレクサの数が４から３へ減少されており、一方その他の全ての経路はいまだ に４個のマルチプレクサを必要としているということであり、従ってＸ３は図２ ０の機能ユニットよりもより多くの制御格納部ＲＡＭを必要とすることなしに、 機能ユニットを介して高速の経路を与えている。 図１８，２１，２２，２３に示したようなマルチプレクサをベースとしたスイ ッチング構成の性能は、それを実現するのに必要な面積を増加するという犠牲に おいてスタンダードの技術を使用して改良することが可能である。然しながら、 面積のコストが高いために、小さなサブセットのマルチプレクサを超 えて面積を増加させることは望ましいことではない。ユーザ設計における論理ゲ ートのネットワークにおいて入力と出力との間の最も長い信号遅延に対応するク リティカルパス（臨界的経路）は通常識別することが可能である。論理ゲートの ネットワークの性能を改善するためには、クリティカルパスに沿っての遅延を減 少させることが必要であり、その他の場所での遅延の減少は何等影響がない。組 合わせ論理のブロックを介してのクリティカルパスを自動的に決定し且つ遅延を 減少させるために高速の経路ハードウエアを使用してクリティカルパス即ち臨界 的経路を実現させることが可能なＣＡＤソフトウエアツールを使用することが可 能である。 図２４は参照番号１３３によって示したゲートをベースとした機能ユニットの 具体例を図示している。この場合においては、２個の８：１マルチプレクサ１３ ４及び１３６が設けられており、それらは出力Ｘ１及びＸ２を夫々与える。Ｘ１ 及びＸ２は、オプションによって、反転され、次いで４：１マルチプレクサ１３ ８がその結果得られる変数の４つの関数、即ちＡＮＤ、ＯＲ、ＸＯＲ、ＤＲＥＧ のうちの１つを選択する。機能ユニット１３３は、ＷＯ９０／１１６４８（米国 特許第５，２４３，２３８号）に記載されているようなＣＡＬ Ｉ ＦＰＧＡに おいて 使用されている機能ユニットのものと同様の２つの入力変数のみを有しており、 従って、セル機能（関数）として２：１マルチプレクサを実現することは不可能 である。この設計は、セル型アレイにおいて機能即ち関数を実現する場合にマル チプレクサをベースとした機能ユニットが唯一可能なものではないということを 示している。別の可能性としては、米国特許第４，８７０，３０２号で米国再発 行特許第３４，３６３号として再発行された発明者Ｒｏｓｓ Ｆｒｅｅｍａｎの 米国特許、「形態特定可能論理要素及び形態特定可能相互接続を具備する形態特 定可能電気回路（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｅｌｅｃｔｒｉｃａｌ Ｃｉｒｃ ｕｉｔ Ｈａｖｉｎｇ Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎ ｔｓ ａｎｄ Ｃｏｎｆｉｇｕｒａｂｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ）」に 記載されているように、Ｘ１及びＸ２によってアドレスされる４ビットＲＡＭル ックアップテーブルを使用する場合がある。 図２５は機能ユニット４８を実現するために機能ユニット１４０の別のゲート をベースとしたバージョンを図示している。機能ユニット１４０は、４：１マル チブレクサ１３８が近隣経路付けマルチプレクサと結合されて８：１マルチプレ クサ１４２，１４４，１４６，１４８となる点を除いて、図２３に 示したものと類似している。更に、８：１マルチプレクサ１４５はＸ３出力を与 え、それはインバータ１５０を介して通過される。更に、Ｄレジスタへ供給され るＹ３出力を発生するために２：１マルチプレクサ１５２が設けられており、且 つ制御格納部ではなくデータ信号Ｙ３によって制御される２：１マルチプレクサ １５６が設けられている。従って、５個の機能（関数）出力Ｚ₁，Ｚ₂，Ｚ₃，Ｚ₄ ，Ｚ₅が発生される。従って、この構成においては、セル１２はその入力変数（ Ｘ１乃至Ｘ３）の幾つかの異なる関数を同時的に計算することが可能であり、且 つそれらを隣りの出力（Ｎｏｕｔ，Ｓｏｕｔ，Ｅｏｕｔ，Ｗｏｕｔ）へ経路付け させることが可能である。幾つかの出力を提供するということは、加算器のよう な重要な機能即ち関数にとって効果的であるが、エキストラな制御メモリ及びよ り多くのチップ面積を必要とし、従って機能ユニット１４０は設計するのがより 困難である。１つの高速経路 図２０に示した機能ユニット４８のバージョンは、入力変数Ｘ１，Ｘ２又はＸ ３のうちの１つと機能ユニット出力ＳＥＬＦとの間の経路が、スタンダードな技 術を使用して速度に関して最適化されるか他の経路は最適化されない態様で構成 することが可能で ある。このような機能ユニット４８は、全ての入力経路が最適化される機能ユニ ット４８よりも必要とする面積は著しく少ない。ユーザ設計におけるクリティカ ルパス上の信号を、可能である場合に、機能ブロックに対して最適化されたＸ２ 入力を使用するために指向付けさせ、クリティカルパス信号が発生する遅延が最 小のものであることを確保することが可能であるようにソフトウエアをかくこと が可能である。このことは、組合わせ関数の入力を交換させることを可能とする 機能ユニットの対称的性質を利用してソフトウエアがユーザ設計に対して選択的 変化を行なわせるようにすることにより行なうことが可能である。図１１は図２ ０に示した機能ユニット４８の実施例から得られるＡ及びＢの論理関数を示して いる。例えば、ローカルセル内の機能ユニットマルチプレクサ５８，６０，６２ を駆動するＸ１，Ｘ２の発生源に対して変化を発生させることにより、Ｘ１＝Ａ 及びＸ２＝ＢであってＡがクリティカルパ ２であってＸ１＝Ｂ及びＸ２＝Ａへ変換させることが可能である。このような技 術は、Ｘ１及びＸ２を介しての遅延が両方とも等しく高速である場合の関数ユニ ットから得ることが可能な性能と同様の性能を殆どの回路が得ることを可能とし 、その場合の面 積に関するオーバーヘッドは著しく少ない。入力／出力構成 図２６ａは図８に示したＣＡＬ ＩＩアレイの実施例の入力／出力アーキテク チュアの概略ブロック図を示している。図２６ａの回路はチップの東側上に発生 する。セル１２のアレイのエッジ即ち端部において、プログラマブル即ち書込可 能な入力／出力（Ｉ／Ｏ）ブロック１１０が設けられている。各Ｉ／Ｏブロック １１０は、外部パッドへ接続されている。制御格納部ＲＡＭの３つのビットが各 Ｉ／Ｏブロックへ与えられて、入力スレッシュホールド電圧ＬＥＶＥＬを選択し 、パッドスリューレート（ＳＬＥＷ）を選択し、且つ入力プルアップ抵抗を与え る。この場合にはスリューレートとスレッシュホールド電圧レベルであるパッド パラメータに関して付加的な制御を獲得するか、又はスイッチ可能なプルアップ を与えるために付加的な制御格納部ビットを使用することにより柔軟性が増加さ れている。 チップの西及び東エッジに沿っての２つのセル１２−Ａ及び１２−Ｂ毎に１個 のＩ／Ｏブロック１１０が設けられており且つチップの北及び南エッジに沿って の２つのセル毎に１個の外部パッドが設けられている。この配列は、必要とされ るパッケージピンの数を減少させることによりコストを減少させると いう利点を有している。通常、図８に示した如く、幅広（１６乃至３２ビット） のバスが西及び東エッジへ接続されており、従ってこれらのバスをラッチするチ ップレジスタは垂直方向に配列され（後に詳細に説明する如く）、従ってホスト プロセサによって制御格納部インターフェースを介して効率的にアクセスするこ とが可能である。このパッドの割り当てに関する多くの変形例が可能であり、例 えば、全てのエッジ上の外部セル位置毎に１個のＩ／Ｏブロック及びパッドを設 け且つ２つの隣接したエッジ上においてセル毎に１個のパッドを設け且つ他の２ つのエッジ上の２つ又は４つのセル毎に１個のパッドを設ける場合等がある。 図２６ａに示したアーキテクチュアに関して、各Ｉ／Ｏブロック１１０はデー タ入力（ＯＵＴ）とイネーブル入力（ＩＮ）とを有しており、その各々はＣＡＬ ＩＩアレイの周辺部上のセル１２へ直接接続されている。同様に、Ｉ／Ｏブロ ック１１０は、セル１２−Ａ又はセル１２−ＢへのそのＩＮライン上、又は西長 さ４フライオーバーＷ４Ｂ又はＷ４Ａ又は西長さ１６フライオーバーＷ１６Ｂ又 はＷ１６Ａ上へ信号を供給することが可能である。同様に、Ｉ／Ｏブロック１１ ０はセル１２−Ａ又は１２−Ｂからのみならず東フライオーバーＥ４Ｂ，Ｅ４Ａ ， Ｅ１６Ｂ，又はＥ１６ＡからそのＯＵＴライン上において信号を受取ることが可 能である。従って、パッド出力（Ｉ／ＯブロックにおいてＯＵＴとして示してあ る）であるＩ／Ｏブロック１１０へのデータ入力はスイッチ１１２からのデータ を受取り、且つスイッチ１１２のＥＮ出力によってイネーブル即ち動作可能状態 とされる。この設計は、別個のＩ／Ｏ制御論理信号を取除くことによって、内部 アレイとオフチップとの間の遅延を最小としている。データ及びイネーブル入力 信号上に適宜の値を与えることにより（定数セル機能０及び１を使用することに より得ることが可能である）、Ｉ／Ｏブロック１１０は、図２６ｂのＩ／Ｏブロ ックモードテーブルに示した如く、入力、出力、双方向、又はオープンドレイン モードにおいて動作すべくプログラムすることが可能である。 図２６ｄは図２６ａのスイッチ１１２の一実施例を示している。図示した如く 、８個のマルチプレクサが設けられており、信号ライン及びフライオーバー長さ が図１５−１７に示したように符号が付けられている。従って、同一の信号に対 して同一の符号が使用されている図２６ｄの詳細な説明は割愛する。２つのセル からの６個の入力信号全てをサポートすることにより、データ及びイネーブル信 号をいずれ かのセルから発生させることを可能としており、ルーチング即ち経路付け上の拘 束条件によってパッドが使用されないことの蓋然性を少なくしている。付加的な 入力が設けられており、特に、イネーブルマルチプレクサへの入力としての定数 １及び０及びビットラインが設けられている。パッドが双方向パッドではなく入 力（ＥＮＡＢＬＥ＝０）又は出力（ＥＮＡＢＬＥ＝１）として機能すべき場合に 、定数値はイネーブル信号に対して特に有用である。データ信号上の定数値及び イネーブル信号上の計算された値は、オープンドレインプルアップ（ＩＮ＝１） 又はプルダウン（ＩＮ＝０）パッドを発生させる。然しながら、ＣＡＬ ＩＩア レイのＩ／Ｏアーキテクチュアは、エキストラなパッド制御論理を取除くことに より入力及び出力遅延を最小とすべく設計されており、従って、ＣＡＬ Ｉパッ ド制御アーキテクチュアと比較して著しく簡単化されている。 チップの北、南及び西側に対するＩ／Ｏ経路付けスイッチは、図２６ａ及び２ ６ｄに示した東経路付け用スイッチと同一の態様で派生される。 Ｉ／Ｏ信号に加えて、関連する外部Ｉ／Ｏパッドを有することのない位置にお ける入力及び出力信号は、ＦＰＧＡ上のプログラミング信号へ接続させることが 可能である（データバス、アドレスバス、モー はこれらの重要な外部信号をモニタするためにＦＰＧＡ上に回路を実現すること を可能としている。従って、ＦＰＧＡ上に実現された回路は、ステータス又は制 御メモリへの外部的読取及び書込を検知し且つ自動的にそれ自身クロック動作し て入力値を処理するか又は次の出力値を発生させることが可能である。 グローバル信号が与えられると、それらは、ＣＡＬ Ｉ配列の場合に従来行な われている如く、専用の入力パッドからのみならず、同一の態様でアレイのエッ ジにおける論理信号から駆動させることが可能である。従って、アレイのエッジ からの論理接続を使用することにより装置の柔軟性が増加され且つ付加的なチッ プ論理を取除くことを可能とし、そのことは部品数を更に減少させる。 図２６ｃはユーザがプログラム可能なマルチプレクサによってライン２０５上 のグローバル信号を４つの可能な発生源からとることが可能な例示的な回路を示 している。グローバル信号用の潜在的な種々の発生源の間での選択のためにプロ グラマブルマルチプレクサを使用することが可能であり、従って潜在的な発生源 の数はアレイ内のグローバルクロックラインの数より大きいものとさせることが 可能であ る。第一に、マルチプレクサ２０７は例えば、パッド２０６へ印加され、入力バ ッファ２０３によってバッファされ且つマルチプレクサ２０７へ供給されるクロ ック信号等の外部信号をとることが可能である。第二に、マルチプレクサ２０７ は、ライン２０４上の内部的に発生されるパワーオンリセット（ＰＯＲ）信号を 選択することが可能であり、その信号は電圧変動又はその他の理由によって与え ることが可能である。ユーザ論理を開始させることを可能とするためにパワーラ インにおける遷移を検知することにより自動的に発生されるリセット信号は、例 えばフラッシュＥＰＲＯＭ等の非揮発性制御メモリを使用するか又はＲＡＭ制御 格納部に対して低電圧データ維持モードをサポートするチップに対して特に有用 である。第三に、マルチプレクサ２０７は、内部又は外部オシレータを包含する ことの可能なカウンタ／タイマ２０９からの信号を選択することが可能である。 外部クリスタル又はその他のクロック発生源によって駆動されるプログラマブル 即ち書込可能なカウンタ／タイマは、ユーザ論理に対し柔軟性のあるクロックを 提供することが可能である。第四に、マルチプレクサ２０７は、ユーザの内部論 理によって発生され且つセル２０８の出力と、東長さ１６フライオーバーと、東 長さ４フライオーバーとからの Ｉ／Ｏブロック１１０−６によって選択された信号を選択することが可能である 。このようなグローバル信号はセル出力から駆動されるクロックとすることが可 能である。レジスタアクセス：制御格納部動作及びＦＰＧＡ形態再特定 ＣＡＬ ＩＩは、プロセサからユーザの回路内のノードへの直接アクセスをサ ポートしている。任意のセルの機能ユニット４８の出力（図１０参照）を読取る ことが可能であり、且つレジスタを実現すべくコンフィギュア即ち形態が特定さ れたセルの状態はプロセサにより書込むことが可能である。これらのアクセスは 、制御格納部インターフェースを介して行なわれ、且つユーザの設計に対して付 加されるべき何等付加的な配線ラインを必要とするものではない。これらのレジ スタのアドレスを行なう行及び列信号は、長さ４スイッチユニット内の発生源と して選択することが可能であり、従ってユーザ回路は、アクセスが行なわれたこ とを検知し且つ適宜の動作、例えば出力レジスタに対し新たな値を計算すること 又は入力レジスタ内へ配置させるべき値を処理することを行なうことが可能であ る。多くの適用例において、この内部ノードへのアクセスはそれを介してプロセ サへデータが転送されたりプロセサからデー タが転送される主要経路である。あるプロセサ適用においては、ＦＰＧＡ内のノ ードへアクセスするためにプロセサによって使用される唯一の方法である場合が ある。ユーザプログラマブルＩ／Ｏパッドは全く使われない場合がある。 プロセサとＦＰＧＡの内部ノードとの間での高帯域幅転送を可能とするために は、１メモリサイクルで最大３２ビットまでの完全なるプロセサデータワードを 転送することが必要である。この理由のために、ＣＡＬ ＩＩにおけるレジスタ 又はゲートアクセスビットはコンフィギュレーションビットとは別のデバイスア ドレス空間領域内へマップされる。図２７ａはこのアドレス空間のエリアのマッ ピングを示している。４，０９６個のセルを有するＣＡＬ ＩＩアーキテクチュ アの実施例においては、６４個の行と６４列のセルが設けられている。セル当た り１個の機能ユニットが存在するに過ぎないので、制御格納部における１個のメ モリセルは、１つのセル機能ユニット出力を表わすのに充分である。図２７ａは セル機能ユニット出力へアクセスするためにプロセサがアドレスすることを可能 とするメモリ空間を表わしている。１つのセル即ちセル１２−６−２３（６は行 を指定しており且つ２３は列を指定している）が拡大したセルとして示されてお り、それは前の図面 に示したセル１２と均等である。６ビット列アドレスＣＡ［０：５］はアクセス するためにセルの特定の列を選択する。１メモリサイクルでアクセスされるべき 全てのビットは同一の列のセル内に存在せねばならない。セレクトユニット２７ ５がこれらの行のサブセットを選択し外部データバスへ接続する。セレクトユニ ット２７５の幾つかの可能な具体例について図２８，３４ａ，３４ｅ，３５，３ ６ａ，３６ｂ及びラン長さレジスタの説明に関連して後に説明する。セレクトユ ニット２７５の利点は、従来技術の構成におけるメモリアレイ内の行又はワード とデータバス上のラインとの間の固定した関係がプログラマブル即ち書込可能な 関係で置換されているということである。行セレクトデコーダが行０乃至６３の うちの１つ又はそれ以上を選択し、且つプログラムされることによって選択され た値を読取り、それらをデータバスＤ［０：８，１６又は３２］へ印加し、又は データバス値を選択したメモリ位置へ書込む。 アレイ内の格納部操作及びデータのリコンフィギュレーション即ち形態再特定 の機能的動作について説明する。 図２７ｂはＲＡＭによってプログラムされたＦＰＧＡの模式的概略図であり、 それは、隣りのＲＡＭ セルによって制御される活性論理構成が設けられているＲＡＭセル１６０からな るアレイを有している。その論理構成は、ＦＰＧＡ上へマップされたアプリケー ションによって必要とされる場合に、信号スイッチング・関数発生器を実現する 。ＲＡＭセルの機能及びそれらのＦＰＧＡ制御格納部における使用についての詳 細はアルゴトロニクスリミテッドのＷＯ９０／１１６４８及び「ＣＭＯＳ ＶＬ ＳＩ設計の原理、システム見地（Ｐｒｉｎｃｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬ ＳＩ Ｄｅｓｉｇｎ， Ａ Ｓｙｓｔｅｍ Ｐｅｒｓｐｅｃｔｉｖｅ）」、Ｎ． ＷＥＳＴＥ及びＫ． Ｅｓｈｒａｇｈｉａｎ，アジソンウエズリィ出版社、１９ ８５年の文献に開示されている。 図２７ｂに示した構成においては、データバス１６２とアドレスバス１６４と が設けられていることが分かる。ＲＡＭセル１６０の各行ｌ６６ａ，１６６ｂ等 は、行デコーダ１６８ａ，１６８ｂ等を介してデータバス１６２へ接続されてい る。アドレスバス１６４は、同様に、列デコーダ１７２ａ，１７２ｂ，１７２ｃ 等を介してＲＡＭセルの各列１７０ａ，１７０ｂ，１７０ｃ等へ接続されている 。ＲＡＭセル１６０の列を相互接続するラインはワードラインと命名され、同様 にＲＡＭセルの水平方向の行を行 デコーダと接続するラインはビットラインと命名されている。アドレスが図２７ ｂに示したＲＡＭアレイへ印加されると、データバスの各ビットに対する単一の ワードラインと単一のビットラインとが活性化される。１つのワードのビットは 垂直のライン内に存在するので、１個のＲＡＭセルをアドレスすることによりＲ ＡＭセルの垂直方向のベクトル（列）が書込まれる。 ダイナミックにプログラムされたＦＰＧＡに対するリコンフィギュレーション 即ち形態再特定の時間は、従来のコンピュータと比較して計算時間における潜在 的な利点を減少させるオーバーヘッドである。従って、ユーザアプリケーション にとってダイナミックリコンフィギュレーション即ち動的形態再特定が実際的な ものとなるべき場合には、形態再特定時間を最小とさせることが基本である。多 数のコンフィギュレーション即ち形態特定が必要である場合に、装置のテストの コストを減少させるために形態再特定時間を最小とさせることが基本である。 単一のワードラインが活性であると、アレイの形態特定を行なうために必要な 書込サイクル数に関し幅狭のデータバスは制限的要因である。従って、幅狭のデ ータバス幅はコンフィギュレーション即ち形態特定時間を制限する。データバス 幅を行デコーダ の数と等しくさせることにより、ＲＡＭセルの列全体を同時的に書込むことが可 能である。この場合には、行アドレスは冗長である。ＣＡＬ Ｉアレイの場合に は、このことは、データバスが１２８ビット幅であることを必要とし、従って最 大処理能力のためには１２８個の外部パッドを必要とする。理解される如く、Ｆ ＰＧＡはアレイからの多数の論理Ｉ／Ｏピン（ＣＡＬ １０２４の場合には、１ ２８個のピン）を有しており、従って、データバスピンが論理Ｉ／Ｏと共用され る場合には、幅広のデータバスをサポートすることが可能である。行デコーダ当 たり１つのデータバスビットとすることは実現可能なものではないが、２つ又は ４つの行デコーダ毎に１つのデータバスビットをサポートするシステムは実現可 能である。行デコーダとしてチップの同一のエッジ上のＩ／Ｏピンを使用すると いうことは、パッドと行デコーダとの間に長尺のワイヤが必要とされることがな いことを意味している。１個のＩ／Ｏピンで２つ乃至４つのデコーダを駆動する ことは、必要とされるベクトル数を最小とさせるために装置のテストにとって特 に有用である。然しながら、基板配線のオーバーヘッド及び従来のプロセサのデ ータバス幅に対する不整合のために、非常に幅広のデータバスは実際の適用にお いて有用性が低い。Ｉ／Ｏ 及びプログラミングデータの両方に対して同一のパッドを使用することは、更に 、ＦＰＧＡを包含するボード（基板）の設計者にとって著しく不便である。市販 のＤＲＡＭチップにおいて一般的なものとなりつつあるようなブロック転送モー ドを与えることによりビットライン並列書込を利用するシステム（「高速ダイナ ミックＲＡＭの新しい時代（Ａ Ｎｅｗ Ｅｒａ ｏｆ Ｆａｓｔ Ｄｙｎａｍ ｉｃ ＲＡＭｓ）」、Ｆｒｅｄ Ｊｏｎｅｓ、ＩＥＥＥスペクトラム、１９９２ 年１０月）は、比較的低いピン出力に対し高い帯域幅を可能とし、且つ将来のＦ ＰＧＡにおいて使用するのに魅力的なものである場合がある。 ＦＰＧＡコンフィギュレーション（形態）は、通常、通常のデータメモリにお いて見られるデータと比較して、高度に規則性がある。この規則性は、特に、回 路自身が通常ビットスライスユニットを繰返すベクトルから構成されている計算 的な適用を実現するユーザ設計に対するコンフィギュレーションデータにおいて 明らかである。規則性は、更に、装置をテストするコンフィギュレーション即ち 形態においても明らかである。ＲＡＭアドレス回路をより詳細に示した図２７ｃ に図示した如く、ＦＰＧＡ装置の列が各ワードが独特の行アドレスを有しており デー タバスと同一の幅の複数個のワードのシーケンスから構成されているものと考え る場合には、これらのワードにおける多くの値が同一である可能性がある。ＣＡ Ｌ １０２４ ＦＰＧＡ（ＣＡＬ Ｉアレイ）装置においては、このような１６ 個のワードが存在しており、且つ典型的なコンフィギュレーション即ち形態にお いては、該１６ワードにおいて平均で３．４個の別個の値が存在している。この ことは、同一のコンフィギュレーション即ち形態を有するワードの全てが同時的 に書込むことが可能なアーキテクチュアは、平均で、列当たり１６から列当たり ３．４へ必要とされる書込数を減少させることが可能であることを意味している 。同様に、１４４個のワードからなる１つの行においては、３５個の個別的な値 が存在するに過ぎない場合がある。従って、幾つかのワードラインを同時的に活 性化させるＦＰＧＡアーキテクチュアは、必要とされる書込サイクル数を減少さ せることが可能である。然しながら、１書込サイクル期間中に幾つかのワードラ インを同時的に活性化させることは、ファンアウト問題が存在するために一層複 雑であり、行デコーダにおけるバッファは、そのビットライン上の幾つかのＲＡ Ｍセル内に格納されている反対の値に打ち勝たねばならない場合がある。このこ とは、同時的に活性状態とさせる ことの可能なワードラインの数を制限し、その正確な数は多様な要因に依存する が、活性なワードラインの数は全ワードライン数よりも著しく少なく且つ４の値 が妥当である。マッチレジスタの動作 マルチ（多重）書込みを効果的に与えるか又は容易とする１つの方法は、行又 は列のいずれか又は両方のアドレスデコーダを、印加されたアドレスの値をロー カルレジスタ内に格納されている値と比較するマッチレジスタで置換することで ある。そうでなければ各デコーダが存在する箇所に１個のマッチレジスタ（プロ グラマブルデコーダ）が設けられる。マッチレジスタが、そのアドレスがその格 納されている値とマッチ即ち一致することを検知すると、該レジスタは、図２８ に示した如く、対応するビット又はワードラインを活性化させる。マッチレジス タは、異なるアドレスに応答すべくプログラム即ち書込むことが可能である。従 って、選択したグループのマッチレジスタ内へ同一のアドレスを書込むことによ って、異なるパターンのレジスタを同時的に書込むことが可能である。図２８に おいては、行及び列デコーダの両方が、行に対してはマッチアドレスレジスタ１ ８０ａ，１８０ｂ等及び列に対しては１８２ａ，１８２ｂ等によって置換されて いる。各レ ジスタ１８０，１８２内に格納されている値が対応するビット又はワードライン のインデックスである場合には、この構成は通常のＲＡＭとして機能する。通常 のＲＡＭとして機能することは、マッチレジスタを初期化するのに所望の状態で ある。複数個のレジスタ内に同一の値を格納することにより、本システムは与え られたアドレスが提供された場合に、複数個のワードを書込むようにセットアッ プすることが可能である。 行アドレスデコーダが図２８に示した構成によって置換される場合には、付加 的なレベルの柔軟性が与えられ、その場合に、マッチレジスタはマッチ即ち一致 が発生する場合にビットラインを駆動するために使用されるべきデータバス１６ ２のビット（そのビットはその行内にある）の数を保持する付加的なレジスタ１ ８４ａ，１８４ｂによって補充される。従来のメモリにおいては、ワード当たり １個の行アドレスデコーダが存在しており、且つ各データビットは固定されたデ ータバスラインへ接続される。然しながら、図２８においては、ビットライン当 たり１個のアドレスデコーダが存在しており、且つデータバスラインへのマッピ ングはプログラマブル即ち書込可能である。従って、固定されたワード境界は存 在しない。これは、複数個のサブフィールドを同 時的に書込むことを可能とする著しい利点を有している。図２８の構成は、複数 個のビットスライスに対して変化をさせることが所望されるダイナミック再プロ グラミング適用例において著しく効率的である。 ４，０９６個のセルを有するＣＡＬ ＩＩアーキテクチュアの実施例において は、アドレスバスのフォーマットは図２９の表に示したようなものである。最初 の６個のビットはセル列を定義し、次の６個のビットはセル行を定義し、ビット １２はサイド（側部）を定義し、且つビット１３及び１４はモードを定義する。 より小型のＣＡＬ ＩＩ装置は、行及び列アドレスへ割り当てられる比例的によ り少ない数のビットを有している。モードビットは、制御格納部のどのエリアが 図３０に示した表にしたがってアクセスされるべきかを決定する。 アドレスバスがセルルーチング（経路付け）モードにある場合には、制御格納 部から読取られ且つそれへ書込まれるバイトは、図３１ａの表に示したフォーマ ットを有しており、それはルーチング即ち経路付け用マルチプレクサのプログラ ミングを行なうための制御格納部バイトを示している。サイド（側部）＝０であ る場合には、外部のルーチング（経路付け用）マルチプレクサがアクセスされる 、即ち南、 西、東又は北である。本実施例においては、サイド＝１及びモード＝セルルーチ ング（経路付け）の場合にはデータは与えられない。 この制御格納部レイアウトは、図２２の機能ユニット１２６に対応している。 アドレスバスがセル機能モードにある場合には、制御格納部から読取られ且つそ れへ書込まれるバイトは図３１ｂの表に示したフォーマットを有している。その アドレスバスがチャンネル内、即ちＩ／Ｏモードにある場合には、制御格納部か ら読取られ且つそれへ書込まれるバイトは、該スイッチにおけるマルチプレクサ を制御する（図１５−１７及び２６ｄにおけるスイッチ参照）。アドレスバスが 状態アクセス又はデバイスコンフィギュレーション（装置形態特定）モードにあ る場合には、該装置の機能ユニットの状態が読取られるか又は書込まれる（機能 ユニットがフリップフロップである場合には書込まれる）。シフト・マスクユニ ット、ワイルドカードユニット、及び状態アクセスマスクレジスタを制御する制 御格納部レジスタは、「サイド」ビットが０にセットされる場合に、装置アドレ ス空間の状態アクセス領域内にマップされる。状態アクセス転送（機能ユニット の読取り及び書込み）は、「サイド」ビットが１にセットされる場合に行なわれ る。１つの付加的な装置制御レジスタは、 一実施例においては８，１６，３２ビット幅の間である外部データバス幅の選択 を許容する２つのビットを有している。３番目のビットは、個々のピンに対する Ｉ／Ｏ制御格納部値のコンフィギュレーション即ち形態に拘らず、全てのユーザ Ｉ／Ｏピンを高インピーダンスへ強制させることが可能である。この３番目のビ ットは、１つの個別的なピン上に高インピーダンスを強制するＦＨＺ信号をオー バーライドする（図２６ｄ参照）。本装置がリセットされると、データバス幅は ８ビットへ移行し且つこの３番目のビットが高インピーダンスを選択する。動作 期間中に、有効なコンフィギュレーション即ち形態がロードされた後に、外部の マイクロプロセサがこのビットをセットして（非高インピーダンスを選択）ユー ザＩ／Ｏ信号が該ピンを駆動することを可能とする。これらの表は、概念をより 具体的なものとさせるために例示的なものとしてのみ包含してある。その他の多 くのエンコーディングが可能である。 マッチレジスタ手法はアレイへの書込数を最大限減少することを可能とするが 、マッチレジスタ及びビット選択レジスタ内に値をセットアップするためにかな りのオーバーヘッドが発生する。例えば、２つのデータラインＤ０及びＤ１を有 するシステムについて考えると、Ｄ０を選択するためにそれらのＲ ＡＭが０とされるべきビットライン上の全てのマッチレジスタ及びＤ１を選択す るためにそれらのＲＡＭが１とされるべきビットライン上の全てのマッチレジス タをセットし、次いで二進１０を書込むことによって、単一書込サイクルで１列 のＲＡＭをセットアップすることが可能である。選択レジスタをセットアップす るために、ビットライン当たり１つの書込サイクルが必要とされ、従ってこの技 術はアレイ全体をコンフィギュア即ち形態特定するためのスタンダードなＲＡＭ インターフェースよりも効率が悪い。然しながら、制御格納部に対して非常に迅 速により小さな数の変化のうちの１つを行なわせることが必要である場合のある 計算上の適用場面においては（例えば、制御格納部インターフェースを介してス イッチのベクトルを再プログラミングすることにより計算ユニットに対するソー スオペランドを選択すること）、マッチレジスタ手法は従来のプログラミングと 比較して改良されている。 制御格納部（コンフィギュレーションメモリ）プログラミングデータの規則性 を利用するが必要とされるオーバーヘッド動作を最小とさせるために、複数個の 同時的な書込みをサポートすることが望ましい。このことは、以下のようにして 行なうことが可能である。 （１）ラン長さレジスタの使用。 ラン長さレジスタは、単一のアドレスに応答して幾つのシーケンシャル即ち逐 次的なワードが書込まれるべきであるかを知らせる。この技術においては、行及 び列アドレスデコーダは付加的なラン長さレジスタで補充される。アドレスが対 応するデコーダとマッチ即ち一致する場合にはＮがラン長さレジスタ内に格納さ れている値として、次のＮ個のデコーダがイネーブル即ち動作可能状態とされ、 且つデータバス上のワードをビットライン上へ書込む。０の値がラン長さレジス タ内に格納されている場合には、アドレスデコーダのみがイネーブルされ、且つ 本装置は通常のランダムアクセスメモリとして機能する。 この手法の主要な利点は、チップの小さな矩形区域をコンフィギュア即ち形態 特定する能力があるという点である。然しながら、その欠点は、標準的なデコー ダとほぼ同一の面積を必要とするのに充分に小さく且つスタンダードのＲＡＭと 同一の期間の書込サイクルを可能とする具体例は見出されていない。然しながら 、この技術は数値的に相次ぐ位置に対して一連の単一ワード書込みを行なうこと により容易に実現することが可能である。これは真に並列の書込み程高速はでな いが、外部プロセサの制御下での一連の書込みよりも著しく高速であり、そのプ ロセ サが該書込と同時的に別のタスクを処理すべく該プロセサを自由な状態とさせる 。 （２）ワイルドカードアドレス動作。 この技術においては、行及びアドレスデコーダは、ＲＡＭインターフェースを 介して書込むことの可能な付加的なワイルドカードレジスタで補充されている。 ワイルドカードレジスタは、行アドレスにおける各ビットに対して１個のビット を有している。ワイルドカードレジスタにおける論理１ビットは、そのアドレス における対応するビットが「Ｄｏｎ’ｔ−Ｃａｒｅ（無関心）」として取られる べきであることを表わす。即ち、該アドレスデコーダはこのビットとは独立的に アドレスをマッチさせる。パワー即ち電力が印加されると、ワイルドカードレジ スタは論理０へ初期化され、従って全てのアドレスビットは有意性があるものと して取扱われる。更に、ワイルドカードレジスタは読取動作期間中及びアドレス バスが状態アクセスモードにある場合にディスエーブル即ち動作不能状態とされ る。ワイルドカードレジスタは、同一の列のセル内の多数のセルコンフィギュレ ーションメモリが同一のデータで同時的に書込まれることを可能とする。このこ とは、制御メモリへ効率的に規則的なパターンがロードされることを可能とする ために装置のテスト期間中に使用され るが、より一般的には、特に、規則的なビットスライス型設計の場合に有用であ る。何故ならば、それは、多数のセルを同時的に変化させることを可能とするか らである。例えば、１６ビット２：１マルチプレクサはセルルーチング（経路付 け用）マルチプレクサを使用して構築することが可能であり、且つ単一制御格納 部アクセスを使用して２つのソース即ち発生源の間でスイッチさせることが可能 である。例えば、東ルーチングマルチプレクサを使用する場合には、これらの２ つの発生源はセルの機能ユニット出力、例えばレジスタ出力、及びセルの西入力 とすることが可能である。ワイルドカードレジスタの１ビットが活性状態である 場合には、そのアドレスの対応するビットは無視され、例えば、最も低い次数の ビットに対するワイルドカードレジスタが０１を保持しており且つ供給されたア ドレスが１０である場合には、デコーダ１０及び１１は両方ともイネーブル即ち 動作可能状態とされる。最も低い次数のビットに対するワイルドカードレジスタ が００を保持している場合には、本装置は通常のＲＡＭとして機能する。 図３２ａ，３２ｂ，３２ｃはワイルドカードアドレス動作の３つの例を示して いる。図３２ａにおいては、ユーザはワイルドカードにおいていずれのビ ットもいまだにセットしておらず且つ行アドレス０１０１０１（１０進数２１） を印加している。従って、図示した如く、行２１のみがアドレスされている。図 ３２ｂにおいては、ユーザはワイルドカードアドレス１００００１をセットして おり且つ行アドレス０１０１０１を印加している。この場合は、最小桁ビット及 び最大桁ビットにおいて値１が以下のアドレスを有する行をアドレスさせている 。 ０１０１００（１０進数２０） ０１０１０１（１０進数２１） １１０１００（１０進数５２） １１０１０１（１０進数５３） 図３２ｃにおいては、ユーザがワイルドカードアドレス０００１１１をセット しており且つ同一の行アドレス０１０１０１を印加している。この組合わせは、 行１６乃至２３をアドレスさせる。従って、複数個の行の多くの組合わせ及び密 度が、ワイルドカードレジスタ内の適宜のエントリ及び適宜の行アドレスを選択 することによりアドレスすることが可能である。 ワイルドカードアドレス手法の主要な利点は、空間及び時間を犠牲することな しにスタンダードのアドレスデコーダで実現することが可能であるという点であ る。この配列は図３３ａ，３３ｂ，３３ｃに 詳細に図示してある。前述した出願Ｗ０９０／１１６４８号（米国特許第５，２ ４３，２３８号）において及び前述したＷｅｓｔｅ及びＥｓｈｒａｇｈｉａｎの 参考書において示される如く、ＲＡＭ用のスタンダードなアドレスデコーダはＣ ＭＯＳ ＮＯＲゲートから構成されている。各アドレスビットの真 供給される。各個別的なゲートは、適宜のメタルライン上へコンタクトを配置さ せることにより、それがデコードするアドレスにしたがってアドレスビットの真 又は相補的な値のいずれかを選択する。例えば、図３３ａに示した如く、０をデ コードするアドレスデコーダ１３８は全て真の形式を使用する（従って、アドレ ス入力のうちのいずれかが高状態である場合には、対応するデコーダ出力は低状 態である）。このことはＮ個の行デコーダの各々に対して繰り返される。図３３ ｂに示した如く、アレイへ供給される真及び相補的な信号の両方に関しワイルド カードレジスタにより制御されるＡＮＤゲートを挿入することにより、与えられ たアドレスビットに対する真及び相補的な信号の両方は強制的に低状態とさせる ことが可能である。このことは、他のアドレスビットがマッチするいずれかのＮ ＯＲゲートがこのビッ トとは独立的にその出力を活性状態とさせる（高状態）ことを意味している。図 ３３ｂは、ワイルドカードユニット回路におけるこのようなＡＮＤゲートの一部 を示している。理解される如く、この回路は、各アドレスビットに対して複製さ れる。図３３ｂのＡＮＤゲート入力へ印加されるＥ_n信号は、ワイルドカードレ ジスタの対応するビットからくる。通常、 号はインバータを使用してＡから派生される。図３３ｃは、図３３ｂのワイルド カードユニットが外部アドレスバスと行及び列デコーダへのバスとの間のＲＡＭ 内に位置されることを示している。 容易に実現されることに加えて、ワイルドカードアドレスレジスタは付加的な 重要な利点を有している。計算的な適用例において見出される多くのビットスラ イス型構成においては、各ビットスライスユニットにおける同一のセルを同時的 に変化させることが望ましい。更に、ファイングレイン即ち微粒型ＦＰＧＡにお ける場合には、同時的に変化させるべきセルは１つの行又は列に沿って２つ毎、 ４つ毎又は８つ毎のセルである場合がしばしばである。ワイルドカードアドレス デコーダは、アドレスバスの第２、第３又は第４ビットをマスクすることによっ て、この種類の動作を効率的に実施することを可能とす る。テスト動作 ワイルドカードアドレスレジスタの別の利点は、ＦＰＧＡの機能性テストに必 要な時間が減少されているということである。製造した後に、正確に機能するこ とのないＦＰＧＡのセル又はエリアが処理上のエラー又は欠陥によって導入され ていないことを確認するために装置のテストを行なうことが望ましい。リプログ ラマブル即ち再書込可能なＦＰＧＡはこのようなテスト動作によく適している。 テスト動作のコストは全製造コストのかなりの部分を占め、且つテスト動作のコ ストはテストベクトルの数にほぼ直接的に比例する。その最も基本的な形態にお いて、このようなテスト動作では制御格納部に対して特定のビットパターンを書 込み次いでそれから読取りを行なう場合がある。書込んだ値を読み戻した値と比 較することにより、制御格納部メモリは正しく機能することを確認することが可 能である。わずかの数のテストベクトルのみで制御格納部の正しい機能性を検証 するために注意深く選択したビットパターンを使用することが可能であることは 公知である。 ＦＰＧＡ動作の別のより徹底的なテストでは、全てのマルチプレクサを入力の 各可能な組合わせで励起することを包含している。マルチプレクサ動作を テストするための手順は、各マルチプレクサをテストするために多数の規則的な コンフィギュレーション即ち形態を書込むことが必要である。このようなテスト は機能（関数）マルチプレクサ及びルーチング（経路付け用）マルチプレクサを 動作させることを包含する。 制御格納部テスト動作及びマルチプレクサテスト動作の両方共繰返しの数規則 的なビットパターンをコンフィギュレーションメモリへ書込むことを包含してい る。各々はワイルドカードアドレスレジスタから利点を有している。ワイルドカ ードレジスタを使用することにより、従来のメモリインターフェースを使用する 場合に必要とされる場合よりもより少ない数の書込サイクルを使用して多数のセ ルへ共通のテストコンフィギュレーションパターンを付与することが可能である 。同様に、該マルチプレクサを動作させる場合に、複数個のセルからなる１つの グループから機能ユニット出力を読み戻すことの能力は、必要とされる読取サイ クルの数を著しく減少させる。従って、ワイルドカードレジスタを使用するＦＰ ＧＡテスト動作は、徹底的なテストを行なう場合の時間は著しく少ないか、又は 、与えられた時間においてＦＰＧＡをテストする場合により広範なテストを行な うことが可能である。シフト・マスクレジスタ コンフィギュレーションワードのサブフィールドへアクセスを与えることも望 ましい。然しながら、このことは、通常のＲＡＭアドレス動作を使用するか、又 はワイルドカード又はラン長さレジスタを使用する場合であっても達成すること は不可能である。サブフィールドへのアクセスは共通の条件である。何故ならば 、単一ワードのコンフィギュレーションメモリは、通常、しばしば独立的に変化 させることが望ましい幾つかの別々のスイッチングユニットに対するコンフィギ ュレーションデータを有しているからである。ワード幅インターフェースの場合 には、他のものの状態に影響を与えることなしに、１つの論理ユニットを変化さ せるために、ホストプロセサ上でシフト・マスク動作の複雑なシーケンスが必要 である。これらのシフト・マスク動作は、幾つかのワードに関する同一の書込動 作を同時的に実施する能力を利用することをしばしば不可能とする。何故ならば 、変化されるべきでないワードのビットは各ワードにおいて異なるものである場 合があるからである。この問題は別個のマスクレジスタを与え且つ図３３ｃに示 したように、外部データバスとビットラインドライバへのデータバスとの間にシ フト・マスクユニットを配置させることによって解決される。 読取サイクル用のシフト・マスクレジスタの詳細な構成を図３４ａに示してあ る。書込サイクルの場合、図３４ａに示したものと同一のユニットが反対方向に 面した状態で使用され（即ち、その入力がチップの外部からやってきて且つその 出力がビットラインドライバデータバスへ移動する）且つ各データバスビットに 対する付加的イネーブルラインがマスクレジスタから発生するビットラインドラ イバへ供給される。図３４ａから理解されるように、大略参照番号２００で示し たシフト・マスクレジスタは、外部データバスとＲＡＭ１６０（図２７ｂ）への 内部データ接続１６２との間に配置されたスイッチ２０１を有している。パワー アップの後に、レジスタ２００は従来のＲＡＭインターフェースに対応して全て 論理０を有している。データは、制御格納部コンフィギュレーション（形態）の 一部として、又はリコンフィギュレーション即ち形態再特定期間中にマイクロプ ロセサにより周期的に、シフト・マスクレジスタ内にロードされる。マスクレジ スタの特定のビットにおける論理１は、内部データバス１６２の対応するビット が関連性のないものであることを表わす。読取動作において、「有効」ビットの み、即ちシフト・マスクレジスタにおいて論理０を有するビットのみが右揃えの 形態で外部インターフェー ス、即ちデータ出力に供給される。このことは、図３５における表に示されてい る。図３４ａ，３４ｂ，３５は各スイッチ２０１がマスクレジスタ２００からの 入力を有していることを示している。スイッチ２０１は以下のように動作する。 スイッチ行７上で、スイッチ２０１−７７はデータ入力ＩｎＢとしてビットｂ７ を受取る（図３４ｂ）。スイッチ２０１−７７のデータ入力ＩｎＡは接地へ接続 されている。マスクレジスタビットＭ７が高状態であると、トランジスタ２０３ ａはオンであり、且つ出力においてＩｎＡ入力（接地）が表われ、即ちＩｎＢ上 のビットｂ７はマスクされる。接地されているスイッチ２０１−７７の出力は行 ６内のスイッチ２０１−６６及び２０１−６７へ供給される。更に、スイッチ２ ０１−６７へ接地信号が供給され、且つスイッチ２０１−６６へビットｂ６が供 給される。図３４ｃは、行６において、イネーブル信号が存在しないことを示し ており、従ってスイッチ２０１−６６及び２０１−６７におけるトランジスタ２ ０３ａはオフ状態のままであり、且つトランジスタ２０３ｂはオンであり、従っ てＩｎＢ上の入力ｂ７及びｂ６は出力へパス即ち通過する。行５においては、こ の場合もシフト・マスクレジスタはイネーブルされておらず、従って信号ｂ７， ｂ６，Ｂ５は真直ぐ下側へパスす る。行４においては、マスクレジスタビットＭ４がイネーブルされ、従ってビッ トｂ４は下側へシフトダウンされることはなく、且つビットｂ７，ｂ６，ｂ５は 右側及び下側へシフトされる。このことは、マスクレジスタ内のビットの値に依 存して、他のスイッチの場合にも繰り返される。図３４ｃはＤＡＴＡ ＩＮ（デ ータ入力）からＤＡＴＡ ＯＵＴ（データ出力）へパスするビットに関してマス クレジスタ内のビットが有する効果を示している。理解される如く、シフト・マ スクレジスタは、制御格納部における離隔したマルチプレクサを変化させること を簡単化させている。例えば、シフト・マスクレジスタなしで１個のセルの北マ ルチプレクサに対するソース即ち発生源を変化させるには以下のような動作が必 要となる。 （１）適宜のアドレスにおいて制御格納部の読取りを行なう。 （２）二進００１１１１１１で北レジスタに対応するビットをマスクする。 （３）北レジスタに対する新たな値を獲得し且つビット６及び７と整合させる 。他のビットが０であることを確かめる。 （４）新たな値を動作（２）からの値とＯＲ処理する。 （５）書き戻しを行なう。 シフト・マスクユニットを使用した場合には以下のステップで充分である。 （１）二進００１１１１１１でマスクレジスタの書込みを行なう。 （２）適宜のアドレスにおいて制御格納部へ新たな値を書込む。 書込サイクルにおいて、本ユニットは、マスクレジスタ内の１のビットに対応 するビットラインドライバに対してのデータバスのビットをディスエーブル即ち 動作不能状態とさせ、従ってこれらのビットラインにおけるＲＡＭセルに関して 書込みが行なわれることはない。他のビットラインにおける値は最小桁ビットか ら始まって順番に入力データバスビットから供給される。このことは、右揃えさ れたデータを使用して単一マルチプレクサの書込みを行なうことを可能とする利 点を有しており、従ってプロセサは付加的なシフト動作を行なうことは必要では ない。シフト・マスク機能を具備したワイルドカードレジスタを使用して、幾つ かの制御格納部ワードの同一のサブユニットに対して複数個の書込みを行なわせ ることが可能である。書込サイクルの場合には、図３４ａに示したのと同一のユ ニットが使用されるが、入力はチップ外部からやってくるものであり、 且つ出力はビットラインドライバデータバスへ移動する。各外部ビットに対する イネーブルラインはマスクレジスタを発生源とするビットラインドライバへ供給 される。明らかなことであるが、シフト・マスク機能は独立的なものであり、且 つシフトのみ及びマスクのみのユニットを容易に派生させることが可能である。状態アクセス 現在のＦＰＧＡ設計は装置制御格納部内のビットへマッピングすることによっ て、ユーザ設計の個々のゲート及びフリップフロップの出力への読取アクセスを 行なうことを可能とする。図３７は読取及び書込状態アクセスをサポートするた めの機能ユニット４８における付加的な論理を示している。フリップフロップ２ ０７に対する読取及び書込動作は、別々のアドレスに対するものであり、ここで は、書込みはビット０、ワード０を使用し、且つ読取りはビット１、ワード０を 使用する。伝達ゲート２０５はワード０によって制御される。読取りの場合には 、ワード０がアドレスされると、伝達ゲート２０５が２：１マルチプレクサ３０ １の出力をビット１ライン上に配置させる。ビットライン１がアドレスされると 、この値が読取られる。２：１マルチプレクサ３０１がＤフリップフロップ２０ ７のＱ出力をパス即ち通 過させるためにその制御格納部ビットによってプログラムされている場合には、 この値が読取られる。レジスタ２０７へ書込む場合には、ビット０及びワード０ がアドレスされる。レジスタ２０７は非同期的なセット及びリセット（Ｒ，Ｓ） を有している。ＡＮＤゲート３０２及び３０３は夫々セット及びリセットへ接続 されている。ワード０が０である場合には、ＡＮＤゲート３０２及び３０３の両 方が論理０を担持し、且つＤフリップフロップ２０７内の値は不変である。ワー ド０における信号が１である場合には、ビット０上の論理０がＡＮＤゲート３０ ３から高リセット出力を発生し、Ｄフリップフロップ２０７をして論理１を格納 させる。同様に、ビット０が論理０である場合には、Ｄフリップフロップ２０７ が論理０を格納する。ＡＮＤゲート３０１及び３０３及び伝達ゲート２０５によ って与えられるものと同様な論理を、例えば図１８乃至２３に示したようなその 他の機能ユニット設計へ適用することが可能である。ＡＮＤゲート３０２及び３ ０３はビットラインビット０へ接続されているそれらの入力上においてスタンダ ードでないスレッシュホールド電圧を有することが必要である。このことは、こ の場合には、ビット０電圧が論理１でも論理０でもない中間の値にあり、レジス タの状態が不変のまま維持されるこ とを確保される。このような状態は、そのワードラインが列アドレスによって選 択されているがそのビットラインが選択されていないレジスタに対して発生し、 即ちそのアクセスは同一のワードライン上の別のレジスタに対してのものである 。一方、６トランジスタＳＲＡＭセルにおいて使用されるように相 てスタンダードでないゲートに対する必要性を回避することが可能である。レジスタアクセス：コンフィギュレーションメモリから分離されたユーザレジス タ ゲート出力及びレジスタ状態へのアクセスは、ＦＰＧＡとホストプロセサとの 間のデータ通信のためのＩ／Ｏメカニズムとしてそれ自身使用が制限されている 。（然しながら、ゲート出力及びレジスタ状態へのアクセスは、システムをデバ ッグするのに非常に有用である。）Ｉ／Ｏの使用は制限されている。何故ならば 、プロセサアドレス空間内の異なるワードからの場合もある、ＦＰＧＡにおける 複数個のＲＡＭセルからとられるビットから単一ワードのデータを組み立てるた めには多数のオーバーヘッドシフト・マスク動作が必要とされるからである。ゲ ート出力及びレジスタ状態アクセスを有用なコミュニケーションインターフェー スとさせるためには、ユーザ 設計の一部であるレジスタへのプロセサからのワード幅読取及び書込アクセスを 可能とするハードウエアを設けることが必要である。 本明細書において内部状態へのアクセスを与えるために記載する技術は、多分 、ＲＡＭ制御格納部を具備するＦＰＧＡに対して最も便利的に適用される。何故 ならば、その回路は制御格納部へアクセスするものと容易に共用させることが可 能だからである。然しながら、内部状態アクセスを与えることは、それに制限す る訳ではないがアンチヒューズ及びＥＰＲＯＭをベースとした構成を包含するそ の他のタイプのＦＰＧＡに対して使用することも可能である。 特に、ゲート出力及びレジスタ状態への読取アクセスを可能とし且つレジスタ 状態への書込アクセスを可能とさせるためにＦＰＧＡ内の全ての計算ユニットに 対して装置制御メモリ内の単一ビットが割り当てられるものと仮定する場合には 、該インターフェースの帯域幅を改善する第一ステップは、レジスタ状態又はゲ ート出力を表わすＲＡＭのビットを、他のコンフィギュレーションメモリビット と混合させるのではなく、該アドレス空間の論理的に別個のセグメント内へマッ プさせることである。一実施例においては、レジスタ状態ビットは該アレイのコ ンフィギュレーションビットといまだに物理的に混合 されている。レジスタ状態ビットをコンフィギュレーションビットから分離する ことは、最も簡単な方法では、図２９に関連して説明したようにアドレスバス内 に付加的な「モード」ビットを設け、且つ装置コンフィギュレーションビットに 対応するデコーダが真形態のモード信号を使用し且つ状態アクセスビットに対応 するデコーダが相補的な形態を使用するようにデコーダを設計することによって 達成される。この分離によって、アドレス空間は密度がより低いものとされるが 、コンフィギュレーションビットを動的に変化させるか又は状態ビットへアクセ スすることを一層簡単なものとさせる。アドレスビットのフォーマットは図２９ 及び３０に示してある。この分離方法は、状態アクセスビットが行及び列デコー ダにおいて付加的な複雑性が発生する犠牲においてコンフィギュレーションビッ トと同一のビット及びワードラインに応答する場合に使用することが可能であり 、その際に、各デコーダは、２つのアドレス空間内のアドレスに対応する２つの ＮＯＲゲートを有しており、且つモードビットがビット又はワードライン回路を イネーブルさせるためにどのＮＯＲゲート出力が使用されるかを選択する。ビッ トラインがコンフィギュレーションアクセスモードにおいて活性状態である場合 よりも状態アクセスモードにおい て活性状態にある場合に該ビットラインを異なるデータバスラインへ接続させる ことも便利である。データバスを選択することは、ビットラインドライバ内のエ キストラな回路を使用して行なわれる。行及び列分離レジスタを具備するワード幅インターフェース 状態ビットが論理的に別個のアドレス空間のセクション内にマップされる場合 には、内部レジスタへのワード幅アクセスを可能とする最良のインターフェース が考慮されねばならない。ワード幅アクセス技術はザイリンクスＸＣ４０００シ ステム内におけるようなＦＰＧＡにおける小さなＲＡＭへアクセスするために適 用することも可能である。１つの妥当な拘束条件は、単一の行又は列のセルに沿 って均等間隔で最小桁ビットから最大桁ビットへ順番に発生すべきであるという ことである。この拘束条件は、既存のファイングレイン型即ち微粒型ＦＰＧＡ上 の殆どユーザ設計によって充足されている。この拘束条件が存在する場合には、 行及び列分離情報を有する２つの付加的なレジスタを使用してインターフェース を特定することが可能である。これらの付加的なレジスタのうちの１つの中に書 込むことは、自動的にその他の付加的なレジスタをクリアし且つ該アレイの１つ の行又は列に沿って１個のレジスタがアク セスされるべきであったか否かを決定する。１つのレジスタ値がレジスタビット 間のセル数を特定する。例えば、データバス幅が８ビットであり且つ２の値を保 持する分離レジスタでアドレス８をアクセスした場合には、アドレス８，１０， １２，１４，１６等が得られる。ビットの状態アクセスを制御するこの分離レジ スタの例は図３５に図示してある。状態情報へアクセスするためのワイルドカード及びシフト／マスクレジスタの使 用 上述したインターフェースは色々な意味で理想的なものであるが、それは、コ ンフィギュレーションメモリをプログラミングするために必要とされる論理と容 易に共用することの不可能なレジスタ内の付加的な論理を包含している。魅力的 なオプションは、状態情報に対するアクセスの場合にも既存のワイルドカード及 びビットシフト・マスクユニットを使用することである。それらは分離レジスタ を使用するインターフェースほど柔軟性のあるものではなく且つレジスタが該ア レイ内のセルアドレスと良好に整合しない場合にはプロセサにおける幾つかのオ ーバーヘッド動作を必要とするが、それらは、スタンダードのＲＡＭアクセスモ ードよりも著しく増加した柔軟性を与える。この文脈において、ビットラインド ライバに対する内部データバスが外部データバスよ りも一層幅広であることが便利な場合がある。 上述した手法に関する変形例は、セル行当たり１個のビットを具備する一層大 型のシフト・マスクレジスタを使用することである。この場合には、行ワイルド カードユニットは状態情報へアクセスするために必要ではない。シフト・マスク レジスタは外部データバス及びビットラインドライバへのデータバスよりも著し く幅広である蓋然性があるので、シフト・マスクレジスタの内容をセットするた めに１つを越えた数の外部書込動作が必要とされる。図３４ｃは、入力及びマス クレジスタの幅が出力バスの幅よりも一層幅広である場合のシステムをサポート するために図３４ａの回路をどのようにして拡張することが可能であるかを示し ている。 各々がユーザの設計の異なるレジスタに対応するパターンを保持し、且つ各々 がシフト・マスク論理に対して条件付きで接続させることの可能な幾つかのマス クレジスタを設けることも可能である。レジスタアクセス動作期間中に、アドレ スバス上のビットを使用してこれらのマスクレジスタのどれを使用するかを選択 することが可能である。幾つかのマスクレジスタを有することは、レジスタをユ ーザの設計内に配置させることの可能な柔軟性を著しく増加させる。 図３４ａのシフト・マスク回路の１つの欠点は、入力と出力との間の経路上の 著しい数のスイッチ２０１を介して信号がパス即ち通過せねばならないというこ とである。このことはレジスタアクセス動作の速度を減少させる。図３６ａは、 入力と出力との間の各経路上に単一のスイッチを有するに過ぎない別のシフト・ マスクユニットを示しており、特定のスイッチをイネーブルさせるために付加的 なデコード動作が行なわれる。このデコード回路は遅延を発生するが、この遅延 はユーザのレジスタへのアクセス期間中ではなく、マスクレジスタへの書込期間 中である。図３６ａの特定の実施例は６４ビットラインへアクセスするために６ ４個のマスクビットを有しており、その中で、３２個を超えて一度にアクセスさ れることはない。 図３６ａに示した如く、マクスレジスタＭは６４個のマスクビットＭ０乃至Ｍ ６３を保持する。そのうちの数個しか図示していないが、６３個のインクリメン タＨ１乃至Ｈ６３からなる一列は、マスクレジスタＭ内に格納された論理１の数 のカウントを維持する。各論理１は対応するデータビットをデータとして供給さ せる。マスクビットＭ０に対する回路が最も簡単である。Ｍ０が論理１である場 合には、トランジスタＴ０がターンオンし、従ってビットラ インＢ０を出力データラインＤ０へ接続させる。この論理１はインクリメンタＨ １へ印加され、それはインクリメンタＨ１をしてインクリンタＨ２へ通じる５ビ ットバス上へ値１を出力させる（この値１は、デコーダＤＥＣ０−１乃至ＤＥＣ ０−６３のうちのいずれかが対応するトランジスタＴ０−１乃至Ｔ０−６３をタ ーンオンさせてビットＢ１乃至Ｂ６３からの競合する値を出力データラインＤ０ 上へ配置させることを防止する）。 マスクレジスタビットＭ１が論理０である場合には、インクリメンタＨ１へ入 力される値１に対しインクリメンタＨ１により値が加算されることはない。従っ て、値１がインクリメンタＨ１によって出力される。デコーダＤＥＣ１−１がこ の値１をデコードするが、Ｍ１の論理０値がデコーダＤＥＣ１−１をディスエー ブル即ち動作不能状態とさせる。従って、この値Ｂ１はデータラインＤ０又はＤ １のいずれにも配置されることはない。マスクレジスタビットＭ２が論理１であ る場合には、この１がインクリメンタＨ２によって入力値１へ加算され且つイン クリメンタＨ３（簡単化のために図示していない）へ出力される。Ｍ２は論理１ であるから、その行内のデコーダがイネーブル即ち動作可能状態とされる。従っ て、インクリメンタＨ２へ入力される値１はデコーダＤ ＥＣ１−２によってデコードされ、それはトランジスタＴ１−２をターンオンさ せてビットライン信号Ｂ２をデータラインＤ１上へ配置させる。上述した説明か ら理解される如く、マスクレジスタＭ内のその他の値は１本のビットラインから １本の出力データラインへその他の接続を発生させる。 マスクビットＭ０乃至Ｍ３１に対するデコード回路は上述したようなものであ る。マスクレジスタビットＭ３２乃至Ｍ６３に対しては、本実施例においてはそ れ以上デコーダは付加されない。何故ならば、そのデータバスは３２個のデータ ラインＤ０乃至Ｄ３１を有するに過ぎないからである。本回路のこの部分におい ては、エラー検知回路が設けられており、それはマスクレジスタＭ内の論理１の 数が３２よりも大きい場合にオーバーフローを検知するＯＲゲートを有している 。マスクレジスタビットＭｎ用のこのエラー検知回路を図示してある。ＯＲゲー トＯＲｎは、インクリメンタＨｎが３３番目の論理１がマスクレジスタＭ内へエ ンターされたことを検知する場合に、論理１を受取る。その他方の入力において 、ＯＲゲートＯＲｎは、いずれかのより低い次数のインクリメンタがオーバーフ ローを検知した場合に論理１を受取る。この論理１値はＯＲｎ上の全てのＯＲゲ ートを介して伝播し且つＡＮＤゲートＡＮＤｎ及 びＡＮＤｎ上の全てのＡＮＤゲートをして論理０を出力させ、従って行ｎ上の全 てのデコーダをディスエーブルさせる。 従って、理解されるように、図３６ａの回路は６４個のビットライン入力Ｂ０ 乃至Ｂ６３からの６４ビットマスクレジスタＭによって特定されるような１組の データバス出力を形成し、且つそれらの選択されたビットを右揃えとさせる。更 に、各選択されたビットライン値は単に単一のトランジスタを介して通過しその データラインへ到達する。 図３６ａにおけるデコーダは、好適には、ＮＯＲゲートとして実現されるが、 勿論、その他の構成とすることも可能である。図３６ａのインクリメンタ回路は インクリメンタＨ６３に取付けた挿入図に示したように構成することが可能であ る。 図３６ｂは図３４ａのものに類似しているが、１６個のデータビットと１つの ８ビットデータレジスタとを有する別のシフト・マスクレジスタを図示している 。マスク２００は、ＤＡＴＡ ＯＵＴ（データ出力）バス上に配置させるために １６個のＤＡＴＡ ＩＮ（データ入力）ビットｂ₀乃至ｂ₁₅のうちで最大８個ま でを図３６ｂのシフト・マスク回路が選択することを可能とする。値Ｍ₀乃至Ｍ_{1 5} がマスクレジスタ２００内へロードされる。図３４ａの場合にお ける如く、マスクレジスタ内の値１は、ビット値ｂ₀乃至ｂ₁₅をして下側及び右 側へシフトさせ、一方マスクレジスタ内の値０は該ビット値をして真直ぐ下側へ シフトさせる。マスクレジスタ２００が８個を超える１を有している場合には最 も高い次数のビット値が失われる。 マスクレジスタへの書込みは、コンフィギュレーションメモリへのアクセスよ りも本質的に一層高速の動作である。何故ならば、それは行及び列デコーダを介 してコンフィギュレーションメモリ内における長尺のビット及びワードラインを セットアップすることがないからである。従って、デコード回路を安定化させる ことを可能とするための適切な時間が通常の書込サイクル中に存在する可能性が ある。アドレスビットによって選択される複数個のマスクレジスタが存在してお り且つ単一組のデコード回路が存在するに過ぎない場合には、ユーザレジスタへ のアクセス期間中にデコード遅延が発生する。従って、図３６ａのシフト・マス クユニットは、単一のマスクレジスタが存在するに過ぎない場合に主に有益的で ある。水平方向に実現されたレジスタへのアクセス レジスタ及びゲート出力へのインターフェースは、垂直方向に走行する装置内 のレジスタへのワード幅 アクセスを与え、従って該レジスタのビットは全て異なるビットライン上で発生 する。該レジスタが水平方向に走行する場合には、全てのビットは同一のビット ラインにおいて発生し且つ並列ワード幅アクセスは可能ではない。状態アクセス に対応する制御格納部のビット数は制御格納部の全ビット数よりも約２０倍少な いものである可能性があるので、第１組に対して直交する方向に走行する第２組 のビット及びワードラインドライバと共にフィードバックビットに対して「デュ アルポート」型メモリを使用することの実現性は高い。エキストラなポートは、 水平方向及び垂直方向のレジスタをワード幅態様でアクセスすることを可能とす る。デュアルポート型メモリは公知であり且つ上述したＷｅｓｔｅ及びＥｓｈｒ ａｇｈｉａｎの参考書に開示されている。この第２組のドライバは、それら自身 の専用のシフト・マスクユニット及びワイルドカードレジスタを有することが可 能であり、又は詳細なレイアウトの考察にしたがって第１組と共用することが可 能である。制御格納部複製 制御格納部複製について説明する。ある場合においては、常に同一の値を有す ることが保証されているＦＰＧＡの制御格納部の複数個のビットを有することが 便利である。この制御格納部ビットの複製は、 そうでない場合には、単一の制御格納部のビットの出力をアレイ内の離れた位置 への経路付けを行なうことが必要とされるような配線作業を取除くことを可能と している。この技術の１つの重要な適用例は、３状態ドライバを使用して１つを 超えた数のソース即ち発生源によって駆動することの可能な単一のルーチング（ 経路付け）ワイヤ（配線）が設けられており、且つ制御格納部がどのドライバが 活性状態であるかを選択するビットを有している場合である。ワイヤ自身と並列 して制御格納部のビットを全てのドライバに対してルーチング即ち経路付けを行 なうことにより１つの解決を得ることが可能であるが、このことは長尺ワイヤに 対してかなりの面積に関するオーバーヘッドを包含する。別の解決方法は、同一 でなければならないそれらの制御格納部位置に対して複製ビットを同時的に書込 むことにより得られる。これらの複製ビットが制御格納部アドレスの同一のビッ トライン上にある場合には、複製ビットの同時的書込動作は、複製ビットを有す るＲＡＭの種々の列に対する同一の列アドレスを使用することにより容易に達成 される。行及び列デコーダの複雑性を増加させることにより、例えば、与えられ たデコーダにおいて１つを超えた数のＮＯＲゲートを設け且つ列デコーダに対し て行アドレスビットをルーチング 即ち経路付けし且つその逆を行なうことにより、複製ビットの読取り及び書込み を行なう柔軟性のある構成を構築することが可能である。 この構成は図３８において最もよく示されている。文字Ａはビットが同一の値 を有するべきメモリセル（セル３５１及び３５２が示されている）を表わしてい る。付加的なメモリセルＡを設けることが可能であるが、図３８には示していな い。同一の値を有するべき全てのメモリセルＡは同一のビットライン９９上に配 置されている。ＲＡＭの記号を付けた例えば３３１−３３４等のその他のセルは 、各々、別個にアドレス可能であり、且つメモリセルＡと同一の列（ワードライ ン）内にある。ワードライン３６１及び３６２は、２つの異なる列アドレスによ り選択することが可能である。ワードライン３６１は、デコーダ３２１又は３２ ２のいずれかにより選択され、且つワードライン３５２はデコーダ３２３又は３ ２４のいずれかにより選択される。デコーダ３２１及び３２３は同一のアドレス をデコードし、且つそのようなデコーダはメモリセルＡが位置されている全ての 列に対して設けられている。換言すると、メモリセルＡを有する全ての列は、単 一の行及び列アドレスをドコードする１個のデコーダを有している。デコーダ３ ２２はＲＡＭセル３３１及び３３３に対す る列アドレスをデコードし、一方デコーダ３２４はＲＡＭセル３３２及び３３４ に対する列アドレスをデコードする。メモリセルＡに対するデコーダ３２１及び ３２３は、ビットライン９９を選択するための行アドレスビットを有しており、 従ってデコーダ３２１及び３２３の出力は、メモリセルＡを有する列が選択され 且つビットライン９９を選択される場合にのみ高状態へ移行する。ＲＡＭセル用 のデコーダ３２２及び３２４は、ビットライン９９が不活性状態にある場合にの み高状態へ移行する。従って、複数個のメモリセルＡは同時的に読取り又は書込 みを行なうことが可能であり、しかも、メモリの残部における高密度は維持され る。メモリの残部が高密度に維持されるのは、複製ビットＡへアクセスするため にエキストラなワードラインが付加されていないからである。制御格納部複製を 適用する別の有用な方法は、読取／書込信号をアドレスデコーダへ供給し、且つ 読取／書込ライン上でデコーダ３２１が論理０をデコードし且つデコーダ３２３ が論理１をデコードするように設定することである。読取／書込信号を例えば３ ２２及び３２４等の他のデコーダへ供給することは、２つの行及び列アドレス、 即ちその１つはセルの機能ユニットレジスタに対しての読取りのため及び別の１ つは書込みのためのこれらの アドレスをデバイスアドレス空間内の単一アドレス上にマップさせることを可能 とする。 行及び列デコーダの正確な構成は多様な要因に依存しており、例えば、複製さ れたビットが制御格納部を介して散在されている態様及び読取及び書込動作のた めに必要とされる性能等に依存している。デコーダ用の適宜の回路設計は、前述 したＷｅｓｔｅ及びＥｓｈｒａｇｈｉａｎの参考書に開示されているような従来 の設計技術を使用して容易に行なうことが可能である。ＦＰＧＡへのプロセサインターフェース 次に、プロセサインターフェースについて説明する。現在のＦＰＧＡ設計は、 ＦＰＧＡ上のユーザ論理とホストマイクロプロセサとの間での情報伝達をハンド シェイク動作させる手段を与えるものではない。従って、多様な臨機応変なメカ ニズムが使用されている。現在使用されている最も柔軟性のある既存のメカニズ ムは、プロセサから直接的にＦＰＧＡをクロック動作させることであり、それは ２つの計算を完全に同期状態に維持する。然しながら、プロセサからＦＰＧＡを クロック動作させることは、高性能適用例においてはＦＰＧＡを著しくスローダ ウンさせることとなる。従って、ＦＰＧＡ上で実現されるレジスタへ及びそれか らの転送すべきデータの 量が比較的小さい場合には、クロック型転送が最も有用であり、且つ有用なデバ ッグ方法を提供する。 又、バッファメモリ内にデータを書込み次いでＦＰＧＡ自身の上に実現されて いるか又は隣接する論理の上に実現されておりデータに関する演算を完了するの に充分なサイクルの間稼動し次いで停止する自走型クロックを開始させることが 可能である。この技術は、大きなデータストリームに対しては効率的に作動する が、別の動作においてクロックを開始させるオーバーヘッドは、ＦＰＧＡ上のレ ジスタへ書込み且つそれから読取られる単一オペランドに対して著しいものであ る。プロセサはハードウエアフラッグを継続的にポールし、ＦＰＧＡにより発生 されたインタラプトを使用するか、又はＦＰＧＡが計算動作を完了し次いでその 結果を読み戻すまで既知の遅延の間待機することが可能である。ＦＰＧＡにより 発生されたインタラプトがプロセサにより使用されるべき場合には、任意のセル 機能ユニット出力によって選択的に駆動することの可能な小さな数のグローバル 出力信号を与えることが便利である場合がある。これらのグローバル信号はイン タラプト要求信号として使用することが可能である（グローバル信号はワイヤー ドＯＲとして実現することが可能であり、従って幾つかのセルが外部インタラプ トを 活性化させることが可能である）。インタラプトステータスレジスタに対して書 込みを行なっているプロセサによりラッチがクリアされるまで、ＦＰＧＡ装置は 外部インタラプトラインをラッチするためにプログラムさせることが可能である 。 多くの適用場面において、アレイ上のレジスタ内へのデータの書込動作によっ て直接的にＦＰＧＡ上の処理を開始させることが望ましい。内部装置状態レジス タからの入力／出力転送用のアドレッシング手法について上に説明したが、その 場合に、このアドレッシング方法において使用されている行及び列（ビット及び ワード）ワイヤは、アレイを貫通してパスし且つＦＰＧＡ上の計算を同期させる ために必要な信号を正確に有している。例えば、ビットラインに沿っての垂直な レジスタに対しての書込みの場合には、ＲＡＭのこれらのビットに対するワード ラインが、転送期間中に高状態へ移行し且つ転送が完了すると低状態へ移行する 。これらのビットライン及びワードライン信号は、通常、プログラミング及び状 態アクセスに関してのみ関連するものであるが、それらは、アレイ内の論理ルー チング（経路付け用）マルチプレクサのうちの１つに対するソース即ち発生源と して容易に与えることが可能である（便宜的に、長さ４スイッチブロックにおい て、ビットライ ンは東／西スイッチへ接続され且つワードラインは北／南スイッチへ接続される ）。従って、ＦＰＧＡにおけるユーザが定義した論理は、ワードライン信号上の 低状態へ移行するエッジによってトリガされ、次の計算を開始させて新たな値を レジスタ内へクロック入力させることが可能である。 比較的短い動作（即ち、少数の処理命令の実行時間よりも短い時間であって、 例えば今日の技術では５００ナノ秒）がＦＰＧＡにおいて実現される場合には、 遅い装置でダイアリングを行なう場合に「待機状態」を挿入することにより読取 及び書込サイクルを長くするための殆どのプロセサの能力を使用することにより 上述した状態アクサセスメカニズムを拡張させることが便利である場合がある。 ＦＰＧＡは、その新しい値が計算される前にレジスタがアクセスされる場合に「 待機」信号を発生し、それが有効な結果を読むことが可能となるまでプロセサを 強制的に待機状態とさせる。同様に、書込サイクルにおいて、レジスタ内の前の データが処理されるまでプロセサは停止される。この構成は、プロセサをＦＰＧ Ａと同期させる非常に簡単で且つオーバーヘッドの低い方法を提供している。ＣＡＤソフトウエアツール 次に、ＦＰＧＡ用のＣＡＤソフトウエアツールに ついて説明し、その後に、幾つかの一般的な論理構成を実現するためのＣＡＬ ＩＩの適用例について説明する。 ＦＰＧＡ用の現在のＣＡＤツールは、設計を、接続したコンポーネントの静的 階層として表わしており、この階層は、次いで１組の基本的なコンポーネントへ 平坦化され且つ装置全体のコンフィギュレーション即ち形態を表わすビットパタ ーンへ変換される。ファイングレイン型即ち微粒型のＦＰＧＡにおいては、この 設計の階層的ブロックが、通常、ファイングレイン型エリアの矩形状区域を特定 し且つデバイスコンフィギュレーション（装置形態）メモリ内の矩形状の区域上 へマップする。メモリの与えられた矩形状のアレイに対するビットパターンがそ の設計の対応する区域における資源のコンフィギュレーション即ち形態にのみ依 存するようにＦＰＧＡが設計されている場合には、ＦＰＧＡをブロック毎に迅速 にプログラムすることが可能であり、同一のブロックの全てのインスタンスは同 一のビットパターンを有している。異なる外部接続を有する同一のブロックの２ つのインスタンスは、異なるプログラミングビットパターンを有することが可能 である。現在のＦＰＧＡの場合には、コンフィギュレーション（形態）発生プロ グラムがユーザの設計に関しての変換 を実施する。この変換は、その設計の１つのブロックに対するコンフィギュレー ション（形態）情報を決定するために、コンフィギュレーションプログラムが設 計全体を解析することが可能であることを必要とする。 使用すべきダイナミックリコンフィギュレーション即ち動的形態再特定のため の１つの方法は、ホストプロセサが内部データ構造で動的にＣＡＬ ＩＩ設計を 構成し且つその設計に対応するビットパターンを計算し次いでそれらを直接チッ プ内へダウンロードすることである。このような場合には、特別の翻訳プログラ ム又はコンフィギュレーションビットパターンを有する静的ファイルは存在しな い。この手法は、設計表示とビットパターンとの間であまり高度に高度化されて いない翻訳を有することにより実際的なものとされている（例えば、ビットパタ ーンにおけるあるビットは単一のパラメータを表わすために予約される）。翻訳 は階層的に又はブロック毎に適用することが可能である。更に、同一のブロック の全てのインスタンスは同一のコンフィギュレーション即ち形態を有するという 事実は、プログラミング時間を減少させるために、ＣＡＬ ＩＩチップ（ワイル ドカードレジスタにより実現されている）のマルチ書込能力と関連して使用する ことが可能で ある。シフト・マスクレジスタ特徴は、各々が同一のセル内の幾つかの資源及び 制御メモリの同一のワードを特定するオーバーラップするブロックが、１バイト におけるサブセットのビットが変化することを可能とすることによって、独立的 にプログラムさせることを可能としている。ブロック設計を介しての容易な形態再特定 幾つかのＣＡＬ ＩＩ設計を構成するためにアルゴリズムを使用することが可 能であるが、殆どの場合においては、ユーザは、動的再プログラミングの利点を 失うことなしに、ＣＡＬ ＩＩ設計を発生させるためにより伝統的なＣＡＤツー ルを使用することを願望する。動的再プログラミング可能性は、置換可能なブロ ックを使用することにより得ることが可能である。設計の各ブロックに対して、 ユーザは多数の可能なコンフィギュレーション即ち形態を特定し、その場合にこ れらのコンフィギュレーションの各々は従来のツールを使用して発生させ且つ解 析することの可能な静的設計である。全設計に対する単一の初期的コンフィギュ レーション及び各置換可能なブロックの各潜在的なコンフィギュレーションに対 するコンフィギュレーションデータを計算し且つディスクファイル又は例えばＥ ＰＲＯＭ等の非揮発性メモリ内に格納することが可能である。ＣＡＬ ＩＩチップを制御するホストプロセサ用のランタイムライブラリィルーチーン （即ち、ＦＰＧＡ製造業者によってかかれたライブラリィルーチーンであってＦ ＰＧＡと相互作用を行なうためにユーザのアプリケーションプログラムによって コールされるもの）がその別のコンフィギュレーションのうちの１つで任意の置 換可能なブロックコンフィギュレーションを置換させることが可能である。置換 は非常に簡単で且つ高速とすることが可能である。何故ならば、それはコンフィ ギュレーションメモリの規則的なエリアへのブロック転送を必要とするに過ぎな いからである。 該ソフトウエアは、更に、その設計の置換可能なブロック内の状態レジスタの 初期化を与えることが可能である。状態レジスタは、そのブロック定義に関連し たデフォルト値又はそのブロックの現在のインスタンスの前の状態へ初期化させ ることが可能であり、従ってそのステータスを回復させる。このことは、ＣＡＬ ＩＩアーキテクチュアのレジスタをランダムに読取り及び書込む能力を使用し て達成することが可能である。 迅速な形態再特定を確保するために置換可能なブロックに何らかの制限を課す ことが望ましい。例えば、置換可能なブロックの各バージョンは、同一の 取囲みボックスを有するものでなければならず、Ｉ／Ｏ信号は置換可能なブロッ クの全てのバージョンに関しブロック周辺部上の同一の点に表われねばならず、 且つどの交換可能なブロックのバージョンもそれらの取囲みボックスの外側に延 在するいずれかのチップ資源を使用するものであってはならない。例えば、置換 可能なブロックにおいて、その置換可能なブロックの取囲みボックスの外側に延 在したフライオーバーを使用することは認められない。ソフトウエアを著しく簡 単化させるより制限的な規則は、置換可能なブロックのインスタンスの境界内に 存在するどのチップ資源もその設計内のいずれかの他のブロックへ割り当てられ るものでないというものである。ＣＡＤソフトウエアは、これらの制限が充足さ れたか否かを容易にチェックすることが可能である。それらの制限が充足されて いない場合には、そのブロックは不当なものであると判断することが可能である 。一方、取囲みボックスをチェックするのではなく個々の資源が競合することを チェックするより汎用性があり且つより遅い形態再特定アルゴリズムを使用する ことが可能である。 ある場合においては、装置の潜在的なコンフィギュレーション（形態）は比較 的少なく、且つこれらのコンフィギュレーションの間での極めて迅速なス イッチングが所望される。このような場合には、装置アクセスの数を最小とする ために、装置コンフィギュレーション（形態）特定ファイル及び潜在的なリコン フィギュレーション（形態再特定）のリストを解析するために最適化ソフトウエ ア（これは長い稼動時間を有する場合がある）を使用することが可能である。こ の最適化ソフトウエアは、装置の複数個の書込能力を利用し且つ制御格納部の異 なるビットのみを変化させる１組のコンフィギュレーション動作を発生させる。 この最適化ソフトウエアの出力はハイレベル言語コード又はホストプロセサ用の マシン言語プログラムセグメント内に格納することが可能である。これらの予め 計算した命令は、実行されると、形態再特定を制御するデータファイルではなく 形態再特定を実施する。 図３９はマイクロプロセサ及びメモリ（ＥＰＲＯＭ及び／又はＲＡＭ）を具備 するアドレスバスとデータバスとの上に位置させて示したＦＰＧＡの概略図であ る。これはマイクロプロセサをベースとした回路適用においてＦＰＧＡを使用す ることが簡単であることを示している。ＣＡＬ ＩＩアーキテクチュアは双方向 及びトライステートワイヤ（配線）をサポートするものではない。これの主要な 理由は、ＣＡＬ ＩＩはユーザソフトウエアによる動的形態再 特定をサポートすることを意図しているからである。動的形態再特定期間中に、 アレイの形態特定を行なう中間でプログラムが終了される結果として又はユーザ のソフトウエアにエラーがあるために制御格納部が不正確に形態特定されること がある。各々がＲＡＭの独立的なビットによって制御される複数個のトランシー バによって１本のワイヤを駆動することが可能であるアーキテクチュアにおいて は、本質的にコンフリクト即ち競合が発生する可能性があり、その結果高い電力 散逸が発生し且つ制御格納部が誤って形態特定される場合には装置を損傷する場 合がある。このような状態はコンフィギュレーション即ち形態特定が静的であり 且つ保証されたソフトウエアによって発生される場合には許容可能なものである が、頻繁な形態再特定をサポートすることが意図された装置においては許容可能 なものではない。トライステートバスの機能は、ＣＡＬ ＩＩアレイによって与 えられる一層長い論理ワイヤ及びセル論理ゲートを使用して実現されるワイヤＯ Ｒ又はワイヤＡＮＤバスを使用してエミュレートさせることが可能である。ＣＡＬ ＩＩを使用した適用例 図４０−４８はＣＡＬ ＩＩアーキテクチュアの適用例を示している。図４０ −４８において使用し た図面の表記法は、設計により使用される１個のセルの機能ユニットを、選択し た機能を表わすボックス上に名称を有する中央ボックスとして表わしている。こ の図面表記法は、周辺部からセルの中心へ向かって長さが減少するにしたがう順 番で信号を配置させ、従って、例えば、長さ４フライオーバーはセルの周辺部近 くであり、且つ近隣相互接続は機能ブロックに一層近い。点線において屈曲し且 つセル内の中央ボックスへ通過するラインは図１０のマルチプレクサ５８，６０ 又は６２のうちの１つにより取扱われる信号を表わしている。１つのボックスの エッジにおいて終端するラインは機能ユニットへの入力を表わしている。コンタ クトされた機能ユニットのサイド即ち側部は表Ｉにおいて示した如く図１１上の 入力端子に対応している。 １個のセル機能ユニットの中心から出るラインは 図１０の機能ユニット４８によりＳＥＬＦライン上へ配置され且つ更にマルチプ レクサ５０，５２，５４又は５６のうちの１つにより隣りのセルへ接続された信 号を表わしている。機能ユニット及び次のセルに近接し１つのセルを貫通するラ インは、図１０のマルチプレクサ５０，５２，５４又は５６のうちの１つによっ てＮ，Ｓ，Ｅ又はＷ入力上で受取られ且つそのマルチプレクサによってＮＯＵＴ ，ＳＯＵＴ，ＥＯＵＴ又はＷＯＵＴへ通過された信号を表わしている。図面を簡 単化するために、図４１に示してあり且つ符号が付けられているスイッチ１８又 は２０（図１５，１６及び１７においてスイッチが図示されている）は図４２− ４８においては符号を付けていない。これらのスイッチは、図４１に示した如く 、セルブロックを分離する二重線の間に位置されている。 図４０は４入力ＡＮＤゲートを使用するＣＡＬ ＩＩアーキテクチュアを使用 したアプリケーションの第一具体例を示している。この４入力ＡＮＤゲートは典 型的に付加的な機能を実現する４×４ブロックのセル内に設けられているが、簡 単化のために、ＡＮＤゲートを実現するセルのみが示されている。幅広ゲートは 、ＲＯＭ／ＰＬＡ／ＰＡＬ型構造のＡＮＤプレーン及びＯＲプレーン及びアドレ スデコー ダを包含する多数の重要な論理構造において見出される。速度及び面積の両方の 点においてこのような幅広ゲートを効率的に実現することが可能であることが基 本的である。ＣＡＬ ＩＩアーキテクチュアは、２入力１出力論理セル１２のツ リーを使用することによりこれらの幅広ゲートの高速実現をサポートしている。 図４０に示したツリー構造においては、遅延は入力数と共に直線的にではなく対 数的に成長する。図４０乃至４８における図面表記法は、論理セル内の機能ユニ ットをそれらの選択した機能の符号を付けた矩形として表わす。機能ユニットが 使用されないセルは矩形を有するものではない。論理セルへの入力信号はそれら のエッジにおいて論理セル矩形と接触して示してあり、且つ出力はそれらの中心 から論理セル矩形から出る状態が示されている。隣りのセルを接続させるスイッ チは点線上に位置されているが、簡単化のために図示していない。図１，２，１ ５，１６に示したスイッチ１８も示していないが二重点線の間に位置されている 。 図４０において、ＡＮＤゲート１２ａは２つの入力、即ちＩＮ０及びＩＮ１を 受取り、且つＡＮＤ１２ｃは２つの入力即ちＩＮ２及びＩＮ３を受取る。ＡＮＤ ゲート１２ａ及び１２ｃの出力は、ＡＮＤゲート１２ｂへの入力を形成し、そこ から出力ＯＵＴが とられる。図１８乃至２５に示した機能ユニットは、各入力変数の真の値又は相 補的な値を使用することを可能とし、それはデコーダにとって基本的なことであ る。ＲＯＭのＯＲプレーン内の機能ユニットの柔軟性が、積項数を半分とするこ とを可能とし、且つＣＡＬ ＩＩアーキテクチュアにより与えられる経路付け資 源は最大で３２個の入力を有するツリー構造のゲートを単一列のセルにおいて実 現することを可能としている。 図４１はアレイの１列内に配設した１６個のセルを具備する１６セルＡＮＤゲ ートを図示している。垂直方向に配列した４セル×４セルブロックが設けられて いる。この配列は、隣りのセルの間の接続を図示するのみならず、長さ４及び長 さ１６のフライオーバーを使用するセルのブロック間の接続をも図示している。 これらのセルは底部におけるセル０から頂部におけるセル１５へ番号が付けられ ている。図４１において、スイッチ１８はセルブロック間の空間内に位置させて 示してある。更に、ライン２１０，２１１，２１２が長さ４フライオーバールー チング即ち経路付けを示していることが理解される。信号はセル３と４との間の スイッチ１８におけるフライオーバー２１０においてのみエンターすることが可 能であるが、信号はセル４，５，６，７内へ及びセ ル７と８との間のスイッチ１８内へ直接フライオーバー２１０から出ることが可 能である。セル０乃至セル３から構成される底部ブロックにおいては、セル０乃 至２内に３個のＡＮＤゲートが設けられている。不使用のセル３を介して通過さ れたセル１の出力は底部ブロックへの境界におけるスイッチ１８へエンター即ち 入力する。セル１の出力はセル４内のＡＮＤゲートの入力を形成する。セル４内 のＡＮＤゲートの出力は、セル３と４との間のスイッチ１８を介して長さ４フラ イオーバー２１０へ送給される。セル８は長さ４フライオーバー２１０からの１ つの入力と、フライオーバー２１１を介してのセル１２からの別の入力（セル７ と８との間のスイッチ１８を介して移動することなしに）を有している。１６入 力ＡＮＤゲートの出力はセル８の出力からとられ且つセル７と８との間のスイッ チ１８を介してフライオーバー２１２を経てセル１１と１２との間のスイッチ１ ８へ経路付けされ、且つ図４１の頂部における出力として与えられる。 図４２は汎用ロジックブロックを形成するために、どのようにしてＡＮＤプレ ーンを構築し且つＯＲプレーンと合体されるかを示したＰＡＬ型構成を図示して いる。入力ＩＮ０乃至ＩＮ１５がＡＮＤゲートの１６個の行の８個の列へ供給さ れる。各列は、図 ４１に示した如く、ツリー構造を形成するように接続されている。ＡＮＤゲート の８個の列が存在するので、入力信号ＩＮ０乃至ＩＮ１５からの接続は長さ４フ ライオーバーへ適用される。入力信号は図面の左側において印加され且つ東フラ イオーバーが使用される。２つの入力信号がこのツリーの最も低いレベルにおけ るＡＮＤゲートへ印加され且つ１本の東長さ４フライオーバーのみが各セル（偶 数行において）へ与えられるに過ぎないので、隣接するセルの東長さ４フライオ ーバーが使用され且つ信号は近隣相互接続を介して転送される。例えば、行５の 符号を付けたセルからなる行は行５の東長さ４フライオーバーからのそのＩＮ５ 入力を受取り、且つ行４の東長さ４フライオーバーからのそのＩＮ４入力を受取 る。然しながら、図１０に示した実施例においては、１個の隣りのセルから長さ ４フライオーバーからの別のセルへルーチング即ち経路付けを行なう構成は設け られていない。従って、二重点線によってスイッチにおいて、東長さ４フライオ ーバ一上の信号は東近隣経路付けへ転送される。このようなスイッチ転送の１つ を図４２において４２４として示してある。簡単化のために、その他の転送に対 しては符号を付けていない。次いで、ＩＮ４信号が近隣経路付けを介して東方向 へ次の３つの隣接するセル へ転送される。この信号は、更に、行４内のセルによって隣接相互接続に沿って 上方向へ行５の直上のセルへ転送される。本発明によれば、ＩＮ４信号は近隣相 互接続を介してのみならず東長さ４フライオーバー上を走行し、従ってそれは８ 個の近隣セルを介して通過した場合よりもより少ない遅延でこの図面の右側にお ける４個のＡＮＤゲートヘ到達する。４２４と均等な別のスイッチがＩＮ４信号 を右４列の近隣相互接続へ転送させる。この適用においては、図面の右側におけ る東長さ４フライオーバー上にその信号を配置させることは必要ではない。何故 ならば、この図面の右側へのＩＮ４信号の更なる接続は行なわれないからである 。行６，８，１０，１２，１４は、高速を得るために長さ４フライオーバーと近 隣経路付けの同一の組合わせを包含している。行１及び３もこの組合わせを包含 しているが、これらの場合には、その信号は上方向ではなく下方向へ夫々行０及 び２へパスされる。 ７個のＯＲゲートの１つの行が図４２の頂部に位置されている。ＯＲゲートＯ Ｒ０は、入力として、ＡＮＤゲートの最初の２つの列の出力を受取る。ＯＲゲー トＯＲ２は、入力として、ＡＮＤゲートの３番目及び４番目の列の出力を受取る 。ＯＲゲートＯＲ１は、入力として、ＯＲゲートＯＲ０及びＯＲ２の出 力を受取る。同様のツリー構造がＯＲゲートＯＲ５乃至ＯＲ７によって形成され ており、出力信号ＯＵＴは長さ４フライオーバーを介してＯＲゲートＯＲ３から とられる。 図４３は２個の（４×４）セルブロックにおける５個のセルからなる１つの行 から構成される１ビットアーキュムレータを図示している。これらのセルは、図 示した如く、ＳＵＭ出力及びＣＡＲＲＹ（キャリィ）出力を形成するために、Ｘ ＯＲ、ＡＮＤ、ＭＵＸ及びＤＣに対して形態が特定されている。 図４４はルックアヘッドキャリィを有する３ビットアキュムレータを図示して いる（ＳＵＭ０，ＳＵＭ１，ＳＵＭ２，ＣＡＲＲＹＯＵＴを発生する３つの入力 Ｉｎ０，Ｉｎ１，Ｉｎ２の場合）。 図４５はキャリィ遅延に沿っての遅延を最小とするために、ルックアヘッドキ ャリィを具備する１６ビットアキュムレータである加算器を図示している。ＣＡ Ｌ ＩＩアーキテクチュアは、図４３，４４，４５から理解される如く、セル機 能として２：１マルチプレクサをサポートしており、且つそのことはキャリィ経 路遅延をＣＡＬ Ｉアーキテクチュアにおける２ゲート遅延からこのアーキテク チュアにおける１ゲート遅延へ減少させている。フライオーバーによって与えら れるエキストラな経路付け資源は、 図４３に示した１ビット加算器が複数個のセルからなる単一の行において実現す ることを可能としており、そのことは２セル高（ＣＡＬ Ｉ）構成と比較してキ ャリィ経路上の経路付け遅延を減少させている。このように、ＣＡＬ ＩＩアー キテクチュアを使用して種々の複雑性のアキュムレータ及び加算器を構成するこ とが可能であり、勿論、ルックアヘッド構造において複数個の加算器からなる１ 個のブロックを介して前のステージからのキャリィの経路付けを行なうために図 ４５に示した如く経路付け資源を使用することが可能である。 ＣＡＬ ＩＩアーキテクチュアは、更に、同期カウンタを実現することが可能 である。上述した如く、ＣＡＬ ＩＩアーキテクチュアは、セルのプリミティブ としてエッジトリガ型フリップフロップを与え、そのことはこのような同期カウ ンタを一層効率的に構成することを可能としている。図４６は例えばクロックイ ネーブル入力、クロックイネーブル出力、クロック、及び出力信号Ｑ０，Ｑ１， Ｑ２，Ｑ３等の通常の信号を有する４ビット同期カウンタステージを図示してい る。理解されるように、クロックイネーブル出力信号は長さ４フライオーバーか らやってくるものであり、且つそのクロック信号は長さ４フライオーバーを介し てフリップフロップのために 使用されている行内の全てのセルへ送給することが可能である。ＣＡＬ ＩＩア ーキテクチュアは、セル内へ直接的にクロックラインの経路付けを行なうための フライオーバー経路付け資源を与えているので、特に効果的である。又、高速の 同期カウンタによって必要とされるルックアヘッド機能は、幅広のゲートを使用 して与えられている。図４６に示した４ビットカウンタステージはカスケード構 造とさせ且つ拡張させて、４セル×４セルの４個のブロックを使用して図４７に 示した如く１６ビット同期カウンタを形成することが可能である。 更に理解されるように、例えば１６：１マルチプレクサ等の幅広マルチプレク サは、２：１マルチプレクサのツリーとして効率的に実現することが可能である 。このような構成を図４８に示しており、その場合に、複数個のセルからなる２ 個の４×４ブロックを使用してツリーが形成されている。セルの最初の行は２： １マルチプレクサを実現する８個のセルを有している。これらのマルチプレクサ の出力は２番目の行内のマルチプレクサセルの入力へ送給され、一方、１６：１ マルチプレクサの出力を供給する３番目の行内に示された２：１マルチプレクサ から２つの出力がとられる。要約 容易に理解されるように、全ての共通の論理構造はこの技術を使用して実現す ることが可能である。ＣＡＬ ＩＩアーキテクチュアによってサポートされる主 要な付加的な特徴は、１個のセル内の資源の密接に関連したグループは制御格納 部の同一のバイトを介してアクセスされるように制御格納部レイアウトが構成さ れており、制御格納部インターフェース上の付加的な論理回路がユーザ設計にお ける内部状態レジスタへのワード幅読取及び書込アクセスを可能とし、ユーザ設 計におけるセル及びビットスライスのベクトルを同時的に変化させることを可能 とするために制御格納部アドレスデコーダ内にワイルドカードレジスタが設けら れており、且つ長さ４，１６，６４ワイヤからなる階層的経路付け構造が基本的 セル格子上に積層されており一層長いワイヤに関する遅延を減少させていること 等である。上述した如く、長さ４ワイヤは基本セルへの機能ユニット入力として 使用されている。この構成は階層的な態様で上方向へ長さ６４及び長さ２５６等 将来の製品ファミリィにおけるワイヤに対して拡張させることが可能である。 ＣＡＬ ＩＩアーキテクチュアは、その制御格納部をホストプロセサのアドレ ス空間内にマッピングすることにより、ＣＡＬ ＩＩ ＦＰＧＡへの動的 アクセスを行なう能力を与えている。このことは、その他のＦＰＧＡから得るこ との不可能な設計可能性を提供している。伝統的なＣＡＤフレームワークを放棄 することなしにこのアーキテクチュアから著しい利点を得ることが可能である。 ＣＡＬ ＩＩアーキテクチュアは多様なモードで使用することが可能であり、４ つの実際的なモードが判明している。 （１）従来のＡＳＩＣ： このモードにおいては、従来のＡＳＩＣ／ＦＰＧＡ 設計ツールを使用してスタティックコンフィギュレーション（静的形態特定）フ ァイルを生成し、該フィイルをパワーアップ時にＥＰＲＯＭ又はその他の非揮発 性格納部から装置内へロードさせる。ホストプロセサは必要ではない。然しなが ら、このようなホストプロセサが使用可能である場合には、ホストプロセサのメ モリ内にＣＡＬ ＩＩ設計コンフィギュレーション即ち形態特定を格納すること によってボードエリアを節約することが可能である。ホストプロセサを使用する 場合には、更に、ＣＡＬ ＩＩアドレスデコーダ内のワイルドカードユニットを 利用することにより、コンフィギュレーション時間及びコンフィギュレーション データ寸法を著しく減少させることが可能である。 （２）内部状態へのプロセサアクセス： この構成においては、従来のＡＳＩ Ｃ処理の流れを使用し て、スタティックコンフィギュレーション即ち静的形態特定を発生し、次いでそ れをパワーアップ時にダウンロードさせる。装置が活性状態にある間に、プロセ サがユーザ設計の内部レジスタへアクセスし値を格納し且つ検索する。制御格納 部インターフェースはユーザの設計の全ての内部レジスタへの自由な配線を与え るものと考えることが可能である。既存の制御格納部配線を使用する場合には、 そうでない場合にはチップエッジへ信号の経路付けを行なうために必要とされる 場合のある配線を除去することによって密度を増加させることが可能であり、且 つ設計複雑性を減少させることも可能である。この設計スタイルは、ＦＰＧＡが マイクロプロセサと外部ハードウエアとの間のインターフェースを与える適用場 面において特に魅力的である。ホストにおいて稼動するソフトウエアが、ＣＡＤ システムから出力される配置情報に基づいて些細な計算を使用して内部レジスタ のアドレスを計算する。 （３）複数個の関係のないＦＰＧＡコンフィギュレーション： この設計スタ イルにおいては、従来のＣＡＤシステムを使用して並列的に幾つかの完全なるＦ ＰＧＡ設計が行なわれ、次いで独立的に検証される。ホストプロセサ上のランタ イムソフトウエアが、ＦＰＧＡ装置の種々のコンフィギュレーショ ンの間でスワップを行なうことが可能である。ＦＰＧＡコンフィギュレーション はホストプロセサ上で稼動するプロセスと関連させ、且つ処理文脈がスイッチす る期間中にスワップさせることが可能であり、内部レジスタの状態を保存する。 このように、各プロセスはそれ自身の「仮想的」ＦＰＧＡへのアクセスを有する ように見えることが可能である。然しながら、これらの複数個のコンフィギュレ ーションは、いずれかのユーザＩ／Ｏピンが複数個のコンフィギュレーションに よって共用されている場合には、互いに共同するように設計されねばならない。 ＣＡＬ ＩＩ制御格納部インターフェース上の付加的な回路は、種々の装置コン フィギュレーションの間でスイッチするために書込動作数を著しく減少させる。 この技術に対して適した適用例の１つはレーザプリンタコントローラであり、そ の場合には、ＦＰＧＡが初期的にＲＳ２３２インターフェースとして動作してプ リンタ画像ファイルをダウンロードし、次いで形態再特定が行なわれてプリント エンジンを制御し且つ低レベルグラフィック動作を実施する。 （４）動的形態再特定のアルゴリズム的使用： この設計スタイルにおいては 、ＦＰＧＡ上に実現された回路の部分が計算の一部が実施されるたびに動的に形 態再特定が行なわれる。例えば、ＦＰＧＡ内 の経路付け回路網を直接的に使用してＦＰＧＡ入力ピン上で置換機能を実施する ことが可能である。設計作業の最大の部分及び検証の殆どは従来のＡＳＩＣ設計 ツールを使用して行なうことが可能である。 現在使用されている高いパーセントのシステム設計はプロセサと、メモリと、 回路ボード上のＩ／Ｏ装置へのインターフェースのためのチップとから構成され ている。このようなシステムの設計は、任意のＡＳＩＣ又はＦＰＧＡ及びボード 自身のハードウエア設計と、所望の機能性の殆どを実施するプロセサに対するプ ログラムのソフトウエア設計の両方から構成されている。ＦＰＧＡの制御格納部 のプロセサのアドレス空間内へのマッピングは、ハードウエアエンジニアからソ フトウエアエンジニアへの設計の要素を移動させる可能性を与え、そのことは全 体的な設計プロセサスを簡単化させる。ソフトウエアがユーザの設計をＣＡＬ ＩＩ装置のハードウエア上へレイアウトさせることがいまだに必要であるが、こ のタスクのためのソフトウエアは、ＣＡＬ ＩＩアーキテクチュアの規則性のた めに、複雑性はより少なくなる場合がある。 ＣＡＬ ＩＩ構成の主要な利点は、簡単であること、対称性があること、規則 性があることであり、それらは、新規のユーザがファイングレイン型セル のアレイを迅速に利用することを可能とし、且つＣＡＤツールが使用可能な資源 を効率的に利用することを可能とする。ＣＡＬ ＩＩアレイの更なる利点は、全 体的な寸法上の拘束条件を充足するためにアレイ上に設計の機能的ブロックを配 置する上で柔軟性を与えるということである。制御格納部の構成及びワイルドカ ードレジスタ及びシフト・マスクレジスタを使用することは、装置資源及びステ ータスへアクセスするために必要なマイクロプロセサ命令の数を最小とさせる。 制御格納部の特定の構成は、ＲＡＭ内のデータの構造的組のために、一度に１つ の代わりに多数の制御ビットを同時的に書込むことが可能である。このことはテ スト動作では規則的なコンフィギュレーションを使用するのでテストのオーバー ヘッドを減少するという利点を有している。階層的スケーリングの利点は、遅延 がセルユニットにおける距離の対数であり、且つ従来の設計と比較して遅延が著 しく減少されているということである。フライオーバーワイヤは１個の要素によ って駆動することが可能であるに過ぎないので、制御格納部への動的アクセスは 、不正確なコンフィギュレーションが競合を発生する可能性がないので、一層安 全である。このような付加的な安全性は、ＦＰＧＡコンフィギュレーションがユ ーザによってしばしば変更 されることが意図されている場合において有用である。

Claims (1)

1. 【特許請求の範囲】 １．階層的にスケール可能なセル型アレイにおいて、 複数個のセルが設けられており、 各セルをそれの隣接した隣りのセルへ相互接続させる第一経路付け資源が設け られており、前記第一経路付け資源は長さｎを有する第一複数個のラインを包含 しており、尚、ｎは所定の距離であり、 Ｎ＞１として、長さＮ×ｎを有する第二複数個のラインを包含する第二経路付 け資源が設けられており、 ｍ≧２及びＮ^m×ｎ≦Ｔ（前記セル型アレイの全長）として、長さＮ^m×ｎを有 する第三複数個のラインを包含する第三経路付け資源が設けられている、 ことを特徴とするセル型アレイ。 ２．請求項１において、ｎが約１個のセル幅であることを特徴とするセル型ア レイ。 ３．請求項１において、Ｎが４であることを特徴とするセル型アレイ。 ４．請求項３において、ｍが２であることを特徴とするセル型アレイ。 ５．請求項３において、ｍが３であることを特徴とするセル型アレイ。 ６．請求項１において、更に、ｒ≧３及びｒ＝ｍ ＋１として長さＮ^r×ｎを有する第四複数個のラインを包含する第四経路付け資 源が設けられていることを特徴とするセル型アレイ。 ７．プログラマブル論理構成体において、 行及び列の形態で配列された複数個のセルからなるアレイが設けられており、 複数個のスイッチが設けられており、前記複数個のスイッチは前記アレイを第 一複数個のセルブロックへ区画化しており、 各セルは、前記セルへ４個の入力信号を供給するために各々が隣接するセル又 はスイッチへ結合されている４本の入力ラインを有すると共に、前記セルからの ４つの出力信号を供給するために各々が隣接するセル又はスイッチへ結合されて いる４本の出力ラインを有しており、 前記アレイは、更に前記セルへ付加的な４つの入力信号を供給するために４本 の中間の指向付けされた入力ラインを有しており、各中間の入力ラインが前記ブ ロックの１つの行又は列のいずれかにおけるセルへ信号を供給することを特徴と する論理構成体。 ８．請求項７において、前記アレイが、更に、複数個のフライオーバーライン を有しており、各フライオーバーラインは前記複数個のスイッチのうちの２つの スイッチの間に結合されており、前記複数個 のフライオーバーラインは第二複数個のセルブロックを決定することを特徴とす る論理構成体。 ９．複数個の論理セルからなる二次元アレイを有する集積回路におけるスイッ チにおいて、 各々が複数個の入力信号を受取り且つ１個の出力信号を供給する１組のマルチ プレクサが設けられており、 各マルチプレクサに対して、前記マルチプレクサをして前記入力信号のうちの １つを選択させて前記出力信号を供給させるマルチプレクサ制御手段が設けられ ており、前記入力信号は以下のワイヤ、即ち前記スイッチから西側へ延在し且つ 前記セルのうちの１つの前記長さの第一倍数にほぼ等しい長さを有するワイヤ、 前記スイッチから東側へ延在しており且つ前記セルのうちの１つの前記長さの 前記第一倍数にほぼ等しい長さを有するワイヤ、 前記スイッチから西側へ延在しており且つ前記セルのうちの１つの前記長さの 第二倍数にほぼ等しい長さを有するワイヤ、 前記スイッチから東側へ延在しており且つ前記セルのうちの１つの前記長さの 前記第二倍数にほぼ等しい長さを有するワイヤ、 から取られるものであり、前記出力信号は以下のワ イヤ、即ち 前記スイッチから西側へ延在しており且つ前記セルのうちの１つの前記長さの 第一倍数にほぼ等しい長さを有するワイヤ、 前記スイッチから東側へ延在しており且つ前記セルのうちの１つの前記長さの 前記第一倍数にほぼ等しい長さを有するワイヤ、 前記スイッチから西側へ延在しており且つ前記セルのうちの１つの前記長さの 第二倍数にほぼ等しい長さを有するワイヤ、 前記スイッチから東側へ延在しており且つ前記セルのうちの１つの前記長さの 前記第二倍数にほぼ等しい長さを有するワイヤ、 上へ配置させることを特徴とするスイッチ。 10．請求項９において、前記第一倍数が１あり且つ第二倍数が４であることを 特徴とするスイッチ。 11．請求項９において、前記第一倍数が４であり且つ第二倍数が１６であるこ とを特徴とするスイッチ。 12．請求項９において、前記第一倍数が１６であり且つ第二倍数が６４である ことを特徴とするスイッチ。 13．請求項９において、前記マルチプレクサが更に以下のワイヤ、即ち、 前記スイッチから西側へ延在しており且つ前記セ ルのうちの１つの前記長さの第三倍数にほぼ等しい長さを有するワイヤ、 前記スイッチから東側へ延在しており且つ前記セルのうちの１つの前記長さの 前記第三倍数にほぼ等しい長さを有するワイヤ、 からとられる入力信号を受取ることを特徴とするスイッチ。 14．請求項１３において、前記第一倍数が１であり、前記第二倍数が４であり 、前記第三倍数が１６であることを特徴とするスイッチ。 15．請求項１３において、前記第一倍数が４であり、前記第二倍数が１６であ り、前記第三倍数が６４であることを特徴とするスイッチ。 16．プログラマブル集積回路において、 複数個の論理セルからなる二次元アレイが設けられており、各セルは複数個の 論理セル入力信号のうちの選択した論理機能を出力信号として発生する手段を有 しており、 複数個のスイッチが設けられており、前記スイッチは前記複数個のセルを複数 個のセルブロックへグループ化するように位置決めされており、 各セルにおいて、 前記入力信号のうちの４つの入力信号を供給するために４つの短い入力ワイ ヤが設けられており、 前記４つの短い入力ワイヤは前記セルの４つの側部上で最も近い隣りのものを有 するスイッチ又はセルからの出力信号を担持しており、 前記入力信号のうちの４つの入力信号を供給するための４つの中間の入力ワ イヤが設けられており、前記４つの中間入力ワイヤは、前記セルが位置決めされ ているセルブロックを定義するスイッチ間で４つのコンパス方向に延在しており 、複数個の前記中間入力ワイヤは前記セルにより同時的にアクセス可能であり、 前記出力信号を与えるために４つの短い出力ワイヤが設けられており、前記 ４つの短い出力ワイヤは、前記セルの４つの側部上に最も近い隣りのものを有す るスイッチ又はセルへの出力信号を担持する、ことを特徴とするプログラマブル 集積回路。 17．請求項１６において、前記中間の入力ワイヤの各々は、前記セルへ及び前 記セルブロックを構成する前記スイッチのうちの２つの間に位置した他のセルへ ４つのコンパス方向のうちの１つにおいてスイッチからの信号を担持することを 特徴とするプログラマブル集積回路。 18．請求項１７において、前記中間のワイヤは前記短いワイヤの約４倍の長さ であることを特徴とするプログラマブル集積回路。 19．プログラマブル論理構成体において、 複数個のセルからなるアレイが設けられており、 各セルブロックに対して少なくとも１個の西側スイッチがそのブロックの西側 に位置されており且つ少なくとも１個の東側スイッチがそのブロックの東側に位 置されているように前記複数個のセルを複数個のセルブロックへグループ化させ るべく配列した複数個のスイッチが設けられており、 前記西側スイッチの出力から前記西側スイッチの東側の最も近いセルの入力ヘ 接続する近隣ワイヤが設けられており、 前記西側スイッチの出力から前記東側スイッチの入力ヘ接続するフライオーバ ーワイヤが設けられており、 前記東側のスイッチの出力から前記東側スイッチの西側の最も近いセルの入力 ヘ接続する近隣ワイヤが設けられており、 前記東側スイッチの出力から前記西側スイッチの入力ヘ接続するフライオーバ ーワイヤが設けられている、 ことを特徴とするプログラマブル論理構成体。 20．請求項１９において、前記複数個のスイッチが更に、各セルブロックに対 して、少なくとも１つの北側スイッチがそのブロックの北側に位置決めされ ており、且つ少なくとも１個の南側スイッチがそのブロックの南側に位置されて いるように配列されており、更に、 前記北側スイッチの出力から前記北側スイッチの南側の最も近いセルの入力へ 接続する近隣ワイヤが設けられており、 前記北側スイッチの出力から前記南側スイッチの入力へ接続する南フライオー バーワイヤが設けられており、 前記南側スイッチの出力から前記南側スイッチの北側の最も近いセルの入力へ 接続する短いワイヤが設けられており、 前記南側スイッチの出力から前記北側スイッチの入力へ接続する北側フライオ ーバーワイヤが設けられている、 ことを特徴とするプログラマブル論理構成体。 21．請求項２０において、前記セルの各々が複数個のより小型のセルを有して おり、前記より小型のセルの各々が、複数個のスイッチによって定義されており 、前記スイッチは、各より小型のセルブロックに対して、少なくとも１個の西側 スイッチがそのブロックの西側に位置されており、少なくとも１個の東側スイッ チがそのブロックの東側に位置されており、少なくとも１個の北側スイッチがそ のブロック の北側に位置されており、且つ少なくとも１個の南側スイッチがそのブロックの 南側に位置されているような態様で前記より小型のセルをより小型のセルブロッ クへグループ化させるべく配列されており、 前記より小型のセルは、以下のワイヤ、即ち 前記西側スイッチの出力を前記西側スイッチの東側の最も近いより小型のセル の入力へ接続する近隣ワイヤ、 前記西側スイッチの東側の最も近いより小型のセルの出力を前記西側スイッチ の入力へ接続する近隣ワイヤ、 前記西側スイッチの出力から前記東側スイッチの入力へ接続する東側フライオ ーバーワイヤ、 前記東側スイッチの出力から前記東側スイッチの西側の最も近いより小型のセ ルの入力へ接続する近隣ワイヤ、 前記東側スイッチの西側の最も近いより小型のセルの出力から前記東側スイッ チの入力へ接続する近隣ワイヤ、 前記東側スイッチの出力から前記西側スイッチの入力へ接続する西側フライオ ーバーワイヤ、 前記北側スイッチの出力から前記北側スイッチの南側の最も近いより小型のセ ルの入力へ接続する近隣ワイヤ、 前記北側スイッチの南側の最も近いより小型のセルの出力から前記北側スイッ チの入力へ接続する近隣ワイヤ、 前記北側スイッチの出力から前記南側スイッチの入力へ接続する南側フライオ ーバーワイヤ、 前記南側スイッチの出力から前記南側スイッチの北側の最も近いより小型のセ ルの入力へ接続する近隣ワイヤ、 前記南側スイッチの北側の最も近いより小型のセルの出力から前記南側スイッ チの入力へ接続する近隣ワイヤ、 前記南側スイッチの出力から前記北側スイッチの入力へ接続する北側フライオ ーバーワイヤ、 によって前記スイッチへ接続されることを特徴とするプログラマブル論理構成体 。 22．複数個の論理セルを有するプログラマブル論理装置用の入力／出力構成体 において、 複数個のパッドが設けられており、各パッドは前記プログラマブル論理装置の 外部ピンへ接続しており、 複数個のＩ／Ｏバッファが設けられており、各Ｉ／Ｏバッファは前記複数個の パッドのうちの１つへ接続しており、各Ｉ／Ｏバッファは前記Ｉ／Ｏバッファを 前記複数個の論理セルのうちの少なくとも１ つへ接続させるスイッチを有しており、前記スイッチが階層的相互接続構成の一 部を形成しており、 前記スイッチを制御する手段が設けられている、ことを特徴とする入力／出力 構成体。 23．プログラマブル論理構成体において信号に対し経路付けを行なう方法にお いて、 行及び列の形態で複数個のセルをアレイ状に配列させ、 前記アレイを複数個のスイッチを具備する複数個のセルブロックへ区画化し、 各セルと関連する各入力ラインを隣接するセル又はスイッチへ結合させ、 各セルと関連する各出力ラインを前記隣接するセル又はスイッチへ結合させ、 各セルに対し付加的な４つの指向付けされた中間の入力ラインを設け、各指向 付けされた中間の入力ラインが前記複数個のセルブロックのうちの１つの行又は 列のいずれかにおけるセルへ信号を供給することを特徴とする方法。 24．請求項２３において、更に、複数のフライオーバーラインを設け、各フラ イオーバーラインが前記複数個のスイッチのうちの２つのスイッチを結合させる ことを特徴とする方法。 25．請求項２４において、更に、第１セルからの信 号を第２セルへ供給し、その場合に前記信号を少なくとも１個の中間入力ライン を介して転送することを特徴とする方法。 26．請求項２５において、前記供給を行なう場合に、更に、前記信号を少なく とも１個のフライオーバーラインを介して転送することを特徴とする方法。 27．請求項２３において、更に、 複数個のスイッチングユニットを有する第一経路を介して信号を送給し、前記 第一経路は直接的な第二経路と平行しており、 前記信号が前記第一経路の全長を伝播するか否かを検知するために論理ゲート を使用し、 前記信号が前記全長を伝播する場合には、前記信号を前記経路上に配置させる 、 ことを特徴とする方法。 28．論理構成体において、 行及び列の形態に配列して複数個のメモリセルからなるをアレイが設けられて おり、 複数個のデコーダが設けられており、各行又は各列に対して１個のデコーダが 設けられており、各デコーダは各アドレスビットに対する真値及び相補的値の両 方を受取り、 各アドレスビットと関連して一対の論理ゲートが設けられており、前記一対の 論理ゲートは各アドレ スビットに対し前記真値及び相補的値を提供し、 各アドレスビットに対し１個のイネーブルビットを供給するワイルドカードレ ジスタが設けられており、前記論理ゲートの両方は前記ワイルドカードレジスタ から前記イネーブルビットを受取り、前記論理ゲートのうちの一方は前記アドレ スビットを受取り、且つ前記論理ゲートのうちの他方は前記アドレスビットの補 元を受け取る、 ことを特徴とする論理構成体。 29．複数個のセルを同時的に書込む方法において、 複数個のメモリセルを行及び列の形態に配列させ、 各行又は各列に対し１個のデコーダを設け、各デコーダは各アドレスビットに 対する真値及び相補的値の両方を受取り、 各アドレスビットに対し一対の論理ゲートを設け、前記一対の論理ゲートは各 アドレスビットに対し前記真値及び相補的値を供給し、 前記一対の論理ゲートと動作関係でワイルドカードレジスタを配置し、前記ワ イルドカードレジスタは各アドレスビットに対し１個のイネーブルビットを供給 し、前記論理ゲートの両方は前記ワイルドカードレジスタから前記イネーブルビ ットを受取り、前記論理ゲートのうちの一方は前記アドレスビットを受取り、且 つ前記論理ゲートのうちの他方は前記ア ドレスビットの補元を受取る、 ことを特徴とする方法。 30．プログラマブル論理装置において、 行及び列の形態に配列した複数個のセルからなるアレイが設けられており、 複数個のマッチレジスタが設けられており、各マッチレジスタは行又は列と動 作関係に配置されており、アドレスがマッチレジスタ内の格納されている値と一 致する場合には、前記マッチレジスタが前記行又は列を活性化させる、 ことを特徴とするプログラマブル論理装置。 31．請求項３０において、更に、前記行又は列から少なくとも１個の所定のビ ットを選択するビットセレクトレジスタが設けられていることを特徴とするプロ グラマブル論理装置。 32．複数個の書込みを容易化する方法において、 行及び列の形態に複数個のセルを配列し、 各行又は列と動作関係でマッチレジスタを配置し、 アドレスを各マッチレジスタ内の格納されている値と比較し、 前記アドレスが前記格納されている値と一致する場合には前記行又は列を活性 化させる、 ことを特徴とする方法。 33．レジスタ構成体において、 複数個の入力ラインが設けられており、 複数個の出力ラインが設けられており、 複数個のビットを与えるレジスタが設けられており、前記ビット数は前記複数 個の入力ラインの数と等しく、 前記入力ライン及び前記レジスタと動作関係に配置した複数個の層構成のスイ ッチが設けられており、前記複数個の出力ラインは前記レジスタ内の値によって 決定されるパターンで前記複数個の入力ラインへ結合される、 ことを特徴とするレジスタ構成体。 34．請求項３３において、各スイッチが、 各トランジスタがイネーブル端子と、第一端子と、第二端子とを具備する第一 トランジスタ及び第二トランジスタ、 前記第一トランジスタの前記イネーブル端子へ結合されると共に前記第二トラ ンジスタの前記イネーブル端子へ結合されているインバータヘ結合されているイ ネーブルライン、 前記第一トランジスタの前記第一端子へ結合されている第一入力ライン及び前 記第二トランジスタの前記第一端子へ結合されている第二入力ライン、 前記第一及び第二トランジスタの前記第二端子へ結合されている出力ライン、 を有することを特徴とするレジスタ構成体。 35．請求項３４において、 前記第一入力ライン上の前記スイッチの前記第一端子が電圧源へ結合されてお り、 前記レジスタの各ビットが前記複数個の層構成のスイッチの１つの層と関連し たイネーブル端子へ供給され、 １つの層が最後の層ではない場合には、前記１つの層における１個のスイッチ の前記出力ラインが、存在する場合に、前記１つのスイッチと同一の入力ライン 内の次の層内のスイッチの第二端子へ結合され、且つ 前記１つの層内の前記１つのスイッチの前記出力ラインは、更に、前記１つの スイッチの前記データラインに隣接したデータラインにおける次の層内のスイッ チの第一端子へ結合される、 ことを特徴とするレジスタ構成体。 36．コンフィギュレーションメモリの複数個のビットのサブセットへのアクセ スを与える方法において、 レジスタを複数個の入力ラインと動作関係に配置させ、前記レジスタは全ての 入力ラインに対し１個のビットを供給し、 前記入力ラインと動作関係で層構成で複数個のスイッチを位置決めし、 前記レジスタ内の値によって決定されるパターンで前記複数個の出力ラインを 前記複数個の入力ラインへ相互接続させる、 ことを特徴とする方法。 37．請求項３６において、各スイッチが第一トランジスタと第二トランジスタ とを有しており、各トランジスタがイネーブル端子と、第一端子と、第二端子と を具備することを特徴とする方法。 38．請求項３７において、前記相互接続を行なう場合に、 イネーブルラインを前記第一トランジスタの前記ゲートへ結合させると共に前 記第二トランジスタの前記ゲートへ結合されているインバータへ結合し、 第一入力ラインを前記第一トランジスタの前記第一端子へ結合すると共に第二 入力ラインを前記第二トランジスタの前記第一端子へ結合し、 前記第一及び第二トランジスタの第二端子へ出力ラインを結合し、 前記第一データライン上の前記スイッチの前記第一端子を電圧源へ結合し、 前記レジスタの各ビットを前記複数個の層構成スイッチの１つの層と関連した 前記イネーブル端子へ供給し、 １つの層が最後の層でない場合には、前記１つの 層における１つのスイッチの前記出力ラインを、存在する場合に、前記１つのス イッチと同一の入力ライン内の次の層内のスイッチの第二端子へ結合し、且つ前 記１つの層内の前記１つのスイッチの前記出力ラインを前記１つのスイッチの前 記入力ラインに隣接した入力ライン内の次の層内のスイッチの第一端子へ結合す る、 ことを特徴とする方法。 39．複数個のセルからなるアレイにおけるデコードシステムにおいて、 前記アレイと動作関係に配置された複数個のビットラインが設けられており、 前記アレイと動作関係に配置された複数個のワードラインが設けられており、 複数個のアドレスデコーダが設けられており、各アドレスデコーダは１本のワ ードラインと結合されており、 複数個の複製デコーダが設けられており、各複製デコーダは所定のワード又は ビットラインと関連しており、前記複製デコーダ及び対応するアドレスデコーダ は論理ゲートを介して前記所定のワードラインへ結合されている、 ことを特徴とするデコードシステム。 40．第２組のビットを発生させるために、第１組の ビットを操作する方法において、 前記第１組のビットを前記第２組のビットへ関係付ける所定のパターンを選択 し、 前記パターンを供給するためにレジスタ装置の形態を特定する、 ことを特徴とする方法。 41．プログラマブル論理装置における経路付け装置において、 第一経路を与える複数個のセルが設けられており、各セルは、 複数個の入力信号を受取り且つ１個の出力信号を供給する手段と、前記受取る 手段と関連している複数個のメモリビットと、前記複数個のメモリビットの状態 によって決定されるトリガ信号を供給する第一論理ゲートと、 を有しており、 セルを有することのない第二経路が設けられており、前記第二経路は前記第一 経路と平行であり、 前記信号が前記第一経路の全長にわたり伝播するか否かを検知するために該第 一論理ゲートの出力端子へ結合して第二論理ゲートが設けられており、 信号が前記第一経路上に与えられたか又は前記第二経路上に与えられたかを決 定する手段が設けられており、前記決定する手段が前記第二論理ゲートに より制御される、 ことを特徴とする経路付け装置。 42．機能ユニットにおいて、 複数個のマルチプレクサが設けられており、 少なくとも１個のフリップフロップが設けられており、 前記複数個のマルチプレクサのうちの第１組が階層的相互接続システムから入 力信号を受取り、且つ前記複数個のマルチプレクサのうちの第２組が前記第１組 のマルチプレクサからの出力信号及びそれらの補元を受取り、 前記複数個のマルチプレクサのうちの１つは前記第２組におけるマルチプレク サのうちの１つからの出力信号によって制御される機能マルチプレクサであり、 前記機能マルチプレクサは前記第２組におけるその他のマルチプレクサからの出 力信号を受取り、 前記第２組のマルチプレクサは前記少なくとも１つのフリップフロップへ入力 信号を供給し、 前記複数個のマルチプレクサのうちの１つが前記機能マルチプレクサ及び前記 少なくとも１個のフリップフロップから出力信号を受取り且つ前記機能ユニット に対して出力信号を供給する、 ことを特徴とする機能ユニット。