JPH08503593A - デジタル・パイプラインド信号加算器において信号を合成する方法および装置 - Google Patents

Abstract

(57)【要約】 デジタル・パイプラインド信号加算器において複数の信号を合成する方法および装置を提供する。この方法は、合成器において上流の主信号を受ける段階（１００）と、合成器においてこの主信号をエラー・チェックする段階（１０１）とを含む。主信号がエラー・チェックに合格すると、主信号が選択され（１０３）、主信号がエラー・チェックに不合格の場合には、冗長信号が選択される（１０２）。この方法はさらに、選択された信号と複数の信号のうちローカル入力とを合成器内で加算して（１０４）、下流の主信号を生成することを含む。

Description

【発明の詳細な説明】 デジタル・パイプラインド信号加算器において 信号を合成する方法および装置 発明の分野 本発明は、通信システムに関し、さらに詳しくは、パイプラインド信号加算器 （pipelined signal adder）に関する。 発明の背景 スペクトル拡散符号化を利用するセルラ通信システムは周知である。直接シー ケンス（ＤＳ：direct sequence）および周波数ホッピングは、符号分割多重接 続（ＣＤＭＡ：code division multiple acccss）スペクトル拡散技術のもっと も知られたものの２つであり、情報信号は、干渉の影響を低減するため比較的広 いスペクトル領域において分散される。周波数ホッピングは、多数の従来の狭バ ンド・チャネルを介してホッピングして、任意の１つのチャネルまたはチャネル のグループにおける干渉の平均的影響を低減することにより、スペクトル拡散送 信の利点を達成する。 ＤＳ−ＣＤＭＡは、理想的にはランダムな性質な特性を 有する拡散符号で情報信号を変調することにより、指定されたスペクトル上で情 報信号を拡散する。一方、実際に用いられる拡散符号は、一般に疑似ランダム数 発生器の出力であり、この疑似ランダム数発生器は、比較的長い時間期間におい て反復する数字シーケンスを与える。 受信機では、ＤＳスペクトル拡散信号は、拡散信号と同じ特性を有する収縮符 号（de-spreading code）を用いて収縮しなければならない。収縮は、受信拡散 信号と拡散符号の同期されたレプリカ（replica）とを相関することによって行 われる。 ランダム信号（および含まれる周波数のランダム分散）の特性を有する拡散符 号を用いることにより、送信信号は送信スペクトル全体においてランダムに拡散 される。周波数のランダム分散は、信号自体のランダム性質により、およびラン ダム信号が進むランダム経路を生じさせるために比較的多数の周波数の相互作用 が必要であるという事実によって保証される。 受信機において（収縮のために）拡散信号の複製を必要とすることにより、拡 散（および収縮）符号は、送信機および受信機の両方において既知の反復シーケ ンスでなければならない。送信機および受信機の両方において同じ拡散および収 縮符号を用いることは、ＤＳ−ＣＤＭＡフォーマットに基づく同じスペクトル内 の複数の対の通信当事者間の通信の基盤となる。 ＤＳ−ＣＤＭＡ通信ユニットへのサービスは、関連地理的エリア内で通信サー ビスを提供する基地トランシーバ局（ＢＴＳ：base transceiver station）を介 して一般に提供される。多数の通信ユニットは地理的エリア内で同時にサービス を必要とすることがあるので、ＢＴＳは多数のＣＤＭＡ信号を同時に送受信でき なければならない。信号を処理するため多数のＣＤＭＡトランシーバおよびアン テナをＢＴＳに配置できるが、このような方法はきわめて高価である。より経済 的な方法として、このような使用に適したトランシーバを用いて１つのアンテナ を介して信号を送受信する方法がある。 共通のアンテナを介して多数のＣＤＭＡ信号を送受信するタスクを達成するた め、各アクティブＣＤＭＡチャネルの出力は、パワー増幅の前に一般に合成され る。共通のアンテナを介して送信される多数の信号のパワー増幅は、線形パワー 増幅器（ＬＰＡ：lincar power amplifier）を用いて行われる。 従来技術では、ＣＤＭＡ信号を合成する１つの方法は、まず各デジタルＣＤＭ Ａ信号サンプルをアナログ信号に変換し、次に抵抗アレイ内で多数の信号を合成 することが教示されている。このような方法は効果的であるが、ＣＤＭＡシステ ムで実施することは困難である。１つの問題は、共通の基準に多数のＣＤＭＡ信 号を同期することに関する。ＣＤＭＡに関する通信規制機関（ＥＩＡ／ＴＩＡ （Electronic Industry Association/Telecommunications IndustryAssociation ）規格の中間規格（ＩＳ：InterimStandard）９５）は、ＢＴＳによって送信さ れる多数の信号のうち各ＣＤＭＡ信号は、各チャネルについてパイロット信号の ±５０ｎｓ内に同期することを規定している。ＣＤＭＡ信号をアナログ・フオー マットに変換し、抵抗アレイ内で加算することは、ＥＩＴ／ＴＩＡ規格と矛盾す る非確定的時間遅延（indeterminant time delay）を生じ、またＣＤＭＡ信号間 で正確に同期する必要が生じる。 ＣＤＭＡ信号を合成するために抵抗アレイを用いることの固有の別の問題点は 、このようなシステムの故障探求が困難な点である。問題が生じた場合、抵抗ア レイは信号をアレイ内で上流および下流の両方で移動させることができ、そのた め解析のために個別の信号を弁別することが困難となる。 抵抗アレイ合成方法を従来のように用いることはある用途では効果的であるが 、このような利用は高価であり、同期条件が厳密な場合には実施することが困難 な場合が多い。合成信号間の同期，チャネル維持および故障解析を容易にするＣ ＤＭＡ信号の合成方法が必要とされる。 図面の簡単な説明 第１図は、本発明によるパイプラインド加算器の簡略ブロック図である。 第２図は、本発明による冗長信号経路を有するパイプラインド加算器の簡略ブ ロック図である。 第３図は、本発明による加算器のブロック図である。 第４図は、本発明による１０チャネル加算器のブロック図である。 第５図は、本発明によるパイプラインド加算器動作のフローチャートである。 好適な実施例の詳細な説明 合成信号間の同期，チャネル維持および故障解析を容易にするＣＤＭＡ信号を 合成する方法を提供する問題に対する解決は、概念的には、符号化の直後でアナ ログフオーマットへの変換前に、パイプラインド加算器（pipelinedaddcr）にお いてＣＤＭＡ信号をデジタル加算することにある。このような方法により、各Ｃ ＤＭＡ信号サンプルの絶対値は他のＣＤＭＡ信号の値と加算でき、しかもきわめ て厳密な同期許容差を維持できる。また、パイプラインド加算器を介して冗長信 号経路を用いることは、１つまたはそれ以上のパイプラインド加算器が故障して も（または外されても）機能できるようにすることにより、信頼性を改善する。 第５図は、本発明の実施例のよるパイプラインド加算器動作のフローチャート である。本発明を理解するため、第５図を適宜参照する。 第１図は、本発明の実施例によるｎチャネルＣＤＭＡ合成器の簡略パイプライ ンド加算器１０を示す。簡略パイプラインド加算器１０内において、ｎ＋１ロー カルＣＤＭＡ入力は、送信機に印加され広帯域増幅器１１内で増幅される前に、 主信号経路において加算される。簡略パイプラインド加算器１０内において、第 １ローカル入力ｎ＋１および第２ローカル入力ｎは、第１合成器ｎ内で第１クロ ック・サイクル中に加算される。第２合成器ｎ−１内で、第３ローカル入力ｎ− １は、第２クロック・サイクル中に第１合成器ｎの出力に加算される。ｎ番目の クロック・サイクル中に、ローカル入力１は、合成器１内で合成器２の出力に加 算され、合成器１の出力で与えられるすべてのローカル入力１〜ｎの和は、入力 として広帯域増幅器に印加される。 この和が広域増幅器１１に達するのに要する時間は、各ローカル入力１〜ｎが 加算される点から前進する和（advancing sum）まで異なるので、合成器１−ｎ に与えられるローカル入力１−ｎは、パイプラインド加算器１０における合成器 の位置に基づいて時間的に前進させなければならない。ローカル入力１−ｎの入 力の時間を前進させることは、２つの方法のうち１つによって行うことができる 。第１の方法では、すべてのＣＤＭＡ信号はＧＰＳ （global positioning systcm）によって与えられる１つおきのクロック信号に 同期される。デジタル送信信号シンセサイザ・ハードウェアは、このクロック信 号に対する前進で動作する。動作中、シンセサイザは、必要な前進に基づいて時 間的に早くチャネル・データを要求する。それに応じて、データを生成するシス テム要素（音声コーダなど）は、データを与えるためフレームを進める。 第２の方法では（チャネル・ハードウェアが第１の方法のタイミング前進をサ ポートしない場合に）、シンセサイザ出力と合成器１−ｎとの間に可変サイズＦ ＩＦＯ（first-in-first-out）バッフアが追加される。合成器１〜ｎが連鎖（広 帯域増幅器１１）の端部に近づくにつれて、バッファのサイズは大きくなる。 第２図は、本発明の実施例によるより詳細なパイプラインド加算器１０を示す 。第２図には、個別の合成器１〜ｎの故障に対処するため故障許容を提供する２ 次（冗長）信号経路（第２図において二重線を用いて表される）が示される。 本発明の実施例では、パリティ・チェック・ビットが各合成器１−ｎの出力に 含まれる。このパリテイ・チェック・ビットは、パイプラインド加算器１０の下 流の合成器１〜ｎ内の各合成器１〜ｎの出力をエラー・チェックする１０１ため に用いられる。合成器によるエラー・チェックにより、上流の出力が不合格であ ると判定されると、エラー・ チェック合成器は、冗長信号を入力として選択し１０２、このエラーチェック合 成器のすぐ上流の合成器を迂回する。エラー・チェック１０１により、上流の合 成器の出力がエラー・チェックに合格と判断されると、この上流の合成器の出力 が入力として選択される１０３。 第３図は、合成器１−ｎを表す合成器２０のより詳細な図である。合成器２０ 内で、主信号経路３０の入力は、セレクタと、パリティ・チェッカ２２と、加算 器およびパリティ発生器２３とに印加される。パリティ・チェッカ２２内でエラ ー・チェックが完了すると、エラー・チェックの状態表示がカード・コントロー ラ２４に送られる。主信号経路３０上のサンプルがエラー・チェックに不合格の 場合、カード・コントローラ２４は、セレクタ・スイッチ２２の起動により冗長 サンプル経路から冗長信号３１を選択する。主信号経路３０上のサンプルがエラ ー・チェックに合格すると、セレクタ・スイッチ２２によって主信号経路が選択 される。 加算シーケンスの同期をパイプラインド加算器１０内で維持するため、冗長信 号３１の信号経路内にユニット遅延２１が設けられる。このユニット遅延２１は 、２ポジシヨンＦＩＦＩＯシフト・レジスタからなる。冗長信号経路３１に着信 する信号は、中間合成器を迂回して、主信号経路を介して着信する対応する信号 よりも１クロックサイクル前に着信するため、ユニット遅延２１は必要である。 合成 器は、次のクロック・サイクル中に用いられる可能性に備えて、ユニット遅延内 に冗長信号サンプルを格納することにより時間差に対処する。 一例として、第４図は、本発明の実施例による１０チャネルＣＤＭＡパイプラ インド加算器６０である。各合成器４０〜４９は、第３図（および第１図および 第２図の簡略図に示すように）の合成器２０と機能的に同等である。前述の符号 の説明と同様に、信号ラインの矢印は主信号経路を表し、二重線の矢印は冗長信 号経路を表す。 冗長信号経路５１は、第２から最後の合成器４８と広帯域増幅器５０との間に 設けられる。冗長信号経路５１は、最後の合成器４９が故障し、かつ広帯域増幅 器５０が最後の合成器４８の上流のカード故障を認識するための措置（例えば、 ユニット遅延，セレクタ・スイッチ，コントローラなど）を設ける必要がある場 合に提供される。 パイプラインド信号加算器６０において、第１および第２ローカル信号は第１ 合成器４０内で合成される。第１および第２信号の和は、第１クロック期間後に 、（パリテイ・チェックとともに）主信号経路上で第２合成器４１に出力される 。第１および第２信号の一方は、第１合成器４０が故障した場合に少なくとも１ つの信号を救う手段として、冗長信号経路上で第２下流合成器４２に送られる。 第２合成器４１内では、第１合成器４０の出力信号に対してエラー・チェック が行われる。第１合成器４０の出力 信号がエラーチェックに合格すると、第２クロック期間中に第２合成器４１内で 第３ローカル信号と加算するために、主信号経路は入力として選択される。第１ 合成器４０の出力がエラー・チェックに不合格の場合には、第２クロック期間中 に第２合成器４１内で第３ローカル入力と加算するために、冗長信号経路が選択 される。 同様に、エラー・チェックおよび加算は、残りの合成器４２〜４９内で行われ る。最後の合成器４９の出力を広帯域増幅器５０に印加すると、広帯域増幅器５ ０は、主信号経路または冗長信号経路を入力として用いるかどうかを調べる。前 述のように、最後の合成器４９の出力がエラー・チェックに合格すると、主信号 経路が選択される。もし合格しなければ、冗長信号経路が選択される。 本発明の別の実施例において、合成器２０を含む各チャネル・カードは、セル フ・チェックを行う。カード２０がセルフ・チェックに合格すると、カード２０ は「カード良好（ｃａｒｄ ｇｏｏｄ）」出力３６を次の下流カードに与える。 次の下流カード２０は、主信号経路または冗長信号経路を選択する別の表示とし て「カード良好」を用いる。 別の実施例では、システム・コントローラの信号３７は、主信号経路または冗 長信号経路の選択として利用できる。システム・コントローラは、システム・コ ントローラがカード誤動作を検出した場合、または（合成器への入力として用い られる）ローカル・チャネルが未使用の場合に、チャ ャネル・カード２０に指示して冗長信号経路を使用させる。 パイプラインド加算器６０を用いることにより、ＥＩＡ／ＴＩＡ規格ＩＳ−９ ５に準拠してチャネル加算中に正確な同期を行い、しかもカード誤動作に対して 許容を提供する。カードが故障した場合、またはシステム６０から取り外される と、「カード良好」出力３６の不在は、次の下流のカードに冗長信号経路を選択 させる指標となる。システム入力３５を用いてチャネル動作のシステム制御のた めの機能により、個別のチャネルまたはチャネルのブロックをサービスから解除 して、動作状態の変更に対処できる。 本発明の多くの特徴および利点は詳細な明細書から明らかであり、請求の範囲 は発明の真の精神および範囲に入るシステムのすべての機能および特徴を網羅す るものとする。さらに、多くの修正および変更（例えば、パイプラインド加算器 をＴＤＭＡシステムに適用する）は当業者に容易に想起されるので、本発明を図 説の構造および動作に制限することは望ましくなく、よって発明の範囲に含まれ るすべての適切な修正等に適用される。 もちろん、本発明は図面内の特定の図に制限されず、請求の範囲内の任意に修 正からなることが理解される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 セガル，ゲリー・マイケル アメリカ合衆国イリノイ州パラチネ、アパ ートメント・ディー33、ブランドン・コー ト129

Claims (1)

1. 【特許請求の範囲】 １．デジタル・パイプラインド信号合成器において複数の信号を合成する方法で あって： 第１合成器において第１および第２信号を加算して、第１合成器出力を生成す る段階； 第２合成器への入力として、前記第１合成器出力と、前記第１および第２信号 の一方とを与える段階； 前記第１合成器出力をエラー・チェックする段階； 前記第１合成器出力がエラー・チェックに合格した場合に、前記第１合成器出 力を選択する段階； 前記第１合成器出力がエラー・チェックに不合格した場合に、前記第１および 第２信号の一方を選択する段階；および 前記第２合成器内で、前記選択された信号と、前記複数の信号のローカル入力 とを加算する段階に； よって構成されることを特徴とする方法。 ２．前記第２合成器内で加算する前に、前記第１および第２信号の一方を遅延す る段階をさらに含んで構成されることを特徴とする請求項１記載の方法。 ３．前記第１および第２信号の一方を遅延する前記段階は、後段の前記第１およ び第２信号をＦＩＦＯバッファにバッファする段階をさらに含んで構成されるこ とを特徴とする請求項２記載の方法。 ４．前記第１および第２信号の一方と、パイプラインド加算器の加算とをクロッ ク信号に基づいて繰り上げる段階をさらに含んで構成されることを特徴とする請 求項３記載の方法。 ５．前記第１合成器において故障が検出された場合に、前記第１および第２信号 の一方を選択する段階をさらに含んで構成されることを特徴とする請求項１記載 の方法。 ６．デジタル・パイプラインド信号加算器において複数の信号を合成する装置で あって： 第１合成器において、前記複数の信号の第１ローカル信号と、パイプラインド 信号とを加算して、第１合成器出力信号を生成する段階； 第２合成器において前記第１合成器出力信号をエラー・チェックする段階； 前記第１合成器出力信号がエラー・チェックに合格した場合に、前記第１合成 器出力信号を選択する段階； 前記第１合成器出力信号がエラー・チェックに不合格の場合に、冗長信号を選 択する段階；および 第２合成器内で、前記選択された信号と、前記複数の信号の第２ローカル入力 とを加算して、第２合成器出力を生成する段階； によって構成されることを特徴とする装置。 ７．前記第２合成器内で加算する前に、パイプラインド信号を遅延する手段をさ らに含んで構成されることを特徴と する請求項６記載の装置。 ８．パイプラインド信号を遅延する前記手段は、後段のパイプラインド信号を第 ｌＦＩＦＯバッファにバッファする手段をさらに含んで構成されることを特徴と する請求項７記載の装置。 ９．前記第２合成器に動作可能に結合され、第２合成器出力信号とパイプライン ド信号とを受ける少なくとも第３合成器； 前記第２合成器出力におけるエラーを検出する、前記少なくとも第３合成器内 のエラー検出器； 前記第２合成器出力信号においてエラーが検出された場合に、前記パイプライ ンド信号を選択し、それ以外の場合には、前記第２合成器出力を選択するデータ ・セレクタ；前記データ・セレクタからの選択された信号を前記複数の信号の少 なくとも第３入力に加算して、少なくとも第３合成器出力を生成する、前記少な くと第３合成器内の加算器； をさらに含んで構成されることを特徴とする請求項６記載の装置。