JPH08503794A

JPH08503794A - 改善された精度を有する電子回路シミュレーションモデル発生システム及び方法

Info

Publication number: JPH08503794A
Application number: JP6504435A
Authority: JP
Inventors: ジェイエイヒセロート
Original assignee: セナプセスインコーポレイテッド
Priority date: 1992-07-24
Filing date: 1993-06-01
Publication date: 1996-04-23
Also published as: EP0651901B1; DE69321124T2; DE69321124D1; ATE171288T1; EP0651901A1; US5392227A; WO1994002906A1

Abstract

(57)【要約】複雑な論理回路を記述する構造データファイル（３０）をシミュレータ（４２）により実行しうるシミュレーションモデルファイル（４０）に精密に翻訳するシステム及び方法である。ネットリスト（３４）を走査し、得られたモデル記述を、同期サブ回路及び非同期サブ回路間の境界を識別するＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分（ＷＣ）を含む構造区分にコンパイルする。更にシミュレーションモデルを区分別レベル化方法により実行時間レベルに区分する。レベル化の失敗を通常まねく非同期帰還ループを、帰還ループモデル内に時間遅延”レベラ”（２５４、２６２）を挿入することにより正しくモデル化する。得られたシミュレーションモデルの実行はシミュレーションモデルの正しい機能及びタイミング評価をもたらす再評価ステップ及び評価安定検査ステップ（１５２、２３０、２３２、２７６）を含む。

Description

【発明の詳細な説明】改善された精度を有する電子回路シミュレーションモデル発生システム及び方法技術分野本発明は電子回路設計の自動化に関するものであり、特に論理回路設計データから論理回路の精密なシミュレーションモデルを自動的に開発する方法に関するものである。発明の背景広範の資源を多量生産する前に電子回路の価値ある設計を与える種々の方法が既知である。伝統的な方法では、回路の複数のプロトタイプを作製し、次いでこれらを研究所内試験する。この方法は時間と費用がかかるとともに、多くの場合現在の技術状態では容易に入手しえない電子部品の使用を必要とする。回路の欠陥が発見されると、プロトタイプの補正に時間がかかるとともに誤りを生じやすい。電子回路の市場の変遷が速いためにこのような回路を用いる製品のもっと迅速な開発方法が要求されている。コンピュータを用いて回路設計をシミュレータするのが有利であることが電子回路の設計者により長年に亘り認められている。シミュレーションは高速で安価な回路設計プロセスを約束する。これは、実際の回路を製造する前に設計の欠陥を発見し取り除くことができるためである。実際には、シミュレーションにより回路のプロトタイプ化工程がしばしば除去され、シミュレーションは実際上集積回路の開発に不可欠である。しかし、シミュレーションはボードレベル回路及び複雑な集積回路の価値ある設計を常にもたらすとは限らない。このような回路の設計は、同期論理機能及び非同期論理機能の混在に特徴があり、且つ代表的には多数の複雑な回路を含み、その幾つかはシミュレーション中まだ開発途上にある。このような設計のシミュレーションは多大のコンピュータ時間を必要とするとともに、シミュレーション結果の精度がしばしば疑わしいものとなる。シミュレーションをプログラムするのに必要とされるコンピュータ時間及びエンジニアリング時間の費用と疑わしい結果を生ずる恐れのために多くの回路設計者がプロトタイプを実際に形成する代わりにシミュレーションを行うことを簡単に”断念”している。上述のシミュレーションの実現が高度に複雑な論理回路を精密にシミュレートしうる高速で容易に使用しうるシミュレータの市場を生成している。代表的なシミュレータには、カリフォルニア、サンホセ所在のCadence Design Systems社から市販されているVerilog-XL（商品名）；オレゴン、ウイルソンヴィレ所在のMe ntor Graphics Corporationから市販されているQuickSim及びQuickSim II（商品名）及びマサチュセッツ、マールボロ所在のViewlogic Systems社から市販されているVewSim（商品名）がある。図１は代表的な従来の回路開発プロセス１０とこのプロセスの各ステップに対応する回路設計の精度又は仕様との関係を示す。最上位の最低精度レベルでは、回路はこの回路を使用する製品の設計仕様又はアーキテクチャ記述１２の項でのみ記述される。動作レベル１４の記述はもっと具体的であり、回路を例えばカウンタ、プロセッサ又はレジスタのような機能ブロック図の項で記述する。レジスタトランスファロジックレベル１６は機能ブロックの相互接続による回路設計をプロセッサ命令、カウンタ値、バスビット幅及びブール論理式のような項で記述する。ゲートレベル１８は各機能ブロックを論理機能記号の詳細な相互接続として記述する。スイッチレベル２０はゲートレベルの論理記号をトランジスタレベル回路設計の項で記述する。レイアウトレベル２２は上述の回路設計素子の位相又は物理的位置及び電気的接続を記述する。回路設計をエッチングした回路ボードに実現する場合には、レイアウトレベルが最下位の設計レベルになる。回路設計を集積回路に実現する場合には、レイアウトレベルが更に集積回路の製造工程を記述する多数のマスクを具えるシリコン設計レベル２４に細分される。設計精度は一般に回路開発プロセスの下位レベルに向かって増大する。しかし、所定の設計に対し、下位レベルでのシミュレーションは下位レベルに固有の増大した複雑度を解析するために追加のコンピュータ時間を必要とする。従って、設計精度とシミュレーション性能とのトレードオフが行われる。代表的な回路設計は良くわかっているサブ回路とまだ試験してないサブ回路とが混在するため、“ミックスモード”シミュレーションとして知られている技術が開発されている。ミックスモードシミュレーションは代表的には市販の部品のような良くわかっているサブ回路の動作レベルモデルと、未試験サブ回路のゲートレベルモデルを設計精度とシミュレーション性能とのトレードオフとして用いる。市販の論理部品の動作レベル１４のシミュレーションモデルは代表的には大きな回路のシミュレーション時に設計者により手動的にプログラムされる。手動プログラミングは時間がかかるとともに誤りを生じやすい作業である。最近では、市販の論理部品の動作レベル１４のモデルが入手可能である。例えば、Logic Modeling Corporationから、論理自動化記述言語（“ＬＡＤＬ”）で記述された、種々の市販の部品に対する精密なシミュレーションモデルのライブラリーが入手可能である。回路設計者はＬＡＤＬモデルを用いることにより、慣例の論理部品の手動プログラミングから開放され、それらのプロプリエタリ回路設計及び関連するシミュレーションモデルプログラムの開発に集中することができる。その結果モデルプログラミング時間が減少し、相当精密なシミュレーション結果を生する。市販のシミュレーションモデルの市場は周辺コントローラ、マイクロプロセッサ及びメモリのようなもっと複雑な部品のシミュレーションモデルの開発を要求している。更に、回路設計者は複雑回路のシミュレーションに必要とされる精度を得るために動作レベルモデル１４に加えてゲートレベルモデル１８を要求している。確かに、幾つかのシミュレータはミックスモードで動作する。複雑部品のゲートレベルシミュレーションモデル１８を精密に開発するには自動モデル開発ツールを必要とする。図２は従来の自動モデル生成プロセスを例示する。回路設計は標準のエレクトロニックデザインインターチェンジフォーマット（”ＥＤＩＦ”）のような構造データファイル３０に記憶される。構造データファイル３０は代表的にはシミュレーションモデルに必要とされないデータを含むため、構造データファイル３０はデータトランスレータ３２により、シミュレーションモデルコンパイラ３６が読み取り可能なネットリスト３４に変換される。シミュレーションモデルコンパイラ３６はネットリスト３４に種々のステップ、即ち構造区分化及び実行時間レベルの割り振り（“レベル化”と称す”）を実行する。モデルコンパイラ３６が終了すると、出力トランスレータ３８がコンパイルされたモデルを特定のシミュレータ４２の要件と適合するモデルファイル４０に変換する。このようなシミュレーション自動化ツールの開発は電子設計自動化分野において開発努力が注がれている。例えば、Wang，Hoover，Porter，et al，“SSIM：A Software Levelized Compiled-Code Simulator”，Proceedings of the 24th AC M/IEEE Design Automation Conference，1987，に、同期論回路のシミュレーション性能を増大するレベル化及びシミュレーション技術が開示されている。これには帰還ループを有する回路はレベル化できないことも記載されている。 Maurer and Wang，“LECSIM：A Leverixed Event Driven Compiled Logic Sim ulator”，Proceedings of the 27th ACM/IEEE Design Automation Conference ，1990，に、論理回路の時間遅延のシミュレーション性能及び精度の改善方法が開示されている。しかし、これは非同期論理回路に適用できない。 Maurer and Wang，“Techniques for Unit-Delay Compiled Simulation”，Pr oceedings of the 27th ACM/IEEE Design Automation Conference，1990，に、帰還ループを含む回路モデルをレベル化する技術が開示されている。しかし、帰還ループと関連する機能評価問題については何の記載もない。上述の作業はモデル化回路が完全に同期形であるときはいつでも成功する。しかし、慣例の技術でシミュレーションモデルに変換するする場合、集積回路のような高度に複雑な回路に対するネットリストはタイミングエラー及び機能評価エラーを示す。このことは予期しえないことではない。その理由は、集積回路は多くの場合システムバス制御され且つ分配クロック動作され非同期動作を示す多数のサブ回路を有するためである。技術の趨勢は、集積回路を非同期、“セルフタイムド”サブ回路の広範の使用を実際上必要とす”システムオンチップ” 化することにある。ミヨシ氏の米国特許第４３４２０９３号；“ディジタル論理シミュレーションの方法”に、別の自動化シミュレーションモデル生成方法が開示されている。このシミュレーションシステムは、シミュレータが部品の機能評価を必要とするとき、実際の部品の機能を大きな回路のシミュレーションモデルに代入する。この技術は、複雑な集積回路のソフトウェアモデルが得られない場合に有効である。しかし、このようなシミュレーションモデル化を支援するのに必要とされるハードウェアは高価であり、モデル化する部品が入手不可能なもの又はまだ開発中であり適正に機能しないものである場合には役に立たない。従って、必要なのは、回路の構造データ記述から複雑な同期／非同期論理回路の精密なシミュレーションモデルを生成するシステム及び自動化方法である。発明の概要従って、本発明の目的は、ゲートレベル設計データを精密であり且つ高いシミュレーション性能を有する動作レベルシミュレーションモデルに変換するシステム及び方法を提供することにある。本発明の他の目的は、回路の使用前に複雑な集積回路の精密なシミュレーションモデルを提供することにある。本発明の更に他の目的は、同期及び非同期機能の混在動作を示す複雑な論理回路と関連するモデル化問題を除去することにある。本発明の更に他の目的は、種々の市販の論理シミュレータにより実行しうるシミュレーションモデルを生成することにある。本発明は、複雑な論理回路を記述するゲートレベルネットリストを“Ｃ”言語のような可搬言語で表したシミュレーションモデルに変換するシステム及び方法を提供する。モデル開発データのソースをゲートレベルに移すことによりシミュレーションモデルの機能評価が改善される。ネットリストのモデルへの変換はネットリストを追跡しこれを複数の構造区分に分割するステップを含む。これらの区分は、同期及び非同期サブ回路間の境界を識別するのに有用なホエン−コンディション（ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ）区分を含む。ネットリストは更に構造区分化に基づき区分ごとに解析され、実行時間レベルにコンパイルされる。通常レベル化できない非同期帰還ループは、帰還ループ内に“レベラ”と称す時間遅延素子のような素子を挿入することにより正しくモデル化する。得られたシミュレーションモデルの評価は再評価及ステップ及び評価安定性検査ステップを含み、非同期帰還ループの正しい機能評価を与える。本発明の追加の目的及び利点は図面を参照して以下に説明する本発明の好適実施例の詳細な説明から明らかになる。図面の簡単な説明図１は従来の回路開発プロセスにおける設計仕様と種々のステップにおけるモデル精度との間に存在するトレードオフをグラフ的に示す図である。図２は従来の自動化シミュレーションモデル開発プロセスを示す簡略ブロック図である。図３Ａは従来のＲＯＭアレイ及びトライステート出力段と関連するメモリアクセス時間パス及び出力エネーブル伝搬時間パスのゲートレベル表現を示す。図３Ｂは図３Ａの従来回路表現の信号間の正しいタイミング関係を示す波形図である。図３Ｃは、図３Ａの回路表現を従来のモデル化方法を用いてシミュレートする際に生ずる誤ったタイミング関係を示す波形図である。図４は各入力信号ライン内に従来の伝搬時間遅延モデル素子を更に含む図３Ａの回路表現のゲートレベル表現である。図５Ａはクロック制御レジスタ及びトライステート出力段を有する従来のＲＯＭアレイ回路表現と関連するメモリアクセス時間パス及び出力エネーブル伝搬時間パスを示す。図５Ｂはず５Ａの従来の回路表現の信号間の正しいタイミング関係を示す波形図である。図６Ａは各入力信号ライン内に従来の伝搬時間遅延モデル素子を更に含む図５Ａの回路表現のゲートレベル表現である。図６Ｂは、図５Ａの回路表現を図６Ａに示すように配置された従来の時間遅延モデル素子を用いてシミュレートする際に生ずる誤ったタイミング関係を示す波形図である。図７は従来の伝搬時間遅延モデル素子が正しく挿入された図５Ａの回路のゲートレベル表現である。図８は回路素子の上に対応する従来の回路モデル素子を重ねて示す図７の回路表現を示すブロック図である。図９は従来のシミュレーションモデルの汎用ブロック図である。図１０は図９の従来のシミュレーションモデルのシミュレータによる実行のフローチャートである。図１１Ａ，１１Ｂ及び図１１Ｃは２段シフトレジスタでトライステート制御出力端を有する第２の２段シフトレジスタを駆動する回路の簡略回路図を示すとともに、それぞれＡＦＴＥＲコード区分、ＷＨＥＮコード区分及びＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコード区分を強調表示する図である。図１１Ｄは図１１Ａの回路の完全な構造区分化を示す。図１２Ａは従来のレベル化方法によるレベル化初期状態を示す排他的ＯＲ（“ ＸＯＲ”）ゲート回路の回路図である。図１２Ｂ，１２Ｃ及び１２Ｄは従来のレベル化方法により“レベル−１”が付された状態、“レベル−２”が付された状態及び完全にレベル化された状態をそれぞれ示す図１２ＡのＸＯＲ回路の回路図である。図１３は従来のレベル化方法により完全にレベル化された図１１の回路図を示す。図１４は非同期相互接続を有する２つの同期回路に分割した図１１Ａの回路図を示す。図１５は本発明による同期レベル化ステップ後に存在するレベル化状態を示す図１１の回路図を示す。図１６は本発明による非同期レベル化ステップ後に存在ずるレベル化状態を示す図１１の回路図を示す。図１７は本発明による区分別レベル化方法後に存在するレベル化状態を示す図１１の回路図を示す。図１８は本発明による改善シミュレーションモデルの汎用ブロック図である。図１９は図１８のシミュレーションモデルのシミュレータによる実行のフローチャートである。図２０Ａは同期帰還ループのレベル化の失敗を示す交差結合ラッチ回路の簡略回路図である。図２０Ｂは本発明に従って帰還ループ内に“レベラ”を挿入することにより同期レベル化を補正した図２０Ａの回路を示す。図２１Ａは非同期レベル化失敗を発生する帰還ループを含む図１１Ａの回路を示す。図２１Ｂは本発明に従って帰還ルーブ内に“ラベラ”を挿入することにより非同期レベル化を補正した図１１Ａの回路を示す。図２２は本発明に従ってレベル化帰還再評価及び安定検査により更に改善された図１９のシミュレーションモデルの機能評価プロセスのフローチャートである。好適実施例の詳細な説明論理回路及びそのタイミングをシミュレートするにはその論理回路のシミュレーションモデルをプログラミングする必要がある。実際には、シミュレータが論理状態変化（以後“変化”と言う）によりトリガされ、回路のシミュレーションモデルを呼び出す。このような技術は“イベント駆動シミュレーション”と呼ばれ、公知である。変化に応答してモデル化された回路機能をシミュレータが評価する。評価に続いて、適切な回路タイミングが回路に対する遅延表から選択される。次いでモデルコードがポスト評価用の論状態セット及び関連する遅延時間をシミュレータに戻す。論理回路のシミュレーションの精度は回路のシミュレーションモデルの精度以上にできない。遅延時間のモデル化は特にエラーを生じやすい処理であり、自動モデル開発プロセスの種々のステップにおいて生ずる。これらのステップは回路を記述するネットリストを追跡して種々の回路素子を機能区分及び実行時間レベルに分類するステップを含む。本発明は区分化及びレベル化に関連する時間遅延誘発モデル化エラーを除去する方法を含むものである。遅延時間を正しくモデル化することの困難性は多数の例を用いて強調することができる。各例を、異なるタイプのタイミング問題、このタイプの問題に対する従来の解決方法及びこの解決方法の欠点について説明する。これらの例は次第に遅延時間モデル化問題の複雑性が増し、これらの例について従来のモデル開発における評価を説明し、次に本発明のモデル開発方法を説明する。これらの例を以下の図群を参照して説明する。図３Ａ，３Ｂ，３Ｃ及び４は従来の非同期ＲＯＭアレイのゲートレベル表現例及びそのタイミング問題を説明するためのものである。図５Ａ，５Ｂ，６Ａ，６Ｂ及び７は従来の同期ＲＯＭアレイのゲートレベル表現例及びそのタイミング問題を説明するためのものである。図８、９及び１０は区分化した従来のゲートレベルモデル及びシミュレータにおけるこのモデルの実行を説明するためのものである。図１１Ａ，１１Ｂ，１１Ｃ及び１１Ｄは同期及び非同期サブ回路が混在する回路に適用した本発明の改善されたモデル区分化プロセスを説明するためのものである。図１２Ａ，１２Ｂ，１２Ｃ及び１２Ｄは同期ＸＯＲ回路に適用した従来のレベル化方法を説明するためのものである。図１３、１４、１５、１６及び１７は同期及び非同期混在回路に適用した本発明の区分化したレベル化方法を説明ずるためのものである。図１８及び１９は本発明による改善された区分化回路モデル及びシミュレータにおけるこのモデルの実行を説明するためのものである。図２０Ａ，２０Ｂ，２１Ａ，２１Ｂ及び２２は非同期帰還ループを有する回路及びこのような回路に生ずる時間遅延問題に対する本発明の解決方法を説明するためのものである。図３Ａに示す第１の例はトライステートドライバ５０に接続されたリードオンリーメモリ（“ＲＯＭ”）４８を含む回路４６Ａのゲートレベル表現である。ＡＤＤＲライン５４に供給されるアドレス信号に応答してトライステート出力信号がＤＡＴＡ出力端子５２に現れる。トライステートドライバ５０のようなトライステートデバイスにより発生される３つの状態は論理１状態（“ハイ”）、論理０状態（“ロウ”）、又は高インピーダンス状態（“ディセーブル”）である。ハイ及びロウ状態は、デバイスがエネーブル状態のときにのみ発生する。トライステートドライバ５０のＤＡＴＡ出力５２は出力エネーブル信号ＯＥ５６に応答してエネーブル及びディセーブルされる。回路４６Ａは２つの非同期伝搬遅延パス、即ちＡＤＤＲライン５４の状態変化からＤＡＴＡ出力端子５２の状態変化までの時間を表すメモリアクセス時間（“ｔａｃｃ”）５８及びエネーブル信号ＯＥ５６の変化からＤＡＴＡ出力５２がエネーブルされるまでの時間を表す出力エネーブル時間（“ｔｏｅｎ”）６０を有する。図３ＢはＡＤＤＲライン５４、ＤＡＴＡ出力端子５２、ＯＥ５６，ｔａｃｃ５８及びｔｏｅｎ６０の代表的なタイミング関係を表し、ほぼ同時の信号変化が発生ずると複雑なタイミング動作が生ずることを示す。図３Ｂは、ＡＤＤＲライン５が瞬時Ｔ_AにおいてＯＬＤアドレス６６からＮＥＷアドレス６８へ変化すること、及びＯＥ５６がｔａａｃ５８の終了前に変化してトライステートドライバ５０をエネーブルすることを示す。最初にＲＯＭ４８からのＯＬＤデータ値７０がＤＡＴＡ出力端子５２に現れ、次いでｔａａｃ５８の終了時にＮＥＷデータ値７２が現れる。回路４６Ａの正しく実現されたシミュレーションモデルはＯＬＤデータ値７０及びＮＥＷデータ値７２の両方を発生する必要がある。図３Ｃに示すように、回路４６Ａの慣例のモデル化は次のような誤ったシミュレーション結果を生ずる。瞬時Ｔ_AにおけるＮＥＷアドレス６８へのＡＤＤＲライン５４の変化がモデルの評価を生じさせ、ＲＯＭ４８の新しくアドレスされたデータ値をトライステートドライバ５０の入力端子に発生せしめる。このときＯＥ５６はロウであるため、トライステートドライバ５０はディセーブルであり、ＤＡＴＡ出力端子５２の変化を阻止する。ＯＥ５６がエネーブル瞬時Ｔ_Eにおいてハイになるとき、トライステートドライバ５０がエネーブルされ、ＤＡＴＡ出力端子５２から現在のＮＥＷアドレス６８によりアドレスされたＲＯＭ５０の現在のＮＥＷデータ値７２がシミュレータに早く戻されすぎることになる。このようにｔｏｅｎ６０及びｔａｃｃ５８間の遅延時間差が不注意に無視され、ＯＬＤデータ値７０がＤＡＴＡ出力端子５２に現れることが阻止される。慣例のシミュレーションモデルは回路４６Ａが実際にそれを許す前にＮＥＷデータ値７２を使用可能にするという誤った印象を与え、シミュレーション失敗を生ずる。この問題は、シミュレーションモデルに異なるタイミングを与えることにより除去しうる。図４は、ＡＤＤＲライン５４に付加したｔａａｃ遅延８０及びＯＥ５６に付加したｔｏｅｎ遅延８２を有する回路４６Ｂのゲートレベル表現を示す。アドレスライン５４は瞬時Ｔ_Aにおいて変化し、ＲＯＭ４８はＮＥＷアドレス６８をｔａａｃ遅延８０後に受信し、この瞬時にシミュレータが回路４６Ｂを評価する。同様に、ＯＥ５６が瞬時ＴＥにおいてハイになるとき、その変化がトライステートドライバ５０ではｔｏｅｎ遅延８２だけ遅延され、その後にシミュレータが回路４６Ｂを再び評価する。ｔｏｅｎ遅延８２はｔａａｃ遅延８０より短いので、トライステートドライバ５０をＯＬＤアドレス６６がＲＯＭ４８に供給されＯＬＤデータ値７０を出力端子５２に正しく発生する前にエネーブルする。ｔａａｃ遅延８０後に、回路４６Ｂが再び評価され、ＤＡＴＡ出力端子５２がＯＬＤデータ値７０からＮＥＷデータ値７２へ正しく変化する。上述の例では、伝搬遅延をシミュレーションモデルの入力端子に付加することにより一層精密なシミュレーションモデル評価を生じさせている。しかし、図５Ａは別のタイミング問題を示すクロック制御アドレスレジスタ９０を有する回路４６Ｃのゲートレベル表現を示す。図５Ｂは回路４６Ｃの正しいタイミング関係を下ず。回路４６Ｂと異なり、ｔａａｃ５８はＡＤＤＲ入力５４が変化する瞬時Ｔ_Aではなくクロック信号ＣＫ９４が論理状態を変化する瞬時Ｔ_cにおいて開始する。前述の例に従って、図６Ａは回路４６Ｃの入力端子にｔａｃｃ遅延９６及びｔｏｅｎ遅延８２を付加したものを示す。しかし、図６Ｂは回路４６Ｃの評価において生ずる誤ったタイミング関係を示す。タイミング評価問題は、ＡＤＤＲ入力５４が瞬時Ｔｃ後であるがｔａｃｃ５８の終了前にＮＥＷアドレス１００からＮＥＷＩアドレス１０２へ変化するときに起こる。ＲＯＭ４８の評価は、ＣＫ９４が瞬時Ｔ_cにおいて変化する瞬時に起こらないで、ＣＫ９４がｔａｃｃ５８だけ遅延されるまで待つ。この評価前に、ＯＥ５６が瞬時Ｔ_Eで変化し、ｔｏｅｎ６０だけ遅延された後に回路４６Ｃの評価を生ぜしめる。ｔｏｅｎ６０はｔａｃｃ５８より短いため、ＯＬＤアドレス６６が依然としてＲＯＭ４８に供給され、ＯＬＤデータ１０６の値が正しくＤＡＴＡ出力端子５２に与えられる。ｔａｃｃ５８の終了時においては、回路４６Ｃが再び評価されるとともに、ＮＥＷＩアドレス１０２がクロックアドレスレジスタ９０に記憶され、ＲＯＭ４８に供給されるため、ＮＥＷＩデータ１０８の値が誤ってＤＡＴＡ出力端子５２に現れる。入力への伝搬遅延の付与は回路４６Ｂに示すように非同期遅延をモデル化するのに有効であるが、回路４６Ｃに示すように同期（クロック）遅延をモデル化するには不適切であること明らかである。図７は、ｔａｃｃ遅延９６をクロック制御アドレスレジスタ９０の後に挿入することにより上述の同期遅延モデル化問題を解決した回路４６Ｃを示す。図５Ｂを再び参照して、ＣＫ９４が変化するとき、クロック制御アドレスレジスタ９０がＮＥＷアドレス１００を記憶し、このアドレスをｔａｃｃ５８後にＲＯＭ４８に供給する。信号ＯＥが瞬時Ｔ_Eで変化し、トライステートドライバ５０をｔｏｅｎ６０後にエネーブルするので、ＯＬＤデータ１０６が正しい時間にＤＡＴＡ出力端子５２に発生する。ｔａｃｃ５８後に、ＮＥＷアドレス１００がＲＯＭ４８に与えられ、ＮＥＷデータ１００の値が正しくＤＡＴＡ出力端子５２に現れる。先に述べたように、回路４６Ｃのような論理回路をシミュレーションモデルに変換するには、種々の回路素子を区分化するとともに、これらの素子を実行時間レベルに分類する必要かある。図８は従来の区分化方法を示し、回路４６Ｃのクロック制御アドレスレジスタ９０はホエン（ＷＨＥＮ）ブロック１２０内に含まれ、ＲＯＭ４８及びトライステートドライバ５０はｔａｃｃ９６及びｔｏｅｎ８２により分離されたアフター（ＡＦＴＥＲ）ブロック１２２内に含まれる。ＡＤＤＲライン５４、ＣＫ９４及びＯＥ５６入力はそれぞれ“ホエン（ＷＨＥＮ）” 入力，“ホエン−コンディション（ＷＨＥＮ−ｃｏｎｄｉｔｉｏｎ）”入力及び “アフター（ＡＦＴＥＲ）”入力と言う。クロック制御アドレスレジスタ９０は “トランスポートレジスタ”と言う。ＷＨＥＮブロック１２０は、入力信号が変化する”時”（ＷＨＥＮ）に駆動される全ての回路素子を含み、ＡＦＴＥＲブロック１２２は信号変化が論理回路を伝搬した“後”（ＡＦＴＥＲ）に論理回路の出力を駆動する全ての回路素子を含む。回路素子の伝搬遅延時間を表す一組のトランスポート遅延１２４をＷＨＥＮブロック１２０とＡＦＴＥＲブロック１２２との間に介挿する。図８を図９へ変化させ、図９は回路４６Ｃのような同期論理回路を評価するために使用する、ＬＡＤＬモデルのような従来のシミュレーションモデル１２５を示す。シミュレーションモデル１２５において、ＷＨＥＮブロック１２０は同期入力が変化するときに発生する対応する回路機能を表す実行可能コードを含む。同期入力はＷＨＥＮ−ｃｏｎｄｉｔｉｏｎ制御入力１２６であり、ＷＨＥＮ入力１２８はデータ入力である。トランスポートレジスタ１３０は出力を直接的に駆動し、又は間接的に、例えばＲＯＭアレイを介して駆動する。出力を直接的に又は間接的に駆動する入力をＡＦＴＥＲ入力１３２と言う。トランスポートレジスタ１３０又はＡＦＴＥＲ入力端子１３２に付加する遅延素子をトランスポート遅延１３４と言う。ＡＦＴＥＲブロック１２２は上述の信号に応答して生ずる回路機能を表す実行可能コードを含む。図１０は従来のシミュレーションモデル１２５の実行ステップ及び代表的な論理シミュレータとの相互作用を示すフローチャートである。ここでは図１０のプロセスを参考のために示すだけとする。このプロセスの改善の必要性及びこれらの改善をどのように達成するかについては追加の例について後に説明する。従来のシミュレーションモデル１２５を同期及び非同期サブ回路が混在する論理回路に適用すると、追加のタイミング評価問題が生じ、回路素子を非同期サブ回路の回路素子区分を含む種々の区分のメンバーとして分類する必要がある。図１１Ａは、フリップフロップ１６０及び１６２からなる２段同期シフトレジスタ、トライステート出力ドライバ１６４、及び非同期遅延クロック信号１７０を発生するフリップフロップ１６６及び１６８からなる第２同期シフトレジスタを有する同期及び非同期混在論理回路１５９を示す。バッファ１７２、１７４、１７６、１７８、１８０及び１８２を回路に付加してあり、これらのバッファは区分分類プロセスのための”プレースホルダ”として作用する。回路１５９に対するネットリストを下に示す。Ｇ１：Ｓｂｕｆ（Ｄ２，Ｇ１０ｕｔ）；Ｇ２：Ｓｂｕｆ（Ｒ１０ｕｔ，Ｇ２０ｕｔ）；Ｇ３：Ｓｂｕｆ（Ｒ２０ｕｔ，Ｇ３０ｕｔ）；Ｇ４：Ｓｉｎｖ（ＥＮＢ，Ｇ４０ｕｔ）；Ｇ５：Ｓｂｕｆ（Ｄ１，Ｇ５０ｕｔ）；Ｇ６：Ｓｂｕｆ（Ｒ３０ｕｔ，Ｇ６０ｕｔ）；Ｇ７：Ｓｔｓｂｕｆ（Ｒ４０ｕｔ，Ｇ４０ｕｔ，ＯＵＴ）；Ｒ１：Ｓｄｆｆ（ＣＫ，Ｇ１０ｕｔ，Ｓ０，Ｓ０，Ｒ１０ｕｔ）；Ｒ２：Ｓｄｆｆ（ＣＫ，Ｇ２０ｕｔ，Ｓ０，Ｒ，Ｒ２０ｕｔ）；Ｒ３：Ｓｄｆｆ（Ｇ３０ｕｔ，Ｇ５０ｕｔ，Ｓ０，Ｓ０，Ｒ３０ｕｔ）；Ｒ４：Ｓｄｆｆ（Ｇ３０ｕｔ，Ｇ６０ｕｔ，Ｓ０，Ｓ０，Ｒ４０ｕｔ）；ここで、“Ｓｂｕｆ”はバッファ、“Ｓｔｓｂｕｆ”はトライステートバッファ、”Ｓｄｆｆ”はＤ形フリップフロップ（レジスタ）であり、且つ“Ｓ０”はＤ形フリップフロップのセット又はリセット入力端子の接地接続のような一定の零論理状態を示す。区分化プロセスステップは、（１）ＡＦＴＥＲ区分Ａに属する素子を分類するステップ、（２）ＷＨＥＮ区分Ｗに属する素子を分類するステップ、及び（３）非同期ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣに属する素子を分類するステップを含む。図ＩＩＡはＡＦＴＥＲ区分Ａの素子を強調表示した回路１５９を示す。ＡＦＴＥＲ区分Ａ内の素子は、追跡パス、即ち各出力ポートから入力ポート又はレジスタ出力端子に達するまで各駆動素子及びその直前の素子を逆方向に辿る信号パスに沿ってネットリストを追跡することにより識別する。この区分に含まれる各素子にはラベル“Ａ”を付す。追跡終点はＡＦＴＥＲ区分Ａ又はトランスポートレジスタ信号”Ｔ”の入力端子である。ＡＦＴＥＲ区分Ａの追跡は“ＯＵＴ”ポートで開始し、トライステートドライバ１６４を経て逆方向に追跡する。追跡はトライステートドライバ１６４で分岐しここから連続してバッファ１７２を経て入力ポート“ＥＮＢ”で終了する。他方のブランチはトライステートドライバ１６４から連続してフリップフロップ１６２の出力端子で終了する。ＥＮＢ入力及びフリップフロップ１６２の出力はトランスポート値（ＡＦＴＥＲ入力）である。図１１ＢはＷＨＥＮ区分Ｗの素子を強調表示した回路１５９を示す。ＷＨＥＮ区分Ｗ内の素子は、追跡パス、即ち各レジスタの同期データ入力端子から入力ポート又はレジスタ出力端子に達するまで関連する各駆動素子及びその直前の素子を逆方向に辿る信号パスに沿ってネットリストを追跡することにより識別する。この区分に含まれる各素子にはラベル“Ｗ”を付す。追跡終点はＷＨＥＮ区分Ｗへの入力端子になる。ラベルが付された素子に加えて、ＷＨＥＮ区分Ｗ内のデータ入力端子及び出力端子を有する全てのレジスタ（トランスポート値とラベル付けされた出力端子を有するレジスタも含む）にもラベル“Ｗ”を付ける。ＷＨＥＮ区分Ｗの追跡はフリップフロップ１６６、１６８、１６０及び１６２において順に開始する。バッファ１７４、１７６、１７８及び１８２はＷＨＥＮ区分Ｗのメンバーとしてラベル付けする。入力ポートＤ１及びＤ２はＷＨＥＮ入力端子であり、フリップフロップ１６６、１６０及び１６２はＷＨＥＮレジスタである。フリップフロップ１６８はＷＨＥＮ区分Ｗから駆動される入力を有するが、その出力はＷＨＥＮ区分Ｗの一部分でもなければ、“トランスポート”値でもない。図１１ＣはＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣを強調表示した回路１５９を示す。ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣは、追跡パス、即ちレジスタの非同期制御入力端子（例えばクロック、セット、及びリセット）から入力ポート又はレジスタ出力端子に達するまで各駆動素子及びその直前の素子を逆方向に辿る信号パスに沿ってネットリストを追跡することにより識別する。ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分に含まれる各素子にはラベル“ＷＣ”を付し、追跡終点はＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣへの入力端子である。ラベル付けされた素子に加えて、ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣ内の制御入力端子及び出力端子を有する全てのレジスタもＷＨＥＮ−ＣＯＮＤＩＴＩＯＮレジスタとしてラベル付けする。ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣの追跡はフリップフロップ１６６、１６８、１６０、及び１６２において順に開始する。バッファ１７８はＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣのメンバーとしてラベル付けする。入力ポート”ＣＫ“及び”Ｒ”はＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ入力であり、フリップフロップ１６８はＷＨＥＮ−ＣＯＮＤＩＴＩＯＮレジスタである。図１１Ｄは全ての区分にラベルを付した回路１５９を示す。区分化後に、シミュレーションモデルを完成する次のステップはレベル化、即ち各回路素子をその正しい実行時間レベルに位置させ、シミュレータによるモデル評価の実行時に正しい順序の評価を生ぜしめる処理である。慣例の技術は同期論理回路をレベル化し、このレベル化は入力ポートから出力ポート又はレジスタ入力端子までこの論理回路に対するネットリスト内のデータフローを追跡することにより各レベルを識別することからなる。各レベルの論理素子は独立の評価順序である。図１２Ａ−１２ＤはＸＯＲゲート回路１９０及びその構造を従来のレベル化方法に従ってレベル化するのに必要なデータフロ一処理を示す。回路１９０は２入力ＡＮＤゲート２００）インバータ２０２、２入力ＮＡＮＤゲート２０４及び２０６、及び３入力ＮＯＲゲート２０８を含む。図１２Ａは初期レベル化状態を示す。入力１１及び１２及びＮＯＲゲート２０８の一つの入力（接地接続されている）がレベル−０として初期設定される。各素子は、その入力が定められたレベルを有するか否かを決定することによりレベル化される。素子の全ての入力が定められたレベルを有する場合には、その素子かレベル処理のメンバーになり、ネットリストにマークされる。第１レベル化処理パスは回路１９０のレベル−１素子を識別する。ＡＮＤゲート２００への両入力がレベル−０として定められると、このゲートはネットリストにレベル−１としてマークされる。インバータ２０２の入力はまだ定まらない。ＮＡＮＤゲート２０４及び２０６は一方の入力のみが定まる。各素子の入力を検査した後に、このとき定まっている入力のレベルを次の入力端子に準方向に伝搬させ、次の処理パスに対するレベル化状態を設定する。図１２Ｂはレベル−１とマークされたＡＮＤゲート２００及びその出力端子へのレベル−１の伝搬を示す。図１２Ｃは次のレベル化処理パスを示す。ＡＮＤゲート２００は、そのレベルが既に決定されているため、処理しない。ここではインバータ２０２の入力がレベル−１として定まるため、インバータ２０２はネットリストにレベル−２としてマークされる。ＮＡＮＤゲート２０４及び２０６及びＮＯＲゲート２０８は一つの入力が定まるだけであり、スキップされる。レベル−２をインバータ２０２の出力端子に伝搬させ、次の処理パスを初期設定する。次のレベル化パスにおいて、ＮＡＮＤゲート２０４及び２０６の２つの入力が定まる（レベル−０及びレベル−２）が、ＮＯＲゲート２０８の２つの入力は未定のままである。次のレベル化パスでＮＯＲゲート２０８に対する処理が完了する。図１２Ｄは全ての素子をレベル化処理した回路１９０を示す。任意の回路のレベル化処理には必要な数の処理パスが使用される。レベル化されたＸＯＲゲート回路１９０は次のＣ−擬似コードで表すことができる。Ｇ１Ｏｕｔ＝Ｉ１＆Ｉ２；／★レベル−１★／Ｇ２Ｏｕｔ＝Ｇ１Ｏｕｔの反転；／★レベル−２★／Ｇ３Ｏｕｔ＝Ｉ１＆Ｇ２Ｏｕｔ；／★レベル−３★／Ｇ４Ｏｕｔ＝Ｉ２＆Ｇ２Ｏｕｔ；／★レベル−３★／ＯＵＴ＝Ｇ３Ｏｕｔ｜０｜Ｇ４Ｏｕｔ；／★レベル−４★／上述の従来のレベル化方法を同期及び非同期混在回路１５９に適用すると、著しいモデル化の失敗が生じ、この回路を図１３に再び示す。レベル化の初期状態（レベル−０）は全ての入力ポート（ＥＮＢ，Ｄ１，Ｄ２，ＣＫ，Ｒ）及び全てのレジスタ出力端子（フリップフロップ１６６、１６８、１６０、１６２）に示してある。慣例のレベル化方法を回路１５９に適用すると、図１３に示すように誤ったレベル化が生ずる。不正にレベル化された回路１５９は次のＣ−擬似コードで表すことができる。Ｇ１Ｏｕｔ＝Ｄ２；／★レベル−１★／Ｇ２Ｏｕｔ＝Ｒ１Ｏｕｔ；／★レベル−１★／Ｇ３Ｏｕｔ＝Ｒ２Ｏｕｔ；／★レベル−１★／Ｇ４Ｏｕｔ＝ＥＮＢ反転；／★レベル−１★／Ｇ５Ｏｕｔ＝Ｄ１；／★レベル−１★／Ｇ６Ｏｕｔ＝Ｒ３Ｏｕｔ；／★レベル−１★／ＯＵＴ＝ＴＳＢＵＦ（Ｇ４Ｏｕｔ，Ｒ４Ｏｕｔ）；／★レベル−２★／Ｒ１Ｏｕｔ＝ＤＦＦ（ＣＫ，Ｇ１Ｏｕｔ，）／★レベル−２★／Ｒ２Ｏｕｔ＝ＤＦＦＲ（ＣＫ，Ｇ２Ｏｕｔ，Ｒ）；／★レベル−２★／Ｒ３Ｏｕｔ＝ＤＦＦ（Ｇ３Ｏｕｔ，Ｇ５Ｏｕｔ）；／★レベル−２★／Ｒ４Ｏｕｔ＝ＤＦＦ（Ｇ３Ｏｕｔ，Ｇ６Ｏｕｔ）；／★レベル−２★／上記のコードをシミュレータにより評価すると、次の機能誤りを生ずる。バッファ１７８が常にフリップフロップ１６８より先に評価され、フリップフロップ１６０が遅延されたクロック信号１７０を受け取れない。特に、ＣＫが論理０から論理１へ変化するとき、フリップフロップ１６８の出力が論理０から論理１へ変化する。評価はフリップフロップ１６８の前の状態０をバッファ１７８を経て伝搬するとともにフリップフロップ１６８を論理１に更新する。フリップフロップ１６０のクロック入力端子は論理０から論理１への変化を受信しないため、バッファ１８０の状態を記憶することを失敗する。次にＣＫが論理０から論理１へ変化するとき、生ずるシミュレータ評価がフリップフロップ１６８に記憶されている論理１をバッファ１７８を経て伝搬するので、フリップフロップ１６０のクロッキングが１クロック周期遅れる。入力Ｄ１がこの遅延中に変化ずると、Ｄ１の先の値がフリップフロップ１６０に記憶され、シミュレーション失敗を生ずる。上述のシミュレーション失敗は驚くべきことではなく、その理由は、慣例のレベル化方法は論理回路が完全に同期型であることを前提にするものであるからである。図１４は非同期信号、即ち遅延クロック信号１７０で電気的に接続された２つの同期サブ回路２１０及び２１２に分割した回路１５９を示す。回路１５９は複雑な集積回路に見られる代表的な回路である。同期及び非同期混在回路は周辺コントローラ、システムバスコントローラ、及び分離クロッキング回路を含む。現在の技術の傾向は集積回路をこのような混在回路の広範な使用を必要とする“システムオンチップ”化することにある。同期及び非同期混在回路の精密なシミュレーションは改善されたレベル化方法を必要とする。サブ回路２１０及び２１２は慣例の同期レベル化方法により独立に正しくレベル化することができる。しかし、更に非同期相互接続（遅延クロック信号１７０）をレベル化する方法を必要とする。このような方法を以下に説明する。図１１Ｄに戻り説明すると、同期ＷＨＥＮ区分Ｗ及び非同期非同期ＷＨＥＮ− ＣＯＮＤＩＴＩＯＮ区分ＷＣへの論理回路の区分化は以後“区分別レベル化”と称す所要のレベル化方法を実行するための所要の構造”データブック”を提供する。区分別レベル化は２つのステップで適用される。ステップ１ではＷＨＥＮ区分Ｗ及びＡＦＴＥＲ区分Ａに同期レベル化を適用し、ステップ２ではＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣに非同期レベル化方法（後述する）を適用する。区分化情報をシミュレーションモデルコードに付加すると、正しいシミュレーションが生ずる。図１５はステップ１、即ち同期レベル化を回路１５９に適用した結果を示す。ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣ内の回路素子（フリップフロップ１６８及びバッファ１７８）は無視する。バッファ１７８の出力をフリップフロップ１６０及び１６２の”入力”とみなし、従ってレベル−０初期状態を割り当てる。図１６は区分別レベル化方法のステップ２をＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣに適用した結果を示す。ステップ２、即ち非同期レベル化は初期レベル化状態を変更する必要がある。同期レベル化と異なり、非同期レベル化はレジスタ（フリップフロップ）出力をレベル−０に初期設定しない。これによりフリップフロップ１６８をバッファ１７８より先にレベル化させる。図１７は区分別レベル化により生ずるレベル化値を示す。ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣ及びＡＦＴＥＲ区分Ａに属する回路素子を破線ボックスで囲んで示し、他の全ての回路素子はＷＨＥＮ区分Ｗに属するものである。シミュレータがモデルを評価するとき、ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣがＷＨＥＮレジスタＷの更新前に評価するので、従来の方法で認められた非同期順序問題が補正される。もっと詳しく言うと、論理素子の評価順序が１６６、１７６、１６８及び１７８ではなく１６８、１７８、１６６及び１７６になるため、正しい非同期動作を生ずる。図１８は非同期ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコードブロック２２０を含む改善されたシミュレーションモデル２１９のブロック図を示す。図１９はシミュレーションモデル２１９の実行フローと、代表的な論理シミュレータとの相互作用とを表すフローチャートを示す。ＷＨＥＮコードブロック１２０の評価は、非同期ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコードブロック２２０に機能評価ステップを付加ずることにより改善される。図１９に示すように、シミュレータによるモデル２１９の実行は次のステップに従って進む。シミュレーションモデル２１９が入力信号変化１５０により呼び出される。判断ブロック１５１は入力信号変化１５０の特定の性質に関する問い合わせを実行する。入力信号変化１５０がＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ信号変化である場合には、トランスポートレジスタ１３０と関連しない全てのＷＨＥＮコード機能が処理ブロック１５２、２３０及び２３２により示されるように評価される。処理ブロック２３０は全てのＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコード機能の評価を実行し、ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮレジスタを更新する。処理ブロック２３２はトランスポートレジスタ１３０の評価及び更新されたトランスポートレジスタ１３０及びＷＨＥＮ−ＣＯＮＤＩＴＩＯＮレジスタ値の処理ブロック２３４への復帰を実行する。処理ブロック２３４は、判断ブロック１５１のＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ信号変化の問い合わせに対するＮＯ応答時又はＹＥＳ応答の完了時にトランスポートレジスタ、ＡＦＴＥＲ入力、及びＷＨＥＮレジスタの状態の記憶を実行する。リスケジューングブロック２３６は、モデル実行の一時的中止及びモデル実行のリスケジューリングを実行し、リスケジューリングがトランスポートレジスタ１３０に付加されたトランスポート遅延時間１３４の経過後にモデル実行を再開させる。シミュレータは、リスケジューリングがモデル実行を再開させるまで、他のタスクを実行し、記憶されたトランスポートレジスタ１３０及びＡＦＴＥＲ入力１３２の値の評価を実行する。処理ブロック２３８は、リスケジューリング時間の経過後にＡＦＴＥＲコード１２２を評価し、論理回路信号変化を表す出力値をシミュレータに戻すことを実行する。改善された評価モデル２１９は複雑な論理回路の論理回路機能及び伝搬遅延の精密な表現を提供する。図１７に示すように本発明に従って区分化しレベル化した、回路１５９を表すシミュレーションモデルコードはＣ−擬似コードで下記のように表すことができる。／★WHENコード★／ G1Out=D2；／★WHENレベル-1★／ G2Out=R1Out；／★WHENレベル-1★／ G5Out=D1；／★WHENレベル-1★／ G6Out=R3Out；／★WHENレベル-1★／／★WHEN-CONDITIONコード★／ R2Out=DFFR（CK，G2Out，R）／★WHEN-CONDITION レジスタレベル-1★／ G3Out=R2Out；／★WHEN-CONDITIONレベル-2★／ R1Out=DFF（CK，G1Out，）；／★WHENレジスタレベル-2★／ R3Out=DFF（G3Out，G5Out）；／★WHENレジスタレベル-2★／ R4Out=DFF（G3Out，G6Out）；／★WHENレジスタレベル-2★／／★AFTERコード★／ G4Out=ENB（反転）；／★AFTERレベル-1★／ Out=TSBUF（G4Out，R4Out）；／★AFTERレベル-2★／局部非同期帰還ループを有する論理回路は依然として区分別レベル化方法を失敗させ、回路の誤った機能評価を生じうる。このような失敗は、局部的タイミング遅延の考慮の失敗により生じるとともに、レベル化処理は回路素子への全ての入力が最初に定められたレベルを有している必要かあるという事実から生ずる。図２０Ａは１対の交差結合ＮＡＮＤゲート２５０及び２５２を有するセット− リセット（“ＳＲ”）ラッチ回路２４９を示す。１対の入力ＩＮ１及びＩＮ２はレベル−０に初期設定され、１対の出力ＯＵＴ１及びＯＵＴ２は未定である。ＮＡＮＤゲート２５０はＯＵＴ２に接続された未定の入力を有するため、レベル化できない。同様に、ＮＡＮＤゲート２５２もＯＵＴ１に接続された未定の入力を有するためにレベル化できない。実際上、ＳＲラッチ回路は帰還ループ内の伝搬遅延のために正しく機能するが、レベル化方法は遅延を無視する。図２０Ｂに示すように、レベル化失敗はＳＲラッチシミュレーションモデルに遅延素子のような素子を挿入することにより解決することができる。以後レベラ２５４と言う記憶素子を帰還ループ内に、ＮＡＮＤゲート２５０の出力端子の位置に挿入する。レベラ２５４はその入力値を評価ステップ間保持する機能を有する。レベラ２５４はレジスタのように動作するが、レジスタと異なり、レベラ２５４の出力が常にレベル化方法のための初期レベル−０状態を提供する。レベラ２５４は時間遅延素子でなく、シミュレータに追加の評価反復を行わせ、時間遅延の機能評価と同様の機能評価効果を生じさせるものである。ここで、レベル化方法進めると、ＮＡＮＤゲート２５２への両入力はレベル− ０であるから、このゲートはレベル−１にする。ＮＡＮＤゲート２５０への入力ＩＮ１はレベル−０であり、他方の入力はレベル−１のＯＵＴ２に電気的に接続されているため、ＮＡＮＤゲート２５０はレベル−２にする。レベラ２５４への入力はレベル−２であるため、レベラ２５４はレベル−３にする。図２１Ａはフリップフロップ１６８にリセット論理回路２５９が付加された同期及び非同期混在論理回路１５９を示す。フリップフロップ１６８に接続された２入力ＯＲゲート２６０を含むリセット論理回路２５９はレベル化失敗を生ずる別の回路である。動作中、ＯＲゲート２６０の出力端子がフリップフロップ１６８のリセット入力端子２６１に電気的に接続される。ＯＲゲート２６０の一方の入力端子が入力Ｒを受信し、他方の入力端子がフリップフロップ１６８の出力端子に電気的に接続され、非同期”自己クリア”機能が得られる。図１７につき述べたように、フリップフロップ１６８はＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分ＷＣに属し、その出力はレベル−２にする必要かある。しかし、図２１Ａに示すように、レベル化方法を回路２５９に適用するときは、フリップフロップ１６８のクロック及びデータ入力をレベル−０に初期設定するが、ＯＲゲート２６０のリセット入力はフリップフロップ１６８の出力状態に依存する。従って、ＯＲゲート２６０からなる非同期帰還ループのためにレベル化が失敗する。図２１Ｂはレベル化失敗を補正するために帰還ループ内にレベラ２６２を挿入した回路２５９を示す。レベラ２６２は初期レベル−０状態を提供するため、フリップフロップ１６８の全ての入力がレベル−０に定まり、ループをレベル化することができる。レベル化方法を進めると、フリップフロップ１６８はレベル− １、ＯＲゲート２６０はレベル−２、及びレベラ２６２はレベル−３になる。図２０Ｂ及び２１Ｂの例には、それぞれのレベラ２５４及び２６２を帰還ルーブ内に、未定入力の好適位置に挿入することが示されている。実際上、レベラは帰還ループ内の任意の位置に位置させ、その所望の機能を生じさせることができる。しかし、非同期帰還ループ内へのレベラの挿入はモデルの誤った機能評価を生じうる。図２０ＡにはＳＲラッチ回路の正しい機能動作を表す論理状態が、図２０Ｂに示すレベラ付加ラッチ回路の機能動作と比較して示されている。図２０Ａにおいて、入力ＩＮ１が論理１から論理０へ変化し、入力ＩＮ２が一定の論理１であるものとする。ＯＵＴ１が最初論理０であり、ＯＵＴ２が最初論１である。ＳＲラッチはＩＮ１の論理１から論理０への変化に正しく応答してＯＵＴ１を論理１に、ＯＵＴ２を論理０に変化させる。図２０Ｂにおいて、シミュレータが最初にレベラ２５４からの論理０及びＩＮ２の論理１を用いてＮＡＮＤゲート２５２を評価し、ＯＵＴ２に論理１を発生する。次に（レベル−２）、ＩＮ１の論理０を用いてＮＡＮＤゲート２５０を評価し、論理１を発生する。次に（レベル−３）、レベラ２５４を評価し、論理１をＯＵＴ１へ伝搬する。この機能評価はＯＵＴ２に誤った論理１状態を生ずる。この機能評価誤りは、それ以上評価変化か起こらなくなるまで非同期ループを繰り返し評価することにより補正することができる。再評価がレベラ２５４への入力の論理状態変化によりトリガされ、次の結果、即ちＮＡＮＤゲート２５２がレベラ２５４から論理１を受信し、ＯＵＴ２に論理０を発生する。ＮＡＮＤゲート２５０も再評価されるが、レベラ２５４又はＯＵＴ１に何の追加の変化も生じないので、安定且つ論理的に正しいループ状態を示す。図２２はシミュレーションモデル２１９の実行フロ０及び代表的な論理シミュレータとの相互作用を表すフローチャートを示す。図２２のプロセスは図１９のプロセスと同様に進むが、それぞれの処理ブロック１５２、２３０、２３２及び２３８の後に判断ブロック２７０、２７２、２７４及び２７６を付加することにより改善されている。これらの判断ブロックにより実行される処理はほぼ同一であるため、一つのブロックについて説明する。処理ブロック１５２はモデル化された回路を表すコードの機能評価を実行する。判断ブロック２７０はレベラ入力の変化（一つあれば）について検査し、変化が検出された場合に処理ブロック１５２に再評価を実行させる。そうでない場合は評価結果を処理ブロック２３０に与える。本発明の論理回路モデル化方法は上述の如き種々の改善をもたらし、同期及び非同期サブ回路及び／又は局部非同期遅延が混在する複雑な論理回路の機能及びタイミングを精密にモデル化するシステム及び方法を提供する。これらの改善は、同期及び非同期サブ回路間の境界を識別するＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分、同期及び非同期混在回路をレベル化する区分別レベル化方法、及び非同期局部時間遅延を評価するための”レベラ”素子を含む。シミュレーションモデル実行プロセスは、シミュレーションモデルの正しい機能及びタイミング評価を提供する再評価ステップ及び評価安定検査ステップを含む。全ての論理回路に同期及び非同期サブ回路及び／又は局部非同期遅延が混在するわけではなく、当業者であれば、上述の種々の改善を論理回路モデルにそれらの個々の回路の要求に応じて選択的に適用することができることが理解される。更に、同期及び非同期サブ回路間の界面に挿入したレベラは、シミュレーション性能を犠牲にするが、混在回路の正しい評価を生ぜしめることが理解される。従って、同期及び非同期混在回路のモデル化方法の上述の区分別レベル化及び再評価は好適であり、レベラ方法も本発明の範囲に含まれる。回路１５９及び２５９のシミュレーションモデルを表す擬似コードの例を以下に示す。このコードは上述した全ての改善；ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分化、区分別レベル化、“レベラ”及びループ再評価を生じさせる“Ｒｅｅｖａｌ ”（再評価）フラグアドレスを含む”レベラコール”を含む。／★WHENコード★／ G1Out=D2；／★WHENレベル-1★／ G2Out=R1Out；／★WHENレベル-1★／ G5Out=D1；／★WHENレベル-l★／ G6Out=R3Out；／★WHENレベル-1★／／★WHEN-CONDITIONコード★／ Reeval=True； while（Reeval） Reeval=False； R2Out=DFFR（DK，G2Out，LOut）；／★WHEN-CONDITIONレジスタレベル-1★／ R3Out=R2Out；／★WHEN-CONDITIONレベル-2★／ G8Out=R|R2Out；／★WHEN-CONDITIONレベル-2★／／★If LOut changes，set the Re-evaluation Flag★／ LOut=レベラ（LOut，G8Out and Reeval）； ★WHEN-CONDITIONレベル-3★／ R1Out=DFF（CK，G1Out）；／★WHENレジスタレベル-2★／ R3Out=DFF（G3Out，G5Out）；／★WHENレジスタレベル-2★／ R4Out=DFF（G3Out，G6Out）；／★WHENレジスタレベル-2★／／★AFTER コード★／ G4Out=ENB （反転）；／★AFTERレベル-1★／ Out=TSBUF（G4Out，R4Out）；／★AFTERレベル-2★／当業者であれば、本発明の上述した実施例の細部に種々の変更を加えることができる。従って、本発明は集積回路開発に見られる以外の他の論理回路のモデル化用途に適用することもできる。従って本発明の範囲は請求の範囲によってのみ決まる。

Claims

【特許請求の範囲】１．同期サブ回路及び非同期サブ回路を有し、各サブ回路が一以上の素子を含む論理回路のシミュレーションモデルを作製する方法において、論理回路を、回路内の素子及びこれら素子間の関連する相互接続を記入したネットリストで記述するステップと、ネットリストを追跡し、論理回路をＡＦＴＥＲコード、ＷＨＥＮコード、及びＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコードに区分化するステップと、区分化がシミュレーションモデル化コードに維持されるようにシミュレーションモデルをコンパイルするステップとを具え、論理回路の正しいシミュレーションを生じることを特徴とするシミュレーションモデルの作製方法。２．ネットリストが一以上の前置素子を含む追跡パスと関連する出力ポートのリストを含み、且つ追跡ステップが、ネットリストを、リストされた出力ポートから各前置素子を経て、入力ポート又はレジスタ出力端子において追跡パスの終点に達するまで逆方向に追跡するステップ、追跡パスに沿う各素子をＡＦＴＥＲコード区分のメンバーとして識別するステップ、及び各追跡パスの終点をＡＦＴＥＲコード区分への入力端子又はトランスポートレジスタ出力端子として識別するステップを具えることを特徴とする請求の範囲１記載の方法。３．ネットリストが一以上の前置素子を含む追跡パスと関連するレジスタ同期データ入力端子のリストを含み、且つ追跡ステップが、ネットリストを、リストされたレジスタ同期データ入力端子から各前置素子を経て、入力ポート又はレジスタ出力端子において追跡パスの終点に達するまで逆方向に追跡するステップ、追跡パスに沿う各素子をＷＨＥＮコード区分のメンバーとして識別するステップ、及び各追跡パスの終点をＷＨＥＮコード区分への入力端子として識別するステップを具えることを特徴とする請求の範囲１記載の方法。４．ネットリストが一以上の前置素子を含む追跡パスと関連するレジスタ非同期データ入力端子のリストを含み、且つ追跡ステップが、ネットリストを、リストされたレジスタ非同期データ入力端子から各前置素子を経て、入力ポート又はレジスタ出力端子において追跡パスの終点に達するまで逆方向に追跡するステップ、追跡パスに沿う各素子をＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコード区分のメンバーとして識別するステップ、及び各追跡パスの終点をＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコード区分への入力端子として識別するステップを具えることを特徴とする請求の範囲１記載の方法。５．同期サブ回路及び非同期サブ回路を有し、各サブ回路が一以上の素子を含む論理回路のシミュレーションモデルを作製する方法において、論理回路を、回路内の素子及びこれら素子間の関連する相互接続を記入したネットリストで記述するステップと、ネットリストを追跡し、論理回路をＡＦＴＥＲコード、ＷＨＥＮコード、及びＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコードに区分化するステップと、ＡＦＴＥＲコード及びＷＨＥＮコード区分内の素子を同期的にレベル化するステップと、ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコード区分内の素子を非同期的にレベル化するステップと、論理回路のシミュレーションモデルを各素子の区分化及びレベル化情報を含むようにコンパイルするステップとを具え、シミュレーションモデルを実行するシミュレータが論理回路を正しく評価するようにしたことを特徴とするシミュレーションモデルの作製方法。６．非同期レベル化ステップは、ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ区分の入力端子をレベル−０に初期設定するステップ、及び初期設定ステップ中レジスタ素子出力を無視するステップを具えることを特徴とする請求の範囲５記載の方法。７．ＷＨＥＮレジスタコードを含むＷＨＥＮコード、ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮレジスタコードを含むＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコード、及びＡＦＴＥＲ入力コードを含むＡＦＴＥＲコードに区分化された論理回路のシミュレーションモデルをシミュレータで実行する方法において、ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮ入力コード変化がシミュレータから受信されたときシミュレーションモデルを呼び出すステップと、ＷＨＥＮコードを評価し、ＷＨＥＮレジスタコードを評価しないステップと、ＷＨＥＮ−ＣＯＮＤＩＴＩＯＮコード及びＷＨＥＮ−ＣＯＮＤＩＴＩＯＮレジスタコードを評価するステップと、ＷＨＥＮレジスタコードを評価するステップと、ＡＦＴＥＲ入力コード及びＷＨＥＮレジスタコードを更新するステップと、ＡＦＴＥＲコードをトランスポート遅延時間が経過した後に評価するステップと、ＡＦＴＥＲコード値をシミュレータに送出するステップとを具えることを特徴とする論回路のシミュレーション実行方法。８．各評価ステップはコードの評価をその評価が安定するまで繰り返すステップを含むことを特徴とする請求の範囲７記載の方法。９．非同期論理回路のシミュレーションモデルを評価する方法において、非同期論理回路のシミュレーションモデル内のモデル化された相互接続内に入力値及び出力レベルを有するレベラモデルを挿入するステップと、レベラを有するシミュレーションモデルを、その入力値の逐次評価が安定するまで繰り返し評価するステップと、安定なモデル評価結果をシミュレータに送出するステップとを具えることを特徴とする非同期論理回路の評価方法。１０．レベラは、出力レベルがレベル化時に最初レベル−０であり且つ入力値が評価間中一定に維持される記憶素子モデルを具えることを特徴とする請求の範囲９記載の方法。１１．非同期論理回路が帰還ループ具えることを特徴とする請求の範囲９記載の方法。