JPH08503813A - 集積回路装置を製造するための方法及び装置 - Google Patents

集積回路装置を製造するための方法及び装置

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JPH08503813A JP6507721A JP50772194A JPH08503813A JP H08503813 A JPH08503813 A JP H08503813A JP 6507721 A JP6507721 A JP 6507721A JP 50772194 A JP50772194 A JP 50772194A JP H08503813 A JPH08503813 A JP H08503813A
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Abstract

(57)【要約】 集積回路装置の製造方法であって、多数のパッド(19)を各々有する複数の集積回路をウェーハ上に製造する工程と、この工程の後にウェーハをスライスして複数の集積回路要素を構成するスライス工程とを有し、このスライス工程は、多数のパッドの断面を露呈する。また、この方法を実施するための装置及び集積回路装置である。

Description

【発明の詳細な説明】 集積回路装置を製造するための方法及び装置 発明の分野 本発明は、集積回路装置を製造するための方法及び装置、及びこれらの方法及 び装置によって製造された集積回路に関する。 発明の背景 全ての集積回路装置の製造における重要な工程は「パッケージング」として知 られており、この工程には、集積回路の中央にあるシリコンチップの機械的保護 及び環境に対する保護、並びにシリコンチップの所定の場所と外部電気端子との 間の電気的相互接続が含まれる。 現在、半導体のパッケージングには、ワイヤボンディング、テープ自動ボンデ ィング(TAB)、及びフリップチップという三つの主要な技術が使用されてい る。 ワイヤボンディングは、チップの結合パッドとパッケージの接点との間に金ボ ンディングワイヤを溶接するのに熱及び超音波エネルギを使用する。 テープ自動ボンディング(TAB)は、ボンディングワイヤの代わりに銅箔テ ープを使用する。銅箔テープは、特定のダイ−パッケージ組み合わせについて形 成されており、これに適した銅トレースの所定のパターンを有する。個々の導線 は個々に又は一群をなしてチップの種々のボンディングパッドに接続される。 フリップチップは、ソルダバンプが結合パッドの上側に形成された集積回路ダ イであり、該ダイをソルダバンプ側を下にした「フリップ」回路とし、基板に直 接はんだ付けすることができる。ワイヤボンディングを必要とせず、パッド内の 空間を大きく節約することができる。 上述の技術の各々には、特定の問題点がある。ワイヤボンディング及びTAB ボンディングは、ボンディング部を良好に形成できない場合があり、ダイに比較 的高い温度及び機械的圧力を加え易い。ワイヤボンディング技術及びTAB技術 は、両方とも、パッケージの大きさの観点から見て問題があり、ダイのパッケー ジに対する面積比が約10%乃至60%の集積回路装置を製造する。 フリップチップは、パッケージングを行わず、ただ相互接続のみを行う。この 相互接続には、ソルダバンプにおける比均等性の問題点並びに熱膨張による不整 合の問題点があり、これらの問題点は、シリコン又は熱膨張特性がシリコンと同 様の材料に対して有用な基板の使用を制限する。 発明の概要 本発明は、上述の問題点の多くを解決した集積回路装置を製造するための装置 及び技術を提供しようとするものであり、比較的小型で軽量で高性能の集積回路 を提供しようとするものである。 かくして、本発明の好ましい実施例によれば、多数のパッドを各々有する複数 の集積回路を第1及び第2の平らな表面を持つウェーハ上に製造する工程と、ウ ェーハの前記両表面に保護材料層を設けるウェーハワイズ取り付け工程と、その 後、ウェーハ及びこのウェーハに取り付けられた保護材料をスライスして複数の パッケージ前の集積回路装置を形成するスライス工程とを有する集積回路装置製 造方法が提供される。 「ウェーハワイズ」(waferwise)という用語は、ウェーハ全体にそのような 処理を一度に加えることを必要としないということに着目されたい。「ウェーハ ワイズ」という用語は、ダイシング前の多くのダイに加えられる工程に等しく適 用される。 本発明の好ましい実施例によれば、スライス工程は、多数のパッドの断面を露 呈する。 好ましくは、スライス工程は、一対の隣接した集積回路の両方について電気接 点領域を同時に形成するようにパッドを切断する。 更に、本発明の好ましい実施例によれば、多数のパッドを各々有する複数の集 積回路をウェーハ上に製造する工程と、その後、ウェーハをスライスして複数の 集積回路要素を形成するスライス工程とを有し、このスライス工程により多数の パッドの断面を露呈する、集積回路装置製造方法が提供される。 好ましくは、スライス工程は、一対の隣接した集積回路の一方と導通したパッ ド及び一対の隣接した集積回路の他方と導通したパッドを含む複数のパッドを切 断し、これによって、対をなした隣接する集積回路の両方についての電気接点領 域を形成する。 本発明の好ましい実施例によれば、集積回路のスライス縁部上に導電層をパッ ドの露呈縁部と導通した状態で設ける工程を更に有し、多数のパッドのうちの別 の一つのパッドと導通した導電層の部分を互いに電気的に分離する。 好ましくは、導電層を設ける工程の前に、集積回路のスライス縁部に沿って電 気絶縁層を設ける工程を更に有する。 本発明の好ましい実施例によれば、導電層を設ける工程は、導電コーティング を集積回路の縁部以外の部分にも形成する工程を含む。 好ましくは、スライス工程は、ウェーハに刻み目線を付ける工程、及びこの工 程の後にウェーハにエッチングを施す工程を含む。 更に、本発明の好ましい実施例によれば、多数のパッドの露呈縁部を各々有す る複数の集積回路を製造する工程と、複数の集積回路と回路基板とを多数のパッ ドの露呈縁部を介して電気的に接続する工程とを有する集積回路装置製造方法が 提供される。 好ましくは、スライス工程は、結果的に得られた集積回路のスライス縁部のと ころでシリコン基板が露呈されない位置で行われる。変形例では、砒化ガリウム やゲルマニウムのようなシリコン以外の材料でできた基板を特定の用途で使用で きるということは理解されよう。簡明化を図る目的で、「シリコン」という用語 は、集積回路の基板として使用できるシリコン以外の材料を含む広い意味で、本 明細書及び請求の範囲の全体に亘って使用される。それにもかかわらず、特定の 実施例において本明細書中で説明した技術及びプロセスは、特にシリコンに適し ている。 本発明の好ましい実施例によれば、スライス工程の前に、集積回路の平らな表 面を保護絶縁層で取り囲み、縁部をエポキシで取り囲む。 好ましくは、前記集積回路装置の少なくとも一つの平らな外面に熱結合パッド を形成する。 更に、本発明の好ましい実施例によれば、集積回路装置に接地平面を一体に形 成する工程を更に有する。 更に、本発明の好ましい実施例によれば、集積回路を支持する複数のウェーハ を積み重ねた構成で互いに接合し、多層集積回路装置を構成する。 本発明の好ましい実施例によれば、集積回路装置をその縁部に沿って取り付け 要素に取り付ける工程を更に有する。 好ましくは、保護層は、消去可能なプログラム可能読み取り専用記憶装置の消 去に使用される放射線に対して透明である。 本発明の好ましい実施例によれば、前記集積回路装置の電気接点を耐蝕処理す る工程を実行する。特定的に述べると、好ましくは、パッドの露呈縁部に耐蝕処 理を施す。 更に、本発明の好ましい実施例によれば、機械的に保護され且つ電気的に絶縁 されたパッケージの内部の半導体素子を形成し、電気パッドの複数の露呈断面を パッケージの縁部で露呈させる工程と、前記露呈断面と外部回路との間を電気的 に接続する工程とを有する半導体装置製造方法が提供される。 好ましくは、半導体素子の形成工程は、保護層をウェーハ上に設けるウェーハ ワイズ取り付ける工程と、この工程に続いて、ウェーハを個々のダイにダイシン グするダイシング工程とを含む。「ウェーハワイズ」という用語は、ウェーハ全 体にそのような処理を一度に加えることを必要としないということに着目された い。「ウェーハワイズ」という用語は、ダイシング前の多くのダイに加えられる 工程に等しく適用される。 更に、本発明の好ましい実施例によれば、多数のパッドを各々有する複数の集 積回路を平らな両面を持つウェーハ上に製造する装置と、前記ウェーハの前記平 らな両面に保護パッケージング材料層を設けるウェーハワイズ取り付ける装置と 、その後、前記ウェーハ及びこれに取り付けられた前記保護材料をスライスして 複数のパッケージ前の集積回路装置を形成するスライス装置とを有する集積回路 製造装置が提供される。 好ましくは、スライス装置は、多数のパッドの断面を露呈し、スライス装置は 、隣接した集積回路を導通するパッドを切断すると同時に隣接した集積回路への 電気接点領域を構成する。 更に、本発明の好ましい実施例によれば、多数のパッドを各々有する複数の集 積回路をウェーハ上に製造する装置と、その後、ウェーハをスライスして複数の 集積回路装置を形成するスライス装置とを有し、スライス装置は、多数のパッド の断面を露呈するように作動する、集積回路装置製造装置が提供される。 好ましくは、スライス装置は、一対の隣接した集積回路の一方と導通したパッ ド、及び対をなした隣接した集積回路の他方と導通したパッドを含む複数のパッ ドを切断して、前記対をなした隣接する集積回路の両方の電気接点領域を構成す る。 本発明の好ましい実施例によれば、集積回路のスライス縁部上に導電層をパッ ドの縁部と電気的に導通した状態で付け、多数のパッドのうちの別のパッドと導 通した導電層の部分を電気的に分離するための装置を更に有する。 好ましくは、切断した集積回路のスライス縁部に沿って、導電層をその上側に 設ける前に、電気絶縁層を形成するための装置が更に設けられている。 好ましくは、導電層は、集積回路の縁部以外に付けた導電コーティングからな る。 本発明の好ましい実施例によれば、スライス装置はウェーハに刻み目線を付け るための装置及びこれに続いてウェーハをエッチングするための装置を含む。 更に、本発明の好ましい実施例によれば、多数の露呈したパッド縁部を各々有 する複数の集積回路を製造するための手段と、複数の集積回路と回路基板との間 を前記多数の露呈したパッド縁部を介して電気的に接続するための手段とを有す る集積回路製造装置が提供される。 好ましくは、スライス装置は、結果的に得られた集積回路のスライス縁部のと ころでシリコン基材が露呈されない位置で作動される。 好ましくは、本発明の装置は、上述した工程のいくつか及び全てを実施できる ように作動する。 更に、本発明の好ましい実施例によれば、機械的に保護され且つ電気的に絶縁 されたパッケージ内の半導体素子を形成し、電気パッドの複数の露呈された断面 を、パッケージの縁部で露呈させるための手段と、露呈された断面と外部回路と の間を電気的に接続するための装置とを有する半導体装置製造装置が提供される 。 本発明の好ましい実施例によれば、上述の特徴のうちの任意の特徴を持つ方法 に従って、又は装置を使用してつくられた集積回路装置が提供される。 更に、本発明の好ましい実施例によれば、電気絶縁性であり且つ機械的な保護 を与える材料で形成された上面及び下面と、導電パッドの露呈断面を持つ電気絶 縁性の縁部表面とを有する集積回路ダイからなる集積回路装置が提供される。 好ましくは、集積回路ダイは、積み重ねた関係で互いに結合された複数のシリ コンチップからなる。 本発明の好ましい実施例によれば、複数のシリコンチップは、集積回路ダイ内 で互いに絶縁されている。 好ましくは、集積回路装置の外面に形成され且つ導電パッドの露呈断面と電気 的に導通した導電ストリップを更に有する。 本発明の好ましい実施例によれば、導電ストリップは、集積回路装置の縁部に 沿って延びており、更に、集積回路装置の平らな表面にまで延びている。 好ましくは、導電ストリップは、複数のダイの導電パッドの露呈断面を相互接 続するため、集積回路装置の外面上に形成されており、これによって、その間に 電気的相互接続を構成する。 本発明の好ましい実施例によれば、集積回路装置は、互いに絶縁された複数の シリコン部分を有する。 更に、本発明の好ましい実施例によれば、集積回路装置は、この装置の前記外 面から機械的に及び電気的に絶縁された少なくとも一つのシリコン要素を有する 。 更に、本発明の好ましい実施例によれば、集積回路装置は、この装置の平らな 外面に設けられたヒートシンクへの、一体に形成された熱連結部、及び一体に形 成された接地平面を有する。 好ましくは、複数の縁部の導電パッドの前記露呈断面を相互接続するため、導 電ストリップが前記集積回路装置の前記外面に形成されている。 図面の簡単な説明 本発明は、以下の詳細な説明を添付図面を参照することにより更によく理解さ れるであろう。 第1図は、本発明の好ましい実施例に従ってつくられており且つ作動する集積 回路装置の概略斜視図であり、 第2図は、複数の集積回路ダイを備えたウェーハへの保護パッケージング層の 取り付け工程を示す概略斜視図であり、 第3図は、保護パッケージング層のウェーハへの取り付け工程に続いて行われ る、ウェーハに刻み目線を付けて個々のダイを構成する工程の概略斜視図であり 、 第4A図、第4B図、第4C図、第4D図、及び第4E図は、本発明の好まし い実施例による集積回路装置の種々の製造段階の断面図であり、 第5図は、第4E図のウェーハをダイシングすることによって製造された集積 回路装置を示す部分切断詳細斜視図であり、 第6図は、ダイシング後でパッケージ前の個々のダイの斜視図であり、 第7図は、導電コーティングを付着させた後で且つフォトレジスト印刷中の第 6図のダイの斜視図であり、 第8図は、垂直取り付けに特に適した集積回路パッケージの変形例の形体の斜 視図であり、 第9図は、本発明の好ましい実施例に従って基板を絶縁した集積回路ダイの斜 視図であり、 第10図は、本発明の好ましい実施例に従ってつくられており且つ作動するマ ルチダイ集積回路パッケージの斜視図であり、 第11A図、第11B図、第11C図、第11D図、第11E図、第11F図 、第11G図、第11H図、第11I図、第11J図、第11K図、第11L図 及び第11M図は、本発明の好ましい実施例による集積回路装置の種々の製造段 階の断面図であり、 第12A図及び第12B図は、本発明の方法を実施するための装置の概略ブロ ックダイヤグラムである。 実施例 第1図乃至第12B図を参照すると、これらの図には本発明の好ましい実施例 による集積回路装置の製造が示してある。 第1図は、本発明の好ましい実施例に従って製作されており且つ作動する集積 回路装置の好ましい実施例が示してあり、この集積回路装置は、比較的薄く且つ コンパクトで、環境に対して保護されており且つ機械的に強化された集積回路パ ッケージ10を含む。この集積回路パッケージには、その縁部表面14に沿って 複数の電気接点12がメッキしてある。本発明の好ましい実施例によれば、接点 12は、縁部表面を通ってパッケージの平らな表面16上に延びている。接点が このように構成されているため、パッケージ10を平らな表面及び縁部表面の両 方で回路基板上に取り付けることができる。集積回路パッケージ10には、一体 に形成された接地平面(図示せず)並びに接地平面接点18が含まれるというこ とに着目されたい。 本発明の好ましい実施例によれば、集積回路パッケージ10には、一つ又はそ れ以上の熱結合パッド19がその平らな表面16の一方又は両方に形成されてい る。このような熱結合パッド19を設けることは、随意である。 本発明の好ましい実施例によれば、及び第2図及び第4A図を参照すると、複 数の完成したダイ22が、通常の技術で上側に形成された完全なシリコンウェー ハ20の能動面24を絶縁カバープレート26にエポキシ層28を介して結合す る。絶縁カバープレート26は、代表的には、ガラス、アルミナ、酸化ベリリウ ム、サファイヤ、又は任意の他の適当な絶縁基材からなる。 カバープレート26は、光学アライメント又は赤外線アライメントを行うのに 有用なスペクトル領域の放射線に対して透明であるのが好ましい。 ウェーハを本発明に従って使用する場合には、シリコンウェーハ20の従来の 製造の特定の工程をなくすことができるということは理解されよう。なくすこと のできる工程には、パッドの上側のパシベーション層にヴァイア開口部を設ける 工程、ウェーハ背部研削工程、及びウェーハ背部金属コーティング工程が含まれ る。 完全なシリコンウェーハ20には、接地平面を通常の平版印刷技術で任意の適 当な位置に一体に形成することができる。変形例では、接地平面が能動面24と エポキシ層28との間にあるように、第4A図の結合工程の前に通常の技術によ り接地平面を能動面24上に置き、形成するのがよい。 本明細書中、上述した結合工程に続き、好ましくは、第4B図に示すように、 シリコンウェーハを研削して所定の厚さ、代表的には、200μmにする。ウェ ーハは、絶縁カバープレート26をウェーハに結合して機械的強度を高めること によってこのように薄くすることができる。 ウェーハを薄くした後、個々のダイを分離する所定のダイシング線に沿って、 ウェーハの後面に刻み目線を付ける。刻み目線の溝30は、これらの溝の下のウ ェーハの厚さを代表的には100μmに減じるのに十分な深さを持っている。刻 み目線を設けたウェーハを第3図及び第4C図に示す。 次いで、刻み目線を設けたウェーハを、第4D図、及び更に詳細には第5図に 示すように、シリコンをフィールド酸化物層まで蝕刻するように、水酸化カリウ ム(KOH)を24%、水を63%、及びイソプロピルアルコールを13%含む 溶液のような通常のシリコンエッチング溶液内でエッチングする。 次に、第5図を特に参照すると、フィールド酸化物層を含む少なくとも一つの 絶縁層に参照番号32が附してあり、金属パッドに参照番号34が附してある。 金属層の上側の絶縁層には参照番号36が附してある。接地平面には参照番号3 8が附してある。 シリコンエッチング工程の結果、厚さが約100μmのシリコン39を各々含 む複数の別々のダイ40が形成される。 シリコンエッチング工程に続き、第2絶縁パッケージング層42をダイ40の 絶縁パッケージング層26の反対側に結合する。エポキシ層44は、ダイ40と 層42との間にあり、エポキシは、更に、ダイ40間の隙間を埋める。 第4E図でわかるように、ダイ40、第1及び第2の絶縁パッケージング層2 6及び42からなるサンドウィッチを、隣接したダイ40間の隙間に沿って延び る線50に沿ってダイシングする。ダイシングしたチップの縁部が、第4E図及 び第5図に示すように、シリコン39の外周から少なくとも距離dだけ離間され ているように線50を選択するということが本発明の大きな特徴である。 第4E図のサンドウィッチを線50に沿ってダイシングすることによって、ウ ェーハ20上に形成された多数のパッド34の縁部を露呈し、これらのパッドの 縁部が、このように露呈したとき、ダイ40の接点表面を構成するというのが本 発 明の大きな特徴である。第4E図のサンドウィッチのダイシングは、更に、接地 平面38の縁部分を露呈する。これらの縁部は、接地平面の接点表面52を構成 する。 第6図は、ダイシング後でパッケージ前の個々のダイを示す。露呈された接点 表面51及び52以外の集積回路装置全体の周囲が、集積回路パッケージを構成 する絶縁パッケージング層26と42との間に、エポキシ53でシールされてい る。 本発明の好ましい実施例によれば、ダイの全体又は部分、又は少なくともその 縁部にアルミニウムのような導電コーティングを真空蒸着によってコーティング する。この導電コーティングを標準的なフォトレジスト印刷技術を使用して第7 図に示すように選択的にエッチングし、電気的に絶縁された多数の導電ストリッ プ62を形成する。これらのストリップの各々は、異なる接点表面51又は52 と電気的に導通している。更に、熱結合パッド19はこの段階で構成される。 導電層は、好ましくは、ニッケルコーティングが施されており、更に、通常の 方法で金メッキ及び/又ははんだコーティングが施してある。第8図は、全ての 接点ストリップがその一方の縁部70上に現れる本発明の変形例を示す。集積回 路装置を垂直に取り付けるため、この縁部は、次いで、プリント回路基板の表面 に取り付けられる。例示の実施例は、装置の種々の縁部に設けられた個々の接点 面51と縁部70に設けられた接点ストリップ74とを導通させる導電路72を 構成する。このような導路は、集積回路パッケージの平らな表面の一方又は両方 に形成される。 次に、第9図を参照すると、本発明の別の随意の特徴を示している。第9図か らわかるように、基板を集積回路ダイの部分から容易に分離することができる。 これは、第4C図及び第4D図に示すように、別の刻み目線を加え、これらの刻 み目線に沿ってエッチングを行うことによって行われるが、こうした作業は、ダ イの境界に沿ってでなく、一つの所与のダイ境界内で行われる。このような刻み 目線の付与及びエッチングに続き、シリコン基板の隣接部分76間をエポキシ7 8で充填する。 次に、本発明の好ましい実施例に従ってつくられており且つ作動するマルチダ イ集積回路パッケージを示す第10図を参照する。 パッケージにダイが一つしか含まれない第1図乃至第9図の実施例とは異なる ように、第10図の実施例は複数のダイ102を含み、これらのダイは、好まし くは、積み重ねた構成で配置されている。各ダイ102には、同じ又は異なる回 路が設けられている。ダイは、電気的に絶縁された関係で互いの上に重ねられて おり、これらのダイの間には追加の絶縁層が介在されていてもよいし、なくても よい。 多層ダイ集積回路パッケージ100は、比較的薄く且つコンパクトであり、環 境に対して保護されており且つ機械的に強化してあり、その縁部表面114に沿 ってメッキされた多数の電気接点112を有する。本発明の好ましい実施例によ れば、これらの接点112は、パッケージの縁部表面を通って平らな表面116 上に延びている。接点のこの構成により、パッケージ100は、その平らな表面 及びその縁部表面の両方で回路基板上に取り付けることができる。集積回路パッ ケージ100には、一つ又はそれ以上の一体に形成された接地平面(図示せず) 並びに接地平面接点118が設けられているということに着目されたい。更に、 複雑な相互接続機能を提供する、ASICのような、一つ又はそれ以上の特定の ダイを積み重ねた集積回路間に介在させるのがよい。 本発明の好ましい実施例によれば、集積回路パッケージ100には、その平ら な面116の一つ又は両方に形成された一つ又はそれ以上の熱結合パッド119 が設けられているのがよい。このような熱結合パッド119を設けることは随意 である。 第11A図、第11B図、第11C図、第11D図、第11E図、第11F図 、第11G図、第11H図、第11I図、第11J図、第11K図、第11L図 及び第11M図は、本発明の好ましい実施例による多層ダイ集積回路装置の製造 の種々の段階の断面図である。 第1図乃至第9図の実施例の第4A図乃至第4Dの工程と同様に、本発明の好 ましい実施例によれば、及び第11A図に示すように、複数のダイ122が通常 の技術によって上側に形成された完成したシリコンウェーハ120の能動面12 4を、エポキシ層128を介して絶縁カバープレート126に結合する。絶縁カ バープレート126は、代表的には、ガラス、アルミナ、酸化ベリリウム、サフ ァイヤ、又は任意の他の適当な絶縁基材からなる。 完成したシリコンウェーハ120の任意の適当な位置に一体の接地平面を通常 の技術で形成するのがよい。変形例では、接地平面が能動面124とエポキシ層 128との間にあるように、第11A図の結合工程の前に、接地平面を能動面1 24上に置き且つこれに合わせて通常の技術で形成するのがよい。 上述の結合工程に続き、シリコンウェーハを研削して第11B図に示すように 代表的には200μmにする。 ウェーハを薄くする工程に続き、随意であるが、個々のダイを分離する所定の ダイシング線に沿って、ウェーハの背面に刻み目線を付ける。刻み目線の溝13 0は、その下にあるウェーハの厚さを代表的には100μmにまで減じるのに十 分な深さを有する。刻み目線を付けたウェーハを第11C図に示す。 次に、刻み目線を付けたウェーハを上文中に説明したような通常のシリコンエ ッチング溶液内でエッチングし、シリコンを第11D図に示すようにフィールド 酸化層まで蝕刻する。 この段階では、各ダイは、全体として、第5図に示し且つ上文中に説明した形 体に形成されている。 多層ダイ集積回路装置の製造では、第4D図の工程に続いてウェーハを第1図 乃至第9図の実施例におけるように結合しダイシングする代わりに、刻み目線を 付け且つエッチングしたダイ122上に第11E図に示すように別のウェーハ1 50を結合する。結合に使用したエポキシ152は、隣接したダイ122のシリ コン基材間の隙間を埋め、及びかくして、各ダイに設けられた酸化物パシベーシ ョン層が提供する絶縁に加え、これらのダイを絶縁する。 第11E図の結合工程に続き、第11F図に示すようにウェーハ150を薄く し、第11G図及び第11H図に夫々示すようにウェーハ150に刻み目線を付 け、次いでエッチングする。これらの工程は、第4B図乃至第4D図と関連して 上文中に説明したのと同様に行われる。 第11H図のエッチング工程に続き、第11I図に示すように、刻み目線を付 け且つエッチングしたウェーハ150上に別のウェーハ160を結合する。結合 工程で使用されたエポキシ162は、ウェーハ150上の隣接したダイ163の シリコン基材間の隙間を埋め、及びかくしてこれらを絶縁する。 第11I図の結合工程に続き、第11J図に示すようにウェーハ160を薄く し、第11K図及び第11L図の夫々に示すようにウェーハ160に刻み目線を 付け、次いでエッチングする。これらの工程は、第4B図乃至第4D図と関連し て上文中に説明したのと同様に行われる。 所望数のウェーハが互いに結合されるまで上述のプロセスを繰り返す。 最後のウェーハのシリコンエッチングに続き、第11M図に示すように、第2 絶縁パッケージング層170をこれに結合する。エポキシ層172が最後のウェ ーハのダイ174と層170との間にあり、このエポキシは、ダイ174間の隙 間を埋める。 第4E図と関連して上文中に説明したように、複数のウェーハと第1及び第2 の絶縁パッケージング層126及び170とからなるサンドウィッチを、次いで 、各ウェーハの隣接したダイ間の隙間に沿って延びる線に沿ってダイシングし、 予めパッケージングされた複数の集積回路を構成する。 第4E図及び第11M図のサンドウィッチを切断することによってウェーハ上 の多数のパッドの縁部を露呈することが本発明の大きな特徴である。これらのパ ッドの縁部は、このように露呈されたとき、接点表面を構成する。これらの接点 表面には、好ましくは、耐蝕処理が施される。第11M図のサンドウィッチをダ イシングすることによって、接地平面の縁部もまた露呈される。これらの縁部は 接地平面の接点表面を構成し、好ましくは、これらの表面にも耐蝕処理が施され る。露呈した接点表面以外の集積回路装置全体の周囲がパッケージング層126 と170との間でエポキシでシールされ、これによって集積回路パッケージが構 成される。 第1図乃至第9図の実施例と同様に、及び本発明の好ましい実施例によれば、 ダイの全体又は部分、又は少なくともその縁部にアルミニウムのような導電コー ティングを真空蒸着等でコーティングする。この導電コーティングを標準的なフ ォトレジスト平版印刷技術を使用して第10図に示すように選択的にエッチング し、電気的に絶縁された多数の導電ストリップ112を形成する。これらのスト リッ プの各々は、異なる接点表面と電気的に連通している。導電ストリップ112は 種々のダイ間を相互接続し並びにこれらのダイを外部回路に相互接続する。更に 、接地平面接点118及び熱結合パッド19がこの段階で構成される。 導電層には、好ましくは、ニッケルコーティングが施してあり、更に、通常の 技術で金メッキ及び/又ははんだコーティングが施してあるのがよい。適当な耐 蝕処理も施してあるのがよい。上文中に説明した積み重ね集積回路パッケージは 、必ずしも単一の全ウェーハからの即ち同じウェーハからの集積回路ダイで形成 されていなくてもよい。積み重ねをなして組み合わされた集積回路ダイは、任意 の適当な技術で個々に又はグループをなして形成されているのがよい。集積回路 ダイは、好ましくは、積み重ねの歩留りを高めるため、積み重ねに組み込まれる 前に選別段階を通過する。 熱伝導率の高い絶縁基板をダイの積み重ねに組み込むことによって、積み重ね の放熱を改善することができる。 次に、第12A図及び第12B図を参照する。これらの図には、集積回路装置 を本発明の好ましい実施例に従って製作するための装置が図示されている。通常 のウェーハ製作設備180は、完全なウェーハ20を提供する。個々のウェーハ 20は、それらの能動面が結合装置182で結合され、好ましくは、エポキシが 均等に分布するようにウェーハ20、層26、及びエポキシ28を回転させるた めの設備を備えた結合装置182で結合されている。 結合したウェーハ(第3図参照)の非能動面を、英国のスピードファム機械社 から商業的に入手できる、12.5A研磨材を使用した型番32BTGWのよう な研削装置184等によって薄くする。 次いで、ニッケルメッキしたダイヤモンドブレードを使用したクリッケアンド ソッファ775ダイシング鋸によってウェーハの非能動面に刻み目線を付け、第 4C図に示す結果を得る。 次いで、第4C図の刻み目線を付けたウェーハをシリコンエッチング溶液19 0が入った温度制御浴188内でエッチングする。この目的のために商業的に入 手できる器具には、ケムクリーン浴及びWHRV循環器浴が含まれ、これらは両 方とも米国のワファブ社が製造している。適当な通常のシリコンエッチング溶液 は、英国のマイクローイメージ技術社から商業的に入手できるイソファームシリ コンエッチング液である。ウェーハは、従来の通りにエッチング後に濯がれる。 かくして得られたエッチング済みのウェーハを第4D図に示す。 エッチング済みのウェーハの非能動側を、装置182と本質的に同じであるの がよい結合装置192で別の保護層42に結合し、第4E図に示すような両面が 結合されたウェーハサンドウィッチを形成する。 装置186と同じであるのがよいダイシング装置194が第4E図の結合済み のウェーハサンドウィッチをダイシングして個々のダイにする。好ましくは、厚 さが約0.102mm乃至約0.305mm(4ミル乃至12ミル)のダイヤモンド レジノイドブレードでなければならない。結果的に得られたダイの外観は、ほぼ 第6図に示す通りである。 次いで、米国特許第2,507,956号、第2,851,385号、及び第 2,796,370号のうちの任意の特許に記載されているように、ダイシング したダイにクロム酸塩処理溶液198が入った浴196内で耐蝕処理を施す。こ れらの特許について触れたことにより、これらの特許に開示されている内容は本 明細書中に組み入れたものとする。 米国のマテリアル・リサーチ社が製造した903M型スパッタリング機のよう な、真空蒸着技術によって作動する導電層付着装置200を使用して導電層を第 6図のダイの片面又は両面に付ける。 第7図に示すような接点ストリップの形成は、好ましくは、デュポン社からプ ライムコートの商標名で商業的に入手できる、又はシップレー社からイーグルの 商標名で商業的に入手できる通常の電気式フォトレジスト付着装置を使用して行 われる。フォトレジストは、デュポン社又はシップレー社から商業的に入手でき るフォトレジスト浴アッセンブリ202によってダイに被覆される。 好ましくは、適当なレーザースキャナ204でフォトレジストを照射し、適当 なエッチングパターンを形成する。次いで、フォトレジストを現像浴206内で 現像し、次いでエッチング浴210内の金属エッチング溶液208でエッチング し、かくして、第7図に示すような導電体形体を形成する。 次いで、第7図に示す露呈した導電ストリップに、好ましくは無電解メッキ装 置212でメッキを施す。この無電解メッキ装置は、日本のオクノ社から商業的 に入手できる。 導電ストリップは、写真平版以外の技術で形成できるということは理解されよ う。変形例では、直接書き込みのような任意の適当な技術を使用してもよい。 本発明は、上文中に特定的に図示且つ説明したものに限定されないということ は当業者には明らかであろう。本発明の範囲は、以下の請求の範囲のみによって 定義される。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI H01L 25/18

Claims (1)

  1. 【特許請求の範囲】 1.複数のパッドを各々有する複数の集積回路を第1及び第2の平らな表面を持 つウェーハ上に製造する工程と、 前記ウェーハの前記表面の両方に保護材料層を設けるウエーハワイズ取り付け 工程と、 その後、前記ウェーハ及びこれに取り付けられた前記保護材料をスライスして 複数のパッケージ前の集積回路装置を形成するスライス工程とを有する集積回路 装置の製造方法。 2.前記スライス工程は、前記複数のパッドの断面を露呈する、請求項1に記載 の集積回路装置の製造方法。 3.前記スライス工程は、一対の隣接した集積回路と関連したパッドを切断し、 これによって、前記対をなした隣接した集積回路の両方について電気接点領域を 同時に形成する、請求項2に記載の集積回路装置の製造方法。 4.多数のパッドを各々有する複数の集積回路を、ウェーハ上に製造する工程と 、 その後、前記ウエーハをスライスして複数の集積回路要素を形成するスライス 工程とを有し、前記スライス工程により前記多数のパッドの断面を露呈する、集 積回路装置の製造方法。 5.前記スライス工程は、一対の隣接した集積回路の一方と導通したパッド及び 一対の隣接した集積回路の他方と導通したパッドを含む複数のパッドを切断し、 これによって前記対をなした隣接した集積回路の両方についての電気接点領域を 形成する、請求項4に記載の集積回路装置の製造方法。 6.前記集積回路のスライス縁部上に導電層を設け、前記多数のパッドのうちの 別の一つのパッドと導通した前記導電層の部分を電気的に分離する工程を更に有 する、請求項1乃至5のいずれかに記載の集積回路装置の製造方法。 7.導電層を設ける前記工程の前に、前記集積回路の前記スライス縁部に沿って 電気絶縁層を設ける、請求項6に記載の集積回路装置の製造方法。 8.導電層を設ける前記工程は、導電コーティングを前記集積回路の縁部以外の 部分にも形成する工程を含む、請求項6に記載の集積回路装置の製造方法。 9.前記スライス工程は、前記ウェーハに刻み目線を付ける工程、及びこの工程 の後にウェーハにエッチングを施す工程を含む、請求項1乃至8のいずれかに記 載の集積回路装置の製造方法。 10.多数の露呈されたパッド縁部を各々有する複数の集積回路を、製造する工程 と、 前記複数の集積回路と回路基板とを前記多数の露呈されたパッド縁部を介して 電気的に接続する工程とを有する集積回路装置の製造方法。 11.前記スライス工程は、結果的に得られた集積回路のスライス縁部のところで シリコン基材が露呈されない位置で行われる、請求項1乃至9のいずれかに記載 の集積回路装置の製造方法。 12.前記スライス工程の前に、前記集積回路の平らな表面を保護絶縁層で取り囲 み、縁部をエポキシで取り囲む、請求項1乃至9及び11のいずれかに記載の集 積回路装置の製造方法。 13.前記集積回路装置の少なくとも一つの平らな外面にヒートシンクへの熱連結 部を形成する請求項1乃至12のいずれかに記載の集積回路装置の製造方法。 14.前記集積回路装置に接地平面を一体に形成する工程を更に有する、請求項1 乃至13のいずれかに記載の集積回路装置の製造方法。 15.前記集積回路を支持する複数のウェーハを積み重ねた構成で互いに接合し、 多層集積回路装置を構成する、請求項1乃至14のうちのいずれかに記載の集積 回路装置の製造方法。 16.前記集積回路装置をその縁部に沿って取り付け要素に取り付ける工程を更に 有する、請求項1乃至15のいずれかに記載の集積回路装置の製造方法。 17.前記保護層は、消去可能なプログラム可能読み取り専用記憶装置の消去に使 用される放射線に対して透明である、請求項1乃至16のいずれかに記載の集積 回路装置の製造方法。 18.露呈されたパッド縁部を有する前記集積回路装置の電気接点を耐蝕処理する 工程を更に有する、請求項1乃至17のいずれかに記載の集積回路装置の製造方 法。 19.機械的に保護され且つ電気的に絶縁され、電気パッドの複数の露呈断面をパ ッ ケージの縁部で露呈させてなるパッケージの内部に、半導体要素を形成する工程 と、 前記露呈断面と外部回路との間を電気的に接続する工程とを有する半導体装置 の製造方法。 20.前記半導体要素形成工程は、保護層をウェーハ上に設けるウェーハワイズ取 り付け工程と、この工程に続いて、前記ウェーハを個々のダイにダイシングする 工程とを含む、請求項19に記載の半導体装置の製造方法。 21.多数のパッドを各々有する複数の集積回路を平らな両面を持つウェーハ上に 製造する装置と、 前記ウェーハの前記平らな両面に保護パッケージング材料層を設けるウェーハ ワイズ取り付ける装置と、 その後、前記ウェーハ及びこれに取り付けられた前記保護材料をスライスして 複数のパッケージ前の集積回路装置を形成するスライス装置とを有する集積回路 製造装置。 22.前記スライス装置は、前記多数のパッドの断面を露呈する、請求項21に記 載の集積回路製造装置。 23.前記スライス装置は、隣接した集積回路を導通するパッドを切断すると同時 に前記隣接した集積回路への電気接点領域を構成する、請求項22に記載の集積 回路製造装置。 24.多数のパッドを各々有する複数の集積回路を、ウェーハ上に製造する装置と 、 その後、前記ウェーハをスライスして複数の集積回路装置を形成するスライス 装置とを有し、前記スライス装置は、前記多数のパッドの断面を露呈するように 作動する集積回路装置製造装置。 25.前記スライス装置は、一対の隣接した集積回路の一方と導通したパッド及び 対をなした隣接した集積回路の他方と導通したパッドを含む複数のパッドを切断 して前記対をなした隣接した集積回路の両方の電気接点領域を構成する、請求項 24に記載の集積回路装置製造装置。 26.前記切断したウェーハのスライス縁部上に導電層を付け、前記多数のパッド のうちの別のパッドと導通した前記導電層の部分を電気的に分離するための装置 を更に有する請求項21乃至25のいずれかに記載の集積回路装置製造装置。 27.前記切断したウェーハの前記スライス縁部に沿って、前記導電層を設ける前 に、電気絶縁層を形成する、請求項26に記載の集積回路装置製造装置。 28.前記導電層は、前記集積回路の前記縁部以外に付けた導電コーティングから なる、請求項26に記載の集積回路装置製造装置。 29.前記スライス装置は、前記ウェーハに刻み目線を付けるための装置及びこれ に続いて前記ウェーハをエッチングするための装置を含む、請求項21乃至28 のいずれかに記載の集積回路装置製造装置。 30.多数の露呈したパッド縁部を各々有する複数の集積回路を製造するための手 段と、 前記複数の集積回路と回路基板との間を前記多数の露呈したパッド縁部を介し て電気的に接続するための手段とを有する集積回路製造装置。 31.前記スライス装置は、結果的に得られた集積回路のスライス縁部のところで シリコン基板が露呈されない位置で作動される、請求項21乃至29のいずれか に記載の集積回路製造装置。 32.前記スライス工程の前に、前記集積回路の平らな表面を保護絶縁層で取り囲 み、縁部をエポキシで取り囲む、請求項21乃至29及び31のいずれかに記載 の集積回路製造装置。 33.前記集積回路装置の少なくとも一つの平らな外面にヒートシンクへの熱連結 部を形成する、請求項21乃至32のいずれかに記載の集積回路製造装置。 34.前記集積回路装置と一体に形成された接地平面を更に有する、請求項21乃 至33のいずれかに記載の集積回路製造装置。 35.前記集積回路を支持する複数のウェーハを積み重ねた構成で互いに接合し、 多層集積回路装置を構成する、請求項21乃至34のいずれかに記載の集積回路 製造装置。 36.前記集積回路装置をそれらの集積回路装置の縁部に沿って取り付け要素に取 り付けるための装置を更に有する、請求項21乃至35のいずれかに記載の集積 回路製造装置。 37.前記保護層は、消去可能なプログラム可能読み取り専用記憶装置の消去に使 用される放射線に対して透明である、請求項21乃至36のいずれかに記載の集 積回路製造装置。 38.前記集積回路装置の電気接点及びパッド縁部に耐蝕処理保護のための処理を 施す、請求項21乃至37のいずれかに記載の集積回路製造装置。 39.機械的に保護され且つ電気的に絶縁され、電気パッドの複数の露呈された断 面をパッケージの縁部で露呈させてなるパッケージ内部に、半導体要素を形成す る手段と、 前記露呈された断面と外部回路との間を電気的に接続するための装置とを有す る半導体装置製造装置。 40.半導体要素を形成するための前記装置は、保護層をウェーハ上に設けるウェ ーハワイズ取り付け装置と、これに続いて、前記ウェーハを個々のダイにダイシ ングするための装置とを含む、請求項39に記載の半導体装置製造装置。 41.請求項1乃至20のうちのいずれか一項に記載の方法に従って製造された集 積回路装置。 42.請求項21乃至40のうちのいずれか一項に記載の装置を使用して製造され た集積回路装置。 43.電気絶縁性であり且つ機械的な保護を与える材料で形成された上面及び下面 と、導電パッドの露呈断面を持つ電気絶縁性の縁部表面とを有する集積回路アッ センブリからなる集積回路装置。 44.前記集積回路アッセンブリは、積み重ねた関係で互いに結合された複数のシ リコンチップからなる、請求項43に記載の集積回路装置。 45.前記複数のシリコンチップは、前記集積回路アッセンブリ内で互いに絶縁さ れている、請求項44に記載の集積回路装置。 46.前記集積回路装置の外面に形成され且つ導電パッドの前記露呈断面と電気的 に導通した導電ストリップを更に有する、請求項41乃至45のうちのいずれか 一項に記載の集積回路装置。 47.前記導電ストリップは、前記集積回路装置の前記縁部に沿って延びている、 請求項46に記載の集積回路装置。 48.前記導電ストリップは、前記集積回路装置の平らな表面にまで延びている、 請求項47に記載の集積回路装置。 49.前記導電ストリップは、複数のダイの導電パッドの前記露呈断面を相互接続 するため、前記集積回路装置の前記外面上に形成されており、これによって、そ の間に電気的相互接続を構成する、請求項41乃至48のうちのいずれか一項に 記載の集積回路装置。 50.前記集積回路装置は、互いに絶縁された複数のシリコン部分を有する、請求 項41乃至49のうちのいずれか一項に記載の集積回路装置。 51.前記装置の前記外面から機械的に及び電気的に絶縁された少なくとも一つの シリコン要素を有する、請求項41乃至50のうちのいずれか一項に記載の集積 回路装置。 52.前記装置の平らな外面に設けられたヒートシンクへの、一体に形成された熱 連結部を更に有する、請求項41乃至51のうちのいずれか一項に記載の集積回 路装置。 53.一体に形成された接地平面を更に有する、請求項41乃至52のうちのいず れか一項に記載の集積回路装置。 54.複数の縁部の導電パッドの前記露呈断面を相互接続するため、導電ストリッ プが前記集積回路装置の前記外面に形成されている、請求項41乃至53のうち のいずれか一項に記載の集積回路装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010502006A (ja) * 2006-08-22 2010-01-21 トロワデー、プリュ 3次元電子モジュールの集合的製作方法
JPWO2010087336A1 (ja) * 2009-01-27 2012-08-02 パナソニック株式会社 半導体チップの実装方法、該方法を用いて得られた半導体装置及び半導体チップの接続方法、並びに、表面に配線が設けられた立体構造物及びその製法
US9070393B2 (en) 2009-01-27 2015-06-30 Panasonic Corporation Three-dimensional structure in which wiring is provided on its surface
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
CN105489510A (zh) * 2014-10-02 2016-04-13 住友电木株式会社 半导体装置的制造方法和半导体装置
US9478503B2 (en) 2012-03-30 2016-10-25 Tohoku University Integrated device

Families Citing this family (159)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK0660967T3 (da) * 1992-09-14 2001-08-13 Shellcase Ltd Fremgangsmåde til fremstilling af integrerede kredsløbsanordninger
IL106892A0 (en) * 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
IL108359A (en) * 1994-01-17 2001-04-30 Shellcase Ltd Method and apparatus for producing integrated circuit devices
US6117707A (en) * 1994-07-13 2000-09-12 Shellcase Ltd. Methods of producing integrated circuit devices
US5851845A (en) * 1995-12-18 1998-12-22 Micron Technology, Inc. Process for packaging a semiconductor die using dicing and testing
US5637916A (en) * 1996-02-02 1997-06-10 National Semiconductor Corporation Carrier based IC packaging arrangement
US5904546A (en) * 1996-02-12 1999-05-18 Micron Technology, Inc. Method and apparatus for dicing semiconductor wafers
US5952725A (en) 1996-02-20 1999-09-14 Micron Technology, Inc. Stacked semiconductor devices
US5682065A (en) 1996-03-12 1997-10-28 Micron Technology, Inc. Hermetic chip and method of manufacture
FR2748350B1 (fr) * 1996-05-06 2000-07-13 Solaic Sa Composant electronique sous forme de circuit integre pour insertion a chaud dans un substrat et procedes pour sa fabrication
US6784023B2 (en) * 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US5930652A (en) * 1996-05-28 1999-07-27 Motorola, Inc. Semiconductor encapsulation method
WO1997047040A1 (en) * 1996-05-30 1997-12-11 Shellcase Ltd. I.c. device with concealed conductor lines
US6881611B1 (en) * 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
EP0853337B1 (en) * 1996-07-12 2004-09-29 Fujitsu Limited Method for manufacturing semiconductor device
US5956605A (en) * 1996-09-20 1999-09-21 Micron Technology, Inc. Use of nitrides for flip-chip encapsulation
US6184063B1 (en) * 1996-11-26 2001-02-06 Texas Instruments Incorporated Method and apparatus for breaking and separating a wafer into die using a multi-radii dome
US5953588A (en) * 1996-12-21 1999-09-14 Irvine Sensors Corporation Stackable layers containing encapsulated IC chips
US5903437A (en) * 1997-01-17 1999-05-11 International Business Machines Corporation High density edge mounting of chips
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
CN1106036C (zh) * 1997-05-15 2003-04-16 日本电气株式会社 芯片型半导体装置的制造方法
US5863813A (en) * 1997-08-20 1999-01-26 Micron Communications, Inc. Method of processing semiconductive material wafers and method of forming flip chips and semiconductor chips
US6096576A (en) 1997-09-02 2000-08-01 Silicon Light Machines Method of producing an electrical interface to an integrated circuit device having high density I/O count
DE19739684B4 (de) * 1997-09-10 2006-04-13 Robert Bosch Gmbh Verfahren zur Herstellung von Chipstapeln
JP3526731B2 (ja) * 1997-10-08 2004-05-17 沖電気工業株式会社 半導体装置およびその製造方法
KR100273704B1 (ko) * 1997-12-20 2000-12-15 윤종용 반도체기판제조방법
JP3514101B2 (ja) * 1998-01-28 2004-03-31 セイコーエプソン株式会社 半導体装置及びその製造方法並びに電子機器
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6008070A (en) * 1998-05-21 1999-12-28 Micron Technology, Inc. Wafer level fabrication and assembly of chip scale packages
JP2000012745A (ja) * 1998-06-24 2000-01-14 Nec Corp 半導体パッケージおよびその製造方法
US6872984B1 (en) 1998-07-29 2005-03-29 Silicon Light Machines Corporation Method of sealing a hermetic lid to a semiconductor die at an angle
US6303986B1 (en) 1998-07-29 2001-10-16 Silicon Light Machines Method of and apparatus for sealing an hermetic lid to a semiconductor die
US6903451B1 (en) 1998-08-28 2005-06-07 Samsung Electronics Co., Ltd. Chip scale packages manufactured at wafer level
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
US6339251B2 (en) 1998-11-10 2002-01-15 Samsung Electronics Co., Ltd Wafer grooves for reducing semiconductor wafer warping
US7157314B2 (en) 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
US6227941B1 (en) * 1998-11-17 2001-05-08 Advanced Micro Devices, Inc. Support structure with multi-layer support material for use during package removal from a multi-layer integrated circuit device
FR2788375B1 (fr) 1999-01-11 2003-07-18 Gemplus Card Int Procede de protection de puce de circuit integre
JP3556503B2 (ja) * 1999-01-20 2004-08-18 沖電気工業株式会社 樹脂封止型半導体装置の製造方法
US6182342B1 (en) 1999-04-02 2001-02-06 Andersen Laboratories, Inc. Method of encapsulating a saw device
US6544880B1 (en) * 1999-06-14 2003-04-08 Micron Technology, Inc. Method of improving copper interconnects of semiconductor devices for bonding
US6168965B1 (en) 1999-08-12 2001-01-02 Tower Semiconductor Ltd. Method for making backside illuminated image sensor
JP2001094005A (ja) * 1999-09-22 2001-04-06 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
IL133453A0 (en) * 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6452265B1 (en) 2000-01-28 2002-09-17 International Business Machines Corporation Multi-chip module utilizing a nonconductive material surrounding the chips that has a similar coefficient of thermal expansion
US6956878B1 (en) 2000-02-07 2005-10-18 Silicon Light Machines Corporation Method and apparatus for reducing laser speckle using polarization averaging
DE10006738C2 (de) * 2000-02-15 2002-01-17 Osram Opto Semiconductors Gmbh Lichtemittierendes Bauelement mit verbesserter Lichtauskopplung und Verfahren zu seiner Herstellung
WO2001061765A1 (de) * 2000-02-15 2001-08-23 Osram Opto Semiconductors Gmbh Strahlungsemittierendes halbleiterbauelement und verfahren zu dessen herstellung
SG106050A1 (en) * 2000-03-13 2004-09-30 Megic Corp Method of manufacture and identification of semiconductor chip marked for identification with internal marking indicia and protection thereof by non-black layer and device produced thereby
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP3631956B2 (ja) 2000-05-12 2005-03-23 富士通株式会社 半導体チップの実装方法
DE20111659U1 (de) * 2000-05-23 2001-12-13 OSRAM Opto Semiconductors GmbH & Co. oHG, 93049 Regensburg Bauelement für die Optoelektronik
US6875640B1 (en) * 2000-06-08 2005-04-05 Micron Technology, Inc. Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed
JP2002043251A (ja) * 2000-07-25 2002-02-08 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
AU2001286432A1 (en) 2000-08-14 2002-02-25 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6524881B1 (en) 2000-08-25 2003-02-25 Micron Technology, Inc. Method and apparatus for marking a bare semiconductor die
AU2002216352A1 (en) * 2000-12-21 2002-07-01 Shellcase Ltd. Packaged integrated circuits and methods of producing thereof
US20020117753A1 (en) * 2001-02-23 2002-08-29 Lee Michael G. Three dimensional packaging
US7177081B2 (en) 2001-03-08 2007-02-13 Silicon Light Machines Corporation High contrast grating light valve type device
US6897514B2 (en) 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US6707591B2 (en) 2001-04-10 2004-03-16 Silicon Light Machines Angled illumination for a single order light modulator based projection system
US6865346B1 (en) 2001-06-05 2005-03-08 Silicon Light Machines Corporation Fiber optic transceiver
US6782205B2 (en) 2001-06-25 2004-08-24 Silicon Light Machines Method and apparatus for dynamic equalization in wavelength division multiplexing
US6747781B2 (en) 2001-06-25 2004-06-08 Silicon Light Machines, Inc. Method, apparatus, and diffuser for reducing laser speckle
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6841813B2 (en) 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6829092B2 (en) 2001-08-15 2004-12-07 Silicon Light Machines, Inc. Blazed grating light valve
US6930364B2 (en) 2001-09-13 2005-08-16 Silicon Light Machines Corporation Microelectronic mechanical system and methods
US6797537B2 (en) * 2001-10-30 2004-09-28 Irvine Sensors Corporation Method of making stackable layers containing encapsulated integrated circuit chips with one or more overlaying interconnect layers
DE10164800B4 (de) 2001-11-02 2005-03-31 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
DE10153609C2 (de) * 2001-11-02 2003-10-16 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
US6956995B1 (en) 2001-11-09 2005-10-18 Silicon Light Machines Corporation Optical communication arrangement
US6800238B1 (en) 2002-01-15 2004-10-05 Silicon Light Machines, Inc. Method for domain patterning in low coercive field ferroelectrics
US7169685B2 (en) 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
US8614768B2 (en) 2002-03-18 2013-12-24 Raytheon Company Miniaturized imaging device including GRIN lens optically coupled to SSID
US7591780B2 (en) 2002-03-18 2009-09-22 Sterling Lc Miniaturized imaging device with integrated circuit connector system
US20060146172A1 (en) * 2002-03-18 2006-07-06 Jacobsen Stephen C Miniaturized utility device having integrated optical capabilities
US7787939B2 (en) 2002-03-18 2010-08-31 Sterling Lc Miniaturized imaging device including utility aperture and SSID
US7152291B2 (en) 2002-04-15 2006-12-26 Avx Corporation Method for forming plated terminations
WO2003088286A2 (en) * 2002-04-16 2003-10-23 Xloom Photonics Ltd. Electro-optical circuitry having integrated connector and methods for the production thereof
US20040021214A1 (en) * 2002-04-16 2004-02-05 Avner Badehi Electro-optic integrated circuits with connectors and methods for the production thereof
WO2003100829A2 (en) * 2002-05-20 2003-12-04 Imagerlabs Forming a multi segment integrated circuit with isolated substrates
US6728023B1 (en) 2002-05-28 2004-04-27 Silicon Light Machines Optical device arrays with optimized image resolution
US6767751B2 (en) 2002-05-28 2004-07-27 Silicon Light Machines, Inc. Integrated driver process flow
US7054515B1 (en) 2002-05-30 2006-05-30 Silicon Light Machines Corporation Diffractive light modulator-based dynamic equalizer with integrated spectral monitor
US6822797B1 (en) 2002-05-31 2004-11-23 Silicon Light Machines, Inc. Light modulator structure for producing high-contrast operation using zero-order light
US6829258B1 (en) 2002-06-26 2004-12-07 Silicon Light Machines, Inc. Rapidly tunable external cavity laser
US6813059B2 (en) 2002-06-28 2004-11-02 Silicon Light Machines, Inc. Reduced formation of asperities in contact micro-structures
US6908201B2 (en) 2002-06-28 2005-06-21 Silicon Light Machines Corporation Micro-support structures
US6801354B1 (en) 2002-08-20 2004-10-05 Silicon Light Machines, Inc. 2-D diffraction grating for substantially eliminating polarization dependent losses
US7057795B2 (en) 2002-08-20 2006-06-06 Silicon Light Machines Corporation Micro-structures with individually addressable ribbon pairs
US6712480B1 (en) 2002-09-27 2004-03-30 Silicon Light Machines Controlled curvature of stressed micro-structures
US7033664B2 (en) 2002-10-22 2006-04-25 Tessera Technologies Hungary Kft Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US7265045B2 (en) 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US6928207B1 (en) 2002-12-12 2005-08-09 Silicon Light Machines Corporation Apparatus for selectively blocking WDM channels
US6987600B1 (en) 2002-12-17 2006-01-17 Silicon Light Machines Corporation Arbitrary phase profile for better equalization in dynamic gain equalizer
US7057819B1 (en) 2002-12-17 2006-06-06 Silicon Light Machines Corporation High contrast tilting ribbon blazed grating
US6934070B1 (en) 2002-12-18 2005-08-23 Silicon Light Machines Corporation Chirped optical MEM device
US6927891B1 (en) 2002-12-23 2005-08-09 Silicon Light Machines Corporation Tilt-able grating plane for improved crosstalk in 1×N blaze switches
US7068372B1 (en) 2003-01-28 2006-06-27 Silicon Light Machines Corporation MEMS interferometer-based reconfigurable optical add-and-drop multiplexor
US7286764B1 (en) 2003-02-03 2007-10-23 Silicon Light Machines Corporation Reconfigurable modulator-based optical add-and-drop multiplexer
US6947613B1 (en) 2003-02-11 2005-09-20 Silicon Light Machines Corporation Wavelength selective switch and equalizer
US6922272B1 (en) 2003-02-14 2005-07-26 Silicon Light Machines Corporation Method and apparatus for leveling thermal stress variations in multi-layer MEMS devices
US6829077B1 (en) 2003-02-28 2004-12-07 Silicon Light Machines, Inc. Diffractive light modulator with dynamically rotatable diffraction plane
US6922273B1 (en) 2003-02-28 2005-07-26 Silicon Light Machines Corporation PDL mitigation structure for diffractive MEMS and gratings
US7027202B1 (en) 2003-02-28 2006-04-11 Silicon Light Machines Corp Silicon substrate as a light modulator sacrificial layer
US6806997B1 (en) 2003-02-28 2004-10-19 Silicon Light Machines, Inc. Patterned diffractive light modulator ribbon for PDL reduction
US7391973B1 (en) 2003-02-28 2008-06-24 Silicon Light Machines Corporation Two-stage gain equalizer
US7042611B1 (en) 2003-03-03 2006-05-09 Silicon Light Machines Corporation Pre-deflected bias ribbons
DE10342980B3 (de) * 2003-09-17 2005-01-05 Disco Hi-Tec Europe Gmbh Verfahren zur Bildung von Chip-Stapeln
US7713841B2 (en) * 2003-09-19 2010-05-11 Micron Technology, Inc. Methods for thinning semiconductor substrates that employ support structures formed on the substrates
US20050064679A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Consolidatable composite materials, articles of manufacture formed therefrom, and fabrication methods
US20050064683A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Method and apparatus for supporting wafers for die singulation and subsequent handling
WO2005036226A1 (en) 2003-10-15 2005-04-21 Xloom Photonics Ltd. Electro-optical circuitry having integrated connector and methods for the production thereof
TWI233170B (en) * 2004-02-05 2005-05-21 United Microelectronics Corp Ultra-thin wafer level stack packaging method and structure using thereof
DE102004009742B4 (de) * 2004-02-25 2010-03-04 Infineon Technologies Ag Verfahren zum Herstellen rückseitenbeschichteter Halbleiterchips
US7244665B2 (en) * 2004-04-29 2007-07-17 Micron Technology, Inc. Wafer edge ring structures and methods of formation
US7547978B2 (en) * 2004-06-14 2009-06-16 Micron Technology, Inc. Underfill and encapsulation of semiconductor assemblies with materials having differing properties
US7235431B2 (en) 2004-09-02 2007-06-26 Micron Technology, Inc. Methods for packaging a plurality of semiconductor dice using a flowable dielectric material
US20060138626A1 (en) * 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
US7566853B2 (en) * 2005-08-12 2009-07-28 Tessera, Inc. Image sensor employing a plurality of photodetector arrays and/or rear-illuminated architecture
TWI303870B (en) * 2005-12-30 2008-12-01 Advanced Semiconductor Eng Structure and mtehod for packaging a chip
US7807508B2 (en) * 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7935568B2 (en) * 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
TW200842998A (en) * 2007-04-18 2008-11-01 Siliconware Precision Industries Co Ltd Semiconductor device and manufacturing method thereof
TWI331371B (en) * 2007-04-19 2010-10-01 Siliconware Precision Industries Co Ltd Semiconductor device and manufacturing method thereof
US7835074B2 (en) 2007-06-05 2010-11-16 Sterling Lc Mini-scope for multi-directional imaging
US7923298B2 (en) * 2007-09-07 2011-04-12 Micron Technology, Inc. Imager die package and methods of packaging an imager die on a temporary carrier
US20090093137A1 (en) * 2007-10-08 2009-04-09 Xloom Communications, (Israel) Ltd. Optical communications module
US7969659B2 (en) 2008-01-11 2011-06-28 Sterling Lc Grin lens microscope system
US7952834B2 (en) * 2008-02-22 2011-05-31 Seagate Technology Llc Flex circuit assembly with thermal energy dissipation
EP2299894B1 (en) 2008-06-18 2020-09-02 Sarcos LC Transparent endoscope head defining a focal length
WO2010014792A2 (en) 2008-07-30 2010-02-04 Sterling Lc Method and device for incremental wavelength variation to analyze tissue
US9060704B2 (en) 2008-11-04 2015-06-23 Sarcos Lc Method and device for wavelength shifted imaging
EP2207200A1 (en) * 2008-12-24 2010-07-14 Nxp B.V. Stack of molded integrated circuit dies with side surface contact tracks
EP2202789A1 (en) * 2008-12-24 2010-06-30 Nxp B.V. Stack of molded integrated circuit dies with side surface contact tracks
US8569877B2 (en) * 2009-03-12 2013-10-29 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
US8232140B2 (en) * 2009-03-27 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for ultra thin wafer handling and processing
WO2011041730A2 (en) 2009-10-01 2011-04-07 Jacobsen Stephen C Light diffusion apparatus
US9661996B2 (en) 2009-10-01 2017-05-30 Sarcos Lc Needle delivered imaging device
US9144664B2 (en) 2009-10-01 2015-09-29 Sarcos Lc Method and apparatus for manipulating movement of a micro-catheter
WO2011045836A1 (ja) 2009-10-14 2011-04-21 国立大学法人東北大学 センサ装置およびセンサ装置の製造方法
US8828028B2 (en) 2009-11-03 2014-09-09 Raytheon Company Suture device and method for closing a planar opening
DE102010009015A1 (de) * 2010-02-24 2011-08-25 OSRAM Opto Semiconductors GmbH, 93055 Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips
WO2011110900A1 (en) * 2010-03-12 2011-09-15 Nxp B.V. Stack of molded integrated circuit dies with side surface contact tracks
US8669777B2 (en) 2010-10-27 2014-03-11 Seagate Technology Llc Assessing connection joint coverage between a device and a printed circuit board
US8860229B1 (en) 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9087821B2 (en) 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9299640B2 (en) 2013-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Front-to-back bonding with through-substrate via (TSV)
US9929050B2 (en) 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
KR101712396B1 (ko) 2014-12-30 2017-03-13 주식회사 유림기계 목재 파쇄기용 파쇄유닛의 칼날 고정장치
US10269686B1 (en) 2015-05-27 2019-04-23 UTAC Headquarters PTE, LTD. Method of improving adhesion between molding compounds and an apparatus thereof
CN106469689B (zh) * 2015-08-21 2019-10-11 安世有限公司 电子元件及其形成方法
KR20180090494A (ko) 2017-02-03 2018-08-13 삼성전자주식회사 기판 구조체 제조 방법
CN115769373A (zh) 2020-05-19 2023-03-07 英特尔公司 用于集成电路的有机间隔物
CN115148589B (zh) * 2021-03-29 2025-08-29 力特半导体(无锡)有限公司 半导体台面器件形成方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2507956A (en) * 1947-11-01 1950-05-16 Lithographic Technical Foundat Process of coating aluminum
NL201472A (ja) * 1952-04-03
US2796370A (en) * 1955-03-04 1957-06-18 Charles W Ostrander Composition and method for producing corrosion resistant protective coating on aluminum and aluminum alloys
DE1591105A1 (de) * 1967-12-06 1970-09-24 Itt Ind Gmbh Deutsche Verfahren zum Herstellen von Festkoerperschaltungen
US3644801A (en) * 1971-01-21 1972-02-22 Gary S Sheldon Semiconductor passivating process and product
SE415902B (sv) * 1979-02-13 1980-11-10 Gkn Stenman Ab Cylinderlas
JPS5784135A (en) * 1980-11-14 1982-05-26 Toshiba Corp Manufacture of semiconductor element
DE3381187D1 (de) * 1983-11-07 1990-03-08 Irvine Sensors Corp Detektoranordnungsstruktur und -herstellung.
GB8519373D0 (en) * 1985-08-01 1985-09-04 Unilever Plc Encapsulation of fet transducers
IT1186165B (it) * 1985-12-20 1987-11-18 Sgs Microelettronica Spa Dispositivo a semiconduttore di tipo eprom cancellabile con raggi ultravioletti e suo processo di fabbricazione
US4900695A (en) * 1986-12-17 1990-02-13 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
US4862249A (en) * 1987-04-17 1989-08-29 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US4794092A (en) * 1987-11-18 1988-12-27 Grumman Aerospace Corporation Single wafer moated process
US4784721A (en) * 1988-02-22 1988-11-15 Honeywell Inc. Integrated thin-film diaphragm; backside etch
US4962249A (en) * 1988-06-23 1990-10-09 Mobil Oil Corporation High VI lubricants from lower alkene oligomers
JPH0217644A (ja) * 1988-07-06 1990-01-22 Hitachi Ltd 集積回路
US4933898A (en) * 1989-01-12 1990-06-12 General Instrument Corporation Secure integrated circuit chip with conductive shield
JP2829015B2 (ja) * 1989-01-19 1998-11-25 株式会社東芝 半導体素子の加工方法
US4984358A (en) * 1989-03-10 1991-01-15 Microelectronics And Computer Technology Corporation Method of assembling stacks of integrated circuit dies
FR2645681B1 (fr) * 1989-04-07 1994-04-08 Thomson Csf Dispositif d'interconnexion verticale de pastilles de circuits integres et son procede de fabrication
US5104820A (en) * 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
US5147815A (en) * 1990-05-14 1992-09-15 Motorola, Inc. Method for fabricating a multichip semiconductor device having two interdigitated leadframes
JPH07120646B2 (ja) * 1990-05-16 1995-12-20 株式会社東芝 メサ型半導体ペレットの製造方法
US5126286A (en) * 1990-10-05 1992-06-30 Micron Technology, Inc. Method of manufacturing edge connected semiconductor die
FR2670323B1 (fr) * 1990-12-11 1997-12-12 Thomson Csf Procede et dispositif d'interconnexion de circuits integres en trois dimensions.
US5292686A (en) * 1991-08-21 1994-03-08 Triquint Semiconductor, Inc. Method of forming substrate vias in a GaAs wafer
US5266833A (en) * 1992-03-30 1993-11-30 Capps David F Integrated circuit bus structure
DK0660967T3 (da) * 1992-09-14 2001-08-13 Shellcase Ltd Fremgangsmåde til fremstilling af integrerede kredsløbsanordninger
US5376235A (en) * 1993-07-15 1994-12-27 Micron Semiconductor, Inc. Method to eliminate corrosion in conductive elements

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010502006A (ja) * 2006-08-22 2010-01-21 トロワデー、プリュ 3次元電子モジュールの集合的製作方法
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
JPWO2010087336A1 (ja) * 2009-01-27 2012-08-02 パナソニック株式会社 半導体チップの実装方法、該方法を用いて得られた半導体装置及び半導体チップの接続方法、並びに、表面に配線が設けられた立体構造物及びその製法
US8759148B2 (en) 2009-01-27 2014-06-24 Panasonic Corporation Method of mounting semiconductor chips, semiconductor device obtained using the method, method of connecting semiconductor chips, three-dimensional structure in which wiring is provided on its surface, and method of producing the same
US8901728B2 (en) 2009-01-27 2014-12-02 Panasonic Corporation Method of mounting semiconductor chips, semiconductor device obtained using the method, method of connecting semiconductor chips, three-dimensional structure in which wiring is provided on its surface, and method of producing the same
US9070393B2 (en) 2009-01-27 2015-06-30 Panasonic Corporation Three-dimensional structure in which wiring is provided on its surface
US9795033B2 (en) 2009-01-27 2017-10-17 Panasonic Corporation Method of mounting semiconductor chips, semiconductor device obtained using the method, method of connecting semiconductor chips, three-dimensional structure in which wiring is provided on its surface, and method of producing the same
US9478503B2 (en) 2012-03-30 2016-10-25 Tohoku University Integrated device
CN105489510A (zh) * 2014-10-02 2016-04-13 住友电木株式会社 半导体装置的制造方法和半导体装置
JP2016076694A (ja) * 2014-10-02 2016-05-12 住友ベークライト株式会社 半導体装置の製造方法および半導体装置

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Publication number Publication date
NO950960L (no) 1995-05-10
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