JPH0850474A - 深いフレームバッファにおいて浅いピクセルを迅速に指示してコピーする方法 - Google Patents

Abstract

(57)【要約】 【目的】 グラフィックサブシステムで実行されるグラ
フィックアプリケーションの性能を改善する方法を提供
する。 【構成】 コンピュータプロセッサのビデオサブシステ
ムは、ビデオメモリに接続されたグラフィックコントロ
ーラを備えている。グラフィックサブシステムに与えら
れるものより少数のピクセル当たりビットを使用するア
プリケーションに対するグラフィック性能を改善する方
法は、異なるピクセルの対応バイトがビデオメモリの異
なる同時アクセス可能な位置に記憶されるようにピクセ
ル及びバイトデータをビデオメモリに再構成する段階を
備えている。このような構成では、ビデオメモリバスの
全ての使用可能なバイトを用いてビデオメモリへのアク
セスが与えられ、これにより、グラフィックオペレーシ
ョンの性能が高められる。更に、複数の独立して動作す
るメモリコントローラを有するグラフィックシステム
は、ビデオメモリバスが全容量で動作するよう確保する
ことによりグラフィック性能を改善する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にコンピュータシス
テムの分野に係り、より詳細には、コンピュータシステ
ムにグラフィック情報を記憶する方法に係る。

【０００２】

【従来の技術】良く知られているように、コンピュータ
処理システムは、一般に、メモリ又はディスクに記憶さ
れた命令流を処理するための中央処理ユニットを備えて
いる。種々のソフトウェアアプリケーションは、コンピ
ュータ処理システムにより同時に実行することができ
る。これらアプリケーションの１つは、コンピュータ処
理システムに接続されたモニタに表示される像を制御す
る。コンピュータ処理システムは、モニタに表示される
像情報を制御するための特殊なグラフィックハードウェ
ア及びソフトウェアをしばしば備えている。

【０００３】グラフィックハードウェアは、通常、グラ
フィックコントローラ及びビデオフレームバッファを備
えている。グラフィックコントローラは、フレームバッ
ファ内のデータの操作を制御するためにコンピュータ処
理システムからコマンドを受け取る。グラフィックコン
トローラは、メモリからフレームバッファへデータをコ
ピーしたり、線を引いたり、又はデータを点描したりす
る種々の通常のグラフィック機能の性能を高めるための
ロジックを含むことができる。

【０００４】コンピュータプロセッサは、オペレーショ
ンを実行するときに、ビデオＲＡＭのピクセルデータを
更新する。グラフィック性能は、通常、グラフィックコ
ントローラがビデオＲＡＭのデータをいかに速く更新又
は検索できるかによって測定される。

【０００５】典型的に、モニタに表示されるフレームバ
ッファの全てのピクセルは、同じ物理的サイズであり、
即ちピクセル当たり同じ数のビットを備えている。各表
示ピクセルに８ビットが割り当てられるように構成され
たグラフィックコントローラは、以下「８ビットグラフ
ィックシステム」と称する。８ビットグラフィックシス
テムにおいて次々に表示されるピクセルのビットアドレ
スは、ｐ、ｐ＋８、ｐ＋１６、等々である。各表示ピク
セルに３２ビットが割り当てられるように構成されたグ
ラフィックコントローラは、以下「３２ビットグラフィ
ックシステム」と称する。３２ビットグラフィックシス
テムにおいて次々に表示されるピクセルのビットアドレ
スは、ｐ、ｐ＋３２、ｐ＋６４、等々である。

【０００６】制御ビットは、各表示ピクセルに組み合わ
され、そのピクセルのデータビットをいかに解読しなけ
ればならないかを決定する。これらの制御ビットは、ピ
クセルデータ自体と共に含まれてもよいし、個別のメモ
リエリアに含まれてもよい。３２ビットグラフィックシ
ステムにおいて、制御ビットに対するある値は、ピクセ
ルのビット２３：１６が赤色の輝度を指定し、ビット１
５：８が緑色の輝度を指定し、そしてビット７：０が青
色の輝度を指定するように指定を行う。制御ビットに対
する別の値は、２５６エントリｘ２４ビットテーブルを
インデックスするのに７：０を使用すべきである指定す
る。このテーブルで見つかる２４ビットは、赤、緑及び
青色の輝度に対する８ビット頂点を指定するのに使用さ
れる。

【０００７】このような制御ビットを使用することによ
り、３２ビットグラフィックシステムは、８ビットグラ
フィックシステムに対して書かれたアプリケーション
と、８ビットより多い情報をもつピクセルを必要とする
アプリケーションとを同時に表示することができる。し
かしながら、８ビットピクセルに対して書かれたアプリ
ケーションの性能は、３２ビットグラフィックシステム
において実行されるときに問題となる。というのは、各
ピクセルには、物理的に３２ビットが割り当てられ、即
ち８ビットグラフィックシステムに必要とされる記憶容
量の４倍が割り当てられるからである。多くのグラフィ
ックオペレーションは、ビデオメモリに対するバス帯域
巾によって制限されるので、８ビットピクセルアプリケ
ーションに対する幾つかのオペレーションは、３２ビッ
トピクセルのグラフィックシステムでは４倍程度低速で
動作することになる。

【０００８】例えば、図１を簡単に参照すれば、ビデオ
メモリ７５は、４つのメモリバンクであるバンク８０な
いし８３を備えるように示されており、各バンクは４つ
のＲＡＭデバイスを含む。ＲＡＭデバイスの各々は２バ
イトのピクセルデータを記憶する。図１から明らかなよ
うに、ビデオメモリ７５は、８ピクセルの３２ビットグ
ラフィックデータを記憶する。

【０００９】典型的に、８ビットの視覚的アプリケーシ
ョンが３２ビットグラフィックシステムで実行されると
きには、ほとんどのグラフィックオペレーションにより
変更されたデータを含むのは、各３２ビットピクセルの
１バイトのみである。制御ビットがピクセルデータから
個別に記憶される場合には、各ピクセルの他の３つのバ
イトが完全に未使用となる。制御ビットがピクセルデー
タの一部分として記憶される場合には、制御ビットは、
ディスプレイハードウェアにより残りのピクセルの解読
を制御するように使用される。これらの制御ビットは、
例えば、アプリケーションがウインドウをポップアッ
プ、ポップダウン又は移動するときには、あまり頻繁に
変更されない。制御ビットは、典型的に、ウインドウに
対する通常の描写オペレーションによって変更されな
い。その結果、たとえピクセルデータが制御ビットを備
えていても、通常の描写オペレーションは各３２ビット
ピクセルのうちの８ビットのみを読み取り又は書き込み
すればよい。

【００１０】図１に示すように、３２ビットグラフィッ
クシステムにおいて、バイト０が８ビットアプリケーシ
ョンに対する関連データバイトであると仮定すれば、メ
モリアクセスにおいてピクセル０及びピクセル１のバイ
ト０のみがアクセスされる。従って、各メモリトランザ
クション中には６４ビットバス６５の１６ビットだけが
使用されるが、バスの４８ビットは未使用となる。その
結果、８つの８ビットピクセルを読み取るか又は書き込
むのにバンク８３に対し４つのメモリアクセスが必要と
なる。

【００１１】

【発明が解決しようとする課題】これに対し、８ビット
グラフィックシステムにおいては、８ビットグラフィッ
クアプリケーションが１つのメモリアクセスのみにおい
て８つの８ビットピクセルを読み取り又は書き込みす
る。従って、同じグラフィックアプリケーションに対
し、各表示ピクセルにいかに多くのビットが割り当てら
れるかに基づいて同じグラフィックハードウェアで２つ
の異なる性能結果が生じることになる。

【００１２】従って、グラフィックシステムの構成によ
り必要とされるよりも少数のビットしかピクセル当たり
に必要としないアプリケーションを、そのアプリケーシ
ョンの性能を低下せずに実行できるようにするグラフィ
ックシステムを提供することが要望される。

【００１３】

【課題を解決するための手段】本発明の１つの特徴によ
れば、グラフィックサブシステムで実行されるグラフィ
ックアプリケーションの性能を改善する方法であって、
上記グラフィックサブシステムは、グラフィックデータ
を記憶するビデオメモリを有し、そして上記グラフィッ
クサブシステムは、ピクセル当たり第１数のビットを有
するアプリケーションをサポートするように構成され、
そして上記グラフィックアプリケーションは、ピクセル
当たり第２のより少数のビットを用いて実行されるよう
な方法において、グラフィックデータの異なるピクセル
の対応バイトがビデオメモリの異なる同時アクセス可能
な位置に記憶されるようにピクセルをビデオメモリに記
憶する段階を備えた方法が提供される。このような構成
では、ビデオメモリバスの完全な利用を達成することに
より、グラフィックシステムで使用できるものより少数
のピクセル当たりビットを使用するアプリケーションに
対し最大のグラフィック性能を達成することができる。

【００１４】

【実施例】図２を参照すれば、本発明によるコンピュー
タシステム２０は中央処理ユニット（ＣＰＵ）２２を備
え、これはシステムバス２４を経て接続されてメモリ２
６と通信するように示されている。又、ＣＰＵ２２は、
入力／出力（Ｉ／Ｏ）バス２８を経て接続されて、ディ
スクコントローラ３０又はグラフィックコントローラ３
２のような外部装置とも通信する。グラフィックコント
ローラ３２は、陰極線管（ＣＲＴ）モニタ３４へ像デー
タを与えるように接続される。

【００１５】コンピュータシステム２０の動作中に、Ｃ
ＰＵ２２は、メモリ２６に記憶された命令流を用いてア
プリケーションに基づいて動作する。ＣＰＵ２２におい
て実行される多数のアプリケーションは、ＣＲＴ３４に
表示されるべき像データ又は描写要求を発生する。一般
に、この技術においてグラフィックドライバとして知ら
れているソフトウェアプログラムは、Ｉ／Ｏバス２８を
経てグラフィックコントローラ３２へ適当なアドレス、
データ及び描写コマンドを与えることにより、種々のア
プリケーションにより与えられた像データ又は描写要求
がＣＲＴに表示されるのを制御する。これらコマンド
は、メモリ２６からグラフィック装置３２のメモリへデ
ータをコピーするコマンド、或いは線を描いたりグラフ
ィックデータを点描して陰影付けするコマンドを含んで
いる。

【００１６】Ｉ／Ｏバス２８は、定められたプロトコル
を介してディスクやコンソールのような外部装置と通信
する３２ビットバスである。現在、種々様々なＩ／Ｏバ
スが市場で入手でき、その各々は、それ自身の定められ
たプロトコルを有している。本発明の１つの実施例に用
いられるＩ／Ｏバス２８は、ＴＵＲＢＯｃｈａｎｎｅｌ
（登録商標）プロトコルに基づいて動作し、従って、グ
ラフィック装置３２のインターフェイスは、ＴＵＲＢＯ
ｃｈａｎｎｅｌ（登録商標）プロトコルに従って設計さ
れる。ＴＵＲＢＯｃｈａｎｎｅｌ（登録商標）バスは、
最大帯域巾が１００Ｍバイト／秒に等しい高性能バスで
ある。本発明は、別のＩ／Ｏバスプロトコルを用いたシ
ステム構成、或いはグラフィックコントローラ３２をシ
ステムバス２４に接続することによるシステム構成にも
適用できることが当業者に理解されよう。

【００１７】図３を参照すれば、本発明のグラフィック
コントローラ３２は、Ｉ／Ｏバス２８を経て受け取った
コマンドをデコードするための制御ロジック４０を含む
ように示されている。制御ロジック４０は、レジスタロ
ジック４２に制御信号を与えるように接続される。レジ
スタロジック４２は、動作モード、ディスプレイの走査
線の長さ、及びグラフィックコントローラに対する他の
同様の使用情報を記憶するための複数のレジスタを備え
ている。レジスタロジック４２の１つのレジスタは、平
面マスクレジスタ４７である。この平面マスクレジスタ
４７は、メモリへの各書き込みトランザクションに対し
てデータのどのビットを読み取り又は変更すべきかを指
示する情報を記憶する。

【００１８】レジスタロジック４２は、制御データライ
ン４３を経てアドレスジェネレータ４４に情報を与え
る。データジェネレータ４６は、Ｉ／Ｏバス２８からの
データ及びレジスタ４２からのデータを受け取るように
接続される。データジェネレータ４６は、データを再構
成ロジック５０へ与え、このロジックは、ソース回転レ
ジスタ５２で指示された量だけデータを回転する。更
に、この再構成ロジック５０は、バス５０ａを経て合併
バッファ５８にデータを通す。

【００１９】合併バッファ５８は、多数の次々の読み取
り又は書き込み要求を可能なときに１つのメモリアクセ
スに結合することによりビデオメモリへの書き込みの数
を減少する６４ビットバッファである。合併バッファア
ドレスレジスタ５７は、合併バッファ５８に記憶された
データの現在ビデオメモリアドレスを記憶する。合併バ
ッファアドレスレジスタ５７は、アドレス発生ロジック
４４からのアドレスを受け取るように接続される。

【００２０】又、アドレス発生ロジック４４は、バイト
イネーブルレジスタ６１へ出力を与える。バイトイネー
ブルレジスタ６１は、バス５０ａ上のデータのどのバイ
トをビデオメモリ７０へ書き込むべきかを指示するイネ
ーブル信号を記憶する。バイトイネーブルレジスタ６１
は、書き込み制御ロジック６３へ入力を与えるように接
続される。書き込み制御ロジック６３は、合併バッファ
５８のデータに対する更新を制御する。データは、合併
バッファ５８が「いっぱい」であるか、アドレス発生ロ
ジック４４が合併アドレスレジスタ５７のアドレスに関
係しないアドレスを与えるか、又はアドレス発生ロジッ
クがアイドル状態であるときに、合併バッファ５８から
書き込みバッファ６０へ通される。

【００２１】書き込みバッファ６０は、４つの１６ビッ
トバッファ６０ａないし６０ｄより成り、その各々は、
それに対応するメモリコントローラ６２、６４、６６及
び６８に接続される。これらのメモリコントローラ６２
ないし６８は、書き込みバッファ６０と、ビデオバス６
５と、ビデオメモリ７０との間のデータの転送を制御す
る。

【００２２】ビデオメモリ７０からのデータは、ビデオ
シフトレジスタ７２へ周期的に転送され、そしてデジタ
ル／アナログコンバータ（ＲＡＭＤＡＣ（登録商標））
７４へ直列にシフトして出される。ＲＡＭＤＡＣ（登録
商標）に送られたピクセルデータは、カラールックアッ
プテーブル（ＬＵＴ）７６をアクセスするのに使用さ
れ、これは、出力データをデジタル／アナログコンバー
タ７７ａ、７７ｂ及び７７ｃに出力する。出力データの
形態は、ＲＡＭＤＡＣ（登録商標）が動作するモードに
基づく。アナログ／デジタルコンバータは、３つのアナ
ログ信号Ｒ、Ｇ及びＢをライン７８ａ、７８ｂ及び７８
ｃを経てＣＲＴへ各々送信する。

【００２３】ビデオメモリ７０のデータは、ＣＰＵ（図
１）によりバス６５を経て読み取られる。バス６５のデ
ータは、再構成ロジック５０へ送られ、該ロジックは、
検索したバイトを適当な順序で構成し、Ｉ／Ｏバス２８
に出力する。

【００２４】グラフィックコントローラ３２は、３２ビ
ット及び８ビットグラフィックシステムを含む種々の構
成で動作することができる。３２ビットグラフィックシ
ステムでは各表示ピクセルは３２ビットである。３２ビ
ットは、３つのフィールド、即ちオーバーレイフィール
ド、制御フィールド及びカラーデータフィールドより成
る。オーバーレイフィールドは、４ビットのオーバーレ
イ情報を備えている。制御フィールドは、４ビットの制
御情報を備え、これは、カラーデータの残りの２４ビッ
トをいかに解読するか（例えば、８ビットの赤情報、８
ビットの緑情報及び８ビットの青情報）をグラフィック
コントローラに指示する。或いは又、カラーデータフィ
ールドのビットのサブセットを使用して、ＲＡＭＤＡＣ
（登録商標）のカラールックアップテーブルを直接アド
レスすることができる。

【００２５】８ビットグラフィックシステムにおいて
は、表示ピクセルが８ビットであって種々の方法で解読
することができる。例えば、８ビットは、８ビットのグ
レースケール情報を与えることもできるし、又は３ビッ
トが赤で、２ビットが青で、３ビットが緑の情報という
カラー情報を与えるように８ビットを使用することもで
きる。

【００２６】３２ビットのピクセル情報を記憶するよう
に構成されたビデオメモリ（フレームバッファとも称す
る）は、「深い」フレームバッファと称される。３２ビ
ット／ピクセルのカラー情報を有することにより、グラ
フィックシステムに得られるカラー間にはより高い階調
が生じる。カラーの階調に対して８ビット／ピクセルの
みを使用し且つ３２ビット／ピクセルに対して構成され
たグラフィックサブシステムにおいて実行されるグラフ
ィックアプリケーションは、「浅い」ピクセルを使用す
ると称される。

【００２７】グラフィックコントローラの内部データ路
は、６４ビット巾である。データ路は、２つの３２ビッ
トピクセル、４つの１６ビットピクセル、又は８つの８
ビットピクセルのいずれかを与える。しかしながら、ビ
デオメモリ７０は、浅いピクセルアプリケーションがス
クリーン上で現在実行されるときにアプリケーションを
変更できない。それ故、８ビット及び１６ビットのグラ
フィックアプリケーションをサポートできるように３２
ビットグラフィックシステムにおいてアプリケーション
が実行されるときには、８ビットピクセル、１６ビット
ピクセル及び３２ビットピクセルのアプリケーションに
対して、ピクセルの位置がビデオＲＡＭ７０の同じ位置
になければならない。

【００２８】アドレスジェネレータ４４及び再構成ロジ
ック５０は、各グラフィックアプリケーションに対し、
ピクセルデータが予想ＲＡＭ装置に記憶されるよう確保
するように動作する。再構成ロジック５０は、３２ビッ
トグラフィックシステムにおいて実行されるアプリケー
ションにより８ビットのピクセル情報又は１６ビットの
ピクセル情報のみが使用されるときに、「深い」フレー
ムバッファに「浅い」ピクセルを迅速にペイント及びコ
ピーできるように使用される。

【００２９】図１の公知ビデオメモリを再び簡単に参照
すれば、ビデオＲＡＭ８０ないし８３の４つのバンク
は、４つの個々のＲＡＭ装置を各々含むように示されて
おり、その各々は２バイトのピクセルデータを記憶す
る。それ故、１６個の個々のＲＡＭ装置を用いて、６４
ビットバスにデータが与えられる。

【００３０】典型的に、３２ビットグラフィックシステ
ムにおいて８ビットのグラフィックアプリケーションが
実行されるときには、各３２ビットピクセルの１バイト
のみがピクセルカラーデータを構成する。例えば、４つ
のメモリバンク、即ちバンク８０ないし８３は、２バイ
トのピクセルデータを各々含むように示されている。バ
イト０が当該バイトであると仮定すれば、ビデオメモリ
におけるピクセルの配置により、８ビットグラフィック
システムでは、ピクセル０（Ｐ０．Ｂ０）及びピクセル
１（Ｐ１．Ｂ０）のバイト０のみが１つのメモリアクセ
ス中にアクセスできる。その結果、ビデオメモリバス６
５のバイトの６つは未使用となる。バイト０データの８
個のピクセルを得るために、バンク８３への４つのメモ
リアクセスが必要となる。

【００３１】図４を参照すれば、ビデオメモリ８５は、
４つのメモリ切片９０ないし９３を含むように示されて
おり、各切片は、更に、４つのＲＡＭ装置を含む。各Ｒ
ＡＭ装置は、Ｐ＃．Ｂ＃で示された２バイトのピクセル
データを記憶し、これらは、ピクセル番号及びピクセル
内のバイト数を表す。１６個の個々のＲＡＭ装置がある
ので、各ピクセルの個々のバイトは、ＲＡＭ装置の専用
部分に割り当てられ、異なるピクセルの対応バイトがビ
デオバス６５の異なる「バイトレーン」に割り当てられ
るようにする。「バイトレーン」とは、ビデオバス６５
に対するビデオメモリのカラムを指し、ピクセルが８ビ
ット／ピクセルでありそして出力バスが全６４ビットよ
り成る本発明のシステムでは、ビデオメモリ８５に８個
の異なる「バイトレーン」が存在する。

【００３２】メモリの連続する線にバイトの位置を再構
成することにより、メモリにおけるピクセルの構成は、
所与のバイト（例えば、バイト０）の位置がカラーデー
タの各ピクセル（０−７）に対しＲＡＭ装置のアクセス
可能な位置に存在するように編成される。

【００３３】従って、メモリの４つの全切片９０ないし
９３は、ビデオメモリ７０の１つのアクセスのみで６４
ビットの８ビットピクセルデータをビデオバス６５へ同
時に与えるようにアクセスすることができ、これに対し
て、図１に示す公知メモリシステムでは４つのアクセス
が必要とされた。この構成では、メモリバスが完全に利
用され、それ故、３２ビットグラフィックシステムにお
ける多数の８ビットグラフィックアプリケーションオペ
レーションの性能がほぼ４倍になる。

【００３４】更に、メモリの４つの全切片９０ないし９
３は、ビデオメモリ７０の１つのアクセスのみを用いて
６４ビットの１６ビットピクセルデータをビデオバス６
５へ同時に与えるようにアクセスすることができ、これ
に対して、図１に示す公知メモリシステムでは２つのア
クセスが必要とされた。この構成では、３２ビットグラ
フィックシステムにおける多数の１６ビットグラフィッ
クアプリケーションオペレーションの性能がほぼ２倍に
なる。

【００３５】各ピクセル（０−７）のバイト（０−３）
は、ビデオバス６５の最大の利用が達せられるよう編成
される。これは、一対の３２ビットピクセルのバイト
「ｎ」が他の対のピクセルのバイト「ｎ」と同じビデオ
メモリ切片に記憶されないように個々のピクセルが再構
成されるよう確保することにより達成される。

【００３６】図３のグラフィックシステムでは、各メモ
リコントローラ６２ないし６８は、メモリ参照当たり２
バイトを与えるようにビデオメモリの切片９０ないし９
３の１つをアクセスする。図４に示す構成は、いずれか
のピクセル（０−７）のバイト０（又はバイト１−３）
がバス６５の同じバイトレーンに配置される場合がない
よう確保し、従って、個別のメモリアクセスを必要とす
ることにより、上記の設計基準を満足する。各メモリコ
ントローラはその切片を独立してアクセスし、そして各
切片はバイトｎデータをもつ一対のピクセルのみを含む
ので、メモリコントローラは、６４ビットのバイトｎデ
ータを１つのメモリアクセスで与えるように動作するこ
とができ、ひいては、バス６５の最大の利用が得られ
る。

【００３７】図４に示すピクセルのバイトの編成は、３
２ビットグラフィックシステムにおいて８ビット、１６
ビット及び３２ビットアプリケーションをサポートでき
るようにする。メモリをアクセスするか又はメモリから
データを検索するときには、バス６５のピクセル及びデ
ータをアプリケーションの形式（即ち、ビット数）に基
づいて再構成し、正しいメモリ装置がデータで更新され
るよう確保する。

【００３８】３２ビットグラフィックシステムにおいて
３２ビットグラフィックモードで動作するときに、バス
にデータをいかに与えるかの一例を以下に示す。

【００３９】ピクセル０及びピクセル１のバイト０−３
は、次の順序でバス６５に与えられる。Ｐ１．Ｂ３、Ｐ
０．Ｂ３、Ｐ１．Ｂ２、Ｐ０．Ｂ２、Ｐ１．Ｂ１、Ｐ
０．Ｂ１、Ｐ１．Ｂ０、Ｐ０．Ｂ０

【００４０】ピクセル２及びピクセル３のバイト０−３
は、次の順序でアクセスされる。Ｐ３．Ｂ１、Ｐ２．Ｂ
１、Ｐ３．Ｂ０、Ｐ２．Ｂ０、Ｐ３．Ｂ３、Ｐ２．Ｂ
３、Ｐ３．Ｂ２、Ｐ２．Ｂ２

【００４１】ピクセル４及びピクセル５のバイト０−３
は、次の順序でアクセスされる。Ｐ５．Ｂ２、Ｐ４．Ｂ
２、Ｐ５．Ｂ１、Ｐ４．Ｂ１、Ｐ５．Ｂ０、Ｐ４．Ｂ
０、Ｐ５．Ｂ３、Ｐ４．Ｂ３

【００４２】ピクセル６及びピクセル７のバイト０−３
は、次の順序でアクセスされる。Ｐ７．Ｂ０、Ｐ６．Ｂ
０、Ｐ７．Ｂ３、Ｐ６．Ｂ３、Ｐ７．Ｂ２、Ｐ６．Ｂ
２、Ｐ７．Ｂ１、Ｐ６．Ｂ１

【００４３】３２ビットグラフィックシステムにおいて
動作する１６ビットアプリケーションに対しバスにデー
タをいかに与えるかの例を以下に示す。ピクセル０ない
しピクセル３のバイト０−１は、次の順序でバス６５に
与えられる。Ｐ３．Ｂ１、Ｐ２．Ｂ１、Ｐ３．Ｂ０、Ｐ
２．Ｂ０、Ｐ１．Ｂ１、Ｐ０．Ｂ１、Ｐ１．Ｂ０、Ｐ
０．Ｂ０

【００４４】ピクセル４ないしピクセル７のバイト０−
１は、次の順序でバス６５に与えられる。Ｐ７．Ｂ０、
Ｐ６．Ｂ０、Ｐ５．Ｂ１、Ｐ４．Ｂ１、Ｐ５．Ｂ０、Ｐ
４．Ｂ０、Ｐ７．Ｂ１、Ｐ６．Ｂ１

【００４５】ピクセル０−７に対するバイト２−３情報
は、３２ビットグラフィックシステムにおいて１６ビッ
トアプリケーションで動作するときに２つのメモリアク
セスのみで同様に得られることに注意されたい。

【００４６】バイト０情報を検索しそして３２ビットグ
ラフィックシステムにおいて動作する８ビットアプリケ
ーションに対してバスにデータをいかに与えるかの例を
以下に示す。Ｐ７．Ｂ０、Ｐ６．Ｂ０、Ｐ３．Ｂ０、Ｐ
２．Ｂ０、Ｐ５．Ｂ０、Ｐ４．Ｂ０、Ｐ１．Ｂ０、Ｐ
０．Ｂ０

【００４７】図４においてバイト０情報がハイライト処
理されているが、ビデオメモリ８５の編成は、一度に与
えられるべき８ピクセルのバイト３情報、バイト２情報
又はバイト１情報の全てを考慮している。このような構
成では、８ビットグラフィックアプリケーションは、３
２ビットピクセルのいかなるバイトも変更できる。選択
されたバイトは、ソースバイトレジスタ５２及び行先バ
イトレジスタ５４に記憶される。グラフィックアプリケ
ーションにより所望される適当なバイトを知ることによ
り、再構成ロジックは、適当な順序でピクセルデータを
与えるのに適した量だけビデオメモリ入力又は出力を回
転する。

【００４８】バス６５上のデータのバイト及びピクセル
の順序をグラフィックアプリケーションのビット数に基
づいて適当な順序に再構成することにより、各メモリア
クセスごとに各ＲＡＭ装置に適当なデータが与えられる
よう確保される。

【００４９】構成されたグラフィックシステムよりも少
数のビットをもつグラフィックアプリケーションをサポ
ートするようにビデオメモリを編成する方法は、１つの
「深いフレームのバッファ」のための「浅いピクセル」
の１つ又は２つの形式に制約されるものではない。むし
ろ、２ⁿ ビットの深さをサポートするよう構成され、２
^m 個の切片に分割されたフレームバッファの場合に、２
^(n-m) ないし２ⁿ の範囲のピクセル巾を有する全てのア
プリケーションは、上記のように、ビデオバスを完全に
利用するように操作することができる。

【００５０】ビデオメモリには、上記の効果を発揮する
バイト及びピクセルの種々の再構成が考えられる。所与
のアプリケーションの頻度に基づいて、メモリレイアウ
トにおいてある形式のアプリケーション（８又は１６ビ
ットグラフィック）に別のアプリケーションよりも優先
順位を与えることが所望される。これは、各アクセスに
対し検索／記憶されたピクセルにおいて簡単な回転機構
のみを実行すればよいようにバイト及びピクセルを再構
成することにより行われる。

【００５１】この技術は、所望のメモリサイズまで拡張
できることが明らかである。メモリの各３２バイトブロ
ックは、ピクセル番号を適宜再表示して図４に示した構
成と同一に編成しなければならない。再構成ロジック５
０は、メモリアドレスの多数の下位ビットを用いて、メ
モリコントローラとやり取りされるデータをいかに再構
成すべきかを決定する。即ち、上位のアドレスビット
は、再構成ロジック５０によって無視される。

【００５２】再び図３を参照すれば、３２ビットグラフ
ィックモードにおいて８ビットアプリケーションで動作
するときには、グラフィックコントローラ３２は、次の
ように動作する。到来するピクセル更新コマンドは、Ｉ
／Ｏバスを経て受け取られ、そしてアドレス発生ロジッ
ク４４からのアドレスビットは、再構成ロジック５０へ
供給される。ピクセルは、８ビットの当該ピクセルカラ
ーデータ情報のみを含むので、各３２ビットピクセルの
１バイトのみがカラーデータを含む。ピクセルのアドレ
スに基づいて、ピクセルデータは、再構成ロジック５０
により６４ビットバスに対して適当な位置に再構成され
る。

【００５３】ビデオＲＡＭから検索された出力データを
単に回転するだけで所望のピクセル／バイト順序を得る
ことができ、回転量は、３２ビットピクセルのアドレス
におけるビットのサブセットと、ソースバイトレジスタ
５２において選択されたデータのバイトとに基づくもの
であることが明らかであろう。さもなくば、再構成ロジ
ック５０のハードウェアは、ピクセル及びバイトデータ
の所望の編成を受け入れるように設計される。

【００５４】現在オペレーションのアドレスは、合併ア
ドレスレジスタ５７に記憶される。到来データがバス５
０ａに与えられると、バイトイネーブルレジスタ６１
は、バス５０ａ上のデータのどのバイトが有効であって
メモリに書き込み／読み取りされるべきかを指示する情
報を与える。各バイトイネーブルは、６４ビットバスの
バイトの１つに対応する。バイトイネーブルレジスタ
は、再構成ロジック５０へ送られる。

【００５５】バイトイネーブルレジスタ６１からのデー
タに加えて、平面マスクレジスタ４７からのデータも再
構成ロジック５０へ送られる。平面マスクレジスタ４７
は、各表示ピクセルのどのビットがグラフィックアプリ
ケーションによって変更されるかを決定する平面マスク
を記憶する。従って、再構成ロジック５０によって与え
られて合併バッファマスクレジスタ５５に記憶されるバ
イトイネーブルは、バイトイネーブルレジスタ６１、平
面マスクレジスタ４７の内容、オペレーションモード及
びオペレーションの形式の組合せである。

【００５６】バス５０ａのデータのアドレスが合併バッ
ファアドレスレジスタ５７のクオドワードアドレスに対
応し、そして合併バッファバイトマスク５５が合併バッ
ファ位置が空きであることを指示する場合には、バス５
０ａのデータが合併バッファ５８のデータと合併され
る。

【００５７】合併バッファ５８が「いっぱい」であると
き、即ち合併バッファにスペースがないか、到来アドレ
スが合併アドレスレジスタ５７に記憶されたクオドワー
ドアドレスに対応しないか、又はアドレス発生ロジック
４４がアイドル状態であるときに、合併バッファ５８か
らのデータが書き込みバッファ６０へシフトされる。書
き込みサブバッファに記憶されるべき１６ビットに対応
するバイトイネーブルの少なくとも１つがセットされた
場合には、１６ビットデータ及びバイトイネーブルビッ
トの両方がそれに対応するサブバッファに記憶される。
その結果、各サブバッファ６０ａ−６０ｄは、合併バッ
ファからの１６ビットのデータ及び２ビットのバイトイ
ネーブルを記憶し、メモリコントローラ６２、６４、６
６及び６８の１つによって各々制御される。

【００５８】しかしながら、対応するバイトイネーブル
ビットの少なくとも１つがセットされたサブバッファの
みが合併バッファからデータを受け取る。例えば、合併
バッファのバイトマスクレジスタ５５に記憶されたデー
タが００ ００ ０１ ００である場合には、サブバッ
ファ６０ｃのみにバス５８ａからのデータ及びバイトイ
ネーブルビット０１がロードされる。サブバッファ６０
ｃにデータがロードされると、メモリコントローラ６６
は、ロードされたデータに対応するバイトイネーブルビ
ットを使用し、サブバッファ６０ｃからのデータのイネ
ーブルされたバイトをビデオメモリの適当な位置へ書き
込む。

【００５９】メモリアクセス中にはメモリコントローラ
６６のみが使用されるので、残りのメモリコントローラ
は、バス５８ａを経てそれらのサブバッファへ到来する
データの他のピクセルを自由に受け取る。

【００６０】メモリコントローラが完全に独立して動作
できるようにすることにより、メモリコントローラが同
期して動作する公知の構成よりも相当に性能が改善され
る。同期メモリコントローラシステムにおいては、１バ
イトのデータのみをメモリに書き込むのに４つのメモリ
コントローラが用いられ、３つのメモリコントローラは
アイドル状態に留まって他のメモリコントローラによる
書き込みの完了を待機すると考えられる。同期メモリコ
ントローラシステムでは、システムの性能がピクセル当
たりの物理的バイトの数によって限定される。

【００６１】しかしながら、メモリコントローラが完全
に独立して動作するように設計されたときには、メモリ
コントローラのアクセス周期中に、実際にビデオメモリ
にアクセスするコントローラのみがビジーとなる。従っ
て、このようなグラフィックシステムの性能は、実際に
書き込まれるピクセルの数のみによって限定されるので
あって、ピクセル当たりの物理的バイトの実際の数によ
って限定されるのではない。

【００６２】例えば、再び図４を参照すれば、２４ビッ
ト／ピクセルを用いたグラフィックアプリケーションが
３２ビットグラフィックシステムにおいて実行されそし
てメモリコントローラ６２、６４、６６及び６８が各々
バイト０、バイト１、バイト２及びバイト３データに対
して動作すると仮定する。同期メモリコントローラシス
テムを用いると、各ピクセルのバイト０−２を書き込む
ためには、合併バッファ６０からのデータ及びバイトイ
ネーブルレジスタ６１からのバイトイネーブルが各サブ
バッファ６０ａ−６０ｄへシフトされる。メモリコント
ローラ６８は、サブバッファ６０ｄから００のバイトイ
ネーブルを受け取り、他のメモリコントローラ６２、６
４及び６６によるメモリアクセス中にアイドル状態に留
まる。メモリコントローラ６８は、他のコントローラが
３バイトのピクセルデータの更新を終了するまでそれ以
上のピクセルデータを自由に受け入れることはできな
い。従って、８個の２４ビットピクセルを書き込むため
には、４つのメモリアクセスを行わねばならない。

【００６３】４回のメモリ参照が必要であることは、図
４を参照して明らかである。第１のメモリアクセスサイ
クルにおいては、ピクセル０及びピクセル１のバイト０
−２がアクセスされる。従って、第１のメモリアクセス
では、メモリ切片９０に対する更新はない。第２のメモ
リアクセスサイクルでは、ピクセル２及びピクセル３の
バイト０−２がアクセスされる。メモリ切片９２に対す
る更新はない。第３のメモリアクセスサイクルにおいて
は、ピクセル４及びピクセル５のバイト０−２がアクセ
スされる。メモリ切片９３に対する更新はない。第４の
メモリサイクルにおいては、ピクセル６及びピクセル７
のバイト０−２がアクセスされる。メモリ切片９１に対
する更新はない。

【００６４】しかしながら、好ましい実施例において
は、全てのメモリコントローラが独立して動作する状態
で、任意の時間にアイドル状態に留まる必要のあるメモ
リコントローラは皆無である。これは、所与のメモリコ
ントローラに対するバイトイネーブルが００に等しいと
きに、メモリコントローラが所与のデータのエントリを
受け取らず、合併バッファ５８からその書き込みバッフ
ァへの新たなデータを自由に受け取るためである。その
結果、各３２ビットピクセルの２４ビットのみが実際に
変更された８個の３２ビットピクセルを書き込むこと
は、３回のメモリアクセスと同等に行うことができる。

【００６５】例えば、図４を再び参照すれば、第１のメ
モリアクセス中に、ピクセル０及びピクセル１のバイト
０−２がアクセスされる。更に、ピクセル２及びピクセ
ル３のバイト１がアクセスされる。第２のメモリアクセ
スにおいて、ピクセル２及びピクセル３のバイト０及び
バイト２がアクセスされ、そしてピクセル４及びピクセ
ル５のバイト０及びバイト２がアクセスされる。第３の
メモリアクセスにおいては、ピクセル４及びピクセル５
のバイト１がアクセスされ、そしてピクセル６及びピク
セル７のバイト０−２がアクセスされる。

【００６６】各３２ビットピクセルの全４バイトより少
ないバイトのアクセスが極めて一般的となる。２４ビッ
トのカラー情報を使用するアプリケーションは、制御情
報をほとんど変更することがなく、従って、ほとんどの
オペレーションは、各３２ビットピクセルの３つのバイ
トのみを読み取り又は書き込みする。あるＲＡＭＤＡＣ
（登録商標）は、２４ビットのカラー情報を２つの１２
ビットバッファへと分割することができ、制御ビット
は、上位又は下位のいずれの１２ビットを表示すべきか
判断する。これら２つの１２ビットフィールドを、それ
らが２つの個別の１６ビットピクセルとしてアクセスで
きるように割り当てできる場合には最良の性能が得られ
るが、この構成は、あるＲＡＭＤＡＣ（登録商標）では
除外されてしまう。しかし、ＲＡＭＤＡＣが、一方の１
２ビットフィールドをビット０−１１に割り当てできそ
して他方の１２ビットフィールドをビット１２−２３に
割り当てできる場合には、いずれかの１２ビットフィー
ルドへのアクセスが各３２ビットピクセルの２バイトの
みへのアクセスしか必要としない。従って、１２ビット
情報の８ピクセルのアクセスは、上記の１６ビットアプ
リケーションを参照して述べたように２つのメモリアク
セスのみで行うことができる。

【００６７】三次元アプリケーションは、Ｚバッファ及
びステンシルバッファを使用する。図３に示すグラフィ
ックコントローラにおいては、各３２ビットのＺ／ステ
ンシルバッファピクセルは、２つのフィールド、即ち８
ビットステンシルフィールド及び２４ビットＺ値フィー
ルドを含む。三次元オペレーションのほとんどは、ステ
ンシルフィールドではなく、Ｚ値フィールドを読み取り
及び書き込むするだけであり、従って、各３２ビットピ
クセルの３つのバイトのみに対して動作する。従って、
Ｚ情報の８ピクセルのアクセスは、図４について述べた
ように３つのメモリアクセスサイクルで達成される。

【００６８】上記のグラフィックシステムは、ビデオメ
モリにおけるピクセルデータの不規則な配列の利点を利
用してビデオバスの利用を高め、ひいては、全グラフィ
ックシステム性能を高めるものである。加えて、ビデオ
メモリの各切片を制御するメモリコントローラを完全に
独立できることにより、あるアプリケーションに対する
グラフィック性能が更に改善される。本発明の好ましい
実施例について述べたが、その概念を組み込んだ他の実
施例も使用できることは当業者に明らかであろう。それ
故、本発明は、ここに開示した実施例に限定されるもの
ではなく、特許請求の範囲のみによって限定されるもの
とする。

【図面の簡単な説明】

【図１】３２ビットグラフィックビデオメモリにおける
８ビットグラフィックピクセルの公知レイアウトを示す
図である。

【図２】本発明により動作するコンピュータシステムを
示す図である。

【図３】図２のコンピュータシステムに使用するグラフ
ィックコントローラを示すブロック図である。

【図４】図３のグラフィックコントローラによって実行
される３２ビットグラフィックアプリケーションにおけ
る８ビットグラフィックピクセルの割り当てを示す図で
ある。

【符号の説明】

２０ コンピュータシステム ２２ 中央処理ユニット（ＣＰＵ） ２４ システムバス ２６ メモリ ２８ 入力／出力（Ｉ／Ｏ）バス ３０ ディスクコントローラ ３２ グラフィックコントローラ ３４ 陰極線管（ＣＲＴ）モニタ ４０ 制御ロジック ４２ レジスタロジック ４４ アドレスジェネレータ ４６ データジェネレータ ４７ 平面マスクレジスタ ５０ 再構成ロジック ５２ ソース回転レジスタ ５７ 合併アドレスレジスタ ５８ 合併バッファ ６０ 書き込みバッファ ６１ バイトイネーブルレジスタ ６３ 書き込み制御ロジック ６５ ビデオバス ７０ ビデオメモリ ７２ ビデオシフトレジスタ ７４ デジタル／アナログコンバータ ７６ カラールックアップテーブル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート エス マックナマラ アメリカ合衆国 マサチューセッツ州 01740ボルトン ホウィットカム ロード 66 (72)発明者 クリストファー シー ジアノス アメリカ合衆国 マサチューセッツ州 01564スターリング パイクス ヒル ロ ード 14 (72)発明者 ジョエル ジェイ マコーマック アメリカ合衆国 カリフォルニア州 94062 ウッドサイド サミット スプリ ングス ロード 480エイ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 グラフィックデータを記憶するためのビ
   デオメモリを有するグラフィックサブシステムで実行さ
   れる複数のグラフィックアプリケーションの性能を改善
   する方法であって、上記グラフィックサブシステムは、
   ピクセル当たり第１のビット数を有するアプリケーショ
   ンをサポートするように構成され、そして上記グラフィ
   ックアプリケーションは、ピクセル当たり複数の第２の
   より少数のビットを用いて実行されるような方法におい
   て、 グラフィックデータの異なるピクセルの対応バイトが上
   記ビデオメモリの異なる同時アクセス可能な位置に記憶
   されるようにピクセルを上記ビデオメモリに記憶する、
   という段階を備えたことを特徴とする方法。
2. 【請求項２】 複数の切片に分けられたメモリに複数の
   ピクセルを記憶する方法であって、各切片は、所定数の
   バイトのピクセルデータを記憶し、上記メモリは、ピク
   セル当たり第１数のバイトを有する第１ピクセルを記憶
   するよう構成され、上記複数のピクセルは、ピクセル当
   たり第２数のバイトを有し、該第２数は上記第１数に等
   しいか又はそれ未満であるような方法において、 第１数のバイトを有する上記第１ピクセルをピクセルデ
   ータの複数のグループに構成し、ピクセルデータの上記
   グループの各々は、上記所定数のバイトのデータより成
   り、そしてピクセルデータの上記グループの各々は、上
   記第１ピクセルの異なるピクセルの対応バイトより成
   り、そして上記第１ピクセルの対応バイトより成るピク
   セルデータのグループが上記複数の切片の異なる切片に
   各々記憶されるようにピクセルデータの上記グループを
   上記複数の切片に割り当てる、という段階を備えたこと
   を特徴とする方法。
3. 【請求項３】 グラフィックプロセッサと、 上記グラフィックプロセッサに接続されたビデオバス
   と、 複数のピクセルデータを記憶するためのメモリとを備
   え、上記ピクセルデータは複数のデータバイトより成
   り、グラフィックデータの異なるピクセルの対応バイト
   は、上記ビデオバスが最大に利用されるように上記ビデ
   オメモリの異なる同時アクセス可能な位置に記憶される
   ことを特徴とする装置。
4. 【請求項４】 上記グラフィックプロセッサに接続さ
   れ、上記ビデオメモリへの次々の書き込みを結合する合
   併バッファと、 上記合併バッファに接続された複数のコントローラとを
   更に備え、これら複数のコントローラの各々は、上記メ
   モリの対応する複数の切片の１つを独立して制御する請
   求項５に記載の装置。
5. 【請求項５】 ピクセルバスに複数のピクセルデータを
   供給する手段と、 ピクセルを供給する上記手段に各々接続された複数のコ
   ントローラであって、上記ピクセルバスからの上記ピク
   セルデータの一部分を記憶する専用のバッファを各々含
   んでいるような複数のコントローラと、 上記複数のコントローラに接続されたメモリであって、
   専用バッファの上記数に対応する複数の切片に分けられ
   たメモリとを備え、各々の切片は、上記専用バッファの
   対応する１つからデータを受け取り、上記切片各々の読
   み取り及び書き込みは、上記複数のコントローラによっ
   て独立して制御されることを特徴とする装置。