JPH0850570A - コンピュータシステム、インテグレーテッドプロセッサ、キャッシュベースのコンピュータシステムのためのスヌープ制御方法 - Google Patents

コンピュータシステム、インテグレーテッドプロセッサ、キャッシュベースのコンピュータシステムのためのスヌープ制御方法

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JPH0850570A
JPH0850570A JP7119486A JP11948695A JPH0850570A JP H0850570 A JPH0850570 A JP H0850570A JP 7119486 A JP7119486 A JP 7119486A JP 11948695 A JP11948695 A JP 11948695A JP H0850570 A JPH0850570 A JP H0850570A
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Abstract

(57)【要約】 【目的】 キャッシュメモリ内の各エントリに対応する
システムメモリの物理的アドレスの進路を追うキャッシ
ュコントローラを含むインテグレーテッドプロセッサを
提供する。 【構成】 アドレスタグおよび状態論理回路（１３０）
は各ライン内の各倍長語に割当てられたダーティビット
および各ラインに割当てられた有効ビットから成る状態
情報を含む。ダーティビットは倍長語がダーティである
かクリーンであるかを示し、有効ビットはラインが有効
であるか無効であるかを示す。キャッシュコントローラ
（１０８）は、メモリサイクルが局部バス（１１２）の
代替バスマスタ（１２２）によって実行されたかどうか
を判断すべく局部バスをモニタするスヌープライトバッ
ク制御回路（１３４）を含む。メモリサイクルの間、コ
ンパレータ回路（１３２）はキャッシュヒットが生じた
かどうかを判断する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明はコンピュータシステムに関
し、より特定的には、キャッシュメモリサブシステムを
使用するコンピュータシステムに関する。この発明はま
たコンピュータシステム内で使用されるインテグレーテ
ッドプロセッサおよびバス転送機構に関する。
【０００２】
【関連技術の説明】キャッシュベースのコンピュータア
ーキテクチャは、典型的にはキャッシュメモリの効率の
よい使用を支持しかつデータコヒーレンシを維持するよ
うに、専用のバス転送機構を伴なう。キャッシュメモリ
は、実効メモリ転送速度を改良し、それに応じてシステ
ム性能を改良すべく、より遅いシステムメモリとプロセ
ッサとの間にコンピュータシステムのメモリ階層に介挿
された高速メモリユニットである。この名前は小さなキ
ャッシュメモリユニットは本質的にはユーザには見え
ず、透明であり、ユーザはより大きなシステムメモリし
か認識しないという事実に言及する。キャッシュはたい
ていはプロセッサの速度に匹敵する速度を有する半導体
記憶装置によって実現される一方、システムメモリはコ
ストの低いより遅い速度の技術を利用する。キャッシュ
概念は、システムメモリの選択されたデータのマイクロ
プロセッサによる起こり得る再使用を、その選択された
データの複写をキャッシュメモリに記憶することによっ
て予想する。
【０００３】キャッシュメモリは典型的には複数のメモ
リセクションを含み、各メモリセクションは２つまたは
それ以上の語のデータのブロックまたは「ライン」を記
憶する。特に普及しているモデル８０４８６マイクロプ
ロセッシングに基づいたシステムでは、１ラインは４つ
の「倍長語」から成る（各倍長語は４つの８ビットバイ
トを含む）。各ラインには、それがシステムメモリのど
のラインの複写かを一意に識別するアドレスタグが結び
つく。新語（もしくは新倍長語または新バイト）の読出
し要求がプロセッサで始まると、それがデータであろう
と命令であろうと、要求された語の複写がキャッシュメ
モリのラインにあるかどうかを判断するためにアドレス
タグ比較がなされる。もしあれば、データは直接キャッ
シュから使用される。この事象はキャッシュリード「ヒ
ット」と呼ばれる。もしなければ、要求された語を含む
ラインはシステムメモリから検索されキャッシュメモリ
に記憶される。要求された語は同時にプロセッサに与え
られる。この事象はキャッシュリード「ミス」と呼ばれ
る。
【０００４】データを検索するためにキャッシュメモリ
を使用することに加えて、プロセッサはまた、システム
メモリの代わりにキャッシュメモリに直接データを書込
み得る。プロセッサがデータをメモリに書込むことを望
めば、データが書込まれるべきラインがキャッシュメモ
リにあるかどうかを判断するためにアドレスタグ比較が
なされる。もしそのラインがキャッシュメモリにあれ
ば、データは直接ラインに書込まれる。この事象はキャ
ッシュ書込「ヒット」と呼ばれる。以下で詳細に説明さ
れるが、多くのシステムにおいてラインのデータ「ダー
ティビット」はその後設定される。ダーティビットはラ
イン内に記憶されたデータがダーティである（つまり、
修正された）ことを示しており、このためラインがキャ
ッシュメモリから削除されるまたは重ね書きされる前
に、修正されたデータはシステムメモリに書込まれなけ
ればならない。
【０００５】データが書込まれるべきラインがキャッシ
ュメモリになければ、ラインはデータがキャッシュに書
込まれるのを可能にするためにシステムメモリからキャ
ッシュメモリに取出されるか、またはデータが直接シス
テムメモリに書込まれるかいずれかになる。この事象は
キャッシュ書込「ミス」と呼ばれる。新データがキャッ
シュメモリに記憶されるときキャッシュメモリから複写
されるまたは重ね書きされるラインは犠牲ブロックまた
は犠牲ラインと呼ばれる。
【０００６】キャッシュメモリが多くの異なった技術に
従って最適化され得る。システム性能および設計複雑性
に影響を及ぼす１局面には、プロセッサまたは代替バス
マスタによって起動される書込みの処理がある。前述し
たように、特定の１つのデータまたは命令コードの２つ
の複写があり、１つはシステムメモリに、二重複写はキ
ャッシュにあるので、システムメモリまたはキャッシュ
メモリいずれかへの書込みの結果２つの記憶ユニット間
でインコヒーレンスになり得る。たとえば、同じデータ
が最初に予め定められたアドレスでキャッシュメモリお
よびシステムメモリ両方に記憶される場合を考慮された
い。プロセッサはそれに続いて書込サイクルを開始し、
新しいデータアイテムを予め定められたアドレスで記憶
すると、キャッシュライト「ヒット」が生じ、プロセッ
サは続けて新しいデータをキャッシュメモリに予め定め
られたアドレスで書込む。データはキャッシュメモリで
修正されるがシステムメモリでは修正されないので、キ
ャッシュメモリおよびシステムメモリはインコヒーレン
トになる。同様に、代替バスマスタを備えるシステムに
おいては、代替バスマスタによるシステムメモリへの書
込サイクルはシステムメモリでデータを修正するがキャ
ッシュメモリでは修正されない。ここでもまたキャッシ
ュメモリおよびシステムメモリはインコヒーレントにな
る。
【０００７】プロセッサ書込みの間のキャッシュメモリ
およびシステムメモリ間のインコヒーレンスはいくつか
の一般的に使用される技術の１つを実施することによっ
て防がれるまたは処理され得る。第１の技術では、「ラ
イトスルー」キャッシュが、キャッシュメモリおよびシ
ステムメモリ両方に同じデータを書込むことによってキ
ャッシュメモリとシステムメモリとの間の一貫性を保証
する。キャッシュメモリおよびシステムメモリの内容は
常に同一であって、このため２つの記憶システムが常に
コヒーレントである。第２の技術では、「ライトバッ
ク」キャッシュが、キャッシュメモリだけに書込み「ダ
ーティ」ビットを設定し、プロセッサによって変更され
たキャッシュエントリを示すことによってプロセッサ書
込みを処理する。「ダーティ」または変更されたキャッ
シュエントリが後に「キャッシュ置換え」の間に置き換
えられるとき、修正されたデータはシステムメモリにラ
イトバックされる。
【０００８】代替バスマスタによる書込動作の間のキャ
ッシュメモリとシステムメモリとの間のインコヒーレン
スはいくぶん異なって処理される。ライトバックキャッ
シングを使用するシステムでは、代替バスマスタがデー
タをシステムメモリに書込もうとするとき、キャッシュ
メモリ内のデータのあるラインが無効にされるべきかシ
ステムメモリにライトバックされるべきかを判断するた
めにさまざまなバスモニタリングまたは「スヌーピン
グ」技術の１つが実現され得る。特に普及している「Ｍ
ＥＳＩ」プロトコルによって特定される１つのそのよう
な技術では、代替バスマスタがデータをシステムメモリ
に書込もうとするとき、キャッシュコントローラはデー
タの対応のラインがキャッシュメモリ内に含まれている
かどうかを判断する。もし対応のラインがキャッシュメ
モリには含まれていなければ、キャッシュコントローラ
によってどんな付加的な動作もなされず、代替バスマス
タによって起動された書込サイクルの完了が可能にな
る。一方、データの対応のラインがキャッシュメモリに
含まれているならば、キャッシュコントローラはデータ
のそのラインがダーティかクリーンかどうかを判断す
る。ラインがクリーンであるならば、ラインはキャッシ
ュコントローラによって無効であると示され、代替バス
マスタからシステムメモリへのデータの転送の完了が可
能になる。修正された（このため最も最新の）データは
今やシステムメモリ内だけに含まれているので（代替バ
スマスタによる書込サイクルの完了後）、データのライ
ンは無効であると示されなければならない。その代わり
にデータのラインがダーティであるならば、スヌープラ
イトバックサイクルがキャッシュコントローラによって
起動され、それは代替バスマスタがシステムバスのマス
タ権を「バックオフ」しかつ解放することを引起こす。
キャッシュコントローラはその後、キャッシュメモリ内
のダーティデータのライン全体がシステムメモリにライ
トバックされることを引起こす。スヌープライトバック
サイクルは、システムメモリにバーストライトサイクル
を実行することによって達成され得る。当業者には周知
であるように、バーストサイクルのデータ位相の間は、
新語（または倍長語）は、アドレス位相を干渉すること
なくいくつかの連続クロックサイクルの各々の間システ
ムメモリに書込まれ得る。（待機状態のない）最も速い
バーストサイクルは第１の語に２つのクロックサイクル
（アドレスに１クロック、対応の語に１クロック）を必
要とし、それに続く語は各連続クロックサイクルで順次
アドレスから戻される。
【０００９】スヌープライトバックサイクルが完了した
後、代替バスマスタはシステムバスのマスタ権を再び得
て、代替バスマスタによる書込サイクルが再び実行され
る。この点で、新データはシステムメモリに書込まれる
ことが可能になる。たとえ代替バスマスタからのデータ
の書込みが全キャッシュライン全体を含まなくてもスヌ
ープライトバックサイクルにより確実にデータコヒーレ
ンシは維持されることに注目されたい。
【００１０】代替バスマスタによる読取動作の間のキャ
ッシュメモリとシステムメモリとの間のインコヒーレン
スは同様に処理される。代替バスマスタはシステムメモ
リからデータを読取ろうとするとき、キャッシュコント
ローラはデータの対応のラインがキャッシュメモリ内に
含まれているかどうかを判断する。対応のラインがキャ
ッシュメモリによって含まれるならば、さらに対応のラ
インがダーティであるならば、スヌープライトバックサ
イクルはキャッシュコントローラによって起動され、そ
れは代替バスマスタがシステムバスのマスタ権をバック
オフしかつ解放することを引起こす。キャッシュコント
ローラはその後キャッシュメモリ内のダーティデータの
全ラインがシステムメモリにライトバックされることを
引起こす。ライトバックサイクルが完了した後、代替バ
スマスタはシステムバスのマスタ権を再び得て、代替バ
スマスタによる読取サイクルが再び起動される。この点
で、システムメモリ内のデータは読取られることが可能
になる。
【００１１】代替バスマスタの読取動作および書込動作
の間にデータコヒーレンシを維持すべく前述されたよう
なスヌープライトバックサイクルが実行されるとき、代
替バスマスタはその所望のデータ転送を実行する前にラ
イトバックサイクルが完了するのを待たなければならな
いのでシステムバスの帯域幅は劣化する。ダーティでな
い語（または倍長語）では、このライトバック動作は不
必要である。ゆえに、代替バスマスタによるメモリサイ
クルの実行に先立ってキャッシュメモリとシステムメモ
リとの間のインコヒーレンスが存在するデータの完全性
を維持するときスヌープライトバック技術が一般的に成
功であるにもかかわらず、システムバスが不必要なバス
トラフィックで占有されているのでコンピュータシステ
ムの帯域幅は制限されるようになる。結果として、全シ
ステム機能は劣化し得る。
【００１２】
【発明の概要】上で略述された問題は、この発明に従っ
たキャッシュされたダーティデータをバーストする機構
を使用するインテグレーテッドプロセッサによって大部
分解決される。一実施例では、ＣＰＵコア、キャッシュ
メモリ、および局部バスインタフェースを介して局部バ
スに結合されたキャッシュコントローラを含むインテグ
レーテッドプロセッサが提供される。インテグレーテッ
ドプロセッサはさらには、システムメモリを局部バスに
結合するためのメモリコントローラ、および外部周辺装
置を局部バスに結合するためのバスインタフェースユニ
ットを含む。キャッシュコントローラは、キャッシュメ
モリ内の各エントリに対応するシステムメモリの物理的
アドレスの進路を追うアドレスタグおよび状態論理回路
を含む。アドレスタグおよび状態論理回路はさらに、各
ラインおよび内の各倍長語（または語）に割当られたダ
ーティビットおよび各ラインに割当てられた有効ビット
から成る状態情報を含む。各倍長語に割当られたダーテ
ィビットは、倍長語がダーティであるかクリーンである
かを示し、各ラインに割当てられた有効ビットはライン
が有効であるか無効であるかを示す。キャッシュコント
ローラはさらには、メモリサイクルが代替バスマスタに
よって局部バスで実行されたかどうかを判断するために
局部バスをモニタするスヌープライトバック制御回路を
含む。代替バスマスタのメモリサイクルの間には、コン
パレータ回路はキャッシュヒットが生じたかどうかを判
断する。キャッシュヒットが生じ１つまたはそれ以上の
ダーティ倍長語が対応のライン内に含まれると、スヌー
プライトバック制御回路は、ダーティと示されるライン
内のそれらの倍長語のみをライトバックするようにスヌ
ープライトバック回路を起動する。ヒットキャッシュラ
イン内に２つまたはそれ以上の倍長語がダーティである
と示されると、スヌープライトバック制御回路は、局部
バスでバースト書込サイクルを実行することによってダ
ーティデータのライトバックを行なう。スヌープライト
バック制御回路は、ダーティ倍長語がたとえ順次的でな
くても指定されたバーストサイクルの間にライン内のど
のダーティ倍長語もライトバックするように構成され
る。インテグレーテッドプロセッサに従えば、スヌープ
ライトバックサイクルが実行されるとき特定のキャッシ
ュライン内のダーティであるそれらの倍長語のみがシス
テムメモリにライトバックされ、順次的でないダーティ
データのライトバックは単一バーストサイクルの間に与
えられる。結果として、インテグレーテッドプロセッサ
は局部バスのトラフィックを低減しそれによってコンピ
ュータシステムの全帯域幅を改良するという効果を奏す
る。
【００１３】概括的にいえば、この発明は、バスに作動
的に結合されたキャッシュメモリ、キャッシュメモリに
結合された処理ユニット、システムメモリ、およびバス
とシステムメモリとに作動的に結合されシステムメモリ
内の記憶および検索を制御するためのシステムメモリコ
ントローラを含むコンピュータシステムを企図する。コ
ンピュータシステムはさらにはバスに結合された代替バ
スマスタデバイスを含み、代替バスマスタデバイスはバ
ス上でメモリサイクルを実行することができる。キャッ
シュコントローラはキャッシュメモリとバスとに作動的
に結合されキャッシュメモリ内のデータの記憶および検
索を制御する。キャッシュコントローラは、キャッシュ
メモリ内に記憶された複数のラインのデータを示す複数
のラインアドレスを記憶することができかつ各ラインに
関連の複数のダーティビットを記憶することができるタ
グ論理回路を含む。別々のダーティビットが各ライン内
のデータの別々の倍長語に対応する。キャッシュコント
ローラはさらには、キャッシュメモリ内に記憶されたダ
ーティデータのシステムメモリへのライトバックを制御
するためのスヌープ制御回路を含み、そのスヌープ制御
回路は、複数のダーティビットの状態に基づいて所与の
ラインのダーティである選択された倍長語をライトバッ
クすることができる。
【００１４】この発明はさらには、ＣＰＵコア、バスに
作動的に結合されたキャッシュメモリ、バスに作動的に
結合されシステムメモリ内のデータの記憶および検索を
制御するためのシステムメモリコントローラ、およびバ
スに結合された代替バスマスタデバイスを含むインテグ
レーテッドプロセッサを企図する。代替バスマスタデバ
イスはバス上でメモリサイクルを実行することができ
る。キャッシュコントローラは、キャッシュメモリとバ
スとに作動的に結合され、キャッシュメモリ内のデータ
の記憶および検索を制御する。キャッシュコントローラ
は、キャッシュメモリ内に記憶された複数のラインのデ
ータを示す複数のラインアドレスを記憶することができ
かつ各ラインに関連の複数のダーティビットを記憶する
ことができるタグ論理回路を含む。別々のダーティビッ
トは各ライン内のデータの別々の倍長語に対応する。キ
ャッシュコントローラはさらには、キャッシュメモリ内
に記憶されたダーティデータのシステムメモリへのライ
トバックを制御するためにスヌープ制御回路を含み、ス
ヌープ制御回路は、複数のダーティビットの状態に基づ
いて所与のラインのダーティである選択された倍長語を
ライトバックすることができる。
【００１５】この発明は最終的には、キャッシュベース
のコンピュータシステムのためのスヌープ制御方法を企
図し、この方法はキャッシュメモリ内の複数のラインの
データを示す複数のラインアドレスを記憶するステップ
と、各ラインに関連の複数のダーティビットを記憶する
ステップとを含み、別々のダーティビットが各ライン内
のデータの各倍長語に対応し、さらにメモリサイクルを
起動し代替バスマスタからシステムメモリにデータを転
送するステップを含む。その方法は、さらにはキャッシ
ュコントローラ内のメモリサイクルを検出するステップ
と、対応のラインがキャッシュメモリ内にあるかどうか
を判断するステップと、対応のライン内の１つまたはそ
れ以上のダーティ倍長語をシステムメモリにライトバッ
クするステップとを含む。
【００１６】この発明の他の目的および利点は、以下の
詳しい説明および添付図面を参照すると明らかになるで
あろう。
【００１７】この発明はさまざまな修正および代替の形
態の余地があるが、その特定の実施例は、図面において
一例として示されており、ここに詳しく説明される。し
かしながら、図面およびその説明はこの発明を開示され
た特定の形態に限定することを意図されておらず、この
発明は前掲の特許請求の範囲によって規定されるこの発
明の精神および範囲内にあるすべての修正、均等物およ
び変更を含むことが意図されることを理解されたい。
【００１８】
【発明の詳しい説明】図面を参照して、図１は、この発
明が適合されたコンピュータシステム１００のブロック
図である。インテグレーテッドプロセッサ１０１は、キ
ャッシュメモリ１０６とキャッシュコントローラ１０８
とに結合されたＣＰＵコア１０２を含む。ＣＰＵコア１
０２、キャッシュメモリ１０６、およびキャッシュコン
トローラ１０８は、局部バスインタフェース１０９を介
して局部バス１１２に結合される。インテグレーテッド
プロセッサ１０１はさらには、バスインタフェースユニ
ット１１０、インテグレーテッド周辺装置１１１、およ
び局部バス１１２と局部バスインタフェース１０９とを
介してＣＰＵコア１０２に結合されたメモリコントロー
ラ１１６を含む。バスインタフェースユニット１１０は
外部システムバス１２０と局部バス１１２との間にイン
タフェースを提供する。外部システムメモリ１１４は、
メモリコントローラ１１６を介して局部バス１１２に結
合される。代替バスマスタ１２２は最終的にシステムバ
ス１２０に結合されて示されている。
【００１９】その示された形態では、コンピュータシス
テム１００は、単一プロセッサ、単一キャッシュアーキ
テクチャを実現する。しかしながら、この発明はマルチ
プロセッサおよび／またはマルチキャッシュシステムに
適合され得ることを理解されたい。さまざまな他の装置
がシステムバス１２０に結合され得ることをさらに理解
されたい。
【００２０】システムバス１２０は、ＣＤ−ＲＯＭユニ
ットおよびローカルエリアネットワーク（ＬＡＮ）装置
などの周辺装置をインテグレーテッドプロセッサ１０１
の内部構成要素に結合するためのどんな適切なバスであ
ってもよい。例示の周辺バス規格は、ＩＳＡ（工業規格
アーキテクチャ）バス、ＥＩＳＡ（拡張工業規格）バス
およびＰＣＩ（周辺接続インタフェース）バスを含む。
バスインタフェースユニット１１０は、システムバス１
２０と局部バス１１２との間のインタフェースを提供す
る。
【００２１】ＣＰＵコア１０２は、予め定められた命令
セットを実現するデータ処理ユニットである。例示の処
理ユニットは、モデル８０３８６および８０４８６のマ
イクロプロセッサを含む。
【００２２】キャッシュコントローラ１０８は、処理ユ
ニット１０２とキャッシュメモリ１０６と局部バス１１
２との間のデータの転送を統制しかつ管理する。好まし
い形態では、処理ユニット１０２、キャッシュメモリ１
０６、およびキャッシュコントローラ１０８は、コンピ
ュータシステム１００において最大持続性能を提供する
ように同時に動作する。
【００２３】局部バス１１２は、予め定められたビット
幅を有し、インテグレーテッドプロセッサの１次バスで
ある。システムメモリ１１４は、予め定められた大きさ
の物理的メモリであってＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）とともに実現され得る。メモリコン
トローラ１１６は、局部バス１１２とシステムメモリ１
１４との間で通信するデータ、アドレス、および制御信
号の転送を制御しかつ統制する。
【００２４】インテグレーテッド周辺装置１１１は、イ
ンテグレーテッドプロセッサ１０１の一体部分として組
込まれたさまざまな考えられる周辺装置を示す。典型的
な周辺装置は、ＤＭＡコントローラ、割込コントロー
ラ、およびタイマを含む。
【００２５】バスマスタ１２２は、さまざまなバスマス
タデバイスを示す。典型的な代替バスマスタは、ディス
クドライブ、ＣＤ ＲＯＭユニット、およびローカルエ
リアネットワーク（ＬＡＮ）デバイスを含む。
【００２６】アドレスタグおよび状態情報はキャッシュ
メモリ１０６の各ラインと関連する。アドレスタグはキ
ャッシュメモリ１０６内の各エントリに対応するシステ
ムメモリ１１４の物理的アドレスを示す。この実施例で
はキャッシュメモリ１０６内の各エントリはデータのラ
インを記憶することができる。データのラインは４つの
倍長語から成る（各倍長語は３２ビットを含む）。しか
しながら、ラインはシステムに依存していかなる数の語
または倍長語をも含み得ることが理解される。さらに倍
長語はいかなる数のビットからも成り得ることが理解さ
れる。
【００２７】状態情報は有効ビットおよび１組のダーテ
ィビットを含む。別々のダーティビットは各ライン内の
各倍長語に割当てられる。有効ビットは予め定められた
キャッシュラインが有効キャッシュデータを含むかどう
かを示す一方、ダーティビットは各キャッシュライン内
の各倍長語の書込状態を識別する。無効の状態では、対
応のキャッシュメモリエントリに有効データはない。有
効かつクリーンな状態では、キャッシュメモリエントリ
はシステムメモリ１１４と一致するデータを含む。有効
かつダーティな状態では、キャッシュメモリエントリは
システムメモリ１１４とは一致しない有効データを含
む。典型的には、ダーティな状態はキャッシュメモリエ
ントリが書込動作によって変更されるときに結果として
生じる。
【００２８】キャッシュコントローラ１０８は、アドレ
スタグおよび状態情報を含みかつ管理するアドレスタグ
および状態論理回路１３０、キャッシュヒットが生じた
かどうかを判断するためのコンパレータ回路１３２、な
らびにキャッシュメモリ１０６内のダーティデータのラ
イトバックを制御するスヌープライトバック回路１３４
を含む。キャッシュコントローラ１０８はさまざまな読
取り、書込み、更新、無効化、コピーバック、およびフ
ラッシュ動作などの周知のキャッシング機能を制御する
ために付加的な従来の回路を含み得ることは当業者によ
って理解されるであろう。そのような回路はさまざまな
特定の回路構成を使用して実現され得る。そのような特
定の回路構成の例示は、１９９２年２月２５日にルービ
ンフェルド（Ｒｕｂｉｎｆｅｌｄ）に与えられた米国特
許第５，０９１，８７５号、および１９９２年２月２５
日にサックス（Ｓａｃｈｓ）らに与えられた米国特許第
５，０９１，８７６号を含む既知の先行技術の多くの刊
行物に見出される。
【００２９】前述のように、キャッシュメモリ１０６内
のデータの各ラインはデータの４つの倍長語を伴なう。
アドレスタグおよび状態論理回路１３０は、キャッシュ
メモリ１０６内の各ラインエントリに対応するシステム
メモリ１１４の物理的アドレスを示し、さらにデータの
各ラインに関連の１組のダーティビットおよび有効ビッ
トを記憶する。別々のダーティビットは各ライン内のデ
ータの各倍長語に与えられる。以下からよりよく理解さ
れるように、スヌープライトバック制御回路１３４は、
代替バスマスタにより局部バス１１２上で実行するサイ
クルをモニタしかつメモリサイクル（すなわち、読取ま
たは書込サイクル）の起動を検出する。そのようなサイ
クルは代替バスマスタ１２２によってまたはインテグレ
ーテッド周辺装置１１１によって（すなわち、ＤＭＡコ
ントローラとして構成された場合）起動され得ることに
注目されたい。代替バスマスタによって起動されたメモ
リサイクルが局部バス１１２上で検出されると、さらに
対応の有効ラインがキャッシュメモリ１０６内に存在す
ると、スヌープライトバック制御回路１３４はキャッシ
ュメモリ１０６の対応のライン内のダーティ倍長語のラ
イトバックを引起こす。データのライン全体のライトバ
ックではなく、スヌープライトバック制御回路１３４は
ダーティであるライン内のそれらの倍長語のみがシステ
ムメモリ１１４にライトバックされることを引起こすこ
とに注目されたい。好ましい実施例では、特定のライン
内のダーティ倍長語が誤整列されているとしても、スヌ
ープライトバック制御回路１３４はバーストライトサイ
クルをシステムメモリ１１４に実行し、順次的でないダ
ーティ倍長語をシステムメモリ１１４にバーストする。
これは以下からよりよく理解され得る。
【００３０】図２−４は、代替バスマスタ１２２による
書込動作が生じる（すなわち、代替バスマスタ１２０か
らシステムメモリ１１４にまたはその逆でデータを転送
する）ときのコンピュータシステム１００内のデータの
流れを示すブロック図である。データの流れはインテグ
レーテッド周辺装置１１１がバスマスタデバイスである
場合と同様であることに注目されたい。以下で詳しく述
べられるように、そのような動作の間に生じる特定のデ
ータ転送は、キャッシュメモリ１０６内のデータの状態
（すなわち、クリーン、ダーティ、無効）に依存する。
キャッシュメモリの特定のライン内のある倍長語はダー
ティであり、かつキャッシュヒットが生じると、ダーテ
ィであるライン内の倍長語のみがシステムメモリ１１４
にライトバックされる。
【００３１】図２を参照して、代替バスマスタ１２２が
データのライン４００をシステムメモリ１１４のメモリ
領域４１０に書込むことを望む状況の書込動作が示され
ている。この例では、ライン４００は４つの倍長語
「Ａ」、「Ｂ」、「Ｃ」および「Ｄ」からなり、メモリ
領域４１０は４つのアドレス位置「Ｗ」、「Ｘ」、
「Ｙ」、および「Ｚ」から成る。書込動作が起動される
と、サイクルはスヌープライトバック制御回路１３４に
よって検出され、キャッシュメモリ１０６はライン４０
０が書込まれるべきメモリ領域４１０に対応のデータの
ラインを含むかどうかを判断するように（すなわち、局
部バス１１２上のラインアドレスをアドレスタグおよび
状態論理回路１３０内のアドレスタグと比較することに
よって）比較回路１３２によってアドレスタグ比較が行
なわれる。キャッシュメモリ１０６が対応のラインを含
まないならば、キャッシュミスが生じ、データのライン
４００はシステムメモリ１１４に転送される。このデー
タ転送は典型的には、システムバス１１２上で単一バー
スト書込サイクルを実行し、倍長語「Ａ」、「Ｂ」、
「Ｃ」、および「Ｄ」をアドレス位置「Ｗ」、「Ｘ」、
「Ｙ」、および「Ｚ」それぞれに書込むことによって達
成される。しかしながら、別々に倍長語を転送するよう
に別々の書込サイクルが実行され得ることに注目された
い。この状況のキャッシュメモリ１０６はメモリ領域４
１０に対応のラインを含まないので、データインコヒー
レンシはデータの転送の実行の前、またはその完了後に
存在しない。ゆえに、キャッシュメモリ１０６内でデー
タの状態を変更するまたはデータをライトバックする必
要はない。代替バスマスタ１２２が単一の倍長語をシス
テムメモリ１１４に書込むと同様の動作が生じることに
注目されたい。
【００３２】図３は、「クリーン」なデータに対するキ
ャッシュ「ヒット」がＤＭＡ書込動作の間にキャッシュ
メモリ１０６内で生じるときに行なわれる同様のデータ
転送を示す。代替バスマスタ１２２はライン４００内の
単一倍長語またはライン４００内のいくつかの倍長語
（すなわち、倍長語「Ａ」、「Ｂ」、「Ｃ」、および
「Ｄ」の任意の１つまたはそれ以上）を転送するように
サイクルを実行し得ることに注目されたい。前述のよう
に、キャッシュメモリ１０６が代替バスマスタ１２２が
データを転送するシステムメモリ１１４のメモリ領域４
１０に対応の関連のライン４２０を含むとき、キャッシ
ュ「ヒット」が生じる。「ヒット」ライン４２０はシス
テムメモリ１１４のメモリ領域４１０内に記憶された対
応のデータと同一のデータを含むならばそれはクリーン
である。すなわち、その構成要素倍長語「Ｅ」、
「Ｆ」、「Ｇ」、および「Ｈ」がアドレス位置「Ｗ」、
「Ｘ」、「Ｙ」、および「Ｚ」それぞれ内に記憶された
倍長語にすべて等しいならば、ライン４２０はクリーン
である。図面に示されているように、そのようなＤＭＡ
書込みがキャッシュのクリーンなデータで生じると、対
応してバスインタフェースユニット１１０を介して局部
バス１１２に転送されるシステムバス１２０上での書込
サイクル（すなわち、単一書込みまたはバースト書込
み）の実行にによって、ライン４００はメモリ領域４１
０に書込まれる。前述の図２の転送と同様に、選択され
た倍長語「Ａ」、「Ｂ」、「Ｃ」、および／または
「Ｄ」は対応のアドレス位置「Ｗ」、「Ｘ」、「Ｙ」、
および「Ｚ」それぞれに書込まれる。しかしながら、こ
の場合には、キャッシュメモリ１０６内にあるライン４
２０はもはや最も最新の情報を含めない（すなわちメモ
リ領域４１０に転送されたの倍長語「Ａ」、「Ｂ」、
「Ｃ」、および「Ｄ」の１つまたはそれ以上は新しい有
効データになっている）。結果として、アドレスタグお
よび状態論理回路１３０はライン４２０を無効にする。
【００３３】ライン４２０内の倍長語「Ｅ」、「Ｆ」、
「Ｇ」、および「Ｈ」の１つまたはそれ以上がアドレス
タグおよび状態論理回路１３０によってダーティである
と示される場合のコンピュータシステム１００の動作が
次で考慮される。当業者には理解されるように、システ
ムメモリ１１４を更新することなく倍長語がＣＰＵコア
１０２からキャッシュメモリ１０６に書込まれると、ラ
イン４２０内の倍長語はアドレスタグおよび状態論理回
路１３０によってダーティであると以前に示されていて
もよい。
【００３４】図４は、代替バスマスタ１２２がデータの
ライン４００（またはその選択された倍長語）をシステ
ムメモリ１１４に書込もうと試みキャッシュ「ヒット」
がキャッシュメモリ１０６内の対応の「ダーティ」デー
タを伴って生じるときに行なわれるデータ転送を示す。
そのような状況が生じると、スヌープライトバック制御
回路１４０は代替バスマスタ１２０が局部バス１１２の
マスタ権を（すなわち、バスインタフェースユニット１
１０を介して）「バックオフ」しかつ解放することを引
起こす。スヌープライトバック制御回路１４０はその後
ダーティと示されているキャッシュメモリ１０６のライ
ン４２０内の倍長語「Ｅ」、「Ｆ」、「Ｇ」、および
「Ｈ」のいずれかが、システムメモリ１１４のメモリ領
域４１０の対応の位置にライトバックされることを引起
こす。もし１つより多い倍長語がダーティであると示さ
れれば、ライン４２０のダーティな倍長語のシステムメ
モリ１１４へのライトバックは好ましくはバースト転送
サイクルを実行することによって達成される。以下で詳
しく述べられるように、ライン４２０のダーティな倍長
語が誤整列されるか順次的でなくてもそのようなバース
トサイクルは実行される。システムメモリ１１４へのラ
イトバックに続いて、キャッシュメモリ１０６内のライ
ン４２０が無効であると示され、代替バスマスタ１２０
はその所望のデータ転送を行なうことが可能となる。ス
ヌープライトバックサイクルに従って、データコヒーレ
ンシは維持される。図５は、キャッシュコントローラ１
０８の動作を示すフロー図である。ステップ３０２の間
に局部バス１１２のサイクルがスヌープライトバック制
御回路１３４によって検出されると、ステップ３０４の
間にキャッシュタグ比較動作が行なわれる。ステップ３
０６によって判断されるように、有効ラインへのキャッ
シュヒットが生じると、いずれかのダーティな倍長語が
ヒットライン内に存在するかどうかが判断される（ステ
ップ３０８）。もしヒットキャッシュライン内にダーテ
ィな倍長語が存在しなければ、ステップ３１０の間にラ
インは無効にされる。一方では、１つまたはそれ以上の
ダーティな倍長語がライン内に存在すれば、ステップ３
１２の間に個々のダーティな倍長語はシステムメモリ１
１４に書込まれる。それに続いて、ステップ３１０の間
にキャッシュラインは無効にされる。キャッシュコント
ローラ１０８は、局部バス１１２で実行するサイクルが
書込サイクルであるときだけステップ３１０の間に特定
のヒットキャッシュラインを無効にするように構成され
得る（すなわち、代替バスマスタによって実行される局
部バスサイクルが読取サイクルであればヒットキャッシ
ュラインは必ずしも無効にされ得ない）ことに注目され
たい。
【００３５】図６は、キャッシュメモリ１０６内の順次
的でないダーティな倍長語のライトバック動作の間にア
サートされる、局部バス１１２上の、さまざまな信号を
示すタイミング図である。たとえばもし倍長語「Ｅ」お
よび「Ｇ」をシステムメモリ１１４にライトバックする
ようにスヌープライトバック動作が実行されれば（すな
わち図４）、バーストサイクルがスヌープライトバック
制御回路１３４によって実行される。アドレスストロー
ブ信号ＡＤＳ♯のアサーション時に、バーストライトサ
イクルが起動される。最初に、局部バースト１１２のア
ドレッシングラインは倍長語「Ｅ」のアドレスに対応す
る値で駆動される。メモリコントローラ１１６は倍長語
「Ｅ」を受取ったとき、それはＢＲＤＹ♯信号をアサー
トする。それに続いて、スヌープライトバック制御回路
１３４は倍長語「Ｇ」のアドレスに対応する値で局部バ
ス１１２のアドレッシングラインを駆動し、同時にＢＬ
ＡＳＴ♯信号をアサートし倍長語「Ｇ」の転送が行なわ
れるときメモリコントローラ１１６にサイクルが完了す
ることを知らせる。メモリコントローラ１１６は倍長語
を受取ると再びＢＲＤＹ♯信号をアサートする。メモリ
コントローラ１１６は、信号ＢＲＤＹ♯をアサートする
に先立って局部バス１１２のアドレスラインをリサンプ
リングしまたは検出し、倍長語アドレスが変化したかど
うかを判断し、順次的でない倍長語を特定するように、
構成されなければならないことに注目されたい。一実施
例では、メモリコントローラ１１６は順次的でない倍長
語がライトバックされているかどうかを判断するために
所与のバーストライトバックサイクルの起動後アドレッ
シングラインの２つの下位オーダビットをリサンプリン
グすればよい。メモリコントローラ１１６は、アドレス
信号が所与のバーストサイクルの間に変化しないなら
ば、通常のバースト順序付けをとるようにさらに構成さ
れ得る。
【００３６】キャッシュコントローラ１０８は、コンピ
ュータ補助の設計具を使用することによって、順次的な
論理回路に低減され得る。典型的なコンピュータ補助の
設計具は、行動言語ベリログ（Ｖｅｒｉｌｏｇ）および
ＶＨＳＩＣハードウェア記述言語を含む。
【００３７】この発明はさまざまな他のバス転送技術お
よび代替のシステム構成に関連して実現され得ることに
注目されたい。たとえば、この発明は非パイプライン技
術またはパイプライン技術いずれかを使用するシステム
と関連して実現され得る。同様には、この発明はマルチ
プロセッサシステムおよび／またはマルチキャッシュシ
ステム内で実現され得る。
【００３８】一旦上述の開示が十分に理解されるとさま
ざまな変形および修正が当業者には明らかになるであろ
う。たとえば、キャッシュメモリ内に予め規定されたラ
インを含む語の数は、この発明の精神および範囲から離
れることなしに変更され得る。前掲の特許請求の範囲は
すべてのそのような変形および修正が組込まれ得ること
が意図されている。
【図面の簡単な説明】
【図１】この発明に従ったキャッシュコントローラを使
用するインテグレーテッドプロセッサを含むコンピュー
タシステムのブロック図である。
【図２】代替バスマスタによる書込サイクルの発生のと
きの図１のコンピュータシステム内のデータの流れを示
すブロック図である。
【図３】代替バスマスタによる書込サイクルの発生のと
きの図１のコンピュータシステム内のデータの流れを示
すブロック図である。
【図４】代替バスマスタによる書込サイクルの発生のと
きの図１のコンピュータシステム内のデータの流れを示
すブロック図である。
【図５】図１のキャッシュコントローラの動作を示すフ
ロー図である。
【図６】順次的でないキャッシュされたダーティデータ
をシステムメモリにバーストするようにスヌープライト
バック制御回路によって実行されるバーストサイクルを
示すタイミング図である。
【符号の説明】
１００ コンピュータシステム １０２ ＣＰＵコア １０６ キャッシュメモリ １０８ キャッシュコントローラ １１４ システムメモリ １１６ メモリコントローラ １２０ システムバス １２２ 代替バスマスタ １３２ コンパレータ回路 １３４ スヌープライトバック制御回路

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムであって、 データ信号を転送することができるバスと、 前記バスに作動的に結合されたキャッシュメモリと、 前記キャッシュメモリに結合された処理ユニットと、 システムメモリと、 前記バスと前記システムメモリとに作動的に結合され、
    前記システムメモリ内の記憶および検索を制御するため
    のシステムメモリコントローラと、 前記バスに結合された代替バスマスタデバイスとを含
    み、前記代替バスマスタデバイスは前記バス上でメモリ
    サイクルを実行することができ、さらに、 前記キャッシュメモリと前記バスとに作動的に結合さ
    れ、前記キャッシュメモリ内のデータの記憶および検索
    を制御するためのキャッシュコントローラを含み、前記
    キャッシュコントローラは、 前記キャッシュメモリ内に記憶された複数のラインのデ
    ータを示す複数のラインアドレスを記憶することができ
    かつ各ラインに関連の複数のダーティビットを記憶する
    ことができるタグ論理回路を含み、別々のダーティビッ
    トが各ライン内のデータの別々の倍長語に対応し、さら
    に、 前記キャッシュメモリ内に記憶されたダーティデータの
    前記システムメモリへのライトバックを制御するための
    スヌープ制御回路を含み、前記スヌープ制御回路は前記
    複数のダーティビットの状態に基づいて所与のラインの
    ダーティである選択された倍長語をライトバックするこ
    とができる、コンピュータシステム。
  2. 【請求項２】 前記代替バスマスタデバイスは、ＤＭＡ
    コントローラである、請求項１に記載のコンピュータシ
    ステム。
  3. 【請求項３】 前記代替バスマスタデバイスはバスブリ
    ッジである、請求項１に記載のコンピュータシステム。
  4. 【請求項４】 前記スヌープ制御回路は、前記代替バス
    マスタの前記メモリサイクルに応答して前記キャッシュ
    メモリ内に記憶されたデータのヒットラインを無効にす
    る、請求項１に記載のコンピュータシステム。
  5. 【請求項５】 前記キャッシュメモリ内に記憶された前
    記ダーティデータの前記システムメモリへの前記ライト
    バックは、選択されたデータが前記所与のバーストサイ
    クルの間に前記代替バスマスタから前記システムメモリ
    に転送された後に生じる、請求項１に記載のコンピュー
    タシステム。
  6. 【請求項６】 前記キャッシュメモリ内に記憶された前
    記ダーティデータの前記システムメモリへのライトバッ
    クは、前記システムメモリへのバースト書込サイクルの
    間に完了する、請求項１に記載のコンピュータシステ
    ム。
  7. 【請求項７】 前記キャッシュコントローラは前記所与
    のライン内の順次的でない倍長語を選択的にライトバッ
    クするように構成される、請求項１に記載のコンピュー
    タシステム。
  8. 【請求項８】 インテグレーテッドプロセッサであっ
    て、 ＣＰＵコアと、 前記ＣＰＵコアに作動的に結合され、データ信号を転送
    することができるバスと、 前記バスに作動的に結合されたキャッシュメモリと、 前記バスに作動的に結合され、システムメモリ内のデー
    タの記憶および検索を制御するためのシステムメモリコ
    ントローラと、 前記バスに結合された代替バスマスタデバイスとを含
    み、前記代替バスマスタデバイスは前記バス上でメモリ
    サイクルを実行することができ、さらに、 前記キャッシュメモリと前記バスとに作動的に結合さ
    れ、前記キャッシュメモリ内のデータおよび記憶および
    検索を制御するためのキャッシュコントローラを含み、
    前記キャッシュコントローラは、 前記キャッシュメモリ内に記憶された複数のラインのデ
    ータを示す複数のラインアドレスを記憶することができ
    かつ各ラインに関連の複数のダーティビットを記憶する
    ことができるタグ論理回路を含み、別々のダーティビッ
    トは各ライン内のデータの別々の倍長語に対応し、さら
    に、 前記キャッシュメモリ内に記憶されたダーティデータの
    前記システムメモリへのライトバックを制御するための
    スヌープ制御回路を含み、前記スヌープ制御回路は前記
    複数のダーティビットの状態に基づいて所与のラインの
    ダーティである選択された倍長語をライトバックするこ
    とができる、インテグレーテッドプロセッサ。
  9. 【請求項９】 前記代替バスマスタデバイスは、ＤＭＡ
    コントローラである、請求項８に記載のインテグレーテ
    ッドプロセッサ。
  10. 【請求項１０】 前記代替バスマスタデバイスはバスブ
    リッジである、請求項８に記載のインテグレーテッドプ
    ロセッサ。
  11. 【請求項１１】 前記スヌープ制御回路は、前記代替バ
    スマスタの前記メモリサイクルに応答して前記キャッシ
    ュメモリ内に記憶されたデータのヒットラインを無効に
    する、請求項８に記載のインテグレーテッドプロセッ
    サ。
  12. 【請求項１２】 前記キャッシュメモリ内に記憶された
    前記ダーティデータの前記システムメモリへの前記ライ
    トバックは、選択されたデータが前記所与のバーストサ
    イクルの間に前記代替バスマスタデバイスから前記シス
    テムメモリに転送された後に生じる、請求項８に記載の
    インテグレーテッドプロセッサ。
  13. 【請求項１３】 前記キャッシュメモリ内に記憶された
    前記ダーティデータの前記システムメモリへのライトバ
    ックは、前記システムメモリへのバースト書込サイクル
    の間に完了する、請求項８に記載のインテグレーテッド
    プロセッサ。
  14. 【請求項１４】 前記キャッシュコントローラは、前記
    所与のライン内の順次的でない倍長語を選択的にライト
    バックするように構成される、請求項８に記載のインテ
    グレーテッドプロセッサ。
  15. 【請求項１５】 キャッシュベースのコンピュータシス
    テムのためのスヌープ制御方法であって、 キャッシュメモリ内の複数のラインのデータを示す複数
    のラインアドレスを記憶するステップと、 各ラインに関連の複数のダーティビットを記憶するステ
    ップとを含み、別々のダーティビットは各ライン内のデ
    ータの各倍長語に対応し、さらに、 メモリサイクルを起動し、データを代替バスマスタから
    システムメモリに転送するステップと、 キャッシュコントローラ内の前記メモリサイクルを検出
    するステップと、 対応するラインが前記キャッシュメモリ内にあるかどう
    かを判断するステップと、 前記対応のライン内の１つまたはそれ以上のダーティ倍
    長語を前記システムメモリに選択的にライトバックする
    ステップとを含む、キャッシュベースのコンピュータシ
    ステムのためのスヌープ制御方法。
  16. 【請求項１６】 選択的にライトバックする前記ステッ
    プは、順次的でないダーティ倍長語をライトバックする
    ステップを含む、請求項１５に記載のスヌープ制御方
    法。
  17. 【請求項１７】 前記対応のラインを無効にするステッ
    プをさらに含む、請求項１５に記載のスヌープ制御方
    法。
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