JPH08507411A - フラッシュ・メモリー・システムとその製造方法およびその利用 - Google Patents

Abstract

(57)【要約】 ＮチャンネルＳＮＯＳまたはＳＯＮＯＳタイプのメモリー・アレイ（１００）は、消去された状態では、供給電圧Ｖ_ccよりも低い負の、空乏層形しきい値をとり、プログラムされた状態では正のしきい値をとる、プログラム可能なメモリー状態をもつ。読出し動作中は、供給電圧Ｖ_ccがドレイン（１６）に与えられ、Ｖ_cc−Ｖ_{ds sat}よりも低い正の電圧Ｖ_rがソース（１４）に与えられる。ここで、Ｖ_{ds sat}はデバイスの飽和電圧である。読出し動作中には、基板（１１）に基準電圧を与えることもできる。選択されたデバイスは、ゲート（１２）にＶ_rが与えられ、一方選択されないデバイスは、ゲート（１２）に接地電位または基板の電位Ｖ_ssが与えられる。

Description

【発明の詳細な説明】 フラッシュ・メモリー・システムとその製造方法およびその利用発明の背景 １．発明の分野 本発明は、不揮発性誘電体メモリー・セル・デバイスの改良とそのようなデバ イスを動作させる方法に関するもので、更に特定すれば、拡大可能な不揮発性誘 電体メモリー・セル・デバイスの構造およびそこに使用されるバイアス回路の改 良に関し、さらに、不揮発性誘電体メモリー・セルを読んだり、消したり、また はプログラムしたりするときに、擾乱条件を減少させる方法に関する。 ２．関連する背景 誘電体が、電界効果トランジスタ（ＦＥＴ）デバイスのチャンネルとゲートの 間に電界をつくるように配置されたタイプの不揮発性メモリー・セルには、興味 が高まっている。そのようなメモリー・セルでは、さまざまな保持機構が、異な る、既知の誘電体材料により提供されるが、一般に、さまざまな物理的または電 気的変化は、セル誘電体に選択的にプログラムされ、そのセルが呼ばれたときに メモリー・トランジスタのチャンネルの電流を制御する電界をつくる。通常、個 々のメモリー・セルは、通常の読出し動作電圧よりもはるかに高い、特定のプロ グラム電圧を、セル・トランジスタのゲートとソース、ドレイン、および基板の 間に印加することによりプログラムされ、そして消去される。一旦セルがプログ ラムされると、チャンネルに誘起される電流は、誘電体によりつくられる電界に よって測定可能な大きさで影響を受け、さまざまな既知の検知技術により検知さ れ、論理１か論理０として認識される。 従来の技術によるセルが経験した主な問題点の一つは、いわゆる“読出し擾乱 ”条件である。“擾乱”とは、セルのデータの質が悪化したり、又は、ある場合 には、誘電体に保持されているデータが実際に変化する条件のことである。擾乱 はメモリー・アレイがアドレスされるときにはいつでも起こり得るが、擾乱条件 は第一義的にはセルが読み出されるときに起きる。読出し擾乱効果は、ある特定 のセルについて、それぞれの読出し事象に対しては一般的にわずかなものである が、しかし、過去においては、読出し事象が、累積的に、セルの誘電体材料に保 持された情報を変化させるように慟き、消去されたセルがあたかもプログラムさ れたように見え、又は、プログラムされたセルがあたかも消去されたように見え ると言う結果になった。この比率の擾乱状態は、どんなセルでも読み出される回 数が制限されるので、セルまたはセルが使用されたアレイを、大部分は使用不能 なものにする。 擾乱状態の影響は、一般的には、アドレスされる特定のセルだけでなく、メモ リー・アレイの中でもっと広く広がる。大部分のメモリー・アレイ構造の中のメ モリー・セルは、共通の接続ラインを共有するので、アドレスされた特定のセル を読み出す読出し電圧はしばしば、隣接するセルおよび近隣のセルの少なくとも いくつかの要素にも印加される。これらの不要な電圧は、又、アドレスされない セルにも同様に、読出し擾乱問題をつくる傾向にある。 いくつかの応用例では、これらの読出し擾乱問題を処理するために、それぞれ のメモリー・セルに複数のトランジスタを採用して、特に共通の接続ラインが使 用されるときに、セルのメモリー・トランジスタを、意図しない電圧から孤立さ せるようにしてきた。典型的な多重トランジスタ配置例では、それぞれのメモリ ー・セルは三個のトランジスタをもち、絶縁用トランジスタがメモリー・トラン ジスタの上下両側についている。実際、上部の絶縁用トランジスタは、典型的に は、メモリー・セル・トランジスタがアドレスされたときに、メモリー・セル・ トランジスタ自身のゲートから選択電圧を絶縁するために使用され、読出し擾乱 事象の可能性を最小限に押さえる。 電圧絶縁のために多重トランジスタが広く使用されているけれども、最近、単 一セルの不揮発性誘電体メモリー・アレイが提案されている。単一メモリー・セ ルは、読出し動作においては、メモリー・トランジスタのドレインに印加される 電源電圧Ｖ_ccの二倍のオーダーの高い電圧によりアドレスされ、このとき、ゲー トとソースには電圧Ｖ_ccがかけられる。これは、メモリー・アレイ・チップに特 別な電圧倍圧回路または多重回路を必要とし、その結果、トランジスタに必要以 上の高い電圧がかかることになる。そのような技術はまた、デバイス・サイズが どんどん小さくなるが、付随する電源電圧は減少しないので、一般的には事情を 有利に変えるものではない。これは、メモリー・トランジスタおよびメモリー保 持誘電体の中に顕著に高い電場をつくる。発明の概要 したがって、上記の観点から、本発明の目的は、改良された不揮発性誘電体メ モリー・セル・デバイス、およびそのようなデバイスを動作させる方法を提供す ることにある。 本発明のもう一つの目的は、単一のトランジスタ・セルを使用して、誘電体貯 蔵メモリー・セルを完全に有利に変えることが出来る、バイアス回路を含む、改 良された不揮発性誘電体メモリー・セル・デバイスを提供することにある。 さらに本発明のもう一つの目的は、アレイの中のアドレスされたセルおよびア ドレスされないセルに対しても、読出し擾乱条件を与えることなく、単一のセル がアドレスできる、不揮発性誘電体貯蔵メモリー・セルをバイアスする方法を提 供することにある。 本発明の更なる目的は、実質的に、電界シールド絶縁ゲートに完全に自己整列 したチャンネルをもつ、絶縁性、不揮発性保持エレメントを使用する、メモリー ・セルを提供することにある。 本発明の更なる目的は、電界シールド絶縁を採用することにより、より小さな セル・サイズを提供することにある。 さらに本発明のもう一つの目的は、電界シールド絶縁ゲートの下に分散したビ ット・ラインを使用することにより、セルをアレイに集積することである。 さらに本発明のもう一つの目的は、書き込み電圧、および、プログラムと消去 の電流を減少させることである。 本発明の更にもう一つの目的は、新しいセル構造とバイアス形式（scheme）を 提供することにある。 本発明の上記の、および更なる目的、詳細および利点は、以下の詳細な記述が 添付された図面と共に読まれる時、明らかになろう。 本発明は、既知のデバイスよりも優れた集積回路を構成するメモリー・セルに 関する。更に特定すれば、本発明は、単一のトランジスタ不揮発性セルとして製 作され、セル・アレイに集積されるメモリー・セルから構成される。メモリー・ セルは、ゲートとチャンネルの間の絶縁性不揮発性蓄積層を利用する。不揮発性 蓄積層は、電圧を印加するかあるいは電流を流し、トランジスタのゲートとチャ ンネル領域の間に付随する電界をつくり、変更を加えることが出来る。そのよう な不揮発性の蓄積層の変更は、蓄積層に蓄えられる電荷、蓄積層の分子構造また は蓄積層の原子構造の変化を含む。 チャンネルは電界シールド絶縁ゲートに完全に自己整列しており、これはまた 小さなセル・サイズを可能にする。材料の不揮発性層は、電圧を印加するかある いは電流を流し、トランジスタのゲートとチャンネル領域の間に付随する電界を つくり、変更を加えることが出来る。不揮発性材料は、酸化物、オキシ窒化物、 強誘電性材料、シリコンに富む酸化物、窒化ケイ素、オキシ窒化ケイ素、シリコ ンに富む二酸化ケイ素、五酸化タンタル、炭化物、セラミックス、酸化アルミニ ウム、炭化ケイ素、強誘電体材料、またはその他の適切な誘電体、またはＳＮＯ ＳおよびＳＯＮＯＳのような多層誘電体を含む。 このように、本発明の広い側面で、不揮発性集積記憶回路が提示されている。 回路は、半導体基板上に形成され、一個のソース、一個のドレイン、一個のゲー トおよび一個の誘電体メモリー材料を含む一個のメモリー・トランジスタをもつ 。誘電体メモリー材料は、メモリー・トランジスタが消去されるときにはＶ_ccよ りも低い負のトランジスタしきい値をとり、メモリー・トランジスタがプログラ ムされるときには異なるしきい値をとる、プログラム可能なメモリー状態をもつ 。バイアスする回路は、選択された読出しバイアス電圧を、トランジスタのゲー ト、ドレイン、ソースおよび基板に供給する。読出しバイアス電圧は、ドレイン に印加される供給電圧Ｖ_cc、および、ソースとゲートに印加され、供給電圧より も低い電圧の読出し電圧Ｖ_rを含む。検知回路は、誘電体メモリー材料のプログ ラムできる状態に従って、メモリー・トランジスタのドレインに誘起される電流 を検知する。バイアス回路は、また、読出し動作の間、基板に基準電圧Ｖ_ssを印 加することが出来る。 誘電体メモリー材料は、酸化物、オキシ窒化物、強誘電性材料、シリコンに富 む酸化物、窒化ケイ素、オキシ窒化ケイ素、シリコンに富む二酸化ケイ素、五酸 化タンタル、炭化物、セラミックス、酸化アルミニウム、炭化ケイ素、強誘電体 材料、またはその他の適切な誘電体、またはＳＮＯＳおよびＳＯＮＯＳのような 多層誘電体を含むグループの中から選択することが出来る。 読出し電圧Ｖ_rは、新しく消去された後のメモリー・トランジスタのしきい値 電圧と逆の極性で、そのしきい値よりも高く、しかし、Ｖ_{ds sat}をメモリー・ト ランジスタの飽和電圧とすると、Ｖ_cc−Ｖ_{ds sat}よりも低い電圧になるように選 択される。 本発明のもう一つの広い側面によると、すぐ前に記述されたのと同様の方法で 読出される複数のメモリー・セルを採用した、不揮発性集積記憶アレイが提示さ れる。加えて、該メモリー・アレイは、更に、アドレスされないメモリー・トラ ンジスタのゲート、ドレインおよびソースに選択された禁止バイアス電圧を印加 する回路を含む、アドレスされないメモリー・トランジスタを選択しない回路を 含む。禁止バイアス電圧は、ドレインに印加される供給電圧Ｖ_cc、ソースに印加 される、供給電圧よりも低い読出し電圧Ｖ_r、アドレスされないセルのトランジ スタのゲートに印加される基準電位Ｖ_ssを含む。 本発明の更にもう一つの広い側面によると、半導体基板に形成された単一のメ モリー・トランジスタを有する少なくとも１個のメモリーセルを有し、そして一 個のソース、一個のドレイン、一個のゲートおよび一個の誘電体メモリー材料を 含む、不揮発性集積記憶回路を動作させる方法が提示される。ここで該誘電体メ モリー材料は、メモリー・トランジスタが消去されるときには供給電圧Ｖ_ccより も低い負のトランジスタしきい値をとり、メモリー・トランジスタがプログラム されるときには異なるしきい値をとる、プログラム可能なメモリー状態をもつ。 この方法は、ドレーンへの供給電圧Ｖ_ccと、供給電圧よりも低いソースおよびゲ ートへの読出し電圧Ｖ_rを含む、メモリー・トランジスタヘ読出しバイアス電圧 を印加するステップを含む。この方法は更に、誘電体メモリー材料のプログラム された状態に従って、メモリー・トランジスタのトルインに誘起される電流を検 知するステップを含む。 この方法は、それぞれのセルが単一のトランジスタをもつ不揮発性集積記憶セ ルのアレイに応用することが出来る。この方法は、更に、アドレスされないセル のメモリー・トランジスタのゲート、ドレインおよびソースに選択された禁市バ イアス電圧を印加することにより、該アレイ中のアドレスされないセルのメモリ ー・トランジスタを選択しないステッブを含む。禁止バイアス電圧は、ドレイン に印加される供給電圧Ｖ_cc、ソースに印加される、供給電圧よりも低い読出し電 圧Ｖ_r、ゲートおよび基板に印加される基準電位Ｖ_ssを含む。 本発明は、従来のデバイスに比べて、より小さな表面積の、より低いプログラ ム／消去のための電流および電力必要量をもつ、より信頼性の高い、より放射線 に弱くない、不揮発性記憶セルおよびアレイを実現する。図面の簡単な説明 図１は、本発明の望ましい実施例による、単一記憶セルの模式図を示す。 図２は、本発明のもう一つの望ましい実施例による、記憶セルのアレイの模式 図を示す。、 図３は、図２に示されたセル・アレイの一つの実施例の上面図を示す。 図４は、図３の線４−４に沿った断面図を示す。 図５は、図３の線５−５に沿った断面図を示す。 図６は、図３の線６−６に沿った断面図を示す。 図７は、図３の線７−７に沿った断面図を示す。望ましい実施例の詳細な記述 図１に見られるように、本発明を具体化するのに使用することが出来る記憶セ ル１０の模式図が示されている。記憶セル１０は、そのゲート電極１２とトラン ジスタ・チャンネルの間の、非導電性、不揮発性材料の蓄積層をもつ単一トラン ジスタで形成される。また、補助的な非導電性層を、ゲート１２とチャンネルの 間に付加して、多層ゲート誘電体を形成することも出来る。 不揮発性ゲート誘電体の材料は、その性質が、電場を印加することにより、あ るいは電流を流してトランジスタのゲートとチャンネルの間につくられる電場に より、変更することが出来るタイプであるのが望ましい。新しく消去されたセル で、Ｖ_ccよりも少なくともＶ_{ds sat}だけ低いトランジスタの負のしきい値電圧に 分配する。この値は、少なくとも１ボルトで、読出し動作でデバイスに電流を流 すのに必要な電圧よりは高い。材料の中で変化させることの出来る性質は、典型 的には、蓄積された電荷か、分子構造の変化か、または原子構造の変化かの何れ かである。そのような非導電層は、厚さが５００オングストローム以下の絶縁体 材料を含む、、 不揮発性ゲート誘電体の適切な材料の例としては、これらに制限されるもので はないが、酸化物、オキシ窒化物、強誘電性材料、シリコンに富む酸化物、窒化 ケイ素、オキシ窒化ケイ素、シリコンに富む二酸化ケイ素、五酸化タンタル、炭 化物、セラミックス、酸化アルミニウム、炭化ケイ素、強誘電体材料、またはそ の他の適切な誘電体、またはＳＮＯＳおよびＳＯＮＯＳのような多層誘電体を含 む。これらの材料は、他の材料に比べて以下のような利点がある。すなわち、そ れらは一般に多くドープされたシリコンに比べて非導電性である；それらは電場 、または電場に付随する電流によって、分子レベルまたは原子レベルで半恒久的 に変化させることが出来る；その保持特質はメモリー・セル・トランジスタの表 面電位影響を及ぼす；それらは、市販の半導体製品と同等の広い温度範囲にわた って安定した性質をもつ；その変更特性は第一近似では可逆的である。 上記の材料の性質の変化は、トランジスタのチャンネルの表面電位に影響を及 ぼし、バイアスのもとでチャンネルのコンダクタンスを大きく変化させる。この ように、導電性の異なるレベルが異なる論理状態に対応する。例えば、“オソ” または導電状態が論理“０”を示し、“オフ”または絶縁状態が論理“１”を示 すように出来る。したがって、バイアスのもとで、ドレインとソース間の電流を 検知することにより、保存された情報の状態を決めることが出来る。情報は不揮 発性の形で保存されるので、情報は一定の期間、典型的には１０年間またはそれ 以上、記憶セル１０または記憶セル１０を含むどんな製品に電力が供給されたか 否かに関係なく、保存された状態にとどまる。 記憶セル１０は分散したドレイン・ノード１６、ゲート・ノード１２および基 板ノード１１をもつ単一トランジスタである。不揮発層１８がゲートとチャンネ ルの間のクロスのついたボックスで表され、不揮発性フィルムがあることを示す 。 本発明のセルのＮ−チャンネルをもつ実施例の望ましい動作が以下の表１にまと められている。 表１では、Ｖ_ssは、接地電位（ground）又は接地電位に対して負の電位、例え ば接地電位よりもＶ_rだけ低い基準電位、Ｖ_ccは供給電圧、Ｖ_ppはプログラム電 圧、Ｖ_rは読出し電圧であり、その詳細が以下に記述される。又、表１に示され た条件はＰ型ウエル（井戸）にあるＮ型チャンネルについてであることに留意さ れたい。バイアス極性を変え消去とプログラム状態の条件を交換することにより 、デバイスはＰ型チャンネルのデバイスに適用できる。Ｎ型デバイスに対しては 、Ｖ_ssは接地電位又はゼロ・電位のような基準電位であり、Ｖ_ccはＶ_ssに対して 正の電位で典型的には３．０ボルトと６．０ボルトの間の電圧であり、Ｖ_ppはＶ_cc に対して負の電位であり、典型的にはＶ_ssから−１０ボルトの範囲にあり、Ｖ_r はＶ_ssに対して正の電位であり、典型的には１．０ボルトと３．０ボルトの範 囲にある。 セル１０は、ゲート１２を基板ノード１１（Ｐ型ウエル）に対してＶ_rだけ正 にバイアスし、ゲートとソース間の電位の差をゼロに保ちながら、ドレイン１６ とソース１４の間に電圧差をかけることにより読み出される。セル１０の論理状 態は、前記の文章に記述されたバイアス条件のもとでセル１０のチャンネル電流 を測る既知の検知回路を使って決定することができる。 本発明の回路と方法によって得られる利点のひとつは、Ｖ_rの値がＶ_ccよりも 低いことである。ソース・電位を基板の電位からＶ_rに持ち上げることにより、 誘電体セル上でのゲートの選択ができることがわかっている。本デバイスは、ゲ ート・電位をＶ_ccからＶ_rに変えることにより、選択されないようにでき、こう してソース接合部を切断し、従って擾乱条件を引き起こすゲートと基板の間の電 界を作れないようにする。Ｖ_rの目的はアレイのセルへ、特にアドレスされたセ ルへ擾乱を与えることなしに、セル・アレイ（以下に記述される図２と表２によ く示されるように）の個々のセルを読み出す方法又はシステムを可能にすること である。読み出し禁止電圧がアドレスされないセルに印加され、Ｖ_rをソースに 印加し、アドレスされないセルのトランジスターのゲートにＶ_ssを印加すること により、アドレスされないセルを積極的に選択しないようにできることに留意さ れたい。又、これらの電圧はソース接合部を切断し、その結果ゲートと基板の間 に電界を生じないようにし、どんな擾乱条件をも減少させ又は消滅させる。 一方、Ｖ_rの値の上限はＶ_ccよりも低くなるように選ばねばならず、望ましく はＶ_cc−Ｖ_ds,satよりも低く選ばねばならない。ここでＶ_ds,satはデバイスの飽 和電圧である。読み出されるセルのドレインの電圧はＶｃｃであるので、ソース とゲートのＶ_rの値は検知できるに十分な電流が流れるように選ばれねばならな い。さらに消去しきい値は年とともに減少する（より正になる）ので、アドレス されたときに古いデータを含むセルは少ない電流を生じる。このように、Ｖ_rと して選ばれる上限は、寿命の条件を考慮にいれる必要がある。このように望まし くは、Ｖ_rは新しく消去されたセルのしきい値にできるだけ近いように選択する 必要があり、こうすると寿命の終わりでも信頼できる検知に十分な電流を流すこ とができる。 上述のセル読出し動作に対比して、セル1０はゲート１２をＶ_ssという基板の 電位に等しく設定し、一方ドレイン１０とソース1４を読出し動作の間に使われ ると同じ電位、それぞれＶ_ccとＶ_rに設定することによって“読出し禁止”にす ることができる。この動作は、セル１０が共通のビット及び仮想的な電源ライン を共有する複数のセルに接続されているときにはとりわけ有用である。この配置 では、一個のセルが読み出され、その一方で並列の他のすべてのセルが“読出し 禁止”又は、選択されない状態にすることができる。この動作は、読出し動作に おいてアドレスされた、そして選択されたセル、又はアドレスされない、そして 選択されないセルのどちらかに保存されたデータを擾乱させることなしに実行さ れる。Ｖ_rの適切な選択は、消去されたデバイスのしきい値電圧に関係するいく つかの要因に依存する。さらに特定すれば、新しく消去されたデバイスのしきい 値電圧は、寿命の終わりにあるデバイスのしきい値電圧よりも高い。寿命は、一 般的にプログラムされたそして消去されたデバイスのしきい値が予め決められた 許容レベルに減少する時間を意味し、典型的には約１０年の単位である。Ｖ_rに 対する適切な最小値範囲は、新しく消去されたデバイスについて測定され、最大 消去しきい値に反対の極性で、電圧が高い値に選択することができる。消去しき い値は、消去されたセルを読み出すしきい値を意味する。もちろん消去しきい値 は、ゲート誘電体不揮発性材料の選択と厚さ、メモリー・アレイのサイズ、出力 検知電流に寄与するセルの数、検知回路の電圧検知能力及びその他を考慮した設 計によって決定されることに留意されたい。このようにデバイスの消去しきい値 は、特定の選ばれた構造でそのセルに保持されたデータの寿命のどの時点でも単 一セルの状態が誤りなく検知できるような設定でなければならない。従ってＶ_r は、選択されない新しく消去されたセルの、予め決められた最大セル電流を作る ように選ぶことができ、その時、それぞれが新しく消去された状態にある共通ビ ット・ラインの選択されないセルについてすべて合計されたときに、Ｖ_rが単一 の選択されたセルのプログラム状態を正しく検知するために検知回路に必要とさ れる電流よりも実質的に少ない電流を作る。 セル１０は、ゲート１２の電位を、チャンネル又は基板に対して負の値に設定 することにより消去することができる。例えばソース１４、トルイン１６及びＰ 型ウエル１１がＶ_ccにバイアスされ、一方ゲートはＶ_ppにバイアスされる。これ らの条件は典型的には１０ミリ秒又はそれ以下の時間保持される。ドレイン１６ 又はソース１４は、両者が同時にではないがＰ型ウエル・電位に“フロート”に なるようにできる。 同様に、セル１０は、基板、ソース１４及びドレイン１６を同じＶ_pp電位に設 定し、ゲート１２の電位をチャンネル又はソース１４の電位に対して正に値に設 定することにより、プログラムすることができる。例えば、ソース１４、ドレイ ン１６及びＰ型ウエル１１はＶ_ppにバイアスされ、一方ゲートはＶ_ccにバイアス される。又、これらの条件は典型的には１０ミリ秒又はそれ以下の時間保持され 、そしてドレイン１６又はソース１４は、両者が同時にではないがＰ型ウエル・ 電位に“フロート”になるようにできる。 単一セル１０のデバイスのもうひとつの特徴は、表１のプログラム禁止欄に示 されるようにセル1０を“プログラム禁止”状態にできることである。この動作 は、複数のセル１０が横列にそった共通のゲートを共有するときに使用される。 ある列にそったひとつのセル１０が、その列にある他のセル１０をプログラム禁 止状態にしてプログラムできる。 このように、この動作で、もしある選択されたデバイスが消去されると、Ｖ_r は、ゲートとソース電位がＶ_rに等しく、ドレイン電位がＶ_rよりも高いＶ_ccであ るとき電流がデバイスに流れるように選択される。消去されたデバイス・チャン ネルの電位はＶ_ccとＶ_rの間にあり、こうして誘電体の消去状態を強制的に作る ことにより、“擾乱”条件を防ぐ。デバイスは選択されていないので、Ｖ_ssがゲ ートに印加され、従ってソースがＶ_rにある間は電流は全く流れないか、非常に 少量の電流しか流れない。もし消去されたデバイスが電圧がＶ_rよりも小さい負 のしきい値電圧をもつならば、そのゲートがＶ_ssであるデバイスはオフ状態で、 不揮発状態を乱すようなゲートから基板への（又ははチャンネルへの）電界は生 じない。 一方、もしデバイスがプログラムされ正のしきい値電圧をもつならば、どのセ ルの読出しバイアス条件でも電流は流れない。プログラムされたデバイスではチ ャンネルは形成されず、電圧降下がおきて、これがプログラム状態に強制的にお き、こうして擾乱状態を防ぐ。プログラムされた正のしきい値電圧をもつ読出し 禁止条件では、そのゲート１２がＶ_ssにあるセルはオフ状態で、ゲートから基板 への電位はゼロで、これも又、非擾乱条件である。 ドレイン１６からソース１４への電流は、既知の技術のどれかひとつを使用し て検知し、測定することができる。もしセル１０が消去状態ならば、チャンネル は導電性で電流がドレイン１６からソース１４へ流れる。もしセル１０がプログ ラムされた状態ならば、チャンネルは非導電性で、全くあるいはわずかしか電流 は流れない。 図２に最もよく示されるように、セル１０は同一のセル（１０’、１０’’、 １０’’’、１０’’’’）の複数の行と列に配列してセル・アレイ１００を形 成し、高密度メモリー製品、例えば１メガビット、又は１６メガビットのフラッ シュ・メモリー・デバイス、又は同様のものを作ることができる。図面は２ｘ２ のアレイ１００を図示するが、そのような図はアレイ１００での可能なセル１０ の数を制限しようと意図するものではない。 図２に模式的に示されるようにセル１０’と１０’’’はソース・ノード１４ ’と１４’’’でＶＧ０で示される仮想的なグラウンド・ライン１０６に接続さ れ、セル１０’’と１０’’’’のソース・ノード１４’’と１４’’’’はＶ Ｇ１で示される仮想的なグラウンド・ライン１０８に接続されている。同様にセ ル１０’とセル１０’’’のドレイン・ノード１６’と１６’’’はＢＬ０で示 されるビット・ラインに接続され、セル１０’’と１０’’’’のドレーン・ノ ード１６’’と１６’’’’はＢＬ１で示されるビット・ライン１０４に接続さ れている。 セル１０’と１０’’は共通のゲート・ライン１１０（ＳＧＯ）を共有し、セ ル１０’’’と１０’’’’は共通のゲート・ライン１１２（ＳＧ１）を共有す る。単純に述べれば、ドレイン・ノード１６とソース・ノード１４は、縦の列の セル１０の間で“共有”され、ゲート・ノード１２は横の列のセル１０の間で“ 共有”される。ソース・ノード１４とドレイン・ノード１６は、どの横の列のセ ル１０にも共有されないので、ソース・ラインの独立した制御が可能となり、高 い電流と“擾乱”セルを除去するために、アドレスされないセルが積極的に選択 できる。 一方、“共有”された、または共通のドレイン・ノード１６およびソース・ノ ード１４をもつセル１０は、別々のゲート・ノード１２をもち、単一のアドレス されたセル１０がプログラムされ、または読み出されるようにしている。勿論、 もし必要ならば、セル１０の横の列のすべてのセル１０が読まれ、消去され、ま たはプログラムされることができる。 個々のセル１０’−１０’’’’のビット・ラインＢＬ０、ＢＬ１、．．．お よび仮想グラウンド・ラインＶＧ０，ＶＧ１，．．．は、入力アドレス・バス１ １４に送られるアドルス信号をデコードする、Ｙ−デコーダー１１３からの信号 によってアドレスされる。同様の方法で、ゲート・ラインＳＧ０、ＳＧ１、．． ．は、入力アドレス・バス１１６に送られるアドレス信号をデコードする、Ｘ− デコーダー１１５からの信号によってアドレスされる。Ｘ−およびＹ−デコーダ ー１１５と１１３のそれぞれは、ソース１１７から読出し電圧Ｖ_rを、供給電圧 Ｖ_ccを、基準電圧Ｖ_ssを、そしてプログラミング電圧Ｖ_ppを受け取り、選択して アレイ１００の対応するビット、仮想グラウンド、ゲート・ライン、および基板 に供給し、同時に、読出し、消去、およびプログラム制御信号を送って、特定の ファンクションが実行されるようにし、電圧レベルが選択されて、印加されるよ うにする。電源Ｖ_r１１７は、電圧分圧器であるか、バンド・ギャップであるか 、又は他の同様の回路であることができる。制御信号とアドレスは、アレイが作 られている集積回路チップから内部的にまたは外部的に、この技術ではよく知ら れた方法で、Ｘ−およびＹ−デコーダーに適用することができる。ビット・ライ ンＢＬ０、ＢＬ１、．．．上に作られる電流は、検知増幅器１１８により検知さ れ、出力端子１１９に送られる。検知増幅器１１８は、どんな既知の適切なタイ プのものでもよい。 次の表２は、図２に示されるセル・アレイ１００の望ましい動作を記述する。 セル・アレイ１００は、既知の検知技術により、ビット・ライン１０２、１０ ４に流れる電流を検知することにより読み出すことができる。もし消去されたデ バイスが、ゲートとソースの電位がＶ_rで、負のしきい値電圧をもち、上記のよ うに確立されているならば、消去されたデバイスはオン状態で、電流が流れる。 セル・アレイ１００は、読出しシステムが、“擾乱”条件を引き起こすことな く、共通セルの縦の列にある個々のセル１０の選択を可能にする。上述のように 、“擾乱”条件は、セルの状態を変える極性の電場がゲートと基板の間に生じる 時に起きる。読出し禁止バイアス・システムが、“擾乱”条件を生じることなく 、共通セルの縦の列にある個々のアドレスされないセルを、積極的に“選択しな い”ことを可能にする。プログラム禁止バイアス・システムが、セル１０の中に “擾乱”条件を生じることなく、共通セル１０の縦の列にある個々のアドレスさ れないセルを、積極的に“選択しない”ことを可能にする。 アレイ１００のあるグループのセルは、ゲートをバイアスすることにより、た とえば１２’をＶ_ppにバイアスすることにより消去され、ゲート・ライン１１０ 上にあるすべてのセルが消去される。消去を禁止する動作はないので、プログラ ム禁止動作と異なり、共通ゲートを共有するすべてのセルは同時に消去される。 一個のゲートをＶ_ppにバイアスし、そしてその他のノードをすべてＶ_ccに接続す るか、あるいは他のノードをフロートにさせるかどちらかにすることにより、ゲ ートにＶ_ppのかかっているセルだけを消去できる。その他のすべてのデバイスに ついては、ゲートとチャンネル間の電位がゼロであり、こうしてこれらのセルの 状態は擾乱を受けないで元の状態に留まる。消去バイアス条件は、典型的には１ ０ミリ秒またはそれ以下の時間だけ設定される。 プログラム条件は共通ゲート上で設定することができ、プログラムされた状態 が望まれるセル以外の共通ゲート上のすべてのセルでプログラム条件が禁止され る。プログラム条件は、基板またはＰ型ウエルをＶ_ppにバイアスし、共通ゲート をＶ_cc（セル０と１上のＳＧ０のような）におくことにより実現される。もし、 共通ゲート上のどのセルにおいても消去状態が保持されるためには、そのセルの ソースまたはドレイン・ノードのどちらか又は両方がＶ_cc（セル１のように）に バイアスされる。二つのうちの一つだけがＶ_ccの時、他のノードはフロートにな ることが許されねばならず、したがってこの時電流が流れず、ゲートとチャンネ ル間の電圧はゼロとなる。プログラム動作の間、隣接するセルの間の絶縁は、Ｐ 型ウェル１１のバイアスをＶ_ppよりもさらに負に、典型的には０．５ボルトから ２．０ボルト負にすることにより、逆バイアスをかけて、改善することができる 。プログラム・バイアス条件は、典型的には、１０ミリ秒またはそれ以下の時間 だけ設定される。 プログラム条件およびプログラム禁止条件は、セル単位に選択されるので、セ ル・アレイの典型的な動作は、まず第一にある共通ゲートにあるすべてのセルを 消去し、次に同じセルのすべてについてプログラムあるいはプログラム禁止動作 を行わせることである。この順序に従って、バイト単位の、ページ単位のまたは ブロック単位のデータが、まずデータ・セグメントを消去し、次に同じセグメン トをプログラムし、消去された状態が望ましい場所では禁止することによって、 保存することができる。一バイトはセル１０のある横列に沿った８または１６ビ ットのいずれかで、ページはセル１０のすべての横列で、ブロックはセル１０の いくつかの横列と縦列で構成されるメモリー・アレイの一部分である。ブロック 動作においては、すべてのブロックが一度に消去され、次にブロック内のセルに ついて一連のページあるいはバイト単位のプログラム動作が行われ、それぞれの セルはプログラムされるか、またはプログラム禁止により消去状態に残されるか のいずれかとなる。そのような一連の動作は“書き込み”と呼ばれ、データのサ イズに応じてバイト書き込み、ページ書き込み、またはブロック書き込みと呼ば れる。もう一つの可能性は、すべてのブロックを消去し、ある時間の後にページ またはバイト単位で保存用のデータが用意されたときに、そのブロックをプログ ラムするまたは禁止する方法である。 図２に模式的に示された典型的なセル・アレイ１００の配置平面図が図３に示 されている。セル１０’から１０’’’’は電界シールド絶縁手段を採用し、隣 接するセルのノードの間の絶縁をとり、セル・サイズを小さくしている。この実 施例では、ゲート導体１１０、１１２はドープされたポリシリコン層で形成され ている。しかし、アルミニウム、耐火性金属、又はその他の既知の導体材料が使 用可能である。ビット・ライン１０２、１０４は、拡散型Ｎ⁺／Ｎ^-ノードである 。 絶縁は、第一のポリシリコン層の電界シールド・デバイス１２６により、ゲート をＰ型ウエルの電位に保持することで実現される。メモリー保存領域は１２０で 示される。 図４に示されるように、図３の線４−４にそった断面は、アレイ１００の側面 図を示す。保存誘電体１２２が、基板とポリ２層１１０、１１２の間に示されて いる。電界シールド１２６はポリ１層から形成される。層１１０、１１２と誘電 体１２２は、後で記述するように、両層をエッチングするために単一マスクを使 用することにより自動的に整列される。電界シールド１２６はメモリー・チャン ネル・ドーピング領域１２８を分離する。 図５に示されているのは、図３の線５−５にそった断面図である。この断面は 、メモリー領域１２０と電界シールド絶縁手段１２６の間のデバイスを示す。こ の図では、チャンネル・ドーピング１２８がチャンネル領域に配置されている。 このメモリー・チャンネル１２８のドーピング・レベルは、１０年後（寿命の終 わり）のプログラム状態と消去状態のしきい値電圧の平均値がＶ_ssに近いか、わ ずかに低くなるようにセットされるように選ばれ、したがって、プログラム状態 と消去状態のしきい値電圧の平均値が設定される。 インプラント（Ｎ⁺／Ｎ^-）１３０、１３２は、図６と図７に最もよく示されて いる。Ｎ^-インプラント１３２は、Ｎ⁺領域１３０に対して使用されたのと同じマ スクを使用することにより、Ｎ⁺１３０を取り囲む。Ｎ^-領域１３２は接合部破壊 特性を改善し、誘電体１２２の寿命を改善し、ライン１０２、１０４、１０６お よび１０８の接合部容量を減少させる。Ｎ⁺領域１３０は、ライン１０２、１０ ４、１０６および１０８に沿って、低い面抵抗を与える。Ｎ⁺／Ｎ^-（１３０、１ ３２）領域は、電界シールド１２６を作る前に、基板に作られるので、ビット・ ライン１０２、１０４および仮想グラウンド・ライン１０６と１０８は、ポリ１ 層１２６の下を横切ることができる。 図７は、図３の線７−７に沿った断面図を示し、メモリー領域１２０の間で切 断されたアレイ１００を示す。Ｎ⁺／Ｎ^-（１３０、１３２）を形成するビット・ ライン１０２、１０４及び仮想グラウンド・ライン１０６と１０８は、電界シー ルド１２６の下でセルの間を連なることに留意されたい。 上記のセルは、多くの異なる処理技術を用いて製作することができる。ここに はＳＯＮＯＳセル構造を使って形成する一つのプロセスの流れを概略の形で示す 。誘電体は、基板上に成長させたトンネル酸化物、トンネル酸化物の上に蒸着さ せたオキシ窒化ケイ素、および二酸化ケイ素の蒸着層から構成される積層体であ る。最初にＮ型のウエハから出発することが仮定されている。いくつかの厚さ、 時間および温度に対してその範囲が示されている。これらの範囲は、機能を明確 にするために示されたものであって、許容範囲を示すことを意味するものではな い。記憶セルを製作するために必要なプロセス段階だけが含まれている。他の回 路要素との集積や接続に必要なプロセス段階は、以下に示されるステップに加え て、集積回路プロセス技術に練達した人々には広く知られた技術を使って、実行 することができる。 １．Ｐ型ウエル製作 酸化（１００−２００オンクストローム） Ｐ型ウエルのフォトマスキング・ステップ Ｐ型ウエルへホウ素インプラント フォトレジスト除去 Ｐ型ウエルのドライブ（１０００−１２００℃、２−１２時間） ２．ビット・ラインの形成 洗浄（１００−２００オングストロームのＳｉＯ₂を除去するためエッチ ング） 酸化（１００−２００オングストローム） 窒化ケイ素の蒸着（１０００−２０００オングストローム） ビット・ラインのフォトマスキングのステップ 窒化ケイ素のエッチング（反応性プラズマ・エッチング） Ｎ^-インプラント（リン１Ｅ１４−５Ｅ１５(１０¹⁴−５×１０¹⁵)／ｃｍ² ） Ｎ⁺インプラント（ヒ素１Ｅ１５−１Ｅ１６（１０¹⁵−１０¹⁶）／ｃｍ²） フォトレジスト除去 酸化（５００−２０００オンクストローム） 窒化ケイ素除去（高温リン酸） ３．電界シールド 洗浄（１００−２００オングストロームを除去するためのエッチング） しきい値調整のためのインプラント（ホウ素１Ｅ１１−１Ｅ１２（１０¹¹ −１０¹²）／ｃｍ²） ゲート酸化（１００−５００オングストローム） ポリ１蒸着（２０００−５０００オングストローム） ポリのドーピング（ＰＯＣＬ₃、９００℃） エッチング（ポリを裸にするため） ポリ１のフォトマスキングのステップ ポリ１のエッチング（反応性プラズマ・エッチング） フォトレジスト除去 ４．スペーサ酸化物の形成 相似ＣＶＤ酸化物の蒸着（１０００−４０００オングストローム） 異方性酸化物エッチング（基板への反応性プラズマ・エッチング） 洗浄 酸化（１００−５００オングストローム） ５．ＳＯＮＯＳセルの製作 しきい値インプラント（ホウ素またはリン１Ｅ１１−１Ｅ１２（１０¹¹− １０¹²）／ｃｍ²） 洗浄（エッチング１００−５００オングストローム、セル・チャンネル での裸のシリコン） トンネル酸化物（０−２５オングストローム） オキシ窒化ケイ素蒸着（１０−３００オングストローム） 上部酸化物の蒸着（０−１００オングストローム） ポリ２の蒸着（２０００−５０００オングストローム） ポリ２のドーピング（リン、イオンインプラント１Ｅ１５−５Ｅ１６ （１０¹⁵−５×１０¹⁶）／ｃｍ²） インプラント焼きなまし（８００−９００℃） ポリ２のフォトマスキング・ステップ ＳＯＮＯＳのエッチング（反応性プラスマ・エッチング） フォトレジストの除去

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ Ｈ０１Ｌ 21/8247 27/115 29/788 29/792 7735−4Ｍ Ｈ０１Ｌ 29/78 ３７１

Claims (1)

1. 【特許請求の範囲】 １．半導体基板と； 前記基板に形成されるメモリー・トランジスタであって、該トランジスタはソ ース、ドレイン、ゲート及び誘電体記憶材料をもち、該誘電体記憶材料は、該メ モリー・トランジスタが消去の状態ではＶ_ccよりも低い負のトランジスタしきい 値をとり、該メモリー・トランジスタがブログラムされた状態では異なるしきい 値をとるような、プログラム可能な記憶状態をもつ、上記のメモリー・トランジ スタと； 前記トランジスタのゲート、ドレインおよびソースに、選択された読出しバイ アス電圧を与えるバイアス回路であって、前記読出しバイアス電圧は、該ドレイ ンに与えられる供給電圧Ｖ_cc、および該ソースと該ゲートに与えられる、供給電 圧よりも低い読出し電圧Ｖ_rを含む、前記バイアス回路と； 前記誘電体記憶材料のプログラム可能な状態に応じて、前記メモリー・トラン ジスタのドレインに誘起される電流を検知するための検知回路と； を含む、不揮発性集積記憶回路。 ２．前記バイアス回路がさらに、基板に電圧を与える回路を含むことを特徴とす る、請求項１に記載の不揮発性集積記憶回路。 ３．前記基板に与えられる電圧が基準電位Ｖ_ssであることを特徴とする、請求項 ２に記載の不揮発性集積記憶回路。 ４．前記基準電位が接地電位であることを特徴とする、請求項３に記載の不揮発 性集積記憶回路。 ５．前記基準電位が接地電位よりも低い電圧Ｖ_rであることを特徴とする、請求 項３に記載の不揮発性集積記憶回路。 ６．前記誘電体記憶材料が、酸化物、オキシ窒化物、強誘電体材料、シリコンに 富んだ酸化物、窒化ケイ素、オキシ窒化ケイ素、シリコンに富んだ二酸化ケイ素 、五酸化タンタル、炭化物、セラミックス、酸化アルミニウム、炭化ケイ素およ び強誘電体材料から成る群から選択されることを特徴とする、請求項１に記載の 不揮発性集積記憶回路。 ７．前記誘電体記憶材料が多層誘電体であることを特徴とする、請求項１に記載 の不揮発性集積記憶回路。 ８．前記多層誘電体がＳＮＯＳであることを特徴とする、請求項７に記載の不揮 発性集積記憶回路。 ９．前記多層誘電体がＳＯＮＯＳであることを特徴とする、請求項７に記載の不 揮発性集積記憶回路。 １０．前記読出し電圧が、メモリー・トランジスタが新しく消去された後では、 メモリー・トランジスタのしきい値電圧よりも高いことを特徴とする、請求項１ に記載の不揮発性集積記憶回路。 １１．前記読出し電圧が、Ｖ_ds,satをメモリー・トランジスタの飽和電圧とする と、Ｖ_cc−Ｖ_ds,satよりも低いことを特徴とする、請求項１に記載の不揮発性集 積記憶回路。 １２．半導体基板と； 前記基板内の複数のアドレス可能なメモリー・トランジスタであって、該トラ ンジスタのそれぞれはソース、ドレイン、ゲート及び誘電体記憶材料をもち、該 誘電体記憶材料は、該メモリー・トランジスタが消去の状態ではＶ_ccよりも低い 負のトランジスタしきい値をとり、該メモリー・トランジスタがブログラムされ た状態では異なるしきい値をとるような、プログラム可能な記憶状態をもつ、前 記の複数のアドレス可能なメモリー・トランジスタと； 前記メモリー・トランジスタの少なくとも一個のアドレスされたトランジスタ のゲート、ドレインおよびソースに、選択された読出し用バイアス電圧を与える バイアス回路であって、前記バイアス電圧は該トルインに与えられる供給電圧Ｖ_cc 、および該ソースと該ゲートに与えられる、供給電圧よりも低い読出し電圧Ｖ_r を含む、前記バイアス回路と； 前記アドレスされたメモリー・トランジスタの前記誘電体記憶材料のプログラ ム可能な状態に応じて、前記メモリー・トランジスタのドレインに誘起される電 流を検知するための検知回路と； を含む、不揮発性集積記憶アレイ。 １３．さらに、アドレスされないメモリー・トランジスタを選択しないための回 路を含むことを特徴とする、請求項１２に記載の不揮発性集積記憶アレイ。 １４．前記バイアス回路がさらに、基板に電圧を与える回路を含むことを特徴と する、請求項１３に記載の不揮発性集積記憶回路。 １５．前記基板に与えられる電圧が基準電位Ｖ_ssであることを特徴とする、請求 項１４に記載の不揮発性集積記憶回路。 １６．前記基板に与えられる電圧が接地電位よりも低い電圧Ｖ_rであることを特 徴とする、請求項１４に記載の不揮発性集積記憶回路。 １７．前記基準電位が接地電位であることを特徴とする、請求項１５に記載の不 揮発性集積記憶回路。 １８．アドレスされないメモリー・トランジスタを選択しないための前記回路が 、アドレスされないメモリー・トランジスタのゲート、ドレインおよびソースに 、選択された禁止バイアス電圧を与え、前記禁止バイアス電圧は、該ドレインに 与えられる供給電圧Ｖ_cc、該ソースに与えられる、供給電圧よりも低い読出し電 圧Ｖ_r、および該ゲートと該基板とに与えられる基準電位Ｖ_ssを含むことを特徴 とする、請求項１４に記載の不揮発性集積記憶アレイ。 １９．前記誘電体記憶材料が、酸化物、オキシ窒化物、強誘電体材料、シリコン の冨んだ酸化物、窒化ケイ素、オキシ窒化ケイ素、シリコンに富んだ二酸化ケイ 素、五酸化タンタル、炭化物、セラミックス、酸化アルミニウム、炭化ケイ素お よび強誘電体材料から成る群から選択されることを特徴とする、請求項１２に記 載の不揮発性集積記憶回路。 ２０．前記誘電体記憶材料が多層誘電体であることを特徴とする、請求項１２に 記載の不揮発性集積記憶回路。 ２１．前記多層誘電体がＳＮＯＳであることを特徴とする、請求項２０に記載の 不揮発性集積記憶回路。 ２２．前記多層誘電体がＳＯＮＯＳであることを特徴とする、請求項２０に記載 の不揮発性集積記憶回路。 ２３．前記読出し電圧が、メモリー・トランジスタが新しく消去された後では、 該メモリー・トランジスタのしきい値電圧よりも高いことを特徴とする、請求項 １２に記載の不揮発性集積記憶回路。 ２４．前記読出し電圧が、Ｖ_ds,satをメモリー・トランジスタの飽和電圧とする と、Ｖ_cc−Ｖ_ds,satよりも低いことを特徴とする、請求項１２に記載の不揮発性 集積記憶回路。 ２５．不揮発性集積記憶回路を動作させる方法であって、該不揮発性集積記憶回 路は少なくとも一個のメモリー・セルをもち、該メモリー・セルにはソース、ド レイン、ゲート及び誘電体記憶材料をもつ単一メモリー・トランジスタがあり、 該誘電体記憶材料は、該メモリー・トランジスタが消去の状態ではＶ_ccよりも低 い負のトランジスタしきい値をとり、該メモリー・トランジスタがブログラムさ れた状態では異なるしきい値をとるような、プログラム可能な記憶状態をもつ、 上記の不揮発性集積記憶回路を動作させる方法において： 前記メモリー・トランジスタに、該トルインへの供給電圧Ｖ_ccおよび該ソース と該ゲートへの、供給電圧よりも低い読出し電圧Ｖ_rを含む、読出しバイアス電 圧を与えること；および 前記誘電体記憶材料のプログラムされた状態に応じて、前記メモリー・トラン ジスタのドレインに誘起される電流を検知すること； を特徴とする、前記の不揮発性集積記憶回路の動作方法。 ２６．さらに、基板に電圧を与えることにより、読出し用バイアス電圧を与える ことを含む、請求項２５に記載の方法。 ２７．前記基板に電圧を与えるステップが、前記基板に基準電位Ｖ_ssを与えるこ とを含む、請求項２６に記載の方法。 ２８．前記誘電体記憶材料を酸化物、オキシ窒化物、強誘電体材料、シリコンに 富む酸化物、窒化ケイ素、オキシ窒化ケイ素、シリコンに富む二酸化ケイ素、五 酸化タンタル、炭化物、セラミックス、酸化アルミニウム、炭化ケイ素および強 誘電体材料から成る群から選択するステップを含むことを特徴とする、請求項２ ５に記載の方法。 ２９．前記誘電体記憶材料を多層誘電体から形成することを特徴とする、請求項 ２５に記載の方法。 ３０．前記誘電体記憶材料をＳＮＯＳから形成することを特徴とする、請求項２ ５に記載の方法。 ３１．前記誘電体記憶材料をＳＯＮＯＳから形成することを特徴とする、請求項 ２５に記載の方法。 ３２．さらに、前記読出し電圧を、メモリー・トランジスタが新しく消去された 後では、該メモリー・トランジスタのしきい値電圧よりも高いように設定するこ とを含む、請求項２５に記載の方法。 ３３．前記読出し電圧を、Ｖ_ds,satをメモリー・トランジスタの飽和電圧とする と、Ｖ_cc−Ｖ_ds,satよりも低いように設定することを特徴とする、請求項２５に 記載の方法。 ３４．不揮発性集積記憶セルのアレイを読出す方法で、それぞれのセルには、ソ ース、ドレイン、ゲート及び誘電体記憶材料をもつ単一メモリー・トランジスタ があり、該誘電体記憶材料は、該メモリー・トランジスタが消去の状態では供給 電圧Ｖ_ccよりも低い負のトランジスタしきい値をとり、該メモリー・トランジス タがプログラムされた状態では異なるしきい値をとるような、プログラム可能な 記憶状態をもつ、上記の方法において： 該セルのアドレスされた一個のセルのメモリー・トランジスタに読出しバイア ス電圧を与えたこと；ここで、前記読出しバイアス電圧は、該ドレインへの供給 電圧Ｖ_ccと、供給電圧よりも低い、該ソースと該ゲートへの読出し電圧Ｖ_rとを 含む；および 前記誘電体記憶材料のプログラムされた状態に応じて、前記メモリー・トラン ジスタのドレインに誘起される電流を検知すること； を特徴とする、前記の不揮発性集積記憶セルのアレイの読出し方法。 ３５．さらに、アドレスされないセルのメモリー・トランジスタを選択しないよ うにすることを含む、請求項３４に記載の方法。 ３６．アドレスされないセルのメモリー・トランジスタを選択しないための前記 ステップが、前記アドレスされないセルのメモリー・トランジスタのゲート、ド レインおよびソースに、選択された禁止バイアス電圧を与え、前記禁止バイアス 電圧が、該ドレインに与えられる供給電圧Ｖ_cc、該ソースに与えられる、供給電 圧よりも低い読出し電圧Ｖ_r、および該ゲートに与えられる基準電位Ｖ_ssを含む ことを特徴とする、請求項３５に記載の方法。 ３７．さらに、基板に読出しバイアス電圧を与えることを含む、請求項３４に記 載の方法。 ３８．前記基板に読出しバイアス電位を与える前記ステップが、前記基板に基準 電位Ｖ_ssを辱えることを含む、請求項３７に記載の方法。 ３９．前記基板に読出しバイアス電位を与える前記ステップが、前記基板に接地 電位よりも低い基準電位Ｖ_rを与えることを含む、請求項３７に記載の方法。 ４０．前記誘電体記憶材料を酸化物、オキシ窒化物、強誘電体材料、シリコンに 富む酸化物、窒化ケイ素、オキシ窒化ケイ素、シリコンに富む二酸化ケイ素、五 酸化タンタル、炭化物、セラミックス、酸化アルミニウム、炭化ケイ素および強 誘電体材料を含むグループから、選択することを含む、請求項３４に記載の方法 。 ４１．さらに、前記誘電体記憶材料の選択が多層誘電体を選択することを特徴と する、請求項３４に記載の方法。 ４２．前記誘電体記憶材料を選択するステップが、ＳＮＯＳの選択であることを 特徴とする、請求項４１に記載の方法。 ４３．前記誘電体記憶材料を選択するステップが、ＳＯＮＯＳの選択であること を特徴とする、請求項４１に記載の方法。 ４４．さらに、前記読出し電圧を、メモリー・トランジスタが新しく消去された 後では、該メモリー・トランジスタのしきい値電圧よりも高いように設定するこ とを含む、請求項３４に記載の方法。 ４５．前記読出し電圧を、Ｖ_ds,satをメモリー・トランジスタの飽和電圧とする と、Ｖ_cc−Ｖ_ds,satよりも低いように設定することを含む、請求項３４に記載の 方法。