JPH08507628A

JPH08507628A - ユーザーの回路配置した論理アレーとタイミングおよび論理互換性を有するマスクプログラムを施した集積回路

Info

Publication number: JPH08507628A
Application number: JP6520213A
Authority: JP
Inventors: ビー．ブッフ，キラン; エス．ロー，エドウィン; ジェイ．チュウ，ジャコン
Original assignee: ジリンクス，インコーポレーテッド
Priority date: 1993-03-12
Filing date: 1994-03-11
Publication date: 1996-08-13
Also published as: EP0688451A1; WO1994020909A1; US5550839A; EP0688451A4

Abstract

(57)【要約】ユーザの回路配置した論理アレー（10）とピン、論理、およびタイミング互換性を有する代替品であるマスク利用回路配置の集積回路を、そのマスク利用回路配置回路設計の論理またはタイミングシミュレーションを要することなく製造する方法および装置。試験機能のために、上記マスク利用回路配置の代替品には試験ブロックおよび改変フリップフロップの走査試験回路網が含めてある。ユーザの回路配置した論理アレー（FPGA）（10）との論理互換性は、特定のFPGA論理ブロックの機能を実行する論理ゲート全部を、マスク利用回路配置の集積回路（ゲートアレー）（16）内でクラスター化することによって維持される。さらに、使用されるFPGA論理ゲートまたは機能のみを上記ゲートアレーに複製してチップ表面積を節約する。

Description

【発明の詳細な説明】ユーザの回路配置した論理アレーとタイミングおよび論理互換性を有するマスクプログラムを施した集積回路発明の背景発明の分野この発明はディジタル論理ゲートのアレーを有する集積回路に関し、とくにユーザの回路配置した論理アレーの代替品としてのマスク利用相互配線形成の集積回路をつくる構造および方法に関する。従来技術の説明ジョンイー．マホーニー（John E．Mahoney）名義で1991年11月26日に発行されジリンクス社（Xilinx，Inc.）に譲渡されている米国特許第5,068,603号（参照してここに組み入れる）は、ユーザの回路配置した論理アレーのピン互換代替品であるマスク利用回路配置の集積回路を作る特別な構造および方法を開示している。マスク利用回路配置の代替品に走査試験回路網を形成し、そのチップ上に形成した論理機能ブロックの動作可能性を試験するのである。集積回路チップに対する「布線ずみ相互接続配線」、「金属相互接続配線」、または「マスクにより回路配置した相互接続配線」と種々に呼ばれているものは、集積回路内の種々の導電性経路、すなわち基板内に拡散するか、論理ゲートの入力および出力端子を相互接続するように基板上の金属層をパターニングするかにより形成した種々の導電経路の固定したレイアウトである。マスクにより回路配置した相互接続配線は例えば標準ゲートアレーに関連している。これは、従来「ソフト布線」、「ソフト回路配置相互接続」または「ユーザの回路配置した相互接続配線」といろいろに説明されている論理ゲートの相互接続の代替手法と対照的である。このユーザ回路配置相互接続配線はフィールドプログラマブルなゲートアレー（FPGA）と関連している。上掲の特許は特定の論理設計をユーザの回路配置した相互接続配線からマスクで回路配置した相互接続配線に移し換える際のシミュレーションの必要性をなくする方法を記載している。すなわち、機能上の互換性は論理変換がないことによって保証されるからである。フィールドプログラマブルなゲートアレー内の回路配置融通性あるブロック（「 CLB」）はゲートアレー内の一群の論理ゲートによって複製される。（FPGA販売業者に応じてCLBには種々の呼び名が用いられている。すなわちアルテラ（Alter a）社は同社製FLEX系の論理アレーブロック（LAB）と呼び、ＡＴ＆Ｔ社は同社製 ORCA系のプログラマブルロジックセル（PLC）と呼んでいる。）論理ブロックは多数の予め設計された特定回路配置の論理ゲート、すなわち一つのチップ上の多数のブロックで複製される論理ゲートである。ジリンクス社製論理ブロックは、一つまたは二つの組合せ関数発生器と、プログラム手段つきの一つまたは二つのフリップフロップすなわち実動化すべき組合せ関数の選択ならびに上記関数発生器および論理ブロックへの信号経路指示、上記関数発生器およびフリップフロップとの間の信号経路指示、および上記論理ブロックからの信号経路指示のためのフリップフロップとを含む。「回路配置融通性ある論理ブロック」という名称は、FPGA内の論理ブロックの回路配置をユーザが決定できるので用いてある。上述の特許では、同期経路のために、もとのFPGAに対するゲートアレーのタイミング互換性をそのゲートアレーのタイミングとFPGA内の回路配置融通性ある論理ブロックのタイミングとを一致させることによって保証している。論理ゲート間のすべての経路遅延はゲートアレー内においてはFPGA内の場合よりも相対的に短い。このように、ゲートアレーはFPGAと同様なやり方で論理を実動化する。すなわち、ゲートアレーは本質的にFPGAのプログラム可能な素子（導通トランジスタ）をマスクにより区画した単一のメタライズ層と置換するのである。いくつかの非同期経路については、ゲートアレー内同等回路はFPGA版とは非互換で差し支えなく、その場合は信号経路およびその論理素子をゲートアレー完成前に再設計しなければならない。ユーザの回路配置した設計の中の各CLB（使用の有無に関わらず）について、マスクにより回路配置したゲートアレー回路には対応の論理ブロックがある。また、上述の特許に記載してあるゲートアレーの製造方法は、（1）各論理ブロック内の各関数発生器および（2）各論理ブロック内の各フリップフロップと関連した試験ブロックにより100％の対故障準備を提供する。これによって各関数発生器およびフリップフロップを分離状態で余すところなく試験できる。この試験ブロックは「走査チェーン」とも呼ばれる。これと対照的に、ユーザに回路配置可能なチップをマスクにより回路配置したチップに置換する他の従来技術の方法はユーザに回路配置可能なチップの設計をマスクにより回路配置したチップの設計にマップし、回路素子（論理ゲート）の配列がその過程で実質的に変わるようにする。そのためには、マスクにより回路配置したチップ内にいくつかのマスクにより回路配置したメタライズ（相互接続配線）層を通常必要とする。（マップ操作はFPGA論理機能を抽出して、ゲートアレー用のNAND、NOR、INVなどの論理ゲートの相互接続としてそれを合成する過程である）。上記他の従来技術の方法はチップ表面積の利用においては上記特許の手法よりも経済的であるが、マスクにより回路配置したチップの設計の論理およびタイミングシミュレーションが機能性確保のために必要となる。本発明の発明者らが認めたとおり、上記特許の手法における各FPGA論理ゲートの100%複製はゲートアレーのために余分のチップ表面積の利用を必要とし、したがってゲートアレーの中のゲートを無駄にする。FPGAのCLB（および入力／出力ブロック）とゲートアレー内の論理との一対一対応は通常の設計でFPGA内の論理ブロックの60%乃至80%を用いた場合でも生ずる。同様に、上記特許においては100%の試験ブロックカバレッジの提供のためにゲートアレー上で相当な余分の面積を費やすことを本発明の発明者らは認めた。また、上記特許はカスタムベースの集積回路ゲートアレー、すなわち単一の相互接続配線層で回路配置されるように（多大の費用で）特別に設計され、FPGAデバイス群の中の一つのみと共動可能であり、新しいFPGAアーキテクチャーの各々につき新しいゲートアレーの提供を要する集積回路ゲートアレーを必要とする。このように上記特許の方法は、ユーザの回路配置した設計における機能を複製するのに、マスクにより回路配置したチップ上で余分のチップ面積を必要とする点で不利である。ユーザの回路配置した設計を上記特許のゲートアレーよりも少数のゲートを有するゲートアレー（マスクにより回路配置した）設計に置換することによってチップ表面積を節約すれば、大幅な費用節減が得られる。さらに、マッピングを用いた他の従来技術の場合のような論理およびタイミングシミュレーションを要することなくそれができれば望ましい。また、FPGAデバイス群の各々について特有のベースゲートアレー（単一の相互接続配線マスクで回路配置した）を不要にすることは有利である。発明の概要この発明によると、FPGAなどユーザの回路配置したチップ設計への機能付与を、論理およびタイミング互換性を保ち、一方ではマスクにより回路配置したチップの論理およびタイミングをシミュレートすることなく、マスクにより回路配置したチップアーキテクチャー（ゲートアレーなど）に変換する。これは、FPGA中で実際に使われるCLBのみを合成し、使われるCLBのみをマスクにより回路配置したチップに配列するようにすることによって達成される。FPGA内で使われたCLB の外部の相互接続配線はすべてゲートアレー内で維持される。マスクにより形成した設計の内部の試験ブロックは必要なところだけ形成する。「必要なところ」は、CLBの外部接続を有する関数発生器の各々の出力と決めてあり、各フリップフロップは、フリップフロップに多重化入力を設けそれらフリップフロップが通常モードおよび試験モードの両方で動作できるようにすることによって、試験ブロックとして動作するように改変してある。これによって、マスクにより回路配置した集積回路上の試験ブロックの（したがって試験専用の論理ゲートの）数を大幅に削減し、一方100%の対故障準備を維持するので有利である。ユーザの回路配置した設計における合成CLBの各々はマスクにより回路配置したチップ内のゲートのクラスターとして配置して経路付与し、物理的近接関係を維持するとともにユーザの回路配置したチップ内のタイミングとタイミング等価を維持できるようにする。しかし、ゲートのクラスターは、マスクにより回路配置したチップ上で不使用FPGAゲートを除去するために、対応のFPGA CLBのゲートと通常は一対一に対応しない。物理的近接はタイミング等価を保証するわけではないが、合成CLB内の余分の経路遅延を防止する。すなわち、物理的近接は、合成CLBのタイミング規格が対応のFPGA CLB規格と同等またはよりよく（速く）なることを確実にする。また、タイミング互換性を保つために、ユーザの回路配置した設計における非同期経路沿いのCLBは、付加的論理の挿入によりマスク式回路配置設計内でタイミング合致させてある。この方法はゲート海アーキテクチャを有するゲートアレーにもチャンネルアーキテクチャを有するゲートアレーにも適用できる。また、この方法は一般的であってFPGAおよびゲートアレーにとくに限られるわけではなく、ユーザの回路配置した設計に基づくマスク利用回路配置の論理セル集積回路チップすべてに適用できる。不使用論理ブロックをなくするとともにマスク利用回路配置のチップ内の試験ブロック回路の量を最小にすることによって、比較的少数のゲートを有するマスク利用回路配置のチップをそれよりもずっと多数のゲートを有するユーザの回路配置したチップの代替品とする。これによる表面積節約により、マスク利用回路配置のチップの製造を経済化する。論理およびタイミング互換性をともに維持することによって、特定のユーザ回路配置チップ設計をマスク利用回路配置のチップに変換する際の誤りのリスクを最小にし、その変換に費やされる時間を削減する。それによって、ユーザの回路配置したチップにおける現有の機能設計の利点を維持し、論理再設計を要することなくマスク利用回路配置のチップに引き入れる。このように、上記変換を最小の人手の介入により広範囲にわたり自動的に（例えばコンピュータプログラムにより）有利に実行できる。図面の簡単な説明図１はFPGAからゲートアレーへの置換を概念的に示す。図2AはFPGAの左上角部分を示し、図2Bはゲートアレーでの等価部分を示す。図3A、3Bおよび3Cは従来技術によるユーザの回路配置した集積回路の三つの例を示す。図4A、4Bおよび4Cは従来技術によるマスク利用回路配置の集積回路の三つの例を示す。図5A、5Bおよび5Cはこの発明によるマスク利用回路配置の集積回路の三つの例を示す。図６はこの発明による集積回路の非同期経路沿いに関数発生器を特定するバックトラッキング手順を示す。図７はユーザの回路配置した論理設計をこの発明によりマスクで回路配置した論理設計に変換する過程のフロー図を示す。図8Aおよび8Bはこの発明による試験ブロックの使用を示す。発明の詳細な説明図１はこの発明によるゲートクラスター形成を示す。左側部分は行および列に配列した複数個のCLB12-1、12-2、12-3、…12-k、12-sを含むFPGA10の平面図を図解的に示す。FPGA10の機能はゲートアレーマスク利用回路配置の集積回路16に複製される。図示のとおり、これは「ゲート海」であるがチャンネル式ゲートアレーにすることもできる。FPGA10の使用中の（接続を施した）CLBの各々はゲートアレー16中で機能的に同一の対応するゲート組を有する。種々のハッチングで示したとおり、FPGA10内の特定の使用中のCLBの各々はゲートアレー16内のクラスター化したゲート群に対応する。例えば、FPGA10内のCLB12-1はゲートアレー1 6内の同じハッチングを施したゲート18-1のクラスターに見出される同一論理機能に対応する。同様に、線で示したとおり、FPGA10内のCLB12-41はゲートアレー 16内のゲート18-41のクラスターに見出される論理機能を有する。上述のとおり、FPGA10のCLBのうち使用中のもの、すなわち他のCLBに接続されているものだけがゲートアレー16にマップされる（対応の論理ゲートクラスターを有する）。図2Aおよび図2BにFPGA10の一部およびゲートアレー16の一部についての上記マッピングをそれぞれ示す（異なる表示で）。FPGA10の一部（この場合は左上部）は入力／出力ブロック（IOB）P1、P2、P3、P4およびP5を含む。これらIOBは実際の入力／出力パッドだけでなくフリップフロップおよび駆動回路などの関連論理回路をも含んでいることを理解されたい。この場合P5は不使用の、すなわちその内側にＸ印で示したように接続のないIOBである。FPGA10にはCLB AA、AB、BBおよびBAも示してある。CLB BAはその内側にＸ印で示したように使われていない。すなわちCLB BAはFPGA10内の他の素子のいずれにも相互接続されていない。ゲートアレー16は論理的には（機能上は）FPGA10に対応し、したがってFPGA10 の各IOBおよびCLB対応のゲートのクラスターを有する。すなわちゲートアレー16 はIOB P1、P2、P3およびP4を表すゲートクラスターを有する。ゲートアレー16ではこれらゲートクラスターは一様な物理的大きさまたは形状を備えず、内蔵論理ゲートの実際の数に応じて変わる大きさおよびまたは形状を備える。ゲートアレー16の内側にはCLB AA、ABおよびBB対応のゲートクラスターも示してある。ゲートアレー16にはFPGA10のIOB P5またはCLB BA対応のゲートクラスターはない。すなわち、これら二つの素子はFPGA10には用いられてなく（他の素子のいずれにも相互接続されてなく）したがってFPGA10の全機能達成用にゲートアレー16内に設ける必要はないからである。不使用IOB P5またはCLB BAにいかなるゲートも割り当てないことによるゲートアレー16上の面積の節約というこの発明の利点がここに示される。この発明のもう一つの特徴を図3A、3B、3Cおよび対応の図4A、4B、4C、5A、5B 、5Cに示す。（図3Aは図4Aおよび図5Aに対応し、図3Bは図4Bおよび図5Bに対応し、図3Cは図4Cおよび図5Cに対応する）。図3A、3Bおよび3Cはユーザの回路配置した集積回路、すなわちFPGAの一つのCLBの三つの例である。図3Aは第１のFPGA30 のCLBを示し、図3Bは第２のFPGA32のCLBを示し、図3Cは第３のFPGA34のCLBを示す。（これらの図は試験ブロック回路配置だけを示すために高度に単純化してある）。図3A、3B、3CのCLBは試験ブロックを含まない。すなわち、FPGA30では関数発生器Ｆは出力Ｘをこの特定のCLBの外部に供給する。「関数発生器」は特定の論理機能を実動化する参照用テーブルを形成する論理ゲートの集合として定義される。フリップフロップFF₁は接続されてなくしたがってFPGA30ではハッチングを施してない（ハッチングを施した素子は使用中のもの、ハッチングなしのものは不使用中のもの）。すなわち、関数発生器Ｇは使用されていないがフリップフロップFF₂（使用されている）は出力Ｙを生ずる。図4A、4B、4Cの各々は、上記特許の従来技術による図3A、3B、3Cにそれぞれ記載のものと論理機能において等価なマスク式回路配置チップのCLBを示す。この図において、試験ブロックtblkは各素子に一つの試験ブロックを関連させた形で含めてある。したがって、各CLBにおいて、試験ブロックtblk₁は関数発生器Ｆに関連づけてあり、試験ブロックtblk₂は関数発生器Ｇに関連づけてあり、試験ブロックtblk₃はフリップフロップFF₁に関連づけてあり、試験ブロックtblk₄はフリップフロップFF₂に関連づけてある。これら試験ブロック（走査チェーン）の各々を相互接続する（チェーンにする）試験経路50も示してある。図4Aのゲートアレー36の場合はフリップフロップFF₁が使われてないので、試験ブロックtblk₃ は試験チェーン内のリンクとして用いられるに留まり、それを除けば余分である。同様に、FPGA36内の不使用状態の関数発生器Ｇと関連づけられた試験ブロック tblk₂は試験チェーン内のリンクとして用いられるに留まり、それを除けば余分である。このように、従来技術のゲートアレー36は、不使用中のフリップフロップFF₁、不使用中の試験ブロックtblk₃、不使用中の関数発生器Ｇ、および不使用中の試験ブロックtblk₂専用の多大のチップ面積を含む。フリップフロップFF₂からの試験ブロックtblk₄の出力は出力Ｙである。同様に、図3Bおよび3Cは従来技術において図示のとおり接続したFPGA32および 34のCLBをそれぞれ示す。図からわかるとおり、素子Ｆ、Ｇ、FF₁およびFF₂は図3 BのFPGA32内では使われている。これと対照的に、図3Cに示した第３の例のFPGA3 4では、フリップフロップFF₁およびFF₂は出力ＸおよびＹをそれぞれ生ずるのに使われていない。図4Bのゲートアレー38は論理機能において図3BのFPGA32に対応する。同様に、図4Cのゲートアレー40は論理機能において図3CのFPGA34に対応する。図5A、5B、および5Cは、論理機能において、ゲートアレー36のFPGA30、ゲートアレー38のFPGA32、ゲートアレー40のFPGA34にそれぞれ対応する。この発明による図5Aからわかるとおり、関数発生器Ｇ（FPGA30のCLBまたはゲートアレー36では使われていなかった）は含まれていない。このことはチップ表面積の節約すなわち他の機能のために振り向けられ得るチップ表面積の節約を表す。同様に、FP GA30にもゲートアレー36にも含まれていたフリップフロップFF₁はゲートアレー4 2には含まれていない。チップ表面積をさらに削減するために、ゲートアレー36 に含まれていた試験ブロックTB4はゲートアレー42では除去してあり、代わりに、改変フリップフロップMFF₁がゲートアレー36のフリップフロップFF₂および試験ブロックtblk₄と組み合わせてある。上述のとおり、改変フリップフロップMFF₁ はデータおよびクロック入力線の各々にマルチプレクサを含む。これらマルチプレクサは、入力の第１の組を通常動作モードで、入力の第２の組を試験モードで、というように多重化入力をこれら端子に導くことを可能にする。すなわち、改変フリップフロップMFF₁はゲートアレー36の試験ブロックtblk₄の試験機能を実質的に含み、チップ表面積を大幅に節減している。通常モードで示したとおり、改変フリップフロップMFF₁はゲートアレー36内の等価構成と同じく出力Ｙを生ずる。ゲートアレー38の試験ブロックtblk₁およびtblk₄は、関数発生器ＦおよびＧが CLBの外部には直接接続を備えていない（CLB内の関連フリップフロップへの入力を供給するのに使われている）ので、ゲートアレー44では除去してある。同様に、図5Bおよび5Cは論理機能においてゲートアレー38および40に対応するゲートアレー44および46をそれぞれ示す。ゲートアレー44はフリップフロップおよび試験ブロックの組合せの代わりに改変フリップフロップMFF₁およびMFF₂を含む。ゲートアレー46について図5Cに示すとおり、試験ブロックtblk₃およびtblk₄は、チップ表面積節減のためにゲートアレー40のフリップフロップFF₁およびFF₂とともに除去してある。すなわち、これら素子はFPGA34において用いられていなかったからである。ゲートアレー42、44および46の各々には、図示の各ゲートアレーの試験ブロックと改変フリップフロップとを相互接続する試験ブロックの相互接続配線 52が備えられている。このように、この発明によると、稼働FPGA設計に基づく論理アレーの論理シミュレーションは不要である。すなわち、FPGAの使われるCLBをゲートアレーのゲートクラスターに一対一にマッピングすることによって全論理の忠実な複製が確保され、FPGAのCLBの間の相互接続配線のネットリストがゲートアレーのゲートクラスター間の相互接続配線と同じになるからである。このように、もとのFPGA （ユーザの回路配置した）設計が正しく機能的な回路であることが確実である限り、ゲートアレー設計の機能性を検証する必要はない。また、例えばゲートアレー42内に試験ブロックおよび試験可能な改変フリップフロップが存在することによりこれら素子の各々を分離状態で（上記特許の場合のように）試験することが可能になる。各素予は通常およそ４個または５個の入力を備えるにすぎないので、各素子を試験ブロック経由または改変フリップフロップマルチプレクサ経由で２４個または２⁵個の試験ベクトル（16個または32個の試験ベクトル）で試験でき、しかも比較的容易に達成される。このように、ゲートアレーの素子を分離状態に保ったままの試験は単純な試験ベクトル発生プログラムで達成される。 FPGAに対するゲートアレー代替品の正確性を検証する際の第２の要素はタイミングの正確性である。上述の特許の場合のように、ゲートアレーを通じた同期経路のタイミングの正確性は、逐次的に接続したゲートアレーフリップフロップの間の伝送遅延（サイクルタイム）がFPGA設計値におけるその値以下またはその値に等しくなるようにすることによって達成される。すなわち、データが一つのレジスタから後続のレジスタに所定のサイクルタイム内に伝送される限り、同期論理経路のタイミング制約は充足され、同期論理経路の機能が等価FPGAのそれ、すなわち正しく機能していることを確認済みのそれになることが確実になる。また、この発明によると、ゲートアレーのサイクルタイムを等価FPGAのそれよりも速くすることができる。すなわち、回路の同期部にとってより速いということは、逐次的に接続したレジスタの間のデータ転送のための付加的スラック時間を稼ぐことにすぎないからである。より問題になるのは、ゲートアレー内の非同期データ経路、すなわちこの発明によりタイミング合わせ操作を行い、マスクにより回路配置した回路のこれら部分のタイミングと、等価のユーザの回路配置した回路のそれとが確実に互換性を有するようにした非同期データ経路である。したがって、ゲートアレーの非同期経路沿いの論理ブロックはすべてタイミングが合致している。図６に示したタイミング合わせ操作はFPGA内の各非同期経路沿いのすべての関数発生器を特定し印を付けるようにバックトラックする。これら関数発生器はゲートアレーにおける複製用に合成してありそのタイミング制約はFPGAの対応速度グレードと等しくなっている。上記バックトラッキングは、クロック信号入力の供給を関数発生器から受ける第１のフリップフロップ60を特定することを含む。関数発生器は、参照用テーブルを用いて例えば４個または５個の変数（入力）のあらゆる論理関数を実動化できるCLBの特定の部分である。（通常のCLBは二つの互いに同一の関数発生器と二つのフリップフロップとを含む）。関数発生器62を駆動する入力信号は点線沿いに（他の図示してない関数発生器を表す）関数発生器66および68までトレースバックし、これら関数発生器66および68は外部入力ピン70およびフリップフロップ 72からの信号でそれぞれ駆動される。同様のバックトラッキング操作がフリップフロップのリセット入力およびプリセット入力にも加えられる。また、関数発生器74の出力で駆動したフリップフロップ60のリセット端子（RD）は関数発生器76 、78までバックトラックされ、これら発生器76、78は外部入力ピン80およびフリップフロップ82でそれぞれ駆動される。図６の下側部分は外部出力ピン71から関数発生器73まで、および次に他の関数発生器経由（点線）で関数発生器75および接続フリップフロップ77までのバックトラッキングを示す。図６の下部は各部出力ピン86から接続関数発生器88まで、および次に中間の関数発生器経由（点線）で入力受信用外部入力ピン92を備える関数発生器90までのバックトラッキングを示す。このように、タイミング合わせコンピュータプログラムが各リセットまたはプリセットフリップフロップ端子ならびに各クロック入力端子および各外部出力ピンから信号源すなわちフリップフロップまたは外部ピンに遭遇するまで自動的にバックトラックを行う。次にタイミング制約を発生し、FPGAからゲートアレー設計への変換の際に論理経路経由の遅延を追加論理によりもとの遅延に合致させるようにする。追加論理は経路に遅延を付加するだけの一連の遅延バッファ（例えばインバータ対）で通常は構成する。遅延の他の形式はゲートの数または大きさを増加させるやり方である。これらは設計コンパイラ（後述）で決定される。FP GA内の各CLBは同一であるから、入力から出力までの間に同一のタイミングを有しそのタイミングが等価ゲートアレー論理クラスターにおける入力から出力までの時間遅延として保持される。図７はFPGA（ユーザの回路配置した）集積回路設計をゲートアレー（マスクにより回路配置した集積回路）に変換するこの発明の全体のプロセスを示す。「カスタマー」（FPGA設計者）はステップ96から始めてFPGAネットリストの.lcaファイル98を供給する。（図７では楕円はファイルまたはリポート（データ）を表しブロックはデータ処理用のコンピュータプログラムを表す）。上記.lcaファイル 98は機能検証ずみのFPGAのための配置および経路付与情報を慣用技術により含む。上記.lcaファイル98はプログラムlca2xnf 100により変換し、配置および物理的経路付与情報を除去するとともに論理およびタイミング情報のみを残すことによって.lcaファイル98を再フォーマットし、ファイル.xnf 102に具体化する。（プログラムlca2xnf 100、XACTdrc 128、およびxdelay 126はジリンクス社から市販されている）。目標は、最終的にはゲートアレーネットリストに変換される論理レベル接続情報を抽出することである。プログラムxnf2ver 104は次にファイル.xnf 102をモジュール状ベリログ（Ver ilog）ネットリスト106に変換する。（ベリログは業界標準のネットリストフォーマットである。）プログラムxnf2ver 104は図5A、5B、5Cにしたがって試験ブロック挿入も行う。プログラムxnf2ver 104はCLB関数発生器をそれらが実動化する数式に変換し、CLBフリップフロップを明示的にマップし、ユーザの回路配置した回路では不要であった試験論理ブロック（tblks）を挿入する。このプログラムは非同期経路にタイミング合わせ操作を適用し、シノプシス社設計コンパイラ（Synopsys Design Compiler）108の用いるタイミング制約ファイルを生ずる。x nf2verへの入力は.xnfファイル102、すなわちFPGAなど再プログラム可能な回路を記述するジリンクス社フォーマットネットリストであるファイル102である。 xnf2ver 104の一つの出力はユーザの回路配置したゲートアレーを記述するベリログネットリストファイル106（設計コンパイラ108で読める標準フォーマットの）である。二番目の出力は各非同期経路についての所要遅延量を示す（コンパイラのスクリプトコマンドセットで）ための設計コンパイラ108用タイミング制約ファイル148である。三番目の出力は名称相互参照ファイル（tcompプログラム 130用、図示してない）である。 xnf2verのオプションは次のとおりである。 grobalreset = 真／誤 keep＿tbuf = 真／誤これらのオプションはもとの.lcaファイル98を変換する際に手動で入力する。「global reset」オプションとは、例えばジリンクス社製チップにある外部大域リセットピンを使うことを意味する。このピンの接続用の回路は、不使用の場合は、マスクにより回路配置した回路に設ける必要はない。「keep＿tbuf」オプションは内部三状態バスのマッピングに用いる方法に関する。 xnf2verの機能は次のとおりである。１．.xnfファイル読み出し機能を呼び出して.xnfファイル102をメモリにロードする。２．ジリンクス社XC3000設計かXC4000設計か（これらはFPGAの二つの型である）のいずれが処理中であるかを判定する。３．メモリ中に格納されたデータ構成を次のとおり変形する。ａ．発振器（用いてある場合）を適切な回路に変換する。XC4000FPGAチップ内に含まれているような内部発振器を用いた場合は、この機能はゲートアレー内の発振器の回路で置換する。ｂ．IOB蓄積素子（フリップフロップ、ラッチ）を処理してそれらを適切なI /Oパッドおよびフリップフロップ／ラッチ回路に変換する。ｃ．入力および出力の両方にピンが用いてあるところでは双方向バッファを形成するように入力バッファと三状態出力バッファとを結合する。ｄ．内部三状態バッファを統御する（keep tbufがコマンドオプションで真の場合は三状態バッファは保持され前の状態の記憶のためにバスラッチも加わる。keep tbufが誤の場合は三状態バッファはマルチプレクサに変換される。）ｅ．globalresetがコマンドオプションで誤の場合はフリップフロップから大域リセットピンを消去する。または、globalreset信号および入力バッファを作る。ｆ．XC4000FPGAで利用可能な布線済みAND回路をゲートアレー用の等価AND回路に変換する。ｇ．リセット／プリセット、クロックイネーブル、大域リセット／プリセット操作についてフリップフロップを分析し、これら機能の不使用時には単純化したフリップフロップを生ずる。フリップフロップをDFR1‥8またはDFS1‥8（後述のとおりさらに変更される一時的名称）に名称変更する。ｈ．設計コンパイラ108による名称付与慣用手法との互換性確保のためにネット名称およびインスタンス名称の特殊文字を取り出し相互参照ファイル内のそれらの名称変更をリポートする。ｉ．CLB内の関数発生器出力を分析したのち試験ブロック回路記述を挿入する。一時的名称DFR1‥8およびDFS1‥8を対応のMFF（走査試験回路を含むように改変したフリップフロップ回路）に変換する。試験ブロック走査チェーンを生成する。ｊ．FPGAにRAM（ランダムアクセスメモリ）として回路配置されているCLBを特定してゲートアレー内で正しい大きさのRAMブロックに置換する。ｋ．非同期ネットのための時間制約をタイミング制約（設計コンパイラ記述）ファィル148に加える。４．ベリログネットリストファイル106を、上位モジュールでサブモジュール間の相互接続配線を画するように、また各CLBをサブモジュールとして画するようにして、出力する。次に設計コンパイラ108（シノプス社から市販）はモジュール式ベリログネットリスト106からデータを取り出し、タイミング制約ファイル148にしたがってデータをコンパイルし、変換ずみのベリログネットリスト110を出力する。そのリストの中で.lcaファイル98からの各CLBは個別のモジュールとして記述され、CLB間の相互接続配線のための上位モジュールも含まれる。目標ライブラリー112は設計コンパイラ108についても作成されているファイルであり、ゲートアレーファウンドリーが最終的に作成する物理的ゲートアレーチップを記述する。すなわち、各目標ライブラリーは特定の目標ゲートアレーアーキテクチャと関連づけてある。したがって、全体としてのプロセスは互いに異なるゲートアレーおよびファウンドリーにも共通である。これによって、設計コンパイラ108（変換ずみのネットリスト10）からの出力を目標ライブラリー112ゲート構成に導くことを確実にする。プログラムvconv 114は「クラスター型」配置を実行するコマンドを含むネットリストdefファイル116を配置および経路付与用に発生する。入力は変換ずみのベリログネットリストファイル110、およびI/0ピン割り当て（図示してない）を画するユーザパラメータファイルである。出力はカデンス（Cadence）defファイル116、ライブラリーインスタンスファイル（図示してない）、およびリポートファイル（図示してない）である。プログラムvconv 114の機能ステップは次のとおりである。ａ．変換ずみのベリログネットリスト110をメモリデータ構成中に読み込む。ｂ．配置および経路付与ネットリストdefファイル116をコンポーネント基準のフォーマットで出力する。ｃ．クラスター化すべきゲートのインスタンス名称を特定する「グループ」コマンドを出力する。ｄ．この設計で用いるライブラリー素子からなるライブラリーインスタンス「lef］ファイル（これはゲートアレーライブラリーファイルのサブセットである）を配置および経路付与プログラム118のランの前に生成する。（配置および経路付与プログラム118はカデンスデザインシステムという名称のプログラムである）。カスタマー96が供給し.lcaファイル98に記述されているEPGAの各CLBは設計コンパイラ108により個別にコンパイルされ、したがって各CLBは図７のプロセスフローの期間中ユニットとして維持される。変換ずみのベリログネットリスト110はモジュール形式である（CLBの各々についての個別のモジュールと上位モジュールとを含む単一ファイルである）。def ファイル116は配置および経路付与システム118のためのネットリストであって、例えばCLBを形成するゲートのインスタンス名称が特別に付与されており（例えばCLB AAを構成する全素子はAA＿で始まる名称を有するなど）、ゲートのクラスター（例えば名称ＡＡ＿^*のゲート全部）を形成するコマンドはvconvプログラム 114により取り入れられる。配置および経路付与プログラム118はゲートアレーの実際の配置および経路付与を実行し、プログラム118からの出力はゲートアレーファウンドリー（製造施設）、すなわちゲートアレーのための相互接続配線層マスクを作るのに用いるファウンドリーに対して作成されたデータベースファイルdb 120である。ファウンドリーはファイルdb 120に従ってゲートアレーを作成（相互接続）し、試験ベクトルファイル154（後述）を用いてゲートアレーを試験する。配置および経路付与プログラム118のもう一つの出力は、マスクにより回路配置したゲートアレー上の配線に起因する付加的遅延を表す遅延ファイル124である。このデータはゲートアレーネットリストを実際の遅延量で逆注釈するのに用いられ、タイミング分析は設計コンパイラ108によって実行され、タイミング分析リポート132を生ずる。プログラムxdelay 126はもとのFPGA設計のためにタイミング分析報告を生ずる。プログラムtcomp 130はタイミングリポート132および 128を比較し、タイミング比較リポート134を生じ、このリポートはカスタマー96 に送られて設計上の非同期経路のタイミング変動の影響をカスタマーが評価できるようにする。非同期経路に対しては、設計コンパイラ108のタイミング分析器がセットアップおよびホールドのチェックを行う。プログラムtcomp 130は設計コンパイラ108の発生したxdelayリポート128（FPG Aに関する）とタイミングリポート132（変換ずみのゲートアレーに関する）との間でタイミング遅延情報を比較する。入力はxdelay遅延リポート128、タイミングリポート132、および名称相互参照ファイル（図示してない）である。出力はタイミング比較リポートファイル134である。プログラムtcomp 130の機能ステップは次のとおりである。１．二つのタイミングリポートファイル128、132をメモリに読み込む。遅延リポートファイル128に含まれる経路の各々につき、タイミング分析リポート132からの経路遅延と比較を行う。２．リポート134における遅延の増加／減少をリポートする。プログラムXACTdrc 138はFPGAトポロジー（.lcaファイル98）を分析して非同期データ経路を見出すデザインルールチェッカーである。プログラムXACTdrc 13 8の発生したdrcリポート140は、カスタマー設計における非同期論理経路をカスタマーが見出すために用いられる。これら経路が問題を含んでいると判定された場合は、カスタマーはその回路の一部の再設計を選択できる。タイミング問題に関わるものとしては、もとのFPGA設計に合致するタイミングに関する設計コンパイラ108にコマンドを供給するユーザー制約ファイル144もある。ユーザ制約ファイル144は、ゲートされたクロック信号、ゲートされたリセット信号、または出力ピンを含む各論理経路のチェックの結果である。プログラムatpg 152は100%故障対応準備を提供するために試験ベクトルを自動的に発生する。このプログラムへの入力はモジュール形式のベリログネットリスト106であり、出力は試験ベクトルファイル154である。プログラムatpg 152の機能ステップは次のとおりである。１．各モジュールの網羅的な試験を、入力の可能性あるあらゆる組合せの印加、出力の観測、および予期される出力に対するチェックにより行う。２．試験ベクトルファイル154を目標ゲートアレー試験装置（図示してない）用にフォーマットする。一つの実施例においては、コンピュータプログラムxnf2ver 104、atpg 105、v conv 114および図７のtcompはＣ言語で書かれている。代わりに、これらコンピュータプログラムを当業者が書き、上述の説明を考慮して、上述の機能をもたらすように種々の言語および種々の形式で書くこともできる。図8Aは上に述べた方法による試験ブロックのゲートアレーへの挿入を示す。試験ブロックは各関数発生器の出力に接続され、したがって、関数発生器162を含むCLB160が試験ブロックtblk₁₀に接続される。同様に、CLB168の関数発生器164 、166は試験ブロックtblk₁₂、tblk₁₄にそれぞれ接続される。この場合、各関数発生器164、166は試験ブロックtblk₁₅、…、tblk₂₂経由で接続された四つの入力（他の関数発生器からの）を有する。すなわち、試験ベクトルは入力の可能性あるあらゆる組合せを各関数発生器に提供し、関数発生器を一つずつ試験し、100%の試験対応準備をもたらす。図8Bに示したもう一つの実施例はゲートアレーからなる試験ブロックを（チップ表面積節約のために）選択的に消去する（すなわち、試験ブロックtblk₁₂、tb lk₁₄は消去される）。すなわち、それら直接の試験ブロックは100%対故障準備には不要だからである。これは、中間項の可能性あるあらゆる組合せが、試験ベクトルの可能性あるあらゆる組合せを関数発生器164、166、162の八つの入力に同時に印加することによって提供できるからである。試験ベクトルのあらゆる組合せを印加する際の主な制限は試験所要時間である。すなわち、あらゆる組合せを試験するのに必要な試験ベクトルの数は、入力の数をＮとしたとき、２^Nとなるからである。100%対故障準備は２^N個の信号の組合せ全部を試験することなく達成することが通常は可能である。例えば、四入力ANDゲートは６個でなく５個の試験ベクトル、すなわち、各入力に０を有し他の入力に１を有する４個のベクトルと全入力に１を有する５番目のベクトルとを用いることによって全部試験できる。試験所要時間は最小数の試験ベクトル組の利用により削減でき、しかも100% 対故障準備を達成できる。試験ベクトル発生用の周知のアルゴリズムはジェイ．ピー．ロス（J．P．Roth）が「オートマタ故障の診断：計算および方法（Diagno sis of Automata Failures：A Calculus and a Method）」アイビーエムジャーナルオブリサーチディベロップメント（IBM Journal of Res．Develop.）、第 10巻第278-291頁、1966年７月発行に記載している。試験ブロックの選択的消去というこの方法はFPGAの代わりとなるゲートアレーに限られず、チップ上に試験素子を有するとともに論理機能が単一の論理経路にある場合に二つ以上の論理機能を試験できる集積回路のいずれにも広く適用できる。上述の説明は例示的であって限定的なものではない。上記以外の変形がこの説明に照らして当業者に自明であり、それら変形が添付請求の範囲の請求項に包含されることを意図するものである。

【手続補正書】特許法第１８４条の７第１項【提出日】１９９４年８月１８日【補正内容】請求の範囲１．ユーザの回路配置した論理セルの論理動作を通常モード動作時にエミュレートするように回路配置されたマスク利用回路配置の論理セルアレーを製造する方法であって、ユーザの回路配置した論理セルアレーの回路配置を記述するネットリストであって、前記ユーザの回路配置した論理セルアレー内の複数の論理ゲートを各々が含む複数の論理ブロックを含むネットリストを生成する過程と、前記ユーザの回路配置した論理セルアレーの使用中の論理ブロックに一対一に対応するように配置され経路付与され、各々が物理的近接性を有する複数の論理ゲートクラスターを含み、前記ユーザの回路配置した論理セルアレー上の不使用中の論理ブロックに対応の少なくともいくつかの論理ゲートクラスターは含まないマスク利用回路配置の論理セルアレーを前記ネットリストに従って作成する過程とを含む方法。２．前記ユーザの回路配置した論理セルアレーが不使用中の論理ゲートを有するいくつかの論理ブロックを含み、前記作成する過程が使用中の論理ゲートのみに対応する論理ゲートのクラスターを作成することを含む請求項１記載の方法。３．前記論理ブロックの各々が少なくとも一つの関数発生器を含み、前記マスク利用回路配置の論理セルアレー上に複数の試験ブロックを作成する過程と、前記関数発生器の出力信号線が前記論理ブロックに外部から直接に接続されている場合のみ試験ブロックを論理ブロック内の各関数発生器に接続する過程とをさらに含む請求項１記載の方法。４．前記マスク利用回路配置の論理セルアレー上の複数のフリップフロップの各々に試験能力を付与するようにそれら複数のフリップフロップのクロックおよびデータ入力端予の各々にマルチプレクサを接続する過程をさらに含む請求項１記載の方法。６．前記マスク利用回路配置の論理セルアレーの機能性の保証のために前記ネットリストのタイミングシミュレーションを行うことを要しない請求項１記載の方法。７．前記マスク利用回路配置の論理セルアレーの機能性の保証のために前記ネットリストの論理シミュレーションを行うことを要しない請求項１記載の方法。８．ユーザの回路配置した集積回路チップの代替品となるマスク利用回路配置の集積回路チップであって、前記ユーザの回路配置した集積回路チップとピン互換性を有するマスク利用回路配置の集積チップにおいて、前記ユーザの回路配置した集積回路チップの導通トランジスタおよび線セグメントにより経路付与されていた信号に経路付与する複数のマスク利用の経路付与線と、前記ユーザの回路配置した集積回路チップ内のユーザの回路配置した論理ブロックに各々が対応する複数の論理素子クラスターグループとを含み、前記ユーザの回路配置した集積回路チップ内の各論理ブロックの機能が前記マスク利用回路配置の集積回路内の対応の論理素子クラスターグループ内で実行され、各クラスターグループ内の各ゲートが前記クラスターグループ内のそれ以外のすべてのゲートに物理的近接性を有するように配置されるとともに経路付与され、前記ユーザの回路配置した集積回路チップの論理ブロック内の少なくとも一つの不使用中の論理ゲートが前記対応のクラスターグループ内で複製されないマスク利用回路配置の集積回路チップ。９．前記クラスターグループの各々が少なくとも一つの関数発生器を含み、前記各関数発生器の出力線に、前記関数発生器の出力線が前記論理ブロックに外部から接続されている場合のみ接続される試験ブロックをさらに含む請求項８記載のマスク利用回路配置の集積回路チップ。 10．前記クラスターグループの各々が、マルチプレクサにより各々が駆動されるクロックおよびデータ入力端子を有するフリップフロップをさらに含む請求項９記載のマスク利用回路配置の集積回路チップ。 12．前記素子クラスターグループが不均一な物理的寸法を有する請求項８記載のマスク利用回路配置の集積回路チップ。 13．前記素子クラスターグループが互いに異なる論理ゲート数を有する請求項８記載のマスク利用回路配置の集積回路チップ。 14．少なくとも一つのフリップフロップを各々が含み論理経路により相互接続された複数の論理ブロックを有する集積回路において、前記集積回路上の試験素子に最小数量を付与する方法であって、前記データ端子を駆動するデータマルチプレクサに通常および試験入力信号を供給するとともに各フリップフロップのクロック端子を駆動するマルチプレクサに通常クロックおよび試験クロック入力信号を供給する過程と、前記通常および試験入力信号のいずれかを選択するように前記データおよびクロックマルチプレクサを制御する過程とを含む方法。 15．オン・チップ試験能力を有する集積回路であって、複数の論理経路により相互接続され少なくとも一つのフリップフロップを各々が含む複数の論理機能素子と、複数の試験素子とを含み、各フリップフロップがそのフリップフロップへのデータおよびクロック入力端子にそれぞれ直接に接続されたマルチプレクサである二つの関連の試験素子を有する集積回路。 16．特定の論理機能を実動化するための参照用テーブルを形成する論理ゲートの集合から各々が構成され論理ブロックの形に形成された複数の論理関数発生器を有する集積回路上に試験素子を設ける方法であって、各論理関数発生器について、その論理関数発生器を一部に含む前記論理ブロックの外部に出力信号を生ずるように接続された出力端子をそれが備えているか否かを判定する過程と、前記のように接続された各論理関数発生器に関連する試験素子を設けるとともに、それ以外の論理関数発生器については試験素子を設けない過程と、前記試験素子を前記関連する関数発生器の出力端子に接続する過程と、複数の前記試験素子を互いに接続する過程とを含む方法。 17．オン・チップ試験能力を有する集積回路であって、特定の論理機能を実動化するための参照用テーブルを形成する論理ゲートの集合を各々が有し論理ブロックの形に形成された複数の論理関数発生器と、特定のブロックの外部に出力信号を生ずるように接続された出力端子を有する論理関数発生器の一つと各々が関連している複数の試験素子であって前記関連している論理関数発生器の出力端子に各々が接続されている複数の試験素子とを含む集積回路。【手続補正書】特許法第１８４条の８【提出日】１９９５年６月５日【補正内容】請求の範囲１．ユーザの回路配置した論理セルの論理動作を通常モード動作時にエミュレートするように回路配置されたマスク利用回路配置の論理セルアレーを製造する方法であって、ユーザの回路配置した論理セルアレーの回路配置を記述するネットリストであって、前記ユーザの回路配置した論理セルアレー内の複数の論理ゲートを各々が含む複数の論理ブロックを含むネットリストを生成する過程と、前記ユーザの回路配置した論理セルアレーの使用中の論理ブロックに一対一に対応するように配置され経路付与され、各々が物理的近接性を有する複数の論理ゲートクラスターを含み、前記ユーザの回路配置した論理セルアレー上の不使用中の論理ブロックに対応の少なくともいくつかの論理ゲートクラスターは含まないマスク利用回路配置の論理セルアレーを、前記ネットリストに従うとともに回路配置ずみの前記マスク利用回路配置の論理セルアレーの機能の検証のための論理シミュレーションなしに回路配置する過程とを含む方法。３．前記論理ブロックの各々が少なくとも一つの関数発生器を含み、前記マスク利用回路配置の論理セルアレー上に複数の試験ブロックを作成する過程と、前記関数発生器の出力信号線が前記論理ブロックに外部から直接に接続されている場合のみ試験ブロックを論理ブロック内の各関数発生器に接続する過程とをさらに含む請求項１記載の方法。４．前記マスク利用回路配置の論理セルアレー上の複数のフリップフロップの各々に試験能力を付与するようにそれら複数のフリップフロップのクロックおよびデータ入力端子の各々にマルチプレクサを接続する過程をさらに含む請求項１記載の方法。６．前記マスク利用回路配置の論理セルアレーの機能性の保証のために前記ネットリストのタイミングシミュレーションを行うことを要しない請求項１記載の方法。７．前記マスク利用回路配置の論理セルアレーの機能性の保証のために前記ネットリストの論理シミュレーションを行うことを要しない請求項１記載の方法。８．ユーザの回路配置した集積回路チップの代替品となる回路配置ずみの状態のマスク利用回路配置の集積回路チップであって、前記ユーザの回路配置した集積回路チップとピン互換性を有する回路配置ずみの状態のマスク利用回路配置の集積チップにおいて、前記ユーザの回路配置した集積回路チップの導通トランジスタおよび線セグメントにより経路付与されていた信号に経路付与する複数の回路配置ずみのマスク利用回路配置の経路付与線と、前記ユーザの回路配置した集積回路チップ内のユーザの回路配置した論理ブロックに各々が対応する複数の論理素子クラスターグループとを含み、前記ユーザの回路配置した集積回路チップ内の各論理ブロックの機能が前記マスク利用回路配置の集積回路内の対応の回路配置ずみの論理素子クラスターグループ内で実行され、各クラスターグループ内の各ゲートが前記クラスターグループ内のそれ以外のすべてのゲートに物理的近接性を有するように配置されるとともに経路付与され、前記ユーザの回路配置した集積回路チップの論理ブロック内の少なくとも一つの不使用中の論理ゲートが前記対応のクラスターグループ内で複製されないマスク利用回路配置の集積回路チップ。９．前記クラスターグループの各々が少なくとも一つの関数発生器を含み、前記各関数発生器の出力線に、前記関数発生器の出力線が前記論理ブロックに外部から接続されている場合のみ接続される試験ブロックをさらに含む請求項８記載のマスク利用回路配置の集積回路チップ。 10．前記クラスターグループの各々が、マルチプレクサにより各々が駆動されるクロックおよびデータ入力端子を有するフリップフロップをさらに含む請求項９記載のマスク利用回路配置の集積回路チップ。 12．前記素子クラスターグループが不均一な物理的寸法を有する請求項８記載のマスク利用回路配置の集積回路チップ。 13．前記素子クラスターグループが互いに異なる論理ゲート数を有する請求項８記載のマスク利用回路配置の集積回路チップ。 18．特定の論理機能を実動化するための参照用テーブルを形成する論理ゲートの集合から各々が構成される複数の論理関数発生器を前記論理ブロックが有し、前記論理セルアレー内に試験素子を設ける過程と、各論理関数発生器について、その論理関数発生器を一部に含む前記論理の外部に出力信号を生ずるように接続された出力端子をそれが備えているか否かを判定する過程と、前記のように接続された各論理関数発生器に関連する試験素子を設けるとともに、それ以外の論理関数発生器については試験素子を設けない過程と、前記試験素子を前記関連する関数発生器の出力端子に接続する過程と、前記複数の試験素子を互いに接続する過程とをさらに含む請求項１記載の方法。 19．特定の論理機能を実動化するための参照用テーブルを形成する論理ゲートの集合を各々が有し前記論理ブロック内に形成された複数の論理関数発生器と、特定の論理ブロックの外部に出力信号を生ずるように接続された出力端子を有する論理関数発生器の一つと各々が関連している複数の試験素子であって前記関連している論理関数発生器の出力端子に各々が接続されている複数の試験素子とをさらに含みオン・チップ試験能力を有する請求項８記載のマスク利用回路配置の集積回路チップ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ 9191−5ＨＧ０６Ｆ 15/60 ６６４Ｍ 8831−4ＭＨ０１Ｌ 21/82 Ａ (72)発明者チュウ，ジャコンジェイ. アメリカ合衆国カリフォルニア州 95050 サンタクララ、ロジータアヴェニュー 2348

Claims

【特許請求の範囲】１．ユーザの回路配置した論理セルの論理動作を通常モード動作時にエミュレートするように回路配置されたマスク利用回路配置の論理セルアレーを製造する方法であって、ユーザの回路配置した論理セルアレーの回路配置を記述するネットリストであって、前記ユーザの回路配置した論理セルアレー内の複数の論理ゲートを各々が含む複数の論理ブロックを含むネットリストを生成する過程と、前記ユーザの回路配置した論理セルアレーの前記複数の論理ブロックに一対一に対応する複数の論理ゲートクラスターを含み、前記ユーザの回路配置した論理セルアレー上の不使用中の論理ゲートに対応する少なくともいくつかの論理ゲートは含まないマスク利用回路配置の論理セルアレーを前記ネットリストに従って作成する過程とを含む方法。２．前記ユーザの回路配置した論理セルアレーが不使用中の論理ゲートを有するいくつかの論理ブロックを含み、前記作成する過程が使用中の論理ゲートのみに対応する論理ゲートのクラスターを作成することを含む請求項１記載の方法。３．前記マスク利用回路配置の論理セルアレー上に複数の試験論理ブロックを作成する過程と、前記関数発生器の出力信号線が前記論理ブロックに外部から直接に接続されている場合のみ試験ブロックを論理ブロック内の各関数発生器に接続する過程とをさらに含む請求項１記載の方法。４．前記マスク利用回路配置の論理セルアレー上の複数のフリップフロップの各々に試験能力を付与するようにそれら複数のフリップフロップのクロックおよびデータ入力線にマルチプレクサを接続する過程をさらに含む請求項１記載の方法。５．前記マスク利用回路配置の論理セルアレー内で非同期論理経路を決定する過程と、各非同期論理経路上のフリップフロップおよびレジスタを決める過程と、各非同期論理経路内の所定の遅延回路を前記決める過程で見出された前記レジスタのクリアまたはリセット端子および前記フリップフロップのクロック端子に接続する過程とをさらに含む請求項１記載の方法。６．前記マスク利用回路配置の論理セルアレーの機能性の保証のために前記ネットリストのタイミングシミュレーションを行うことを要しない請求項１記載の方法。７．前記マスク利用回路配置の論理セルアレーの機能性の保証のために前記ネットリストの論理シミュレーションを行うことを要しない請求項１記載の方法。８．ユーザの回路配置した集積回路チップの代替品となるマスク利用回路配置の集積回路チップであって、前記ユーザの回路配置した集積回路チップとピン互換性を有するマスク利用回路配置の集積チップにおいて、前記ユーザの回路配置した集積回路チップの導通トランジスタにより経路付与されていた信号に経路付与する複数のマスク利用の経路付与線と、前記ユーザの回路配置した集積回路チップ内のユーザの回路配置した論理ブロックに各々が対応する複数の論理素子クラスターグループとを含み、前記ユーザの回路配置した集積回路チップ内の各論理ブロックの機能が前記マスク利用回路配置の集積回路内の対応の論理素子クラスターグループ内で実行され、前記ユーザの回路配置した集積回路チップの論理ブロック内の少なくとも一つの不使用中の論理ゲートが前記対応のクラスターグループ内で複製されないマスク利用回路配置の集積回路チップ。９．前記マスク利用回路配置の集積回路チップの論理ブロック内の各関数発生器の出力線に、前記関数発生器の出力線が前記論理ブロックに外部から接続されている場合のみ接続される試験ブロックをさらに含む請求項８記載のデバイス。 10．前記マスク利用回路配置の集積回路チップ内の複数のフリップフロップの各々のクロックおよびデータ入力線に接続されたマルチプレクサをさらに含む請求項９記載のデバイス。 11．前記マスク利用回路配置の集積回路チップが、クリアまたはプリセットまたはクロック端子を有するレジスタを各々が含むとともに、前記論理経路において前記クリアまたはプリセットまたはクロック端子の各々に接続され特定の遅延量を有する複数の非同期論理経路を含む請求項８記載のデバイス。 12．前記素子クラスターグループが不均一な物理的寸法を有する請求項８記載のデバイス。 13．前記素予クラスターグループが互いに異なる論理ゲート数を有する請求項８記載のデバイス。 14．論理経路により相互接続された複数の論理機能を有する集積回路上に試験素子をその数量が最小になるように作成する方法であって、特定の論理経路を決定する過程と、前記特定の論理経路の各入力線に試験素予を付与する過程と、前記特定の論理経路の出力線に試験素子を付与する過程と、前記特定の論理経路内の前記論理機能を試験素子の介在なしに互いに結合する過程とを含む方法。 15．オン・チップ試験能力を有する集積回路であって、複数の論理経路により相互接続された複数の論理機能素子と、複数の試験素子であって、前記論理経路の特定の一つにつき、各入力線と出力線関連の一つの試験素子とに関連づけられた一つの試験素子が介在し、前記特定の論理経路内の前記論理機能が試験素子の介在なしに互いに結合されている複数の試験素子とを含む集積回路。