JPH08510885A

JPH08510885A - ダイナミックロジックコアに動的に相互接続するフィールドプログラマブル・ロジックデバイス

Info

Publication number: JPH08510885A
Application number: JP7500966A
Authority: JP
Inventors: ナラシムハビーバート; カマルチョードハリー
Original assignee: リージェンツオブザユニバーシティーオブカリフォルニア
Priority date: 1993-05-28
Filing date: 1994-05-26
Publication date: 1996-11-12
Also published as: DE69427758D1; US5596743A; SG46393A1; KR960702643A; HK1013868A1; EP0701713A4; AU6958694A; EP0701713A1; EP0701713B1; DE69427758T2; WO1994028475A1; CN1125006A

Abstract

(57)【要約】新規なフィールドプログラマブル・ロジックデバイスの構造、動作及び設計について開示する。このデバイス（20）は、具現化される回路のロジックレベルに対応する段階的ロジックを実行するダイナミックロジックコア（22）を使用することにより回路を具現化する。ダイナミックロジックコアへのロジック入力は、動的な相互接続アレー（26）から得られる。所与のロジックレベルに対する適当なロジック入力が動的に選択され、そして動的な相互接続アレー（26）によってルート指定される。必要なときに、動的な相互接続アレー（26）は、その後のロジックレベルにおいて必要とされる信号をバッファする。動的な相互接続アレー（26）は、回路入力信号、バッファされた信号及びダイナミックロジックコア出力信号から所与のロジックレベルに対するロジック入力を選択する。

Description

【発明の詳細な説明】ダイナミックロジックコアに動的に相互接続するフィールドプログラマブル・ロジックデバイス発明の分野本発明は一般にフィールドプログラマブル（使用現場でプログラム可能な）・ロジックデバイスに係る。より詳細には、本発明は、段階的なロジックレベルで動的に変化するロジックコアをアクセスするための動的な相互接続を有するフィールドプログラマブル・ロジックデバイスの構造、動作及び設計に係る。先行技術の説明プログラマブル・ロジックデバイス（ＰＬＤ）は、電子装置を制御するロジック機能を実施するために広く使用されている。マスクプログラマブル・ロジックデバイスは、デバイスの製造プロセス中に製造者によってプログラムされる。これに対して、フィールドプログラマブル・ロジックデバイスは、製造者により非プログラム状態で流通される。その後、デバイスの購入者は、所望の機能を実行するようにそれを「フィールド（使用現場）」でプログラムする。本発明は、フィールドプログラマブル・ロジックデバイス（ＦＰＬＤ）に係る。フィールドプログラマブル・ゲートアレー（ＦＰＧＡ）は、ＦＰＬＤの１つの形態である。ＦＰＬＤの主たる効果は、ユーザがプログラムできることにより迅速に且つ安価に原型を開発できることである。ＦＰＬＤに関連した別の重要な効果は、異なる設計を実行するように再プログラムできることである。所与の構造内で具現化されるべき特定の設計は、コンピュータ・エイデッド・デザイン（ＣＡＤ）技術とも称するエレクトロニック・デザイン・オートメーション（ＥＤＡ）技術で開発される。ＥＤＡツールは、ロジックシンセサイザー、物理的なデザインツール及びタイミング照合手段を含む。ロジックシンセサイザーは、回路の高レベル記述を、回路部品及び回路部品間の接続を記述するネットリストに変換する。ネットリストが与えられると、物理的なデザインツールは、部品と、部品間の接続を実現するに必要なワイヤセグメントとの物理的な位置を決定する。デザインプロセスのこの段階は一般に計算上経費がかかる。従って、このプロセスを改良することが目下の課題である。タイミング照合手段は、ネットリストに記述された回路のタイミング性能を分析する。回路のタイミング性能に基づいて、エンジニアは、回路の性能を改善するようにネットリストを変更する。所与の回路をＦＰＬＤアーキテクチャーへと完全に自動的に具現化することが所望される。これを行うために、ＥＤＡツールがタイミング性能を正確に推定でき且つ所与の回路設計を容易に配置及びルート決めできるよう確保するようにＦＰＬＤアーキテクチャを設計することが重要である。ＦＰＬＤアーキテクチャーは複雑な回路を実現化する能力を排除することなく、前記の特徴をもたねばならない。一般に、ＦＰＧＡにはルックアップテーブル（ＬＵＴ）が使用される。ＬＵＴは、所与の１組の入力値に対して出力値を与えるデジタルデバイスである。この出力値は、入力値によってアドレスされたメモリ位置に記憶される。ＬＵＴに基づくＦＰＧＡは、一連のＬＵＴを使用して多レベル構造体を形成する。このようなデバイスでは、第１のＬＵＴからの出力は、第２のＬＵＴにおいて新たな入力値と合成されて、新たな出力値を形成する。第２のＬＵＴは、第２のロジックレベルと見なす。同様に、第２のＬＵＴからの出力値は、その後に、第３のＬＵＴにおいて付加的な入力値と合成される。このようなデバイスでは、各ロジックレベルごとにＬＵＴを伴い３つのロジックレベルがある。慣例的なＬＵＴベースのＦＰＧＡに関連して多数の問題が存在する。前記で述べたように、これらのデバイスは、ロジックを具現化するシリコンダイにわたりＬＵＴが分布された逐次構造を有する。この解決策は、空間的に費用がかかる。更に別の問題は、種々のＬＵＴ間の接続のルートに関するものである。ＬＵＴ間の接続は、予想できない不所望な信号伝播遅延を導入する。この伝播遅延により全てのタイミング制約を満たすまで回路を再配置し且つ再ルート決めすることが必要となる。ある環境においては、妥当なタイミング制約を満足するようにＦＰＧＡ上に所与の回路設計を配置し且つルート決めすることは不可能である。発明の要旨フィールドプログラマブル・ロジックデバイスの新規な構造、動作及び設計について開示する。このデバイスは、具現化される回路のロジックレベルに対応する段階的ロジックを実行するダイナミックロジックコアを用いることにより回路を具現化する。ダイナミックロジックコアへのロジック入力は、動的な相互接続アレーから得られる。所与のロジックレベルに対する適当なロジック入力は動的な相互接続アレーにより動的に選択されルート決めされる。必要であれば、その後のロジックレベルに要求される信号が動的な相互接続アレーによってバッファされる。動的な相互接続アレーは、回路入力信号からの所与のロジックレベルに対するロジック入力、バッファされた信号及びダイナミックロジックコアの出力信号を選択する。図面の簡単な説明本発明の特徴及び目的を良く理解するために、添付図面を参照して、本発明を以下に詳細に説明する。図１は、本発明のＦＰＬＤの高レベル回路図である。図２は、本発明のＦＰＬＤの回路図である。図３は、本発明の関連して用いられるレベルカウンタを示す図である。図４は、本発明により使用されるダイナミックロジックモジュールを示す図である。図５は、本発明により設計をＦＰＬＤへと具現化するのに関連した処理段階を示す図である。図６Ａは、図５の処理段階を具現化するのに使用する装置を示す図である。図６Ｂは、図６Ａの装置により発生されるダウンロードロジックと、このダウンロードロジックをその後に使用するＦＰＬＤとの間の関係を示す図である。図７は、本発明のＦＰＬＤの動作に関連した制御シーケンスを示す図である。図８は、本発明のＦＰＬＤにおいて例示的に具現化した回路の回路図である。図９は、図８の回路図に関連したロジックテーブル又はルックアップテーブルを示す図であり、これらテーブルは、本発明のダイナミックロジックモジュールにおいて具現化されるものである。図１０ないし１３は、図８の回路を本発明のＦＰＬＤへと具現化したところを示す図である。図１４は、本発明のＦＰＬＤにおいて例示的に具現化された回路の回路図である。図１５は、図１４の回路図に関連したロジックテーブル又はルックアップテーブルを示す図であり、これらテーブルは、本発明のダイナミックロジツクモジユールにおいて具現化されるものである。図１６ないし２０は、図１４の回路を本発明のＦＰＬＤへと具現化したところを示す図である。これらの図面にわたり対応する部分は同じ参照番号で示す。好ましい実施形態の詳細な説明図１は、本発明によるフィールドプログラマブル・ロジックデバイス（ＦＰＬＤ）２０を示す。ＦＰＬＤ２０はダイナミックロジックコア２２を備え、これはダイナミックロジックモジュール２４のアレーを含んでいる。以下に詳細に述べるように、各ダイナミックロジックモジュール２４は、１組の論理演算を実行する。１組の論理演算は、多数の個々のロジック段階即ちレベルを含む。各ロジックレベルは、ＦＰＬＤ２０で具現化される回路のゲートレベル表示におけるロジツクレベルに対応する。ダイナミックロジックコア２２は、動的な相互接続アレー２６に接続される。動的な相互接続アレー２６は、ダイナミックロジックコア２２の各ロジックレベルが適当な入力信号を受け取るようにロジックコア２２への接続を動的に変更する。全回路を具現化するのに同じルート決めリソースが使用されるので、本発明はシリコンリソースを最適なものにする。この技術の別の効果は、回路のルート決めが単純であり、従って、回路の設計自動化が簡単なことである。インターフェイスラッチ２８は、ダイナミックロジックコア２２と動的な相互接続アレー２６との間に設けられる。バッファアレー３０は、以下に詳細に述べるように、ダイナミックロジックコア２２の選択されたロジックレベルをバイパスするのに使用される。最終的に、本発明のＦＰＬＤ２０は、入力ラッチ３２及び出力ラッチ３４を使用して具現化される。図２は、図１のＦＰＬＤ２０を詳細に示すものである。ダイナミックロジックモジュール２４は、動的な相互接続アレー２６の一部分を形成するロジッククロスバー（Ｌ−クロスバー）モジュール４０によって信号供給される。以下に述べるように、Ｌ−クロスバーモジュール４０は多数の仕方で具現化できる。現在のところ、Ｌ−クロスバーモジュール４０は、最終的にダイナミックロジックモジュール２４へ送られる値をルート決めするためのデバイスとみなすべきである。Ｌ−クロスバーモジュール４０は、Ｌ−クロスバーダイナミック構成コントローラ４２によって作動される。コントローラ４２への１つの入力は「レベル」値である。以下に詳細に述べるように、このレベル値は、具現化する回路のロジックレベルである。このレベル値は、Ｌ−クロスバーモジュール４０の適切な制御を決定するのに使用される。図３は、本発明により使用されるレベルカウンタコントロールモジュール４４を示す。このモジュール４４は、回路レベルを追跡するカウンタ４６を備えている。コントローラ４８は、内部レベルカウンタ５０の動作を制御する。以下に述べるように、本発明を実施するためにマルチチップモードが選択された場合は、コントローラ４８は、次のチップへの制御を作動し、手前のチップからの信号を用いる。さもなくば、これらの信号は無視される。内部レベルカウンタ５０は、モード及びカウンタ４６に記憶されたワードに基づいてコントローラ４８により増加又はリセットされる。カウンタ５０のワードは、次いで、図２に示すようにＦＰＬＤ２０内の種々のデバイスへ送られる。Ｌ−クロスバ−４０は、ダイナミックロジックモジュール２４からダイナミックロジックモジュール２４へ入力値、バッファ値及び出力をルート決めする。Ｌ −クロスバー４０は、以下に述べるように、具現化する回路の各レベルごとに、ダイナミックロジックモジュール２４への相互接続を動的に変更する。図２に示すように、入力ラッチ３２は、入力値を受け取る。入力値は、次いで、マルチプレクサ５４へ送られる。マルチプレクサ５４は、バッファアレー３０からの値も受け取る。入力又はバッファアレー３０からの信号の選択は、一次入力／バッファ選択コントローラ５６によって制御される。マルチプレクサ５４の出力は、バッファクロスバーモジュール５８（Ｂ−クロスバー）へ送られる。このＢ−クロスバーモジュール５８は、第１ロジックレベルにある値であって将来のロジックレベルにおいても必要とされる値をルート決めする。特に、別のロジックレベルへバイパスされるべき値は、Ｂ−クロスバーモジュールからバッファアレー３０へ送られる。マルチプレクサ６１は、以下に述べるように、Ｂ−クロスバーモジュール５８からの値又はダイナミックロジックコア２２からの出力値を選択するのに用いられる。ラッチ３４は、マルチプレクサ６１の制御信号を記憶する。Ｂ−クロスバーモジュール５８は、Ｂ−クロスバーダイナミック構成コントローラ６０によって制御される。ロジックレベル値はＢ−クロスバーダイナミック構成コントローラ６０への入力を形成する。前記したように、レベル値は、具現化される回路のロジックレベルに対応する。図示されたように、これらの値はＢ −クロスバー５８をバイパスし、Ｌ−クロスバーモジュール４０に接続される。前記したように、Ｌ−クロスバーからの値は、次いで、ダイナミックロジックモジュール２４へ送られる。ダイナミックロジックモジュール２４の出力は、全てのロジックレベルが実行された後に、出力ラッチ３４へ送られる。図４は、本発明によるダイナミックロジックモジュール２４を示している。これらのダイナミックロジックモジュールは、ルックアップテーブル、マルチプレクサをベースとするモジュール又はその組合せによって具現化される。ルックアップをベースとするモジュールは、１組の入力値に対し全ての組合せ機能を具現化できるので、本発明において好ましいものである。ルックアップテーブルは、単一又は多数の出力を有する。図４は、ダイナミックロジックモジュール２４をＫ入力・２出力ＬＵＴの形態で示している。Ｋ入力値は、ＬＵＴに対するアドレスラインの数としてみなされる。従って、Ｋが３に等しい場合には、モジュール２４は、３本のアドレスラインを伴うＬＵＴの形態で具現化される。入力値に加えて、レベル入力が必要とされる。前記したように、レベルは、具現化される回路のロジックレベルに対応する。入力及びレベルがセットアップされると、マルチプレクサ６６は、その選択ラインを経て、適当なロジックビット（１つ又は複数）を選択するのに使用される。ダイナミックロジックモジュール２４は、出力当たりＬｘ２^kビットのメモリを必要とする。「Ｌ」は、所与のＦＰＬＤデバイスにおいて具現化することのできるレベルの数の上限に対応する。レベル選択ライン及びＫ本のアドレスラインを一緒に結合できるようにする方法は多数ある。このアーキテクチャーの所与の具現化に対する特定の技術は、エリアの使用量及びメモリの読み取り時間に基づき、そしてこれは使用する技術に基づく。本発明のアーキテクチャー全体について以下に説明する。このアーキテクチャーの構造及び動作について以下に注目する。本発明の構造及び動作を、最初に、一般的なレベルで説明する。その後、多数の例を参照して本発明の構造及び動作を特に詳細に説明する。図５は、本発明のＦＰＬＤアーキテクチャーにおいて回路設計を実行する場合の関連処理ステップを示す。このプロセスに関連した第１のステップは、回路の記述を受け取ることである（ブロック７０）。一般に、回路の記述は、ハードウェア記述言語、レジスタ転送言語又は回路図記述の形態であり、これらは全て当業者に知られたものである。このプロセスに関連した次のステップは、回路内の種々のロジックレベルを識別することである（ブロック７２）。このステップは、既知のロジック合成技術に関連して行われる。回路は、多数のロジックレベルに分割される。即ち、１組の入力信号が第１組の回路部品によって最初に処理され、第１レベルの出力値を発生する。第１レベルの出力値、及びおそらくは幾つかの初期入力信号は、第２組の回路部品へ通される。このプロセスは、多数のロジックレベルを通じて繰り返される。この動作の特定の説明は、以下で行う。このプロセスに関連した次のステップは、各ロジックレベルごとにロジックテーブルを形成することである（ブロック７４）。このステップでは、各ロジックレベルにおいてロジックモジュールによって実行される論理演算を定めるためにロジックテーブルが形成される。このプロセスの次のステップは、ＰＩ／バッファコントローラのロジックを形成することである（ブロック７６）。この形成されたロジックは、１組のマルチプレクサ選択値を生じ、これらは、異なる処理段階（ロジックレベル）でマルチプレクサ５４へ送られる。例えば、第１のロジックレベルにおけるバッファアレー３０からの値を、第２ロジックレベルでの処理のために通過すべきときには、適当な選択信号が発生されてマルチプレクサ５４に信号を通せるようにする。Ｂ−クロスコントローラロジックの形成は、プロセスの次のステップ（ブロック７８）である。このステップでは、Ｂ−クロスバー５８が、その後に、あるロジック段階の実行中にバッファされる値をルート指定できるようなロジックが形成される。プロセスの次のステップは、Ｌ−クロスコントローラロジックを定義することである（ブロック８０）。このステップでは、Ｌ−クロスバー４０が、その後にダイナミックロジックコア２２へラッチされる値をルート指定できるようにするロジックが定義される。ステップ７４、７６、７８及び８０において上記のロジックが定義された後、それが構成メモリ９９へダウンロードされる（ブロック８２）。ダウンロードされると、ロジックは、以下に述べるように実行することができる。図６Ａは、図５のプロセスを実行するのに用いられる装置９０を示している。この装置９０は、中央処理ユニット（ＣＰＵ）９２を備え、これはバス９３を経てユーザインターフェイス９４へ接続される。ユーザインターフェイス９４は、キーボード、マウス、スキャナ、モニタ、プリンタ等の既知のコンピュータ入力及び出力装置の組合せである。ユーザインターフェイス９４は、本発明のＦＰＬＤにおいて具現化されるべき回路記述９６を受け取る。ＣＰＵ９２は、メモリ９８に記憶された多数のプログラムを実行する。これらのプログラムは、一般に、公知形式のロジックシンセサイザーを補足する。ＣＰＵ９２は、ロジックレベル識別手段１００（ステップ７２に対応する）、ロジックテーブル形成手段１０２（ステップ７４に対応する）、ＰＩ／バッファコントローラ手順（ステップ７６に対応する）、Ｂ−クロスコントローラ発生手段１０６（ステップ７８に対応する）及びＬ−クロスコントローラ定義手段（ステップ８０に対応する）を実行する。これらのモジュールは、各々、ロジックレベル、ロジックテーブル、ＰＩ／バッファロジック、Ｂ−クロスコントローラロジック、及びＬ−クロスコントローラロジックを発生する。ＣＰＵ９２の指令において、発生されたロジックが、適当なインターフェイス１１０を経て不揮発性構成メモリ９９へダウンロードされる。フィールドプログラマブル・ロジックデバイスに値を記憶するためのインターフェイスは、公知である。図６Ｂは、不揮発性構成メモリ９９と本発明のＦＰＬＤ２０との間の関係を示している。特に、不揮発性構成メモリ９９に適当なロジック値がロードされた後に、それが装置９０に係わりなく使用される。特に、不揮発性の構成メモリ９９は、ＦＰＬＤ２０に接続される。標準的なメモリダウンロード回路１０１は、不揮発性構成メモリ９９からのロジック値の受け取りを整合するためにＦＰＬＤ２０に使用される。図６Ｂに示されたように、ＦＰＬＤ２０は、ダイナミックロジックコア２２、Ｌ−クロスバーコントローラ４２、ＰＩ／バッファコントローラ５６、及びＢ−クロスバーコントローラ６０に対するロジックを受け取る。図７は、本発明のＦＰＬＤ２０の動作に関連した処理ステップを示している。このプロセスの第１ステップは、入力値の読み取りである（ブロック１２０）。入力値は、ＰＩ／バッファ選択コントローラ５６によって制御されるマルチプレクサ５４を介して得られる。その後、バッファ値（ブロック１２２）及びロジック値（ブロック１２４）がルート指定される。バッファ値は、Ｂ−クロスバーコントローラ６０によってルート指定され、そしてロジック値は、Ｌ−クロスバーコントローラ４２によってルート指定される。これらのオペレーションは、一般に、同時に実行されるが、図７には順次のオペレーションとして示されている。本発明のＦＰＬＤに関連した次の処理ステップは、所与の段階即ちロジックレベルに対し、ダイナミックロジックモジュール２４内のロジックを実行することである（ブロック１２６）。同時に、ロジックレベルはカウンタ４により増加され（ブロック１２８）、全てのロジックレベルが処理されたかどうかの判断がなされる（判断ブロック１３０）。図７のステップ１２６、１２８及び１３０は、並列に実行されるのが好ましいが、図７には説明上順次のオペレーションとして示されている。全てのロジックレベルが処理された場合には、出力値が発生される。さもなくば、ブロック１２０において処理が再び開始される。以上、本発明を充分に説明したが、本発明を更に完全に理解するために、多数の例について注目する。図８は、本発明により実施される例示的回路１４０のゲートレベル回路図である。回路への３つの入力（ａ、ｂ、ｃ）がオアゲート１４２へ送られて「Ｇ」出力が発生される。又、２つの入力（ｄ、ｅ）がアンドゲート１４４へ送られて「Ｈ」出力が発生される。オアゲート１４６は「ｃ」入力と「Ｈ」入力を受け取る。ＸＯＲ（排他的オア）ゲート１４８は、「Ｇ」入力及び「Ｈ」入力を受け取る。回路１４０は、次のブール状態を特徴とする。図８は、図５のステップ７０に対応する「回路記述」を構成する。式（１）ないし（４）は、別の（しかし同等の）「回路記述」を与える。図５のブロック７０の実施に基づいて、特定の形態の「回路記述」を供給しなければならない。ここに示す例の説明上、回路図又は式のフォーマットで充分である。図５に示すように、回路記述が受け取られた（ブロック７０）後に、本発明のＦＰＬＤへと回路を具現化するのに関連した次のステップは、ロジックレベルを識別することである（ブロック７２）。図８の回路の場合は、２つのロジックレベルがある。第１のレベルには、オアゲート１４２及びアンドゲート１４４がある。第２のレベルには、オアゲート１４６及びＸＯＲゲート１４８がある。図５の処理に関連した次のステップは、各ロジックレベルに対しロジックテーブルを形成することである（ブロック７４）。図９は、図８の回路に対応するロジックテーブルを示す。第１レベルにおいては、「Ｇ」出力及び「Ｈ」出力に対してロジックテーブルが設けられる。「Ｇ」出力に対するロジックテーブルを参照すれば、３つの入力値（ａ、ｂ、ｃ）に対応する８個のアドレス可能な値（２³）があることに注意されたい。種々の入力値に関連したロジックは、列「Ｇ」に与えられている。即ち、オアゲート１４２の場合は、全ての入力値が０でない限り、出力は「１」となる。「Ｈ」出力に対するロジックテーブルは、２つの入力値しかもたない。それ故、最上位入力ビットは「ドント・ケア」状態とみなされる。従って、最初の４つの値に対するロジックは、次の４つの値に対するロジックと同じである。いずれにせよ、アンドゲート１４４に対する「Ｈ」出力は、「ｄ」及び「ｅ」が「１」であるときだけ「１」となる。図９の第２レベルは、「ｘ」出力及び「ｙ」出力に対するロジックテーブルを含んでいる。「ｘ」出力に対するロジックテーブルは、ＸＯＲゲート１４８に対するロジックを記述し、一方、「ｙ」出力に対するロジックテーブルは、オアゲート１４６に対するロジックを記述する。各テーブルは２つの入力しかもたず、従って、「ドント・ケア」状態があり、繰り返し出力パターンとなることに再び注意されたい。図５のステップ７６により、ここで、ＰＩ／バッファコントローラロジックが形成される。この例では、回路の第１レベルにおいて、ＰＩ／バッファ選択コントローラ５６は、入力ラッチ３２からの全ての入力値（ａ、ｂ、ｃ、ｄ、ｅ）がマルチプレクサ５４に通されるような選択信号を発生する。ロジックの第２レベルにおいては、バッファされた値「ｃ」をマルチプレクサ５４に通すことのできる選択信号が発生される。又、図５のステップ７８に関連したＢ−クロスコントローラロジックは、この接続点において導出されてもよい。この例では、Ｂ−クロスダイナミック構成コントローラは、第１ロジックレベルで受け取られた値「ｃ」をルート指定するためのロジックを与えなければならない。第２ロジックレベルでは、何のオペレーションも必要とされない。図５のステップ８０に関連したＬ−クロスコントローラロジックは、次のように定義される。第１のロジックレベルにおいて、Ｌ−クロスバーダイナミック構成コントローラ４２は、入力値「ａ」、「ｂ」、「ｃ」、「ｄ」及び「ｅ」をルート指定しなければならない。これらの値は、その後、ダイナミックロジックコア２２にラッチされる。第２のロジックレベルにおいて、入力値「Ｇ」、「Ｈ」及び「ｃ」が記憶される。以上のロジックが図５のステップ８２に従ってダウンロードされた後、本発明の装置の実行が、図７に特徴付けされたように開始される。図１０ないし１３は、以上の例に関連して本発明のアーキテクチャー及び動作を示すものである。これらの図は、図７に示した処理ステップに関連して説明する。図１０は、図８の回路を具現化するのに使用できるＦＰＬＤ２０Ａを示す。この装置２０Ａは、一般に図２の装置に対応する。Ｌ−クロスバー４０及びＢ−クロスバー５８は、交差点１５０の格子として示されていることに注意されたい。図１０は、ＰＩ／バッファ選択コントローラ５６を示していない。他の図は、Ｌ −クロスバーコントローラ４２も、Ｂ−クロスバーコントローラ６０も示していない。図１１は、図７のステップ１２０、１２２及び１２４を実行した後の結果を示している。これらステップの幾つかは、並列に実行できることを想起されたい。しかしながら、本発明の説明を明確にするために、これらのステップは、順次に実行されるものとしてしばしば説明する。図示されたように、入力値「ａ」、「ｂ」、「ｃ」、「ｄ」及び「ｅ」は入力ラッチ３２にラッチされる（図７のステップ１２０）。又、黒丸で図示されたように、バッファ値「ｃ」は、Ｂ−クロスバー５８を経てルート指定される（図７のステップ１２２）。又、図示されたように、入力値「ａ」、「ｂ」、「ｃ」、「ｄ」及び「ｅ」は、Ｌ−クロスバー４０を経てルート指定される（図７のステップ１２４）。図１２は、図７のステップ１２６、１２８、１３０及び１２０を実行した後の結果を示している。図示されたように、Ｌ−クロスバー４０及びＢ−クロスバー５８からの値はラッチ２８にロードされている。その後、レベル１の「Ｇ」ロジックテーブル及び「Ｈ」ロジックテーブルに対応して、Ｌ−クロスバー値がダイナミックロジックモジュール２４Ａ及び２４Ｂへ送られる。ダイナミックロジックモジュール２４Ａは値Ｇを生じそしてダイナミックロジックモジュール２４Ｂは値Ｈを生じている（図７のステップ１２６）。このロジックの実行と同時に、カウンタ４４（図３に示すが、図１２には示されていない）はロジックレベルを増加する（図７のブロック１２８）。この例においては、第１ロジックレベルのみが処理され、従って、もう１つのロジックレベルを処理しなければならない。第２ロジックレベルは、最後のロジックレベルであるから、バッファ値をルート指定する必要がない（図７のブロック１２２）。一方、ロジック値は、Ｌ−クロスバー４０を経てルート指定されねばならない（図７のブロック１２４）。図１２において、「Ｇ」出力は、ダイナミックロジックモジュール２４Ａから交差点１５２においてＬ−クロスバーに直接的に通される。同様に、「Ｈ」出力は、ダイナミックロジックモジュール２４Ｂから交差点１５４及び１５６においてＬ −クロスバーに直接的に通される。最後に、バッファされた値「ｃ」は、交差点１５８においてＬ−クロスバーに通される。Ｌ−クロスバーコントローラ４２は、これらの位置への「書き込み」をイネーブルする。Ｌ−クロスコントローラロジックを定義する際に（図５のブロック８０）、例えば、第２のロジックレベルにおいて、ダイナミックロジックモジュール２４Ａによって具現化される「ｘ」ロジックテーブルに対して入力「Ｇ」及び「Ｈ」が必要とされる。それ故、「Ｇ」及び「Ｈ」値を受け取るためにダイナミックロジックモジュール２４Ａへの２つの入力がイネーブルされる。より詳細には、ダイナミックロジックモジュール２４の出力からデータを受け取るように、行１６０及び１６２がイネーブルされる。本発明のクロスバー構造に対する任意の実施について以下に述べる。図１３は、図７のステップ１２６、１２８及び１３０に関連した処理を示している。図１３は、第２レベルの入力値「Ｇ」及び「Ｈ」がラッチ２８にラッチされることを示している。これらの値は、次いで、ダイナミックロジックモジュール２４Ａにより具現化されるロジックテーブル「ｘ」へ送られる。同様に、第２レベルの入力値「Ｈ」及び「ｃ」も、ダイナミックロジックモジュール２４Ｂにより具現化されるロジックテーブル「ｙ」へ送られる。次いで、ロジックモジュールは、それらの各々のロジックを実行し（図７のステップ１２６）そしてカウンタ（図示せず）が増加される（図７のステップ１２８）。第２レベルが処理されているので、「ｘ」及び「ｙ」出力値は、出力ラッチ３４へ送られる。ここで、装置２０Ａは、別の１組の入力値を処理することができる（図７のステップ１２０）。図１３は、入力ラッチ３２における新たな１組の入力値を示している。これら値の処理は、前記したように行われる。図１４は、本発明により実施される別の回路１７８を示している。回路１７８の分析は、４つのロジックレベルがあることを明らかにする。第１のロジックレベルは、入力信号を処理し、別のレベルからの出力に基づくものではない。第１のロジックレベルは、ＸＯＲゲート１８０、１８２、１８４、アンドゲート１８６、及びアンドゲート１８８を含む。第２のロジックレベルは、入力信号と、第１のロジックレベルで発生された信号とを処理する。第２ロジックレベルにおけるゲートは、ＸＯＲゲート１９０、アンドゲート１９２、アンドゲート１９４、オアゲート１９６（これは３つのアンドゲート１９７Ａ、１９７Ｂ、１９７Ｃに接続される）及びアンドゲート１９８を備えている。第３ロジックレベルは、第１ロジックレベル及び第２ロジックレベルで発生された信号を処理し、又、入力信号も処理できるが、この場合は行わない。この例の第３ロジックレベルは、オアゲート２００、アンドゲート２０２、及びアンドゲート２０４（これはオアゲート２０５に接続される）を備えている。この例の最後のロジックレベルである第４のロジックレベルは、出力値を発生する。第４のロジックレベルは、アンドゲート２０６、ＸＯＲゲート２０８、及びオアゲート２１０（これはアンドゲート２１２に接続される）を備えている。更に複雑な回路の場合には、当業者に良く知られた有向非サイクルグラフ（Directed Acyclic Graph）を用いて、レベル分け（levelization）プロセスが簡単化される。従って、図１４は回路記述を表している（図５のステップ７０）。前記の文節では回路に関連したロジックレベルが識別される（図５のステップ７２）。図１５は、各レベルごとのロジックテーブルを示している（図５のステップ７４）。レベル１のテーブル「ＨＯ」は、２つの出力値を形成することに注意されたい。出力値「０」は、３つの入力「ｂ」、「ｃ」及び「ｄ」（ＸＯＲゲート１８４及びアンドゲート１８６へ進む）を必要とする。一方、値「Ｈ」は、２つの入力「ｃ」及び「ｄ」しか必要とせず、従って、入力値「ｂ」については「ドント・ケア」状態が存在する。この形式の組合せは、有効なダイナミックロジックモジュール２４を形成するように行うことができる。レベル２のテーブル「ＫＩ」は、リソースを共用できる別の例である。本発明によるＦＰＬＤの設計に関連した次の処理ステップは、種々のコントローラに対して適当なロジックを発生することに関する。ここに示す例では、ＰＩ／バッファコントローラ５６は、第１のロジックレベルにおける全ての入力値を選択する必要がある。第２のロジックレベルにおいては、ＰＩ／バッファコントローラ５６は、全ての初期入力値を将来の処理のためにマルチプレクサ５４に通せるようにする。第３のロジックレベルにおいては、ＰＩ／バッファコントローラ５６は、中間信号「Ｆ」、「Ｈ」、「Ｏ」及び入力信号「ｂ」を通せるようにする。第４のロジックレベルにおいては、ＰＩ／バッファコントローラ５６は、最終段階入力値「Ｈ」、「Ｂ」、「Ｆ」、「Ｇ」及び「Ｋ」を処理のために通せるようにする。Ｂ−クロスバーダイナミック構成コントローラ６０は、４段階のロジックを用いて図１４の回路を実施する。第１のロジックレベルにおいては、Ｂ−クロスコントローラ６０は、Ｂ−クロスバーが全ての入力値をルート指定できるようにする。というのは、それらが全てその後の処理に必要だからである。第２のロジックレベルにおいては、Ｂ−クロスコントローラ６０は、Ｂ−クロスバーが、第４ロジックレベルで必要となる値「ｂ」のみをルート指定できるようにする。第３ロジックレベルでは、Ｂ−クロスコントローラ６０は、Ｂ−クロスバーが、第４ロジックレベルの処理に必要とされる値「Ｆ」、「Ｈ」及び「ｂ」をルート指定できるようにする。最終ロジックレベルにおいては、Ｂ−クロスコントローラ６０は、いかなるルート指定制御を開始する必要もない。Ｌ−クロスバーダイナミック構成コントローラ４２のロジックは、種々のロジックレベルにおいてダイナミックロジックモジュール２４に対する適当な入力をイネーブルしなければならない。第１ロジックレベルにおいては、Ｌ−クロスコントローラ４２は、Ｌ−クロスバー４０がダイナミックロジックモジュール２４Ａについては値「ａ」及び「ｅ」をルート指定できるようにし、ダイナミックロジックモジュール２４Ｂについては値「ｂ」、「ｃ」及び「ｄ」をルート指定できるようにし、そしてダイナミックロジックモジュール２４Ｃについては「ｃ」及び「ｄ」をルート指定できるようにする。第２ロジックレベルにおいては、Ｌ −クロスコントローラ４２は、Ｌ−クロスバー４０がダイナミックロジックモジュール２４Ａについては値「Ｈ」、「Ｆ」及び「ｂ」をルート指定できるようにし、ダイナミックロジックモジュール２４Ｂについては値「ａ」及び「ｅ」をルート指定できるようにし、そしてダイナミックロジックモジュール２４Ｃについては「ｃ」、「ｂ」及び「ｄ」をルート指定できるようにする。第３ロジックレベルでは、Ｌ−クロスコントローラ４２は、Ｌ−クロスバー４０がダイナミックロジックモジュール２４Ａについては値「Ｇ」、「Ｍ」及び「Ｋ」をルート指定できるようにし、ダイナミックロジックモジュール２４Ｂについては値「Ｆ」、「Ｈ」及び「Ｉ」をルート指定できるようにし、そしてダイナミックロジックモジュール２４Ｃについては「Ｇ」、「Ｐ」及び「Ｏ」をルート指定できるようにする。第４ロジックレベルでは、Ｌ−クロスコントローラ４２は、Ｌ−クロスバー４０がダイナミックロジックモジュール２４Ａについては値「Ｊ」、「Ｎ」及び「Ｑ」をルート指定できるようにし、ダイナミックロジックモジュール２４Ｂについては「Ｈ」、「Ｆ」及び「ｂ」をルート指定できるようにし、そしてダイナミックロジックモジュール２４Ｃについては「Ｇ」、「Ｊ」及び「Ｋ」をルート指定できるようにする。図５に戻ると、ロジックテーブル、ＰＩ／バッファコントローラ、Ｂ−クロスコントローラ及びＬ−クロスコントローラのための適当なロジックが今や記述されている。このロジックは、次いで、不揮発性メモリへダウンロードすることができる（ブロック８２）。図１４の回路に関連した入力信号の処理を、図７及び図１６ないし２０を参照して以下に説明する。図１６は、図７の処理ステップ１２０、１２２及び１２４を示す。特に、図示されたように、入力値は、入力ラッチ３２に送られる（図７のブロック１２０）。又、図示されたように、バッファ値は、交差点２２０ないし２２８においてＢ−クロスバー５８に通される（図７のブロック１２２）。更に、図１６に示すように、ロジック値は、Ｌ−クロスバー４０に通される。例えば、交差点２３０は値「ａ」を通し、そして交差点２３２は値「ｅ」を通す。これら値の各々は、その後に、ラッチ２８へ送られ、ダイナミックロジックモジュール２４Ａによって実行される。図１７は、図７に関連した処理ステップ１２６、１２０、１２２及び１２４を順次に示している（多数のこれらステップは並列に実行できることを想起されたい）。図示されたように、ラッチ２８は、ロジック実行のためにダイナミックロジックモジュール２４をロードする（図７のステップ１２６）。又、図示されたように、ラッチ２８は、バッファ３１をロードする。図７に示すように、次の処理段階は、ロジックレベルを増加し（ブロック１２８）そして全てのレベルが処理されたかどうか質問する（判断ブロック１３０）ことである。ロジックレベルは、図１７には増加されて示されていないが、この目的のための回路は、図３に示した。この点においては全てのロジックレベルが処理されていないので、新たな入力が得られる（図７のブロック１２０）。従って、この点では、前記したように、ＰＩ／バッファコントローラ５６は、バッファされた全て値をマルチプレクサ５４に通せるようにする。次いで、適当なバッファ値がＢ−クロスバー５８にロードされる（図７のブロック１２２）。図１７に示すように、交差点２３４においては、値「ｂ」が通され、これは、この処理接続点における唯一の値で、次に使用しなければならない値である。最終的に、図１７は、第２のロジックレベルに対してロードされるロジック値を示している（図７のブロック１２４）。例えば、交差点２３６において、出力値「Ｆ」はＬ−クロスバー４０にロードされることに注意されたい。この値は、ダイナミックロジックモジュール２４Ａから直接得られる。交差点２３６は、ダイナミックロジックモジュール２４Ａから直接受け取った出力値「Ｈ」を通す。交差点２３８は、既にバッファされた値である値「ｂ」を通す。図１８は、図１４の回路に関連した続きの処理を示している。図示されたように、第２レベルのロジック値がラッチ２８にロードされる。又、ロジックの実行による出力も図示されている。更に、これらの出力が本発明によりいかに再処理されるかも示されている。例えば、出力「Ｇ」は交差点２５０及び２５２を経て送られ、その後、それらは、第３ロジックレベルの実行中にダイナミックロジックモジュール２４Ａ及び２４Ｃへの入力として働く。又、図１８に示すように、値「Ｆ」、「Ｏ」及び「Ｂ」は、その後の処理のためにＢ−クロスバー５８において交差点２５４、２５６及び２５８にルート指定される（値「Ｆ」、「Ｏ」はロジックレベル３に使用され、値「ｂ」はロジックレベル４に使用される）。最終的に、図１８に示すように、既にバッファされた値がＬ−クロスバー４０に通される。例えば、交差点２６０は、既にバッファされた値「Ｏ」を通し、そして交差点２６２は、既にバッファされた値「Ｐ」を通す。これら両方の値は、ロジックレベル３の間に、ダイナミックロジックモジュール２４Ｃへの入力として働く。図１９は、本発明に関連した第３のロジックレベルを示している。第３ロジックレベルの入力値は、ラッチ２８に存在するものとして示されている。第３ロジックレベルの出力値は、ダイナミックロジックモジュール２４の出力信号として示されている。図示されたように、ロジック値「Ｎ」、「Ｊ」及び「Ｑ」はＬ− クロスバー４０を経て送られている。ロジック値「Ｎ」は交差点２８０を経て送られ、ロジック値「Ｊ」は交差点２８２及び２８４を経て送られ、そしてロジック値「Ｑ」は交差点２８６を経て送られる。Ｌ−クロスバー４０における他の値は、バッファ３１から得られたものである。バッファ値「Ｆ」はクロスバー２９０を経て送られ、値「Ｇ」はクロスバ-２９２を経て送られ、値「Ｈ」はクロスバー２９４を経て送られ、値「Ｋ」はクロスバー２９６を経て送られ、そして値「ｂ」はクロスバー２９８を経て送られる。最終的なロジックレベルが実行されようとするので、Ｂ−クロスバー５８には値がないことに注意されたい。図２０を参照すれば、第４レベルロジック入力がラッチ２８に示されている。又、図２０は、ダイナミックロジックモジュール出力「ｘ」、「ｙ」及び「ｚ」も示している。これは最後のロジックレベルであるから、これらの値は出力ラッチ３４へ送られる。更に、回路２０Ｂに入る次の段の入力も示されている。この構成は、既に述べた図１６の構成と同じである。次に、幾つかの具現化事項について述べる。所与のＦＰＬＤがＬ個のレベルとｃ個のダイナミックロジックモジュール２４を有し、その各々がｍ個の出力を有すると仮定する。又、具現化されるロジックネットワークは実現可能なネットワークである（即ちネットワークの各ノードが≦Ｋの入力及びｃ≦ｍの出力を有する）と仮定する。そうでない場合には、既知のロジック合成技術を用いてそれをこのように変換することができる。実現可能なネットワークの組合せ部分をトポロジー的にレベル分けする。ρをレベルの数とし、Γを回路の任意のレベルにおけるモジュールの最大数とする。ρ≦Ｌ及びΓ≦Ｃの場合には（例えば、図９では、ρ＝２、Γ＝２、Ｌ＝４、Ｃ＝３；図１５では、ρ＝４、Γ＝３、Ｌ＝４、Ｃ＝３）、マッピングが単純であり、回路の１つのレベルが各内部サイクルにおいて評価される。ρ＞Ｌ又はΓ＞Ｃの場合には、多数のレベルにわたってモジュールをグループ分けすることにより回路を具現化することができる。次いで、各グループは、２つ以上の内部サイクルにおいて実現化することができ、その後、次のグループへ切り換えられる。設計が単一チップ上に適合しない場合には、多数のチップにわたり設計を分割することができる。区画が独立している（即ち、共通の信号を共用しない）場合には、分割によって問題を招くことはない。 ρ（ρ＞Ｌ）レベルの組合せロジックがあり、レベル当たりＣ個のモジュールがある場合を考える。この場合に、ρ／Ｌ個のチップと、それらのレベルカウント回路を同期するメカニズムとを必要とする。図３は、２つの信号「次のチップへ」及び「手前のチップより」を示している。これらの信号は、ディジーチェーン形態で接続され、従って、チップＣ_i-1の後に接続されたチップＣ_iは、チップＣ_i-1がその最大レベルに到達した後にのみそのレベルカウンタを始動する。Γ ＞Ｃの設計である場合には、チップにわたって分割すると、ロジックの複製が必要となる。上記のように、ダイナミックロジックモジュール２４は、異なる機能を具現化するよう繰り返し変更できる再構成可能なロジック構造体であってもよい。他の考えられるロジックモジュールの具現化は、（１）Ｋ及びｍを整数とすれば、Ｋ −入力、ｍ−出力のルックアップテーブル、（２）各々１つ以上の出力を有しそして異なるか又は同数の入力を有する多数のルックアップテーブルの相互接続、（３）マルチプレクサをベースとするロジックモジュール、（４）２レベルのアンド−オアロジック平面及びその変型であって、アンド及びオア入力がプログラマブルな読み取り／書き込みメモリビットによって制御されるもの、及び（５）ロジック具現化の組合せを用いた異種のダイナミックロジックモジュール、を含む。又、動的な相互接続アレー２６も、全アーキテクチャー及びそのアーキテクチャーの実際の具現化の両方において非常に多数の変型が可能である。以下、別の具現化について詳細に述べる。クロスバーの各交差点はトランジスタで具現化される。例えば、トランジスタのソースは、バッファアレー３０又はロジックコア２２からの出力ラインに接続される。トランジスタのドレインは、適当なダイナミックロジックアレー２４に接続される。次いで、Ｌ−クロスバーコントローラ４２又はＢ−クロスバーコントローラ６０を用いて、所与のダイナミックロジックモジュールへ信号を送るべきときにゲート信号を発生することができる。本発明のクロスバー構造を具現化する別の解決策は、シフトレジスタを使用することである。クロスバーの各交差点は、Ｌビットのメモリを有し、レベル当たり１ビットが使用される。これらのビットは、レベルの変化により丁度１ビットシフトするようにシフトレジスタのように構成できる。このような具現化の欠点は、第１のレベルの復帰する前にＬビット全体がシフトされねばならず、従ってＬの完全除数を１とすれば、１レベルの回路しか具現化できないことである。それより優れた設計は、Ｌ行のメモリを有し、各行が全ての交差点に対するメモリを構成するようにし、そしてレベルカウンタによって使用行を選択することである。又、クロスバー構造は、マルチプレクサを用いて具現化することもできる。例えば、クロスバーの各行にマルチプレクサが使用される。マルチプレクサへの入力は、バッファアレー３０からの信号及びダイナミックロジックコア２２からの信号となる。各マルチプレクサからの出力は、ダイナミックロジックモジュール２２に接続される。Ｌ−クロスコントローラ４２又はＢ−クロスコントローラ６０を用いて各マルチプレクサごとに適当な選択信号が発生される。Ｌ−クロスバーには（ＭＣ＋Ｂ）ＫＣの交差点があるので、（ＭＣ＋Ｂ）ＫＣＬのメモリビットが必要となる。しかしながら、ロジックモジュールのＫ入力の各々は同一であり、どの１つに信号が指定されるかは問題でない。換言すれば、（ＭＣ＋Ｂ）信号は、ダイナミックロジックモジュール２４当たりＫ個の入力の１つに接続されるだけでよい。これは、Ｋビットを信号当たりｌｏｇ₂Ｋビットに減少することができ、全ビットをｌｏｇ₂ＫＣＬ（ＭＣ＋Ｂ）に減少できることを意味する。しかしながら、これは、各レベルにおけるデコーダを保証する。各ダイナミックロジックモジュール２４の入力においては、（ＭＣ＋Ｂ）・対・Ｋのマルチプレクサが必要とされ、（ＭＣ＋Ｂ）・対・Ｋのクロスバーではないことを認識するのが好ましい。（ＭＣ＋Ｂ）・対・１のマルチプレクサは、ｌｏｇ₂（ＭＣ＋Ｂ）本の選択ラインと、Ｋ個のマルチプレクサとを必要とする。各選択ラインは、レベル当たり１ビットを必要とし、それ故、ＫＣＬｌｏｇ₂（ＭＣ＋Ｂ）ビットと、ＫＣ（ＭＣ＋Ｂ）・対・１のデコーダとが必要になる。これは、デコーダ及びゲートのビット等価値をδとすれば、ＫＣＬｌｏｇ₂（ＭＣ＋Ｂ）＋ＫＣ（ＭＣ＋Ｂ）δ＜ＫＣＬ（ＭＣ＋Ｂ）の場合に、より高いエリア効率となる。ダイナミックロジックモジュール２４及び相互接続の両方がデコーダを必要とするので、デコーダを共用することができる。これは、ダイナミックロジックモジュールの出力に余計なラッチを配置することを必要とする。固定布線接続により交差点の数をそれ以上に減少することができる。各ダイナミックロジックモジュールは、Ｋ個のダイナミックロジックモジュールへの固定布線接続を有することができ、そして各ダイナミックロジックモジュールは、Ｋ個のダイナミックロジックモジュール、好ましくはそれに隣接したモジュールから到来する入力をもつ。これは、クロスバー（場合によってはマルチプレクサ）が（ＭＣ−Ｋ＋Ｂ）ＫＣ個の交差点に減少され、ＫＣ個の付加的な２入力マルチプレクサ（各入力の１つ）、及びそれに関連したＫＣＬ個の選択ビットが存在することになる。この相互接続構成は、ダイナミックロジックモジュールの出力からの扇状に広がる点の数を、初期のＫＣではなくて、（ＭＣ−Ｋ）Ｋ＋Ｋへ減少する。全てのダイナミックロジックモジュール入力が同等であることを認識することにより異なる形式の相互接続戦略を採用することができる。従って、入力における相互接続スイッチは、回路スイッチング用語によれば、（ＭＣ＋Ｂ）・対・Ｋの集中手段である。換言すれば、（ＭＣ＋Ｂ）個の信号からＫ個を選択しなければならない。これは、この分野で二項集中手段として知られている２レベルの希薄接続クロスバーを用いることによって達成できる。このような相互接続戦略を用いる主たる効果は、交差点の全数が減少され、その結果、記憶に用いられるビット数が減少されることである。欠点は、２つの交差点に直列に信号を通さねばならないことである。これは、相互接続遅延を高める。別の方法は、ルート決めを「コピー」機能として処理することである。例えば１つのＤＬＭ入力について考える。これは、手前のレベルから到来する（ＭＣ＋Ｂ）個の信号のいずれか１つに接続することができる。即ち、その値を（ＭＣ＋Ｂ）個の信号の１つの値にセットしなければならない。これは、メモリが（ＭＣ＋Ｂ）ビットより成りそしてそれらの１つをスイッチ出力に読み出さねばならないようなメモリ読み取り動作に等しい。それ故、プリチャージ回路及び感知増幅器を用いることにより選択を行うことができる。（ＭＣ＋Ｂ）個の信号は、１列のメモリに対応し、セル選択トランジスタの１つがデコーダ又はローカルメモリビットにより選択される。この形式の具現化を用いると、エリア及び速度の両方に効果がある。セル選択トランジスタは、スイッチ入力と出力との間に直接接続が要求される場合に必要とされた大きなパストランジスタに比して最小のサイズである。そして感知増幅器を使用すると、読み取り動作を迅速に行うことができる。更に、メモリのプリチャージ時間は、ダイナミックロジックモジュールのルックアップ時間とインターリーブして、相互接続遅延を更に短縮することができる。これは、相互接続遅延がロジックモジュールの遅延と同じ大きさになり、更に小さくできることを意味する。別の実施形態では、Ｃ個のダイナミックロジックモジュール２４があり、その各々がＫ個の入力及び１つの出力を有すると仮定することができる。ダイナミックロジックモジュールがＫ個のクラスに分割される場合には、クラス当たりＣ／Ｋモジュールとなる。クラスｊ（ｊ＝１・・・ｋ）のモジュールは、各ダイナミックロジックモジュールのｊ番目の入力に接続される（各入力ではなく）。これは、交差点及びメモリビットの数を係数Kで減少する。上記解決策の１つ以上を組み合わせ、ハイブリッドの動的相互接続アレー２６を開発することもできる。要約すれば、フィールドプログラマブル・ロジックデバイスの改良されたアーキテクチャーが開示されたことが明らかであろう。本発明の動的に変化するロジックコア及び相互接続アレーは、シリコンリソースの共用を容易にする一方、回路の配置及びルート指定が単純であるので回路の具現化プロセスを簡単なものにする。本発明に関連した別の効果は、タイミング性能を正確に予想することのできる改良されたタイミング性能及びそれに関連した利点である。以上、本発明の特定の実施形態を一例として説明した。本発明は、ここに開示した厳密な形態に何ら限定されるものではなく、上記の教示に鑑み多数の変更や修正がなされ得ることが明らかである。上記の実施形態は、本発明の原理及びその実際の応用を最も良く説明し、それにより、当業者が、意図された特定の用途に適するように本発明及び種々の実施形態を種々変更して最良に利用できるようにするために選択されたものである。本発明の範囲は、以下の請求の範囲及びその等効物によって限定されるものとする。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ (72)発明者チョードハリーカマルアメリカ合衆国カリフォルニア州 95060 サンタクルーズペルトンアベニュー 200‐707

Claims

【特許請求の範囲】１．ダイナミックロジックコアを備え、該コアは、１組の入力信号に対して第１の論理演算を実行して複数の内部信号を発生するための手段と、１組の選択された内部信号に対して第２の論理演算を実行するための手段とを含み、上記第１の論理演算は回路の第１ロジックレベルに対応し、上記第２の論理演算は回路の第２ロジックレベルに対応し、そして更に、上記ダイナミックロジックコアに接続された動的な相互接続アレーを備え、該動的な相互接続アレーは、上記複数の内部信号から上記選択された内部信号を識別するための手段と、上記選択された内部信号を上記ダイナミックロジックコアへルート指定するための手段とを含むことを特徴とするフィールドプログラマブル・ロジックデバイス。２．上記動的な相互接続アレーは、更に、１組の上記入力信号をバッファしてそれに対応する１組のバッファされた信号を発生するための手段を含み、上記バッファされた信号は、上記内部信号の一部分を形成する請求項１に記載のフィールドプログラマブル・ロジックデバイス。３．上記バッファ手段は、上記入力信号をバッファするためのバッファクロスバー相互接続構造体を含む請求項２に記載のフィールドプログラマブル・ロジツクデバイス。４．上記バッファ手段は、上記バッファクロスバー相互接続構造体に接続されたバッファクロスバーコントローラを含み、このバッファクロスバーコントローラは、上記バッファされた信号を選択するための１組の論理コマンドを実行する請求項３に記載のフィールドプログラマブル・ロジックデバイス。５．上記入力信号及び上記バッファされた信号を上記動的な相互接続アレーへ指向するための手段を更に備えた請求項２に記載のフィールドプログラマブル・ロジックデバイス。６．上記指向手段は、上記入力信号及び上記バッファされた信号を選択するための入力／バッファコントローラを備えている請求項５に記載のフィールドプログラマブル・ロジックデバイス。７．上記動的な相互接続アレーの上記ルート指定手段は、上記選択された内部信号をルート指定するためのロジッククロスバー構造体を含む請求項１に記載のフィールドプログラマブル・ロジックデバイス。８．上記動的な相互接続アレーの上記識別手段は、１組の論理コマンドを実行して上記選択された内部信号を識別するためのロジッククロスバーコントローラを含む請求項８に記載のフィールドプログラマブル・ロジックデバイス。９．上記ダイナミックロジックコアはルックアップテーブルであり、上記第１論理演算は上記ルックアップテーブルにおける第１組の値に対応し、そして上記第２論理演算は上記ルックアップテーブルにおける第２組の値に対応する請求項１に記載のフィールドプログラマブル・ロジックデバイス。１０．上記ダイナミックロジックコアは、上記第１論理演算及び上記第２論理演算を選択するためのカウンタを含む請求項１に記載のフィールドプログラマブル・ロジックデバイス。１１．フィールドプログラマブル・ロジックデバイスに回路を具現化する方法において、（Ａ）１組の入力信号を受け取り、（Ｂ）上記入力信号から選択された信号がその後のロジックレベルにおいて必要とされるときにその選択された信号をバッファし、このバッフア段階はバッファされた信号を発生し、（Ｃ）上記入力信号に対して一次の組のロジックを実行して１組の内部信号を発生し、（Ｄ）上記バッファされた信号及び内部信号から１組の中間信号を選択し、（Ｅ）上記中間信号からの指定の信号がその後のロジックレベルにおいて必要とされるときにその指定の信号をバッファし、（Ｆ）上記中間信号に対し予め選択された組のロジックを実行して新たな組の内部信号を発生し、そして（Ｇ）回路における複数のロジックレベルに対応する所定の組のロジックが実行されるまで上記段階（Ｄ）ないし（Ｆ）を繰り返す、という段階を備えたことを特徴とする方法。１２．上記実行段階の上記予め選択された組のロジックは、上記複数のロジックレベル内にロジックレベルを定義することにより指定される請求項１１に記載の方法。１３．上記定義段階の上記ロジックレベルは、各実行段階の後に増加される請求項１２に記載の方法。１４．フィールドプログラマブル・ロジックデバイスの設計方法において、上記フィールドプログラマブル・ロジックデバイス内に具現化されるべき回路の記述を受け取り、上記回路内のロジックレベルを識別し、上記回路内の上記ロジックレベルの各々に対応するロジックを実行するためにロジックテーブルを形成し、上記ロジックテーブルに付与されるべき入力値及びバッファされた値を選択するために入力／バッファロジックを形成し、後続のロジックレベルにおいて使用しなければならない第１ロジックレベルのバッファされた値を記憶できるようにバッファコントローラロジックを形成し、そして上記ロジックテーブルにその後に付与される入力値及びバッファされた値を記憶できるようにロジックコントローラのロジックを定義する、という段階を備えたことを特徴とする方法。１５．上記入力／バッファロジック、上記バッファコントローラロジック及び上記ロジックコントローラロジックを不揮発性メモリデバイスにダウンロードする段階を更に備えた請求項１４に記載の方法。１６．入力／バッファコントローラ、バッファコントローラ及びロジックコントローラを含むフィールドプログラマブル・ロジックデバイスへ上記不揮発性メモリデバイスを接続する段階を更に備えた請求項１５に記載の方法。