JPH08511393A

JPH08511393A - ブロック毎のインターリービング及びデインターリービング処理及び装置

Info

Publication number: JPH08511393A
Application number: JP7515998A
Authority: JP
Inventors: シャラフアンナ
Original assignee: トムソンマルチメディアソシエテアノニム
Priority date: 1993-12-07
Filing date: 1994-12-06
Publication date: 1996-11-26
Anticipated expiration: 2018-01-07
Also published as: DE69418860T2; WO1995016311A1; EP0682828A1; FR2713845A1; DE69418860D1; JP3361812B2; US5978883A; FR2713845B1; EP0682828B1

Abstract

(57)【要約】本発明の目的はＬ個の２進ワードをそれぞれ含むＰパケットのブロックをインターリービングする処理であり、このインターリービングは所定の順序でインターリービングメモリーにデータを書き込み、それらをインターリービングに対応する順序で読み戻すことにより達成される。本発明の処理は所定のアドレスでブロックｂ−１に対応するデータ項目を読み出した後にブロックｂに対応するデータ項目が同じアドレスに書き込まれることからなる。本発明はデジタルデータの送信の分野、特に妨害通信の場合に応用される。

Description

【発明の詳細な説明】ブロック毎のインターリービング及びデインターリービング処理及び装置本発明はブロック毎のデータのインターリービング及びデインターリービング処理と同様にこの処理を実施する装置に関する。本発明はそれらの送信前のデジタルデータのインターリービング及び受信後のデインターリービングに特に応用される。誤り検出及び訂正とデジタルデータの送信を信頼できるのもにするためのインターリービングの技術に関することは従来の技術から知られている。リードソロモンコードのような誤り訂正コードに対して送信されるべき二進数のパケットは送信誤りの所定の最大数まで訂正することを可能にする複数の余分なワードを追加される。この誤りの最大数を超過したときに訂正コードがもはや適切ではない。これは誤りのバーストが幾つかの連続ワードを損う場合に特に問題となる。訂正コードの効率を増加するために幾つかのデータパケットがインターリーブされる。この技術は異なるパケットから生ずる連続したワードの送信からなる。各パケットを一つの進行で送信しないことにより幾つかのパケットにわたる誤りのバーストの関連を拡大し、訂正コードの制限内に置くことが可能である。送信モジュールでのインターリービングはある順序でメモリーにデータを書き込み、それらを送信に対して異なる順序で読み戻すことにより通常実施される。受信機でのデインターリービングはインターリービングメモリーを読み出す順によりデインターリービングメモリーに対してデータを書き込み、インターリービングメモリーへの書き込みの順序に関してデータを読み戻すことにより逆の方法で実施される。それぞれがＬバイトからなるインターリーブされるべきＰ個のパケットを考える。これらのＰパケットはブロックＢを構成する。深さＰのインターリービングは所定のパケットの連続する２バイトをＰ−１個の他のパケットから生ずるＰ−１バイトにより分けるような方法でＰパケットのバイトを再整列することにより実施されると言われている。図１にこのインターリービングを実施可能にするメモリーを示す。従来技術の説明を簡単にするためにこのメモリーはバイトのＰ個の列（ｃｏｌｕｍ）を含むとする。図１に示すようにアドレスは左から右へ、上から下へと増加する。このメモリーは、アドルス０で第一のパケットの第一のバイトを、アドレスＰで第二のバイトを、等々のようにしてアドレス（Ｌ−１）Ｐで最後のバイト（Ｌ −１バイト）を書き込むことにより書き込まれる。これらのアドレスはメモリーの第一のコラムに対応する。同様にして第二のパケットは第二の列のアドレス１、Ｐ＋１，．．．（Ｌ−１）Ｐ＋１で書き込まれる。このように最後のパケット及び最後の列まで続けられる。書き込みの順序は図２に示される。一般的に言えば、ブロックｂ（ｂ［１，Ｂ］）のパケットｐ（ｐ［１，Ｐ］）のバイト１（１［１，Ｌ］）はメモリーのアドルス（ｂ−１）ＬＰ＋（ｐ−１）＋（１−１）Ｐで書き込まれる。読み出しはアドルスの順でなされ、即ち毎行（ｒｏｗ）読み出すことによりなされる（図３を参照）。故に全てのパケットの第一のバイトは最初に読まれ、第二のバイトが続き、等々。故にインターレーシングが達成される。この書く／読む方法はそれを読むことが可能になる前にブロックＢのデータの大きな部分を書く必要があることを意味する。特にＥ＝（Ｌ−１）（Ｐ−１）＋１バイトがアドレス０で第一のバイトを読み出す前に書かれていなければならない。この判断基準に従われていない場合には読み出しは書き込みによりまだスイープされていないアドレスでいつか生じる。図４にＰが３に等しくＬが７に等しい場合の書き込み及び読み出しアドレスの進行を示す。時間は横座標として示され、一方でインターリービングメモリーのアドレスは縦座標を形成する。Ｔは基本クロック周期を表す。所定の周期に対して書き込みは読み出しの前になされる。それにより書き込みアドレスが同じ周期Ｔに対して読み出しアドレスと等しいときには対応するデータ項目は同じ周期Ｔの間に読み返される前に最初に書き込まれる。鋸歯状曲線１は書き込みアドレスを表し、一方で階段状曲線２は読み出しアドレスを表す。曲線１はアドレス０から開始する３アドレスの６ジャンプを形成し、これは第一の列の第一のパケット（７バイト）の書き込みに対応する。それから書き込みは第二の列の頂上でアドレス１で再開する。点Ａ、即ち（Ｌ−１）（Ｐ−１）＋１バイトを書き込んだ後で読み出しは１３番目のバイトの書き込みがなされる同じ周期中にアドレス０で開始できる。読み出しアドレスは各クロック周期内の１ユニットにより増加される。点Ｄで２つの曲線が出会うことに注意しよう。データの読み出しが１３番目の書き込み周期より早くなされる場合には例えば１２番目の周期でなされる場合にはデータ項目がそこに書き込まれる前にアドレス２で読み出そうとする試みがある。点ＢではＰパケットの第一ブロックの書き込みが完了し、最後の値がアドレス（ＬＰ−１）＝２０で書き込まれる。それから次のブロックの書き込みは図２に示されるようにアドレスＬＰ＝２１で開始する。故にブロックの端ではアドルスのジャンプは１である。メモリーの最小の大きさデルタは読み出しアドレスとか書込みアドレスとの間の最大の差に等しい。図４の方式でこの差は点Ｃで最大であることがわかる。書き込みアドレスはＬＰ＋（Ｌ−１）Ｐである。この時ＬＰ＋Ｌバイトが書き込まれる。それで読み出しアドレスはＬＰ＋Ｌ−Ｅ＝ＬＰ＋Ｌ−（ＬＰ−Ｌ−Ｐ＋２）＝２Ｌ＋Ｐ−２である。故にデルタ＝ＬＰ＋（Ｌ−１）Ｐ−（２Ｌ＋Ｐ−２）＋１＝２（Ｌ−１）（Ｐ−１）＋１が得られる。上記の数値の例から考えてメモリーの最小の大きさは２５バイトである。本発明の目的はこれらのメモリーのアドレッシングを簡単化する一方で要求されるメモリーの大きさを減少することを可能にするインターリービング処理を提供することである。本発明は所定のアドレスでブロックｂ−１に対応するデータ項目を読み出した後ブロックｂに対応するデータ項目が同じアドレスに書き込まれ、それぞれがＬ個の２進ワードを有するＰ個のパケットのブロックをインターリーブする方法であって、インターリービングメモリーレンジが０乃至ＬＰ−１であり、ブロックｂに対する読み出し／書き込みアドレスの進行が：ａ_b（ｎ）＝（ａ_b（ｎ−１）＋（Ｌ^(b-x)）ｍｏｄ（ＬＰ−１）ここでｎ∈］０，ＬＰ−１［、ｎは整数であり、ａ_b（０）＝０ａ_b（ＬＰ−１）＝ＬＰ−１かつｂ∈［１，∞［、ｂは整数であり、ｘ≦ｂ，ｘは整数であることを特徴とする方法である。本発明はまた所定のアドレスでブロックｂ−１に対応するデータ項目を読み出した後ブロックｂに対応するデータ項目が同じアドレスに書き込まれ、それぞれがＬ個の２進ワードを有するＰ個のパケットのブロックをインターリーブする方法であって、ａ_b（ｎ）が０乃至ＬＰ−１のアドレスレンジのインターリービングメモリー内の読み出し／書き込みアドレスのストリングである場合に、ブロックｂのアドレスのストリングとブロックｂ＋１のアドレスのストリングとの間の関係は：ｎ≠ＬＰ−１の場合にはａ_b+1（ｎ）＝Ｌｘ（ａ_b（ｎ））ｍｏｄｕｌｏ（ＬＰ− １）であり、ａ_b+1（ＬＰ−１）＝ＬＰ−１であることを特徴とする方法である。斯くしてメモリーは前のブロックの読み出しと連係して次のブロックを書き込むことにより満たされる。どの時点においても読み出し及び書き込みアドレスが同等なことによりインターリービングメモリーのアドレッシングは大幅に簡単化される。そして要求されるメモリーの大きさは単にＰＬ２進ワードである。第一の場合では、ブロックｂに対するアドレスの進行はブロックｂ−１に関するアドレスの知識を必要としない。それはＬ，Ｐ，ｂ，ｘを知ることで充分である。第二の場合では、関係はブロックｂ＋１に対応するそれらに対するブロックｂに対応するアドレスから進行するために必要とされる情報を与える。ブロックｂに対応するアドレスと、Ｌ，Ｐの値を知ることで充分である。この関係をｍ回適用することによりブロックｂからブロックｂ＋ｍに進行することは明らかに可能である。本発明の特定の実施例では第一のブロックのデータの書き込み中にデータの読み出しをしない。この時点で読み出されうるデータは通常どんな意味も持たない。本発明の特定の実施例では第一のブロックのデータの書き込み中にデータの読み出しをするが、この読み出しの結果は用いられない。それで第一のブロックの処理に関する例外はない。本発明はまたぞれぞれＬ個の２進ワードを含むＰ個のパケットのインターリービング及び／又はデインターリービングブロックに対するアドレスを発生する装置であって、次数ｂのブロックと一定値Ｌ^(b-x)ｍｏｄｕｌｏ（ＬＰ−１）（ｂは整数であり、ｘはｂより小さいか又は等しい一定の整数）とを発生する手段と、複数回ｍ（０乃至ＬＰ−１で変化する整数）の該一定値をベースアドレス（ａ_b （０））に加える手段とからなり、各結果の値は該値が（ＬＰ−１）と異なるか又は（ＬＰ−１）よりも厳密に大きいかのどちらかの場合にｍｏｄｕｌｏ（ＬＰ−１）をとられ、この加算の結果はブロックｂに対する読み出しアドレス及びブロックｂ＋１に対する書き込みアドレスを発生する装置である。特定の実施例によれば、アドレスを発生する装置は、インターリーブされるべきバイトの周波数でクロックパルス（ＣＯ）を受け、Ｐで分周するクロックデバイダーと、Ｐで分周するデバイダーからの出力を入力として受けＬで分周するクロックデバイダーと、加算の結果がバッファレジスタと同様に（ＬＰ−１）と異なるか又は（ＬＰ−１）よりも厳密に大きいかのどちらかの場合にのみモジュロー計算をなす第二の加算器と、Ｐで分周するデバイダーからの出力信号を受けるクロック入力を有する第一の加算器とよりなる２つの加算器ｍｏｄｕｌｏ（ＬＰ −１）とよりなり、該第１の加算器の２つの入力は夫々同加算器からの出力及びバッファレジスタからの出力をそれぞれ受け、該加算器はＬで分周するデバイダーからの信号又は初期化信号により制御されるリセット入力を最終的に有し、第一の加算器の出力は該バッファレジスタの入力に更に結合され、該バッファレジスタは初期化信号に結合されるＬで分周するデバイダーからの信号に結合されるクロック入力と同様に値１に設定されることを可能にするＳＥＴ入力を有し、バッファレジスタの出力は２つの加算器のそれぞれの１の入力に結合され、第二の加算器はそれ自身の出力をそれの他の入力で受け、それは装置の出力をまた構成し、読み出し／書き込みアドレスを提供し、第二の加算器のクロック入力は信号ＣＯに接続され第二の加算器のリセット入力はＬで分周するデバイダーからの出力と初期化信号を受ける２つの入力を有する論理ＯＲに結合されることを特徴とする。本発明の他の利点及び特徴は添付された図面により示される本発明の特定の実施例の記述を通して明らかになる。図１は上記のようにインターリービングメモリーのアドレッシング方法を示す図である。図２は上記の該メモリーへデータを書き込む知られている方法を示す図である。図３は上記の該メモリーからデータを読み出す知られている［ｓｉｃ］方法を示す図である。図４は上記のアドレスを読み出し、書き込む進行の同時ダイアグラム［ｓｉｃ］を示す図である。図５は他のインターリービング内のアドルスを書き込み、読み出す本発明の方法を実施する例である進行のダイアグラムを示す図である。図６は本発明を実施する装置の実施例を示す図である。図７、８は本発明を実施する装置の他の実施例を示す図である。本発明の実施例によりそれぞれＰＬバイトのブロックＢ内のＬバイトのＰバケットの群の深さＰのインターリービングを実施することが明らかとなる。本発明によればＰＬバイトのインターリービングメモリーが用いられる。説明を簡単にするためにこのメモリー［ｌａｃｕｎａ］はＬバイトのＰ列のマトリックスとして組織化され、左上から右下へメモリーの行毎にスイープすることによりメモリー空間は０乃至ＰＬ−１でアドレスされる。図５に本発明の実施例での書き込み及び読み出しアドレスの進行を示す。Ｐ及びＬはそれぞれ３と７に等しくとられた。故にメモリーは縦座標として与えられた０乃至２０のアドレスを有する２１スロットを含む。為されるべき第一の段階は第一ブロック（ブロックｂ＝１）を書き込むことからなる。この第一ブロックに対しては読み出しはなされない。この第一のブロックの書き込みアドレスの進行の簡単な例を示すために各データ書き込みで１アドレスだけの増加が選択され、アドレス０から開始される。第一のブロックの書き込みアドレスの進行のダイアグラムは図５の第一の列で与えられる。第二段階はインターリービングに対応する順序で前のブロックに対して書き込み期間中に書き込まれたデータを読み出すことからなる。読み出しアドレスは第一のブロックの書き込みアドレスから計算される。この例ではアドレスは書き込みの順に一致する。Ｐパケットがメモリーに順番に書き込まれる場合にはバイトは開始アドレス０から各Ｌアドレス毎に読み出されなけければならない（Ｐパケットの第一のバイトは最初に読み出され、それから第二のバイト等々）。以下の関数がこの場合のアドレスを与える：ｆ（ｘ）＝ＬＸｍｏｄｕｌｏ（ＬＰ−１）ＬＸ≠ＬＰ−１の場合ｆ（ｘ）＝ＬＰ−１ＬＸ＝ＬＰ−１の場合Ｘは０乃至ＬＰ−１ＬＸはＬＰ−１に等しいときにＬＰ−１の値は値０よりもむしろ用いられることを注意されたい。本発明によれば第一のブロックのデータが読み出されたときに第二のブロックに対応するデータは読み出しアドレスで書き込まれる。この書き込みは前と同じ順序でなされ、即ち書き込みは第一のパケットの第一のバイトから開始してパケット毎になされる。読み出し／書き込みアドレスはインターリービングを実施するために明らかに選択され、関数ｆを用いて計算される。第二のブロックの読み出しアドレスはｆの代わりにｆ²を用いることにより決定され、連続するブロックに対しても同様である。読み出し／書き込みアドレスの以下の表は斯くして得られる：第一の行は第一のブロックの書き込みアドレスに、第二は第一のブロックの読み出しアドレスと第二のブロックの書き込みアドレスに対応する等々。１つの行から同じ列の次の行への移動は関数ｆを適用することによりなされる。用いられた数値の例の内容において第一と第五の行が同一であることに注意されたい。この周期性はアドレス又は読み出し専用メモリー内へのそれらの記憶の計算を容易にするために用いられ得る。図５に上記の表と等価なグラフを示す。デインターリービングは本発明の処理又は他のどのようなデインターリービング処理のどちらを適用することによっても実施可能であり、本発明の装置により送られたインターリーブされたデータの流れは他のインターリービング装置により形成された流れから区別できないものである。この実施例の変形により及び回路の簡単化の目的のために上記の方法での読み出しは第一のブロックの書き込み中にも実施される。この最初の読み出しの結果は単に考慮に入れないだけである。図６に本発明を実施するアドレスシーケンサー回路の例を示す。この回路の基本は所定のブロックに対して１つのアドレスから次への移動が一定値の加算により実施され、その結果はこの結果がメモリーの最大アドレスを越える場合にメモリー引く１の大きさをモジュローされることを特徴とする。例えば上記の表の第一の行に対して一定値は１であり第二の行に対してそれは７であり（７は最大アドレス２０より小さい又はに等しい）第三に対してそれは９であり（７²のモジュロー２０）第四に対してそれは３である（７³のモジュロー２０）。最後の行に対して一定値は１に戻る（７の４乗のモジュロー２０）。べき乗は関数ｆのべき乗に対応する。図６の回路はインターリーブされるべきバイトの周波数でのクロック信号（ＣＯ）を受ける入力１とＰで分周するデバイダー（２）からの出力を入力として受けるＬによるクロックデバイダー（３）と同様にクロックパルスＣＯを受けるＰによるクロックデバイダー（２）とを含む。故に３つのクロックはそれぞれ全てのバイト、全てのＰバイト、全てのブロック（ＰＬバイトの）それぞれに１パルスを与えるよう用いられる。シーケンサー回路はバッファレジスタ（又は「ラッチ」）６と同様に２つの加算モジュロー（ＬＰ−１）４及び５を含む。第一の加算器４の役割は上記の一定値を計算することであり、後者はＰＬバイト毎に変化する。ラッチ６はこの値を記憶し、それは読み出し／書き込みアドレスを適切に計算するために第二の加算器５により用いられる。加算器４はＰで分周するデバイダー２からの出力信号を受けるクロック入力を有する。この加算器の２つの入力はそれぞれ同じ加算器４からの出力及びバッファレジスタ６からの出力を受ける。加算器４は最終的に初期化入力ＲＥＳＥＴを有し、これはリセッティングを許容し、Ｌで分周するデバイダー３からの又は初期化信号ＩＮＩＴによる信号により制御される。加算器４の出力はバッファレジスタ６の入力に結合される。後者はＬで分周するデバイダー３からの信号に結合されたクロック入力と同様に初期化信号ＩＮＩＴに結合され、それが値１に設定されることを可能にするＳＥＴ入力をまた有する。バッファレジスタ６の出力は加算器４及び６［ｓｉｃ］のそれぞれの１の入力に結合される。加算器５はそれの他の入力でそれ自身の出力を受け、それはシーケンサー回路の出力をまた構成し、読み出し／書き込みアドレスを供する。それのクロック入力は信号ＣＯに結合される。加算器のＲＥＳＥＴ入力は２つの入力を有する論理ＯＲ７に結合され、これはＬで分周するデバイダーからの出力と［ｓｉｃ］への初期化信号ＩＮＩＴとを受ける。シーケンサー回路の動作は以下のとおり：ＩＮＩＴパルスは上記入力に送られる。２つのアドレスの出力はバッファレジスタの出力が１である間にゼロである。故に回路の出力はアドレス０を示す。クロックＣＯの１周期に対して前のブロックのデータ項目の読み出しは回路の出力により示されたアドレスで第一に実行され、それから現在のブロックのデータ項目の書き込みがメモリーのこの同じアドレスで実行される。シーケンサー回路の出力でアドレスは読み出し／書き込み周期中になお定常である。何故ならば次のバイトのアドレスを構成する加算の結果はこれらの周期がいったん終了するときにのみ現れなければならないからである。シーケンサー回路から出力を受け、ＣＯから由来するクロックにより制御されるバッファレジスタ（図示せず）が例えば用いられる。それの立ち上がりエッジを介してインターリービングメモリーのデータバス上に書き込まれた第一のバイトの定常性を示すＣＯ上の第一のパルスはそれの入力に現れる値のうえに加算する加算器５を動作する。この場合にはＣＯ上の第一のパルスの立ち上がりエッジの後に１が出力に現れる。ＣＯ上のそれに続く各パルスも同様である。故に加算器５は０からＬＰ−１まで増加され、その値の後にそれはＬによるデバイター３によりリセットされる。故にアドレスはブロック１に対する図５に示された方法で進行する。加算器４はＰパルス毎にＣＯの１パルスを計数する一方でそれの入力は１に等しいレジスタ６に接続される。ＣＯ上のＬＰパルスの後に加算器からの出力は値Ｌを示し、この時にＬで分周するデバイダーからのパルスにより動作されるバッファレジスタ６により記憶される。加算器４の出力で値Ｌはバッファレジスタ６への転送前に定常である。第二のブロックの書き込み（及び第一の読み出し）に対してアドレスの進行はバッファレジスタ６により記憶される値により示されるようにＬからＬメモリー位置内に生じる。加算器５のモジュロー関数が働きだすのはここであり、それによりアドレスがメモリーの最大アドレスを決して越えない。前もってリセットされる加算器４がＬを加算し、そのようにＬ回する間にＬ² のモジュローＬＰ−１が得られる。モジュローは各加算の後になされ斯くして加算器のアキュムレーターレジスタの大きさを減少する。それから動作は全ての継続するブロックに対して同一である。示された例によりバッファレジスタ６は１に初期化される。他の実施例によりＬ²のモジュローＬＰ−１の他の値、Ｌ³のモジュローＬＰ−１、又はＬの４乗のモジュローＬＰ−１に初期化することはもちろん可能である。加算器［ｓｉｃ］５のモジュロー計算部分は加算の結果がＬＰ−１より厳密に大きいときにのみモジュローが働くようになっている。実際にインターリービングメモリーをアドレッシングするよう適合された所定の取り決めではアドレスＬＰ−１はこの予防措置がとられない場合には決して得られない。これはモジュローは結果がＬＰ−１と異なるときのみ働き、厳密に小さい値に対して与えられるときにモジュローは加算の結果を変えないようにされていると言い換えても同じである。知られている型の比較器は例えばＬＰ−１との加算の結果を比較するのに用いられる。比較が加算の結果がＬＰ−１に等しいことを示す場合、又はその変形によりそれがより小さい又は等しい場合にはこの結果はそのモジュローがとられることなしに直接用いられる。そのような回路の実施例は当業者の視野内にある。斯くしてバイトの周波数でアドレス発生装置とクロックパルスＣＯが得られる。図示されない実施例により周波数２ｘＣＯでのクロックパルスは２つの形成されたクロックパルスＣＯによる周波数デバイダーとして利用されえ、この２倍のクロックパルスは第一に発生装置により示されるアドレスでデータ項目を読み出すために用いられ、それからこの同じアドレスで次のブロックのデータ項目を書き込むために用いられる。データバスと同様にメモリーを有するインターフェース用の回路は当業者により容易に適合されうる。この特定の実施邸でデータはバイトの形で表されているが、他のフォーマットも可能なことは明らかである。更にまた上記の特定の実施例は各パケットから１バイト交代に選択するよう構成するインターリービングを実施する。本発明はインターリービングの他の形態に容易に適合される。図７に本発明を実施する装置の他の実施例を示す。この例により装置はマイクロプロセッサ１１と、読み出し専用メモリー１２と、インターリービングメモリー１３とを含む。読み出し専用メモリーはメモリーをアドレッシングする可能なアドレスシーケンスの整数周期を含む。これらは例えば上記の表の最初の４行に対応するアドレスである。マイクロプロセッサ１１はメモリー１２をアドレスする。各ブロックの読み出し及び書き込みに対してメモリー１２はインターリービングメモリー１０のアドレスバスに必要なアドレスを供する。符号１３、１４はそれぞれメモリー１０に入来し、離れるデータバスを示す。見てわかるように装置は非常に簡単である。アドレスは読み出し専用メモリーに予め記憶されている。この装置の利点は就中アドレッシングを必要とする計算手段がほとんどないことである。本発明の装置の変形実施例により、マイクロプロセッサ１１は単なるカウンタにより置き換えられる。図８に本発明による装置の他の実施例を示す。この装置はインターリービングメモリー１０をなお含む。それはマイクロプロセッサ１７のような計算手段と同様にメモリー１６をまた含む。メモリーは所定のブロックの書き込みが１つのアドレスから次のアドレスへゆけることを可能にする一定値を含む。再びＬ＝７，Ｐ＝３の例を取るとこれらの一定値は上記のように１、７、９、３である。マイクロプロセッサ１７はこれらの一定値を必要により周期的に読み出す。それは必要な加算と関連するモジュロー計算とをなす。それからそれはメモリー１０をアドレスする。

Claims

【特許請求の範囲】１．所定のアドレスでブロックｂ−１に対応するデータ項目を読み出した後ブロックｂに対応するデータ項目が同じアドレスに書き込まれ、それぞれがＬ個の２進ワードを有するＰ個のパケットのブロックをインターリーブする方法であって、インターリービングメモリーレンジが０乃至ＬＰ−１であり、ブロックｂに対する読み出し／書き込みアドレスの進行が：ａ_b（ｎ）＝（ａ_b（ｎ−１）＋（Ｌ^(b-x)）ｍｏｄ（ＬＰ−１）ここでｎ∈］０，ＬＰ−１［、ｎは整数であり、ａ_b（０）＝０ａ_b（ＬＰ−１）＝ＬＰ−１かつｂ∈［１，∞［、ｂは整数であり、ｘ≦ｂ，ｘは整数であることを特徴とする方法。２．一定値Ｌ^(b-x)のストリングが予め記憶されていることを特徴とする請求項１記載の方法。３．所定のアドレスでブロックｂ−１に対応するデータ項目を読み出した後ブロックｂに対応するデータ項目が同じアドレスに書き込まれ、それぞれがＬ個の２進ワードを有するＰ個のパケットのブロックをインターリーブする方法であって、ａ_b（ｎ）が０乃至ＬＰ−１のアドレスレンジのインターリービングメモリー内の読み出し／書き込みアドレスのストリングである場合に、ブロックｂのアドレスのストリングとブロックｂ＋１のアドレスのストリングとの間の関係は：ｎ≠ＬＰ−１の場合、ａ_b+1（ｎ）＝Ｌｘ（ａ_b（ｎ））ｍｏｄｕｌｏ（ＬＰ−１）であり、ａ_b+1（ＬＰ−１）＝ＬＰ−１であることを特徴とする方法。４．第一のブロックのデータの書き込み中にデータの読み出しをしないことを特徴とする請求項１乃至３のうちのいずれか一項記載の方法。５．第一のブロックの書き込みアドレスのストリングは［０；．．．；ＬＰ− １］であることを特徴とする請求項１乃至４のうちのいずれか一項記載の方法。６．ぞれぞれＬ個の２進ワードを含むＰ個のパケットのインターリービング及び／又はデインターリービングブロックに対するアドレスを発生する装置であって、次数ｂのブロックと一定値Ｌ^(b-x)ｍｏｄｕｌｏ（ＬＰ−１）（ｂは整数であり、ｘはｂより小さいか又は等しい一定の整数）とを発生する手段（４、６）と、複数回ｍ（０乃至ＬＰ−１で変化する整数）の該一定値をベースアドレス（ａ_b（０））に加える手段（５）とからなり、各結果の値は該値が（ＬＰ−１）と異なるか又は（ＬＰ−１）よりも厳密に大きいかのどちらかの場合にｍｏｄｕｌｏ（ＬＰ−１）をとられ、この加算の結果はブロックｂに対する読み出しアドレス及びブロックｂ＋１に対する書き込みアドレスを発生する装置。７．それはインターリーブされるべきバイトの周波数でクロックパルス（ＣＯ）を受け、Ｐで分周するクロックデバイダー（２）と、Ｐで分周するデバイダー（２）からの出力を入力として受けＬで分周するクロックデバイダー（３）と、加算の結果がバッファレジスタ（６）と同様に（ＬＰ−１）と異なるか又は（ＬＰ−１）よりも厳密に大きいかのどちらかの場合にのみモジュロー計算をなす第二の加算器と、Ｐで分周するデバイダー（２）からの出力信号を受けるクロック入力を有する第一の加算器（４）とよりなる２つの加算器（４，５）ｍｏｄｕｌｏ（ＬＰ−１）とよりなり、該第１の加算器（４）の２つの入力は夫々同加算器（４）からの出力及びバッファレジスタ（６）からの出力をそれぞれ受け、該加算器（４）はＬで分周するデバイダー（３）からの信号又は初期化信号（ＩＮＩＴ）により制御されるリセット入力を最終的に有し、第一の加算器（４）の出力は該バッファレジスタ（６）の入力に更に結合され、該バッファレジスタは初期化信号（ＩＮＩＴ）に結合されるＬで分周するデバイダー（３）からの信号に結合されるクロック入力と同様に値１に設定されることを可能にするＳＥＴ入力を有し、バッファレジスタ（６）の出力は２つの加算器（４、５）のそれぞれの１の入力に結合され、第二の加算器（５）はそれ自身の出力をそれの他の入力で受け、それは装置の出力をまた構成し、読み出し／書き込みアドレスを提供し、第二の加算器（５）のクロック入力は信号ＣＯに接続され、第二の加算器（５）のリセット入力（ＲＥＳＥＴ）はＬで分周するデバイダー（３）からの出力と初期化信号（ＩＮＩＴ）を受ける２つの入力を有する論理ＯＲ（７）に結合されることを特徴とする請求項６記載のアドレス発生装置。８．請求項１乃至５のうちの一項記載の方法を実施することを特徴とする請求項６又は７記載の装置。