JPH0851164A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH0851164A JPH0851164A JP6185887A JP18588794A JPH0851164A JP H0851164 A JPH0851164 A JP H0851164A JP 6185887 A JP6185887 A JP 6185887A JP 18588794 A JP18588794 A JP 18588794A JP H0851164 A JPH0851164 A JP H0851164A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 製造の容易な構造の不揮発性半導体記憶装置
を提供する。 【構成】 一導電型半導体基板１１中にソース領域１３
およびドレイン領域１２を設け、半導体基板１１上に素
子分離絶縁膜１４によって分離された活性領域を設け
た。そして、ソース領域１３およびドレイン領域１２に
挟まれ、ソース領域１３に接する所定のチャネル領域上
に、ゲート絶縁膜１５を形成し、さらにゲート絶縁膜１
５上に浮遊ゲート電極１６を設けた。浮遊ゲート電極１
６上には、層間絶縁膜１７を介して、同時に形成した制
御ゲート電極２０と消去ゲート電極２１を配置した。
を提供する。 【構成】 一導電型半導体基板１１中にソース領域１３
およびドレイン領域１２を設け、半導体基板１１上に素
子分離絶縁膜１４によって分離された活性領域を設け
た。そして、ソース領域１３およびドレイン領域１２に
挟まれ、ソース領域１３に接する所定のチャネル領域上
に、ゲート絶縁膜１５を形成し、さらにゲート絶縁膜１
５上に浮遊ゲート電極１６を設けた。浮遊ゲート電極１
６上には、層間絶縁膜１７を介して、同時に形成した制
御ゲート電極２０と消去ゲート電極２１を配置した。
Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲート型の不揮発
性半導体記憶装置およびその製造方法に関するものであ
る。
性半導体記憶装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来の電気的に書き込み可能な不揮発性
メモリ（ＥＰＲＯＭ）は、ソース領域とドレイン領域と
の間にあって、半導体基板内のチャネル領域から絶縁さ
れ、このチャネル領域を覆って配置された電気的に浮動
している導電性ゲート電極（浮遊ゲート電極）を有し、
さらに、浮遊ゲート電極を覆って制御ゲート電極が配置
されている。ただし、制御ゲート電極は浮遊ゲート電極
から絶縁されている。
メモリ（ＥＰＲＯＭ）は、ソース領域とドレイン領域と
の間にあって、半導体基板内のチャネル領域から絶縁さ
れ、このチャネル領域を覆って配置された電気的に浮動
している導電性ゲート電極（浮遊ゲート電極）を有し、
さらに、浮遊ゲート電極を覆って制御ゲート電極が配置
されている。ただし、制御ゲート電極は浮遊ゲート電極
から絶縁されている。
【０００３】このような電気的に書き込みが可能な不揮
発性メモリトランジスタのしきい値電圧は、浮遊ゲート
電極中に保持されている電荷量によって制御される。す
なわち、チャネル領域から薄いゲート絶縁膜を介して浮
遊ゲート電極へ電子を注入することにより、トランジス
タは書き込み状態となる。
発性メモリトランジスタのしきい値電圧は、浮遊ゲート
電極中に保持されている電荷量によって制御される。す
なわち、チャネル領域から薄いゲート絶縁膜を介して浮
遊ゲート電極へ電子を注入することにより、トランジス
タは書き込み状態となる。
【０００４】トランジスタの状態を読み出す方法は、ト
ランジスタのソース領域とドレイン領域との間と制御ゲ
ート電極に動作電圧を印加し、そのときのソース領域と
ドレイン領域との間に流れる電流のレベルを検出するこ
とにより行われる。
ランジスタのソース領域とドレイン領域との間と制御ゲ
ート電極に動作電圧を印加し、そのときのソース領域と
ドレイン領域との間に流れる電流のレベルを検出するこ
とにより行われる。
【０００５】初期のＥＰＲＯＭデバイスは、紫外線を照
射することにより、蓄積された電荷の消去を行う。最近
では、トランジスタセルは電気的に消去することが可能
なＥＥＰＲＯＭ（Electrically Erasable and Programa
ble ＲＯＭ）が広く用いられている。初期のＥＥＰＲＯ
Ｍは、非常に薄いトンネル現象を有する誘電体層を介し
てトランジスタの浮遊ゲート電極からソース領域へ電荷
を転送することにより、電気的に消去させる構造であ
る。さらに最近では、ＥＥＰＲＯＭメモリセルが独立し
た消去用の第３のゲート電極を備えて構成されている。
たとえば、特公平１−５０１１６号公報で提案されてい
る。この消去用のゲート電極は浮遊ゲート電極の表面
に、トンネリング媒体となり得る薄い絶縁膜を介し、隣
接した複数のメモリトランジスタにまで渡るように配置
されている。そのため、適切な電圧を消去ゲート電極に
印加すると、複数のメモリトランジスタが同時に消去さ
れる。このようなＥＥＰＲＯＭよりなるセルアレイは一
般にフラッシュ型ＥＥＰＲＯＭセルアレイといわれる。
射することにより、蓄積された電荷の消去を行う。最近
では、トランジスタセルは電気的に消去することが可能
なＥＥＰＲＯＭ（Electrically Erasable and Programa
ble ＲＯＭ）が広く用いられている。初期のＥＥＰＲＯ
Ｍは、非常に薄いトンネル現象を有する誘電体層を介し
てトランジスタの浮遊ゲート電極からソース領域へ電荷
を転送することにより、電気的に消去させる構造であ
る。さらに最近では、ＥＥＰＲＯＭメモリセルが独立し
た消去用の第３のゲート電極を備えて構成されている。
たとえば、特公平１−５０１１６号公報で提案されてい
る。この消去用のゲート電極は浮遊ゲート電極の表面
に、トンネリング媒体となり得る薄い絶縁膜を介し、隣
接した複数のメモリトランジスタにまで渡るように配置
されている。そのため、適切な電圧を消去ゲート電極に
印加すると、複数のメモリトランジスタが同時に消去さ
れる。このようなＥＥＰＲＯＭよりなるセルアレイは一
般にフラッシュ型ＥＥＰＲＯＭセルアレイといわれる。
【０００６】図６は従来のＥＥＰＲＯＭセルの断面図で
ある。図７（Ａ）は従来のＥＥＰＲＯＭセルの平面図、
（Ｂ）は（Ａ）のＡ−Ａ’断面図、（Ｃ）は（Ａ）のＢ
−Ｂ’断面図である。
ある。図７（Ａ）は従来のＥＥＰＲＯＭセルの平面図、
（Ｂ）は（Ａ）のＡ−Ａ’断面図、（Ｃ）は（Ａ）のＢ
−Ｂ’断面図である。
【０００７】図６および図７において、１は半導体基
板、２はドレイン領域、３はソース領域、４はゲート絶
縁膜、５は浮遊ゲート電極、６は層間絶縁膜、７は制御
ゲート電極、８は素子分離に用いる酸化シリコン膜、９
は消去ゲート電極である。
板、２はドレイン領域、３はソース領域、４はゲート絶
縁膜、５は浮遊ゲート電極、６は層間絶縁膜、７は制御
ゲート電極、８は素子分離に用いる酸化シリコン膜、９
は消去ゲート電極である。
【０００８】図６のＥＥＰＲＯＭでは、ドレイン領域２
に電圧を印加して、ドレイン領域２とソース領域３との
間の電界によりホットエレクトロン（高エネルギーの電
子）を発生させる。このホットエレクトロンを制御ゲー
ト電極７に電圧を印加することにより、電子を浮遊ゲー
ト電極５に効率よく注入させる。これより、メモリトラ
ンジスタの書き込みを行う。一方、消去はソース領域３
に電圧を印加することにより、浮遊ゲート電極５に蓄積
されている電子をソース領域３にトンネリングさせて行
う。また、トランジスタの状態を読み出す方法は、トラ
ンジスタのソース領域３とドレイン領域２との間と制御
ゲート電極７に動作電圧を印加する。そのときのソース
領域３とドレイン領域２との間に流れる電流のレベルを
検出することにより行う。図６の構造のＥＥＰＲＯＭを
スタックゲート型ＥＥＰＲＯＭと呼ぶ。
に電圧を印加して、ドレイン領域２とソース領域３との
間の電界によりホットエレクトロン（高エネルギーの電
子）を発生させる。このホットエレクトロンを制御ゲー
ト電極７に電圧を印加することにより、電子を浮遊ゲー
ト電極５に効率よく注入させる。これより、メモリトラ
ンジスタの書き込みを行う。一方、消去はソース領域３
に電圧を印加することにより、浮遊ゲート電極５に蓄積
されている電子をソース領域３にトンネリングさせて行
う。また、トランジスタの状態を読み出す方法は、トラ
ンジスタのソース領域３とドレイン領域２との間と制御
ゲート電極７に動作電圧を印加する。そのときのソース
領域３とドレイン領域２との間に流れる電流のレベルを
検出することにより行う。図６の構造のＥＥＰＲＯＭを
スタックゲート型ＥＥＰＲＯＭと呼ぶ。
【０００９】図７のＥＥＰＲＯＭでは、書き込み方法お
よび読み出し方法は図６のＥＥＰＲＯＭと同様である
が、消去は、消去ゲート電極９に電圧を印加することに
より行う。図７の構造のＥＥＰＲＯＭを３層ＰＳ型ＥＥ
ＰＲＯＭと呼ぶ。
よび読み出し方法は図６のＥＥＰＲＯＭと同様である
が、消去は、消去ゲート電極９に電圧を印加することに
より行う。図７の構造のＥＥＰＲＯＭを３層ＰＳ型ＥＥ
ＰＲＯＭと呼ぶ。
【００１０】このような多層電極をもつスタックゲート
型ＥＥＰＲＯＭは、セル構造が簡単でセル面積が小さく
大容量化には適している。しかし、消去にトンネリング
現象を利用するため、ゲート絶縁膜４を薄くしなければ
ならない。また、書き込み時も同一のゲート絶縁膜４を
使用しているため、ゲート絶縁膜４の信頼性が劣化し、
書き換え回数が少なくなる。また、複数のメモリトラン
ジスタを同時に消去する時に、各メモリトランジスタに
よって消去の状態が異なる。このため、あるメモリトラ
ンジスタが消去し過ぎた状態でノーマリーオン型のトラ
ンジスタとなる（オーバーイレーズ）ことがあり、誤読
み出しの原因となる。そこで、近年、書き換え回数を増
加させるために消去専用の消去ゲート電極９を備え、オ
ーバーイレーズの問題を解決するために、スプリットゲ
ートを備えた図７のごとき構造の３層ＰＳ型ＥＥＰＲＯ
Ｍが考案されている。
型ＥＥＰＲＯＭは、セル構造が簡単でセル面積が小さく
大容量化には適している。しかし、消去にトンネリング
現象を利用するため、ゲート絶縁膜４を薄くしなければ
ならない。また、書き込み時も同一のゲート絶縁膜４を
使用しているため、ゲート絶縁膜４の信頼性が劣化し、
書き換え回数が少なくなる。また、複数のメモリトラン
ジスタを同時に消去する時に、各メモリトランジスタに
よって消去の状態が異なる。このため、あるメモリトラ
ンジスタが消去し過ぎた状態でノーマリーオン型のトラ
ンジスタとなる（オーバーイレーズ）ことがあり、誤読
み出しの原因となる。そこで、近年、書き換え回数を増
加させるために消去専用の消去ゲート電極９を備え、オ
ーバーイレーズの問題を解決するために、スプリットゲ
ートを備えた図７のごとき構造の３層ＰＳ型ＥＥＰＲＯ
Ｍが考案されている。
【００１１】
【発明が解決しようとする課題】しかしながら上述した
ような従来の３層ＰＳ型ＥＥＰＲＯＭでは、３層のゲー
ト電極５，７，９を別々に形成する必要があり、工程数
が多くなり、解決すべき課題が残されていた。また、構
造が複雑であることから、段差が非常に大きくなり、製
造することもむずかしいという課題もあった。
ような従来の３層ＰＳ型ＥＥＰＲＯＭでは、３層のゲー
ト電極５，７，９を別々に形成する必要があり、工程数
が多くなり、解決すべき課題が残されていた。また、構
造が複雑であることから、段差が非常に大きくなり、製
造することもむずかしいという課題もあった。
【００１２】本発明は上記従来の課題を解決するもの
で、制御ゲート電極と消去ゲート電極を同時に形成する
ことにより、製造方法の簡略化を図ることのできる不揮
発性半導体記憶装置およびその製造方法を提供すること
を目的とする。
で、制御ゲート電極と消去ゲート電極を同時に形成する
ことにより、製造方法の簡略化を図ることのできる不揮
発性半導体記憶装置およびその製造方法を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体記憶装置は、一導電型半導体基板中に
ソース領域およびドレイン領域が設けられ、ソース領域
およびドレイン領域に挟まれ、ソース領域に接する所定
のチャネル領域上にゲート絶縁膜が形成されており、ゲ
ート絶縁膜上に浮遊ゲート電極を備え、浮遊ゲート電極
上に層間絶縁膜を介して、制御ゲート電極と消去ゲート
電極を少なくとも備えている。
に本発明の半導体記憶装置は、一導電型半導体基板中に
ソース領域およびドレイン領域が設けられ、ソース領域
およびドレイン領域に挟まれ、ソース領域に接する所定
のチャネル領域上にゲート絶縁膜が形成されており、ゲ
ート絶縁膜上に浮遊ゲート電極を備え、浮遊ゲート電極
上に層間絶縁膜を介して、制御ゲート電極と消去ゲート
電極を少なくとも備えている。
【００１４】この目的を達成するために本発明の半導体
記憶装置の製造方法は、一導電型半導体基板中にソース
領域およびドレイン領域を形成する工程と、ソース領域
およびドレイン領域に挟まれ、ソース領域に接する所定
のチャネル領域上にゲート酸化膜を形成する工程と、ゲ
ート絶縁膜上に浮遊ゲート電極を形成する工程と、浮遊
ゲート電極上に層間絶縁膜を形成する工程と、層間絶縁
膜上に制御ゲート電極と消去ゲート電極を同時に形成す
る工程を少なくとも備えている。
記憶装置の製造方法は、一導電型半導体基板中にソース
領域およびドレイン領域を形成する工程と、ソース領域
およびドレイン領域に挟まれ、ソース領域に接する所定
のチャネル領域上にゲート酸化膜を形成する工程と、ゲ
ート絶縁膜上に浮遊ゲート電極を形成する工程と、浮遊
ゲート電極上に層間絶縁膜を形成する工程と、層間絶縁
膜上に制御ゲート電極と消去ゲート電極を同時に形成す
る工程を少なくとも備えている。
【００１５】
【作用】本発明のごとき製造方法によれば、制御ゲート
電極と消去ゲート電極を同時に形成しているため、工程
を簡略化することができる。また、段差を小さくするこ
とができ、製造することが容易となる。
電極と消去ゲート電極を同時に形成しているため、工程
を簡略化することができる。また、段差を小さくするこ
とができ、製造することが容易となる。
【００１６】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１７】図１（Ａ）は本実施例の平面図、（Ｂ）は
（Ａ）のＡ−Ａ’断面図、（Ｃ）は（Ａ）のＢ−Ｂ’断
面図である。
（Ａ）のＡ−Ａ’断面図、（Ｃ）は（Ａ）のＢ−Ｂ’断
面図である。
【００１８】半導体基板１１は低濃度でＰ型に不純物を
添加したシリコン基板である。半導体基板１１中には、
ドレイン領域１２およびソース領域１３が形成されてい
る。ドレイン領域１２およびソース領域１３に挟まれ、
ソース領域１３に接する所定のチャネル領域上に、ゲー
ト絶縁膜となり得る酸化シリコン膜１５を介して、ポリ
シリコン膜よりなる浮遊ゲート電極１６が形成されてい
る。浮遊ゲート電極１６上には層間絶縁膜１７を介して
制御ゲート電極２０が形成されている。消去ゲート電極
２１は、制御ゲート電極２０と同時に形成し、層間絶縁
膜１７を介して、隣接する浮遊ゲート電極１６を跨いで
形成されている。
添加したシリコン基板である。半導体基板１１中には、
ドレイン領域１２およびソース領域１３が形成されてい
る。ドレイン領域１２およびソース領域１３に挟まれ、
ソース領域１３に接する所定のチャネル領域上に、ゲー
ト絶縁膜となり得る酸化シリコン膜１５を介して、ポリ
シリコン膜よりなる浮遊ゲート電極１６が形成されてい
る。浮遊ゲート電極１６上には層間絶縁膜１７を介して
制御ゲート電極２０が形成されている。消去ゲート電極
２１は、制御ゲート電極２０と同時に形成し、層間絶縁
膜１７を介して、隣接する浮遊ゲート電極１６を跨いで
形成されている。
【００１９】次に、本発明の具体的な製造方法の一実施
例について、図２（Ａ）〜図５（Ａ）、図２（Ｂ）〜図
５（Ｂ）の工程断面図を参照しながら説明する。図２
（Ａ）〜図５（Ａ）はそれぞれ図１におけるＡ−Ａ’断
面部分の工程断面図、図２（Ｂ）〜図５（Ｂ）は図１に
おけるＢ−Ｂ’断面部分の工程断面図である。
例について、図２（Ａ）〜図５（Ａ）、図２（Ｂ）〜図
５（Ｂ）の工程断面図を参照しながら説明する。図２
（Ａ）〜図５（Ａ）はそれぞれ図１におけるＡ−Ａ’断
面部分の工程断面図、図２（Ｂ）〜図５（Ｂ）は図１に
おけるＢ−Ｂ’断面部分の工程断面図である。
【００２０】まず、図２（Ａ），（Ｂ）に示すように、
半導体基板１１中に、フォトレジストをマスクとして、
砒素イオンを打ち込み、ドレイン領域１２およびソース
領域１３を形成する。次に、気相成長法により酸化シリ
コン膜を約５００ｎｍの厚さに堆積形成し、フォトレジ
ストを用いた公知のフォトエッチング技術により、パタ
ーンニングを行って、素子分離に用いる酸化シリコン膜
１４を形成する。
半導体基板１１中に、フォトレジストをマスクとして、
砒素イオンを打ち込み、ドレイン領域１２およびソース
領域１３を形成する。次に、気相成長法により酸化シリ
コン膜を約５００ｎｍの厚さに堆積形成し、フォトレジ
ストを用いた公知のフォトエッチング技術により、パタ
ーンニングを行って、素子分離に用いる酸化シリコン膜
１４を形成する。
【００２１】次に、図３（Ａ），（Ｂ）に示すように、
半導体基板１１を３０ｎｍ酸化して、ゲート絶縁膜とな
り得る酸化シリコン膜１５を形成する。次に、半導体基
板１１全面に、公知の気相成長法により、燐をドープし
たポリシリコン膜を３００ｎｍ堆積する。これに、フォ
トレジストを用いた公知のエッチング技術を用いて、パ
ターニングを行い、浮遊ゲート電極１６を形成する。
半導体基板１１を３０ｎｍ酸化して、ゲート絶縁膜とな
り得る酸化シリコン膜１５を形成する。次に、半導体基
板１１全面に、公知の気相成長法により、燐をドープし
たポリシリコン膜を３００ｎｍ堆積する。これに、フォ
トレジストを用いた公知のエッチング技術を用いて、パ
ターニングを行い、浮遊ゲート電極１６を形成する。
【００２２】次に、図４（Ａ），（Ｂ）のように、浮遊
ゲート電極１６上に、公知の気相成長法により、酸化シ
リコン膜を２０ｎｍの厚さに堆積形成し、層間絶縁膜１
７を形成する。次に、全面に公知の気相成長法により燐
をドープしたポリシリコン膜１８を３００ｎｍ堆積す
る。次に、制御ゲートおよび消去ゲート形成用のレジス
トマスクパターン１９を形成する。
ゲート電極１６上に、公知の気相成長法により、酸化シ
リコン膜を２０ｎｍの厚さに堆積形成し、層間絶縁膜１
７を形成する。次に、全面に公知の気相成長法により燐
をドープしたポリシリコン膜１８を３００ｎｍ堆積す
る。次に、制御ゲートおよび消去ゲート形成用のレジス
トマスクパターン１９を形成する。
【００２３】次に、図５（Ａ），（Ｂ）のように、公知
のフォトエッチング技術を用いて、制御ゲート電極２０
および消去ゲート電極２１を同時に形成する。これによ
り、図５（Ａ），（Ｂ）に示すごとき不揮発性半導体記
憶装置が完成する。
のフォトエッチング技術を用いて、制御ゲート電極２０
および消去ゲート電極２１を同時に形成する。これによ
り、図５（Ａ），（Ｂ）に示すごとき不揮発性半導体記
憶装置が完成する。
【００２４】以上のごとく本実施例では、制御ゲート電
極２０と消去ゲート電極２１を同時に形成することによ
り、工程を簡略化することができる。また、段差を小さ
くすることができ、製造することが容易である。
極２０と消去ゲート電極２１を同時に形成することによ
り、工程を簡略化することができる。また、段差を小さ
くすることができ、製造することが容易である。
【００２５】
【発明の効果】本発明によれば、消去ゲートを備えた不
揮発性半導体記憶装置において、製造工程を簡略化する
ことができ、また、段差を小さくすることが可能なた
め、その製造が容易となる。
揮発性半導体記憶装置において、製造工程を簡略化する
ことができ、また、段差を小さくすることが可能なた
め、その製造が容易となる。
【図１】（Ａ）は本発明の不揮発性半導体記憶装置にお
ける一実施例の平面図 （Ｂ）は（Ａ）のＡ−Ａ’断面図 （Ｃ）は（Ａ）のＢ−Ｂ’断面図
ける一実施例の平面図 （Ｂ）は（Ａ）のＡ−Ａ’断面図 （Ｃ）は（Ａ）のＢ−Ｂ’断面図
【図２】本発明の不揮発性半導体記憶装置の製造方法に
おける一実施例の工程断面図で、（Ａ）は図１（Ａ）の
Ａ−Ａ’部分の断面図、（Ｂ）は図１（Ａ）のＢ−Ｂ’
部分の断面図
おける一実施例の工程断面図で、（Ａ）は図１（Ａ）の
Ａ−Ａ’部分の断面図、（Ｂ）は図１（Ａ）のＢ−Ｂ’
部分の断面図
【図３】本発明の不揮発性半導体記憶装置の製造方法に
おける一実施例の工程断面図で、（Ａ）は図１（Ａ）の
Ａ−Ａ’部分の断面図、（Ｂ）は図１（Ａ）のＢ−Ｂ’
部分の断面図
おける一実施例の工程断面図で、（Ａ）は図１（Ａ）の
Ａ−Ａ’部分の断面図、（Ｂ）は図１（Ａ）のＢ−Ｂ’
部分の断面図
【図４】本発明の不揮発性半導体記憶装置の製造方法に
おける一実施例の工程断面図で、（Ａ）は図１（Ａ）の
Ａ−Ａ’部分の断面図、（Ｂ）は図１（Ａ）のＢ−Ｂ’
部分の断面図
おける一実施例の工程断面図で、（Ａ）は図１（Ａ）の
Ａ−Ａ’部分の断面図、（Ｂ）は図１（Ａ）のＢ−Ｂ’
部分の断面図
【図５】本発明の不揮発性半導体記憶装置の製造方法に
おける一実施例の工程断面図で、（Ａ）は図１（Ａ）の
Ａ−Ａ’部分の断面図、（Ｂ）は図１（Ａ）のＢ−Ｂ’
部分の断面図
おける一実施例の工程断面図で、（Ａ）は図１（Ａ）の
Ａ−Ａ’部分の断面図、（Ｂ）は図１（Ａ）のＢ−Ｂ’
部分の断面図
【図６】従来の不揮発性半導体記憶装置の断面図
【図７】（Ａ）は従来の不揮発性半導体記憶装置の平面
図 （Ｂ）は（Ａ）のＡ−Ａ’断面図 （Ｃ）は（Ａ）のＢ−Ｂ’断面図
図 （Ｂ）は（Ａ）のＡ−Ａ’断面図 （Ｃ）は（Ａ）のＢ−Ｂ’断面図
１１ 半導体基板 １２ ドレイン領域 １３ ソース領域 １４ 酸化シリコン膜 １５ ゲート絶縁膜 １６ 浮遊ゲート電極 １７ 層間絶縁膜 １８ ポリシリコン膜 １９ レジストパターン ２０ 制御ゲート電極 ２１ 消去ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (2)
- 【請求項１】 一導電型半導体基板中にソース領域およ
びドレイン領域が設けられ、前記ソース領域およびドレ
イン領域に挟まれ、前記ソース領域に接する所定のチャ
ネル領域上にゲート絶縁膜が形成されており、前記ゲー
ト絶縁膜上に浮遊ゲート電極を備え、前記浮遊ゲート電
極上に層間絶縁膜を介して、制御ゲート電極と消去ゲー
ト電極を少なくとも備えていることを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】 一導電型半導体基板中にソース領域およ
びドレイン領域を形成する工程と、前記ソース領域およ
びドレイン領域に挟まれ、前記ソース領域に接する所定
のチャネル領域上にゲート酸化膜を形成する工程と、前
記ゲート絶縁膜上に浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に制御ゲート電極と消去ゲート電極を
同時に形成する工程を少なくとも含む不揮発性半導体記
憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185887A JPH0851164A (ja) | 1994-08-08 | 1994-08-08 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185887A JPH0851164A (ja) | 1994-08-08 | 1994-08-08 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851164A true JPH0851164A (ja) | 1996-02-20 |
Family
ID=16178623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6185887A Pending JPH0851164A (ja) | 1994-08-08 | 1994-08-08 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851164A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-08-08 JP JP6185887A patent/JPH0851164A/ja active Pending
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