JPH08512181A - ２段フラッシュ型アナログ／デジタル信号変換器 - Google Patents

Abstract

(57)【要約】 ２段フラッシュ型アナログ／デジタル信号変換器に関して述べられている。第１段は、分圧回路網及び初期補間を実行する組の増幅器である。初期補間の結果は、マルチ入力を有する組の比較器を含む第２段に直接接続され、抵抗或いはキャパシタ素子を要しない。第２段の比較器のマルチ入力は、第２段の比較器にアナログ信号のデジタル表現を生成させるような方法で第１段の増幅器に重み付けして接続されている。

Description

【発明の詳細な説明】 発明の名称 ２段フラッシュ型アナログ／デジタル信号変換器 発明の分野 本発明は、デジタル信号処理の分野に係り、特にアナログ−デジタル信号変換 器に関するものである。 発明の背景 デジタルシステムの分野において、アナログ信号をデジタル信号に変換する必 要性がしばしばある。１つの態様のアナログ−デジタル（Ａ／Ｄ）信号変換器は 、フラッシュ型Ａ／Ｄ変換器に関する。フラッシュ型Ａ／Ｄ変換器は、基準電圧 を１組の連続的に増加する電圧点に分割する電圧分割回路網からなる。１組の２^N −１（Ｎは自然数）個の並列の比較器は、分割器からの各電圧点とアナログ電 圧とを比較する。比較器は、Ｖｉｎが各電圧点よりも低いか高いかを示すハイま たはロウのいずれかの電圧を出力する。例えば、Ｖｉｎよりも低い電圧点に接続 された全ての比較器は、第１の論理レベルに対応する電圧を出力し、Ｖｉｎより も高い電圧点に接続された全ての比較器は第２の論理レベルに対応する電圧を出 力する。 並列の比較器からの２^N−１個の累積的な第１及び第２の論理レベル信号は、 Ｖｉｎのデジタル表現である。このデジタル表現は、デコーダに送られ、Ｎビッ トの２値のデジタル信号に変換されることが多い。Ｎビットの変換器は、Ｖｉｎ を表現するための２^N個のコードを有する。Ｖｉｎを表現するデジタルのワード におけるビット数は、Ａ／Ｄ変換器の分解能に関係する。例えば、４ビットの分 解能を有するＡ／Ｄ変換器は、サンプルした電圧レベルを２⁴、すなわち１６個 の２進のワードで表現することができる。変換器がさらに多くのビットの分解能 を提供できれば、より正確にアナログ信号を表現することができる。 さらに、分解能に関しては、上記のフラッシュ型の変換器は、その最下位ビッ ト（ＬＳＢ）の電圧によっても特徴づけられる。このＬＳＢの電圧は、電圧 分割回路網によって確立された２つの隣接する電圧点の間の電圧に等しい。これ は、直接変換器の分解能に関連する。すなわち、小さなＬＳＢの電圧は変換器の 分解能を増加する。ビデオ用Ａ／Ｄ変換器においては、ＬＳＢは典型的にはミリ ボルトのレンジである。 上記のフラッシュ型変換器に関する１つの問題は、比較器がプロセス変動に起 因し一般に理想的ではないことである。その結果、変換器は、比較器のオフセッ ト電圧（Ｖｏｓ）に関する電圧誤差を包含している。比較器のＶｏｓと変換器の ＬＳＢの比は、変換器の差動非線形（differential non-linearity,ＤＮＬ）を 定義（すなわち、ＤＮＬ＝Ｖｏｓ／ＬＳＢ）する。フラッシュ型Ａ／Ｄ変換器の ＤＮＬが±０．５０より大きければ、変換器はコードを誤るであろう。例えば、 ２^N個のコードを生成し得るＮビットの変換器は、ＤＮＬが大き過ぎる場合には 、２^N−１個のコード（または、それ未満）を生成し得るに過ぎない。例えば、 ビデオの用途のおける場合のように、ＬＳＢが小さくなれば、この問題はより一 層悪化する。しかしながら、分解能を増加するためには小さなＬＳＢが要求され る。 高い分解能を維持しつつＤＮＬの値を低減する従来の１つの変換器は、２段フ ラッシュ型Ａ／Ｄ変換器である。この種の変換器の第１段は、第１の電圧分割回 路網と第１段の比較器によって駆動される並列接続（８ビットの変換器に関して は、典型的には１Ｋオームまたはそれ以上）の第１段を含む。 大多数のデジタルの大規模集積回路（ＶＬＳＩ）の製造においては、相補型の 金属酸化物半導体（ＣＭＯＳ）またはバイポーラ相補型金属酸化物半導体（Ｂｉ ＣＭＯＳ）のプロセスが採用されている。一般的には、これらのプロセスは、例 えば２段変換器に必要なようなキャパシタまたは高抵抗を製造するための処理工 程を含んでいない。その結果、高抵抗を要する変換器を製造するためには、標準 的なＣＭＯＳまたはＢｉＣＭＯＳのプロセスにおいて付加的な工程を備える必要 性がある。さらに、キャパシタや高抵抗は、集積回路のレイアウト設計において 大きな領域を占める。 本発明は、大きな抵抗またはキャパシタの素子を不要とする２段フラッシュ型 のＡ／Ｄ変換器である。本発明の変換器の設計においては、第１段の比較器が直 接第２段の比較器のマルチ入力の入力に接続されている。その結果、本発 明の変換器のサイズは著しく低減される。さらに、本発明の変換器は、大きな抵 抗またはキャパシタに適用する付加的な工程が不要な標準的なＣＭＯＳまたはＢ ｉＣＭＯＳを利用して製造可能である。最後に、本発明の変換器の設計は、第２ の電圧分割回路網を削除することにより、第１段のキャパシタの出力に関する電 流負荷を低減する。 発明の要約 ２段フラッシュ型Ａ／Ｄ変換器に関して述べられている。本発明の変換器の設 計は、従来のキャパシタ／抵抗に利用される工程を不要とする。 本発明の変換器は、基準電圧を第１の組の電圧点に分割する電圧分割回路網を 含む。これらの各電圧点は、第１の組の差動増幅器の入力の１つに接続されてい る。各差動増幅器の第２の入力は、変換すべきアナログ電圧（Ｖｉｎ）に接続さ れている。第１の組の差動増幅器の出力は、第２の組の電圧点である。第１の組 の各差動増幅器は、第２の組の電圧点である。これらの各電圧点は、第１の組の 電圧点の夫々とＶｉｎとの間の増幅された差に対応する。 Ｎビットの変換器の場合において、第２の組の電圧点は、２^M個の入力を有す る２^N−１個の第２段の比較器に直接接続されている。ここで、ＮとＭは整数で あり、Ｎ＞０，０＜Ｍ＜Ｎである。マルチ入力の第２段の比較器の夫々は、その 入力の電圧の総和が正である場合に、比較器が第１の論理レベルに対応する電圧 を出力するように機能する。換言すると、比較器は、その入力の電圧の総和が負 である場合に第２の論理レベルに対応する電圧を出力する。 第２段の比較器は、クループに分割され、各グループは、第２の組の電圧点か らの第１及び第２の隣接した電圧の間に接続されている。第１及び第２の電圧は 、各比較器がその入力に接続された様々な累積的な電圧を有するように、それら の対応するグループの夫々の比較器に重み付けをして接続されている。２^N−１ 個の比較器は、それらの累積的な入力電圧に依存して第１または第２の論理レベ ルのいずれかを出力する。これらの信号は、Ｖｉｎのデジタル表現をを含む。 好適な実施例においては、第２段の比較器の各出力は、２^N−１個のラッチを 含むクロックド・ラッチ段に接続されている。このラッチの出力は、順次２^N −１個の信号をＮビットの２値のデジタル信号にデコードするデコーダに送られ る。 図面の簡単な説明 図１は、本発明の２段アナログ／デジタル変換器の実施例を示す図である。 図２は、図１の本発明のデジタル変換器の実施例に示す第２段の比較器のデジ タル出力コードを示す図である。 発明の詳細な説明 改良した２段フラッシュ型Ａ／Ｄ変換器が開示されている。以下の説明におい ては、本発明の完全な理解を提供するために、例えば特定の抵抗及び電圧値、ビ ット数、その他の多数の特定の詳細を述べている。しかしながら、これらの特定 の詳細が、必ずしも本発明を実施するために採用される必要のないことは、当業 者にとって明らかである。また、公知の比較器の理論は、本発明を不必要に覆い 隠すことを避けるため、その詳細を述べない。 図１は、本発明の２段フラッシュ型Ａ／Ｄ変換器の実施例を示している。抵抗 分圧器１０は、２つの基準電圧ＶＲＥＦ（＋）及びＶＲＥＦ（−）の間に接続さ れている。典型的には、ＶＲＥＦ（−）は、０．０voltsまたは接地電位である 。分圧器１０の各抵抗は、電圧点１１−１２，１２−１３，１３−１４，及び１ ４−１５間の電位差が等しくなるように、同一のオーム抵抗値を有する。Ｎビッ トの変換器に関しては、２^(N-M)個の抵抗が使用される。ここで、Ｎ及びＭは整 数であり、Ｎ＞０、及び０＜Ｍ＜Ｎである。図１に示す実施例に関しては、Ｍ＝ ２及びＮ＝４（すなわち、４ビット変換器）である。その結果、２^(4-2)、すな わち４個の抵抗が使用される。 第１段の差動増幅器１６は、比較的大きな電圧刻み、すなわち分圧器１０によ って確立された電圧点の第１の組に関してＶｉｎの初期補間（initial interpol ation）を行い、この補間の結果を増幅するよう機能する。このような初期補間 を行うことによる利益は、第１段の差動増幅器のＶｏｓがＬＳＢの電圧と比較し たときに比較的小さいことである。その結果、この段のＤＮＬは、許容可能な範 囲である。 図１に示すように、電圧点１１〜１５は、第１段の差動増幅器１６の夫々の負 入力に接続されている。第１段の差動増幅器の夫々の正入力は、Ｖｉｎ、すなわ ち変換すべきアナログ電圧に接続されている。 第１段の差動増幅器１６は、Ｖｉｎと分圧器回路網１０における電圧点の夫々 との間の差を増幅することにより、初期補間（initial interpolation）を実行 する。例えば、Ｃ１の出力電位は、Ａ（Ｖｉｎ−Ｖ１１）と等しい。ここで、Ａ は、差動増幅器Ｃ１の利得である。表１は、第１段の差動増幅器の夫々の出力電 圧を示している。 上記の如く、この演算の結果は、ＶｉｎがＶ１１〜Ｖ１５より高いか、低いか によって、正または負の数のいずれかになる。例えば、ＶｉｎがＶ１３より高い がＶ１４よりも低い場合は、Ｃ３の出力Ｖ１９は、負のある電位になり、Ｃ３よ り上の全ての差動増幅器、すなわちＣ４及びＣ５もまた負のある電位を出力する 。また、Ｃ３よりも下の全ての差動増幅器、すなわちＣ１及びＣ２は、正のある 電位を出力する。 隣接する第１段の差動増幅器の出力電位は、初期補間（initial interpolatio n）の範囲を表すことに注意すべきである。例えば、隣接した差動増幅器Ｃ１及 びＣ２の出力は、Ｖ１１とＶ１２の間の電圧範囲を示している。Ｖ１２とＶ１３ の間の範囲は、Ｃ２とＣ３の間の出力電位によって表わされ、Ｖ１４とＶ１５の 間の範囲は、Ｃ４とＣ５の出力によって表わされる。 隣接した第１段の増幅器の各対からの出力電位は、第２の比較器２２のグルー プに接続されている。これらの比較器は、初期補間の範囲をさらに補間する。 換言すると、第２段の比較器は、”微調整”補間を実行する。 図１に示すように、Ｃ１及びＣ２からの出力電圧（Ｖ１７及びＶ１８）は、比 較器Ｃ２３〜Ｃ２６に接続され、Ｃ２及びＣ３からの出力電圧（Ｖ１８及びＶ１ ９）は、Ｃ２６〜Ｃ３０に接続され、Ｃ３及びＣ４からの出力電圧（Ｖ１９及び Ｖ２０）は、Ｃ３０〜Ｃ３４に接続され、そして、Ｃ４及びＣ５からの出力電圧 はＣ３４〜Ｃ３７に接続されている。 第２段の比較器は、マルチ入力を有している。Ｎビットの変換器に関しては、 ２^M個の入力を有する２^N-1個の第２段の比較器が採用されている。２つの隣接し た第１段の差動増幅器の出力は、第２段の比較器の特定のグループ内の夫々のマ ルチ入力に接続され、これにより、線形補間を実行するために、グループ内の各 比較器に関する全入力電圧を重み付けする。図１に示すように、Ｃ１及びＣ２か らの出力電圧は、Ｃ２６の４つの入力の全てがＶ１８に接続されるように、Ｃ２ ５はＶ１８に接続された３つの入力とＶ１７に接続された１つの入力を有するよ うに、Ｃ２４はＶ１８に接続された２つの入力とＶ１７に接続された２つの入力 を有するように、そして、Ｃ２３はＶ１８に接続された１つの入力とＶ１７に接 続された３つの入力を有するように接続される。 一般に、２Ｍ＋１個の第２段の比較器は、隣接した第１段の差動増幅器の各組 の間に接続されている。図１に示す本発明の４ビットの変換器の如く、５個の第 ２段の比較器は、差動増幅器の対Ｃ２／Ｃ３及びＣ３／Ｃ４の間に接続されてい る。しかしながら、図１において注意すべきことは、４個の第２の比較器（５個 の代わりに）が上と下のグループ、すなわちＣ１／Ｃ２及びＣ４／Ｃ５には含ま れる。このようにされる理由は、５個の比較器が一番上と一番下の第２段の比較 器のグループにおいて使用される場合、一番上と一番下の比較器は単にオバーフ ローの情報を与えるに過ぎないからである。 換言すると、これらの余分な比較器は、ＶｉｎがＶＲＥＦ（＋）より大きいか 、小さいかを示す。それらは、デジタル補間に関する何らの情報も与えない。し たがって、図１に示す実施例においては、一番上及び一番下の比較器が除外され る。しかしながら、本発明の他の実施例は、一番上と一番下の第２段の比較器を 含んでも良いことは言うまでもない。 ２^M＋１個の第２段の比較器に対する入力電圧は、一般的に以下のように定義 される。 式１： Ｖｉｎ（２^M＋１−ｍ）_{th comparator}＝ （２^M−ｍ）×Ｖｏｕｔ_Ca＋（ｍ）×Ｖｏｕｔ_Cb ここで、Ｃａ及びＣｂは、Ｎビットの変換器における２つの隣接した第１段の差 動増幅器であり、ｍは、０から２^Mまでの整数である。例えば、図１に示す本発 明の実施例の場合においては、Ｃ２及びＣ３の間の第５の比較器はＣ３０、第４ はＣ２９、第３はＣ２８、第２はＣ２７、第１はＣ２６であり、Ｃ２６〜Ｃ３０ に関するＶｉｎは、 Ｖｉｎ_C30＝Ｖｉｎ_{5th comparator} ＝（４×Ｖｏｕｔ_C2）＋（０×Ｖｏｕｔ_C3）；（２^M＝４，ｍ＝０） Ｖｉｎ_C29＝Ｖｉｎ_{4th comparator} ＝（３×Ｖｏｕｔ_C2）＋（１×Ｖｏｕｔ_C3）；（２_M＝４，ｍ＝１） Ｖｉｎ_C28＝Ｖｉｎ_{3th comparator} ＝（２×Ｖｏｕｔ_C2）＋（２×Ｖｏｕｔ_C3）；（２_M＝４，ｍ＝２） Ｖｉｎ_C27＝Ｖｉｎ_{2th comparator} ＝（１×Ｖｏｕｔ_C2）＋（３×Ｖｏｕｔ_C3）；（２_M＝４，ｍ＝３） Ｖｉｎ_C26＝Ｖｉｎ_{1st comparator} ＝（０×Ｖｏｕｔ_C2）＋（４×Ｖｏｕｔ_C3）；（２_M＝４，ｍ＝４） ここで、Ｃａ＝Ｃ２，Ｃｂ＝Ｃ３である。 マルチ入力の第２段の比較器は、それらの入力電圧の全てを加算し、電圧の加 算が正電位である場合に、比較器は第１の論理レベルに対応する電圧を出力する 。電圧の総和が負電位である場合には、比較器は第２の論理レベルに対応する電 圧を出力する。 ２つの隣接した第１段の差動増幅器の出力が正である場合には、それらの間に 接続された全ての第２段の比較器は正の総和を有し、したがって、第１の論理レ ベルを出力する。例えば、Ｃ４及びＣ５の出力電圧の双方が正である場合、比較 器Ｃ３４〜Ｃ３７の全ての入力電圧が正である。したがって、Ｃ３４〜Ｃ３７は 、正の総和を示す論理信号を出力する。これは、ＶｉｎがＣ４及びＣ５によって 定義される電圧範囲を超えていることを示している。同様に、Ｃ４及びＣ５の出 力の双方が負である場合、比較器Ｃ３４〜Ｃ３７に対する全ての入 力電圧は負であり、結果として負の総和となる。その結果、Ｃ３４〜Ｃ３７は、 ＶｉｎがＣ４及びＣ５によって定義される範囲よりも低いことを示す第２の論理 レベルを出力する。 Ｖｉｎの第２段の”微調整”補間は、第１段の差動増幅器の隣接した対の出力 電圧のうち１つが正であり、その他が負である場合に起こる。例えば、Ｃ４の出 力が負であり、Ｃ３の出力が正である場合に、Ｃ３４〜Ｃ３７の入力の部分は、 正電圧に接続され、部分は負電位に接続される。結果として、Ｃ３４〜Ｃ３７は 、Ｃ３及びＣ４によって定義される電圧範囲の間のＶｉｎを線形補間する。図１ に示す４ビットのＡ／Ｄ変換器に関しては、Ｖｉｎをデジタル表現するために、 ２Ｎ、すなわち１６個のコード、すなわち、０〜１５の範囲が有効である。図２ は、第２段の比較器に関する０〜１５の範囲の出力条件を示している。これらの コードは、デコーダ４０に接続され、４ビットの２値のデジタル信号に変換され る。 図１に示す実施例においては、５個の第１段の増幅器と、夫々４つの入力を有 する１５個の第２段の比較器を有する４ビットの変換器が使用されている（Ｎ＝ ４，Ｍ＝２）。本発明の変換器においては、第２段の比較器への入力数が増加す ると、第１段の増幅器が減少することに留意されたい。例えば、夫々が２³、す なわち８個の入力を有する１５個の第２段の比較器を有する本発明の４ビット変 換器においては、３個の第１段の差動増幅器を有するに過ぎない。第１段の差動 増幅器の数を減少することの利点は、変換器の入力の電流及び及びキャパシタン ス負荷を低減することである。 本発明の１つの好適な実施例は、６５個の第１段の増幅器と２５５個の第２段 の比較器を有する８ビットの変換器であり、第２段の各比較器は、４個の入力を 有し、この場合、Ｍ＝２，Ｎ＝８である。 図１に示す実施例から明らかなように、第２段の比較器２２の出力は、ラッチ 段３０に接続されている。ラッチ段３０は、第２段の各比較器に接続された２^{N- 1} 個の独立したラッチを含む。各ラッチは、第２段の比較器の出力が特定の時間 間隔でサンプルされるようにクロックを供給される。ラッチされた出力信号は、 デコーダ４０に接続され、Ｖｉｎを表現する２値の４ビット、１０ワード（ビッ トＡ（０）〜Ａ（３）を含む）に変換する。 本発明は、特定の実施例と共に述べられたが、本発明は、様々な他の手段で構 成できることを認識されたい。例えば、図１に示す本発明の実施例は、４ビット の変換器である。この設計は、あらゆるビット数、あらゆる補間の範囲（２^M） に拡張することができる。すなわち、図解により示し、説明した特定の実施例は 、限定を意図するものではない。これらの実施例の詳細に関しては、特許請求の 範囲を限定することを意図するものではなく、発明の本質的な特徴を単に示すも のである。 以上のように、本発明は、２段フラッシュ型Ａ／Ｄ変換器に関する改良された 設計を提供する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＮ，ＣＺ，ＦＩ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，ＫＰ，Ｋ Ｒ，ＫＺ，ＬＫ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＯ ，ＮＺ，ＰＬ，ＲＯ，ＲＵ，ＳＤ，ＳＩ，ＳＫ，ＴＪ， ＴＴ，ＵＡ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．入力アナログ電圧信号を対応するデジタル信号に変換するアナログ／デジタ ル変換装置であって、 第１及び第２のノードの間に接続された基準電位差を分割する手段と、 前記入力アナログ電圧信号と前記第１の組の電圧の夫々との電位差を増幅した 第２の組の電圧を供給する複数の増幅手段と、 電圧を比較する、複数のグループのマルチ入力手段であって、前記複数のグル ープの夫々における前記電圧比較手段の夫々の前記マルチ入力の部分は、直接前 記第２の組の電圧における第１及び第２の隣接した電圧の間に接続され、これに より前記電圧比較手段の夫々は様々な累積的な入力電圧を有し、前記複数のグル ープの電圧比較手段は、前記電圧比較手段の夫々の前記様々な累積的な入力電圧 に依存する、前記入力アナログ電圧信号のデジタル表現を出力する、マルチ入力 手段と、 を備えることを特徴とする。 ２．請求項１に記載のアナログ／デジタル変換装置において、Ｎを自然数とした 時に、前記入力アナログ電圧信号の前記デジタル表現を２値のデジタルのＮビッ トのワードに変換するデコード手段をさらに備えることを特徴とする。 ３．請求項２に記載のアナログ／デジタル変換装置において、前記電圧比較手段 の夫々の総数は２^N-1に等しく、前記電圧比較手段の夫々は、Ｍを５整数且つ０ ＜Ｍ＜Ｎとした時に２^M個の入力を有することを特徴とする。 ４．請求項３に記載のアナログ／デジタル変換装置において、前記複数の増幅手 段及び前記複数の電圧比較手段は、少なくとも差動増幅器であることを特徴とす る。 ５．請求項４に記載のアナログ／デジタル変換装置において、前記増幅手段の総 数は２^(N-M)＋１に等しいことを特徴とする。 ６．請求項５に記載のアナログ／デジタル変換装置において、前記電圧比較手段 の夫々の出力は、複数のラッチの１つに接続され、前記複数のラッチは、前記入 力アナログ電圧信号の前記デジタル表現を特定の時間間隔でサンプルするように クロックを供給され、前記複数のラッチは、前記複数の電圧比較手段と前記デコ ード手段の間に接続されていることを特徴とする。 ７．請求項６に記載のアナログ／デジタル変換器において、前記アナログ／デジ タル変換器は、相補型金属酸化物半導体（ＣＭＯＳ）プロセスを用いて製造され ていることを特徴とする。 ８．請求項７に記載のアナログ／デジタル変換器のおいて、前記アナログ／デジ タル変換器は、バイポーラ相補型金属酸化物半導体（ＢｉＣＭＯＳ）プロセスを 用いて製造されていることを特徴とする。 ９．入力アナログ電圧信号を対応するＮビット（Ｎは自然数）の２値のデジタル 信号に変換するアナログ／デジタル変換装置であって、 第１の組の電圧を供給する、第１及び第２の基準電位の間に直列接続された同 一のオーム抵抗値を有する２^(N-M)個の抵抗素子（Ｍは整数且つ０＜Ｍ＜Ｎ）と 、 夫々が前記入力アナログ電圧に接続された第１の入力と前記第１の組の電圧の １つに接続された第２の入力とを有する２^(N-M)＋１個の差動増幅器であって、 前記２^(N-M)＋１個の差動増幅器は、前記入力アナログ電圧信号と前記第１の組 の電圧の夫々との間の増幅された電位差に夫々対応する第２の組の電圧を出力す る、前記２^(N-M)＋１個の差動増幅器と、 ２^M個の入力を有する２^(N)−１個の比較器であって、前記２^(N)−１個の比較 器は複数のグループに分割され、前記複数のグループの夫々における前記比較器 の夫々の前記２^M個の入力の部分は、前記第２の組の電圧における第１及び第２ の隣接した電圧の間に直接接続され、これにより前記比較器の夫々は様々な累積 的な入力電圧を有すると共に、前記複数のグループの比較器は、前記比 較器の夫々の前記様々な累積的な入力電圧に依存する、前記入力アナログ電圧信 号の２^N−１ビットのデジタル表現を出力する、２^(N)−１個の比較器と、 前記２^N−１ビットのデジタル表現を前記対応するＮビットの２値のデジタル 信号に変換するデコーダと、 を備えることを特徴とする。 １０． 請求項９に記載のアナログ／デジタル変換器において、前記差動増幅器 及び比較器は、少なくとも差動増幅器であることを特徴とする。 １１． 請求項１０に記載のアナログ／デジタル変換器において、前記比較器の 夫々の出力は複数のラッチの１つに接続され、前記複数のラッチは前記入力アナ ログ電圧信号を特定の時間間隔でサンプルするようにクロックを供給され、前記 複数のラッチは前記複数の比較器及び前記デコーダの間に接続されていることを 特徴とする。 １２．請求項１１に記載のアナログ／デジタル変換器において、前記アナログ／ デジタル変換器は、相補型金属酸化物半導体（ＣＭＯＳ）プロセスを用いて製造 されていることを特徴とする。 １３．請求項１２に記載のアナログ／デジタル変換器において、前記アナログ／ デジタル変換器は、バイポーラ相補型金属酸化物半導体（ＢｉＣＭＯＳ）プロセ スを用いて製造されていることを特徴とする。