JPH08512432A - 単一の超薄膜シリコン・オン・サファイアチップ上の高周波ワイヤレス通信システム - Google Patents

単一の超薄膜シリコン・オン・サファイアチップ上の高周波ワイヤレス通信システム

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Abstract

(57)【要約】 １つの超薄膜シリコン・オン・サファイアチップ上の高周波ワイヤレス通信システムを提供する。このシステムは、１つの超薄膜シリコン・オン・サファイアチップ上に、アナログ、デジタル（論理およびメモリ）、ならびに高無線周波回路を組入れる。デバイスは従来のバルクシリコンＣＭＯＳ処理技術を用いて製造される。利点は、シングルチップアーキテクチャ、優れた高周波性能、低電力消費、および費用の割に効果が高い製造を含む。

Description

【発明の詳細な説明】 単一の超薄膜シリコン・オン・サファイアチップ上の 高周波ワイヤレス通信システム 関連出願 この出願は、「超薄膜シリコン・オン・サファイアウェハ上に作製される最小 電荷ＦＥＴ（“Minimum Charge FET Fabricated on an Ultrathin Silicon on S apphire Wafer”）」と題される、発明者バーグナー（Burgener）およびリーデ ィー（Reedy）による１９９３年７月１２日出願の特許出願連続番号第０８／０ ９０，４００号の一部継続出願である。 発明の分野 この発明は、シリコン・オン・サファイア（ＳＯＳ）のようなセミコンダクタ ・オン・インシュレータ複合基板の作製に一般に関連し、より特定的には、シリ コン・オン・サファイア材料における集積回路においてトランジスタを設けるた めのデバイス、構造およびプロセスに関する。 発明の背景 シリコン・オン・サファイア基板およびデバイス 電界効果トランジスタ（ＦＥＴ）は、ゲート導体への電圧の印加によってソー ス領域からドレイン領域への電流の導通を制御する。ゲート導体がソース−ドレ イン導電チャネルから絶縁されている場合、その素子は絶縁されたゲートＦＥＴ と呼ばれる。最も一般的なゲート構造は、金属酸化物半導体、またはＭＯＳＦＥ Ｔのそれである。さまざま な要件によって、絶縁ゲート構造下に、つまり導電チャネルに、ドープされた半 導体材料を含む設計が強制される。デバイス寸法が小さくなるにつれ、ドーピン グ濃度は適当なトランジスタ動作を維持するために増大されなければならない。 ＭＯＳＦＥＴの導電チャネル領域における、およびその下の、ドーパント原子 および電気的活性状態（以下、「固定電荷」と呼ぶ）は、素子の動作中に充電お よび放電される。固定電荷は移動性を持たないため、それはＦＥＴ電流導通には 寄与しない。ゆえに、固定電荷の充電および放電は、特に、導電キャリアの散乱 、しきい値電圧におけるばらつき、埋込チャネル動作の導入、人体効果の導入、 デバイスモデル化の複雑化、デバイスおよびプロセス設計に対する複雑性の増大 、電界の増大、およびデバイスの規模をより小さい寸法または電圧にすることに おける問題を含む多くの否定的影響を伴って、トランジスタへ可変寄生電荷を導 入する。 ドーパント原子は、しきい値電圧の調整または基板電流の制御等の特定の理由 のため、前述の有害な副作用をドーパント原子導入の必要な副産物として受入れ る状態で、ＭＯＳＦＥＴに導入される。デバイスに対して所望される電気的特性 を達成するのに必要な特定のタイプ、量および位置のドーパント原子のみを導入 し、他のすべてのドーパント原子を回避または除去することができれば、非常に 好ま しいであろう。したがって、「理想の」半導体材料は、その上における能動素子 の作製に対応する十分な厚みの、完全に単結晶質の、欠陥のないシリコン層を含 むことになるだろう。導電チャネルに寄生電荷（意図されないまたは過剰なドー パント子に電気的活性状態を加えたものとして定義される）が全くなければ、Ｍ ＯＳＦＥＴの理想的な動作が生ずるだろう。 ＭＯＳＦＥＴに対する別の要件は、導通を開始するのに必要なゲート電圧であ るしきい値電圧を設定することである。しきい値電圧設定のために広く用いられ る技術は、チャネル領域においてドーパント濃度を変更することである。しかし ながら、このアプローチは上述のドーパント電荷に関連する望ましくない副作用 を有する。さらに、イオン注入によるしきい値電圧の調整は、コストを増大させ 歩留りを減少させる、少なくとも２つの、および大抵は４つのマスクステップを 要する。 以前は、シリコン・オン・サファイア（ＳＯＳ）は、高性能ＭＯＳＦＥＴマイ クロエレクトロニクスに対して、主には放射線硬度を要する適用例に対して、用 いられていた。典型的には、シリコン膜はサファイア基板上にエピタキシャルに 成長させられる。理想的にはシリコン膜はソース−ドレイン間距離（チャネル長 と呼ばれる）に比べて薄く、絶縁基板は裏面または実装面への有意な静電結合が ないようにすることを保証するほど十分に厚い。シリコンとサフ ァイアとの間における結晶および熱膨張不整合のため、シリコン膜は典型的には 結晶性欠陥および電気的活性状態によって大きく占められる。主なタイプの結晶 性欠陥は広くには「双晶」と呼ばれる。シリコン膜の質はシリコンの厚みを増大 させることによって改良され得、したがって、伝統的なＳＯＳは４００〜８００ ナノメータの厚みのシリコン膜で作られる。この膜厚は、約１ミクロンまでのチ ャネル長を有するトランジスタを支持することができる。より薄い膜が必要とさ れると、伝統的なＳＯＳ材料においてサブミクロンチャネル長装置を作ることは できない。 支持絶縁性基板上にエピタキシャルに堆積される、シリコンのような単結晶質 半導体層を含む複合基板を利用することの利点は十分に認識されている。これら の利点には、充電された活性領域と基板との間の寄生容量の実質的な低減と、近 接する能動素子間を流れる漏洩電流の効果的な除去とが含まれる。これは、基板 にサファイア（Ａｌ2Ｏ3）のような絶縁性材料を用いることと、いかなる素子間 漏洩電流の導通経路も基板を通過しなければならないと規定することとによって 達成される。 「理想的な」シリコン・オン・サファイアウェハは、そこにおける能動素子の 作製に対応するほど十分な厚みの、完全に単結晶質の、欠陥のないシリコン層を 含むよう定義されてもよい。シリコン層は、サファイア基板に隣接し、シリコン とサファイアとの界面において最小限の結晶格子 の不連続部を有するであろう。この「理想的な」シリコン・オン・サファイア（ ＳＯＳ）ウェハを製造しようとするこれまでの試みは、数多くの重大な問題によ って挫折してきた。 歴史的に見て、理想的なＳＯＳウェハを製造しようとする試みにおいて遭遇す る第１の重大な問題は、エピタキシャルに堆積されるシリコン層への汚染物質の 実質的な侵入であった。特定的には、サファイア基板から拡散される実質的な濃 度のアルミニウム汚染物質が、シリコンエピタキシャル層中に見い出された。シ リコンエピタキシャル層においてアクセプタ型の不純物として効果的に働く高濃 度のアルミニウム汚染物質のもたらす固有の結果として、ＭＯＳＦＥＴ（金属酸 化物半導体電界効果トランジスタ）およびＭＥＳＦＥＴ（金属半導体ＦＥＴ）の ようなＰチャネル能動素子のソースおよびドレイン領域間に許容できないほど高 い漏洩電流が存在する。これらの漏洩電流は、Ｐチャネル能動素子が常に「オン 」または導通状態にあると考えられるほど十分な大きさのものかもしれない。 基板から発生する汚染物質のシリコン層への侵入は、高温処理ステップの固有 の結果であることがわかった。このようなステップは典型的には、シリコン層の 最初のエピタキシャル堆積と、シリコン層に含まれる結晶性欠陥を低減するため にシリコン層を続いてアニールすることとの両方に用いられる。したがって、基 板から発生する汚染物質の シリコン層への実質的侵入を防止するためには高温アニールを避ける必要がある ということが認識された。 しかしながら、高温アニールがない場合、第２の問題が生ずる。エピタキシャ ルに堆積させたシリコン層の結晶の質は、そこにおける能動素子の作製を可能に するには不十分な質のものであった。主な結晶性欠陥つまり双晶は、ラウ（Lau ）らに対して発行された、「シリコン・オン・サファイアウェハの低欠陥層を作 製するための方法（“METHOD FOR PRODUCING A LOW DEFECT LAYER OF SILICON-O N-SAPPHIRE WAFER”）」と題される米国特許第４，１７７，０８４号に記載され るプロセスである固相エピタキシャル（ＳＰＥ）再成長によって除去され得るこ とが発見された。ラウらによって記載されるように、ＳＰＥプロセスは、シリコ ン・オン・サファイア複合基板のシリコンエピタキシャル層の結晶度を向上させ るための低温サブプロセスを与える。シリコン／サファイア界面に近接する実質 的に非晶質のシリコン層を作る一方で、もとのエピタキシャル層の表面に実質的 に結晶質である層を残すために、ＳＰＥプロセスはシリコンエピタキシャル層に 実質的なドーズ量（典型的には１０15ないし１０16イオン／ｃｍ2）でシリコン 等のイオン種を高エネルギ注入（典型的には４０ＫｅＶないし５５０ＫｅＶで） することを含む。シリコンエピタキシャル層の厚みは、完成したシリコン・オン ・サファイア複合基板に対して実質的に意図されるそれ（典型的には３ ０００Å〜６０００Å）である。非晶質領域がサファイア基板に隣接することを 保証するために、シリコン結晶格子の最大の分断がシリコン／サファイア界面の 付近にあるがそこは超えないように、イオン種はエピタキシャル層の大部分をと おして注入される。イオン注入の間、サファイア基板はフレオン（Freon）また は液体窒素で冷却されることによって約１００℃以下に保たれる。次いで、非晶 質シリコン層を結晶質シリコンに変えるために、複合基板の単一ステップ低温（ ６００℃）アニールが行なわれる。この再成長の間、シリコン層の残りの結晶質 の表面部は結晶核生成の種晶として効果的に働くので、シリコンエピタキシャル 層の再成長した部分は、共通の結晶方位を有し、実質的に結晶性欠陥がない。 ラウのＳＰＥプロセスはシリコンエピタキシャル層の結晶度を有意に向上させ はするが、その一方でそれはサファイア基板（Ａｌ2Ｏ3）からシリコンエピタキ シャル層へのアルミニウムの拡散をさらに促進し、それはシリコン膜をＰ型にド ープする。ＳＰＥプロセスの利用の結果生ずる汚染物質濃度は残念ながら、この ＳＰＥサブプロセスで処理される複合基板上に作製される集積回路の実用を妨げ るのに十分なものである。能動素子が正しく動作できない理由は、高温処理ステ ップを用いて作製される複合基板に関して上に述べた理由と本質的に同じである 。加えて、ラウらにより記載される方法は、集積回路の製造のためにシリ コンエピタキシャル層を使用することを妨げるほどに十分な電気的活性状態をシ リコンエピタキシャル層に残し得ることが観察されている。 バシュデフ（Vasudev）に対して発行された、「ヘテロエピタキシャルセミコ ンダクタ・オン・インシュレータ複合基板のための制御される欠陥密度プロファ イリングを伴う固相エピタキシおよび再成長プロセス（“SOLID PHASE EPITAXY AND REGROWTH RPOCESS WITH CONTROLLED DEFECT DENSITY PROFILING FOR HETERO EPITAXIAL SEMICONDUCTOR ON INSULATOR COMPOSITE SUBSTRATES”）」と題され る米国特許第４，５０９，９９０号も、シリコン・オン・サファイアウェハを準 備するために、イオン注入および固相再成長の利用を記載する。第１の原則的実 施例において、ラウらにより教示されるものと非常に類似するシリコン・オン・ サファイアウェハを製造するための方法が、注入エネルギおよびイオンドーズ量 がサファイア基板の損傷密度しきい値を超えないよう十分に低く制限されるとい うさらなる要件を伴って記載される。第２の原則的な実施例において、この方法 はサファイア基板付近におけるシリコン層における残りの高い欠陥密度について 記載している。両方の実施例とも、基板の裏面とヒートシンクとの間に高い熱伝 導性界面を設けるために、それらの間にサーマルペーストの薄膜またはシリコン の薄膜のいずれかが置かれる状態で基板をヒートシンク上にとりつけることによ って、サファ イア基板の裏面の温度を制御するための方法を利用する。イオン注入中、ヒート シンクの温度は、サファイアの裏面とシリコン層との間に実質的な熱勾配（典型 的には１５０℃ないし２００℃）を生ずる一定温度（典型的−２０℃と２５０℃ との間）に保たれる。したがって、シリコン層は１３０℃ないし４５０℃の範囲 内にある温度にあるということになる。 バシュデフにより記載されるプロセスは、サファイアの裏面とヒートシンクと の一様でない熱接触のため、シリコン層からの結晶欠陥および電気的活性状態の 除去が不完全かつ非均一となり得ることがわかった。サーマルペーストが使用さ れるとき、ペースト界面に気泡があると、シリコン層温度の非均一的な制御をも たらす結果となり得る。加えて、先に進む前にサーマルペーストのすべての残渣 を完全に除去する必要があるため、ウェハのさらなる処理はさらに困難なものと なる。熱界面を設けるためにサファイアの裏面をシリコンで被覆することはさら なる処理の前にウェハからペーストを洗浄するという問題を取除く一方で、それ はサファイアの裏面の粗さのためにシリコン層の非均一的な温度制御をもたらす ことがさらにわかった。費用および時間のかかるプロセスである、シリコン中間 層を塗布する前にサファイアの裏面を平滑にするために大きな注意が払われたと しても、注入中におけるサファイアの加熱およひ冷却により生じる基板のワープ はサファイアの裏面と ヒートシンクとの間における非均一的な熱接触を生じさせ得る。 バシュデフに発行された、「ＭＯＳデバイスおよび集積回路とともに使用する ためのシリコン・オン・インシュレータ構造を作製するための選択的領域二重エ ピタキシャルプロセス（“SELECTIVE AREA DOUBLE EPITAXIAL PROCESS FOR FABR ICATING SILICON-ON-INSULATOR STRUCTURES FOR USE WITH MOS DEVICES AND INT EGRATED CIRCUITS”）」と題される米国特許第４，６５９，３９２号は、シリコ ン・オン・インシュレータウェハの領域における欠陥密度を調整するための別の 方法を記載する。このプロセスを用いると、シリコンと絶縁体との間の界面付近 の欠陥構造およびドーパント濃度は特定の適用例に対して最適化される。しかし ながら、このような残留する欠陥は、そのようなシリコン膜を、完全なデプリー ション形のトランジスタの構成に対しては不適当なものとするだろう。 シリコン・オン・サファイア膜を準備するための他の方法が記載されている。 オオムラ（Ohmura）に対して発行された、「熱勾配による選択的に形成されるイ オン非晶質化領域の再成長（“REGROWING SELECTIVELY FORMED ION AMORPHOSIZE D REGIONS BY THERMAL GRADIENT”）」と題される米国特許第４，３８５，９３ ７号は、シリコン半導体層における電子の移動度を向上させるために固相再成長 中に大きな熱勾配を用いる方法を記載している。ダフィー（Du ffy）らに発行された、「シリコン・オン・サファイア半導体装置を作る方法（ “METHOD OF MAKING SILICON-ON-SAPPHIRE SEMICONDUCTOR DEVICES”）」と題さ れる米国特許第４，７７５，６４１号は、高密度の自然に生ずる結晶欠陥を有す る絶縁基板に近接してシリコン層を意図的に形成する方法について記載している 。この領域の目的は、装置が照射された後に作動される際に生ずるバックチャネ ル漏れを実質的に低減することである。ゴレツキー（Golecki）に対して発行さ れた「ｐ型の電気的活動を除去し、ＳＩ注入され再結晶化されたＳＯＳ膜のチャ ネル移動度を増大させる方法（“METHOD OF ELIMINATING P-TYPE ELECTRICAL AC TIＶITY AND INCREASING CHANNEL MOBILITY OF SI-IMPLANTED AND RECRYSTALLIZ ED SOS FILMS”）」と題される米国特許第４，５８８，４４７号は、シリコン膜 においてアルミニウムを中和させるためにイオン注入と再結晶化と酸素拡散とを 利用することを記載している。外側表面上に結果として生ずる酸化物層は続いて 高密度にされエッチングで除去される。オオタ（Ohta）らに対して発行された、 「シリコンおよび酸素注入で界面領域を安定化させることによってＳＯＳウェハ 上にＭＯＳデバイスを作製する方法（“METHOD OF FABRICATING MOS DEVICE ON A SOS WAFER BY STABILIZING INTERFACE REGION WITH SILICON AND OXYGEN IMPL ANT”）」と題される米国特許第４，５２３，９６３号は、再結晶化されたシリ コン膜を形成するためにシ リコンおよび酸素の両方の注入の利用について記載している。絶縁層はサファイ ア基板の界面に意図的に形成される。この絶縁層は高密度の結晶欠陥およびドー パントを含む。 リーディーらの著による、Mat．Res．Soc．Symp．Proc． 第１０７巻、３６５〜３７６頁、１９８８年に発表された「ＶＬＳＩマイクロ エレクトロニクスを超えて適用するための薄膜（１００ｎｍ）ＳＯＳ（“THIN（ 100nm）SOS FOR APPLICATION TO BEYOND VLSI MICROELECTRONICS”）」と題され る論文は、１０５０℃もの温度でダブルアニールを用いる、ＳＯＳ膜のための準 備技術について論じている。自己アニールを防ぐために充分な熱接触がなされな ければならないということが言及されているが、そのような接触を与える方法は 開示されていない。バルクシリコンの特性と、こうして作製されたＳＯＳ膜の特 性とが比較される。同様に、これらのＳＯＳ膜に作製されたＮおよびＰチャネル トランジスタは、バルクシリコンに作製された同様の素子の動作特性に匹敵する それを示したことは注目される。しかしながら、この論文では完全なデプリーシ ョン形トランジスタの動作については論じられていない。 ガルシア（Garcia）らの著による、ＩＥＥＥ・エレクトロン・デバイス・レタ ーズ（IEEE Electron Devlce Letters）、第９巻、第１号、３２〜３４頁、１９ ８８年１月に発表された「薄膜（１００ｎｍ）シリコン・オン・サファイアにお ける高品質ＣＭＯＳ（“HIGH-QUALITY CMOS IN T HIN（100nm）SILICON ON SAPPHIRE”）」と題される論文は、上に参照したリー ディーらの論文と実質的に同じ情報が、ＳＯＳ材料に作製されるエンハンスメン トモードＮおよびＰチャネルＭＯＳＦＥＴの特性をより強調して示されている。 歴史的に、上にまとめたように、シリコン中に低濃度の結晶欠陥および基板汚 染物質を有するＳＯＳ材料を製造することにおいて大きな進歩がなされてきた。 しかしながら、この作業のいずれも、同じく存在するであろう電荷状態の影響ま たは源を認識または論じてはいないようである。加えて、上に論じた望ましくな い電荷状態を有さないＳＯＳ材料およびそこにおける素子の作製方法についての 教示もない。 ＳＯＳ単一チップアーキテクチャの 高周波ワイヤレス通信システム ＩＣ業界において、いくつかの高性能機能を単一のチップに集積することが、 ある機能のコストを、広く行き渡った利用が商業的現実となるレベルにまで削減 し得ることは周知である。その初期の例の１つはポケット計算機である。より最 近の例には、さまざまな非常に複雑なコンピュータ中央処理装置（ＣＰＵ）チッ プが含まれる。これらの新しいＣＰＵチップは大型コンピュータシステムの性能 を適度な価格のデスクトップパーソナルコンピュータにもたらした。現代の通信 装置は、アナログおよびＲＦ回路とともに デジタル計算能力（論理およびメモリ）を要するため、高レベルの集積において より大きな問題を呈する。 残念なことに、バルクＳＩ ＣＭＯＳプロセスにおける大型ＣＰＵチップの実 現は、そのようなシステムの集積化への道を別の技術障害、つまり電力の消散に 直面させた。これらの大型ＣＰＵチップの１５ワットの電力消散範囲は、デスク トップパーソナル計算システムにおいて従来的である冷却技術の限界である。こ のような大型チップの電力消散は、アナログおよびＲＦ機能を加えずとも、バッ テリで電力供給されるワイヤレス通信システムの絶対的に範囲外である。 バッテリで電力供給されるワイヤレス通信システムのための大型単一チップシ ステムにおいて電力消費を低減するという要求は、これまでは満たされてこなか った要求である。このようなシステムの部分はバイポーラ、ＧａＡｓ、およびＣ ＭＯＳ技術を用いて構成されてきたが、これらの技術が異なる機能を単一チップ アーキテクチャにおいて組合せるのを妨げる多くの障害が生ずる。現在のワイヤ レス製品はデジタル機能とアナログ機能とＲＦ機能とをいくつかのチップ間に分 けなければならない。これらの機能を単一のチップ上に組合せることは、製品の 性能および信頼性を向上させながら、サイズ、電力消費および製造コストを減少 させるであろう。しかしながら、異なる機能は現在のところ異なる技術で製造さ れるため、デジタル機能とアナ ログ機能とＲＦ機能とを単一チップ上に組合せようとする高レベルの集積での試 みは困難であり、費用がかかり、かつ一般的に不十分なものであることがわかっ ている。 単一基板上にいくつかの異なる機能を集積することにおける１つの試みは、薄 膜ハイブリッドプロセスである。ＲＦ適用例のための薄膜ハイブリッド基板上に おけるいくつかのチップの組合せは、非常に精密なライン幅および回路素子を要 する。しかしながら、これらの回路を作るためには多くの処理ステップが必要で ある。これらのステップは、基板上に金属の薄い層を堆積することと、それを被 覆することと、最後にその金属層をエッチングによって除去して所望のパターン を形成することとを含む。個々のチップは次いで、ハイブリッドパッケージ内で 光学的にパターニングされた送信ラインによって相互接続される。 ハイブリッド作製プロセスは費用および時間がかかるだけでなく、基板上の集 積回路の数が増加するにつれて大きく増大する歩留りの問題も有する。必要とさ れる多くの集積回路のうちのたった１つにおける故障のために基板が製造テスト に合格しない場合、基板は費用のかかる作業プロセスの対象となるか、またはそ れ以外は優良であるすべての構成要素とともに廃棄されなければならない。ハイ ブリッド回路における複数のチップの組込みからの歩留り損失は大きなコスト要 因である。 ハイブリッドのコストを増大させる別の要因は、間隔が 接近したＲＦ回路間の浮遊結合におけるばらつきである。能動構成要素、受動構 成要素、および相互接続配線の間における浮遊ＲＦ結合は製造歩留りを減少させ ることにおける大きな要因である。これらの浮遊結合のばらつきは、反復可能な 回路動作を達成することを困難にし、それにより深刻な歩留り問題を生じさせる 。 上記の理由から、モノリシックマイクロ波集積回路（ＭＭＩＣ）を用いてシス テムをより完全に集積しようとする試みが増大した。しかしながら、これらの努 力の大半は、デバイスの動作周波数を増大させ費用を低減しようとして、完全に 絶縁性ではない基板を用いることによって生じた数多くの重大な問題のために挫 折した。高い電気的損失、高い素子間寄生容量、高い導体対基板容量、および他 の否定的な影響等の問題が、ガリウム砒素（ＧａＡｓ）およびバルクＳｉ等の完 全に絶縁性ではない基板を用いることから生じる。 ナスター（Naster）らに対して発行された米国特許第４，４１８，４７０号「 シリコン・オン・サファイアモノリシックマイクロ波集積回路を製造するための 方法（“METHOD FOR FABRICATING SILICON-ON-SAPPHIRE MONOLITHIC MICROWAVE INTEGRATED CIRCUITS”）」は、ＭＭＩＣ内における能動素子の作製のための改 善された方法を作り出すためのＳＯＳ技術の利用を記載している。ＳＯＳにＭＭ ＩＣを作製するためのナスターの方法は、従来の（つまり完全な デプリーション形ではない）シリコン・オン・サファイアに限定される。デジタ ル、アナログ、メモリ、またはアナログ−デジタル構成要素についての言及は含 まれてはいない。加えて、ナスターは、従来的なＳＯＳのゲート長制限のため、 低周波動作に限定される。 現在のバイポーラ技術においては、２つの周知の問題、つまり高い電力消散と 低密度とが生ずる。高い電力消散は、シリコンを基板として用いることに伴う高 い寄生接合容量の結果である。バイポーラデバイスの断面積は、その複雑さのた めに、ＣＭＯＳデバイスのそれよりもはるかに大きい。この結果、集積化の規模 （単一チップ上に置かれ得る構成要素の数）はＣＭＯＳよりもはるかに小さい。 現在のＧａＡｓ技術はＲＦ電力能動素子に対して充分に好適であるが、受動構 成要素には好適ではない。基板の導電性はインダクタに対するその好適性を制限 し、安定した酸化物の欠如はそれをキャパシタに対して好適ではないものにする 。ＣＭＯＳ論理に要するＰチャネルＭＯＳデバイスを作製することができないた め、ＧａＡｓ技術は低電力論理に対しても好適ではない。最後に、ＧａＡｓは、 デバイスのしきい値にほぼ一致することができないため、アナログ適用に対して 好適ではない。ＧａＡｓは、全体的にみて、いくつかの製造上の問題を伴う、費 用のかかる技術であることがわかっている。 バルクＳｉ ＣＭＯＳは、バイポーラまたはＧａＡｓデ バイスの周波数性能限界よりもかなり低い周波数性能限界を有することは周知で ある。バルクＳｉ ＣＭＯＳは、７００ＭＨｚより上の周波数範囲におけるＲＦ 電力増幅器の構成に対して、制限された適用性を有する。さらに、基板が半導体 であるため、それはＲＦインダクタには好適ではない。バルクＳｉ ＣＭＯＳが １００万のゲートを超える範囲で論理の超大規模集積のために用いられると、電 力制限は深刻なものとなる。標準的なバルクＳｉ ＣＭＯＳロジックにおける基 板変位電流がオンチップの精密アナログおよびアナログ−デジタル構成要素の動 作を中断するのを防止するのに、新しいタイプのクワイエットロジックに対する 要求が大きくならなければならないことが一般的に認識されている。クワイエッ トロジックは従来的なＣＭＯＳロジックよりもより多くの構成要素を要する。 従来的なＳＯＳ技術においては、単一チップアーキテクチャの集積化を制限す る、ある周知の特性がある。たとえば、膜厚における制限は、ＲＦ能動素子およ び高速論理回路の作製にとって適当ではない。短い装置は、絶縁基板から恩恵を 受けないかもしれない浅い接合を有する。 従来的なＳＯＳ技術を単一チップアーキテクチャの集積に対して好適でないも のにするその第２の特性は、キンク効果から来る制限である。転送機能キンクを 伴うデバイスは線形でないため、この特性は従来的なＳＯＳ技術を線形増幅器に おける使用に対して好適でないものにする。 従来的なＳＯＳ技術の第３の特性は活性状態の高い密度であり、これはセンス アンプオフセットが重要である高速メモリ適用例に対して従来的なＳＯＳ技術を 好適でないものにする。ビット線およびワード線駆動電流はメモリにおける電力 消費の主要源である。駆動電流は、センスアンプオフセット電圧をオーバドライ ブするのに必要な振幅に正比例する。センスアンプオフセット電圧が２００ｍＶ （ミリボルト、または１０-3ボルト）に達した場合には、２００ｍＶの典型的要 件は２倍にされなければならないだろう。 一般的に、大量の商業的適用例に対して従来的なＳＯＳ技術を用いようとする これまでの試みは、基板材料の制限のために失敗に終わっている。従来的なＳＯ Ｓ技術はより優れた放射線硬度特性を有しはするが、これはより劣ったデバイス 性能を受入れることによりのみ通常は達成される。ＳＯＳ技術の問題を克服しよ うとして、国中のいくつかの研究施設において何億ドルもが費やされてきた。最 終的な結果、２０年以上のこのような研究活動は、従来的なバルクＳｉ ＭＯＳ 技術において可能な低い製造コスト、高い歩留り、および集積の規摸にさらに近 づく、ＳＯＳのための確固とした、商業的に実行可能な製造技術を生み出すこと はできなかった。 いくつかの機能を単一チップアーキテクチャに集積する際に必要とされる最後 の要素は、低ノイズ動作である。強くはっきりとした信号を送信するためには、 送信において ノイズがほとんど存在しないか、または全く存在してはいけない。しかしながら 、トランジスタはノイズを自然に作り出し、高ノイズ特性を避けて設計すること は困難でありかつ費用がかかる。加えて、情報を送信するにはさまざまな周波数 レベルが必要とされる。たとえば、送信されるベースバンド情報は、いわゆるｌ ／ｆノイズ（低周波ノイズ）を含むが、セルラーホンにおいて送信される情報は 高い周波数で動作するためにＲＦ出力トランジスタを要する。ゆえに、単一チッ プ技術においては、トランジスタは、できるだけ少ないノイズで、低周波数およ び高周波数で機能できなければならない。 従来のＳＯＳおよびバルクＳｉ ＣＭＯＳ技術は、電気的状態の充電および放 電のために、低周波数レベルで高ノイズファクタを有する。バルクＳｉバイポー ラ技術は、低周波数で低ノイズ特性を示し、高周波数レベルで中程度のノイズを 示すが、高い電力消散および費用のかかる処理を有し、それが厳しい制限を引起 こす。ＧａＡｓ ＭＥＳＦＥＴ（金属ショットキー電界効果トランジスタ）は、 その高い状態密度のゆえに、従来のＳＯＳおよびバルクＳｉに対して最悪でｌ／ ｆノイズ特性を有するが、高周波数で最も低いノイズ特性を示す。トランジスタ がコスト的に有効な単一チッププロセスにおいて低ノイズで一貫して機能するこ とができれば、それは上述の技術に対して大きな利点となるであろう。 無線周波素子 合衆国政府は、ラジオ、テレビ、およびワイヤレス通信等のさまざまな適用例 に対して周波数帯域を規制し割当てている。セルラーホン等のワイヤレス通信に 割当てられる周波数帯域は、ラジオまたはテレビに対する周波数帯域よりもはる かに高い周波数レベルに設定される。コスト上有効な態様で情報をはっきりと伝 えるために、ＲＦ（無線周波数）技術はこれらのより高い周波数で機能するよう に考案されなければならない。しかしながら、高い周波数では、デバイス設計は 実質的により困難でありかつ複雑である。従来の技術は、７００ＭＨｚ（７億サ イクル／秒）より下の周波数レベルでは容易に働き得るが、より高い周波数では 多くの障害に遭遇する。 より高い周波数要件に加えて、他のチャネルからの干渉なしに、より多くの情 報が同時に送信されることに対する要求が常に増大している。より速い情報速度 は、より高い帯域幅と、通信チャネル数における増大とを意味する。 ベースバンド帯域幅は、送信された情報を伝えるのに必要な帯域幅として規定 される。情報がより複雑になればなるほど、より大きなベースバンド帯域幅が必 要とされる。搬送周波数帯域内では、干渉を防止するために、チャネルはベース バンド帯域幅の２倍より大きい距離で間隔をとられる。ＡＭラジオ等のより低い 周波数ではベースバンド帯域幅はより低く、これは、ＦＭラジオ帯域に適合し得 るチ ャネル数と比較して、より多くのチャネルを搬送周波数帯域内に適合させる。し かしながら、送信される音声の質は、より広い帯域幅がより良い音質を作り出す がチャネル間においてより大きな間隔を必要とするＦＭラジオほどクリアではな い。同じ効果が、セルラーホンに対して用いられる、より高い周波数帯域に当て 嵌まる。 現在の技法を用いて絶縁性基板上に高周波装置を作製することに対する大きな 障害は、適当なデバイス利得帯域幅積を達成できないことである。利得帯域幅積 ｆtは、信号増幅に周波数を掛けたものとして（またはデバイス利得が１に等し い周波数として）定義される。７００ＭＨｚ上でワイヤレス通信のための高利得 帯域幅を達成するためには、高い相互コンダクタンスと低いデバイス容量とが必 要とされる。これらの要件は、トランジスタの利得が単にデバイス出力コンダク タンスに対する相互コンダクタンスの比であるため必要であり、その両方は寄生 負荷であるデバイス容量によって影響される。７００ＭＨｚ増幅器に好適な利得 帯域幅積に対する受容可能な高周波性能は、たとえば、１０ギガヘルツ（ＧＨｚ ）のｆtであろう。 バルクシリコン（Ｓｉ）に製造される装置は、比較的高い寄生容量によって特 徴づけられる。したがって、そのような装置のための利得帯域幅積は１０ＧＨｚ よりも十分下になる。主な出力容量は、移動チャネル電荷を通した結合から生ず るゲートからソースへのおよびゲートからドレイ ンへの容量、およびゲートから低濃度にドープされたドレイン拡散（ＬＤＤ領域 ）への寄生オーバラップ容量と、チャネル、ソースおよびドレイン拡散から基板 への接合容量とに帰する。 シリコン・オン・インシュレータ（ＳＯＩ）技術の利用は、金属酸化物半導体 （ＭＯＳ）デバイスにおいて接合容量を低減するための周知の方法である。接合 が膜厚よりも深くまで拡散されると、接合の底部壁は絶縁体最上面となり、接合 容量の底部壁の成分は除去される。この態様で従来のＳＯＩ技術を用いる設計者 が直面する問題は、エピタキシャルシリコン層の厚み、つまり４，０００ないし ６，０００Åの範囲である。ソースおよびドレイン領域は下方向に少なくとも同 じ深さまで拡散される。加えて、４，０００Åの拡散の深さを生ずるバルクＳｉ プロセスステップは、約３，０００Åの横方向拡散を生ずる。横方向拡散がゲー ト長の１／５までであることは、一般的に許容可能であると考えられる。ゆえに 、この量の横方向拡散は１．５μｍゲート長プロセスの特徴である。 残念なから、１０ＧＨｚを超える範囲において利得帯域幅を達成するのに十分 高い相互コンダクタンスを伴う装置を製造するためには、チャネル長は１．５μ ｍ未満でかなり短縮されなければならない。０．８μｍチャネル長デバイスの場 合、必要とされる接合の深さは、０．８μｍの１／５、または約０．１５μｍ（ １５００Å）である。伝統 的なシリコン・オン・サファイア（ＳＯＳ）技術を用いて絶縁性基板上にそのよ うな装置を作製すると、許容できないほど高い接合容量が生ずる。この効果は、 ０．１５μｍの接合底部壁の深さが、Ｓｉ膜とサファイア絶縁体との間の界面の ０．４μｍの深さよりはるかに浅いために生ずる。ゆえに底部壁容量は絶縁体と の接触によって低減され得ない。（注：ここで用いられているように、伝統的な または従来的なＳＯＳは、サファイアウェハ上の４００ないし８００ナノメータ ［つまり、４，０００Åないし８，０００Å］の厚みのシリコン膜として定義さ れる。この膜厚は約１〜１．５ミクロンの最小限のチャネル長を有するトランジ スタを支持することができる。加えて、伝統的または従来的なＳＯＳは、高レベ ルの結晶欠陥を有し、完全には空乏化されない。） バルクシリコンまたは従来的なＳＯＳにおいて装置が短く深いチャネルで構成 される場合、短いチャネル効果は出力コンダクタンスを深刻なほど劣化させる。 短く深いチャネル領域は、ドレインがソース付近のチャネルに対して有する制御 を増大させる。これは、しきい値をドレイン電圧およびチャネル長に伴って変化 させる。チャネルを遮断するゲートの能力はさらに劣化される。 高周波能動ＲＦ構成要素を構成するためにバルクＳｉにおいて制限があるだけ ではなく、単一チップにおける能動および受動のＲＦ構成要素の両方の集積にも 制限がある。 非絶縁基板におけるＲＦ能動構成要素の物理的な大きさは、Ｓｉまたはガリウム 砒素（ＧａＡｓ）デバイスの最上面上に組込まれるほど十分に小さいものであり 得る。残念ながら、下層の基板の導電性（典型的には１×１０15ｃｍ-3を超えて ドープされる）は、インダクタ等の受動構成要素に対して、約７００ＭＨｚを超 える周波数で、許容できないほど高い損失係数を生ずる。ＧａＡｓはバルクＳｉ よりもはるかに低い損失係数を生ずるが、最も良い結果を得るためには、オンチ ップインダクタまたは相互接続を集積するのに絶縁基板が用いられなければなら ない。 アナログ素子 複雑な論理システムを同じ非絶縁シリコン基板上に伴って、高精度アナログ− デジタル変換器（ＡＤＣ）およびデジタル−アナログ変換器（ＤＡＣ）等の精密 アナログ構成要素を集積することに関連する数多くの問題があることは一般的に 認識されている。非絶縁基板は、論理における変位電流の結果として論理／外部 −バスインタフェースで高い論理ノイズ電圧を運ぶ。サファイア等の絶縁基板は 、高度に集積されたシステムにおけるデジタル論理、ランダムアクセスメモリ（ ＲＡＭ）およびＩ／Ｏにより生ずる基板ノイズからアナログ構成要素を分離する ことを必要とされる。 しかしながら、絶縁性基板上におけるアナログ回路の作製は、ＮチャネルＭＯ Ｓデバイスにおいて生ずる問題によ って厳しく制限される。従来的なＳＯＳ技術において作製されるＮチャネルＭＯ Ｓデバイスは、「キンク現象」として公知の制限を受ける。 キンク現象は、導電チャネル下の浮動する、空乏化されない領域に関連し、ド レイン衝突イオン化電流から生ずる正孔の結果である。これらの正孔は、ソース 方向へ伝搬し、ゲート下の基板の空乏化されない部分を充電する。Ｎチャネルデ バイスの場合、基板領域は正に充電し、結果として生ずるソース−ボディ電圧変 化はトランジスタにおいて電流を増大させる。この余剰電流はトランジスタの動 作を歪ませて、装置に、ゲートコントロール電流に比例しない量の電流を通過さ せる。この予想できない非線形動作はデバイスをアナログ回路設計に対して好適 でないものにする。 たとえば、アナログ回路設計者は、回路設計において自らを補助するために、 曲線族と呼ばれる曲線の組を通常は用いる。これらの曲線は、所与のゲート対ソ ース電圧（ＶGS）から生ずる、所与のドレイン対ソース電圧（ＶDS）でのドレイ ン対ソース電流（ＩDS）を決定する。この曲線はある点の後の電流の飽和を示し 、それは、１つが各ゲート電圧に対応するドレイン電流曲線族をもたらす。理想 的な行動においては、ドレイン電流はＶDSATと呼ばれる一定のドレイン電圧また は飽和電圧上で飽和する（または増大するのを停止する）。しかしながら、伝統 的なＳＯＳ基板上に作製される装置のように、キンク現象がある場合には、 ドレイン電圧における増加は一定の値で有意な衝突イオン化を生じ、ドレイン電 流はドレイン電圧のかなりの非線形関数として増大する。 線形プリアンプ等の、精密アナログ構成要素のために必要とされる線形構成要 素の構成において、キンク現象は除去されなければならない。もしそうしなけれ ば、高い度合の非線形性がそれらの転送機能に現れる。さらに、電流の増大は出 力コンダクタンスの低減を引起こし、ゆえにデバイス利得における減少を引起こ す。 バルクＳｉ、ＳＯＩ、および従来的なＳＯＳにおけるアナログ構成要素に対す る別の大きな制限はソースボディ効果である。ソースボディ効果はこれらの技術 において周知の問題である。集積回路（ＩＣ）業界は、ソースボディ効果の存在 下で機能するようトランジスタを形成しようとして大量の資源を費やしている。 ソースボディ効果は、ソースが基板またはボディ電位に保持されていないと生 ずる。ソース電位において増加があるとき、ソース電流が一定に保持されている のであれば装置のソース端において表面電位の増加があるはずである。残念なが ら、表面電位における増加はチャネル下により深い空乏領域を作り出す。増大し た空乏電荷は、ゲート酸化物容量にかかる、総電荷により誘起される電圧降下に 対して、移動チャネル電荷と競合する。この効果は、固定された空乏電荷におけ る増大により引起こされるしきい値電圧 の増大と同じである。 ゲートがバルクＳｉ、ＳＯＩ、または伝統的なＳＯＳにおける典型的なアナロ グ伝達ゲートに対してオンであり、かつアナログソース入力が供給電圧間におい て約半分の電圧範囲にあるとき、ＰＭＯＳおよびＮＭＯＳデバイスの両方のソー スボディ電圧は「オン抵抗」を増大することにおいて重要な役割を演ずる。２． ５ボルトの正の供給電圧と、２．５ボルトの負の供給電圧と、０ボルトに近い入 力ソースとを伴う例を考えられたい。ＮまたはＰトランジスタに対する２．５ボ ルトのソースボディ電圧は、典型的なプロセスにおいてほぼ１ボルトの量のしき い値電圧の増大につながる。「オン抵抗」は、しきい値を超える、または「ゲー トドライブ」として公知である、ゲート電圧に反比例する。デバイスしきい値が ソースボディ電圧に対し０．７ボルトに１．０ボルトを加えたものであるとき、 ５ボルトのゲート供給電圧は１ボルト未満のゲートドライブを生ずる。 論理素子 ＧａＡｓおよびバイポーラ等の技術は多くの望ましい無線周波特性を提供する 。しかしながら、大量の論理が必要とされると、高い電力消費が生ずる。 相補形ＭＯＳ（ＣＭＯＳ）は任意の一般的な技術のうちで最も低い論理電力を 消費するが、ＮＭＯＳデバイスと比較するとＰＭＯＳデバイスの低性能によって 速度と電力とにおいて厳しく制限される。ＰＭＯＳチャネル幅はＮＭＯ Ｓチャネル幅よりも有意に大きくなければならない。しかしながら、ＰＭＯＳチ ャネル幅がＮＭＯＳチャネル幅に匹敵するほど減少されることができれば、ＣＭ ＯＳ論理回路は論理回路に取って多くの有意な利点を呈するであろう。 ＣＭＯＳプロセスで作製されるバルクＳｉ ＰＭＯＳデバイスに関連する問題 の１つは、不十分な相互コンダクタンス特性である。この欠点はいくつかの理由 から存在する。正孔移動度は電子移動度よりも低いため、ＰＭＯＳ移動度は低い 。加えて、ＣＭＯＳプロセスは、適当なデバイスしきい値を達成するのに必要な Ｎ形およびＰ形ドーパントの総量による散乱を含む。さらに、速いクロック速度 を維持するのに十分な駆動電流を与えるために、ＰＭＯＳチャネル長はＮＭＯＳ チャネル長よりも有意に大きくされなければならない。この結果、ＰＭＯＳデバ イスはＣＭＯＳゲートにより与えられる容量性入力負荷を実質的に増大させて、 高い動作電圧および電力要件を生じさせる。より狭いＰＭＯＳデバイスの結果、 論理素子容量性負荷が低減され得るならば、余剰の速度は同じ速度で動作する、 より狭いＮおよびＰデバイスと引換えられ得るが、費やされるシリコン領域はよ り少ない。シリコン領域が少なければ、その結果、製造コストは低減される。 バルクＳｉおよび従来的なＳＯＳにおける論理素子のための幅の広いＮＭＯＳ およびＰＭＯＳチャネルをもたらす別の要因は、アナログ構成要素について上の セクションで 記載したソースボディ効果である。 バルクＳｉにおける第２の重要な論理電力の制限は、線形サブシステムが負の 基板バイアスを要する状態で論理サブシステムがＣＭＯＳチップ上で作動されな ければならないときに必要な増大した論理供給電圧から生ずる。論理電力削減の 目的の一部は、論理供給電圧を増大させることにおける基板バイアスの効果の除 去である。 線形サブシステムが接地より上および下の電圧範囲で動作するためには、集積 回路の基板電圧が接地より３ないし５ボルト下の範囲でバイアスされることがし ばしば必要とされる。速度を維持しながら、周知のソースボディしきい値電圧の 増大を克服するために、負の基板バイアスは論理電力供給電圧の増大を要する。 そのような増大は、負の基板バイアスで動作するＮチャネルデバイスから生ずる 。 速度の増大が所望されるとき、バルクＳｉ技術においては、より高い供給電圧 が負の基板バイアスで用いられなければならない。供給電圧が大きなファクタに よって減少し得るならば、動的電力は正比例で減少するだろう。論理電力は動的 電流および電圧の積により占められるため、電力は電圧減少の二乗として減少し 得る。しかしながら、バルクＳｉにおいては、負の基板バイアスで電圧を下げか つ速度を維持するのは非常に困難である。 伝統的なＳＯＳ ＭＯＳデバイスに伴う別の問題は、１．５μｍを超えるチャ ネル長に対する制限である。デジタル システムの電力はチャネル長に強く関連するため、これらの比較的長いチャネル 長は単一チップアーキテクチャのワイヤレス通信システムのデジタルサブシステ ムに対して過剰なほど高い電力要件をもたらす。 他の問題が、ＰＭＯＳ論理素子のためのバルクＳｉにおいて、ソースおよびド レインドープ要件に関連して存在する。所定温度でのシリコンにおけるボロンの 拡散性は、ＮチャネルＭＯＳトランジスタソースおよびドレイン拡散のために選 択されるドーパントである砒素よりもはるかに高い。バルクＣＭＯＳプロセスに おいてソースおよびドレイン「コンタクトスパイク」を防止するほど十分な深さ にまで砒素を拡散させるために、高い温度および時間の組合せが必要とされる。 砒素が十分に拡散されなければ、コンタクトがスパイクまたは接合の底部壁を垂 直に貫通する。そこで、拡散の、基板への短絡が生ずる。 サブミクロンのバルクＳｉ技術において、砒素拡散のための高い時間／温度の 組合せは、ＰＭＯＳデバイスに対して過剰なほどの深いボロン拡散を生じさせる 。コンタクトスパイクを除去するために必要な時間−温度の積は、ボロンソース およびドレインの、ＰＭＯＳチャネルへの横方向の拡散を引起こす。この作用を 補償するために、ＰＭＯＳトランジスタのゲート長はＮＭＯＳゲート長よりも約 ０．１μｍ大きく引かれなければならない。時間−温度の積が下がれば、横方向 の拡散はより小さく生じ、それによって、 ＰＭＯＳチャネル長はＮＭＯＳデバイスと同じ長さまたはそれより短く引かれる 。ＮＭＯＳチャネル長と等しいかまたはそれより短いＰＭＯＳ電気チャネル長を 作り出す一方で、論理回路にとって許容可能な出力コンダクタンス値を維持する 能力を有することができれば、現在の技術に対する大きな改善となるであろう。 最後に、従来的な論理におけるゲート−ドレインおよびゲート−ドレイン寄生 オーバラップ容量の効果は、線形回路において「ミラー効果」として広く知られ るものによって向上させられる。この結果、インバータ出力が急速な電圧遷移を なすにつれ、ミラー効果によって増大された寄生オーバラップ容量を充電するこ とにおいて、ＣＭＯＳインバータを駆動する論理素子からのわずかならぬ量の電 流が消費される。ここでも、ＰＭＯＳゲート長が論理インバータにおけるＮＭＯ Ｓゲート長とほぼ同じ寸法にまで短くされ、減少した横方向拡散がより少ないオ ーバラップ容量を生じさせれは、バルクＳｉまたは従来的なＳＯＳ ＣＭＯＳプ ロセスにおいて同じ特徴サイズで製造されるインバータと比較して、速度はほぼ ２のファクタだけ増大する。 メモリ素子 典型的なメモリチップを含む主要なメモリ素子は、デコーダ、ドライバ、メモ リセル、およびセンスアンプを含む。メモリ電力は、セルパストランジスタを充 分に駆動するのに必要なワード線電圧によって占められる。これはスタテ ィックおよびダイナミックランダムアクセスメモリ（ＳＲＡＭおよびＤＲＡＭ） の両方に言えることである。 ＧａＡｓおよびバイポーラ技術は大量のメモリに対しては好適ではない。これ らの技術は、単一チップのワイヤレス通信システムに必要な量のメモリを、サイ ズと電力との両方の点において集積することはできない。 高い電力消費と、読出／書込切換電流と、基板を通って精密アナログ構成要素 に導入されるノイズとは、バルクＳｉ ＣＭＯＳ技術における大きな制限である 。１つの大きな、ノイズ電流発生源は、ワード線を充電するのに必要な電流であ る。この電流の大部分は、パスゲート容量を充電することから生じる変位電流で ある。 バルクＳｉにおいて電力消散および高いノイズ電流発生を改善するためには、 ワード線電流は低減されなければならない。パスゲート容量に加えて、ワード線 電流をもたらす数多くの源がある。１つのそのような源は、ワード線から基板へ の相互接続容量である。 相互接続容量はＳＯＩプロセスにおいて低減される。しかしながら、前に述べ たデバイス長における１．５μｍの制限の結果、ＳＯＩプロセスは高いパスゲー ト容量を受ける。相互接続容量は典型的には総ワード線容量の１０％未満である ため、それを低減させることにおける恩恵はおそらくわずか５％の大きさである 。しかしながら、ＳＯＩ技術の利用を実用的なものにすることからは、より大き な恩 恵がある。この恩恵は、導電性基板を通して結合するワード線および関連のパス トランジスタ動的電流から、感度の良いアナログ回路への電圧ノイズの結合を除 去することからもたらされる。 ワード線電流の第２の源は、「オフ」パストランジスタの容量性負荷である。 任意のＳＲＡＭセルにおいて、ワード線に接続されるパストランジスタの半分は オンにはならず、ゆえに導電チャネルは形成されない。遠距離通信システムデジ タルフィルタにおける係数ＲＡＭのために用いられるようなＤＲＡＭセルにおい ては、係数における多数のデジタル１は、かなりのパストランジスタがオンにさ れないという結果をもたらす。バルクＳｉ ＣＭＯＳ ＤＲＡＭまたはＳＲＡＭ における「オフ」パストランジスタのゲートを駆動するのに必要な電荷は、トラ ンジスタをしきい値電圧に駆動するのに必要な電荷よりも高い。必要とされる総 電荷は、ゲート電圧が、下の導電基板における空乏層電荷を、ゲート電圧振幅の 全範囲を超えて押し出すことから生ずる。この種の電荷押し出しは、「深い空乏 」として広く知られている。 ワード線電流の第３の源は、「オン」パストランジスタのゲート容量を充電す ることから生じる。ゲート容量は所定の速度を達成するのに必要なデバイス幅の 結果である。ビット線容量が大きく低減され得るならば、パストランジスタのデ バイス幅もそうなり得る。パストランジスタのサ イズ低減はしたがって、全体的なメモリ動作電流における減少につながり得る。 ワード線電流への別の強力な一因は、パストランジスタにおいてソースボディ 効果を克服するためにワード線ドライバによって必要とされる供給電圧である。 バルクＳｉおよび従来的なＳＯＳにおいて必要なこの高い供給電圧は、メモリを 作動させるのに必要な電力を大きく増大させる。メモリにおいてワード線を作動 させるのに必要な電力は、ドライバ供給電圧と変位電流との積によって占められ る。この電流は、所与のクロック周波数で、ドライバ供給電圧に比例する。電力 は電流と供給電圧との積であるため、ワード線駆動電力は供給電圧の二乗として 低減され得る。 さらに、もし低減されるならばパストランジスタサイズおよびビット線充電電 流の低減を助ける、ビット線容量の一因となるいくつかの源がある。その源には 、パストランジスタゲートからソースおよびドレインへの寄生オーバラップ容量 と、ビット線上の拡散の寄生接合容量と、ビット線自体の相互接続容量とが含ま れる。 ビット線電流の大きな源は、センスアンプにおいて必要とされる電圧振幅を送 るために必要とされる電荷である。電圧振幅は、要求される時間間隔内で曖昧で ないセンスアンプ結果に達するためにビット線上においてどれだけの駆動電流が 必要とされるかを決定する。センスアンプオフセット電圧を減少させることによ って、必要とされる電圧振 幅は減少する。ビット線電流は、大型の高速メモリにおける全体的なメモリ電力 要件につながる大きな要因である。 この電荷は、大きくはセル領域によって決定される。バルクＳｉデバイスにお いて大型セル領域をもたらす要因がいくつかある。たとえば、セルまたはセルア レイ領域の一部を基板タイおよび「ウェルタイ」に割当てる必要性がある。Ｎお よびＰデバイスの下にあるＮおよびＰ拡散の両方における電圧を安定化させるた めに、両方のタイがすべてのセル、またはいくつかの例においては第４のセルご とに必要とされる。ウエル構造に対する要求は、バルクＳｉにおけるＳＲＡＭセ ル領域を制限する別の要因、つまり加えられたウエル寸法に対応するためにＮチ ャネル−Ｐチャネル間隔を増大させる必要性を生ずる。 さらに、ＤＲＡＭにおける制限されるセルのサイズをもたらす大きなもののひ とつは、アルファ粒子トラックの電荷の集まりから生ずるアップセットを克服す るのに十分な信号電荷を維持するという要件である。絶縁基板では、基板におけ る粒子トラックの部分からの電荷の集まりは除去される。垂直トラックの電荷の 集まりは、ゆえに、「ファンネリング」等の周知の現象によっては増大され得な い。バルクＳｉにおいて、このプロセスは、空乏領域下のフィールドを歪め、バ ルクＳｉ ＭＯＳ基板内において深くアルファトラック電荷を集める結果となる 。 発明の概要 先に説明されたＳＯＳ膜およびその中に製造されたトランジスタの制限を克服 するために、この発明は、サファイア上に実質的に純粋なシリコン膜を作る製造 プロセスを含む。実質的に純粋なシリコン膜は、最初に、シリコン膜内にまたは 頂部もしくは底部界面のいずれかで、実質的にドーパント原子または電気的に活 性の状態を有さないものとして定義される。実質的に電気的に活性の状態がない というのは、約２×１０11ｃｍ-2ないし５×１０11ｃｍ-2である電気的に活性の 状態の面積密度として定義される。この発明は、サファイア基板上にエピタキシ ャルに堆積されたシリコン膜から開始する。サファイア基板からシリコン膜へア ルミニウム外方拡散を引き起こさないで結晶欠陥および電気的に活性の状態を除 去するために、イオン注入、固相再成長、およびアニールが行なわれる。 イオン注入種、ドーズ量、およびエネルギは、シリコン膜の厚さに対して特定 される。基板およびシリコン膜の温度は、イオン注入ステップの間、制御され、 適切な非晶質化を制御し、かつイオン注入で誘起された熱効果によってシリコン 内に何の状態も導入されないかまたは何の状態も残されないのを確実にする。固 相再成長処理後の間、いくつかのアニール条件が維持される。具体的には、非酸 化条件におけるアニールが９５０℃未満の温度で行なわれる。その温度を超える と、電気的に活性の状態がシリコン膜に導入され得ることがわかっている。 この発明に従って、構造全体にわたって電気的に活性の状態が実質的にない、 サファイア基板上の真性シリコン膜である（すなわちドーパント原子を含まない ）開始材料構造を説明する。この発明は、そのような構造をどのように製造する か、およびデバイス製造プロセス全体にわたってその特性をどのように維持する かを説明する。 この発明はさらに、実質的に純粋なシリコン・オン・サファイア材料に製造さ れた完全デプリション形トランジスタを説明する。ＭＯＳＦＥＴ動作の間、コン トロールゲート下で空乏領域が形成される。この発明において、空乏領域は、シ リコン膜全体にわたって延び、導電チャネルが反転する前にシリコン−サファイ ア界面に達する。これは完全デプリション形トランジスタと呼ばれる。完全デプ リション動作は以下の所望の効果を有する。すなわち、減少したキャリア散乱に 起因する高性能デバイス、固有に厳しいしきい値電圧制御、埋込チャネル動作の 除去、ソース−ボディ効果の実質的な除去、寄生効果の減少または除去に起因す るモデル化の簡単さ、デバイスおよびプロセスの簡単さ、低い横方向電界、より 小さいデバイス寸法および動作電圧へのスケーリングの容易さ、ならびにＮおよ びＰチャネルＭＯＳＦＥＴの固有に対称的なしきい値電圧（すなわち｜Ｖtn｜＝ ｜Ｖtp｜）のオプションを有する。これらの利点は主として、チャネル領域内の 実質的にすべての寄生電荷の除去、および完全デプリション動作から生じる。 この発明はさらに、集積回路製造プロセスの終わりにＭＯＳＦＥＴのチャネル 領域で確実にこれらの特性を維持するプロセスの説明を含む。したがって、この 発明は、導電チャネル内の寄生電荷が最小である、サファイア基板上のシリコン 膜で完全デプリション形トランジスタ動作をもたらす、材料、プロセス、および 構造を含む。 この発明は、サファイア材料上の実質的に純粋なシリコン膜を用いて、シング ルチップ上にワイヤレス通信システムを製造する。ワイヤレス通信システムチッ プは、これまでのところシングルチップ上に成功して実現されていない、さまざ まなタイプの回路を含む。具体的には、この発明のワイヤレス通信システムは、 シングルチップ上でアナログおよびＲＦ回路とともにデジタル計算能力（論理お よびメモリ）を組合せる。このチップは、バッテリ電力の動作に適している低電 力消費を有し、低雑音特性を有し、費用の割に効果が高い態様で大量生産できる 。 超薄膜シリコン・オン・サファイアに製造された無線周波回路を説明する。こ れらのＲＦ回路は、能動および受動素子の両方を含み、能動素子の利得帯域幅積 は１０ＧＨｚのオーダである。 この発明はまた、超薄膜シリコン・オン・サファイアに製造されたアナログデ バイスを含む。そのようなアナログデバイスは、実質的にキンク現象を示さず、 実質的にソース−ボディ効果を示さない。 この発明に従って製造されたＣＭＯＳ論理回路は、ＰＭＯＳのゲート長さがＮ ＭＯＳのゲート長さとほぼ同じであるＣＭＯＳ回路を設ける。したがって、論理 インバータにおいて、減少した横方向拡散がより少ないオーバラップキャパシタ ンスを生じ、それにより、バルクＳｉまたは従来のＳＯＳ ＣＭＯＳプロセスに おいて同じ特徴の大きさで製造されたインバータと比較して、ほぼ２のファクタ だけあ速度を増す。 １つの実施例において、この発明は、サファイア基板上に真性シリコン層を有 するシリコン・オン・サファイアウェハを製造する方法を開示する。この方法は 、サファイア基板の表面上にシリコンの層をエピタキシャルに堆積するステップ と、注入されたイオンが、シリコン層内で、実質的にサファイア基板の表面から シリコン層内へ延びる埋込非晶質領域を形成するような条件下で、所与のイオン 種をシリコン層に注入し、したがって、埋込非晶質領域を覆う単結晶シリコンの 表面層を残すステップと、イオン注入ステップの間、シリコン層全体にわたって 実質的に一定の予め定められた温度以下でシリコン層を保持するステップと、ウ ェハをアニールし、単結晶シリコンの表面層を結晶化種として用いて、埋込非晶 質領域の固相エピタキシャル再成長を誘起するステップとを含む。 さらなる実施例において、注入ステップはさらに、シリコンの埋込領域を非晶 質化するのに十分である下限と基板 から発生した汚染物質をシリコン層に放出するには不十分である上限とを有する エネルギおよび強度値の範囲内から、注入するイオンのエネルギおよび強度を選 択するステップを含む。 この方法の別の実施例は、非酸化環境において約９５０℃以下で高温アニール シーケンスを行ない、それにより、バンドギャップまたは界面状態を導入せずに シリコン層内の残りの欠陥を除去するステップをさらに含む。さらに、非酸化環 境において高温アニールシーケンスを行ない、バンドギャップまたは界面状態を 導入せずにシリコン層内の残りの欠陥を除去するステップは、高温アニールの温 度を約９００℃から約９５０℃までの範囲内、好ましくは９００℃への温度上昇 であるように選択するステップをさらに含む。 さらに別の実施例において、この方法は、酸化環境において１０００℃への上 昇を続け、１０００℃でシリコン層の部分を酸化し、それにより、サファイア基 板と酸化された層との間にはさまれる真性シリコンの薄い層を残すステップと、 酸化された層をエッチング除去するステップとをさらに含む。さらに、この方法 は、サファイア基板上のシリコン層を、約５０ｎｍから約１１０ｎｍまでの範囲 内、好ましくは１１０ｎｍの厚さまで薄くするように、酸化およびエッチングス テップを制御するステップをさらに含んでもよい。 別の実施例において、シリコンの非晶質化の間、予め定められた温度以下でシ リコン層を保持するステップは、予め定められた温度を室温とほぼ等しいように 選択するステップをさらに含み得る。代わりに、予め定められた温度以下でシリ コン層を保持するステップは、予め定められた温度を摂氏ゼロ度（０℃）にほぼ 等しいように選択するステップをさらに含む。 別の実施例において、ウェハをアニールし、埋込非晶質領域の固相エピタキシ ャル再成長を誘起するステップは、アニールステップの温度を約５００℃から約 ６００℃までの範囲内であるように選択するステップをさらに含む。 さらなる実施例において、所与のイオン種をシリコン層へ注入する非晶質化ス テップは、シリコンを所与のイオン種として選択するステップと、シリコンの埋 込領域を非晶質化するのに十分である下限と基板から発生した汚染物質をシリコ ン層へ放出するには不十分である上限とを有するエネルギおよび総ドーズ量値の 範囲内から、シリコンイオンのエネルギおよび総ドーズ量を選択するステップと をさらに含む。さらに、シリコンイオンのエネルギを選択するステップは、シリ コンイオンのエネルギを約１８５ｋｅＶから約２００ｋｅＶまでの範囲内である ように選択するステップをさらに含む。さらに、シリコンイオンの総ドーズ量を 選択するステップは、シリコンイオンの強度を約５×１０14ｃｍ-2から約７×１ ０14ｃｍ-2までの範囲内である ように選択するステップをさらに含む。 この方法のさらに別の実施例において、イオン注入ステップの間、シリコン層 全体にわたって実質的に一定である予め定められた温度以下でシリコン層を保持 するステップは、上にシリコン層が堆積されていないサファイア基板の表面に冷 却されたガスを充満させるステップをさらに含む。 この方法の１つの実施例において、サファイア基板の表面上にシリコン層をエ ピタキシャルに堆積するステップは、約２５０ｎｍから約２７０ｎｍまでの範囲 内の厚さを有するシリコン層を生じるように堆積を制御するステップをさらに含 む。 この発明はまた、第１の表面を有するサファイア基板と、サファイア基板の第 １の表面上に堆積された、実質的に結晶欠陥および電荷状態かないシリコン層と を含むデバイスとして具体化される。好ましくは、シリコン層は約１１０ｎｍ未 満の予め定められた厚さである。さらに、シリコン層は、約２×１０11ｃｍ-2よ り小さい範囲から５×１０11ｃｍ-2より小さい範囲の電気的に活性状態の面積密 度を有する。 この発明はまた、シリコン層が約１１０ｎｍ未満の厚さでありかつ約２×１０11 ｃｍ-2より小さい範囲から５×１０11ｃｍ-2より小さい範囲の電気的に活性状 態の面積密度を有する、シリコン・オン・サファイアウェハとして具体化される ことができ、ウェハは、サファイア基板の表面上 にシリコン層をエピタキシャルに堆積するステップと、注入されたイオンが、シ リコン層内に、実質的にサファイア基板の表面からシリコン層の中へ延びる埋込 非晶質領域を形成するような条件下で、所与のイオン種をシリコン層へ注入し、 したがって、埋込非晶質領域を覆う単結晶シリコンの表面層を残すステップと、 イオン注入ステップの間、シリコン層全体にわたって実質的に一定である予め定 められた温度以下でシリコン層を保持するステップと、ウェハをアニールし、単 結晶シリコンの表面層を結晶化種として用いて埋込非晶質領域の固相エピタキシ ャル再成長を誘起するステップとを含むプロセスによって、製造される。 この発明の別の実施例は、サファイア基板と、サファイア基板上に堆積された シリコン層を含むＭＯＳＦＥＴであり、シリコン層はさらに、ソース領域と、ド レイン領域と、チャネル領域とを含み、チャネル領域は、約１１０ｎｍ未満の厚 さであり、約２×１０11ｃｍ-2より小さい範囲から５×１０11ｃｍ-2より小さい 範囲の電気的に活性の状態の面積密度を有し、そのため、完全に空乏化され得る 。さらに、ソース領域および／またはドレイン領域はドーパント原子をさらに含 み得る。 別のＭＯＳＦＥＴ実施例において、チャネル領域は、表面チャネル導通を誘起 するのに十分である下限とチャネル領域の完全な空乏化を妨げない上限とを有す る濃度のドーパント原子をさらに含む。 ＭＯＳＦＥＴ実施例は、チャネル領域に隣接したゲート誘電層と、ゲート誘電 層に隣接したゲート導電層とをさらに含み得る。さらに、ゲート導電層は、ゲー ト誘電層と接触したＮ+ポリシリコンをさらに含む。代わりに、ゲート導電層は 、ゲート誘電層と接触したＰ+ポリシリコンをさらに含む。いくつかの実施例に おいて、ゲート導電層は、４．５ｅＶから４．７ｅＶまでの範囲内の金属の仕事 関数を有する材料をさらに含む。たとえば、４．５ｅＶから４．７ｅＶまでの範 囲内の金属の仕事関数を有する材料は、Ｐ+ポリゲルマニウム、タングステン、 クロム、インジウム錫酸化物、および窒化チタンを含む材料のグループから選択 され得る。 この発明の別のＭＯＳＦＥＴ実施例は、ゲート誘電層と隣接しかつゲート導電 層と隣接したサイドウォールスペーサを含む。 ＭＯＳＦＥＴの発明の他の実施例は、軽濃度にドープされたソース領域および ／または軽濃度にドープされたドレイン領域を含み得る。 第１の主な実施例において、この発明は、絶縁基板と、約１０００Å未満の厚 さである、絶縁基板上に形成されたシリコン層と、シリコン層内に形成されたソ ース領域と、シリコン層内に形成されたドレイン領域と、シリコン層内でソース 領域とドレイン領域との間に形成されたチャネル領域と、チャネル領域に隣接し て位置決めされたゲートと を含むＭＯＳデバイスである。第１の主な実施例の第１の代替の実施例において 、絶縁基板はサファイアを含む。第１の主な実施例の第２の代替の実施例におい て、シリコン層は、約５×１０11ｃｍ-2未満の電気的に活性の状態の面積密度を 有する。第１の主な実施例の第３の代替の実施例において、チャネルは約０．８ μｍ未満の長さである。第１の主な実施例の第４の代替の実施例において、ソー ス領域およびドレイン領域は、約０．０６μｍ未満だけゲートと重なり合う。 第２の主な実施例において、この発明は、絶縁基板と、約１０００Å未満の厚 さである、絶縁基板上に形成されたシリコン層と、少なくとも１０ＧＨｚの利得 帯域幅積を有する、シリコン層に製造された能動デバイスと、絶縁基板上に形成 されたシリコン層に製造されかつ能動デバイスに接続され、ＲＦ回路を形成する 受動構成要素とを含むシングルチップ無線周波集積回路である。第２の主な実施 例の第１の代替の実施例において、絶縁基板はサファイアを含む。第２の主な実 施例の第２の代替の実施例において、シリコン層は、約５×１０11ｃｍ-2未満の 電気的に活性の状態の面積密度を有する。 第３の主な実施例において、この発明は、絶縁基板と、約１０００Å未満の厚 さである、絶縁基板上に形成されたシリコン層と、シリコン層に製造された論理 構成要素との組合せである。第３の主な実施例の第１の代替の実施例に おいて、絶縁基板はサファイアを含む。第３の主な実施例の第２の代替の実施例 において、シリコン層は、約５×１０11ｃｍ-2未満の電気的に活性の状態の面積 密度を有する。第３の主な実施例の第３の代替の実施例において、論理構成要素 は、ＮＡＮＤゲート、ＮＯＲゲート、および伝送ゲートを含むグループから選択 される。この実施例において、論理構成要素はＣＭＯＳ ＦＥＴトランジスタを 含み得る。 第４の主な実施例において、この発明は、絶縁基板と、約１０００Å未満の厚 さである、絶縁基板上に形成されたシリコン層と、シリコン層に製造されたＭＯ ＳＦＥＴを含む能動回路部分と、キャパシタ、インダクタ、および抵抗器を含む 、無線周波回路を形成する、絶縁基板上に形成されたシリコン層の酸化された層 上に製造されかつ能動デバイスに接続された受動回路部分とを含む無線周波回路 である。 第５の主な実施例において、この発明は、絶縁基板と、約１０００Å未満の厚 さである、絶縁基板上に形成されたシリコン層と、約１．３μｍ未満の幅および 約０．７μｍ未満の長さを有する、絶縁基板上に形成されたシリコン層に製造さ れた第１および第２のＰチャネルトランジスタと、約０．９μｍ未満の幅および 約０．８μｍ未満の長さを有する、絶縁基板上に形成されたシリコン層に製造さ れた第１のＮチャネルトランジスタと、約１．０μｍ未満の幅および約０．８μ ｍ未満の長さを有する、絶縁基板上に形成 されたシリコン層に製造された第２のＮチャネルトランジスタとを含むＮＡＮＤ ゲートである。 第６の主な実施例において、この発明は、絶縁基板と、約１０００Å未満の厚 さである、絶縁基板上に形成されたシリコン層と、約１．５μｍ未満の幅および 約０．７μｍ未満の長さを有する、絶縁基板上に形成されたシリコン層に製造さ れた第１および第２のＰＭＯＳトランジスタと、約１．０μｍ未満の幅および約 ０．８μｍ未満の長さを有する、絶縁基板上に形成されたシリコン層に製造され た第１および第２のＮＭＯＳトランジスタとを含むＮＯＲゲートである。 第７の主な実施例において、この発明は、絶縁基板と、約１０００Å未満の厚 さである、絶縁基板上に形成されたシリコン層と、絶縁基板上に形成されたシリ コン層に製造されたＮＭＯＳまたはＰＭＯＳトランジスタおよび抵抗器を含むＣ ＭＯＳメモリ回路とを含む電子メモリであり、ＮＭＯＳおよびＰＭＯＳトランジ スタは、基板から電気的に絶縁され、実質的にソース−ボディ効果を示さない。 第８の主な実施例において、この発明は、絶縁基板と、約１０００Å未満の厚 さである、絶縁基板上に形成されたシリコン層と、絶縁基板上に形成されたシリ コン層に製造された無線周波送信機／受信機回路と、絶縁基板上に形成されたシ リコン層に製造されたデジタル論理およびメモリを有するマイクロプロセッサと 、絶縁基板上に形成された シリコン層に製造された増幅器回路とを含むワイヤレス通信システムである。第 ８の主な実施例の第１の代替の実施例において、絶縁基板はサファイアを含む。 第８の主な実施例の第２の代替の実施例において、シリコン層は、約５×１０11 ｃｍ-2未満の電気的に活性の状態の面積密度を有する。 第９の主な実施例において、この発明は、絶縁基板と、約１０００Å未満の厚 さである、サファイア基板上に形成されたシリコン層と、電圧ＶSが印加される 、シリコン層内に形成されたソース領域と、電圧ＶDが印加される、シリコン層 内に形成されたドレイン領域と、シリコン層内でソース領域とドレイン領域との 間に形成されたチャネル領域と、チャネル領域に隣接して位置決めされたゲート とを含むＭＯＳデバイスであり、電圧ＶGがソース領域に印加され、ソースとド レインとの間を流れる電流ＩDSを制御する。第９の主な実施例の第１の代替の実 施例において、チャネルを介してソースからドレインへ流れる電流ＩDSは、ソー スとドレインとの間の電圧差ＶD−ＶS＝ＶDSの線形関数である。第９の主な実施 例の第２の代替の実施例において、チャネルは完全に空乏化される。 第１０の主な実施例において、この発明は、（ａ）電気的に絶縁性の基板上に 実質的に単結晶のシリコン層を形成するステップと、（ｂ）シリコン層にイオン を注入し、シリコン層の外側の部分を実質的に単結晶に保ちなから、基 板に隣接したシリコン層の内側の部分を非晶質化するステップと、（ｃ）シリコ ン層の温度を最初の値から上昇させることによって、不活性雰囲気内でシリコン 層をアニールし、外側の部分から内側の部分の固相エピタキシャル再成長を引き 起こすステップと、（ｄ）シリコン層の温度が第１の予め定められた値に達する と、不活性雰囲気を酸素雰囲気と置換え、シリコン層をその表面酸化のために酸 素雰囲気にさらし、その後、シリコン層の温度を第２の予め定められた値に上昇 させるステップとを含む半導体基板構造を製造する方法である。 第１１の主な実施例において、この発明は、電気的に絶縁性の基板と、基板上 に形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未満の電気 的に活性の状態の面積密度とを有する半導体シリコン層と、シリコン層に形成さ れた超小形電子デバイスとを含む超小形電子回路である。第１１の主な実施例の 第１の代替の実施例において、基板はサファイアを含む。第１１の主な実施例の 第２の代替の実施例において、デバイスは電界効果型トランジスタを含む。この 実施例では、トランジスタはまた、約０．８マイクロメートル未満のゲート長さ を有し得る。 第１２の主な実施例において、この発明は、電気的に絶縁性の基板と、基板上 に形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未満の電気 的に活性の状態の面積密度とを有する半導体シリコン層と、シリコン層 に形成され、約０．８マイクロメートル未満のゲート長さを有する無線周波電界 効果型トランジスタ素子とを含む、少なくとも約７００ＭＨｚの周波数で動作で きる無線周波（ＲＦ）電子回路である。第１２の主な実施例の第１の代替の実施 例において、回路内でトランジスタ素子と接続される少なくとも１つの受動電子 素子をさらに含む。この実施例において、少なくとも１つの受動電子素子は、イ ンダクタ、キャパシタ、および抵抗器のうちの少なくとも１つをさらに含む。 第１３の主な実施例において、この発明は、電気的に絶縁性の基板と、基板上 に形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未満の電気 的に活性の状態の面積密度とを有する半導体シリコン層と、シリコン層に形成さ れ、約０．８マイクロメートル未満のゲート長さを有するアナログ電界効果型ト ランジスタ素子とを含む、実質的に単調な利得特性および無視し得るキンク現象 を有するアナログ電子回路である。第１３の主な実施例の第１の代替の実施例に おいて、トランジスタ素子は伝送ゲートとして構成される。第１３の主な実施例 の第２の代替の実施例において、トランジスタ素子は、約３ミリボルト未満の活 性状態に起因するオフセット電圧のばらつきを制限するように選択される厚さを 有するゲート絶縁層を含む。 第１４の主な実施例において、この発明は、電気的に絶縁性の基板と、基板上 に形成され、約１１０ナノメートル 未満の厚さと約５×１０11ｃｍ-2未満の電気的に活性の状態の面積密度とを有す る半導体シリコン層と、シリコン層に形成されるデジタル電界効果型トランジス タ素子とを含むデジタル電子回路であり、デジタル電界効果型トランジスタ素子 は、Ｎ型ソースと、Ｎ型ドレインと、約０．８マイクロメートル未満のゲート長 さ、無視し得るソース−ボディ効果、および約１８０ｃｍ／ボルト−秒より高い 移動度を有するＰ型チャネルと、チャネルの上方に形成されたゲートとを含む。 第１５の主な実施例おいて、この発明は、電気的に絶縁性の基板と、基板上に 形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未満の電気的 に活性の状態の面積密度とを有する半導体シリコン層と、シリコン層に形成され 、約０．８マイクロメートル未満のゲート長さおよび無視し得るソース−ボディ 効果を有する電界効果型トランジスタメモリ素子とを含む電子メモリ回路である 。第１５の主な実施例の第１の代替の実施例において、メモリ素子は伝送ゲート として構成される。 第１６の主な実施例において、この発明は、電気的に絶縁性の基板と、基板上 に形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未満の電気 的に活性の状態の面積密度とを有する半導体シリコン層と、シリコン層に形成さ れ、少なくとも約７００ＭＨｚの周波数で動作できる無線周波回路素子と、シリ コン層に形成されたアナロ グ回路素子と、シリコン層に形成され、無線周波回路素子とアナログ回路素子と に作動的に接続されるデジタル回路素子とを含む集積回路である。第１６の主な 実施例の第１の代替の実施例において、無線周波回路素子、アナログ論理回路素 子、およびデジタル論理回路素子の各々は、約０．８マイクロメートル未満のゲ ート長さを有する電界効果型トランジスタを含む。第１６の主な実施例の第２の 代替の実施例は、シリコン層に形成されたメモリ回路素子をさらに含む。このメ モリ回路素子は、約０．８マイクロメートル未満のゲート長さを有する電界効果 型トランジスタをさらに含み得る。第１６の主な実施例の第３の代替の実施例に おいて、アナログ素子は、デジタル素子から基板を介して伝送される妨害が実質 的にない。 この発明のこれらの特性および他の特性は、次の好ましい実施例の詳細な説明 および添付の図面を参照すると明らかになるであろう。 図面の簡単な説明 図１Ａ〜図１Ｅは、エピタキシャルシリコン・オン・サファイアウェハを実質 的に純粋なシリコン・オン・サファイアウェハに変えるプロセスにおけるステッ プを示す。 図２Ａ〜図２Ｅは、ＭＯＳＦＥＴ、および実質的に純粋なシリコン・オン・サ ファイア材料においてＭＯＳＦＥＴを製造するのに用いられる製造プロセスステ ップを示す。ＮおよびＰ型トランジスタの両方のための断面図が示され る。これらの図は、メタライゼーションの第１のレベルを通したデバイスおよび プロセスを示す。 図３Ａ〜図３Ｃは、図２に示されるデバイスおよびプロセスに、ゲートサイド ウォールスペーサと、低濃度にドープされるドレイン（ＬＤＤ）と、自己整列シ リサイド（サリザイド）とを加えることを含む、この発明の実施例を示す。Ｎ型 およびＰ型トランジスタの両方に対して断面図が示される。これらの図はメタラ イゼーションの第１のレベルを通したデバイスおよびプロセスを示す。 図４Ａは、バルクシリコンにおいて製造される典型的なＭＯＳデバイスの断面 図を示す。 図４Ｂは、従来のシリコン・オン・サファイア、つまりサファイア基板上のシ リコンの４０００ないし６０００Åの厚みの層に作製される典型的なＭＯＳデバ イスの断面図を示す。 図４Ｃは、この発明の超薄膜シリコン・オン・サファイア、つまりサファイア 基板上の実質的に欠陥のないシリコンの約１０００Åの厚みの層に作製される典 型的なＭＯＳデバイスの断面図である。 図５Ａは、典型的な高周波無線増幅器段の電気的概略図を示す。 図５Ｂは、個別の構成要素を用いて絶縁基板上に作製される、図５ＡのＲＦ電 力増幅器段を示す。 図５Ｃは、この発明の単一の超薄膜シリコン・オン・サ ファイアチップ上に作製される、図５ＡのＲＦ電力増幅器段を示す。 図６Ａは、伝統的なＳＯＳデバイスに典型的なキンク現象を示す。 図６Ｂは、単純なプリアンプ回路を示す。 図７Ａは、Ｎチャネルバルクシリコントランジスタに典型的なドレイン電流対 ゲート電圧特性を示す。 図７Ｂは、この発明の超薄膜シリコン・オン・サファイアに作製される通常の Ｎチャネルトランジスタのドレイン電流対ゲート電圧特性を示す。 図７Ｃは、ＰチャネルバルクシリコンＰＭＯＳトランジスタに典型的なドレイ ン電流対ゲート電圧特性を示す。 図７Ｄは、この発明の超薄膜シリコン・オン・サファイアに作製される通常の Ｐチャネルトランジスタのドレイン電流対ゲート電圧特性を示す。 図７Ｅは、この発明の超薄膜シリコン・オン・サファイアに作製される真性Ｐ チャネルトランジスタのドレイン電流対ゲート電圧特性を示す。 図７Ｆは、この発明の超薄膜シリコン・オン・サファイアに作製される真性Ｎ チャネルトランジスタのドレイン電流対ゲート電圧特性を示す。 図８は、典型的なバルクシリコンアナログ伝達ゲート回路を示す。 図９Ａは、バルクＳｉ ＮチャネルＭＯＳトランジスタ のための１群のログＩ−Ｖプロットを示す。 図９Ｂは、この発明の超薄膜シリコン・オン・サファイアに作製されるＮチャ ネルＭＯＳトランジスタのためのログＩ−Ｖプロットを示す。 図１０は、トランジスタレベルの概略的フォーマットにおける、図３Ｃに示さ れるＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを示す 。 図１１は、ＷおよびＬ寸法を示す、ゲートＧとソースＳとドレインＤとを有す る典型的なトランジスタの等角図を示す。 図１２は、この発明に従って作製されるＮＡＮＤゲートを示す。 図１３は、この発明に従って作製されるＮＯＲゲートを示す。 図１４Ａは、典型的なバルクＳｉ ＣＭＯＳ ６トランジスタ（６−Ｔ）ＳＲ ＡＭセルのための概略図を示す。 図１４Ｂは、バルクＳｉ ＳＲＡＭセルのためのチップレイアウトを示す。 図１４Ｃは、この発明のＳＲＡＭセルの超薄膜シリコン・オン・サファイアの ためのチップレイアウトを示す。 図１５Ａは、さまざまな技術で製造されるチップを用いる携帯用セルラー電話 を示す。これらのチップは、サブシステム間の相互接続を設けるために、プリン ト板またはアルミナ基板上に実装され相互接続される。 図１５Ｂは、この発明の１つの単一の超薄膜シリコン・オン・サファイアチッ プにＲＦ構成要素とベースバンド構成要素とオーディオ構成要素とマイクロプロ セッサ構成要素とをすべて集積する、携帯用ワイヤレス通信システムを示す。 好ましい実施例の詳細な説明 シリコン・オン・サファイア基板およびデバイス 図面を参照してこの発明をこれより説明する。同じ参照番号は、図面中に示さ れる同じまたは同様の領域を示す。いくつかの図およびこの説明は例によるもの であり、この発明の範囲はそのような図または説明に限定されるものではないこ とが理解されるべきである。図２および図３全体に示されるように、ＮおよびＰ 型ＭＯＳＦＥＴの両方が同じサファイア基板上に同時に作製され得、それによっ て相補形ＭＯＳ（またはＣＭＯＳ）回路を含み得ることが理解される。 １つの実施例において、この発明は、シリコン膜が極端に低濃度の電荷状態を 含む、絶縁サファイア基板上の超薄膜真性シリコン膜と、それを作るためのプロ セスとの形態をとる。理想的には、真性シリコンは、シリコン膜内またはシリコ ンとサファイアとの間の界面のいずれにも、ドーパント原子または電気的活性状 態を含まない。すべての電荷状態およびドーパント原子の完全な除去は実行可能 ではないが、適用例により決定される許容範囲内でわずかな量 が許容可能である。たとえば、しきい値電圧がδボルトの正確さで設定される場 合、シリコン膜における総電荷は約δ／Ｃox未満であるはずであり、ここでＣox は単位面積当りのゲート酸化物容量である。他の許容範囲も同様に決定され得る 。アナログ回路およびメモリセンスアンプは、低い活性状態密度に対して最も精 密さを要求する要件を有する。例として、約２×１０ｃｍ-2未満の活性領域の面 積密度は、しきい値電圧において２００ｍＶ未満の量だけシフトを生ずる。ここ で、しきい値電圧シフトを評価するために、領域電荷密度は、単位電荷１．６× １０-19クーロンで乗算され、固有酸化物容量１９０×１０-9ファラドｃｍ-2で 除算される。同じく重要なのはこの要因におけるばらつきであり、というのもそ れは増幅器のオフセット電圧に影響するからである。このばらつきは、増幅器入 力ＭＯＳＦＥＴのゲート下の活性領域の総数の平方根でしきい値シフトを除算す ることによって評価される。選択された例では、ゲート領域が２０μｍ2のとき 、２×１０11ｃｍ-2の面積密度はオフセット電圧において約１ｍＶに等しいばら つき（標準偏差）を生ずる。このオフセットは、センスアンプに対して低いオフ セット電圧を与えるのに充分に小さい。他の適用例は、５×１０11ｃｍ-2までの 許容可能な総固定電荷を許容するだろう。 好ましい実施例において、図１Ａに示されるように、２７０ｎｍの厚みの真性 シリコン膜２２をサファイア基板１ ２上にエピタキシャル堆積によって堆積してシリコン・オン・サファイアウェハ １１を形成する。エピタキシャル堆積の後、シリコン膜２２はある濃度の双晶欠 陥１４および電気的活性状態１６を含む。シリコン膜２２の膜厚は、標準的なプ ロセスを用いてエピタキシャル堆積プロセス中に制御される。 図１Ｂを参照して、Ｓｉイオン２０の１８５ｋｅＶの光線が約６×１０14ｃｍ-2 のドーズ量でシリコン膜２２に注入されて、表面下の非晶質領域２２Ａを作り 出し、表面の単結晶質シリコン領域２２Ｓを残す。Ｓｉイオン２０の光線のエネ ルギおよびドーズ量は、非晶質領域２２Ａが、サファイア基板１２とＳｉ膜２２ との間に形成される界面１８から、Ｓｉ膜２２に、シリコン膜の所望の最終的な 膜厚よりも大きい厚みにまで延びるように選択される。この実施例では、非晶質 領域２２Ａは約２００ｎｍの厚みである。 ２７０ｎｍの厚みの真性シリコン膜２２における非晶質領域２２Ａは、シリコ ン膜２２を約０℃以下の一様な温度に保ちながら、６×１０14ｃｍ-2のドーズ量 で、１８５ｋｅＶのエネルギを有するＳｉイオン光線を用いる注入によって作ら れる。このプロセスはアルミニウム原子をサファイア基板１２からシリコン膜２ ２へ放出させることなく層２２Ａを一様に非晶質化させることがわかっている。 注入中に、冷却されたヒートシンク上に基板を置くことによって基板を冷却する ことを報告したものもいるが、注入中の シリコン膜２２の温度に特別な注意は払われてはおらず、シリコン膜の均一な冷 却の問題について充分に論じてもいない。 これまでの冷却技術は、サファイア基板１２を冷却されたヒートシンクと接触 させておくためのさまざまな技術を含む。サファイア基板とヒートシンクとの間 の接触は、サファイアとヒートシンクとの間に挿入されるサーマルペースト層の 使用、ヒートシンクとのより均一な接触を設けるためにサファイア上にインジウ ムの層を堆積すること、ヒートシンクとの接触を向上させるためにサファイア表 面を研磨すること等を含むさまざまな方法で達成された。しかしながら、これら の技術は他の問題を生じさせ、欠陥、ドーパントおよび電荷状態のないシリコン 膜を形成するには不充分であることがわかっている。これらの技術の共通の欠点 は、サファイアとヒートシンクとの間の熱接触がサファイア表面全体にわたって 均一であることを保証することが非常に困難であるという点である。非均一的な 接触は上層のシリコン膜２２内に非均一的な温度を生じさせ、それは部分的な自 己アニールのために均一に非晶質ではない非晶質層２２Ａを作りだす。シリコン 膜２２がより高い温度に保持される場合、ドーズ量および／またはエネルギは層 ２２Ａの非晶質化を保証するために増大されなければならない。シリコン膜２２ の温度があまりにも高い温度に維持されるかまたは全く制御されない場合には、 イオン注入は 基板温度を上昇させ、それによって、層２２Ａを非晶質化させるのに要する必要 なドーズ量および／またはエネルギを、アルミニウムがサファイア１２からシリ コン２２へ外方拡散するレベルにまで増大させる。この発明は、冷却されたガス で満たされたチャンバおよび／または冷却された支持構造でサファイアを冷却す ることと、シリコン膜２２が所定温度以下に確実に維持されるようにガスのガス 流量、圧力および／または温度とチャンバの後側の温度とを調整することとによ って、これらの欠点を克服する。上述のドーズ量およびエネルギの場合、基板１ ２はシリコン膜２２の表面を好ましくは約０℃未満の温度に維持する温度に冷却 される。これらの目的を達成するための１つの構成が図１Ｂに示される。 図１Ｂに示されるように、ＳＯＳウェハ１１は、たとえば支持構造１７とＳＯ Ｓウェハ１１との間にＯ形リング１９を置くことによってサファイア基板１２と 冷却された支持構造１７との間にチャンバ２１を作りだす態様で、支持構造１７ 上に位置される。冷却されたガスはチャンバ２１を通って循環して基板１２を冷 却する。ガスは基板１２のすべての領域と同じ熱接触を有するため、均一な冷却 が確保される。ガスは入口２３を通ってチャンバ２１に入り出口２５を通ってチ ャンバを出る。ガスは、熱を除去する冷却された支持構造１７に熱接触を与える 。加えて、支持構造１７は、冷却剤入口３１ａと冷却剤出口３１ｂとを有す るコイル２７によって冷却される、冷却された領域１７ａを有する。支持構造は 、冷却剤を入口３１ａから流れ込ませコイル２７を通して出口３１ｂから出すこ とによって冷却される。冷却剤流量および温度は、シリコン層２２が所定温度以 下に確実に維持されるように調整される。 シリコンイオン注入を通して非晶質領域２２Ａを作った後、ＳＯＳウェハ１１ は不活性雰囲気（たとえば窒素）の中で約５５０℃で熱アニールステップを受け て、単結晶質シリコン領域２２Ｓの表面から下方へ非晶質領域２２Ａを通って界 面１８へ固相エピタキシャル再成長を引き起こさせる。こうして、非晶質領域２ ２Ａは、図１Ｃにおいて２６で全般的に示される単一の結晶領域として再成長さ せられる。単結晶質シリコン領域２２Ｓから界面１８への再成長の方向は、図１ Ｃの矢印２５によって示される。再成長は約３０分で達成される。この固相エピ タキシャル再成長の完了で、アニール温度は不活性雰囲気（たとえば窒素）の中 で約３０分にわたって約９００℃にまで上昇させられ、約３０分間９００℃に保 たれて、残っている欠陥または状態を取除き、それによって、非晶質領域２２Ａ を、双晶１４およびバンドギャップ状態１６（図１Ａ）のない実質的に純粋な単 一の結晶領域２６（図１Ｃ）に変える。 図１Ｄに示されるように、約３６０ｎｍの厚みを有する二酸化シリコン領域３ ０が次いで、９００℃でのアニールの終わりで窒素を切るちょうど前にドライＯ2 を出すこと によって、単結晶質シリコン領域２２Ｓに成長させられる。温度は１０００℃ま で上昇させられ、そこで温度は安定化させられて、１０００℃のスチーム中で酸 化が行なわれる。ランプダウンの前に、ドライＯ2が出され、ランプダウン中は 出されたままにされる。二酸化シリコン領域３０は、シリコン膜２２の表面領域 ２２Ｓ（図１Ｃ）における残りの双晶１４およびバンドギャップ状態１６をすべ て消滅させるのに十分な厚みである。二酸化シリコン領域３０は、サファイア基 板１２に隣接する実質的に純粋なシリコン２８（つまり、欠陥およびバンドギャ ップ状態が実質的にない）の約１１０ｎｍの厚みの領域を残すのに十分な厚みで ある。 次に図１Ｅを参照すると、サファイア基板１２上に約１１０ｎｍの厚みの実質 的に純粋なシリコン膜２８を生じさせるために、二酸化シリコン膜３０は除去さ れる（エッチングされる）。したかって、図１Ｃを参照して、シリコン膜の上部 にある双晶１４および状態１６は、二酸化シリコン膜３０を形成してそれをエッ チングで除去することにより除去される。二酸化シリコン膜３０は、それがマス クまたは他の目的を果たし得る場合には、その除去を遅らせてもよい。さらに、 膜３０は、ストリッピングおよび第２の酸化が後に続く最初の酸化によって形成 されてもよく、それによって、サファイア基板２８上の約１１０ｎｍの厚みの実 質的に純粋なシリコン膜２８と、任意の所望される厚 みの二酸化シリコン膜３０とを生じさせてもよい。サファイア基板１２上の実質 的に純粋なシリコン膜２８はここでＭＯＳＦＥＴ作製のために適合される。 この発明の上述のプロセスは、わずかに１つの注入サイクルおよび２段階アニ ールサイクルを用いることによって、実質的に純粋な超薄膜シリコン膜２８を製 造し、プロセスのコストおよび複雑性を低減するという有利な点がある。 完全なデプリーション形のＭＯＳＦＥＴの設計および作製を、図２および図３ を参照して記載する。以下の記載される実施例のすべてにおいては、チャネル領 域におけるシリコンの純粋度を維持するために、ＭＯＳＦＥＴプロセスステップ のすべては約９５０℃未満の温度に好ましくは制限される。加えて、非酸化条件 で行なわれるすべてのアニールは、約９５０℃未満の温度で行なわれる。 １つのＭＯＳＦＥＴ実施例において、シリコン層２８における分離されたＮ形 およびＰ形領域の形成は、「シリコンの局所的酸化」（ＬＯＣＯＳ）としばしば 呼ばれるプロセスを用いて達成される。特に述べられなければ、以下に記載され るのと同じまたは機能的に同様な結果を達成する他の標準的な半導体プロセスス テップがあってもよいことが終始理解される。これらの代替物の置換えは、シリ コン層２８またはシリコン層２８に作製される任意の後の領域を約９５０℃を超 える温度に晒す、非酸化条件で行なわれるプロセスステップを生じさせない限り 、この発明の範囲 内にあると考えられる。たとえば、ＬＯＣＯＳプロセスを用いて、分離したＮ形 およびＰ形領域を形成する代わりに、代替的な分離技術が用いられてもよい。１ つのそのような代替プロセスは、シリコン層２８（図１Ｅ）を個別の島（「メサ 」と呼ばれることもある）にエッチングして、分離されたＮ形およびＰ形領域を 形成する。さらなる代替処理手順は、１９９８年、ニューヨーク（New York）、 マグロウ・ヒル(McGraw-Hill)により出版された、エス・エム・ツェ(S．M．Sze) 編の「ＶＬＳＩ・テクノロジー(VLSI Technology)」と題される書籍の第２版に 開示されており、それをここに引用により援用する。 次のプロセスステップの説明は、標準的なバルクＣＭＯＳプロセスステップを 補うことを意図するものである。各シリコン作製設備はそれ自体のバルクＣＭＯ Ｓプロセスにおいて十分に使用され試験されたそれ自体の好ましいプロセス方法 を有するということが当業者によって理解される。ゆえに、バルクシリコンＣＭ ＯＳプロセスの当業者がこの発明を実施できるようにするために、この発明の超 薄膜シリコン・オン・サファイアにおいて装置を処理するのに用いられる各プロ セス方法を説明する必要はない。たとえば、ゲート酸化物成長等の十分に理解さ れているステップにおいて、各洗浄または「酸化物洗浄」ステップを説明する必 要はなく、むしろ最終的な酸化物の目標膜厚を説明する方が有用である。このタ イプの情報は、この発明に典型的な ０．８μｍの超薄膜シリコン・オン・サファイアプロセスに対して与えられる。 図２Ａに示されるように、ＬＯＣＯＳプロセスを用いる分離されたＮ形および Ｐ形領域の形成は、図１Ｅに示されるシリコン・オン・サファイアウェハ１１の シリコン層２８の上に二酸化シリコン層３６とシリコン窒化物層３２とフォトレ ジスト層３３とを堆積することで始まる。標準的なマスクおよびエッチングプロ セスを用いて、図２Ｂに示されるように、二酸化シリコン層３６とシリコン窒化 物層３２とフォトレジスト層３３との個別の島（３６ｐ、３２ｐ、３３ｐ）およ び（３６ｎ、３２ｎ、３３ｎ）がシリコン層２８の表面に形成される。標準的な マスクおよびイオン注入技術を用いてシリコンＮ形領域２２ＮとシリコンＰ形領 域２２Ｐとを形成する。たとえば、図２Ｂに示されるように、シリコンＮ形領域 ２２Ｎは島（３６ｎ、３２ｎ、３３ｎ）の下層にあるシリコン層２８をリンでイ オン注入することによって形成され、シリコンＰ形領域２２Ｐは島（３６ｐ、３ ２ｐ、３３ｐ）の下層にあるシリコン層２８にボロンをイオン注入することによ って形成される。図２Ｃに示されるように、シリコンＮ形領域２２Ｎは二酸化シ リコン領域３４の成長によってシリコンＰ形領域２２Ｐから分離される。二酸化 シリコン領域３４は、図２Ｂに示されるウェハ２９を高温（約９５０℃未満）の 酸化周囲環境に導入することによって成長させられる。二酸化シリコン 分離領域３４は下方にサファイア基板１２へ延びる。ウェハ２９は酸化環境にあ るが、シリコン窒化物層３２がシリコン領域２２Ｎおよび２２Ｐを遮蔽し、それ よって、それらの領域を酸化させないようにする。分離領域３４を成長させた後 、シリコン窒化物層３２およびストレス緩和酸化物層３６はストリッピングによ り除去される。 図２Ｃは、相袖形ＭＯＳトランジスタのための、二酸化シリコン分離領域３４ により互いに十分に分離された領域２２Ｎおよび２２Ｐを示す。代替の分離技術 を用いてもよい。たとえば、シリコン層２８（図１Ｅ）をエッチングして個々の 島（しばしば「メサ」と呼ばれる）にしてもよい。このようにして、エッチング により二酸化シリコン領域３４を取り除くと、シリコンの島２２Ｎおよび２２Ｐ は個々の分離した島またはメサとなる。 ＭＯＳＦＥＴプロセスの次の段４１が図２Ｄに示される。段４１では、Ｎタイ プおよびＰタイプ領域２２Ｎおよび２２Ｐ（図２Ｃ）はさらに処理されて、自己 整合ソース４２Ｓおよび５２Ｓ、導電領域４４および５４、ならびに自己整合ド レイン４２Ｄおよび５２Ｄをそれぞれ形成する。さらに、ゲート絶縁層４０なら びにゲート導電層４８および５８がコントロールゲート構造を形成する。コント ロールゲート構造は、ゲート絶縁層４０の熱酸化を行ない、その後にＰチャネル に対する選択されたゲート導電層４８およびＮチャネルに対する選択されたゲー ト導電層５８を堆積 しパターニングすることにより形成される。静電気のため、ゲート長、すなわち ソース５２Ｓとドレイン５２Ｄとを分離する距離は、導電領域の厚みの約５−１ ０倍以上で維持されることが好ましい。たとえば、５００ｎｍのゲート長は、約 １００ｎｍよりも薄い、好ましくは５０ｎｍに近いシリコン膜内で形成されるべ きものである。 図２Ｄを参照して、自己整合ソースおよびドレイン４２Ｓ、４２Ｄ、５２Ｓお よび５２Ｄは、イオン注入または拡散により形成される。薄いシリコン膜のソー スおよびドレイン領域のドーピングはいくつかの制限を受ける。たとえば、イオ ン注入ドーピングはソース／ドレイン領域の厚み全体を非晶質にする可能性があ る。非晶質にされた膜はサファイア基板から適切に再結晶しないであろうし、抵 抗が大きくなるかもしれない。したがって、サファイア基板はドーパント原子に 対し拡散バリヤを形成するため、ソースおよびドレイン領域は拡散ドーピングに より形成されることが好ましい。ソース／ドレイン領域の拡散ドーピングは、注 入ドーピングを用いる従来のＭＯＳＦＥＴ設計に対する改良点を示し、拡散ドー ピングでは１つの拡散ステップで抵抗率の低い非常に薄い（すなわち浅い）ソー ス／ドレイン領域４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄを形成することができる 。 サファイア基板１２は効果的な拡散バリヤであるため、かつソースおよびドレ イン領域４２Ｓ、４２Ｄ、５２Ｓ、 ５２Ｄの深さはシリコン膜の厚みにより決まるため、浅いソースおよびドレイン 領域の形成は、従来のトランジスタプロセスのように拡散時間および温度により 制御されるのではなく、その構造により制御される。したがって、スケールダウ ンされた大きさに対して拡散ドーピングを利用することが可能である。拡散ドー ピングはイオン注入に対しいくつかの利点を有し、その利点は、ホストシリコン が損傷したりまたは非晶質領域に変化したりしないこと、このプロセスは本質的 に最も薄いシリコン膜にも対応できること、およびより高いドーピング濃度が達 成できることを含む。 コントロールゲート構造のしきい値電圧は、いわゆる金属の仕事関数に従いゲ ート導体材料を正しく選択することにより最初に決定される。もし必要であれば 、たとえば導電領域４４および５４へのイオン注入により適切なドーパント原子 を導電チャネルに導入してしきい値電圧がさらに調節される。この発明に従えば 、導電チャネル領域４４および５４にはしきい値調節のために（または以下に示 すように表面チャネル伝導を確実なものとするために）導入されるドーパント原 子以外、ドーパント原子は存在しない。この発明のＭＯＳＦＥＴ実施例において ドーパントがないことまたはドーパントの濃度が低いことは、かなりの濃度のド ーパント原子が種々の理由のために典型的に存在する（たとえば従来のトランジ スタの集積部分として、分離を 設けるため、カウンタドーピングの副産物として、など）、従来のＭＯＳＦＥＴ 設計に対する改良点を表わす。この発明に従い実質的に純粋なシリコン・オン・ サファイアにおいてＭＯＳＦＥＴを製造すると、（もしあるとしても）ドーパン ト原子の濃度は最小であり、したかって上記のように寄生電荷および関連する劣 化を排除する。 ゲート導電層４８および５８は多層構造であることが多い。この場合、しきい 値電圧は１次ゲート導電層すなわちゲート絶縁層４０にごく近接する層の特性に より決定する。１次ゲート導電層の上方にある導電層は、種々の理由により含ま れ、特に直列抵抗を減少させるために含まれる（例示として図３および以下の説 明を参照）。しかしながら、そのような２次ゲート導電層はトランジスタのしき い値電圧に影響しない。以下に述べる各ゲート材料は、その材料がゲート絶縁層 ４０と接触するときにはさまざまな応用がある。 ＮタイプＭＯＳＦＥＴおよびＰタイプＭＯＳＦＥＴにおいてさまざまな組合せ で用いられるＰ+およびＮ+ポリシリコンゲート材料は、ディジタルおよびアナロ グ回路、電圧基準回路およびメモリタイプ回路の設計および製造において有用で ある。Ｐ+ポリゲルマニウムは、ＮおよびＰタイプＭＯＳＦＥＴに対し対称的な しきい値電圧が望ましい、高性能ディジタル論理にふさわしい選択である。シリ コンのバンドギャップの中心で金属仕事関数（すなわちシリコ ンの電子の親和力＋バンドギャップの半分またはより特定的には４．５−４．７ ｅＶという金属仕事関数）を有する導電材料は結果としてＮおよびＰチャネルＭ ＯＳＦＥＴに対し対称的なしきい値電圧を生じる。こういった材料の例としては 、タングステン、クロム、インジウム錫酸化物、およびとりわけ窒化チタンがあ る。材料は、所望のしきい値電圧次第で、各トランジスタタイプ（領域４８およ び５８）に対して異なっても同じでもよい。材料の選択例および結果として生じ るしきい値電圧はおよそ以下のとおりであり、すなわち、 Ｎ+ポリシリコンゲート導体は結果としてＶtn＝ＯＶおよびＶtp＝−１Ｖを生じ 、 Ｐ+ポリシリコンゲート導体は結果としてＶtn＝＋１ＶおよびＶtp＝０Ｖを生じ 、 Ｐ+ポリゲルマニウム、タングステン、インジウム錫酸化物または窒化チタンゲ ート導体は結果としてＶtn＝＋１／２ＶおよびＶtp＝−１／２Ｖを生じる。ここ でＶtnおよびＶtpはそれぞれ、ＮおよびＰチャネルＭＯＳＦＥＴのしきい値電圧 である。 上記の説明および図２Ｄを参照すればわかるように、Ｎチャネルに対しては＋ １Ｖのしきい値電圧が所望され、Ｐチャネルに対しては−１Ｖが所望されれば、 領域４８はＰ+ポリシリコンであり、領域５８はＮ+ポリシリコンである可能性が ある（すなわち材料が異なる）。Ｎチャネルに 対し＋１／２Ｖ、Ｐチャネルに対し−１／２Ｖというしきい値電圧が所望されれ ば、領域４８および５８は、Ｐ+ポリゲルマニウム、タングステン、インジウム 錫酸化物または窒化チタン（すなわち同じ材料）である可能性がある。その他の 数多くの材料の選択が可能であり、したがってしきい値電圧の他の選択もまた可 能である。 ゲート誘電体材料４０が成長し、ゲート導電材料４８および５８は、チャネル 領域４４および５４への状態または固定電荷の導入を避けるプロセス条件を利用 して堆積される。特定的には、誘電体における界面状態または固定電荷の発生を 回避するように処理温度および雰囲気が選択される。したがって、前述のように 、処理温度はほぼ９５０℃を下回るように維持されねばならない。ゲート材料４ ８または５８としてＰ+ドープされた導体に対しては、ドーパント原子がゲート 導体４８および５８からゲート誘電絶縁層４０を通してシリコン膜４４および５ ４に拡散することを避けるように、処理温度、時間および雰囲気が選択されねば ならない。ゲート誘電絶縁層４０の一部としてシリコン窒化物といった拡散バリ ヤを利用してそういったドーパントの混入を防止することができる。 金属仕事関数のみを使用して（すなわちドーパント原子は伝導領域に導入され ない）しきい値電圧を設定することには、プロセスの変形または何らかのデバイ スパラメータから独立した正確かつ予測可能なしきい値電圧制御という 所望の効果がある。 ゲート絶縁層４０とシリコン膜４４および５４との間の界面で、シリコンチャ ネル４４および５４において伝導が生じるとき、表面チャネルトランジスタの行 動が発生する。いくつかの設計では、意図的に表面チャネル伝導を導入すること が望ましいかもしれない。これはごく少量のドーパント原子を実質的に純粋なシ リコンチャネル領域４４および５４に注入することにより行なわれてもよい。こ うすることによりしきい値電圧に大きく影響することなく表面チャネル伝導が生 じる。このようなデバイスはこの明細書中では「イントリンシック表面チャネル ＭＯＳＦＥＴ」として規定される。ホウ素、リンまたは砒素といったさらなるド ーパント原子をチャネル領域４４および５４に導入してさらにイントリンシック 表面チャネルＭＯＳＦＥＴのしきい値電圧を調節してもよい。しきい値電圧の調 節に必要な分よりも多くのドーパント原子を加えると、不純物の散乱およびしき い値電圧の変化の可能性といった、前述の何らかの逆効果をもたらすかもしれな い。しかしながら、この発明に従い形成されるデバイスは、表面チャネル伝導を 誘起し、しきい値電圧を設定するのに必要なドーパント原子のみを含む。したが って、従来のＭＯＳＦＥＴで見受けられるその他の寄生電荷は存在しない。この ようにしてこの発明は領域４４および５４におけるドーパント電荷を最小にし、 高濃度のドーパント電荷に関連する逆効果を最小と する。 最大量のドーパント電荷をチャネル領域４４および５４に導入することができ る。最大量を超えた場合、空乏領域はサファイア１２に到達しないであろうため 、完全に空乏化した動作を排除するだろう。最大ドーパント電荷は、チャネル領 域４４および５４におけるシリコン膜の厚み次第である。好ましい実施例では、 領域４４および５４の厚みはほぼ１００ｎｍであり、最大ドーパント密度はほぼ １×１０12ｃｍ-2である。 ＭＯＳＦＥＴ製造プロセスの次の段５１が図２Ｅに示される。この段では、絶 縁層６２および金属層６４は、配線デバイスのために所望のとおりに堆積および パターニングされる。特定的には、層間絶縁層６２が堆積およびパターニングさ れ、その次に金属導電配線層６４が堆積およびパターニングされる。必要であれ ばさらに絶縁層および金属導電層を加えてもよい（図示せず）。この時点で、従 来の多くのＭＯＳＦＥＴ製造プロセスのように金属がソースおよびドレイン領域 に拡散する機会がないという、この発明の利点が明らかになる。この発明では、 金属配線層６４の堆積およびパターニングの後、アニールステップが行なわれる 。このアニールステップは２つの重要な機能を果たす。すなわち、前の処理ステ ップの間に導入されているかもしれない状態および電荷を取り除くこと、および 異なる金属層をシンター処理して抵抗の低いコンタクトを形成するこ とである。従来の処理では、ソースおよびドレイン接合の深さは、金属がそこを 通り下にあるシリコン基板に拡散してトランジスタを破壊することがないことを 確実にするのに十分である。この発明では、ソースおよびドレイン領域４２Ｓ、 ４２Ｄ、５２Ｓおよび５２Ｄの下にはサファイア１２しかないため、そのような 欠陥メカニズムは存在しない。 この発明はまた、低濃度にドープされたドレイン（ＬＤＤ）構造または自己整 列シリサイド（サリサイド）でも実施可能である。その実施例が図３Ａ、３Ｂお よび３Ｃに示される。この実施例は、上記のようにまた図２Ｄに示されるように ゲート導電層４８および５８がパターニングされた後に実現され得る。図３Ａを 参照して、ゲート導電層４８および５８のパターニングの後、自己整列した低濃 度にドープされたドレイン（ＬＤＤ）領域４２ＬＤおよび５２ＬＤが、イオン注 入または拡散により形成される。ＬＤＤは電界を減少させ、そうすることにより 信頼性を高め、ドレイン降伏電圧といった何らかのデバイス特性を改良する。し かしながら、ＬＤＤはまたドレインおよびソース両方で直列抵抗を増大させるた め、出力電流が減少する。したがってＬＤＤの選択においてはトレードオフが固 有のものであり、異なる要求が異なるＬＤＤ設計に繋がる。自己整合ソースおよ びドレイン４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄの拡散ドーピングに対する上記 の利点はまた、ＬＤＤ構 造のドーピングにも当てはまる。 この発明の自己整合シリサイド（サリサイド）実施例では、ゲート絶縁層４０ および導電層４８、５８を含むゲート構造に近接してサイドウォールスペーサ６ ０の堆積およびエッチングが行なわれる。図３Ｂを参照して、最終の自己整合ソ ースおよびドレイン４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄがイオン注入または拡 散によって形成される。適切なゲート導電層４８および５８（ポリシリコンまた はポリゲルマニウムなど）に対しては、この構造は金属材料で塗布され、反応し てゲート導電層４８および５８の上側の部分における金属化合物４８Ｍおよび５ ８Ｍを、ならびにソースおよびドレイン領域４２Ｓ、４２Ｄ、５２Ｓおよび５２ Ｄにおける金属化合物４２Ｍおよび５２Ｍを形成する。サイドウォールスペーサ ６０から反応しない金属を除去することにより、サリサイド（またはゲルマニウ ム化物）処理が完了する。図３Ｂを参照して、シリサイド領域４２Ｍ、５２Ｍ、 ４８Ｍ、および５８Ｍはサイドウォールスペーサ６０により互いに分離される。 金属領域４２Ｍ、４８Ｍ、５２Ｍおよび５８Ｍの厚みは、堆積される金属材料の 量により制御される。明らかに、ＬＤＤのドーピングレベルとは独立してサリサ イドオプションが存在する。図３Ｃを参照して、図２の説明による金属化の後の 、ＬＤＤおよびサリサイドオプション両方を含む相補形ＭＯＳ構造が示される。 上記の材料に加えて、またはその代わりとしてその他 多くの材料およびプロセスオプションを利用できる。こういった選択はこの発明 の範囲内で行なわれ得ることを理解されたい。 この発明の超薄膜シリコン・オン・サファイア材料に同様のまたは類似するデ バイスまたは回路を製造するために適用され得るさらなる情報（回路設計、設計 規則、プロセスなどを含む）が、アーサー Ｂ．グラーザ（Arthor B．Glaser） およびジェラルド Ｅ．スーバックーシャープ（Gerald E．Subak-Sharpe）によ る、「集積回路エンジニアリング−設計、製造および応用（Integrated Circuit Engineering-Design，Fabrication，and Applications）」、アディソン ウェ ズリ出版（Addison-Wesley Publishing Company，Inc．）、１９７９、ＩＳＢＮ Ｏ−２０１−０７４２７−３で開示されており、この出版物全体をこの明細書中 に引用により援用する。 無線周波素子 図４Ａ、４Ｂおよび４Ｃはそれぞれ、バルクシリコン、従来のシリコン・オン ・サファイア、およびこの発明の超薄膜シリコン・オン・サファイアに製造され る典型的なＭＯＳデバイスを示す。これらの図面は、この発明の超薄膜シリコン ・オン・サファイアに製造されるＭＯＳデバイスが、バルクシリコンおよび従来 のシリコン・オン・サファイアに製造される同様のデバイスよりもはるかに優れ た無線周波性能特性をいかにして達成するかを示す。 図４Ａは、バルクシリコン基板９０に製造される典型的なＭＯＳトランジスタ ７１の断面図である。トランジスタ７１は、ドレイン拡散領域７２、ソース拡散 領域７４、導電チャネル７６およびサイドウォールスペーサ８０を有するゲート ７８を含む。低濃度にドープされたドレイン拡散７２Ｌ、および低濃度にドープ されたソース拡散７４Ｌはそれぞれ、ドレイン拡散領域７２およびソース拡散領 域７４に近接して位置決めされる。ソースコンタクト８２およびドレインコンタ クト８４がデバイス７１への接続を形成するために設けられる。酸化物層８６は ゲート７８をチャネル７６から分離させる。空乏領域は包括的にバルクシリコン 基板９０内の点線８８で示される。このバルクシリコンＭＯＳデバイスの典型と しては、ゲート７８の最小の長さＬはおよそ０．５μｍよりも小さい。 このタイプのバルクシリコンＭＯＳデバイスに対し優勢な内部キャパシタンス の原因は、１）ゲート７８と低濃度にドープされたドレイン拡散７２Ｌおよび低 濃度にドープされたソース拡散７４ＬとのオーバラップＯＬ（典型的にはオーバ ラップＯＬはおよそ０．１μｍ）により発生するオーバラップキャパシタンス、 ２）ソース拡散領域７４の底壁９２とバルクシリコン基板９０との間のキャパシ タンス（ドレイン拡散領域９１の底壁（図４Ａ参照）とバルク基板９０との間に も同様のキャパシタンスが存在する）ならびに３）ソース拡散領域７４のサイド ウォール９４とバ ルクシリコン基板９０との間のサイドウォール接合キャパシタンス（同様のキャ パシタンスがドレイン拡散領域のサイドウォールとバルク基板９０との間に存在 する）である。バルクシリコンデバイスの無線周波性能を向上させるためには、 これらのキャパシタンスを減少させるような方法でデバイスを設計するのに多大 な努力がなされる。 図４Ｂは、従来のシリコン・オン・サファイアウェハ、すなわち４，０００な いし６，０００Åの厚みのサファイア基板１９０の上のシリコン１７３の層に製 造される典型的なＭＯＳトランジスタ１７１の断面図を示す。トランジスタ１７ １は、ドレイン拡散領域１７２、ソース拡散領域１７４、導電チャネル１７６お よびゲート１７８を含む。導電チャネル１７６は空乏化された領域１７６Ｄおよ び空乏化されない領域１７６Ｕを含む。ソースコンタクト１８２およびドレイン コンタクト１８４がデバイス１７１への接続を形成するために提供される。酸化 物層１８６はゲート１７８をチャネル１７６から分離させる。従来のシリコン・ オン・サファイアＭＯＳデバイスの典型としては、ゲート１７８の最小の長さＬ はおよそ１．５μｍである。 従来のまたは伝統的なＳＯＳ材料は、ほぼ４，０００オングストローム（Å） であるエピタキシャルシリコン層１７３の最小の厚みＴに制限されるため、空乏 領域１７６Ｄはチャネル１７６の部分を通してしか延在しない。さらに、シリコ ン層１７３の厚みは４，０００Åであるため、ドレ イン拡散１７２により、ほぼ３，０００Å、すなわちおよそ１．０−１．５μｍ のゲート長Ｌのほぼ１／５の横への拡散ＯＬが生じる。図４Ａに示し、前述のと おりの、バルクシリコンＭＯＳトランジスタ７１におけるサイドウォール９４お よび底壁９２を原因とするキャパシタンスは、従来のＳＯＳでは排除されるが、 ソース１７４およびドレイン１７２拡散のゲート１７８との３，０００Åのオー バラップを原因とするキャパシタンス、ならびにゲート１７８から空乏化されな い領域１７６Ｕへのキャパシタンスはなおも残留する。図４Ｂに示す典型的な従 来のＳＯＳデバイスのチャネル長さが長くオーバラップキャパシタンスが大きい ことより、７００ＭＨｚを超えるＲＦ電力増幅器の動作に必要な１０ＧＨｚを超 えるｆtを有するＭＯＳＦＥＴの製造には一般的に不適切となる。 図４Ｃは、この発明の超薄膜シリコン・オン・サファイア、すなわちサファイ ア基板２９０の上の実質的に純粋なほぼ厚み１，０００Åのシリコンの層２７３ に製造される、典型的なＭＯＳトランジスタ２７１の断面図を示す。トランジス タ２７１は、ドレイン拡散領域２７２、ソース拡散領域２７４、導電チャネル２ ７６およびサイドウォールスペーサ２８０を有するゲート２７８を含む。低濃度 にドープされたドレイン拡散２７２Ｌおよび低濃度にドープされたソース拡散２ ７４Ｌはそれぞれ、ドレイン拡散領域２７２およびソース拡散領域２７４に近接 して位置決めされる。 ソースコンタト２８２およびドレインコンタクト２８４は、デバイス２７１への 接続を形成するために設けられる。酸化物層２８６はゲート２７８をチャネル２ ７６から分離する。この発明の超薄膜シリコン・オン・サファイアにおけるゲー ト２７８に対する代表的なゲート長Ｌは、ほぼ０．５μｍである。 図４Ｃに示すこの発明の超薄膜シリコン・オン・サファイアにおけるＭＯＳデ バイス２７１は、バルクシリコンデバイス７１よりも、または従来のＳＯＳデバ イス１７１よりも実質的に小さなショートチャネル効果を示すが、その理由はほ ぼ０．１μｍ（１００ｎｍまたは１，０００Åに等しい）の実質的により薄いシ リコン膜２７３の厚みＴ２によるものである。ほぼ１０ＧＨｚの利得帯域幅が可 能である相互コンダクタンスを有するデバイスの製造は、ゲート長Ｌをほぼ０． ８μｍとして選択することにより達成される。シリコン膜２７３の厚みＴが減少 するため、１．５μｍという従来のＳＯＳチャネル長を大きく減少させることが 可能である。 図４Ｃのトランジスタ２７１は、ゲート長Ｌが０．８μｍまたはそれよりも小 さなオーダであるため、高い相互コンダクタンス特性を有する。このトランジス タはまた、図４Ａおよび４Ｂに示すバルクＳｉトランジスタ７１および従来のＳ ＯＳトランジスタ１７１と比較して、寄生キャパシタンスが低い。この発明のデ バイス２７１の製造のため には低温度処理（前述のとおり）が用いられるため、低濃度にドープされたソー ス２７４Ｌおよび低濃度にドープされたドレイン２７２Ｌ領域の横方向の拡散は 、ゲート２７８の下で約０．０３μｍしか延在しない。なお、図４ＡのＭＯＳト ランジスタ７１では、低濃度にドープされたソース７４Ｌおよび低濃度にドープ されたドレイン７２Ｌ領域はゲート７８の下で約０．１μｍ延在するため、実質 的により大きなオーバラップキャパシタンスを生じる。なおまた、図４Ｂの典型 的なＳＯＳデバイス１７１に対するドレイン拡散１７２は、ゲート１７８の下で ほぼ０．３μｍのソース１７４およびドレイン１７２の横方向の拡散オーバラッ プＯＬを有する。それと比較して、図４Ｃに示すこの発明の超薄膜シリコン・オ ン・サファイアにおけるＭＯＳデバイスのゲートオーバラップキャパシタンスは 、少なくとも３のファクタ分だけ減じられる。 上述の改良の結果、ソースおよびドレインとゲートとのオーバラップが減じら れ、チャネルの長さが減じられるため、この発明のトランジスタ２７１は、７０ ０ＭＨｚのＲＦ電力増幅器を構成するのに必要な１０ＧＨｚの利得帯域積を達成 する。これは上記のとおり、相互コンダクタンスの大きさがほぼバルクＳｉ Ｍ ＯＳトランジスタ７１ほどもあるため、かつデバイスのキャパシタンスが減じら れるためである。 図５Ａは典型的な高周波無線増幅器段３００の電気的概 略図である。増幅器段３００は、デバイス幅が５００μｍでチャネル長さが０． ８μｍであるＮチャネル能動デバイス３０４、キャパシタ３０６、抵抗器３０８ およびインダクタ３１０を含む。 増幅器段３００は、バルクシリコンにおいて製造可能である。しかしながら、 このようなデバイスの高周波性能には厳しい制限があるだろう。キャパシタおよ びインダクタは、当業者には十分に理解されているＭＯＳ技術を用いて、バルク Ｓｉ ＭＯＳ製造技術において容易に形成される。ＭＯＳ技術では、ＭＯＳプロ セスでは一般に利用可能な金属の２つの層を用いてキャパシタプレートが形成さ れる。これらは埋込層として既知であるプロセスステップを用いて、ポリシリコ ンゲートの下に形成されてもよい。さらに別の代替例は、ゲートポリシリコンと ポリシリコンの第２の層との間にキャパシタを形成することである。インダクタ は２つの金属層のうちいずれかをパターニングすることにより形成されてもよい 。しかしながら、７００ＭＨｚを超える周波数でのインダクタの動作でロスを小 さくするためには、基板の導電率が低いことが重要である。不運にも、バルクシ リコン基板の導電率が高いと、インダクタの性能を劣化させ、結果的には、バル クシリコンに製造されると増幅器段３００の高周波数性能が劣化する。 高周波数の能動デバイスの製造にはＧａＡｓが適切であることがわかっている が、能動および受動構成部品両方を シングルチップに集積させることを所望する場合には許容不可であることが理解 されている。その原因は７００ＭＨｚを超える周波数で動作するインダクタに対 する容認できないほど高い損失率を生じさせるような、基板の高い導電率である 。たとえばゲート酸化物の成長といったようなシリコンプロセスにおいて一般に 利用できる製造オプションが、ＧａＡｓでは利用できないかまたはまだ十分でな い。したがって、バルクシリコンおよびＧａＡｓは、増幅器段３００の高周波応 用のシングルチップ構成には不適切であることが証明されているため、このよう な回路は一般に図５Ｂに示すような個別部品を用いて絶縁基板３１６に製造され る。絶縁基板３１６はプリント回路板またはアルミナ基板でもよい。基板３１６ 上には、Ｎチャネル能動デバイス３２４、キャパシタ３２６、抵抗器３２８およ びインダクタ３３０を有する増幅器段３００を含む個別部品が載置される。こう いったプリント回路板の大きさは典型的に約１インチ平方である。 図５Ｃは、この発明の単一の超薄膜シリコン・オン・サファイアチップの受動 および能動構成部品の集積を示す。図５Ｃには、この発明の単一の超薄膜シリコ ン・オン・サファイアチップ上の増幅器段３００が示される。この場合、能動お よび受動デバイスを含む構成部品すべては、同じ材料で形成される。上記のよう に、回路３００は能動デバイス３４４、キャパシタ３４６、抵抗器３４８、およ びイン ダクタ３５０を含む。回路のレイアウト３４０の大きさは、わずか１００ミル× ３０ミルであるため、超薄膜シリコン・オン・サファイア集積回路の小さな部分 にも容易に収容される。この発明の超薄膜シリコン・オン・サファイアチップに より提供されるシングルチップ上の高周波能動および受動ＲＦ構成部品の集積に 成功するのに必要な大切な１要素は、絶縁基板の導電率が低いことである。伝統 的なバルクシリコン処理技術は、この発明の超薄膜シリコン・オン・サファイア 技術に容易に変えられるため、この発明の単一の超薄膜シリコン・オン・サファ イアチップに増幅器段３００を製造することは容易である。 この発明の超薄膜シリコン・オン・サファイア材料に同様のまたは類似するデ バイスまたは回路を製造するために適用され得るさらなる情報（回路設計、設計 規則、プロセスなどを含む）は、Ｊ．Ｅ．フランカ（J．E．Franca）およびＹ． チビディス(Y．Tsividls)による、「遠隔通信および信号処理のためのアナログ −ディジタルＶＬＳＩ回路の設計(Design of Analog-Digital VLSI Circuits fo r Telecommunications and Signal Processing)」、１９９４、プレンティスホ ール(Prentice Hall)の第２版で開示されており、この出版物全体をこの明細書 中に引用により援用する。 アナログ素子 発明の背景においてアナログ回路に関して先に述べたと おり、伝統的なＳＯＳデバイスに現われるキンク現象を取除くためには、図４Ｂ に示すＳＯＳトランジスタ１７１におけるゲート１７８の下の空乏化されない領 域１７６Ｕを排除することが必要である。この空乏化されない領域１７６Ｕを取 除くためには、伝統的なＳＯＳデバイスの２つの望ましくない特性を克服せねば ならない。 第１に、活性状態の密度を約２×１０11ｃｍ-2を下回るように減少させねばな らない。そうすれば活性状態はゲート電界を早まって終結させることはないであ ろうし、チャネル領域１７６におけるすべてのドーパント原子のイオン化を防止 する。 第２に、膜の厚みＴは、チャネルが導電状態にあるとき空乏の深さよりも小さ くなければならない。チャネルが導電しているとき、チャネルの表面電位は反転 に十分な値に到達している。この電位は基板の真性電位を上回る４００ｍＶより も大きく、およそ１，０００Åの膜の厚みを十分に空乏化させるのに足る値より も大きい。 図６Ａに示す曲線は、伝統的なＳＯＳデバイスに典型的なキンク現象を示す。 曲線３６０、３６２、３６４および３６６は、それぞれゲート電圧ＶGSの４つの 値、２ボルト、４ボルト、６ボルトおよび８ボルトに対する、ドレイン電圧ＶDS の関数としてのドレイン電流ＩDSを表わす。これら曲線各々は、ｋ１、ｋ２、ｋ ３およびｋ４で示されたポイントにおけるキンク、または非線形特徴を表わす。 ドレイ ン電流の非線形性および不安定性は、図６Ｂに示すように簡単なプリアンプにお ける出力電圧の非線形性および不安定性に相当するため、そのようなプリアンプ は入力電圧に対する非線形の出力電圧という関係を有し、これは大抵のアナログ 回路応用には不適切である。 次に図７Ａから７Ｄを参照して、バルクＳｉおよび超薄膜シリコンにおけるこ の発明に対するＮチャネルおよびＰチャネルの図は、この発明ではキンク現象が 現われないことを示すであろう。 図７Ａは、効果的な長さまたは「ＬＥＦＦ」０．７５μｍ、幅５０μｍ、ゲー トポリシリコンの長さ０．７５μｍ、およびゲート酸化物の厚み１８０Åを有す る、ＮチャネルバルクＳｉトランジスタに典型的なドレイン電流対ゲート電圧特 性を示す。図７Ｂは、幅５０μｍ、ＬＥＦＦ０．７５μｍ、ゲート長０．７５μ ｍ、およびゲート酸化物の厚み１８０Åを有する、この発明の超薄膜シリコン・ オン・サファイアにおけるＮチャネルトランジスタを示す。図７Ｂではキンク現 象は現われておらず、ドレイン電流の曲線の平坦さが、ドレインからソース近く のゲート領域への静電フィードバックの最少量を示す。このトランジスタは硼素 注入によりしきい値を０．７Ｖとしているため、「レギュラーＮ」または「ＲＮ 」デバイスと示される。 図７Ｃおよび７Ｄはそれぞれ、バルクＳｉおよび超薄膜シリコンにおけるＰＭ ＯＳトランジスタに対するＰチャネ ル曲線を比較する。図７ＣのバルクＳｉの曲線は、ＬＥＦＦ０．７５μｍ、幅５ ０μｍ、ゲート長０．７５μｍ、およびゲート酸化物の厚み１８０Åであるトラ ンジスタに対するものである。しきい値電圧はこの曲線からほぼ−０．９Ｖであ ることがわかる。図７Ｄで現われるこの発明の曲線はまた、ＰＭＯＳトランジス タに対するものである。幅５０μｍ、ＬＥＦＦ０．７５μｍ、ゲート長０．７５ μｍ、およびゲート酸化物の厚みは１８０Åである。図面からわかるように、こ の発明のＰチャネルトランジスタは、図７ＣのバルクＳｉ Ｐチャネルトランジ スタよりも少なくとも１５％大きいＩDSAT電流をもたらす。 この発明については図７Ｂのようにキンク現象は図７Ｄにも現われていない。 ドレイン電流の曲線の平坦さは、ドレインからソース近くのゲート領域への静電 フィードバックの最少量を示す。しかし、ドレイン電流特性の平坦さはまた、こ の発明の別の利点を明らかにしている。それは、相当量のチャネル長調整が明ら かに不在であることである。この発明の図７Ｂおよび７Ｄ両方に対するドレイン 電流特性の平坦さは、これらトランジスタの出力コンダクタンスは演算増幅器と いった典型的なアナログ回路製造に理想的であることを示している。 線形デバイスにおけるＤＣ電圧利得は、相互コンダクタンス割る出力コンダク タンスを超えることができないため、このデバイスのＤＣ利得はバルクＳｉ Ｐ チャネルＭＯＳ デバイスよりもはるかに大きい。チャネルにおけるドーピングが低いとその結果 可動キャリア散乱が小さくなり、したがって移動度が高くなるため、相互コンダ クタンスはバルクＳｉ ＰチャネルＭＯＳデバイスと比較して高められる。サフ ァイア基板上のＰチャネルＭＯＳの移動度を高めるさらなる要素は、基板とエピ タキシャル格子との大きさの不整合の結果、エピタキシャル層に与えられる圧縮 応力が生じることである。シリコンにおける圧縮応力は正孔の移動度を高め、し たがってＰチャネルＭＯＳの相互コンダクタンスを高める。しきい値シフト注入 は正孔の移動度を減じる。図７ＤのＰチャネルトランジスタは、硼素注入により しきい値を−０．７ボルトのレギュラーバルクＰＭＯＳのしきい値まで下げるた め、「レギュラーＰ」または「ＲＰ」と示される。十分に空乏化された領域の薄 さのために、同じしきい値に達するのにバルクＣＭＯＳデバイスよりも必要な硼 素は少ない。したがって正孔の移動度は、バルクシリコンＰＭＯＳデバイスに対 するものよりもＲＰデバイスに対するものの方がほぼ１０％ないし２０％高い。 この発明の超薄膜シリコン・オン・サファイアにおいてＮタイプおよびＰタイ プデバイス両方をしきい値シフト注入を行なわずに製造することがまた可能であ る。これらのデバイスは「イントリンシックＰ」または「ＩＰ」、および「イン トリンシックＮ」または「ＩＮ」と示され、これらデバイスのドレイン電流対ゲ ート電圧特性はそれぞれ、 図７Ｅおよび７Ｆに示される。 この発明のＰＭＯＳトランジスタの１つの実施例は、５×１０15ｃｍ-3よりも 小さな基板のドーピングを行なって製造されるが、これは典型的なサブミクロン デバイスがチャネル長調整のために不適切にも高出力コンダクタンスを有するこ とを防止するのに適切であると考えられている５×１０16ｃｍ-3よりもはるかに 小さい。この理由は、ＭＯＳデバイスにおけるドレイン接合からの空乏領域は典 型的に、チャネルはより低濃度でドープされているためにドレインよりもチャネ ルに延在するからである。チャネルにおけるドレイン空乏領域のエッジがバルク ＣＭＯＳデバイスに対しチャネルの終端を規定する。ドレイン電圧が増加した結 果として空乏領域の長さが延びると、チャネルの長さは短縮され、デバイスの電 流は幅割るチャネルの長さに比例して増加する。ドレイン電圧における所与の変 化に対し空乏領域が延長する量は、ドーピング密度のほぼ平方根に逆比例する。 演算増幅器といった典型的なアナログ回路の製造に関連する別の重要な特性は 、オフセット電圧の均一性である。典型的なＣＭＯＳ演算増幅器応用においては ５０ｍＶを下回るオフセット電圧を獲得することが望ましい。活性状態の存在か らのしきい値の変化における標準的なずれは、ゲートの下の活性状態の数の平方 根に比例するため、活性状態の密度を望ましい値まで減少させることが、望まし いオ フセット電圧の均一性を得る鍵となる。 基板の十分な空乏化が、アナログ伝送ゲートの構成および性能に非常に役立つ 結果をもたらす。アナログ伝送ゲートは、ＣＭＯＳデータコンバータ技術では周 知のデバイスである。ゲートは、「ゲートドライブ」またはしきい値を上回るゲ ートからソースへの電圧に逆比例する非常に高い「オフ抵抗」および「オン抵抗 」を備えるスイッチの役割を果たす。 バルクＳｉの典型的なバルクシリコンアナログ伝送ゲート回路４００は、図８ に示される。回路４００は、ＮＭＯＳデバイス４０２、ＰＭＯＳデバイス４０４ 、論理インバータ４０６、５ＶのＰＭＯＳ Ｎウェル電源電圧４０８、および０ Ｖ（または接地）のＮＭＯＳ Ｐウェル電源電圧４１０を含む。 しきい値シフト注入がないため、この発明のＩＰデバイスはＲＰデバイスより も僅かに高い移動度を有する。ほぼ−１ボルトというしきい値電圧は対応するバ ルクシリコンデバイスに対してはそれほど高くはないが、それは基板の空乏電荷 からのしきい値電圧シフトにはあまり寄与しないからである。チャネル長の調整 効果が出力コンダクタンスを従来のアナログまたはディジタルＭＯＳ回路設計に は許容不能なレベルに増大するため、バルクＣＭＯＳ ＩＰまたはＩＮチャネル デバイスを製造することは実際的ではないであろう。 しきい値シフト注入がないため、ＩＮデバイスの移動度はＲＮデバイスよりも はるかに高い。ＩＮデバイスに対するしきい値は０ボルトに近い。このデバイス は、メモリアプリケーションにおける高電流ドライバおよびアナログアプリケー ションにおけるソースフォロワトランジスタには役立つ。アナログソースフォロ ワでは、通常のゲートからソースへのしきい値が、ソース出力電圧を、しきい値 電圧よりも大きい量だけゲート入力電圧を下回る電圧にする。このゲートからソ ースへのオフセット電圧は、ＲＮデバイスよりもむしろＩＮを用いることにより 少なくとも０．７ボルト分減少する。ＲＮおよびＩＮ両方の超薄膜の十分に空乏 化されたシリコン・オン・サファイア・デバイスに現われるソース−ボディ効果 が低いため、これはさらに減じられる。この最後の減少は重大であり、その理由 はアナログソースフォロワは通常正の電源電圧と負の電源電圧の中間のソース電 圧で動作するからである。 超薄膜シリコンにおけるこの発明のアナログ伝送ゲートは、バルクＳｉの図８ におけるアナログ伝送ゲート４００と同じ要素を含むが、ＰＭＯＳ Ｎウェル電 源電圧４０８およびＮＭＯＳ Ｐウェル電源電圧４１０は排除されている。この 発明の超薄膜シリコン・オン・サファイアにおいて製造されるアナログ伝送ゲー トには、発明の背景の部分で先に述べたこの回路のバルクシリコン版に関連する 問題がない。この発明では、空乏領域は反転の開始で既にその 最大の深さに到達しているため、しきい値はソース電圧とともに増大することは ない。しきい値を上回るゲート電圧はしたがって、ゲート−ソース電圧と０．８ Ｖのデバイスのしきい値との差にすぎない。これは、ソースが＋５Ｖの電源電圧 の中間の電圧で動作するときの典型的に１．７ＶのバルクＭＯＳのしきい値と比 較すると低い。したがって、ゲートの「オン抵抗」はバルクＳｉよりも２のファ クタ小さい。ボディ効果がないために、伝送ゲート４００の代わりに簡単なＮチ ャネルパストランジスタ４０２を使用して、ＰチャネルＭＯＳＦＥＴ４Ｏ４およ び論理インバータ４０６を排除し、領域および複雑度を８０％までだけ減少させ ることができる。 この発明を利用すれば「オン抵抗」を大きく減少させることが可能であるため 、伝送ゲートの速度は、中間電圧で所与の容量性負荷を駆動する上で２のファク タよりも多い分だけ増大する。この速度の増加はまた、ＳＲＡＭまたはＤＲＡＭ セルにおいて用いられる伝送ゲートでも有用である。 この発明ではソースボディ効果がないことを示すために、バルクシリコンＮチ ャネルＭＯＳトランジスタとこの発明の超薄膜シリコン・オン・サファイアで製 造されるＮチャネルＭＯＳトランジスタとの比較を図９Ａおよび９Ｂに示す。図 ９ＡはバルクＳｉ ＮチャネルＭＯＳトランジスタに対する一群のログＩ−Ｖプ ロットを集めたものである。 ドレインからソースへの電流ＩDSは、バルク（またはウェル）からソース電圧へ の６つの値ＶBSに対し、ゲートからソースへの電圧ＶGSの関数として図に示され る。この曲線はバルクＳｉ基板とソースとの間の電圧ＶBSが増大するにつれて曲 線が右側に移動することを表わし、したがってしきい値電圧ＶTHの増大を示す。 しきい値電圧が上昇するにつれ、ゲートドライブは相応する量だけ減少する。 図９Ｂは、この発明の超薄膜シリコン・オン・サファイアで製造されるＮチャ ネルＭＯＳトランジスタに対するログＩ−Ｖプロットを示す。ドレインからソー スへの電流ＩDSは、図９Ａで示されるのと同じＶBSの値に対し、ゲートからソー スへの電圧ＶGSの関数として図に示される。有利にも、この図はソース電圧とと もに空乏における変化が生じてしきい値電圧に影響することがないことを示す。 図９Ｂにおける同一の曲線は、このＮチャネルトランジスタにはソースボディ効 果が発生しないことを示す。 この発明の超薄膜シリコン・オン・サファイア材料において同様のまたは類似 するデバイスまたは回路を製造するのに適用され得るさらなる情報（回路設計、 設計規則、プロセスなどを含む）は、１）ポール Ｒ．グレイ（Paul R．Gray） およびロバート Ｇ．マイヤ（Robert G．Meyer）による、「アナログ集積回路 の分析および設計（Analysis and Design of Analog Integrated Circuits）」 、第３版、ジョンワイリアンドサンズ（John Wiley & Sons，Inc．）、 1993、ISBN 0-471-57495-3、2）レナード ショー（Leonard Shaw）編集による 、「アナログＭＯＳ集積回路ＩＩ（Analog MOS Integrated Circuit，II）」、 インスティテュート オブ エレクトリカル アンド エレクトロニクスエンジ ニア（The Institute of Electrical and Electronics Engineers，Inc.）、198 9、IEEE オーダーナンバーPC0239-4、ISBN 0-87942-246-7という書籍に開示さ れており、これら出版物の内容全体を、本明細書中に引用により援用する。 論理素子 現在の集積回路は、多くのトランジスタからなる（数百万個まで）。チップ上 の複雑なシステムに至っているが、これらの回路は基本的にはいくつかの基本的 なビルディングブロックの集まりである。これらのビルディングブロックは、論 理ゲートと呼ばれ、ＮＡＮＤ（ＮＯＴ−ＡＮＤ）、ＮＯＲ（ＮＯＴ−ＯＲ）、お よび伝送（または「パス」）ゲートを含む。後者は前述のアナログ部門で述べた とおりであり、ＮＡＮＤおよびＮＯＲゲートはこの論理部門で説明される。特定 的な応用に対しては、これらのゲートは標準メタライゼーションを用いて配線さ れて、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）またはマイクロプロ セッサといった複雑なチップを形成する。 この発明の超薄膜シリコン・オン・サファイア・ウエハ上に製造される２つの ＦＥＴデバイスの断面図が、図３Ｃ に示されている。図１０は図３Ｃに示されるものと同じデバイスを示すがトラン ジスタレベルでの概略的なフォーマットで示す。図１０のＰチャネルトランジス タ４４１は図３ＣのＰチャネルトランジスタ６７に一致し、図１０のＮチャネル トランジスタ４４３は図３ＣのＮチャネルトランジスタ６９に一致する。この発 明は以降図１０に示される概略フォーマットにおいて参照される。 この発明では、Ｐチャネルトランジスタ４４１もＮチャネルトランジスタ４４ ３もソース４４４Ｐ、４４４Ｎ、ゲート４４６Ｐ、４４６Ｎ、およびドレイン４ ４８Ｐ、４４８Ｎを含む。この図面は２つのトランジスタを示し、その形式はこ のトランジスタレベルの概略図のフォーマットで描かれた以降の図面に対する例 として用いることができる。 超薄膜シリコン・オン・サファイア・ウエハプロセスは、この発明において論 理回路を構成する上で設計、機能およびコストを大幅に向上させる。エピタキシ ャルシリコン膜が薄いことは、超微少のチャネル長を有するＮおよびＰチャネル ＭＯＳトランジスタ両方の製造において大きな助けとなる。ドレイン静電フィー ドバックからの大きなショートチャネル効果を伴わずに、超薄膜シリコンにおけ る論理回路を長さを減じた状態で製造することができる。 図１１では、ゲートＧ、ソースＳ、およびドレインＤを備える典型的なトラン ジスタの等角図を示す。トランジスタチャネル幅Ｗおよび長さＬの寸法が示され る。以下の図 面において、幅および長さ（Ｗ／Ｌ）の寸法は、これらのＷおよびＬという記号 で表わされる。超薄膜シリコンに論理回路を構成する利点を説明するには、Ｗ／ Ｌの寸法についてこの発明とバルクＳｉとを比較することが有用である。これら の寸法は、減少させた寸法の利用を可能にすることにより、いかにして超薄膜シ リコンがバルクＳｉ技術を改良しているかを示す。ＰＭＯＳゲート長の減少が特 に有利である。 図１２において１つの論理回路の実施例、ＮＡＮＤゲート４５１が示される。 デバイス４５２Ｐおよび４５６ＰはＰチャネルトランジスタを示し、デバイス４ ５２Ｎおよび４５６ＮはＮチャネルトランジスタを示す。超薄膜シリコンでは、 バルクシリコンと比較しＷ／Ｌの寸法は大幅に減少している。たとえば、この発 明では、ＮＡＮＤゲート４５１のＰチャネルデバイス４５２Ｐおよび４５６Ｐの Ｗ／Ｌの寸法は１．３／０．７μｍである。ＮＡＮＤゲート４５１のＮチャネル デバイスについては、デバイス４５２Ｎに対するＷ／Ｌの寸法は０．９／０．８ μｍであり、デバイス４５６Ｎに対しては１．１／０．８である。 超薄膜シリコンでは、Ｐチャネルの寸法もまた減じられ、Ｎチャネルの寸法が 減少させて減じられた容量性負荷をドライブし、バルクＳｉおよび従来のＳＯＳ に対する大きな利点を生み出すことができる。 バルクＳｉ ＮＡＮＤゲートにおけるＰチャネルデバイ スに対しては、Ｗ／Ｌの寸法は１．８／０．９μｍである。Ｎチャネルデバイス のＷ／Ｌの寸法は、上のＮチャネルトランジスタ（４５２Ｎ）については１．１ ／０．８μｍであり、下のＮチャネルトランジスタ（４５６Ｎ）については１． ２／０．８μｍである。 この発明では、ＮＡＮＤゲート４５１におけるＰＭＯＳデバイス４５２Ｐおよ び４５６Ｐの相互コンダクタンスは増大している。この増加によりＰＭＯＳトラ ンジスタの大きさは、バルクＳｉの１．８μｍから１．３μｍまで小さくするこ とができる。この幅により、バルクＳｉと比較して、ゲート入力キャパシタンス および領域はほぼ３０％減少する。 ＮＭＯＳデバイス４５２Ｎは、所与の速度である容量性負荷をドライブするよ うに設計される。超薄膜シリコンにおいてＰＭＯＳゲートキャパシタンスが低い 結果として容量性負荷は減少するため、幅はバルクＳｉにおいて見受けられる１ ．１μｍの代わりに、０．９μｍに減じられる。バルクＳｉではまた、ＮＭＯＳ デバイス４５６Ｎの余剰の幅が、ソースボディ効果によるＮＭＯＳ ４５２Ｎの 相互コンダクタンスにおける減少の補償をする。しかしながら、超薄膜シリコン ではソースボディ効果が非常に小さいため、かつＮＭＯＳデバイス４５２Ｎによ る余剰のキャパシタンスはこの発明ではバルクＳｉデバイスと比較して低いため 、デバイス４５６Ｎは、幅を１．２μｍの代わりに僅か０． ９μｍとして製造される。 論理回路に対する超薄膜シリコンの利点はまた、ＮＯＲゲート論理デバイスに おいても示される。ＮＯＲゲート４６１は図１３で示される。トランジスタに対 するＷ／Ｌの寸法は、バルクＳｉ ＮＯＲゲート回路で見受けられるトランジス タと比較して大きく減じられている。 ＮＯＲゲート４６１に対するＰＭＯＳトランジスタ４６２Ｐおよび４６６Ｐの Ｗ／Ｌの寸法は、超薄膜シリコンにおいて１．５／０．７μｍである。ＮＭＯＳ トランジスタ４６２Ｎおよび４６６Ｎは１．０／０．８μｍのＷ／Ｌ寸法を有す る。 それと比較して、バルクＳｉにおけるＮＯＲゲート論理に対するＰＭＯＳトラ ンジスタのＷ／Ｌの寸法は３．０／０．９μｍであり、ＮＭＯＳトランジスタの Ｗ／Ｌ寸法は１．２／０．８μｍである。なお、超薄膜シリコンにおけるＰＭＯ Ｓゲートの幅は、同じゲート速度で、バルクＳｉにおけるＰＭＯＳゲートの幅よ りも５０％小さい（３．０μｍから１．５μｍ）。論理素子について発明の背景 において述べたすべての理由によるこの実質的な減少が、バルクＳｉ技術に対す る改良点である。 超薄膜シリコンではＰＭＯＳ入力キャパシタンスが減じられているため、ＮＭ ＯＳデバイス４６２Ｎおよび４６６Ｎは、幅を１．０μｍとして形成され、これ はバルクＳｉ ＮＯＲゲートにおけるＮＭＯＳデバイスに対する１．２ μｍ幅という要求よりもほぼ２０％小さい。ＮＭＯＳトランジスタについてもＰ ＭＯＳトランジスタについても極めて重大な量のセルスペースがこのようにして 節約されるため、最終的には製造コストを減少させることになる。 メモリ素子 現在の集積回路メモリは、多くの（数百万個まで）トランジスタからなる。チ ップ領域の大きな部分を占めることもあるが、これらの回路はいくつかの基本的 なビルディングブロックの集まりである。これらのビルディングブロックはセル と呼ばれ、ワード線デコーダ、ワード線ドライバ、メモリセル、コラムコーダ、 およびセンスアンプから構成される。ごく一般に使用されるメモリセルは、ダイ ナミックランダムアクセスメモリ（ＤＲＡＭ）セルおよびスタティックランダム アクセスメモリ（ＳＲＡＭ）セルである。 図１４Ａで、典型的なバルクＳｉ ＣＭＯＳの６つのトランジスタ（６−Ｔ） ＳＲＡＭセル４８１が示される。セル４８１は左側のビットライン４８２Ｌ、右 側のビットライン４８２Ｒ、左側のパストランジスタ４８４Ｌ、および右側のパ ストランジスタ４８４Ｒを含む。基本的な論理回路構成部品であるコアフリップ フロップ４８６、ワード線４８８および基板のタイ４９４がまた示されている。 周知のとおり、コアフリップフロップ４８６の内部の２つのＰＭＯＳデバイスを 抵抗器と置換えることにより、４−ＴＳＲＡＭセルを形成することがまた可能で ある。かかる実 施例はこの発明の範囲内に含まれることが理解されるであろうし、以下の説明は ４−Ｔまたは６−Ｔの実現化例いずれについても当てはまる。 この発明の超薄膜シリコン・オン・サファイアにＳＲＡＭセル４８１を製造す ることにより数多くの改良点が生まれる。メモリワード線ドライバ電力は、バル クＳｉの場合よりも入力ゲートキャパシタンスを低くしてパスゲート４８４Ｌお よび４８４Ｒを構成することにより減少する。ゲート入力キャパシタンスは、特 定的な設計および動作条件次第で１０％ないし５０％の範囲で完全に空乏化した チャネルまで減じられる。 ワード線ドライバの大きさの減少および電力の節約は、「オフ」パストランジ スタの空乏キャパシタンスが減少した結果である。超薄膜シリコンにおける空乏 電荷は、トランジスタがしきい値電圧に達する前に限界に達する。バルクＳｉと 比較して、電荷の突き上げ全体は非常に小さい。完全に空乏化した基板とゲート 領域のキャパシタンスが減じられたことが組合わさって、論理１、または高電圧 をストアする内部ノードに接続するセル「オフ」パスデバイス（４８４Ｌまたは ４８４Ｒ）のキャパシタンスを大きく減少させる。さらに、この発明において絶 縁基板の上にワード線を形成して配線キャパシタンスが減ずることにより、メモ リワード線電流は、少量であるが適度な量減じられる。 パストランジスタ４８４Ｌおよび４８４Ｒは、バルクＳ ｉ ＭＯＳメモリにおいて現われるゲートドライブにおけるソースボディ電圧の 減少を受けないため、より小さな幅を有する。さらに、バルクＳｉ ＭＯＳメモ リと比較して、セルパストランジスタのゲート−ソースオーバーラップおよびソ ース接合キャパシタンスが小さくなる結果として、メモリワード線４８８のドラ イバ電力が減少する。 従来のＳＯＳ技術よりもパストランジスタ４８４Ｌおよび４８４Ｒのサイズが かなり減少するため、伝統的なＳＯＳを用いて構成された増幅器と比較し、低い センスアンプ作動入力電圧が必要とされる。その理由は、センスアンプのオフセ ット電圧における変化は、従来のＳＯＳよりもはるかに小さく、その結果必要な オーバドライブは非常に小さいからである。 図１４Ｂに、バルクＳｉ ＳＲＡＭセル４９１に対するチップレイアウトを示 す。この６−Ｔ ＳＲＡＭセルは、バルクＳｉプロセスにおいて必要な基板のタ イ４９４を示す。このバルクＳｉ ＳＲＡＭチップレイアウトは幅Ｗおよび長さ Ｌを有する。 図１４Ｃに、超薄膜シリコンＣＭＯＳ ６−Ｔ ＳＲＡＭセル４９８のチップ レイアウトを示す。この図面では、基板またはウェル電位の維持のための基板ま たはウェルのタイは必要ではない。この発明による完全に空乏化された動作のた め、タイは不必要である。完全に空乏化された動作により、ＮおよびＰデバイス の下でのＮおよびＰ拡散を 安定化させる必要性が取除かれる。この超薄膜シリコンＣＭＯＳ ６−Ｔ ＳＲ ＡＭセルチップのレイアウトの幅は、対応する図１４Ｂのバルクシリコンレイア ウトの幅のほぼ９５％であり、長さは対応するバルクシリコンレイアウトの長さ のほぼ８５％である。したがって、超薄膜シリコンにこれらのタイがないことに より、セル領域が大幅に節約される。特定的には、超薄膜シリコンＳＲＡＭセル チップのレイアウト４９８（図１４Ｃ）の面積は、対応するバルクシリコンＳＲ ＡＭセルチップレイアウト４９１（図１４Ｂ）の面積よりも約２０％小さい。レ イアウト面積がこのように大きく異なる原因は、超薄膜シリコンＳＲＡＭセルチ ップレイアウト４９８では、バルクまたは基板またはウェルのタイが必要ないこ と、およびウェルからの能動デバイスの間隔を加える必要がないことである。 超薄膜シリコンＳＲＡＭセルチップレイアウト４９８においてさらに電力が節 約される原因は、上記のようにパストランジスタの幅を減少させることによる。 バルクシリコンセルの場合と同じゲート幅を用いてメモリデバイスの相互コン ダクタンスが向上し、キャパシタンスが減少するとき、この発明において電源電 圧を減少させ、かつ同じ速度を維持することもまた可能である。したがって設計 者は、電源電圧の減少、またはセルサイズの減少、またはその組合せを強調する ことにより、デバイス特性の向上を利用するかどうかを自由に選択することがで きる。 この発明の超薄膜シリコン・オン・サファイア材料と同様のまたは類似するデ バイスまたは回路を形成するために適用される得るさらなる情報（回路設計、設 計規則、プロセスなどを含む）は、ランス Ａ．グラーサ（Lance A．Glasser） による、「ＶＬＳＩ回路設計および分析（The Design and Analysys of VLSI Ci rcuits）」、アディソン−ウェズリ出版社、１９８５、ＩＳＢＮ ０−２０１− １２５８０−３で開示されており、この出版物全体をこの明細書中に引用により 援用する。 シングルチップアーキテクチャ 上記の個々のデバイスの改良に従い、この発明はまた、単一の超薄膜シリコン ・オン・サファイアチップ上に高周波ワイヤレス通信システムのＲＦ、アナログ 、ディジタルおよびメモリ構成部品を集積させることを含む。アナログとディジ タルのように上記の構成部品の組合せを単一の超薄膜シリコン・オン・サファイ アチップに集積させて新規の高性能混合信号無線周波システム機能を達成するこ とがまた可能である。 この発明は、大規摸で複雑なディジタルサブシステムと同じ基板上に感度の高 いアナログ回路を組入れる。論理における高い変位電流の結果として生じる、ア ナログ回路の下での基板の電圧のバウンスを取除くことにより、アナログサブシ ステムは実用性を備えたものになる。ディジタルシステムの実用性は、ディジタ ル回路の下でのアナログの 負の基板バイアスのソースボディ効果を取除くことにより達成される。 電力制限は、小さなポータブルの応用における限られたパッケージ電力の消費 およびバッテリ寿命という観点から、重要なものである。ディジタル通信システ ムにおける大部分の電力は、論理およびメモリサブシステムが消費する。この発 明は超大規模論理およびメモリ回路を集積する一方で、電力消費レベルを、超薄 膜の利点を有さないバルクＳｉ ＭＯＳおよび従来のＳＯＳプロセスよりも実質 的に低いものとする。 図１５Ａは、一般的に５０１で示される、現在利用可能なチップ、およびプリ ント回路板またはアルミナ基板いずれかを用いてサブシステム間の配線を提供す る、携帯セルラー電話のブロック図を示す。機能が異なれば異なる技術が必要に なり、１つの半導体技術を用いてそれらを費用効率的に１つのチップに組合せる ことが不可能になる。領域５０４は、バイポーラ、ＧａＡｓ、およびＣＭＯＳと いった技術を備えるＲＦチップを含む。領域５０６は、ＣＭＯＳ技術で構成され たベースバンドチップを含む。オーディオアンプ５０８はバイポーラ技術により 構成され、マイクロプロセッサ５１０はＣＭＯＳ技術で構成される。 この発明に従うワイヤレス通信システムが図１５Ｂに示されている。例示の携 帯セルラー電話５１１は、図１５Ａで所望されるのと同じ結果を得るために単一 チップを利用 し、複数のチップは用いないことを表わす。領域５１２は、この発明の１つのシ ングル超薄膜シリコン・オン・サファイアチップにＲＦ、ベースバンド、オーデ ィオおよびマイクロプロセッサ構成部品をすべて含む。チップとチップとの配線 および受動構成部品のコストと同様、チップの全コストは大きく低減される。 電力効率の高い、ワイヤレス通信システムの高周波ＲＦ能動および受動構成部 品、アナログ、ディジタル、およびメモリ構成部品を単一チップに集積させるた めには、多くの理由により絶縁基板が必要である。これらの理由は、制限的なも のではないが、高周波受動構成部品の集積、精密アナログ構成部品のディジタル 雑音からの分離、高周波レベルでも低周波レベルでも構成部品に対する雑音特性 が低いこと、およびディジタルおよびメモリシステム電力を単一チップシステム に必要なレベルに減少させることを含む。 このようにして、この発明は、ディジタル、アナログ、メモリ、およびＲＦと いった、シングルチップ通信システムのすべての主要なサブシステムにおける利 点を明らかにする。さらに、各サブシステムにおける利点は、単一の集積化プロ セスおよび単一のトランジスタ構造において達成される。単一の集積プロセスに おいてシングルチップ通信システムのすべての局面における優れた性能を提供す ることにより、さまざまな低コストの、使用が簡単なポータブル通信デバイスの 設計および製造を費用効率高く行なうこ とができる。 この発明の超薄膜シリコン・オン・サファイア材料と同様のまたは類似するデ バイスまたは回路を形成するために適用され得るさらなる情報（回路設計、設計 規則、プロセスなどを含む）は、フィリップス セミコンゴクタ（Philips Semi conductors）により配付されているデータハンドブック、「ＲＦ／ワイヤレス通 信−１９９３（RF/Wireless Communications-1993）」、ノースアメリカンフィ リップスコーポレイション（North American Philips Corporation）、１９９２ 、出版番号９８−２０００−２９０−０４で開示されており、この出版物全体を この明細書中に引用により援用する。 チップ製造についての考察 １．序 一般的に、この発明の超薄膜シリコン・オン・サファイア材料にデバイスを製 造するために利用するプロセスは、従来のバルクシリコンに対して用いられるプ ロセスと同じである。違いがある場合や特定の考慮が好都合であったり必要であ ったりする場合は、適切なセクションの文脈において先に述べている。このセク ションはさらなる情報を提示し、これは当業者が特定的なプロセスをこの発明の 超薄膜シリコン・オン・サファイア材料におけるデバイスの製造に応用させる上 で役に立つであろう。 ある実施例では、この発明は、７００ＭＨｚを上回るＲ Ｆ増幅器動作に対して必要な、１０ＧＨｚを上回る利得帯域幅積ｆtを有するデ バイスに対するものである。最初の膜の準備ステップは、ＮおよびＰ ＭＯＳＦ ＥＴの形成をもたらすステップに先行し、シリコン膜をほぼ１１０ｎｍの厚みに しておく。後続の酸化およびエッチングステップの結果、ゲートの下で１００ｎ ｍよりもわずかに小さな膜の厚みが生じる。この発明では、１００ｎｍよりも薄 く、好ましくは５０ｎｍに近い厚みの膜で５００ｎｍの長さのゲートを獲得でき る。しかしながら、結果として１１０ｎｍの厚みをもたらす最初の膜準備ステッ プは、０．８μｍのゲート長のプロセスの代表的なものである。このゲートの長 さは７００ＭＨｚを上回るＲＦ増幅器動作に必要な１０ＧＨｚを上回るｆtで超 薄膜シリコン・オン・サファイアＭＯＳＦＥＴを製造することを可能とするのに 十分短い。 この発明の原理に従い構成される典型的な超薄膜シリコン・オン・サファイア ＭＯＳＦＥＴデバイスに対し、０．８μｍゲート長はＣＡＤ方法で描かれる。そ の結果、ゲートのフォトリソグラフィおよびエッチングの後、ウェハの上でのポ リシリコンゲート長が０．７５μｍとなる。低濃度にドープされたソースおよび ドレイン領域形成の後続のプロセスにより、各々がゲートの下でほぼ０．０５μ ｍの長さで延在するソースおよびドレイン冶金的接合が生じる。その結果、全体 としての減少が０．１μｍとなり、最終的な冶金的接合の長さはほぼ０．６５μ ｍとなる。前記のと おりこのプロセスは、構造全体を通して実質的に電気的活性状態がない、サファ イア基板上の真性シリコン膜（すなわちドーパント原子を含まない）である開始 材料構造で始まる。したがって、この例ではデルタＮ（活性状態密度）は好まし くは、この発明に従い製造される多くの現在のデバイスに典型的な、ほぼ２．０ ×１０11ｃｍ-2よりも小さいものである。 このプロセスの以下の詳細な説明は、初めに先に提示した情報を補足すること を意図する。標準バルクＣＭＯＳプロセス方法を補足することもまた意図してい る。当業者は、各シリコン製造設備は、独自のバルクＣＭＯＳプロセスにおいて 十分に試されテストされてきた独自の好ましいプロセス方法を有することを理解 するであろう。したがって、バルクシリコンＣＭＯＳプロセスの当業者がこの発 明を実施できるようにするために、この発明の超薄膜シリコン・オン・サファイ アにおけるデバイスのプロセスにおいて利用される各プロセス方法を説明する必 要はない。さらに、メタライゼーションやパッド層の適用といった十分に理解さ れているステップを実施する上で製造設備が大きく異なることが一般には認識さ れている。これらのステップは、一般にプロセスのバックエンドとして知られて いるものを構成する。 ゲート酸化物成長といったその他の周知のステップでは、各洗浄または酸化物 洗浄ステップを説明する必要はないが、 むしろ目標とする最終的な酸化物の厚みについて説明することが役に立つ。この タイプの情報は、この発明の典型である０．８μｍの超薄膜シリコン・オン・サ ファイアプロセスに対して提供される。 ２．エピタキシャルシリコン膜準備 典型的な開始材料は、２７０ｎｍの厚みのシリコン・オン・サファイア基板の エピタキシャル層を含む。シリコン注入ドーズ量は、１８５ｋｅＶのエネルギで ほぼ６×１０14である。固相エピタキシャル再成長は、約３０分間窒素中でほぼ ５５０℃とされる。 注入の間、膜を通して約０℃の均一的な温度が維持される。これは水素または ヘリウムを用いた背面の冷却により達成され得る。どちらの気体もミリトールの 圧力で冷却を行なうときには適切であり、気体の選択は製造プラント（「ｆａｂ 」）の好み次第である。 アニールファーネスを約９００℃に上昇させて第２のアニールを開始する。窒 素環境における３０分のランプ時間がうまく利用されるが、その他の時間でもま た適切であろうし、第２のアニールは約３０分間である。このファーネスを次に １０００℃に上昇させて薄膜化酸化を実行する。第２のランプの間に９５０℃を 超えるため、ファーネスが上昇し窒素の供給を終えようとしている間にドライＯ2 を９００℃で供給し始めることが必要である。 温度の上昇が１０００℃に達すると安定化し、残りの酸 化が酸化物の厚みが３６０ｎｍになるまで１０００℃で蒸気中で実行される。降 下の前にドライＯ2が供給され、降下の間残される。 すべての酸化物がエッチングして取除かれた後、残りの厚みは約１１０ナノメ ートルである。この膜の厚みでは、ＰおよびＮチャネルＭＯＳデバイス両方にお けるしきい値導電の開始時に基板は完全に空乏化されているだろう。 ３．窒化シリコンのパターニング デバイスは周知のいくつかのタイプの分離方法で製造され得る。以下の説明は ＬＯＣＯＳ（選択酸化法）プロセスの典型である。これは結果としてデバイス間 に形成される厚い分離酸化物またはフィールド酸化物を生じる。 １００Åのストレス緩和酸化物がＣＶＤステップにより与えられ、１０００Å のシリコン窒化物の堆積が続く。シリコン窒化物は、当該技術では周知であるフ ォトレジストおよびリソグラフィステップによりパターニングされる。パターニ ング後、フォトレジストはシリコン窒化物の上に残され、さらにハードベークを 受ける。 ４．ＮチャネルＭＯＳＦＥＴエッジコントロール フィールド酸化物形成の前に、Ｎチャネルデバイスのエッジで漏れ制御注入が 必要であることは周知のとおりである。ホウ素がＮチャネルのエッジでデバイス のしきい値を増大させるため、フォトレジストをＰ−ＭＯＳデバイスのエッジを 十分に超えたところに与えるさらなるフォトリソ グラフィステップにより、ＰチャネルＭＯＳＦＥＴのエッジ近くの領域に入らな いようにしなければならない。 ホウ素注入は典型的に、４０と７０ｋｅＶとの間でＢＦ2 ５×１０14である 。 ５．フィールド酸化 次はＬＯＣＯＳフィールド酸化ステップである。これは好ましくは９５０℃未 満の温度で行なわれるウエット酸化ステップである。超薄膜シリコン・オン・サ ファイアプロセスでは、厚み１１０ｎｍのエピタキシャルシリコンは、フィール ド酸化物の厚みをおよそ２４０ｎｍに制限する。これは酸化がシリコン／基板の 界面まで進行するのが限界である結果である。最終的な酸化物の厚みはしたがっ て、バルクＣＭＯＳプロセスよりもはるかに酸化条件および時間から独立したも のである。 フィールド酸化の後、シリコン窒化物およびストレス緩和酸化物がエッチング して取除かれる。 ６．チャネル注入 適切なしきい値を達成するために、ＭＯＳＦＥＴデバイスのチャネル領域に注 入が加えられる。このプロセスはしきい値かそれぞれ約＋０．６５Ｖおよび−０ ．６５ＶであるＮおよびＰチャネルディジタルデバイスを含む。第１のデバイス はレギュラーＮまたは「ＲＮ」と指定され、第２のデバイスはレギュラーＰまた は「ＲＰ」と指定される。 ゲートポリシリコン材料が高濃度にドープされたＮタイ プ材料であり、ゲート酸化物の厚みがほぼ１８０Åであり、ゲートの下のエピタ キシャルシリコン層が真正に近いことがわかっているため、正確な注入ドーズ量 およびエネルギを決定することは困難ではない。 上記のゲート材料、酸化物の厚み、および真正に近いシリコン膜を備えるＲＰ デバイスに対し、注入は典型的に、ドーズ量１．３×１０12ｃｍ-2のホウ素でエ ネルギは１０ｋｅＶである。 上記のゲート材料、酸化物の厚み、および真正に近いシリコン膜を備えるＲＮ デバイスに対し、注入は典型的に、ドーズ量２．５×１０12ｃｍ-2のホウ素で、 エネルギは１０ｋｅＶである。 さらに２つのデバイスが有用である。どちらもさらなる注入を必要としない。 第１のものはイントリンシックＰまたは「ＩＰ」デバイスであり、その最終的な しきい値は−１．０Ｖであり、さらなる注入はない。第２のものはイントリンシ ックＮまた「ＩＮ」デバイスであり、しきい値は０Ｖに近い。 さらなるしきい値シフトホウ素注入による正孔の散乱がないためにチャネルに おいて正孔の移動度がわずかに高くなるため、ＩＰデバイスはアナログおよびメ モリ回路において役に立つものである。このことがサファイア基板の圧縮応力か らの正孔の移動度の上昇という有利な効果と結合して、バルクシリコンＰＭＯＳ デバイスよりも１０％大き なＩＰデバイスの正孔移動度が生まれる。 しきい値が低いため、ＩＮデバイスはアナログ回路においてソースフォロワデ バイスとして有用である。電子の移動度は、正孔移動度を高める同じ基板の圧縮 応力効果により減じられる。注入がないことにより、移動度がわずかに向上する 。 ７．ゲート酸化物成長 ゲート酸化物は、好ましくは９００℃であるドライ酸化雰囲気温度で１８０Å の厚みに成長する。成長前の洗浄ステップは周知であるためここでは繰返さない 。ゲート酸化物の成長により最終的なシリコン膜の厚みは約１００ｎｍに減少す る。洗浄酸化物を用いれば、エピタキシャルシリコン層への酸化の深さはさらに 最終的な膜の厚みを減少させることになることがわかっている。 ８．ポリシリコン堆積およびフォトリソグラフィ ポリシリコンは堆積されて厚み２７００ないし３０００Åとなる。目標とする 厚みが示されているが、重要なものではない。ドーピングおよびパターニングは 周知のプロセス実施に従う。パターニング後の最終的なゲート長はほぼ０．７５ μＭであろう。 ９．低濃度にドープされたドレイン（ＬＤＤ）構成 低濃度にドープされたドレインの構成方法は、従来のバルクＣＭＯＳ方法には 典型的なものである。ＰＭＯＳデバイスに対するＬＤＤ注入はＢＦ２であること が理解されて いる。リン注入ＮＭＯＳ注入の活性化は典型的に９００℃で２０分間であり、こ のステップに対し温度を９５０℃の制限を下回るように維持する。活性時間をさ らに長くして砒素ＬＤＤ注入をまた用いることができる。 サイドウォール構成はまた、典型的な横方向のスペーサ条件を８２５ないし８ ５０℃でドライＯ2として標準的な実施方法に従う。低温度、低圧力の酸化物堆 積および異方性エッチングが続き、ポリシリコンゲートおよびソース／ドレイン 領域からすべての酸化物を除去する。厚み約１００Åの最終的なキャップ酸化物 は、ソース／ドレイン領域の上で成長して汚染を防止する。 本プロセスのこの時点で、チャネルシリコンエピタキシャル膜の厚みは典型的 に９５０Åと１０００Åとの間であり、ソース／ドレイン膜の厚みは８００ない し９００Åである。 １０．ソース／ドレイン注入 先に述べたソースおよびドレイン領域に対する好ましいドーピング方法は拡散 であった。ソース／ドレインドーピングに対して好ましい方法がイオン注入であ る場合もある。 この発明の技術による超薄膜シリコン・オン・サファイアでのソース／ドレイ ン注入は、バルクＣＭＯＳプロセスのようにコンタクトの深さよりかなり下まで ドライブされる必要はない。ソース／ドレイン領域の底は絶縁層で終わるため、 コンタクトスパイクの問題はなく、ソース／ドレ イン領域の厚みは典型的に８００ないし９００Åである。これは０．８μｍのバ ルクＣＭＯＳプロセスと比較して、約２のファクタ薄い。 ソース／ドレイン領域におけるエピタキシャルシリコン層の厚みが薄いため、 最適注入スケジュールは、バルクＣＭＯＳプロセスで最適であると考えられてい るものとわずかに異なる。第１に、Ｎ＋ソース／ドレイン領域は、砒素でドーズ 量２×１０15ｃｍ-2とし、注入エネルギ５５ｋｅＶで注入される。Ｐ＋ソース／ ドレイン注入はドーズ量２×１０15ｃｍ-2のＢＦ2で、注入エネルギ５０ｋｅＶ として行なわれる。注入に続き、電気的活性化のためのアニールが９００℃で１ ０分間行なわれる。 １１．サリサイドステップ チタンサリサイドステップへの手がかりは、望ましい抵抗を得るには十分であ るが、チタンに富む導電性の低いソース／ドレインが生じないぐらいの量のチタ ンを堆積することである。サリサイドは、ドーパント拡散を用いて望ましいソー ス／ドレイン抵抗を得ることに対する改良点を示している。 チタンの適用に先行し、サリサイドブロックステップを行なうことが有利かも しれない。こうして、サリサイドが入らないようにするべき領域において、堆積 された酸化物の１００ないし３００Åの層の最上部の上の堆積された窒素の１０ ００Åの層でサリサイドを締め出す。窒素をこう した領域から取除いて次のプロセスが行なえるようにする必要はない。 上記のプロセスステップには典型的な、厚み８００Åないし９００Åのソース ／ドレイン領域に対する試みに従い、チタン堆積のために最適な厚みは約４００ Åであると決定されている。 チタン堆積に続き、２ステップのアニールが行なわれる。第１のステップは約 ７００℃の温度で行なわれる。温度があまりにも高いとサイドウォールのＳｉＯ2 を減少させて、シリサイド形成が生じてゲートからドレインまたはソースをシ ョートさせる。ウェハが取除かれ、化学的エッチングが行なわれてＳｉＯ2の上 方の窒化チタンを除去する。ここでソース／ドレイン領域の最終アニールのため に温度を９００℃に上昇させてもよい。 １２．プロセスバックエンド プロセスバックエンドステップの結果、デバイスの配線を行ない最終的なパッ シベーション層を形成するのに必要なさらなる絶縁層および金属層の形成が発生 する。これらのステップは、バルクシリコンステップに対して必要なものと同じ であるが、ソース／ドレイン領域へのメタルコンタクトが「スパイク」または突 き抜けてバルク基板材料に対し短絡を形成することを防止するために適用される 、通常の非常に厳しく制約される時間および温度制限は伴わない。このプロセス では導電性バルク基板材料はなく、絶縁 サファイア基板のみである。 シングル超薄膜シリコン・オン・サファイアチップ上の高周波ワイヤレス通信 システムのための、この発明による装置および方法は、こういったデバイスに典 型的な多くの寸法および設計に対し採用され得ることが理解されるだろう。した がってこの発明には、制限的ではないが、デバイスを形成する領域の寸法、デバ イス製造に使用されるプロセスのタイプ、特定的な回路設計などにおける変化を 含む、当業者には明らかであるその他の数多くの実施例がある。さらに、この発 明の装置および方法は、その精神または本質的な特性から逸脱することなくその 他の特定的な形式で実施され得ることを当業者は認識するだろう。前述の実施例 はすべての点において例示にすぎず、制限的なものではないと考えられる。この 発明の範囲はしたがって、前の説明ではなく添付の請求の範囲に示されている。 請求の範囲の等価である意味および範囲内のすべての変更は、請求の範囲内に含 まれるべきものである。
【手続補正書】特許法第１８４条の８ 【提出日】１９９５年６月２７日 【補正内容】請求の範囲 １．シリコン・オン・インシュレータ構造であって、 絶縁基板と、 絶縁基板上に形成されたシリコン層とによって特徴づけられ、シリコン層は、 シリコン層のすべての処理を約９５０℃以下の温度に制限することによって達成 される、実質的に電気的に活性の状態がない、約１１０ナノメートル未満の厚さ によってさらに特徴づけられる、シリコン・オン・インシュレータ構造。 ２．約２×１０11ｃｍ-2未満の電気的に活性の状態の面積密度を有するシリコン 層によってさらに特徴づけられる、請求項１に記載のシリコン・オン・インシュ レータ構造。 ３．絶縁基板はサファイアによってさらに特徴づけられる、請求項１に記載のシ リコン・オン・インシュレータ構造。 ４．シリコン層に形成されたソース領域と、 シリコン層に形成されたドレイン領域と、 シリコン層にソース領域とドレイン領域との間に形成されたチャネル領域と、 チャネル領域に隣接して位置決めされたゲートとによってさらに特徴づけられ る、ＭＯＳデバイスによってさらに特徴づけられる、請求項１、２または３のい ずれかに記載のシリコン・オン・インシュレータ構造。 ５．チャネルは約０．８μｍ未満の長さを有することをさらに特徴とする、請求 項４に記載のＭＯＳデバイス。 ６．ソース領域およびドレイン領域は約０．０６μｍ未満だけゲートと重なり合 うことをさらに特徴とする、請求項４に記載のＭＯＳデバイス。 ７．シリコン層に製造された能動デバイスによってさらに特徴づけられ、能動デ バイスは、少なくとも１０ＧＨｚの利得帯域幅積を有し、さらに 絶縁基板上に形成されたシリコン層上に製造されかつ能動デバイスに接続され 、ＲＦ回路を形成する受動構成要素によってさらに特徴づけられる、シングルチ ップ無線周波集積回路によってさらに特徴づけられる、請求項１、２または３の いずれかに記載のシリコン・オン・インシュレータ構造。 ８．シリコン層に製造された論理構成要素によってさらに特徴づけられる、請求 項１、２または３のいずれかに記載のシリコン・オン・インシュレータ構造。 ９．論理構成要素は、ＮＡＮＤゲート、ＮＯＲゲート、および伝送ゲートを含む グループから選択されることをさらに特徴とする、請求項８に記載のシリコン・ オン・インシュレータ構造。 １０．論理構成要素はＣＭＯＳ ＦＥＴトランジスタによってさらに特徴づけら れる、請求項８に記載のシリコン・オン・インシュレータ構造。 １１．シリコン層に製造されたＭＯＳＦＥＴによって特徴づけられる能動回路部 分と、 絶縁基板上に形成されたシリコン層の酸化された層上に製造されかつ能動デバ イスに接続され、無線周波回路を形成する受動回路部分とによってさらに特徴づ けられ、受動回路部分は、 キャパシタと、 インダクタと、 抵抗器とによってさらに特徴づけられる、無線周波回路によってさらに特徴づ けられる、請求項１、２または３のいずれかに記載のシリコン・オン・インシュ レータ構造。 １２．約１．３μｍ未満の幅と約０．７μｍ未満の長さとを有する、絶縁基板上 に形成されたシリコン層に製造された第１および第２のＰチャネルトランジスタ と、 約０．９μｍ未満の幅と約０．８μｍ未満の長さとを有する、絶縁基板上に形 成されたシリコン層に製造された第１のＮチャネルトランジスタと、 約１．０μｍ未満の幅と約０．８μｍ未満の長さとを有する、絶縁基板上に形 成されたシリコン層に製造された第２のＮチャネルトランジスタとによってさら に特徴づけられる、ＮＡＮＤゲートによってさらに特徴づけられる、請求項１、 ２または３のいずれかに記載のシリコン・オン・インシュレータ構造。 １３．約１．５μｍ未満の幅と約０．７μｍ未満の長さとを有する、絶縁基板上 に形成されたシリコン層に製造された第１および第２のＰＭＯＳトランジスタと 、 約１．０μｍ未満の幅と約０．８μｍ未満の長さとを有する、絶縁基板上に形 成されたシリコン層に製造された第１および第２のＮＭＯＳトランジスタとによ ってさらに特徴づけられる、ＮＯＲゲートによってさらに特徴づけられる、請求 項１、２または３のいずれかに記載のシリコン・オン・インシュレータ構造。 １４．絶縁基板上に形成されたシリコン層に製造されたＮＭＯＳまたはＰＭＯＳ トランジスタおよび抵抗器を含むＣＭＯＳメモリ回路によってさらに特徴づけら れ、ＮＭＯＳおよびＰＭＯＳトランジスタは、基板から電気的に絶縁され、実質 的にソースーボディ効果を示さない、電子メモリによってさらに特徴づけられる 、請求項１、２または３のいずれかに記載のシリコン・オン・インシュレータ構 造。 １５．絶縁基板上に形成されたシリコン層に製造された無線周波送信機／受信機 回路と、 絶縁基板上に形成されたシリコン層に製造されたデジタル論理およびメモリを 有するマイクロプロセッサと、 絶縁基板上に形成されたシリコン層に製造された増幅器回路とによってさらに 特徴づけられる、ワイヤレス通信システムによってさらに特徴づけられる、請求 項１、２または３のいずれかに記載のシリコン・オン・インシュレータ構造。 １６．シリコン層に形成されたソース領域によってさらに特徴づけられ、電圧Ｖs はソース領域に印加され、さらに シリコン層に形成されたドレイン領域によってさらに特徴づけられ、電圧ＶD はドレイン領域に印加され、さらに シリコン層にソース領域とドレイン領域との間に形成されたチャネル領域と、 チャネル領域に隣接して位置決めされたゲートとによってさらに特徴づげられ 、電圧ＶGは、ソース領域に印加され、ソースとドレインとの間に流れる電流ＩD S を制御する、ＭＯＳデバイスによってさらに特徴づけられる、請求項１、２ま たは３のいずれかに記載のシリコン・オン・インシュレータ構造。 １７．チャネルを介してソースからドレインに流れる電流ＩDSは、ソースとドレ インとの間の電圧差ＶD−ＶS＝ＶDSの線形関数であることをさらに特徴とする、 請求項１６に記載のＭＯＳデバイス。 １８．チャネルは完全に空乏化されることをさらに特徴とする、請求項１６に記 載のＭＯＳデバイス。 １９．シリコン層に形成された超小形電子デバイスによってさらに特徴づけられ る、超小形電子回路によってさらに特徴づけられる、請求項１、２または３のい ずれかに記載のシリコン・オン・インシュレータ構造。 ２０．超小形電子デバイスは電界効果型トランジスタであることをさらに特徴と する、請求項１９に記載の超小形電子回路。 ２１．電界効果型トランジスタは、約０．８マイクロメー トル未満のゲート長さを有することをさらに特徴とする、請求項２０に記載の超 小形電子回路。 ２２．シリコン層に形成されかつ約０．８マイクロメートル未満のゲート長さを 有する無線周波電界効果型トランジスタ素子によってさらに特徴づけられる、少 なくとも約７００ＭＨｚの周波数で動作できる無線周波（ＲＦ）電子回路によっ てさらに特徴づけられる、請求項１、２または３のいずれかに記載のシリコン・ オン・インシュレータ構造。 ２３．回路内でトランジスタ素子と接続される少なくとも１つの受動電子素子に よってさらに特徴づけられる、請求項２２に記載の無線周波（ＲＦ）電子回路。 ２４．少なくとも１つの受動電子素子は、インダクタ、キャパシタ、および抵抗 器のうちの少なくとも１つによって特徴づけられることをさらに特徴とする、請 求項２３に記載の無線周波（ＲＦ）電子回路。 ２５．シリコン層に形成されかつ約０．８マイクロメートル未満のゲート長さを 有するアナログ電界効果型トランジスタ素子によってさらに特徴づけられる、実 質的に単調な利得特性および無視し得るキンク現象を有するアナログ電子回路に よってさらに特徴づけられる、請求項１、２または３のいずれかに記載のシリコ ン・オン・インシュレータ構造。 ２６．アナログ電界効果型トランジスタ素子は、伝送ゲートとして構成されるこ とをさらに特徴とする、請求項２５ に記載の実質的に単調な利得特性および無視し得るキンク現象を有するアナログ 電子回路。 ２７．アナログ電界効果型トランジスタ素子は、約３ミリボルト未満の活性状態 に起因するオフセット電圧のばらつきを制限するように選択される厚さを有する ゲート絶縁層を含むことをさらに特徴とする、請求項２５に記載の実質的に単調 な利得特性および無視し得るキンク現象を有するアナログ電子回路。 ２８．シリコン層に形成され、Ｍ型ソースと、Ｎ型ドレインと、約０．８マイク ロメートル未満のゲート長さ、無視し得るソース−ボディ効果、および約１８０ ｃｍ／ボルト−秒より高い移動度を有するＰ型チャネルと、チャネルの上方に形 成されたゲートとを含むデジタル電界効果型トランジスタ素子によってさらに特 徴づけられる、デジタル電子回路によってさらに特徴つけられる、請求項１、２ または３のいずれかに記載のシリコン・オン・インシュレータ構造。 ２９．シリコン層に形成されかつ約０．８マイクロメートル未満のゲート長さと 無視し得るソース−ボディ効果とを有する電界効果型トランジスタメモリ素子に よってさらに特徴づけられる、電子メモリ回路によってさらに特徴づけられる、 請求項１、２または３のいずれかに記載のシリコン・オン・インシュレータ構造 。 ３０．メモリ素子は伝送ゲートとして構成されることをさ らに特徴とする、請求項２９に記載の電子メモリ回路。 ３１．シリコン層に形成され、少なくとも約７００ＭＨｚの周波数で動作できる 無線周波回路素子と、 シリコン層に形成されたアナログ回路素子と、 シリコン層に形成され、無線周波回路素子とアナログ回路素子とに作動的に接 続されるデジタル回路素子とによってさらに特徴づけられる、集積回路デバイス によってさらに特徴づけられる、請求項１、２または３のいずれかに記載のシリ コン・オン・インシュレータ構造。 ３２．無線周波回路素子、アナログ論理回路素子、およびデジタル論理回路素子 は各々、約０．８マイクロメートル未満のゲート長さを有する電界効果型トラン ジスタによって特徴づけられることをさらに特徴とする、請求項３１に記載の集 積回路デバイス。 ３３．シリコン層に形成されたメモリ回路素子によってさらに特徴づけられる、 請求項３１に記載の集積回路デバイス。 ３４．メモリ回路素子は、約０．８マイクロメートル未満のゲート長さを有する 電界効果型トランジスタによって特徴づけられることをさらに特徴とする、請求 項３３に記載の集積回路デバイス。 ３５．アナログ素子は、デジタル素子から基板を介して伝送される妨害が実質的 にないことをさらに特徴とする、請求項３１に記載の集積回路デバイス。 ３６．シリコン層に形成されたソース領域と、 シリコン層に形成されたドレイン領域と、 完全に空乏化され得る、シリコン層に形成されたチャネル領域とによってさら に特徴づけられる、ＭＯＳＦＥＴデバイスによってさらに特徴づけられる、請求 項１、２または３のいずれかに記載のシリコン・オン・インシュレータ構造。 ３７．ソース領域はドーパント原子によってさらに特徴づけられることをさらに 特徴とする、請求項３６に記載のＭＯＳＦＥＴデバイス。 ３８．ドレイン領域はドーパント原子によってさらに特徴づけられることをさら に特徴とする、請求項３６に記載のＭＯＳＦＥＴデバイス。 ３９．チャネル領域は、表面チャネル導通を誘起するのに十分である下限とチャ ネル領域の完全な空乏化を妨げない上限とを有する濃度のドーパント原子によっ てさらに特徴づけられることをさらに特徴とする、請求項３６に記載のＭＯＳＦ ＥＴデバイス。 ４０．チャネル領域に隣接したゲート誘電層と、ゲート誘電層に隣接したゲート 導電層とによってさらに特徴づけられる、請求項３６に記載のＭＯＳＦＥＴデバ イス。 ４１．ゲート導電層は、ゲート誘電層と接触したＮ+ポリシリコンによってさら に特徴づけられることをさらに特徴とする、請求項４０に記載のＭＯＳＦＥＴデ バイス。 ４２．ゲート導電層は、ゲート誘電層と接触したＰ+ポリシリコンによってさら に特徴つけられることをさらに特徴とする、請求項４０に記載のＭＯＳＦＥＴデ バイス。 ４３．ゲート導電層は、４．５ｅＶから４．７ｅＶまでの範囲内の金属の仕事関 数を有する材料によってさらに特徴づけられることをさらに特徴とする、請求項 ４０に記載のＭＯＳＦＥＴデバイス。 ４４．４．５ｅＶから４．７ｅＶまでの範囲内の金属の仕事関数を有する材料は 、Ｐ+ポリゲルマニウム、タングステン、クロム、インジウム錫酸化物、および 窒化チタンを含む材料のグループから選択されることをさらに特徴とする、請求 項４３に記載のＭＯＳＦＥＴデバイス。 ４５．ゲート誘電層に隣接しかつゲート導電層に隣接するサイドウォールスペー サによってさらに特徴づけられる、請求項４０に記載のＭＯＳＦＥＴデバイス。 ４６．ソース領域は、軽濃度にドープされたソース領域によってさらに特徴づけ られることをさらに特徴とする、請求項３６に記載のＭＯＳＦＥＴデバイス。 ４７．ドレイン領域は、軽濃度にドープされたドレイン領域によってさらに特徴 づけられることをさらに特徴とする、請求項３６に記載のＭＯＳＦＥＴデバイス 。 ４８．シリコン・オン・インシュレータ構造は、 絶縁基板の表面上にシリコン層をエピタキシャルに堆積するステップと、 注入されたイオンが、シリコン層に、実質的に絶縁基板の表面からシリコン層 内へ延びる埋込非晶質領域を形成するような条件下で、所与のイオン種をシリコ ン層に注入し、したがって、埋込非晶質領域を覆う単結晶シリコンの表面層を残 すステップと、 イオン注入ステップの間、シリコン層全体にわたって実質的に一定である予め 定められた温度以下でシリコン層を保持するステップと、 シリコン・オン・インシュレータ構造をアニールし、単結晶シリコンの表面層 を結晶化種として用いて埋込非晶質領域の固相エピタキシャル再成長を誘起する ステップとによって特徴づけられるプロセスによって製造されることをさらに特 徴とする、請求項１、２または３のいずれかに記載のシリコン・オン・インシュ レータ構造。 ４９．絶縁基板上に真性シリコン層を有するシリコン・オン・インシュレータウ エハを製造する方法であって、 絶縁基板の表面上にシリコン層をエピタキシャルに堆積するステップと、 注入されたイオンが、シリコン層に、実質的に絶縁基板の表面からシリコン層 内に延びる埋込非晶質領域を形成するような条件下で、所与のイオン種をシリコ ン層に注入し、したがって、埋込非晶質領域を覆う単結晶シリコンの表面層を残 すステップと、 イオン注入ステップの間、シリコン層全体にわたって実 質的に一定である予め定められた温度以下でシリコン層を保持するステップと、 ウェハをアニールし、単結晶シリコンの表面層を結晶化種として用いて埋込非 晶質領域の固相エピタキシャル再成長を誘起するステップとによって特徴づけら れる、方法。 ５０．注入ステップは、シリコンの埋込領域を非晶質化するのに十分である下限 と基板から発生した汚染物質をシリコン層に放出するには不十分である上限とを 有するエネルギおよび強度値の範囲内から、注入イオンのエネルギおよび強度を 選択するステップによってさらに特徴づけられることを特徴とする、請求項４９ に記載の方法。 ５１．非酸化環境内で約９５０℃以下で高温アニールシーケンスを行ない、それ により、バンドギャップまたは界面状態を導入せずにシリコン層内の残りの欠陥 を除去するステップによってさらに特徴づけられる、請求項４９に記載の方法。 ５２．非酸化環境内で高温アニールシーケンスを行ない、バンドギャップまたは 界面状態を導入せずにシリコン層内の残りの欠陥を除去するステップは、高温ア ニールの温度を約９００℃から約９５０℃までの範囲内であるように選択するス テップによってさらに特徴づけられる、請求項５１に記載の方法。 ５３．シリコン層の部分を酸化し、それにより、絶縁基板と酸化された層との間 にはさまれる真性シリコンの薄い層 を残すステップと、 酸化された層をエッチング除去するステップとによってさらに特徴づけられる 、請求項４９に記載の方法。 ５４．絶縁基板上のシリコン層を約５０ｎｍから１１０ｎｍまでの範囲内の厚さ まで薄くするように、酸化およびエッチングステップを制御するステップによっ てさらに特徴づけられる、請求項５３に記載の方法。 ５５．予め定められた温度以下でシリコン層を保持するステップは、予め定めら れた温度を室温とほぼ等しいように選択するステップによってさらに特徴づけら れる、請求項４９に記載の方法。 ５６．予め定められた温度以下でシリコン層を保持するステップは、予め定めら れた温度を摂氏ゼロ度（０℃）とほぼ等しいように選択するステップによってさ らに特徴づけられる、請求項４９に記載の方法。 ５７．ウェハをアニールし、埋込非晶質領域の固相エピタキシャル再成長を誘起 するステップは、アニールステップの温度を約５００℃から約６００℃までの範 囲内であるように選択するステップによってさらに特徴づけられる、請求項４９ に記載の方法。 ５８．所与のイオン種をシリコン層に注入するステップは、 所与のイオン種としてシリコンを選択するステップと、 シリコンの埋込領域を非晶質化するのに十分である下限と基板から発生した汚 染物質をシリコン層に放出するには 不十分である上限とを有するエネルギおよび強度値の範囲内から、シリコンイオ ンのエネルギおよび強度を選択するステップとによってさらに特徴づけられる、 請求項４９に記載の方法。 ５９．シリコンイオンのエネルギを選択するステップは、シリコンイオンのエネ ルギを約１８５ｋｅＶから約２００ｋｅＶまでの範囲内であるように選択するス テップによってさらに特徴づけられる、請求項５８に記載の方法。 ６０．シリコンイオンの強度を選択するステップは、シリコンイオンの強度を約 ５×１０14ｃｍ-2から約７×１０14ｃｍ-2までの範囲内であるように選択するス テップによってさらに特徴づけられる、請求項５８に記載の方法。 ６１．イオン注入ステップの間、シリコン層全体にわたって実質的に一定である 予め定められた温度以下でシリコン層を保持するステップは、上にシリコン層が 堆積されていない絶縁基板の表面に冷却された流体を充満させるステップによっ てさらに特徴づけられる、請求項４９に記載の方法。 ６２．絶縁基板の表面上にシリコン層をエピタキシャルに堆積するステップは、 約２５０ｎｍから約２７０ｎｍまでの範囲内の厚さを有するシリコン層を生じる ように堆積を制御するステップによってさらに特徴づけられる、請求項４９に記 載の方法。 ６３．アニールステップは、シリコン層の周囲に不活性雰 囲気を与え、シリコン層の温度を最初の値から上昇させることによってさらに特 徴づけられる、請求項４９に記載の方法。 ６４．シリコン層の温度が第１の予め定められた値に達すると、不活性雰囲気を 酸素雰囲気と置き換え、シリコン層をその表面酸化のために酸素雰囲気にさらし 、それにより、酸化されたシリコンの第１の表面層を形成し、その後、シリコン 層の温度を第２の予め定められた値に上昇させるステップによってさらに特徴づ けられる、請求項６３に記載の方法。 ６５．酸化されたシリコンの第１の表面層をエッチングによって除去するステッ プによってさらに特徴づけられる、請求項６４に記載の方法。 ６６．もう一度、シリコン層を酸化し、酸化されたシリコンの第２の表面層を形 成するステップと、 酸化されたシリコンの第２の表面層をエッチングによって除去するステップと によってさらに特徴づけられる、請求項６５に記載の方法。 ６７．冷却剤が絶縁基板と接触するように冷却剤を流すチャンバと隣接して、絶 縁基板を位置決めするステップと、 チャンバを通る冷却剤の流量もしくは温度または流量およひ温度の両方を制御 し、注入ステップの間、実質的に約摂氏ゼロ度（０℃）の温度以下でシリコン層 を保持するステップとによってさらに特徴づけられる、請求項４９に記 載の方法。 ６８．チャンバを通して気体冷却剤を流すステップによってさらに特徴づけられ る、請求項６７に記載の方法。 ６９．気体冷却剤として窒素を選択するステップによってさらに特徴づけられる 、請求項６８に記載の方法。 ７０．シリコン層をその表面酸化のために酸素雰囲気にさらすことによって酸化 し、それにより、酸化されたシリコンの第１の表面層を形成するステップと、 酸化されたシリコンの第１の表面層を除去するステップと、 もう一度、シリコン層を酸化し、酸化されたシリコンの第２の表面層を形成す るステップと、 酸化されたシリコンの第２の表面層を除去するステップとによってさらに特徴 づけられる、請求項４９に記載の方法。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＣＡ，ＣＮ，ＦＩ，ＪＰ，Ｋ Ｒ (72)発明者 バーグナー，マーク・エル アメリカ合衆国、92107 カリフォルニア 州、サン・ディエゴ、ブライトン・ストリ ート、4604

Claims (1)

  1. 【特許請求の範囲】 １．絶縁基板と、 前記絶縁基板上に形成されたシリコン層とを含み、前記シリコン層は約１００ ０Å未満の厚さであり、さらに 前記シリコン層に形成されたソース領域と、 前記シリコン層に形成されたドレイン領域と、 前記シリコン層に前記ソース領域と前記ドレイン領域と の間に形成されたチャネル領域と、 前記チャネル領域に隣接して位置決めされたゲートとを含む、ＭＯＳデバイス 。 ２．前記絶縁基板はサファイアを含む、請求項１に記載のＭＯＳデバイス。 ３．前記シリコン層は、約５×１０11ｃｍ-2未満の電気的に活性の状態の面積密 度を有する、請求項１に記載のＭＯＳデバイス。 ４．前記チャネルは、約０．８μｍ未満の長さを有する、請求項１に記載のＭＯ Ｓデバイス。 ５．前記ソース領域および前記ドレイン領域は、約０．０６μｍ未満だけ前記ゲ ートと重なり合う、請求項１に記載のＭＯＳデバイス。 ６．シングルチップ無線周波集積回路であって、 絶縁基板と、 前記絶縁基板上に形成されたシリコン層とを含み、前記シリコン層は約１００ ０Å未満の厚さであり、前記シング ルチップ無線周波集積回路は、 前記シリコン層に製造された能動デバイスをさらに含み、前記能動デバイスは 、少なくとも１０ＧＨｚの利得帯域幅積を有し、前記シングルチップ無線周波集 積回路は、 前記絶縁基板上に形成された前記シリコン層の上に製造されかつ前記能動デバ イスに接続され、ＲＦ回路を形成する受動構成要素をさらに含む、シングルチッ プ無線周波集積回路。 ７．前記絶縁基板はサファイアを含む、請求項６に記載のシングルチップ無線周 波集積回路。 ８．前記シリコン層は、約５×１０11ｃｍ-2未満の電気的に活性の状態の面積密 度を有する、請求項６に記載のシングルチップ無線周波集積回路。 ９．絶縁基板と、 約１０００Å未満の厚さである、前記絶縁基板上に形成されたシリコン層と、 前記シリコン層に製造された論理構成要素との組合せ。 １０．前記絶縁基板はサファイアを含む、請求項９に記載の組合せ。 １１．前記シリコン層は、約５×１０11ｍ-2未満の電気的に活性の状態の面積密 度を有する、請求項９に記載の組合せ。 １２．前記論理構成要素は、ＮＡＮＤゲート、ＮＯＲゲート、および伝送ゲート を含むグループから選択される、請 求項９に記載の組合せ。 １３．前記論理構成要素はＣＭＯＳ ＦＥＴトランジスタを含む、請求項１２に 記載の組合せ。 １４．無線周波回路であって、 絶縁基板と、 前記絶縁基板上に形成されたシリコン層とを含み、前記シリコン層は約１００ ０Å未満の厚さであり、前記無線周波回路は、 前記シリコン層に製造されたＭＯＳＦＥＴを含む能動回路部分と、 キャパシタ、 インダクタ、 および抵抗器を含む、無線周波回路を形成する、前記絶縁基板上に形成された 前記シリコン層の酸化された層上に製造されかつ前記能動デバイスに接続された 受動回路部分とをさらに含む、無線周波回路。 １５．ＮＡＮＤゲートであって、 絶縁基板と、 前記絶縁基板上に形成されたシリコン層とを含み、前記シリコン層は約１００ ０Å未満の厚さであり、前記ＮＡＮＤゲートは、 前記絶縁基板上に形成された前記シリコン層に製造された第１および第２のＰ チャネルトランジスタをさらに含み、前記第１および第２のＰチャネルトランジ スタは、約１． ３μｍ未満の幅および約０．７μｍ未満の長さを有し、前記ＮＡＮＤゲートは、 前記絶縁基板上に形成された前記シリコン層に製造された第１のＮチャネルト ランジスタをさらに含み、前記第１のＮチャネルトランジスタは、約０．９μｍ 未満の幅および約０．８μｍ未満の長さを有し、前記ＮＡＮＤゲートは、 前記絶縁基板上に形成された前記シリコン層に製造された第２のＮチャネルト ランジスタをさらに含み、前記第２のＮチャネルトランジスタは、約１．０μｍ 未満の幅および約０．８μｍ未満の長さを有する、ＮＡＮＤゲート。 １６．ＮＯＲゲートであって、 絶縁基板と、 前記絶縁基板上に形成されたシリコン層とを含み、前記シリコン層は約１００ ０Å未満の厚さであり、前記ＮＯＲゲートは、 前記絶縁基板上に形成された前記シリコン層に製造された第１および第２のＰ ＭＯＳトランジスタをさらに含み、前記第１および第２のＰＭＯＳトランジスタ は、約１．５μｍ未満の幅および約０．７μｍ未満の長さを有し、前記ＮＯＲゲ ートは、 前記絶縁基板上に形成された前記シリコン層に製造された第１および第２のＮ ＭＯＳトランジスタをさらに含み、前記第１および第２のＮＭＯＳトランジスタ は、約１．０μｍ未満の幅および約０．８μｍ未満の長さを有する、Ｎ ＯＲゲート。 １７．電子メモリであって、 絶縁基板と、 前記絶縁基板上に形成されたシリコン層とを含み、前記シリコン層は約１００ ０Å未満の厚さであり、前記電子メモリは、 前記絶縁基板上に形成された前記シリコン層に製造されたＮＭＯＳまたはＰＭ ＯＳトランジスタおよび抵抗器を含むＣＭＯＳメモリ回路をさらに含み、前記Ｎ ＭＯＳおよびＰＭＯＳトランジスタは、前記基板から電気的に絶縁され、実質的 にソース−ボディ効果を示さない、電子メモリ。 １８．絶縁基板と、 前記絶縁基板上に形成されたシリコン層とを含み、前記シリコン層は約１００ ０Å未満の厚さであり、さらに 前記絶縁基板上に形成された前記シリコン層に製造された無線周波送信機／受 信機回路と、 前記絶縁基板上に形成された前記シリコン層に製造されたデジタル論理および メモリを有するマイクロプロセッサと、 前記絶縁基板上に形成された前記シリコン層に製造された増幅器回路とを含む 、ワイヤレス通信システム。 １９．前記絶縁基板はサファイアを含む、請求項１８に記載のワイヤレス通信シ ステム。 ２０．前記シリコン層は、約５×１０11ｃｍ-2未満の電気 的に活性の状態の面積密度を有する、請求項１８に記載のワイヤレス通信システ ム。 ２１．ＭＯＳデバイスであって、 絶縁基板と、 前記サファイア基板上に形成されたシリコン層とを含み、前記シリコン層は約 １０００Å未満の厚さであり、前記ＭＯＳデバイスは、 前記シリコン層に形成されたソース領域をさらに含み、電圧Ｖsは前記ソース 領域に印加され、前記ＭＯＳデバイスは、 前記シリコン層に形成されたドレイン領域をさらに含み、電圧ＶDは前記ドレ イン領域に印加され、前記ＭＯＳデバイスは、 前記シリコン層に前記ソース領域と前記ドレイン領域との間に形成されたチャ ネル領域と、 前記チャネル領域に隣接して位置決めされたゲートとをさらに含み、電圧ＶG は、前記ソース領域に印加され、前記ソースと前記ドレインとの間に流れる電流 ＩDSを制御する、ＭＯＳデバイス。 ２２．前記チャネルを介して前記ソースから前記ドレインへ流れる前記電流ＩDS は、前記ソースと前記ドレインとの間の電圧差ＶD−ＶS＝ＶDSの線形関数である 、請求項２１に記載のＭＯＳデバイス。 ２３．前記チャネルは完全に空乏化される、請求項２１に 記載のＭＯＳデバイス。 ２４．半導体基板構造を製造する方法であって、 （ａ） 電気的に絶縁性の基板上に実質的に単結晶のシリコン層を形成するス テップと、 （ｂ） シリコン層にイオンを注入し、シリコン層の外側の部分を実質的に単 結晶に保ちなから、基板に隣接したシリコン層の内側の部分を非晶質化するステ ップと、 （ｃ） シリコン層の温度を最初の値から上昇させることによって、不活性雰 囲気内でシリコン層をアニールし、前記外側の部分から前記内側の部分の固相エ ピタキシャル再成長を引き起こすステップと、 （ｄ） シリコン層の前記温度が第１の予め定められた値に達すると、不活性 雰囲気を酸素雰囲気と置換え、シリコン層をその表面酸化のために前記酸素雰囲 気にさらし、その後、シリコン層の前記温度を第２の予め定められた値に上昇さ せるステップとを含む、方法。 ２５．電気的に絶縁性の基板と、 基板上に形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未 満の電気的に活性の状態の面積密度とを有する半導体シリコン層と、 シリコン層に形成された超小形電子デバイスとを含む、超小形電子回路。 ２６．基板はサファイアを含む、請求項２５に記載の回路。 ２７．デバイスは電界効果型トランジスタを含む、請求項 ２５に記載の回路。 ２８．トランジスタは、約０．８マイクロメートル未満のゲート長さを有する、 請求項２７に記載の回路。 ２９．少なくとも約７００ＭＨｚの周波数で動作できる無線周波（ＲＦ）電子回 路であって、 電気的に絶縁性の基板と、 基板上に形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未 満の電気的に活性の状態の面積密度とを有する半導体シリコン層と、 シリコン層に形成され、約０．８マイクロメートル未満のゲート長さを有する 無線周波電界効果型トランジスタ素子とを含む、無線周波（ＲＦ）電子回路。 ３０．回路内でトランジスタ素子と接続される少なくとも１つの受動電子素子を さらに含む、請求項２９に記載の回路。 ３１．前記少なくとも１つの受動電子素子は、インダクタ、キャパシタ、および 抵抗器のうちの少なくとも１つを含む、請求項３０に記載の回路。 ３２．実質的に単調な利得特性および無視し得るキンク現象を有するアナログ電 子回路であって、 電気的に絶縁性の基板と、 基板上に形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未 満の電気的に活性の状態の面積密度とを有する半導体シリコン層と、 シリコン層に形成され、約０．８マイクロメートル未満のゲート長さを有する アナログ電界効果型トランジスタ素子とを含む、アナログ電子回路。 ３３．トランジスタ素子は伝送ゲートとして構成される、請求項３２に記載の回 路。 ３４．トランジスタ素子は、約３ミリボルト未満の活性状態に起因するオフセッ ト電圧のばらつきを制限するように選択される厚さを有するゲート絶縁層を含む 、請求項３２に記載の回路。 ３５．デジタル電子回路であって、 電気的に絶縁性の基板と、 基板上に形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未 満の電気的に活性の状態の面積密度とを有する半導体シリコン層と、 シリコン層に形成されるデジタル電界効果型トランジスタ素子とを含み、デジ タル電界効果型トランジスタ素子は、 Ｎ型ソースと、 Ｎ型ドレインと、 約０．８マイクロメートル未満のゲート長さ、無視し得るソース−ボディ効果 、および約１８０ｃｍ／ボルト−秒より高い移動度を有するＰ型チャネルと、 チャネルの上方に形成されたゲートとを含む、デジタル電子回路。 ３６．電気的に絶縁性の基板と、 基板上に形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未 満の電気的に活性の状態の面積密度とを有する半導体シリコン層と、 シリコン層に形成され、約０．８マイクロメートル未満のゲート長さと無視し 得るソースーボディ効果とを有する電界効果型トランジスタメモリ素子とを含む 、電子メモリ回路。 ３７．メモリ素子は、伝送ゲートとして構成される、請求項３６に記載の回路。 ３８．電気的に絶縁性の基板と、 基板上に形成され、約１１０ナノメートル未満の厚さと約５×１０11ｃｍ-2未 満の電気的に活性の状態の面積密度とを有する半導体シリコン層と、 シリコン層に形成され、少なくとも約７００ＭＨｚの周波数で動作できる無線 周波回路素子と、 シリコン層に形成されたアナログ回路素子と、 シリコン層に形成され、無線周波回路素子とアナログ回路素子とに作動的に接 続されるデジタル回路素子とを含む、集積回路。 ３９．無線周波回路素子、アナログ論理回路素子、およびデジタル論理回路素子 は各々、約０．８マイクロメートル未満のゲート長さを有する電界効果型トラン ジスタを含む、請求項３８に記載の回路。 ４０．シリコン層に形成されたメモリ回路素子をさらに含 む、請求項３８に記載の回路。 ４１．メモリ回路素子は、約０．８マイクロメートル未満のゲート長さを有する 電界効果型トランジスタを含む、請求項４０に記載の回路。 ４２．アナログ素子は、デジタル素子から基板を介して伝送される妨害が実質的 にない、請求項３８に記載の回路。 ４３．サファイア基板上に真性シリコン層を有するシリコン・オン・サファイア ウェハを製造する方法であって、 サファイア基板の表面上にシリコン層をエピタキシャルに堆積するステップと 、 注入されたイオンが、前記シリコン層内に、実質的に前記サファイア基板の前 記表面から前記シリコン層の中へ延びる埋込非晶質領域を形成するような条件下 で、所与のイオン種を前記シリコン層に注入し、したがって、前記埋込非晶質領 域を覆う単結晶シリコンの表面層を残すステップと、 前記イオン注入ステップの間、前記シリコン層全体にわたって実質的に一定で ある予め定められた温度以下で前記シリコン層を保持するステップと、 ウェハをアニールし、単結晶シリコンの前記表面層を結晶化種として用いて、 前記埋込非品質領域の固相エピタキシャル再成長を誘起するステップとを含む、 方法。 ４４．前記注入ステップは、シリコンの前記埋込領域を非晶質化するのに十分で ある下限と基板から発生した汚染物 質を前記シリコン層へ放出するには不十分である上限とを有するエネルギおよび 強度値の範囲内から、前記注入イオンのエネルギおよび強度を選択するステップ をさらに含む、請求項４３に記載の方法。 ４５．非酸化環境内で約９５０℃以下で高温アニールシーケンスを行ない、それ により、バンドギャップまたは界面状態を導入せずに前記シリコン層内の残りの 欠陥を除去するステップをさらに含む、請求項４３に記載の方法。 ４６．非酸化環境内で高温アニールシーケンスを行ない、バンドギャップまたは 界面状態を導入せずに前記シリコン層内の残りの欠陥を除去する前記ステップは 、前記高温アニールの温度を約９００℃から約９５０℃までの範囲内であるよう に選択するステップをさらに含む、請求項４５に記載の方法。 ４７．前記シリコン層の部分を酸化し、それにより、前記サファイア基板と前記 酸化された層との間にはさまれる真性シリコンの薄い層を残すステップと、 前記酸化された層をエッチング除去するステップとをさらに含む、請求項４３ に記載の方法。 ４８．前記サファイア基板上の前記シリコン層を約５０ｎｍから約１１０ｎｍの 範囲内の厚さまで薄くするように、前記酸化およびエッチングステップを制御す るステップをさらに含む、請求項４７に記載の方法。 ４９．予め定められた温度以下で前記シリコン層を保持す る前記ステップは、前記予め定められた温度を室温とほぼ等しいように選択する ステップをさらに含む、請求項４３に記載の方法。 ５０．前記シリコン層を予め定められた温度以下で保持する前記ステップは、前 記予め定められた温度を摂氏ゼロ度（０℃）にほぼ等しいように選択するステッ プをさらに含む、請求項４３に記載の方法。 ５１．ウェハをアニールし、前記埋込非晶質領域の固相エピタキシャル再成長を 誘起する前記ステップは、前記アニールステップの温度を約５００℃から約６０ ０℃までの範囲内であるように選択するステップをさらに含む、請求項４３に記 載の方法。 ５２．所与のイオン種を前記シリコン層に注入する前記ステップは、 前記所与のイオン種としてシリコンを選択するステップと、 シリコンの前記埋込領域を非晶質化するのに十分である下限と基板から発生し た汚染物質を前記シリコン層へ放出するには不十分である上限とを有するエネル ギおよび強度値の範囲内から、前記シリコンイオンのエネルギおよび強度を選択 するステップとをさらに含む、請求項４３に記載の方法。 ５３．前記シリコンイオンのエネルギを選択する前記ステップは、前記シリコン イオンのエネルギを約１８５ｋｅＶ から約２００ｋｅＶまでの範囲内であるように選択するステップをさらに含む、 請求項５２に記載の方法。 ５４．前記シリコンイオンの強度を選択する前記ステップは、前記シリコンイオ ンの強度を約５×１０14ｃｍ-2から約７×１０14ｃｍ-2までの範囲内であるよう に選択するステップをさらに含む、請求項５２に記載の方法。 ５５．前記イオン注入ステップの間、前記シリコン層全体にわたって実質的に一 定である予め定められた温度以下で前記シリコン層を保持する前記ステップは、 上に前記シリコン層が堆積されていない前記サファイア基板の表面に冷却された ガスを充満させるステップをさらに含む、請求項４３に記載の方法。 ５６．サファイア基板の表面上にシリコン層をエピタキシャルに堆積する前記ス テップは、約２５０ｎｍから約２７０ｎｍまでの範囲内の厚さを有するシリコン 層を生じるように、堆積を制御するステップをさらに含む、請求項４３に記載の 方法。 ５７．第１の表面を有するサファイア基板と、 前記サファイア基板の前記第１の表面上に堆積された、実質的に結晶欠陥およ び電荷状態がないシリコン層とを含む、デバイス。 ５８．前記シリコン層は、約２７０ｎｍ未満の予め定められた厚さを有する、請 求項５７に記載のデバイス。 ５９．前記シリコン層は、約５×１０11ｃｍ-2未満の電気 的に活性の状態の面積密度を有する、請求項５７に記載のデバイス。 ６０．シリコン層が約２７０ｎｍ未満の厚さでありかつ約５×１０11ｃｍ-2未満 の電気的に活性の状態の面積密度を有する、シリコン・オン・サファイアウェハ であって、 サファイア基板の表面上にシリコン層をエピタキシャルに堆積するステップと 、 注入されたイオンが、前記シリコン層に、実質的に前記サファイア基板の前記 表面から前記シリコン層内へ延びる埋込非晶質領域を形成するような条件下で、 所与のイオン種を前記シリコン層へ注入し、したがって、前記埋込非晶質領域を 覆う単結晶シリコンの表面層を残すステップと、 前記イオン注入ステップの間、前記シリコン層全体にわたって実質的に一定で ある予め定められた温度以下で前記シリコン層を保持するステップと、 ウェハをアニールし、単結晶シリコンの前記表面層を結晶化種として用いて前 記埋込非晶質領域の固相エピタキシャル再成長を誘起するステップとを含むプロ セスによって製造される、シリコン・オン・サファイアウェハ。 ６１．ＭＯＳＦＥＴであって、 サファイア基板と、 前記サファイア基板上に堆積されたシリコン層とを含み、前記シリコン層は、 ソース領域と、 ドレイン領域と、 チャネル領域とをさらに含み、前記チャネル領域は、約２７０ｎｍ未満の厚さ であり、約５×１０11ｃｍ-2未満の電気的に活性の状態の面積密度を有し、その ため、完全に空乏化され得る、ＭＯＳＦＥＴ。 ６２．前記ソース領域はドーパント原子をさらに含む、請求項６１に記載のＭＯ ＳＦＥＴ。 ６３．前記ドレイン領域はドーパント原子をさらに含む、請求項６１に記載のＭ ＯＳＦＥＴ。 ６４．前記チャネル領域は、表面チャネル導通を誘起するのに十分である下限と 前記チャネル領域の完全空乏化を妨げない上限とを有する濃度のドーパント原子 をさらに含む、請求項６１に記載のＭＯＳＦＥＴ。 ６５．前記チャネル領域に隣接したゲート誘電層と、前記ゲート誘電層に隣接し たゲート導電層とをさらに含む、請求項６１に記載のＭＯＳＦＥＴ。 ６６．前記ゲート導電層は、前記ゲート誘電層と接触したＮ+ポリシリコンをさ らに含む、請求項６５に記載のＭＯＳＦＥＴ。 ６７．前記ゲート導電層は、前記ゲート誘電層と接触したＰ+ポリシリコンをさ らに含む、請求項６５に記載のＭＯＳＦＥＴ。 ６８．前記ゲート導電層は、４．５ｅＶから４．７ｅＶまでの範囲内の金属の仕 事関数を有する材料をさらに含む、 請求項６５に記載のＭＯＳＦＥＴ。 ６９．４．５ｅＶから４．７ｅＶまでの範囲内の金属の仕事関数を有する前記材 料は、Ｐ+ポリゲルマニウム、タングステン、クロム、インジウム錫酸化物、お よび窒化チタンを含む材料のグループから選択される、請求項６８に記載のＭＯ ＳＦＥＴ。 ７０．前記ゲート誘電層に隣接しかつ前記ゲート導電層に隣接したサイドウォー ルスペーサをさらに含む、請求項６５に記載のＭＯＳＦＥＴ。 ７１．前記ソース領域は、軽濃度にドープされたソース領域をさらに含む、請求 項６１に記載のＭＯＳＦＥＴ。 ７２．前記ドレイン領域は、軽濃度にドープされたドレイン領域をさらに含む、 請求項６１に記載のＭＯＳＦＥＴ。 ７３．電気的に絶縁性の基板と、 基板上に形成され、約５×１０11ｃｍ-2未満の電気的に活性の状態の面積密度 を有する半導体シリコン層とを含む、半導体基板構造。 ７４．シリコン層は約１１０ナノメートル未満の厚さを有する、請求項７３に記 載の構造。 ７５．基板はサファイアを含む、請求項７３に記載の構造。
JP50454195A 1993-07-12 1994-06-10 半導体装置、およびサファイア基板上に真性シリコン層を有するシリコン・オン・サファイアウェハを製造する方法 Expired - Lifetime JP3492372B2 (ja)

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