JPH0851356A - プログラマブルアレイ - Google Patents
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- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 コンフィギャラブル論理ブロック及びコンフ
ィギャラブルルーチングマトリクスを内部的に再度コン
フィギュレーションを行って複数個の論理関数を実施さ
せることによりＦＰＧＡにおいて実現可能な論理関数の
数を増加させる。 【構成】 プログラマブル論理装置が二つ以上の完全な
組のコンフィギュレーションデータを格納すべく拡張さ
れたコンフィギュレーションメモリを有している。コン
フィギュレーションメモリの出力におけるスイッチがコ
ンフィギャラブル論理ブロックへ印加されるコンフィギ
ュレーションデータの選択を制御する。各コンフィギャ
ラブル論理ブロックは一組のコンフィギュレーションデ
ータ当たり１個のデータ格納装置を有している。コンフ
ィギャラブル論理ブロックはユーザのクロックサイクル
以内において再度コンフィギュレーションさせることが
可能である。
ィギャラブルルーチングマトリクスを内部的に再度コン
フィギュレーションを行って複数個の論理関数を実施さ
せることによりＦＰＧＡにおいて実現可能な論理関数の
数を増加させる。 【構成】 プログラマブル論理装置が二つ以上の完全な
組のコンフィギュレーションデータを格納すべく拡張さ
れたコンフィギュレーションメモリを有している。コン
フィギュレーションメモリの出力におけるスイッチがコ
ンフィギャラブル論理ブロックへ印加されるコンフィギ
ュレーションデータの選択を制御する。各コンフィギャ
ラブル論理ブロックは一組のコンフィギュレーションデ
ータ当たり１個のデータ格納装置を有している。コンフ
ィギャラブル論理ブロックはユーザのクロックサイクル
以内において再度コンフィギュレーションさせることが
可能である。
Description
【０００１】
【産業上の利用分野】本発明は、大略、プログラマブル
即ちプログラム可能（書込み可能）な論理装置に関する
ものであって、更に詳細には、コンフィギャラブル即ち
コンフィギュレーション（形態）を構成可能な論理ブロ
ック及びプログラマブル即ちプログラム可能（書込み可
能）なルーチング（経路付け）マトリクス又はフィール
ドプログラマブルゲートアレイを再度コンフィギュレー
ション（即ち形態を特定）するための技術に関するもの
である。
即ちプログラム可能（書込み可能）な論理装置に関する
ものであって、更に詳細には、コンフィギャラブル即ち
コンフィギュレーション（形態）を構成可能な論理ブロ
ック及びプログラマブル即ちプログラム可能（書込み可
能）なルーチング（経路付け）マトリクス又はフィール
ドプログラマブルゲートアレイを再度コンフィギュレー
ション（即ち形態を特定）するための技術に関するもの
である。
【０００２】
【従来の技術】フィールドプログラマブルゲートアレイ
（「ＦＰＧＡ」）などのプログラマブル（プログラム可
能、即ち書込み可能）論理装置を使用することが益々広
く行われるようになっている。なぜならば、その再書込
み可能特性によって与えられる柔軟性のためである。Ｆ
ＰＧＡは、典型的に、ユーザが所望する論理関数を与え
るために、プログラミング即ち書込みを行うことによっ
て互いに相互接続させることの可能なコンフィギャラブ
ル即ち形態を特定可能な論理ブロック（「ＣＬＢ」）か
らなるアレイを有している。アメリカ合衆国、９５１２
４、カリフォルニア州、サンノゼ、ロジックドライブ、
２１００に住所を有するザイリンクス、インコーポレイ
テッドから入手可能な「プログラマブル論理データブッ
ク（ＴｈｅＰｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄ
ａｔａ Ｂｏｏｋ）」という名称のザイリンクスの１９
９３年データブックには、本願の出願人であるザイリン
クス、インコーポレイテッドによって製造されている幾
つかのＦＰＧＡ製品について記載されている。このデー
タブックは、引用により本明細書に組込むこととする。
ＦＰＧＡは、典型的に、同一の構成を有するＣＬＢから
なる通常のアレイを有している。これらＣＬＢの各々
は、多数の異なる論理関数のうちの何れか一つを実施す
るために個別的にプログラムすることが可能である。Ｆ
ＰＧＡは、所望のコンフィギュレーション即ち形態に基
づいてこれらのＣＬＢを結合させるためにコンフィギャ
ラブル即ち形態を特定することの可能なルーチング（経
路付け）マトリクスを有している。ＦＰＧＡは、更に、
多数のコンフィギュレーションメモリセルを有してい
る。これらのコンフィギュレーションメモリセルは、各
ＣＬＢによって実行される関数を特定するためにＣＬＢ
へ結合されると共に、ＣＬＢの入力及び出力の結合を特
定するためのコンフィギャラブル即ち形態を特定するこ
との可能なルーチングマトリクスへ結合されている。Ｆ
ＰＧＡは、更に、典型的に、ＦＰＧＡの動作期間中にユ
ーザへアクセスすることの可能なデータ格納メモリセル
を有しているが、本明細書におけるメモリセルの説明は
コンフィギュレーションメモリセルに関してのものであ
る。各ＣＬＢが、該ＣＬＢが実施する関数を特定する幾
つかのメモリセルへ結合されており、且つその他のＣＬ
Ｂはそれが結合されるものへ結合している。従って、メ
モリセル内に異なる値を格納することによって、各ＣＬ
Ｂはその関数及び結合に関して個別的にプログラムさせ
ることが可能である。
（「ＦＰＧＡ」）などのプログラマブル（プログラム可
能、即ち書込み可能）論理装置を使用することが益々広
く行われるようになっている。なぜならば、その再書込
み可能特性によって与えられる柔軟性のためである。Ｆ
ＰＧＡは、典型的に、ユーザが所望する論理関数を与え
るために、プログラミング即ち書込みを行うことによっ
て互いに相互接続させることの可能なコンフィギャラブ
ル即ち形態を特定可能な論理ブロック（「ＣＬＢ」）か
らなるアレイを有している。アメリカ合衆国、９５１２
４、カリフォルニア州、サンノゼ、ロジックドライブ、
２１００に住所を有するザイリンクス、インコーポレイ
テッドから入手可能な「プログラマブル論理データブッ
ク（ＴｈｅＰｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄ
ａｔａ Ｂｏｏｋ）」という名称のザイリンクスの１９
９３年データブックには、本願の出願人であるザイリン
クス、インコーポレイテッドによって製造されている幾
つかのＦＰＧＡ製品について記載されている。このデー
タブックは、引用により本明細書に組込むこととする。
ＦＰＧＡは、典型的に、同一の構成を有するＣＬＢから
なる通常のアレイを有している。これらＣＬＢの各々
は、多数の異なる論理関数のうちの何れか一つを実施す
るために個別的にプログラムすることが可能である。Ｆ
ＰＧＡは、所望のコンフィギュレーション即ち形態に基
づいてこれらのＣＬＢを結合させるためにコンフィギャ
ラブル即ち形態を特定することの可能なルーチング（経
路付け）マトリクスを有している。ＦＰＧＡは、更に、
多数のコンフィギュレーションメモリセルを有してい
る。これらのコンフィギュレーションメモリセルは、各
ＣＬＢによって実行される関数を特定するためにＣＬＢ
へ結合されると共に、ＣＬＢの入力及び出力の結合を特
定するためのコンフィギャラブル即ち形態を特定するこ
との可能なルーチングマトリクスへ結合されている。Ｆ
ＰＧＡは、更に、典型的に、ＦＰＧＡの動作期間中にユ
ーザへアクセスすることの可能なデータ格納メモリセル
を有しているが、本明細書におけるメモリセルの説明は
コンフィギュレーションメモリセルに関してのものであ
る。各ＣＬＢが、該ＣＬＢが実施する関数を特定する幾
つかのメモリセルへ結合されており、且つその他のＣＬ
Ｂはそれが結合されるものへ結合している。従って、メ
モリセル内に異なる値を格納することによって、各ＣＬ
Ｂはその関数及び結合に関して個別的にプログラムさせ
ることが可能である。
【０００３】ＣＬＢ及びコンフィギャラブルルーチング
マトリクスに対するコンフィギュレーションデータはコ
ンフィギュレーションメモリセル内に格納される。コン
フィギュレーションデータは、コンフィギュレーション
メモリセル内にロードされると、ＣＬＢによって実行さ
れる関数を選択し且つコンフィギャラブルルーチングマ
トリクスを接続させる。
マトリクスに対するコンフィギュレーションデータはコ
ンフィギュレーションメモリセル内に格納される。コン
フィギュレーションデータは、コンフィギュレーション
メモリセル内にロードされると、ＣＬＢによって実行さ
れる関数を選択し且つコンフィギャラブルルーチングマ
トリクスを接続させる。
【０００４】最近、多様な適用例において使用される論
理回路の複雑性及び寸法が著しく増加している。単一の
集積回路チップ上に製造可能なＣＬＢの数は制限されて
いるので、この様な回路要素の数の増加は単一のＦＰＧ
Ａで実現することは不可能である。従って、ＣＬＢが論
理関数を実行する効率を改善することが必要である。既
存のＦＰＧＡのこの欠点を解消するための従来の一つの
アプローチは、複数個のＦＰＧＡを外部的に接続させる
ことであった。しかしながら、このアプローチは部分的
な解決方法にしか過ぎないものである。ＦＰＧＡ間の入
力／出力接続の数が制限されているので、このアプロー
チによって全ての回路を実現させることは不可能であ
る。更に、１個を超えた数のＦＰＧＡを使用すること
は、その回路を実現するために必要とされる電力消費、
コスト及び空間を増加させることとなる。
理回路の複雑性及び寸法が著しく増加している。単一の
集積回路チップ上に製造可能なＣＬＢの数は制限されて
いるので、この様な回路要素の数の増加は単一のＦＰＧ
Ａで実現することは不可能である。従って、ＣＬＢが論
理関数を実行する効率を改善することが必要である。既
存のＦＰＧＡのこの欠点を解消するための従来の一つの
アプローチは、複数個のＦＰＧＡを外部的に接続させる
ことであった。しかしながら、このアプローチは部分的
な解決方法にしか過ぎないものである。ＦＰＧＡ間の入
力／出力接続の数が制限されているので、このアプロー
チによって全ての回路を実現させることは不可能であ
る。更に、１個を超えた数のＦＰＧＡを使用すること
は、その回路を実現するために必要とされる電力消費、
コスト及び空間を増加させることとなる。
【０００５】別の解決方法は、ＦＰＧＡ内のＣＬＢ及び
相互接続構成体の数を増加させることであった。何れか
の与えられた製造技術に対し、単一の集積回路チップ上
に製造することの可能なＣＬＢの数には制限がある。従
って、アーキテクチャの観点から、ＦＰＧＡに対しての
論理ゲート及びＣＬＢ密度を増加させることの必要性が
継続して存在している。
相互接続構成体の数を増加させることであった。何れか
の与えられた製造技術に対し、単一の集積回路チップ上
に製造することの可能なＣＬＢの数には制限がある。従
って、アーキテクチャの観点から、ＦＰＧＡに対しての
論理ゲート及びＣＬＢ密度を増加させることの必要性が
継続して存在している。
【０００６】従来のＦＰＧＡは異なる時間において異な
る論理関数を実行するために再度コンフィギュレーショ
ン即ち形態を特定させることが可能であるが、その場合
にビットストリームを再度ロードさせることが必要であ
り、そのことは時間がかかる。ＦＰＧＡを再度コンフィ
ギュレーションさせることは、論理関数の実行を中止さ
せ、ＦＰＧＡ外部のメモリ装置内にその論理関数の現在
の状態を格納させ、メモリコンフィギュレーションセル
からなるアレイを再度ロードさせ、且つ論理関数の状
態、及び何らかのその他の入力を入力させることが必要
である。コンフィギュレーションメモリセルを再度ロー
ドさせること自身、再度コンフィギュレーションを行う
ことが多くの回路を実現するのに有用なものでないよう
な長時間を必要とする。速度及び空間を犠牲にすること
なしに、ＦＰＧＡ内において実行される論理関数の数を
増加させることがより有益的である。
る論理関数を実行するために再度コンフィギュレーショ
ン即ち形態を特定させることが可能であるが、その場合
にビットストリームを再度ロードさせることが必要であ
り、そのことは時間がかかる。ＦＰＧＡを再度コンフィ
ギュレーションさせることは、論理関数の実行を中止さ
せ、ＦＰＧＡ外部のメモリ装置内にその論理関数の現在
の状態を格納させ、メモリコンフィギュレーションセル
からなるアレイを再度ロードさせ、且つ論理関数の状
態、及び何らかのその他の入力を入力させることが必要
である。コンフィギュレーションメモリセルを再度ロー
ドさせること自身、再度コンフィギュレーションを行う
ことが多くの回路を実現するのに有用なものでないよう
な長時間を必要とする。速度及び空間を犠牲にすること
なしに、ＦＰＧＡ内において実行される論理関数の数を
増加させることがより有益的である。
【０００７】
【発明が解決しようとする課題】本発明は以上の点に鑑
みなされたものであって、上述した如き従来技術の欠点
を解消し、複数個の論理関数を実行するために内部的に
ＣＬＢ及びコンフィギャラブルルーチングマトリクスを
再度コンフィギュレーション即ち再び形態を構成させる
ことによって、ＦＰＧＡ内において実現することの可能
な論理関数の数を増加させることを目的とする。
みなされたものであって、上述した如き従来技術の欠点
を解消し、複数個の論理関数を実行するために内部的に
ＣＬＢ及びコンフィギャラブルルーチングマトリクスを
再度コンフィギュレーション即ち再び形態を構成させる
ことによって、ＦＰＧＡ内において実現することの可能
な論理関数の数を増加させることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、コンフィギュ
レーションメモリセルからなる１個を超えた数のアレイ
及び該アレイの各々から交互にコンフィギュレーション
データを出力させるためのスイッチ、特別格納装置を具
備するＣＬＢ、コンフィギャラブルルーチングマトリク
スを有している。第一アレイは一組のコンフィギュレー
ションデータを格納し、第二アレイは第二組のコンフィ
ギュレーションデータを格納し、以下同様である。各Ｃ
ＬＢは、第一アレイ内に格納されたデータに基づいてＣ
ＬＢのコンフィギュレーション、即ち形態の特定が行わ
れる場合にＣＬＢの入力又は出力を格納するための第一
データラッチと、第二アレイ内に格納されたデータに基
づいてＣＬＢのコンフィギュレーションが行われる場合
にＣＬＢの入力又は出力を格納するための第二データラ
ッチ、以下同様のものを具備する格納装置へアクセスす
る。各格納装置は、更に、第一データラッチからデータ
をクロック出力又はクロック入力させるための第一レジ
スタ、及び第二データラッチからデータをクロック出力
させるか又はクロック入力させるための第二レジスタを
有することが可能である。
レーションメモリセルからなる１個を超えた数のアレイ
及び該アレイの各々から交互にコンフィギュレーション
データを出力させるためのスイッチ、特別格納装置を具
備するＣＬＢ、コンフィギャラブルルーチングマトリク
スを有している。第一アレイは一組のコンフィギュレー
ションデータを格納し、第二アレイは第二組のコンフィ
ギュレーションデータを格納し、以下同様である。各Ｃ
ＬＢは、第一アレイ内に格納されたデータに基づいてＣ
ＬＢのコンフィギュレーション、即ち形態の特定が行わ
れる場合にＣＬＢの入力又は出力を格納するための第一
データラッチと、第二アレイ内に格納されたデータに基
づいてＣＬＢのコンフィギュレーションが行われる場合
にＣＬＢの入力又は出力を格納するための第二データラ
ッチ、以下同様のものを具備する格納装置へアクセスす
る。各格納装置は、更に、第一データラッチからデータ
をクロック出力又はクロック入力させるための第一レジ
スタ、及び第二データラッチからデータをクロック出力
させるか又はクロック入力させるための第二レジスタを
有することが可能である。
【０００９】ＦＰＧＡのユーザは、ＦＰＧＡが動作する
クロック信号を入力させる。本発明の一実施例では、ユ
ーザのクロックサイクルを二つの部分に分割し、且つ格
納装置がＣＬＢの出力を受取る。
クロック信号を入力させる。本発明の一実施例では、ユ
ーザのクロックサイクルを二つの部分に分割し、且つ格
納装置がＣＬＢの出力を受取る。
【００１０】第一部分期間中に、これらのスイッチは第
一アレイ内に格納されているコンフィギュレーションデ
ータを出力し、且つＣＬＢ及びコンフィギャラブルルー
チングマトリクスは第一アレイ内に格納されているコン
フィギュレーションデータに基づいてコンフィギュレー
ション即ち形態の特定が行われる。この第一部分におい
て、ＦＰＧＡは、ＣＬＢへ入力された信号の第一組の論
理関数を実行する。第二データラッチ及び第二レジスタ
の出力は、ＣＬＢへの入力信号として使用することが可
能である。全てのＣＬＢが該入力のそれらの論理関数を
実行した後に、各ＣＬＢの出力がＣＬＢの出力装置の第
一データラッチ内に格納される。
一アレイ内に格納されているコンフィギュレーションデ
ータを出力し、且つＣＬＢ及びコンフィギャラブルルー
チングマトリクスは第一アレイ内に格納されているコン
フィギュレーションデータに基づいてコンフィギュレー
ション即ち形態の特定が行われる。この第一部分におい
て、ＦＰＧＡは、ＣＬＢへ入力された信号の第一組の論
理関数を実行する。第二データラッチ及び第二レジスタ
の出力は、ＣＬＢへの入力信号として使用することが可
能である。全てのＣＬＢが該入力のそれらの論理関数を
実行した後に、各ＣＬＢの出力がＣＬＢの出力装置の第
一データラッチ内に格納される。
【００１１】第二部分期間中に、これらのスイッチは第
二アレイ内に格納されているコンフィギュレーションデ
ータを出力し、且つＣＬＢ及びコンフィギャラブルルー
チングマトリクスは第二アレイ内に格納されたコンフィ
ギュレーションデータに基づいてコンフィギュレーショ
ン即ち形態特定が行われる。次いで、ＦＰＧＡはＣＬＢ
への入力の論理関数を実行する。ＣＬＢが該入力のそれ
らの論理関数を実行した後に、各ＣＬＢの出力がＣＬＢ
の第二データラッチ内に格納される。ユーザクロックサ
イクルのこの第二部分期間中に、第一データラッチ及び
第一レジスタの出力はＣＬＢへの入力として使用するこ
とが可能である。
二アレイ内に格納されているコンフィギュレーションデ
ータを出力し、且つＣＬＢ及びコンフィギャラブルルー
チングマトリクスは第二アレイ内に格納されたコンフィ
ギュレーションデータに基づいてコンフィギュレーショ
ン即ち形態特定が行われる。次いで、ＦＰＧＡはＣＬＢ
への入力の論理関数を実行する。ＣＬＢが該入力のそれ
らの論理関数を実行した後に、各ＣＬＢの出力がＣＬＢ
の第二データラッチ内に格納される。ユーザクロックサ
イクルのこの第二部分期間中に、第一データラッチ及び
第一レジスタの出力はＣＬＢへの入力として使用するこ
とが可能である。
【００１２】ユーザクロックサイクルの終了時に、第一
及び第二ラッチ内に格納されているデータを第一及び第
二レジスタ内へそれぞれ転送させることが可能である。
次いで、ＦＰＧＡはその関数の結果を出力させる。ユー
ザクロックの１サイクル期間中に、従来技術の各ＣＬＢ
は各論理関数を実行することが可能であるが、二つのア
レイのコンフィギュレーションデータを有する実施例に
基づいて、各ＣＬＢはユーザクロックの１サイクル期間
中に二つの論理関数を実行することが可能である。従っ
て、上述した実施形態はＦＰＧＡが従来技術と比較して
実施することの可能な論理関数の数を２倍としている。
より一般的に説明すると、ＦＰＧＡが各ＣＬＢに対して
５個又は１０個のラッチ及びレジスタ及び５個又は１０
個のアレイのコンフィギュレーションデータを有してい
る場合には、ＦＰＧＡは従来のＦＰＧＡの論理の５倍又
は１０倍のものを実行することが可能である。
及び第二ラッチ内に格納されているデータを第一及び第
二レジスタ内へそれぞれ転送させることが可能である。
次いで、ＦＰＧＡはその関数の結果を出力させる。ユー
ザクロックの１サイクル期間中に、従来技術の各ＣＬＢ
は各論理関数を実行することが可能であるが、二つのア
レイのコンフィギュレーションデータを有する実施例に
基づいて、各ＣＬＢはユーザクロックの１サイクル期間
中に二つの論理関数を実行することが可能である。従っ
て、上述した実施形態はＦＰＧＡが従来技術と比較して
実施することの可能な論理関数の数を２倍としている。
より一般的に説明すると、ＦＰＧＡが各ＣＬＢに対して
５個又は１０個のラッチ及びレジスタ及び５個又は１０
個のアレイのコンフィギュレーションデータを有してい
る場合には、ＦＰＧＡは従来のＦＰＧＡの論理の５倍又
は１０倍のものを実行することが可能である。
【００１３】
【実施例】図１を参照すると、フィールドプログラマブ
ルゲートアレイ（「ＦＰＧＡ」）１０のブロック図が示
されている。ＦＰＧＡ１０は複数個の区画部分１２を有
しており、その各々はコンフィギャラブル論理ブロック
（「ＣＬＢ」）１４と、コンフィギュレーションメモリ
１６と、コンフィギャラブルルーチングマトリクス１８
とを有している。ルーチングマトリクス即ち経路付け用
のマトリクス１８は、ＣＬＢを互いに接続させ、従って
相互接続を行う。このルーチングマトリクスは、更に、
ライン４４を介して外部ピンへの接続も行う。典型的
に、ルーチングマトリクス１８は、クロック信号などの
信号を担持するためのグローバルラインと、ＣＬＢを相
互接続するためのローカルライン又はラインセグメント
の両方を有している。ＦＰＧＡ１０のユーザは、ＦＰＧ
Ａ１０がそれに基づいて動作するクロック信号、即ちユ
ーザのクロックを入力させる。ユーザのクロック信号
（又は１個以上の信号）はライン４４の一つ（又はそれ
以上）を介してＦＰＧＡ１０の全ての部分へ担持され
る。
ルゲートアレイ（「ＦＰＧＡ」）１０のブロック図が示
されている。ＦＰＧＡ１０は複数個の区画部分１２を有
しており、その各々はコンフィギャラブル論理ブロック
（「ＣＬＢ」）１４と、コンフィギュレーションメモリ
１６と、コンフィギャラブルルーチングマトリクス１８
とを有している。ルーチングマトリクス即ち経路付け用
のマトリクス１８は、ＣＬＢを互いに接続させ、従って
相互接続を行う。このルーチングマトリクスは、更に、
ライン４４を介して外部ピンへの接続も行う。典型的
に、ルーチングマトリクス１８は、クロック信号などの
信号を担持するためのグローバルラインと、ＣＬＢを相
互接続するためのローカルライン又はラインセグメント
の両方を有している。ＦＰＧＡ１０のユーザは、ＦＰＧ
Ａ１０がそれに基づいて動作するクロック信号、即ちユ
ーザのクロックを入力させる。ユーザのクロック信号
（又は１個以上の信号）はライン４４の一つ（又はそれ
以上）を介してＦＰＧＡ１０の全ての部分へ担持され
る。
【００１４】各区画部分１２はユーザの回路の一部を実
現するものである。各区画部分１２の論理関数はそれの
それぞれのＣＬＢ１４によって実行される。各ＣＬＢ１
４、従って各区画部分１２は、多数の異なる論理関数を
実行することが可能である。ＣＬＢ１４によって実行さ
れる論理関数は、ＣＬＢ１４に対応するコンフィギュレ
ーションメモリ１６内に格納されたデータによって決定
される。ＣＬＢ１４は、論理関数データ及びコンフィギ
ュレーションデータ用の入力を有しており、且つ論理関
数データ用の出力を有している。
現するものである。各区画部分１２の論理関数はそれの
それぞれのＣＬＢ１４によって実行される。各ＣＬＢ１
４、従って各区画部分１２は、多数の異なる論理関数を
実行することが可能である。ＣＬＢ１４によって実行さ
れる論理関数は、ＣＬＢ１４に対応するコンフィギュレ
ーションメモリ１６内に格納されたデータによって決定
される。ＣＬＢ１４は、論理関数データ及びコンフィギ
ュレーションデータ用の入力を有しており、且つ論理関
数データ用の出力を有している。
【００１５】各ＣＬＢ１４はＦＰＧＡ１０の他のＣＬＢ
１４及びＦＰＧＡ１０の入力及び出力へ、コンフィギャ
ラブルルーチングマトリクス１８を介して結合されてい
る。コンフィギャラブルルーチングマトリクス１８は、
コンフィギュレーションデータを受取るためのコンフィ
ギュレーション入力を有しており、且つそれに応答して
ＣＬＢ１４のデータ入力及び出力の結合状態を制御す
る。コンフィギュレーションメモリ１６内に格納された
データに従って、コンフィギャラブルルーチングマトリ
クス１８は、ＣＬＢ１４の出力及びＦＰＧＡ１０の入力
をＣＬＢ１４のデータ入力へ選択的に接続させる。コン
フィギャラブルルーチングマトリクス１８は、更に、Ｃ
ＬＢ１４の出力をＦＰＧＡ１０の出力へ指向させる。
１４及びＦＰＧＡ１０の入力及び出力へ、コンフィギャ
ラブルルーチングマトリクス１８を介して結合されてい
る。コンフィギャラブルルーチングマトリクス１８は、
コンフィギュレーションデータを受取るためのコンフィ
ギュレーション入力を有しており、且つそれに応答して
ＣＬＢ１４のデータ入力及び出力の結合状態を制御す
る。コンフィギュレーションメモリ１６内に格納された
データに従って、コンフィギャラブルルーチングマトリ
クス１８は、ＣＬＢ１４の出力及びＦＰＧＡ１０の入力
をＣＬＢ１４のデータ入力へ選択的に接続させる。コン
フィギャラブルルーチングマトリクス１８は、更に、Ｃ
ＬＢ１４の出力をＦＰＧＡ１０の出力へ指向させる。
【００１６】別々のサイクルに対して関数発生器出力を
別々にラッチする実施例においては、コンフィギャラブ
ルルーチングマトリクス１８及びＣＬＢ１４は従来技術
に基づいて構成された同等の装置よりも大きい。ＣＬＢ
１４の出力数は従来技術におけるよりも多く、従ってコ
ンフィギャラブルルーチングマトリクス１８も、ＣＬＢ
１４の付加的な出力を受付けるためにより大きい。コン
フィギャラブルルーチングマトリクス１８は対応するＣ
ＬＢ１４及びその他のルーチングマトリクス１８へ結合
される。
別々にラッチする実施例においては、コンフィギャラブ
ルルーチングマトリクス１８及びＣＬＢ１４は従来技術
に基づいて構成された同等の装置よりも大きい。ＣＬＢ
１４の出力数は従来技術におけるよりも多く、従ってコ
ンフィギャラブルルーチングマトリクス１８も、ＣＬＢ
１４の付加的な出力を受付けるためにより大きい。コン
フィギャラブルルーチングマトリクス１８は対応するＣ
ＬＢ１４及びその他のルーチングマトリクス１８へ結合
される。
【００１７】区画部分１２の各ＣＬＢ１４及び各コンフ
ィギャラブルルーチングマトリクス１８に対するコンフ
ィギュレーションデータは対応するコンフィギュレーシ
ョンメモリ１６内に格納される。コンフィギュレーショ
ンデータはＦＰＧＡ１０外側からコンフィギュレーショ
ンメモリ１６内へロードされ、且つ少なくとも１個の外
部ピンを有するシフトレジスタを介してロードさせるこ
とが可能である。この様なロード手段は、本願明細書に
引用により組込んだ米国再発行特許第３４，３６３号
（Ｆｒｅｅｍａｎ）に記載されている。各コンフィギュ
レーションメモリ１６の出力はそれのそれぞれのＣＬＢ
１４及びコンフィギャラブルルーチングマトリクス１８
へ結合される。
ィギャラブルルーチングマトリクス１８に対するコンフ
ィギュレーションデータは対応するコンフィギュレーシ
ョンメモリ１６内に格納される。コンフィギュレーショ
ンデータはＦＰＧＡ１０外側からコンフィギュレーショ
ンメモリ１６内へロードされ、且つ少なくとも１個の外
部ピンを有するシフトレジスタを介してロードさせるこ
とが可能である。この様なロード手段は、本願明細書に
引用により組込んだ米国再発行特許第３４，３６３号
（Ｆｒｅｅｍａｎ）に記載されている。各コンフィギュ
レーションメモリ１６の出力はそれのそれぞれのＣＬＢ
１４及びコンフィギャラブルルーチングマトリクス１８
へ結合される。
【００１８】コンフィギュレーションメモリ 次に、図２を参照すると、従来のコンフィギュレーショ
ンメモリ１５の一部を示したブロック図が示されてい
る。この従来のコンフィギュレーションメモリ１５はア
レイ形態に配列された複数個のメモリセル２０−１乃至
２０−ｎを有している。図２は該アレイの一つの列２２
を示している。実際のアレイは多数の列を有している。
ンメモリ１５の一部を示したブロック図が示されてい
る。この従来のコンフィギュレーションメモリ１５はア
レイ形態に配列された複数個のメモリセル２０−１乃至
２０−ｎを有している。図２は該アレイの一つの列２２
を示している。実際のアレイは多数の列を有している。
【００１９】各メモリセル２０−１乃至２０−ｎは二進
データからなる単一ビットを格納する。各メモリセル２
０−１乃至２０−ｎはデータ入力と、データ出力と、ア
ドレス入力とを有している。アドレス信号に応答してデ
ータがメモリセル２０−１乃至２０−ｎ内に格納され
る。データは、一度に一つの列毎にアレイ内に格納され
る。アドレス信号は各メモリセル２０−１乃至２０−ｎ
のアドレス入力へ結合されているアドレスバス２４を介
してメモリセル２０−１乃至２０−ｎへ供給される。従
って、同一の列２２におけるメモリセル２０−１乃至２
０−ｎのアドレス入力は共通結合されている。メモリセ
ル２０−１乃至２０−ｎのデータ入力はコンフィギュレ
ーションデータを受取るために従来のデータバスへ結合
されている。メモリセル２０−１乃至２０−ｎの出力は
ＣＬＢ１４及びコンフィギャラブルルーチングマトリク
ス１８へ結合、即ち供給される。アドレスライン２４は
アドレス手段へ結合されている従来のバスの一部であ
る。これらのアドレス手段及びコンフィギュレーション
手段を構成することは当業者にとって自明である。
データからなる単一ビットを格納する。各メモリセル２
０−１乃至２０−ｎはデータ入力と、データ出力と、ア
ドレス入力とを有している。アドレス信号に応答してデ
ータがメモリセル２０−１乃至２０−ｎ内に格納され
る。データは、一度に一つの列毎にアレイ内に格納され
る。アドレス信号は各メモリセル２０−１乃至２０−ｎ
のアドレス入力へ結合されているアドレスバス２４を介
してメモリセル２０−１乃至２０−ｎへ供給される。従
って、同一の列２２におけるメモリセル２０−１乃至２
０−ｎのアドレス入力は共通結合されている。メモリセ
ル２０−１乃至２０−ｎのデータ入力はコンフィギュレ
ーションデータを受取るために従来のデータバスへ結合
されている。メモリセル２０−１乃至２０−ｎの出力は
ＣＬＢ１４及びコンフィギャラブルルーチングマトリク
ス１８へ結合、即ち供給される。アドレスライン２４は
アドレス手段へ結合されている従来のバスの一部であ
る。これらのアドレス手段及びコンフィギュレーション
手段を構成することは当業者にとって自明である。
【００２０】次に、図３を参照すると、本発明に基づい
て構成されたコンフィギュレーションメモリ１６の一部
のブロック図が示されている。本発明のコンフィギュレ
ーションメモリ１６は第一組のメモリセル２１−１乃至
２１−ｎ、第二組のメモリセル２３−１乃至２３−ｎ、
及び複数個のスイッチ２８−１乃至２８−ｎを具備する
スイッチング手段を有している。第一組のメモリセル２
１−１乃至２１−ｎを第一アレイとし、且つ第二組のメ
モリセル２３−１乃至２３−ｎを第二アレイとして説明
するが、当業者にとって明らかな如く、２個以上のアレ
イを設けることも可能である。一方、第一アレイ及び第
二アレイは単一アレイの一部とすることが可能であり、
且つコンフィギュレーションメモリセルの一つの列にお
ける交互のセルとすることも可能である。図３は第一ア
レイの一つの列２６−ａ及び第二アレイの一つの列２６
−ｂを示している。実際の装置においては、各アレイは
図１の多数の区画部分１２のコンフィギュレーションを
行うために多数の列を有している。第一アレイと第二ア
レイの両方はＣＬＢ１４及びコンフィギャラブルルーチ
ングマトリクス１８に対し完全な組のコンフィギュレー
ションデータを格納する。従って、本発明に基づくコン
フィギュレーションメモリ１６は、従来のコンフィギュ
レーションメモリ１５内に設けられているものよりも一
層多くのメモリセル２１−１乃至２１−ｎ、２３−１乃
至２３−ｎを有している。本発明に基づいて、各ＣＬＢ
１４及びコンフィギャラブルルーチングマトリクス１８
は、第一アレイ内に格納されているコンフィギュレーシ
ョンデータ又は第二アレイ内に格納されているコンフィ
ギュレーションデータの何れかを使用してコンフィギュ
レーション即ち形態の特定を行うことが可能である。
て構成されたコンフィギュレーションメモリ１６の一部
のブロック図が示されている。本発明のコンフィギュレ
ーションメモリ１６は第一組のメモリセル２１−１乃至
２１−ｎ、第二組のメモリセル２３−１乃至２３−ｎ、
及び複数個のスイッチ２８−１乃至２８−ｎを具備する
スイッチング手段を有している。第一組のメモリセル２
１−１乃至２１−ｎを第一アレイとし、且つ第二組のメ
モリセル２３−１乃至２３−ｎを第二アレイとして説明
するが、当業者にとって明らかな如く、２個以上のアレ
イを設けることも可能である。一方、第一アレイ及び第
二アレイは単一アレイの一部とすることが可能であり、
且つコンフィギュレーションメモリセルの一つの列にお
ける交互のセルとすることも可能である。図３は第一ア
レイの一つの列２６−ａ及び第二アレイの一つの列２６
−ｂを示している。実際の装置においては、各アレイは
図１の多数の区画部分１２のコンフィギュレーションを
行うために多数の列を有している。第一アレイと第二ア
レイの両方はＣＬＢ１４及びコンフィギャラブルルーチ
ングマトリクス１８に対し完全な組のコンフィギュレー
ションデータを格納する。従って、本発明に基づくコン
フィギュレーションメモリ１６は、従来のコンフィギュ
レーションメモリ１５内に設けられているものよりも一
層多くのメモリセル２１−１乃至２１−ｎ、２３−１乃
至２３−ｎを有している。本発明に基づいて、各ＣＬＢ
１４及びコンフィギャラブルルーチングマトリクス１８
は、第一アレイ内に格納されているコンフィギュレーシ
ョンデータ又は第二アレイ内に格納されているコンフィ
ギュレーションデータの何れかを使用してコンフィギュ
レーション即ち形態の特定を行うことが可能である。
【００２１】再度のコンフィギュレーションによってス
イッチすることがなく長い間一定のコンフィギュレーシ
ョンを保持する付加的なメモリセル３１を設けることが
可能である。メモリセル３１の出力は、更に、区画部分
１２のコンフィギュレーションを行うためのデータを供
給する。
イッチすることがなく長い間一定のコンフィギュレーシ
ョンを保持する付加的なメモリセル３１を設けることが
可能である。メモリセル３１の出力は、更に、区画部分
１２のコンフィギュレーションを行うためのデータを供
給する。
【００２２】従来のコンフィギュレーションメモリ１５
の場合における如く、メモリセル２１−１乃至２１−
ｎ、２３−１乃至２３−ｎ及び３１−１乃至３１−ｍの
アドレス入力はアドレスライン２４によって共通結合さ
れている。第一アレイの各列は第二アレイの一つの列に
対応している。図３において、列２６−ａは列２６−ｂ
に対応している。第一アレイの一つの列は第二アレイの
対応する列と同一のアドレスを有している。第三アレイ
の一つの列もこのアドレスを共用することが可能であ
る。従って、列２６−ａ、２６−ｂ及び３１に対応する
アドレス信号がアドレスライン２４上においてアサート
即ち活性化されると、列２６−ａ、列２６−ｂ、列３１
はコンフィギュレーション手段からのデータを受取るべ
く結合される。メモリセル２１−１乃至２１−ｎ、２３
−１乃至２３−ｎ、３１−１乃至３１−ｍからのデータ
は、常に、Ｑ出力において使用可能な状態である。コン
フィギュレーションメモリセル２１−１乃至２１−ｎ及
び２３−１乃至２３−ｎの最初の二つのアレイの出力は
それぞれのスイッチ２８−１乃至２８−ｎへ結合され
る。通常、第二アレイ内におけるコンフィギュレーショ
ンメモリセル２３と同数のコンフィギュレーションメモ
リセル２１が第一アレイ内に存在している。更に、通
常、第一アレイ又は第二アレイ内のコンフィギュレーシ
ョンメモリセル２１，２３と同数のスイッチ２８−１乃
至２８−ｎがスイッチ手段２８内に存在している。
の場合における如く、メモリセル２１−１乃至２１−
ｎ、２３−１乃至２３−ｎ及び３１−１乃至３１−ｍの
アドレス入力はアドレスライン２４によって共通結合さ
れている。第一アレイの各列は第二アレイの一つの列に
対応している。図３において、列２６−ａは列２６−ｂ
に対応している。第一アレイの一つの列は第二アレイの
対応する列と同一のアドレスを有している。第三アレイ
の一つの列もこのアドレスを共用することが可能であ
る。従って、列２６−ａ、２６−ｂ及び３１に対応する
アドレス信号がアドレスライン２４上においてアサート
即ち活性化されると、列２６−ａ、列２６−ｂ、列３１
はコンフィギュレーション手段からのデータを受取るべ
く結合される。メモリセル２１−１乃至２１−ｎ、２３
−１乃至２３−ｎ、３１−１乃至３１−ｍからのデータ
は、常に、Ｑ出力において使用可能な状態である。コン
フィギュレーションメモリセル２１−１乃至２１−ｎ及
び２３−１乃至２３−ｎの最初の二つのアレイの出力は
それぞれのスイッチ２８−１乃至２８−ｎへ結合され
る。通常、第二アレイ内におけるコンフィギュレーショ
ンメモリセル２３と同数のコンフィギュレーションメモ
リセル２１が第一アレイ内に存在している。更に、通
常、第一アレイ又は第二アレイ内のコンフィギュレーシ
ョンメモリセル２１，２３と同数のスイッチ２８−１乃
至２８−ｎがスイッチ手段２８内に存在している。
【００２３】各スイッチ２８−１乃至２８−ｎは二つの
データ入力と一つのセレクト（選択）入力とを有してい
る。各スイッチ２８−１乃至２８−ｎの第一データ入力
は、列２６−ａのメモリセル２１−１乃至２１−ｎのそ
れぞれの一つへ結合即ち供給され、且つ第二データ入力
は列２６−ｂのメモリセル２３−１乃至２３−ｎのそれ
ぞれの一つへ結合即ち供給される。図３における如く、
列２６−ａのメモリセル２１−１の出力及び列２６−ｂ
のメモリセル２３−１の出力は、スイッチ２８−１の第
一入力及び第二入力へそれぞれ結合即ち供給される。同
様に、列２６−ａのメモリセル２１−２の出力及び列２
６−ｂのメモリセル２３−２の出力はスイッチ２８−２
の第一入力及び第二入力へそれぞれ結合即ち供給され
る。図３に示した実施例においては、スイッチ２８−１
乃至２８−ｎは２：１マルチプレクサである。各スイッ
チ２８−１乃至２８−ｎは、セレクト入力へ印加される
信号に応答して、第一データ入力における信号又は第二
データ入力における信号をパス即ち通過させる。各スイ
ッチ２８−１乃至２８−ｎのセレクト入力は、Ａ／Ｂセ
レクト信号を受取るために、Ａ／Ｂライン３０へ結合即
ち供給される。Ａ／Ｂセレクト信号が「高」状態である
と、スイッチ２８−１乃至２８−ｎは列２６−ａのメモ
リセル２１−１乃至２１−ｎからの入力をパス即ち通過
させる。Ａ／Ｂセレクト信号が「低」状態であると、ス
イッチ２８−１乃至２８−ｎは、列２６−ｂのコンフィ
ギュレーションメモリセル２３−１乃至２３−ｎからの
入力をパス即ち通過させる。スイッチ２８−１乃至２８
−ｎの出力はＣＬＢ１４及びコンフィギャラブルルーチ
ングマトリクス１８へ結合即ち供給される。Ａ／Ｂライ
ン３０上のＡ／Ｂセレクト信号をアサート（活性化）し
且つアサートしないことにより、第一アレイ内に格納さ
れたコンフィギュレーションデータ及び第二アレイ内に
格納されたコンフィギュレーションデータは、選択的
に、ＣＬＢ１４及びコンフィギャラブルルーチングマト
リクス１８へパスされる。従って、二つの択一的な組の
コンフィギュレーションデータに従ってＣＬＢ１４及び
コンフィギャラブルルーチングマトリクス１８を再度コ
ンフィギュレーション即ち形態特定を行うことが可能で
ある。スイッチ２８−１乃至２８−ｎは非常に迅速にス
イッチすることが可能であるので、ＣＬＢ１４及びコン
フィギャラブルルーチングマトリクス１８へ供給される
コンフィギュレーションデータは第一アレイ内に格納さ
れている第一組のコンフィギュレーションデータと第二
アレイ内に格納されている第二組のコンフィギュレーシ
ョンデータとの間で迅速にスイッチすることが可能であ
る。本実施例においては、このスイッチング動作は、Ｃ
ＬＢ１４及びコンフィギャラブルルーチングマトリクス
１８がユーザクロックの単一サイクル内において実効的
に二度再コンフィギュレーションを行うことが可能であ
るような速さのものである。
データ入力と一つのセレクト（選択）入力とを有してい
る。各スイッチ２８−１乃至２８−ｎの第一データ入力
は、列２６−ａのメモリセル２１−１乃至２１−ｎのそ
れぞれの一つへ結合即ち供給され、且つ第二データ入力
は列２６−ｂのメモリセル２３−１乃至２３−ｎのそれ
ぞれの一つへ結合即ち供給される。図３における如く、
列２６−ａのメモリセル２１−１の出力及び列２６−ｂ
のメモリセル２３−１の出力は、スイッチ２８−１の第
一入力及び第二入力へそれぞれ結合即ち供給される。同
様に、列２６−ａのメモリセル２１−２の出力及び列２
６−ｂのメモリセル２３−２の出力はスイッチ２８−２
の第一入力及び第二入力へそれぞれ結合即ち供給され
る。図３に示した実施例においては、スイッチ２８−１
乃至２８−ｎは２：１マルチプレクサである。各スイッ
チ２８−１乃至２８−ｎは、セレクト入力へ印加される
信号に応答して、第一データ入力における信号又は第二
データ入力における信号をパス即ち通過させる。各スイ
ッチ２８−１乃至２８−ｎのセレクト入力は、Ａ／Ｂセ
レクト信号を受取るために、Ａ／Ｂライン３０へ結合即
ち供給される。Ａ／Ｂセレクト信号が「高」状態である
と、スイッチ２８−１乃至２８−ｎは列２６−ａのメモ
リセル２１−１乃至２１−ｎからの入力をパス即ち通過
させる。Ａ／Ｂセレクト信号が「低」状態であると、ス
イッチ２８−１乃至２８−ｎは、列２６−ｂのコンフィ
ギュレーションメモリセル２３−１乃至２３−ｎからの
入力をパス即ち通過させる。スイッチ２８−１乃至２８
−ｎの出力はＣＬＢ１４及びコンフィギャラブルルーチ
ングマトリクス１８へ結合即ち供給される。Ａ／Ｂライ
ン３０上のＡ／Ｂセレクト信号をアサート（活性化）し
且つアサートしないことにより、第一アレイ内に格納さ
れたコンフィギュレーションデータ及び第二アレイ内に
格納されたコンフィギュレーションデータは、選択的
に、ＣＬＢ１４及びコンフィギャラブルルーチングマト
リクス１８へパスされる。従って、二つの択一的な組の
コンフィギュレーションデータに従ってＣＬＢ１４及び
コンフィギャラブルルーチングマトリクス１８を再度コ
ンフィギュレーション即ち形態特定を行うことが可能で
ある。スイッチ２８−１乃至２８−ｎは非常に迅速にス
イッチすることが可能であるので、ＣＬＢ１４及びコン
フィギャラブルルーチングマトリクス１８へ供給される
コンフィギュレーションデータは第一アレイ内に格納さ
れている第一組のコンフィギュレーションデータと第二
アレイ内に格納されている第二組のコンフィギュレーシ
ョンデータとの間で迅速にスイッチすることが可能であ
る。本実施例においては、このスイッチング動作は、Ｃ
ＬＢ１４及びコンフィギャラブルルーチングマトリクス
１８がユーザクロックの単一サイクル内において実効的
に二度再コンフィギュレーションを行うことが可能であ
るような速さのものである。
【００２４】スイッチング手段２８を複数個の２：１マ
ルチプレクサとして記載してあるが、当業者にとって明
らかな如く、ｎ個の２：１マルチプレクサは２ｘ個の入
力を受取り且つｘ個の出力を送給する多様なその他のマ
ルチプレクサ形態で置換させることが可能である。例え
ば、ｎ個の２：１マルチプレクサはｎ／４個の８：４マ
ルチプレクサで置換させることが可能である。
ルチプレクサとして記載してあるが、当業者にとって明
らかな如く、ｎ個の２：１マルチプレクサは２ｘ個の入
力を受取り且つｘ個の出力を送給する多様なその他のマ
ルチプレクサ形態で置換させることが可能である。例え
ば、ｎ個の２：１マルチプレクサはｎ／４個の８：４マ
ルチプレクサで置換させることが可能である。
【００２５】上述した実施例のコンフィギュレーション
メモリ１６は第一組のメモリセルと、第二組のメモリセ
ルと、二つの入力の間でスイッチするスイッチング手段
とを具備するものとして記載してあるが、当業者にとっ
て明らかな如く、付加的な組のメモリセルを設けること
が可能であり、且つスイッチング手段２８は第一組、第
二組又は付加的な組のメモリセルのうちの何れか一つか
らのデータを出力させることが可能である。この様な付
加的な組のメモリセルを有する実施例は、ＣＬＢ１４及
びコンフィギャラブルルーチングマトリクス１８をユー
ザクロックの単一サイクル内において３回、４回又はそ
れ以上の回数再コンフィギュレーションさせることが可
能である。
メモリ１６は第一組のメモリセルと、第二組のメモリセ
ルと、二つの入力の間でスイッチするスイッチング手段
とを具備するものとして記載してあるが、当業者にとっ
て明らかな如く、付加的な組のメモリセルを設けること
が可能であり、且つスイッチング手段２８は第一組、第
二組又は付加的な組のメモリセルのうちの何れか一つか
らのデータを出力させることが可能である。この様な付
加的な組のメモリセルを有する実施例は、ＣＬＢ１４及
びコンフィギャラブルルーチングマトリクス１８をユー
ザクロックの単一サイクル内において３回、４回又はそ
れ以上の回数再コンフィギュレーションさせることが可
能である。
【００２６】次に、図４を参照すると、コンフィギュレ
ーションメモリ１６の別の実施例が示されている。この
実施例においては、マルチプレクサ２８−１乃至２８−
ｎ、メモリセル２１−１乃至２１−ｎ、メモリセル２３
−１乃至２３−ｎは列センスアンプ７２−１乃至７２−
ｎ、スタチックランダムアクセスメモリ（ＳＲＡＭ）セ
ル７４−１乃至７４−ｎ及び７６−１乃至７６−ｎでそ
れぞれ置換されている。この実施例においては、列２６
−ａ及び２６−ｂは行７８ａ及び７８ｂでそれぞれ置換
されており、それらは従来の書込み回路４６−１乃至４
６−ｎによってロードされる。マルチプレクサ２８−１
乃至２８−ｎは使用されていない。その代わりに、行出
力信号は列センスアンプ７２−１乃至７２−ｎによって
バッファされる。Ａ／Ｂライン３０はＡアドレスライン
８０及びＢアドレスライン８２で置換されている。Ａア
ドレスライン８０上の信号が「高」であり且つＢアドレ
スライン８２上の信号が「低」である場合には、ＳＲＡ
Ｍセル行７８−ａ内のデータはセンスアンプ７２−１乃
至７２−ｎへ供給され、次いでＣＬＢ１４及びコンフィ
ギャラブルルーチングマトリクス１８へ供給される。Ａ
アドレスライン８０上の信号が「低」であり且つＢアド
レスライン８２上の信号が「高」である場合には、ＳＲ
ＡＭセル行７８−ｂ内のデータはセンスアンプ７２−１
乃至７２−ｎへ供給され、それは、次いでＣＬＢ１４及
びコンフィギャラブルルーチングマトリクス１８へ供給
される。当業者はＡアドレスライン８０上の信号及びＢ
アドレスライン８２上の信号を交互に「高」に設定する
手段を発生させることが可能である。当業者にとって明
らかな如く、より多くのＳＲＡＭセル行７８を付加し
て、二組を超えた組のコンフィギュレーションデータを
与え、従って、ユーザのクロックサイクル期間中にＣＬ
Ｂ１４及びコンフィギャラブルルーチングマトリクス１
８を再コンフィギュレーションさせることの可能な回数
を増加させることが可能である。
ーションメモリ１６の別の実施例が示されている。この
実施例においては、マルチプレクサ２８−１乃至２８−
ｎ、メモリセル２１−１乃至２１−ｎ、メモリセル２３
−１乃至２３−ｎは列センスアンプ７２−１乃至７２−
ｎ、スタチックランダムアクセスメモリ（ＳＲＡＭ）セ
ル７４−１乃至７４−ｎ及び７６−１乃至７６−ｎでそ
れぞれ置換されている。この実施例においては、列２６
−ａ及び２６−ｂは行７８ａ及び７８ｂでそれぞれ置換
されており、それらは従来の書込み回路４６−１乃至４
６−ｎによってロードされる。マルチプレクサ２８−１
乃至２８−ｎは使用されていない。その代わりに、行出
力信号は列センスアンプ７２−１乃至７２−ｎによって
バッファされる。Ａ／Ｂライン３０はＡアドレスライン
８０及びＢアドレスライン８２で置換されている。Ａア
ドレスライン８０上の信号が「高」であり且つＢアドレ
スライン８２上の信号が「低」である場合には、ＳＲＡ
Ｍセル行７８−ａ内のデータはセンスアンプ７２−１乃
至７２−ｎへ供給され、次いでＣＬＢ１４及びコンフィ
ギャラブルルーチングマトリクス１８へ供給される。Ａ
アドレスライン８０上の信号が「低」であり且つＢアド
レスライン８２上の信号が「高」である場合には、ＳＲ
ＡＭセル行７８−ｂ内のデータはセンスアンプ７２−１
乃至７２−ｎへ供給され、それは、次いでＣＬＢ１４及
びコンフィギャラブルルーチングマトリクス１８へ供給
される。当業者はＡアドレスライン８０上の信号及びＢ
アドレスライン８２上の信号を交互に「高」に設定する
手段を発生させることが可能である。当業者にとって明
らかな如く、より多くのＳＲＡＭセル行７８を付加し
て、二組を超えた組のコンフィギュレーションデータを
与え、従って、ユーザのクロックサイクル期間中にＣＬ
Ｂ１４及びコンフィギャラブルルーチングマトリクス１
８を再コンフィギュレーションさせることの可能な回数
を増加させることが可能である。
【００２７】コンフィギャラブル論理ブロック 次に、図５を参照すると、従来のＣＬＢ１３のブロック
図が示されている。従来のＣＬＢ１３は、関数発生器３
４と、レジスタ３６と、出力スイッチ３８とを有してい
る。関数発生器３４はコンフィギュレーションメモリ１
５内に格納したデータに従って幾つかの入力の論理関数
を実現する。特定の論理関数はコンフィギュレーション
データによって選択される。入力は従来のルーチングマ
トリクスへ結合される。コンフィギュレーションデータ
はＣＬＢ１３と関連したコンフィギュレーションメモリ
１５からやってくる。
図が示されている。従来のＣＬＢ１３は、関数発生器３
４と、レジスタ３６と、出力スイッチ３８とを有してい
る。関数発生器３４はコンフィギュレーションメモリ１
５内に格納したデータに従って幾つかの入力の論理関数
を実現する。特定の論理関数はコンフィギュレーション
データによって選択される。入力は従来のルーチングマ
トリクスへ結合される。コンフィギュレーションデータ
はＣＬＢ１３と関連したコンフィギュレーションメモリ
１５からやってくる。
【００２８】関数発生器３４の出力は直接的に又はレジ
スタ３６を介して出力スイッチ３８へ供給される。レジ
スタ３６は例えばＤフリップフロップなどの従来のデー
タ格納レジスタである。レジスタ３６は関数発生器３４
の出力へ結合したデータ入力と、ライン４４のうちの１
本のライン４４−ｃを介してユーザのクロック信号を受
取るべく結合されたクロック入力を有している。レジス
タ３６はデータ出力Ｑを有している。
スタ３６を介して出力スイッチ３８へ供給される。レジ
スタ３６は例えばＤフリップフロップなどの従来のデー
タ格納レジスタである。レジスタ３６は関数発生器３４
の出力へ結合したデータ入力と、ライン４４のうちの１
本のライン４４−ｃを介してユーザのクロック信号を受
取るべく結合されたクロック入力を有している。レジス
タ３６はデータ出力Ｑを有している。
【００２９】出力スイッチ３８は２個のデータ入力と、
１個のデータ出力と、１個の選択入力とを有しており、
且つ２：１マルチプレクサとすることが可能である。典
型的に、コンフィギュレーションメモリはスイッチ３８
のセレクト入力を制御する。次に、図６Ａを参照する
と、本発明に基づいて構成されたＣＬＢ１４の一実施例
のブロック図が示されている。この実施例に基づくＣＬ
Ｂ１４は、関数発生器３４と、第一データラッチ４２ａ
と、第二データラッチ４２ｂと、第一レジスタ３６ａ
と、第二レジスタ３６ｂと、第一出力スイッチ３９ａ
と、第二出力スイッチ３９ｂとを有している。好適に
は、第一データラッチ４２ａ、第一レジスタ３６ａ、第
一出力スイッチ３９ａが、関数発生器３４が第一組のメ
モリセル２１の出力でコンフィギュレーションが行われ
た場合（図３）に、関数発生器３４の出力を与える。従
って、第一データラッチ４２ａ又はレジスタ３６ａによ
って格納されているデータは、メモリセル２３からの第
二組のコンフィギュレーションデータに基づいてＣＬＢ
１４のコンフィギュレーションが行われた場合に、ユー
ザクロックサイクルの後半において使用することが可能
である。第二データラッチ４２ｂ、第二レジスタ３６
ｂ、第二スイッチ３９ｂは、メモリセル２３の第二組の
コンフィギュレーションデータに基づいてコンフィギュ
レーションが行われる場合に、関数発生器３４の出力を
格納し且つルーチング即ち経路付けを行うために同様に
使用される。
１個のデータ出力と、１個の選択入力とを有しており、
且つ２：１マルチプレクサとすることが可能である。典
型的に、コンフィギュレーションメモリはスイッチ３８
のセレクト入力を制御する。次に、図６Ａを参照する
と、本発明に基づいて構成されたＣＬＢ１４の一実施例
のブロック図が示されている。この実施例に基づくＣＬ
Ｂ１４は、関数発生器３４と、第一データラッチ４２ａ
と、第二データラッチ４２ｂと、第一レジスタ３６ａ
と、第二レジスタ３６ｂと、第一出力スイッチ３９ａ
と、第二出力スイッチ３９ｂとを有している。好適に
は、第一データラッチ４２ａ、第一レジスタ３６ａ、第
一出力スイッチ３９ａが、関数発生器３４が第一組のメ
モリセル２１の出力でコンフィギュレーションが行われ
た場合（図３）に、関数発生器３４の出力を与える。従
って、第一データラッチ４２ａ又はレジスタ３６ａによ
って格納されているデータは、メモリセル２３からの第
二組のコンフィギュレーションデータに基づいてＣＬＢ
１４のコンフィギュレーションが行われた場合に、ユー
ザクロックサイクルの後半において使用することが可能
である。第二データラッチ４２ｂ、第二レジスタ３６
ｂ、第二スイッチ３９ｂは、メモリセル２３の第二組の
コンフィギュレーションデータに基づいてコンフィギュ
レーションが行われる場合に、関数発生器３４の出力を
格納し且つルーチング即ち経路付けを行うために同様に
使用される。
【００３０】関数発生器３４は上述した図５のものと均
等である。関数発生器３４のデータ入力はコンフィギャ
ラブルルーチングマトリクス１８へ結合されており、且
つ制御入力は本発明のコンフィギュレーションメモリ１
６へ供給される。従って、関数発生器３４は、ＣＬＢ１
４の他の部分が再度コンフィギュレーションされる場合
に、制御信号によって再度コンフィギュレーションさせ
ることが可能である。第一データラッチ４２ａは二進ビ
ットのデータを格納するための従来のデータラッチであ
る。第一データラッチ４２ａはデータ入力（Ｄ）と、デ
ータ出力（Ｑ）と、ラッチイネーブル入力（クロック入
力）とを有している。第一データラッチ４２ａのデータ
入力は関数発生器３４の出力へ結合している。ラッチイ
ネーブル入力はＡ／Ｂライン３０へ供給されてＡ／Ｂ信
号を受取る。第一データラッチ４２ａは、ラッチイネー
ブル入力へ印加される信号に応答して、データをラッチ
するか又はパス即ち通過させる。第一データラッチ４２
ａは、ユーザクロックサイクルの第一部分期間中にデー
タをパス即ち通過させ、且つユーザのクロックサイクル
の第二部分期間中にデータをラッチさせる。本実施例に
おいては、ラッチイネーブル信号が低状態へアサート即
ち活性化され、従ってデータは「高」Ａ／Ｂ信号によっ
てパスされ且つ「低」Ａ／Ｂ信号によってラッチされ
る。第二データラッチ４２ｂは第一データラッチ４２ａ
と同一の機能性及び構成を有している。第二データラッ
チ４２ｂのデータ入力は関数発生器３４の出力へ結合し
ている。しかしながら、第二データラッチ４２ｂのラッ
チイネーブル入力はＡ／Ｂ＿信号を受取るためにライン
６８へ結合している。尚、本明細書において、英文字記
号の後にアンダーラインを付したものはその英文字記号
の反転信号であることを表わしている。第二データラッ
チ４２ｂがそのラッチイネーブル入力において、第一デ
ータラッチ４２ａへ印加した信号の反転した信号を受取
るので、データラッチ４２ａ，４２ｂはユーザのクロッ
クサイクル期間中の反対の時間においてデータをパス及
びラッチする。
等である。関数発生器３４のデータ入力はコンフィギャ
ラブルルーチングマトリクス１８へ結合されており、且
つ制御入力は本発明のコンフィギュレーションメモリ１
６へ供給される。従って、関数発生器３４は、ＣＬＢ１
４の他の部分が再度コンフィギュレーションされる場合
に、制御信号によって再度コンフィギュレーションさせ
ることが可能である。第一データラッチ４２ａは二進ビ
ットのデータを格納するための従来のデータラッチであ
る。第一データラッチ４２ａはデータ入力（Ｄ）と、デ
ータ出力（Ｑ）と、ラッチイネーブル入力（クロック入
力）とを有している。第一データラッチ４２ａのデータ
入力は関数発生器３４の出力へ結合している。ラッチイ
ネーブル入力はＡ／Ｂライン３０へ供給されてＡ／Ｂ信
号を受取る。第一データラッチ４２ａは、ラッチイネー
ブル入力へ印加される信号に応答して、データをラッチ
するか又はパス即ち通過させる。第一データラッチ４２
ａは、ユーザクロックサイクルの第一部分期間中にデー
タをパス即ち通過させ、且つユーザのクロックサイクル
の第二部分期間中にデータをラッチさせる。本実施例に
おいては、ラッチイネーブル信号が低状態へアサート即
ち活性化され、従ってデータは「高」Ａ／Ｂ信号によっ
てパスされ且つ「低」Ａ／Ｂ信号によってラッチされ
る。第二データラッチ４２ｂは第一データラッチ４２ａ
と同一の機能性及び構成を有している。第二データラッ
チ４２ｂのデータ入力は関数発生器３４の出力へ結合し
ている。しかしながら、第二データラッチ４２ｂのラッ
チイネーブル入力はＡ／Ｂ＿信号を受取るためにライン
６８へ結合している。尚、本明細書において、英文字記
号の後にアンダーラインを付したものはその英文字記号
の反転信号であることを表わしている。第二データラッ
チ４２ｂがそのラッチイネーブル入力において、第一デ
ータラッチ４２ａへ印加した信号の反転した信号を受取
るので、データラッチ４２ａ，４２ｂはユーザのクロッ
クサイクル期間中の反対の時間においてデータをパス及
びラッチする。
【００３１】当業者にとって明らかな如く、ラッチ４２
ｂのラッチイネーブル入力を駆動するためにＡ／Ｂライ
ン３０から駆動されるインバータを使用することが可能
であり、従ってＡ／Ｂ＿ライン６８の必要性を取除いて
いる。
ｂのラッチイネーブル入力を駆動するためにＡ／Ｂライ
ン３０から駆動されるインバータを使用することが可能
であり、従ってＡ／Ｂ＿ライン６８の必要性を取除いて
いる。
【００３２】第一レジスタ３６ａは上述した図５に関連
して説明したタイプのデータレジスタである。例えば、
第一レジスタ３６ａはＤフリップフロップとすることが
可能である。レジスタ３６ｂのデータ入力は第一データ
ラッチ４２ａのデータ出力へ結合されている。第一レジ
スタ３６ａのクロック入力はユーザのクロック信号を受
取るためにライン４４−ｃへ結合している。同様に、第
二データレジスタはＤフリップフロップとすることが可
能である。第二レジスタ３６ｂのデータ入力は第二デー
タラッチ４２ｂのデータ出力へ結合しており、且つクロ
ック入力はユーザのクロック信号を受取るためにライン
４４−ｃへ供給される。
して説明したタイプのデータレジスタである。例えば、
第一レジスタ３６ａはＤフリップフロップとすることが
可能である。レジスタ３６ｂのデータ入力は第一データ
ラッチ４２ａのデータ出力へ結合されている。第一レジ
スタ３６ａのクロック入力はユーザのクロック信号を受
取るためにライン４４−ｃへ結合している。同様に、第
二データレジスタはＤフリップフロップとすることが可
能である。第二レジスタ３６ｂのデータ入力は第二デー
タラッチ４２ｂのデータ出力へ結合しており、且つクロ
ック入力はユーザのクロック信号を受取るためにライン
４４−ｃへ供給される。
【００３３】第一出力スイッチ３９ａは例えば３：１マ
ルチプレクサなどの従来のスイッチング装置である。出
力スイッチ３９ａ，３９ｂは三つのデータ入力と、一つ
のデータ出力と、一つのコマンド入力とを有している。
出力スイッチ３９ａの第一データ入力はレジスタ３６ａ
の出力へ結合している。出力スイッチ３９ａの第二デー
タ入力はデータラッチ４２ａのデータ出力へ結合してい
る。本実施例においては、関数発生器３４の出力は出力
スイッチ３９ａの第三データ入力へ結合している。出力
スイッチ３９ａは、出力スイッチ３９ａの制御入力への
信号に応答して三つの入力上へ印加される信号のうちの
一つを出力する。これらの制御入力は関連するメモリセ
ル２１，２３又はより一般的には本発明のコンフィギュ
レーションメモリ１６における３１へ供給され、且つ典
型的に、Ａ／Ｂライン３０がスイッチする場合に不変の
まま止まる。
ルチプレクサなどの従来のスイッチング装置である。出
力スイッチ３９ａ，３９ｂは三つのデータ入力と、一つ
のデータ出力と、一つのコマンド入力とを有している。
出力スイッチ３９ａの第一データ入力はレジスタ３６ａ
の出力へ結合している。出力スイッチ３９ａの第二デー
タ入力はデータラッチ４２ａのデータ出力へ結合してい
る。本実施例においては、関数発生器３４の出力は出力
スイッチ３９ａの第三データ入力へ結合している。出力
スイッチ３９ａは、出力スイッチ３９ａの制御入力への
信号に応答して三つの入力上へ印加される信号のうちの
一つを出力する。これらの制御入力は関連するメモリセ
ル２１，２３又はより一般的には本発明のコンフィギュ
レーションメモリ１６における３１へ供給され、且つ典
型的に、Ａ／Ｂライン３０がスイッチする場合に不変の
まま止まる。
【００３４】第二出力スイッチ３９ｂも３：１マルチプ
レクサである。第二出力スイッチ３９ｂは第一、第二、
第三データ入力と、１個のデータ出力と、一対の制御入
力とを有している。第一データ入力は第二レジスタ３６
ｂの出力へ結合しており、第二データ入力は第二データ
ラッチ４２ｂの出力へ結合している。出力スイッチ３９
ｂの第三入力は関数発生器３４の出力へ結合している。
これらの制御入力は、これらの入力信号のうちの何れが
第二出力スイッチ３９ｂから出力されるかを制御するた
めに、関連するメモリセル２１，２３又はコンフィギュ
レーションメモリ１６内の３１へ供給される。第二出力
スイッチ３９ｂの出力はＣＬＢ１４の出力のうちの一つ
を形成する。
レクサである。第二出力スイッチ３９ｂは第一、第二、
第三データ入力と、１個のデータ出力と、一対の制御入
力とを有している。第一データ入力は第二レジスタ３６
ｂの出力へ結合しており、第二データ入力は第二データ
ラッチ４２ｂの出力へ結合している。出力スイッチ３９
ｂの第三入力は関数発生器３４の出力へ結合している。
これらの制御入力は、これらの入力信号のうちの何れが
第二出力スイッチ３９ｂから出力されるかを制御するた
めに、関連するメモリセル２１，２３又はコンフィギュ
レーションメモリ１６内の３１へ供給される。第二出力
スイッチ３９ｂの出力はＣＬＢ１４の出力のうちの一つ
を形成する。
【００３５】本発明のこの実施例は、ユーザのクロック
の１サイクル期間中にＣＬＢ１４が１個を超えた数の論
理関数を実行するように、ＣＬＢ１４を再度コンフィギ
ュレーション即ち形態特定させることによってＦＰＧＡ
１０により実現される論理関数の数を増加させている。
本発明の２期間実施例は、ユーザのクロックの１サイク
ルを二つの期間、即ちＡ期間とＢ期間とに分割してい
る。Ａ期間及びＢ期間は、等しいものとさせることが可
能であるが、その様にすることは必ずしも必要ではな
い。Ａ期間の期間中に、本発明の２期間実施例は、コン
フィギュレーションメモリ１６の第一アレイ内に格納さ
れているコンフィギュレーションデータを使用して、Ｃ
ＬＢ１４及びコンフィギャラブルルーチングマトリクス
１８のコンフィギュレーション即ち形態特定を行う。次
いで、ＣＬＢ１４はそれらの論理関数を実行し、Ａ期間
が終了する。Ｂ期間の期間中、ＣＬＢ１４及びコンフィ
ギャラブルルーチングマトリクス１８は、コンフィギュ
レーションメモリ１６の第二アレイ内に格納されている
コンフィギュレーションデータを印加することによって
再度コンフィギュレーションが行われる。次いで、ＣＬ
Ｂ１４はそれらの論理関数を実行し、且つＢ期間及びユ
ーザクロックのサイクルが終了する。従って、本実施例
においては、ＦＰＧＡ１０がユーザのクロックの１サイ
クル期間中に実行することの可能な論理関数の数を２倍
とさせている。
の１サイクル期間中にＣＬＢ１４が１個を超えた数の論
理関数を実行するように、ＣＬＢ１４を再度コンフィギ
ュレーション即ち形態特定させることによってＦＰＧＡ
１０により実現される論理関数の数を増加させている。
本発明の２期間実施例は、ユーザのクロックの１サイク
ルを二つの期間、即ちＡ期間とＢ期間とに分割してい
る。Ａ期間及びＢ期間は、等しいものとさせることが可
能であるが、その様にすることは必ずしも必要ではな
い。Ａ期間の期間中に、本発明の２期間実施例は、コン
フィギュレーションメモリ１６の第一アレイ内に格納さ
れているコンフィギュレーションデータを使用して、Ｃ
ＬＢ１４及びコンフィギャラブルルーチングマトリクス
１８のコンフィギュレーション即ち形態特定を行う。次
いで、ＣＬＢ１４はそれらの論理関数を実行し、Ａ期間
が終了する。Ｂ期間の期間中、ＣＬＢ１４及びコンフィ
ギャラブルルーチングマトリクス１８は、コンフィギュ
レーションメモリ１６の第二アレイ内に格納されている
コンフィギュレーションデータを印加することによって
再度コンフィギュレーションが行われる。次いで、ＣＬ
Ｂ１４はそれらの論理関数を実行し、且つＢ期間及びユ
ーザクロックのサイクルが終了する。従って、本実施例
においては、ＦＰＧＡ１０がユーザのクロックの１サイ
クル期間中に実行することの可能な論理関数の数を２倍
とさせている。
【００３６】図６Ａは、本発明が二組のコンフィギュレ
ーションデータを有する場合のＣＬＢ１４を示してい
る。本発明は任意の数の組のコンフィギュレーションデ
ータを有することが可能である。各組のコンフィギュレ
ーションデータに対して、各ＣＬＢ１４は、出力信号を
発生するために、データラッチ４２と、レジスタ３６
と、スイッチ３９とを包含する付加的な出力経路を有し
ている。
ーションデータを有する場合のＣＬＢ１４を示してい
る。本発明は任意の数の組のコンフィギュレーションデ
ータを有することが可能である。各組のコンフィギュレ
ーションデータに対して、各ＣＬＢ１４は、出力信号を
発生するために、データラッチ４２と、レジスタ３６
と、スイッチ３９とを包含する付加的な出力経路を有し
ている。
【００３７】別の実施例においては、データラッチは、
それらの出力が関数発生器３４の出力ではなく入力へ指
向されるように配設させることが可能である。この様な
実施例を図６Ｂに示してある。図６Ｂにおいては、ラッ
チ６２ａ−６２ｄがＣＬＢ１７の入力に設けられてお
り、且つ二つの異なる動作期間の期間中にルーチングマ
トリクス１８内に存在する信号を格納する。ラッチ６２
ａ及び６２ｂは、Ａ／Ｂ信号が高状態である場合にそれ
らのそれぞれのＤ入力端子上に存在する信号をパス即ち
通過させ、且つＡ／Ｂ信号が低状態へ移行する場合に存
在するデータを捕獲する。ラッチ６２ｃ及び６２ｄは、
Ａ／Ｂ信号が低状態にある場合にそれらのＤ入力端子上
に存在するデータをパス即ち通過させ、且つＡ／Ｂが高
状態へ移行する場合に存在するデータを捕獲する。任意
の時刻においてラッチ６２ａ−６２ｄのうちの二つがル
ーチングマトリクス１８からのデータをパスさせており
且つ二つがルーチングマトリクス１８から先に受取った
データを格納している場合であっても、ラッチ６２ａ−
６２ｄの四つの全ての出力は常に関数発生器３４の端子
Ｉ１−Ｉ４へ供給される。従って、Ａ／Ｂクロック信号
の二つのフェーズにおいて、ルーチングマトリクス１８
におけるラインは異なる目的のために使用することが可
能である。例えば、同一のルーチングマトリクスライン
セグメント、即ちラインセグメントのストリングをＡ／
Ｂクロック信号の第一フェーズ期間中にラッチ６２ａへ
の信号及びＡ／Ｂクロック信号の第二フェーズ期間中に
ラッチ６２ｃへの信号を供給するために使用することが
可能である。両方の信号は関数発生器３４によって使用
される。ラッチ６２ａ乃至６２ｄはルーチングマトリク
ス１８がこれら二つのフェーズ期間中に便利に再使用す
ることを可能としている。勿論、二つを超えた数のクロ
ック信号でラッチ６２ａ−６２ｄを別々にクロック動作
させることにより二つを超えた数のフェーズを与えるこ
とが可能である。
それらの出力が関数発生器３４の出力ではなく入力へ指
向されるように配設させることが可能である。この様な
実施例を図６Ｂに示してある。図６Ｂにおいては、ラッ
チ６２ａ−６２ｄがＣＬＢ１７の入力に設けられてお
り、且つ二つの異なる動作期間の期間中にルーチングマ
トリクス１８内に存在する信号を格納する。ラッチ６２
ａ及び６２ｂは、Ａ／Ｂ信号が高状態である場合にそれ
らのそれぞれのＤ入力端子上に存在する信号をパス即ち
通過させ、且つＡ／Ｂ信号が低状態へ移行する場合に存
在するデータを捕獲する。ラッチ６２ｃ及び６２ｄは、
Ａ／Ｂ信号が低状態にある場合にそれらのＤ入力端子上
に存在するデータをパス即ち通過させ、且つＡ／Ｂが高
状態へ移行する場合に存在するデータを捕獲する。任意
の時刻においてラッチ６２ａ−６２ｄのうちの二つがル
ーチングマトリクス１８からのデータをパスさせており
且つ二つがルーチングマトリクス１８から先に受取った
データを格納している場合であっても、ラッチ６２ａ−
６２ｄの四つの全ての出力は常に関数発生器３４の端子
Ｉ１−Ｉ４へ供給される。従って、Ａ／Ｂクロック信号
の二つのフェーズにおいて、ルーチングマトリクス１８
におけるラインは異なる目的のために使用することが可
能である。例えば、同一のルーチングマトリクスライン
セグメント、即ちラインセグメントのストリングをＡ／
Ｂクロック信号の第一フェーズ期間中にラッチ６２ａへ
の信号及びＡ／Ｂクロック信号の第二フェーズ期間中に
ラッチ６２ｃへの信号を供給するために使用することが
可能である。両方の信号は関数発生器３４によって使用
される。ラッチ６２ａ乃至６２ｄはルーチングマトリク
ス１８がこれら二つのフェーズ期間中に便利に再使用す
ることを可能としている。勿論、二つを超えた数のクロ
ック信号でラッチ６２ａ−６２ｄを別々にクロック動作
させることにより二つを超えた数のフェーズを与えるこ
とが可能である。
【００３８】ルーチングマトリクス 図６Ｃは本発明と共に使用することの可能なルーチング
マトリクス即ち経路付けマトリクス１８の一実施例を示
している。更に、図６Ｃの周辺には４個のＣＬＢ１４
ａ，１４ｂ，１４ｃ，１４ｄの一部が示されている。ル
ーチングマトリクス１８におけるトランジスタはそれら
が接続させることの可能なラインの間に延在する短いラ
インによって表わされている。例えば、トランジスタＴ
６１は、ＣＬＢ１４ｂにおける入力ラインＩ４とルーチ
ングラインＲ６１との間に延在している。トランジスタ
Ｔ６２はＣＬＢ１４ａにおけるマルチプレクサ３９ｂの
出力をルーチングラインＲ６１へ接続させることが可能
である。トランジスタＴ６３は、ルーチングラインＲ６
１をルーチングラインＲ６３へ接続させることが可能で
あり、且つトランジスタＴ６４はルーチングラインＲ６
１をルーチングラインＲ６４へ接続させることが可能で
ある。各トランジスタの制御は、コンフィギュレーショ
ンメモリ１６から該トランジスタのゲートへのラインに
よって与えられる。図面において簡単化のために、ほと
んどのトランジスタには記号が付けられておらず、且つ
コンフィギュレーションメモリ１６から各ゲートへの接
続はスイッチボックスＳ６１，Ｓ６２，Ｓ６３，Ｓ６４
の各々への単一のラインによって表わされている。その
他のルーチングマトリクスは引用により本明細書に導入
した１９９３年のザイリンクスのデータブックに示され
ている。図６Ｃの目的は、ルーチングマトリクス１８
と、ＣＬＢ１４と、コンフィギュレーションメモリ１６
からのコンフィギュレーションラインとの間の関係を例
示することである。図６Ｃの新規な側面は、コンフィギ
ュレーションメモリ１６からの信号がＣＬＢ１４を再度
コンフィギュレーションすることに関連してルーチング
マトリクス１８を再度コンフィギュレーションすること
が可能であり、その際に上述した如く一つを超えた接続
に対してルーチングマトリクス１８内の同一のルーチン
グラインを使用することを可能としているという点であ
る。
マトリクス即ち経路付けマトリクス１８の一実施例を示
している。更に、図６Ｃの周辺には４個のＣＬＢ１４
ａ，１４ｂ，１４ｃ，１４ｄの一部が示されている。ル
ーチングマトリクス１８におけるトランジスタはそれら
が接続させることの可能なラインの間に延在する短いラ
インによって表わされている。例えば、トランジスタＴ
６１は、ＣＬＢ１４ｂにおける入力ラインＩ４とルーチ
ングラインＲ６１との間に延在している。トランジスタ
Ｔ６２はＣＬＢ１４ａにおけるマルチプレクサ３９ｂの
出力をルーチングラインＲ６１へ接続させることが可能
である。トランジスタＴ６３は、ルーチングラインＲ６
１をルーチングラインＲ６３へ接続させることが可能で
あり、且つトランジスタＴ６４はルーチングラインＲ６
１をルーチングラインＲ６４へ接続させることが可能で
ある。各トランジスタの制御は、コンフィギュレーショ
ンメモリ１６から該トランジスタのゲートへのラインに
よって与えられる。図面において簡単化のために、ほと
んどのトランジスタには記号が付けられておらず、且つ
コンフィギュレーションメモリ１６から各ゲートへの接
続はスイッチボックスＳ６１，Ｓ６２，Ｓ６３，Ｓ６４
の各々への単一のラインによって表わされている。その
他のルーチングマトリクスは引用により本明細書に導入
した１９９３年のザイリンクスのデータブックに示され
ている。図６Ｃの目的は、ルーチングマトリクス１８
と、ＣＬＢ１４と、コンフィギュレーションメモリ１６
からのコンフィギュレーションラインとの間の関係を例
示することである。図６Ｃの新規な側面は、コンフィギ
ュレーションメモリ１６からの信号がＣＬＢ１４を再度
コンフィギュレーションすることに関連してルーチング
マトリクス１８を再度コンフィギュレーションすること
が可能であり、その際に上述した如く一つを超えた接続
に対してルーチングマトリクス１８内の同一のルーチン
グラインを使用することを可能としているという点であ
る。
【００３９】動作モード 本発明はＣＬＢ１４の三つの動作モードを与える。ＣＬ
Ｂ１４はシンプルで、高速で、非同期な組合わせ論理機
能を実現するために使用することが可能である。この第
一モードは、第一アレイ内に格納されているコンフィギ
ュレーションデータが第二アレイ内に格納されているコ
ンフィギュレーションデータと同一である場合に存在す
る。このモードにおいては、第一及び第二出力スイッチ
３９ａ，３９ｂは、関数発生器３４によって出力される
データを直接的に受取り且つパスするようにコンフィギ
ュレーションがなされる。Ｂ出力経路は、使用されるこ
とがないか、又はスイッチ３９ａ，３９ｂの出力が共通
結合されて単一の出力経路を形成する。ライン３０上の
Ａ／Ｂ信号及びライン４４上のユーザのクロック信号を
アサート即ち活性化させることが可能であるが、この第
一モードはデータラッチ４２ａ，４２ｂ及びレジスタ３
６ａ，３６ｂを使用するものではない。従って、Ａ／Ｂ
信号及びユーザのクロック信号は無視される。このモー
ドはＦＰＧＡ１０によって実現される論理関数の数を増
加させるという本発明の能力を使用するものではない。
Ｂ１４はシンプルで、高速で、非同期な組合わせ論理機
能を実現するために使用することが可能である。この第
一モードは、第一アレイ内に格納されているコンフィギ
ュレーションデータが第二アレイ内に格納されているコ
ンフィギュレーションデータと同一である場合に存在す
る。このモードにおいては、第一及び第二出力スイッチ
３９ａ，３９ｂは、関数発生器３４によって出力される
データを直接的に受取り且つパスするようにコンフィギ
ュレーションがなされる。Ｂ出力経路は、使用されるこ
とがないか、又はスイッチ３９ａ，３９ｂの出力が共通
結合されて単一の出力経路を形成する。ライン３０上の
Ａ／Ｂ信号及びライン４４上のユーザのクロック信号を
アサート即ち活性化させることが可能であるが、この第
一モードはデータラッチ４２ａ，４２ｂ及びレジスタ３
６ａ，３６ｂを使用するものではない。従って、Ａ／Ｂ
信号及びユーザのクロック信号は無視される。このモー
ドはＦＰＧＡ１０によって実現される論理関数の数を増
加させるという本発明の能力を使用するものではない。
【００４０】第二動作モードは高速レジスタ型モードで
ある。このモードは同期的である。高速非同期モードの
場合における如く、この第二モードは、第一及び第二ア
レイ内に格納されているコンフィギュレーションデータ
が同一である場合に存在する。Ａ／Ｂ信号はアサート即
ち活性化されることはなく（高状態に保持される）、従
って第一データラッチ４２ａは、ユーザのクロックサイ
クルのＡ期間及びＢ期間の両方の期間中に第一レジスタ
３６ａへデータをパス即ち通過させる。次いで、ユーザ
クロックの次の上昇エッジにおいて、第一データラッチ
４２ａを介してパスされたデータが第一レジスタ３６ａ
内へクロック入力される。このモードにおいては、ＣＬ
Ｂ１４の出力は、ユーザのクロックの次のサイクルの開
始まで変化することはない。このモードはＢ出力経路を
使用することはなく、且つ本発明のＦＰＧＡ１０によっ
て実現される論理関数の数を増加させるための本発明の
能力を利用するものではない。
ある。このモードは同期的である。高速非同期モードの
場合における如く、この第二モードは、第一及び第二ア
レイ内に格納されているコンフィギュレーションデータ
が同一である場合に存在する。Ａ／Ｂ信号はアサート即
ち活性化されることはなく（高状態に保持される）、従
って第一データラッチ４２ａは、ユーザのクロックサイ
クルのＡ期間及びＢ期間の両方の期間中に第一レジスタ
３６ａへデータをパス即ち通過させる。次いで、ユーザ
クロックの次の上昇エッジにおいて、第一データラッチ
４２ａを介してパスされたデータが第一レジスタ３６ａ
内へクロック入力される。このモードにおいては、ＣＬ
Ｂ１４の出力は、ユーザのクロックの次のサイクルの開
始まで変化することはない。このモードはＢ出力経路を
使用することはなく、且つ本発明のＦＰＧＡ１０によっ
て実現される論理関数の数を増加させるための本発明の
能力を利用するものではない。
【００４１】次に、図７を参照して第三モードについて
説明する。図７は、本発明のＦＰＧＡ１０における再コ
ンフィギュレーション制御信号を示したタイミング線図
である。図７は、例示的なユーザクロックの二つのサイ
クル、例示的なＡ／Ｂ信号の二つのサイクル、例示的な
Ａ／Ｂ′信号の二つのサイクル、ラッチ４２ａの四つの
例示的な状態、ラッチ４２ｂの四つの例示的な状態、レ
ジスタ３６ａの二つの例示的な出力、及びレジスタ３６
ｂの二つの例示的な出力を示している。Ａ／Ｂ及びＡ／
Ｂ′信号がユーザのクロックのサイクルにおける中間点
Ｔ2における遷移に対して示されているが、この様な分
割は必ずしも必要なものではない。Ａ／Ｂ信号は、ユー
ザのクロックの１サイクルを多数の中間点において分割
することが可能である。この分割に関する制限は、Ａ期
間及びＢ期間の両方が十分に長いものであって、ＦＰＧ
Ａ１０における全ての信号がＣＬＢ１４を介して伝搬し
且つ問題なく格納が行われるのに十分に長い間ラッチ及
びレジスタの入力において信号がセットアップされるよ
うに安定化するものでなければならないということであ
る。
説明する。図７は、本発明のＦＰＧＡ１０における再コ
ンフィギュレーション制御信号を示したタイミング線図
である。図７は、例示的なユーザクロックの二つのサイ
クル、例示的なＡ／Ｂ信号の二つのサイクル、例示的な
Ａ／Ｂ′信号の二つのサイクル、ラッチ４２ａの四つの
例示的な状態、ラッチ４２ｂの四つの例示的な状態、レ
ジスタ３６ａの二つの例示的な出力、及びレジスタ３６
ｂの二つの例示的な出力を示している。Ａ／Ｂ及びＡ／
Ｂ′信号がユーザのクロックのサイクルにおける中間点
Ｔ2における遷移に対して示されているが、この様な分
割は必ずしも必要なものではない。Ａ／Ｂ信号は、ユー
ザのクロックの１サイクルを多数の中間点において分割
することが可能である。この分割に関する制限は、Ａ期
間及びＢ期間の両方が十分に長いものであって、ＦＰＧ
Ａ１０における全ての信号がＣＬＢ１４を介して伝搬し
且つ問題なく格納が行われるのに十分に長い間ラッチ及
びレジスタの入力において信号がセットアップされるよ
うに安定化するものでなければならないということであ
る。
【００４２】図７はＣＬＢ１４の第三動作モードを説明
するのに有用である。この第三動作モードはＦＰＧＡ１
０によって実行される論理関数の数を増加させる本発明
の能力を利用するものである。この第三モードにおいて
は、Ａ期間中のＣＬＢ１４のコンフィギュレーション及
びコンフィギャラブルルーチングマトリクス１８のコン
フィギュレーションはＢ期間中のコンフィギュレーショ
ンとは異なるものである。この第三モードは本明細書に
おいてはパイプラインモードと呼称する。
するのに有用である。この第三動作モードはＦＰＧＡ１
０によって実行される論理関数の数を増加させる本発明
の能力を利用するものである。この第三モードにおいて
は、Ａ期間中のＣＬＢ１４のコンフィギュレーション及
びコンフィギャラブルルーチングマトリクス１８のコン
フィギュレーションはＢ期間中のコンフィギュレーショ
ンとは異なるものである。この第三モードは本明細書に
おいてはパイプラインモードと呼称する。
【００４３】ユーザクロックサイクルの開始時Ｔ1にお
いて、Ａ／Ｂ信号がサイクルを開始する。Ａ期間におい
て、Ａ／Ｂ信号は高状態であり、従ってＣＬＢ１４及び
ルーチングマトリクス１８は第一組のコンフィギュレー
ションデータでコンフィギュレーションが行われる。Ａ
期間の期間中においては、第一データラッチ４２ａがデ
ータをパス即ち通過させ、且つデータラッチ４２ｂがデ
ータをラッチする。
いて、Ａ／Ｂ信号がサイクルを開始する。Ａ期間におい
て、Ａ／Ｂ信号は高状態であり、従ってＣＬＢ１４及び
ルーチングマトリクス１８は第一組のコンフィギュレー
ションデータでコンフィギュレーションが行われる。Ａ
期間の期間中においては、第一データラッチ４２ａがデ
ータをパス即ち通過させ、且つデータラッチ４２ｂがデ
ータをラッチする。
【００４４】Ａ／Ｂ信号の遷移時即ちＴ2において、Ａ
／Ｂ信号がメモリ１６からの第二組のコンフィギュレー
ションデータを選択し、従ってＣＬＢ１４及びコンフィ
ギャラブルルーチングマトリクス１８の再コンフィギュ
レーションを行う。第一データラッチ４２ａはその入力
においてデータをラッチし、且つ第二データラッチ４２
ｂはその入力においてデータをパスさせる。
／Ｂ信号がメモリ１６からの第二組のコンフィギュレー
ションデータを選択し、従ってＣＬＢ１４及びコンフィ
ギャラブルルーチングマトリクス１８の再コンフィギュ
レーションを行う。第一データラッチ４２ａはその入力
においてデータをラッチし、且つ第二データラッチ４２
ｂはその入力においてデータをパスさせる。
【００４５】ユーザのクロックの次のサイクルの開始時
Ｔ3において、Ａ／Ｂ信号は再度遷移を行う。再度、Ｃ
ＬＢ１４及びコンフィギャラブルルーチングマトリクス
１８は、第一組のコンフィギュレーションデータに従っ
て再コンフィギュレーションが行われる。第一データラ
ッチ４２ａがデータをパスし、且つ第二データラッチ４
２ｂがデータをラッチする。ユーザのクロック及びＡ／
Ｂ信号の上昇エッジにおいて、第一及び第二レジスタ３
６ａ，３６ｂがデータをクロック入力させる。レジスタ
３６ａはデータラッチ４２ａからラッチされたデータを
クロック入力し、且つレジスタ３６ｂはデータラッチ４
２ｂからのパスデータをクロック入力させる。従って、
第一レジスタ３６ａは、第一組のコンフィギュレーショ
ンデータに従ってユーザのクロックの最初の部分の期間
中にコンフィギュレーションが行われた場合に関数発生
器３４の出力を格納する。第二レジスタ３６ｂは第二組
のコンフィギュレーションデータに従ってユーザのクロ
ックの後の部分の期間中にコンフィギュレーションがさ
れた場合に関数発生器３４の出力を格納する。
Ｔ3において、Ａ／Ｂ信号は再度遷移を行う。再度、Ｃ
ＬＢ１４及びコンフィギャラブルルーチングマトリクス
１８は、第一組のコンフィギュレーションデータに従っ
て再コンフィギュレーションが行われる。第一データラ
ッチ４２ａがデータをパスし、且つ第二データラッチ４
２ｂがデータをラッチする。ユーザのクロック及びＡ／
Ｂ信号の上昇エッジにおいて、第一及び第二レジスタ３
６ａ，３６ｂがデータをクロック入力させる。レジスタ
３６ａはデータラッチ４２ａからラッチされたデータを
クロック入力し、且つレジスタ３６ｂはデータラッチ４
２ｂからのパスデータをクロック入力させる。従って、
第一レジスタ３６ａは、第一組のコンフィギュレーショ
ンデータに従ってユーザのクロックの最初の部分の期間
中にコンフィギュレーションが行われた場合に関数発生
器３４の出力を格納する。第二レジスタ３６ｂは第二組
のコンフィギュレーションデータに従ってユーザのクロ
ックの後の部分の期間中にコンフィギュレーションがさ
れた場合に関数発生器３４の出力を格納する。
【００４６】Ａ／Ｂ信号の各遷移上において、第一及び
第二出力スイッチ３９ａ，３９ｂは再度コンフィギュレ
ーションが行われる。多くの適用場面において、出力ス
イッチ３９ａ及び３９ｂはユーザクロックサイクル期間
中に再度コンフィギュレーションが行われることはな
い。しかしながら、図６Ａの実施例においては、その構
造が出力スイッチの再コンフィギュレーションを行うこ
とを可能としており、且つ幾つかの適用例においてはそ
のことが望ましい場合がある。例えば、スイッチ３９ａ
は、Ａ期間中に関数発生器３４からのデータをパスし且
つＢ期間中にレジスタ３６ａからのデータをパスさせる
場合がある。一方、スイッチ３９ｂは両方の期間中にラ
ッチ４２ｂからのデータをパスさせる場合がある。
第二出力スイッチ３９ａ，３９ｂは再度コンフィギュレ
ーションが行われる。多くの適用場面において、出力ス
イッチ３９ａ及び３９ｂはユーザクロックサイクル期間
中に再度コンフィギュレーションが行われることはな
い。しかしながら、図６Ａの実施例においては、その構
造が出力スイッチの再コンフィギュレーションを行うこ
とを可能としており、且つ幾つかの適用例においてはそ
のことが望ましい場合がある。例えば、スイッチ３９ａ
は、Ａ期間中に関数発生器３４からのデータをパスし且
つＢ期間中にレジスタ３６ａからのデータをパスさせる
場合がある。一方、スイッチ３９ｂは両方の期間中にラ
ッチ４２ｂからのデータをパスさせる場合がある。
【００４７】ルーチングマトリクス１８もＡ／Ｂ信号の
各遷移において再コンフィギュレーションされる。ＣＬ
Ｂ１４の場合における如く、Ａ期間中に、ＣＬＢ１４へ
の入力はＢ期間中におけるものと異なる供給源から来る
ことが可能である。Ａ／Ｂ信号の各遷移において、ルー
チングマトリクスは再コンフィギュレーションが行われ
て、正しい入力を各ＣＬＢ１４へ供給し且つＣＬＢ１４
の出力を正確にルーチング即ち経路付けさせる。
各遷移において再コンフィギュレーションされる。ＣＬ
Ｂ１４の場合における如く、Ａ期間中に、ＣＬＢ１４へ
の入力はＢ期間中におけるものと異なる供給源から来る
ことが可能である。Ａ／Ｂ信号の各遷移において、ルー
チングマトリクスは再コンフィギュレーションが行われ
て、正しい入力を各ＣＬＢ１４へ供給し且つＣＬＢ１４
の出力を正確にルーチング即ち経路付けさせる。
【００４８】本発明のＦＰＧＡ１０の全ての区画部分１
２が同一のモードでコンフィギュレーションが行われる
ことが必要なものではない。幾つかの区画部分１２は高
速非同期モードでコンフィギュレーションさせ、他のも
のを高速レジスタ型モードでコンフィギュレーションさ
せ、更に他のものをパイプラインモードでコンフィギュ
レーションさせることが可能である。従って、ＣＬＢ１
４は従来のＦＰＧＡ１０において実現される論理関数の
数よりもＦＰＧＡ１０において実現される論理関数の数
を著しく増加させることを可能としている。本発明は従
来技術と比較してＦＰＧＡ１０のシリコン面積を著しく
増加させることなしにこの様な論理関数の数を増加させ
ている。
２が同一のモードでコンフィギュレーションが行われる
ことが必要なものではない。幾つかの区画部分１２は高
速非同期モードでコンフィギュレーションさせ、他のも
のを高速レジスタ型モードでコンフィギュレーションさ
せ、更に他のものをパイプラインモードでコンフィギュ
レーションさせることが可能である。従って、ＣＬＢ１
４は従来のＦＰＧＡ１０において実現される論理関数の
数よりもＦＰＧＡ１０において実現される論理関数の数
を著しく増加させることを可能としている。本発明は従
来技術と比較してＦＰＧＡ１０のシリコン面積を著しく
増加させることなしにこの様な論理関数の数を増加させ
ている。
【００４９】図７はユーザのクロックの１サイクルにお
いて発生するＡ／Ｂ信号の完全なサイクルを示してい
る。しかしながら、Ａ／Ｂ信号はユーザのクロックの１
サイクルよりも長い期間を有することが可能である。次
に、図８を参照すると、第一変形Ａ／Ｂ信号Ａ／Ｂ−１
及びその反転信号Ａ／Ｂ−１＿、及び第二変形Ａ／Ｂ信
号Ａ／Ｂ−２及びその反転信号Ａ／Ｂ−２＿と比較し
て、ユーザクロックの四つのサイクルを示したタイミン
グ線図が示されている。図８において、Ａ／Ｂ−１信号
の第一部分はユーザのクロックの二つのサイクルであ
る。同様に、Ａ／Ｂ−１信号の第二の部分はユーザのク
ロックの二つのサイクルである。Ａ／Ｂ−２信号の第一
部分はユーザのクロックの１サイクルである。Ａ／Ｂ−
２信号の第二部分もユーザのクロックの１サイクルであ
る。図７に関して説明した如く、Ａ／Ｂ信号の第一部分
はＡ／Ｂ信号の第二部分と長さが等しいものである必要
はない。図８は、一般的に、Ａ／Ｂ信号は任意の長さと
することが可能であり、ユーザのクロックの期間よりも
大きいか、等しいか、短いかの何れかとすることが可能
であることを示している。
いて発生するＡ／Ｂ信号の完全なサイクルを示してい
る。しかしながら、Ａ／Ｂ信号はユーザのクロックの１
サイクルよりも長い期間を有することが可能である。次
に、図８を参照すると、第一変形Ａ／Ｂ信号Ａ／Ｂ−１
及びその反転信号Ａ／Ｂ−１＿、及び第二変形Ａ／Ｂ信
号Ａ／Ｂ−２及びその反転信号Ａ／Ｂ−２＿と比較し
て、ユーザクロックの四つのサイクルを示したタイミン
グ線図が示されている。図８において、Ａ／Ｂ−１信号
の第一部分はユーザのクロックの二つのサイクルであ
る。同様に、Ａ／Ｂ−１信号の第二の部分はユーザのク
ロックの二つのサイクルである。Ａ／Ｂ−２信号の第一
部分はユーザのクロックの１サイクルである。Ａ／Ｂ−
２信号の第二部分もユーザのクロックの１サイクルであ
る。図７に関して説明した如く、Ａ／Ｂ信号の第一部分
はＡ／Ｂ信号の第二部分と長さが等しいものである必要
はない。図８は、一般的に、Ａ／Ｂ信号は任意の長さと
することが可能であり、ユーザのクロックの期間よりも
大きいか、等しいか、短いかの何れかとすることが可能
であることを示している。
【００５０】具体例 次に、図９を参照すると、ＦＰＧＡ１０において実現す
ることの可能な３ビットカウンタのブロック図が示され
ている。このカウンタは三つの出力Ａ，Ｂ，Ｃと１個の
クロック入力とを有している。この３ビットカウンタ
は、第一２入力ＡＮＤゲート５０と、第二２入力ＡＮＤ
ゲート５２と、３入力ＡＮＤゲート５４と、３入力ＯＲ
ゲート５６と、２入力ＸＯＲゲート５８と、第一レジス
タ６０と、第二レジスタ６２と、第三レジスタ６４とを
有しており、それらの構成要素の全ては図示した如くに
接続されている。
ることの可能な３ビットカウンタのブロック図が示され
ている。このカウンタは三つの出力Ａ，Ｂ，Ｃと１個の
クロック入力とを有している。この３ビットカウンタ
は、第一２入力ＡＮＤゲート５０と、第二２入力ＡＮＤ
ゲート５２と、３入力ＡＮＤゲート５４と、３入力ＯＲ
ゲート５６と、２入力ＸＯＲゲート５８と、第一レジス
タ６０と、第二レジスタ６２と、第三レジスタ６４とを
有しており、それらの構成要素の全ては図示した如くに
接続されている。
【００５１】図９，１０，１１の場合には、その具体例
はＣＬＢの出力としてＱ＿を示している。このことは、
ルーチングマトリクスの再コンフィギュレーションを行
うことの利点をより明確に例示する目的のためになされ
ている。ＦＰＧＡの場合には、Ｑはプログラマブルルッ
クアップテーブルを駆動することが可能であり、その場
合にそれはＱ＿へ反転させることが可能であるので、一
つの出力が必要であるに過ぎない。従って、図４及び５
はＣＬＢの出力としてＱ＿は示していない。
はＣＬＢの出力としてＱ＿を示している。このことは、
ルーチングマトリクスの再コンフィギュレーションを行
うことの利点をより明確に例示する目的のためになされ
ている。ＦＰＧＡの場合には、Ｑはプログラマブルルッ
クアップテーブルを駆動することが可能であり、その場
合にそれはＱ＿へ反転させることが可能であるので、一
つの出力が必要であるに過ぎない。従って、図４及び５
はＣＬＢの出力としてＱ＿は示していない。
【００５２】次に、図１０を参照すると、従来のＦＰＧ
Ａを使用して３ビットカウンタを実現する場合のブロッ
ク図が示されている。この具体例は、従来の区画部分１
１−１，１１−２，１１−３，１１−４を有している。
コンフィギャラブルルーチングマトリクス７０−１，７
０−２，７０−３，７０−４はこれらの区画部分を相互
接続している。区画部分１１−１，１１−２，１１−
３，１１−４の出力の接続は、各区画部分１１のコンフ
ィギャラブルルーチングマトリクス７０を介して行われ
る。各ドット即ち黒点はそれらの関連するコンフィギュ
レーションメモリ内にデータを格納することによって接
続されたルーチングマトリクス７０の一部を表わしてい
る。簡単化のために、出力スイッチ、コンフィギュレー
ションメモリ、制御ライン、及びクロックラインは図示
していない。
Ａを使用して３ビットカウンタを実現する場合のブロッ
ク図が示されている。この具体例は、従来の区画部分１
１−１，１１−２，１１−３，１１−４を有している。
コンフィギャラブルルーチングマトリクス７０−１，７
０−２，７０−３，７０−４はこれらの区画部分を相互
接続している。区画部分１１−１，１１−２，１１−
３，１１−４の出力の接続は、各区画部分１１のコンフ
ィギャラブルルーチングマトリクス７０を介して行われ
る。各ドット即ち黒点はそれらの関連するコンフィギュ
レーションメモリ内にデータを格納することによって接
続されたルーチングマトリクス７０の一部を表わしてい
る。簡単化のために、出力スイッチ、コンフィギュレー
ションメモリ、制御ライン、及びクロックラインは図示
していない。
【００５３】第一の従来のＣＬＢ１３−１は、関数発生
器３４−１が２入力ＸＯＲ関数を実現し且つ出力スイッ
チ３８−１（不図示）がレジスタ３６−１の出力をパス
させるようにコンフィギュレーションが行われている。
第二の従来のＣＬＢ１３−２は、関数発生器３４−２が
Ｄ＝ＡＢ＿＋ＡＣ＿＋Ａ＿ＢＣの方程式、尚Ａ＿ＢＣは
関数発生器３４−４の出力であり且つＤは関数発生器３
４−２の出力である方程式の３入力２レベルレジタル関
数を関数発生器３４−２が実現するようにコンフィギュ
レーションが行われている。第二の従来のＣＬＢ１３−
２の出力スイッチ（図５の出力スイッチ３８参照）は、
レジスタ３６−２の出力をパスさせるようにコンフィギ
ュレーションがなされている。第三の従来のＣＬＢ１３
−３は、関数発生器３４−３が該信号を出力Ｃ＿へ反転
させ、且つ出力スイッチ３８−３（不図示）がレジスタ
３６−３の出力をパスさせるようにコンフィギュレーシ
ョンがなされている。従来のＣＬＢ１３−４は３入力Ａ
ＮＤ関数Ａ＿ＢＣを実現するためにコンフィギュレーシ
ョンがなされている。従来のＣＬＢ１３−４の出力スイ
ッチは、関数発生器３４−４の出力をパスするようにコ
ンフィギュレーションがなされている。コンフィギャラ
ブルルーチングマトリクス７０−１，７０−２，７０−
３，７０−４は図９のカウンタを形成するために黒点に
よって表わされているように接続されている。
器３４−１が２入力ＸＯＲ関数を実現し且つ出力スイッ
チ３８−１（不図示）がレジスタ３６−１の出力をパス
させるようにコンフィギュレーションが行われている。
第二の従来のＣＬＢ１３−２は、関数発生器３４−２が
Ｄ＝ＡＢ＿＋ＡＣ＿＋Ａ＿ＢＣの方程式、尚Ａ＿ＢＣは
関数発生器３４−４の出力であり且つＤは関数発生器３
４−２の出力である方程式の３入力２レベルレジタル関
数を関数発生器３４−２が実現するようにコンフィギュ
レーションが行われている。第二の従来のＣＬＢ１３−
２の出力スイッチ（図５の出力スイッチ３８参照）は、
レジスタ３６−２の出力をパスさせるようにコンフィギ
ュレーションがなされている。第三の従来のＣＬＢ１３
−３は、関数発生器３４−３が該信号を出力Ｃ＿へ反転
させ、且つ出力スイッチ３８−３（不図示）がレジスタ
３６−３の出力をパスさせるようにコンフィギュレーシ
ョンがなされている。従来のＣＬＢ１３−４は３入力Ａ
ＮＤ関数Ａ＿ＢＣを実現するためにコンフィギュレーシ
ョンがなされている。従来のＣＬＢ１３−４の出力スイ
ッチは、関数発生器３４−４の出力をパスするようにコ
ンフィギュレーションがなされている。コンフィギャラ
ブルルーチングマトリクス７０−１，７０−２，７０−
３，７０−４は図９のカウンタを形成するために黒点に
よって表わされているように接続されている。
【００５４】次に、図１１を参照すると、本発明のＦＰ
ＧＡ１０を使用した３ビットカウンタの実現例のブロッ
ク図を示している。コンフィギャラブルルーチングマト
リクス１８はそれによって形成される接続部の周りに点
線として示してある。これらの接続部は中実のコネクタ
又は中空のコネクタの何れかで示してある。ルーチング
マトリクス１８はＡ期間中にコンフィギュレーションが
行われて中実の接続部によって表わされる接続部を構成
させる。Ｂ期間において、コンフィギャラブルルーチン
グマトリクス１８は中空接続部によって表わされる接続
を形成するためにコンフィギュレーションが行われる。
ルーチングマトリクス１８は、Ａ期間及びＢ期間の両方
において中実の接続部の周りの中空の接続部によって表
わされる接続部を実現するためにコンフィギュレーショ
ンが行われる。このことはメモリセル２１−ｘ内に格納
されているデータがメモリセル２３−ｘ内に格納されて
いるデータ（尚、ｘは図３の１とｎとの間）と同一であ
る場合に対応している。コンフィギャラブルルーチング
マトリクス１８は従来のコンフィギャラブルルーチング
マトリクスよりも一層大きいが、従来のコンフィギャラ
ブルルーチングマトリクスの寸法の２倍であることは必
ずしも必要ではない。簡単化のために、図６Ａのものに
対応する出力スイッチ３９ａ−１，３９ｂ−１，３９ａ
−２，３９ｂ−２、コンフィギュレーションメモリ、制
御ライン、クロックラインは図示していない。
ＧＡ１０を使用した３ビットカウンタの実現例のブロッ
ク図を示している。コンフィギャラブルルーチングマト
リクス１８はそれによって形成される接続部の周りに点
線として示してある。これらの接続部は中実のコネクタ
又は中空のコネクタの何れかで示してある。ルーチング
マトリクス１８はＡ期間中にコンフィギュレーションが
行われて中実の接続部によって表わされる接続部を構成
させる。Ｂ期間において、コンフィギャラブルルーチン
グマトリクス１８は中空接続部によって表わされる接続
を形成するためにコンフィギュレーションが行われる。
ルーチングマトリクス１８は、Ａ期間及びＢ期間の両方
において中実の接続部の周りの中空の接続部によって表
わされる接続部を実現するためにコンフィギュレーショ
ンが行われる。このことはメモリセル２１−ｘ内に格納
されているデータがメモリセル２３−ｘ内に格納されて
いるデータ（尚、ｘは図３の１とｎとの間）と同一であ
る場合に対応している。コンフィギャラブルルーチング
マトリクス１８は従来のコンフィギャラブルルーチング
マトリクスよりも一層大きいが、従来のコンフィギャラ
ブルルーチングマトリクスの寸法の２倍であることは必
ずしも必要ではない。簡単化のために、図６Ａのものに
対応する出力スイッチ３９ａ−１，３９ｂ−１，３９ａ
−２，３９ｂ−２、コンフィギュレーションメモリ、制
御ライン、クロックラインは図示していない。
【００５５】図１１において、この３ビットカウンタは
ＦＰＧＡ１０の二つの区画部分１２−１及び１２−２を
使用している。各区画部分は二つの論理関数を実行し、
即ちＡ期間中に一つとＢ期間中に別の一つとを実行す
る。図１１において、参照番号３４−１−ａ及び３４−
１−ｂは二つの期間において異なる関数発生器論理を実
現する同一の物理的装置を表わしている。Ａ期間中にお
いて、区画部分１２−１の第一のＣＬＢ１４−１−ａ
は、関数発生器論理３４−１−ａが３入力ＡＮＤゲート
であり且つ出力スイッチ３９−１（不図示）が第一のデ
ータラッチ４２−１−ａからのデータをパスさせるよう
にコンフィギュレーションが行われる。区画部分１２−
１はＢ期間において再コンフィギュレーションが行われ
ると、関数発生器論理３４−１−ｂはＤ＝ＡＢ＿＋ＡＣ
＿＋Ａ＿ＢＣの方程式で、尚Ｄは関数発生器論理３４−
１−ｂの出力である方程式を有する３入力論理関数であ
る。注意すべきことであるが、関数発生器論理３４−１
−ａの出力はＡ期間の終了時にデータラッチ４２−１−
ａ内にラッチされる。データラッチコンフィギュレーシ
ョン４２−１−ａの出力は次のＢ期間における関数発生
器論理３４−１−ｂに対して使用可能であり且つそれに
よって使用される。図６Ａのスイッチ３９ｂと均等なＣ
ＬＢ１４−１の出力スイッチはレジスタ３６−１−ｂか
らのデータをパスするようにコンフィギュレーションさ
れているが図示していない。
ＦＰＧＡ１０の二つの区画部分１２−１及び１２−２を
使用している。各区画部分は二つの論理関数を実行し、
即ちＡ期間中に一つとＢ期間中に別の一つとを実行す
る。図１１において、参照番号３４−１−ａ及び３４−
１−ｂは二つの期間において異なる関数発生器論理を実
現する同一の物理的装置を表わしている。Ａ期間中にお
いて、区画部分１２−１の第一のＣＬＢ１４−１−ａ
は、関数発生器論理３４−１−ａが３入力ＡＮＤゲート
であり且つ出力スイッチ３９−１（不図示）が第一のデ
ータラッチ４２−１−ａからのデータをパスさせるよう
にコンフィギュレーションが行われる。区画部分１２−
１はＢ期間において再コンフィギュレーションが行われ
ると、関数発生器論理３４−１−ｂはＤ＝ＡＢ＿＋ＡＣ
＿＋Ａ＿ＢＣの方程式で、尚Ｄは関数発生器論理３４−
１−ｂの出力である方程式を有する３入力論理関数であ
る。注意すべきことであるが、関数発生器論理３４−１
−ａの出力はＡ期間の終了時にデータラッチ４２−１−
ａ内にラッチされる。データラッチコンフィギュレーシ
ョン４２−１−ａの出力は次のＢ期間における関数発生
器論理３４−１−ｂに対して使用可能であり且つそれに
よって使用される。図６Ａのスイッチ３９ｂと均等なＣ
ＬＢ１４−１の出力スイッチはレジスタ３６−１−ｂか
らのデータをパスするようにコンフィギュレーションさ
れているが図示していない。
【００５６】区画部分１２−２は、関数発生器論理３４
−２−ａが入力Ｃ＿を単純にパスさせるようにＡ期間中
にコンフィギュレーションが行われる。出力スイッチ
は、レジスタ３６−２−ａからのデータをパスするよう
にコンフィギュレーションが行われる。Ｂ期間におい
て、関数発生器論理３４−２−ｂは２入力ＸＯＲ関数を
実行し、且つ出力スイッチ（図６Ａの３９ｂと均等）は
レジスタコンフィギュレーション３６−２−ｂからのデ
ータを出力するようにコンフィギュレーションされる。
−２−ａが入力Ｃ＿を単純にパスさせるようにＡ期間中
にコンフィギュレーションが行われる。出力スイッチ
は、レジスタ３６−２−ａからのデータをパスするよう
にコンフィギュレーションが行われる。Ｂ期間におい
て、関数発生器論理３４−２−ｂは２入力ＸＯＲ関数を
実行し、且つ出力スイッチ（図６Ａの３９ｂと均等）は
レジスタコンフィギュレーション３６−２−ｂからのデ
ータを出力するようにコンフィギュレーションされる。
【００５７】図１０と１１との比較により、本発明の２
コンフィギュレーション実施例は従来のＦＰＧＡと比較
してＦＰＧＡ１０が実現可能な論理関数の数を２倍とし
ている。この３ビットカウンタを実現するために四つの
従来の区画部分が必要とされているが、本発明では二つ
の区画部分１２が必要とされるに過ぎない。本発明のこ
の実施例は、シリコン面積を多少増加することを必要と
する。なぜならば、コンフィギュレーションデータを格
納するための付加的なメモリを設けることが必要であり
且つコンフィギャラブルルーチングマトリクス１８及び
ＣＬＢ１４の寸法が増加するためである。しかしなが
ら、二つのコンフィギュレーションを提供する一つの区
画部分は１個のコンフィギュレーション区画部分の面積
の２倍よりも著しく小さい。
コンフィギュレーション実施例は従来のＦＰＧＡと比較
してＦＰＧＡ１０が実現可能な論理関数の数を２倍とし
ている。この３ビットカウンタを実現するために四つの
従来の区画部分が必要とされているが、本発明では二つ
の区画部分１２が必要とされるに過ぎない。本発明のこ
の実施例は、シリコン面積を多少増加することを必要と
する。なぜならば、コンフィギュレーションデータを格
納するための付加的なメモリを設けることが必要であり
且つコンフィギャラブルルーチングマトリクス１８及び
ＣＬＢ１４の寸法が増加するためである。しかしなが
ら、二つのコンフィギュレーションを提供する一つの区
画部分は１個のコンフィギュレーション区画部分の面積
の２倍よりも著しく小さい。
【００５８】ユーザのクロックの１サイクル以内におい
て再コンフィギュレーションを行うことが可能である。
ほとんどのユーザは二つの区画部分の遅延よりも大きな
１個のクロックサイクルを必要とするので、ユーザが該
論理をＡ上でランするものとＢ上でランするものとの間
に注意深く区別する場合には、唯一の速度に関するペナ
ルティは、データ経路内の要素がコンフィギュレーショ
ンをスイッチするのにかかる時間である。これらの要素
はルーチングマトリクス１８におけるゲート、関数発生
器３４におけるパスゲート乃至はその他の装置、及び出
力スイッチ３９を包含しており、各経路要素はマルチプ
レクサ２８−ｘによって制御され、尚ｘは図３の１とｎ
との間である。このマルチプレクサは高速要素であり、
データ経路内の要素は高速であり、且つこれらの要素は
並列的にスイッチし、従ってペナルティは小さい。
て再コンフィギュレーションを行うことが可能である。
ほとんどのユーザは二つの区画部分の遅延よりも大きな
１個のクロックサイクルを必要とするので、ユーザが該
論理をＡ上でランするものとＢ上でランするものとの間
に注意深く区別する場合には、唯一の速度に関するペナ
ルティは、データ経路内の要素がコンフィギュレーショ
ンをスイッチするのにかかる時間である。これらの要素
はルーチングマトリクス１８におけるゲート、関数発生
器３４におけるパスゲート乃至はその他の装置、及び出
力スイッチ３９を包含しており、各経路要素はマルチプ
レクサ２８−ｘによって制御され、尚ｘは図３の１とｎ
との間である。このマルチプレクサは高速要素であり、
データ経路内の要素は高速であり、且つこれらの要素は
並列的にスイッチし、従ってペナルティは小さい。
【００５９】ユーザにとって明白な最小の速度損失が存
在する場合がある。ユーザにとって明白な速度のペナル
ティを更に最小とさせるために、スイッチ２８−１乃至
２８−ｎの幾つかは他のものよりも一層クリチカル即ち
臨界的である。図６Ａの実施例においては、ラッチ及び
レジスタ内に格納される信号は、それらが経路内の下流
側の次のＣＬＢの関数発生器３４へ到達する前に、スイ
ッチ３９ａ及び３９ｂへ到達し次いでルーチングマトリ
クス１８におけるゲートをパスするので、再コンフィギ
ュレーション期間中に、関数発生器３４がスイッチする
よりも速くスイッチ３９ａ及び３９ｂ及びルーチングマ
トリクス１８におけるパストランジスタがスイッチする
こと（データ信号の到達前に）がより一層重要である。
従って、スイッチ２８−１乃至２８−ｎの中でスイッチ
３９ａ，３９ｂを制御するスイッチ及びルーチングマト
リクス１８のパストランジスタからの出力信号の速度を
最大とすべきである。この目的のために、スイッチ２８
−１乃至２８−ｎからの最もクリチカルな出力信号をメ
タルライン上に配置すべきである。スイッチ２８−１乃
至２８−ｎの寸法を制御するなどの付加的な手段を採用
して最もクリチカルな速度を最大とさせると共に速度が
それほどクリチカルでない場合に面積を最小とさせるこ
とが可能である。勿論、例えば、図６Ｂなどのその他の
実施例においては、速度の臨界性は異なっている。
在する場合がある。ユーザにとって明白な速度のペナル
ティを更に最小とさせるために、スイッチ２８−１乃至
２８−ｎの幾つかは他のものよりも一層クリチカル即ち
臨界的である。図６Ａの実施例においては、ラッチ及び
レジスタ内に格納される信号は、それらが経路内の下流
側の次のＣＬＢの関数発生器３４へ到達する前に、スイ
ッチ３９ａ及び３９ｂへ到達し次いでルーチングマトリ
クス１８におけるゲートをパスするので、再コンフィギ
ュレーション期間中に、関数発生器３４がスイッチする
よりも速くスイッチ３９ａ及び３９ｂ及びルーチングマ
トリクス１８におけるパストランジスタがスイッチする
こと（データ信号の到達前に）がより一層重要である。
従って、スイッチ２８−１乃至２８−ｎの中でスイッチ
３９ａ，３９ｂを制御するスイッチ及びルーチングマト
リクス１８のパストランジスタからの出力信号の速度を
最大とすべきである。この目的のために、スイッチ２８
−１乃至２８−ｎからの最もクリチカルな出力信号をメ
タルライン上に配置すべきである。スイッチ２８−１乃
至２８−ｎの寸法を制御するなどの付加的な手段を採用
して最もクリチカルな速度を最大とさせると共に速度が
それほどクリチカルでない場合に面積を最小とさせるこ
とが可能である。勿論、例えば、図６Ｂなどのその他の
実施例においては、速度の臨界性は異なっている。
【００６０】従って、本発明は、性能に影響を与えるこ
となしに、同一の処理技術の従来の区画部分よりも、面
積当たりに実現可能な論理関数の数を著しく増加させて
いる。
となしに、同一の処理技術の従来の区画部分よりも、面
積当たりに実現可能な論理関数の数を著しく増加させて
いる。
【００６１】本発明を幾つかの好適実施例を参照して説
明したが、当業者にとって明らかな如く、種々の変形を
行うことが可能であることは勿論である。例えば、本発
明のＣＬＢ１４は多様なコンフィギュレーション即ち形
態で従来のＣＬＢと共にＦＰＧＡ上において使用するこ
とが可能である。従って、この様なＦＰＧＡは、パイプ
ラインモードで動作可能な区画部分と共に、レジスタ型
モード及び非同期モード（従来技術）で動作可能な幾つ
かの区画部分を有するものである。別の実施例では、本
発明のプログラマブル論理アレイは単一のシリコンチッ
プに制限されることが必要なものではなく、複数個のチ
ップで実現することも可能である。更に別の実施例とし
ては、本発明をＦＰＧＡアーキテクチャに関連して説明
したが、フィールドプログラマブルであり且つ再度コン
フィギュレーションを行うことの可能なその他のアーキ
テクチャに使用することも可能である。本発明は論理ブ
ロックを有することはなく単にスイッチング・ルーチン
グマトリクスを有する装置において使用することが可能
である。更に、本発明は例えば、単一のプログラマブル
論理装置のみを有するＰＬＡにおいて使用することも可
能である。
明したが、当業者にとって明らかな如く、種々の変形を
行うことが可能であることは勿論である。例えば、本発
明のＣＬＢ１４は多様なコンフィギュレーション即ち形
態で従来のＣＬＢと共にＦＰＧＡ上において使用するこ
とが可能である。従って、この様なＦＰＧＡは、パイプ
ラインモードで動作可能な区画部分と共に、レジスタ型
モード及び非同期モード（従来技術）で動作可能な幾つ
かの区画部分を有するものである。別の実施例では、本
発明のプログラマブル論理アレイは単一のシリコンチッ
プに制限されることが必要なものではなく、複数個のチ
ップで実現することも可能である。更に別の実施例とし
ては、本発明をＦＰＧＡアーキテクチャに関連して説明
したが、フィールドプログラマブルであり且つ再度コン
フィギュレーションを行うことの可能なその他のアーキ
テクチャに使用することも可能である。本発明は論理ブ
ロックを有することはなく単にスイッチング・ルーチン
グマトリクスを有する装置において使用することが可能
である。更に、本発明は例えば、単一のプログラマブル
論理装置のみを有するＰＬＡにおいて使用することも可
能である。
【００６２】上述した詳細な説明ではＳＲＡＭコンフィ
ギュレーションメモリセルを使用してコンフィギュレー
ションを行った実施例に焦点を合わせている。本発明に
おいてはコンフィギュレーションメモリを変化させるこ
となしにコンフィギュレーションの変化を達成すること
が可能であるので、コンフィギュレーションメモリを例
えばヒューズ又はアンチヒューズなどの一度だけプログ
ラム可能な技術、又は例えばＥＰＲＯＭやＥＥＰＲＯＭ
などの再度プログラムを行うことが一層困難な技術を使
用してコンフィギュレーションメモリを形成することが
可能である。
ギュレーションメモリセルを使用してコンフィギュレー
ションを行った実施例に焦点を合わせている。本発明に
おいてはコンフィギュレーションメモリを変化させるこ
となしにコンフィギュレーションの変化を達成すること
が可能であるので、コンフィギュレーションメモリを例
えばヒューズ又はアンチヒューズなどの一度だけプログ
ラム可能な技術、又は例えばＥＰＲＯＭやＥＥＰＲＯＭ
などの再度プログラムを行うことが一層困難な技術を使
用してコンフィギュレーションメモリを形成することが
可能である。
【００６３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明を使用可能なＦＰＧＡの一実施例を示
したブロック図。
したブロック図。
【図２】 従来のＦＰＧＡのコンフィギュレーションメ
モリセルからなるアレイの一つの列を示したブロック
図。
モリセルからなるアレイの一つの列を示したブロック
図。
【図３】 本発明に基づく第一アレイのコンフィギュレ
ーションメモリセルの一つの列、第二アレイのコンフィ
ギュレーションメモリセルの一つの列、複数個のメモリ
セルからなる第三の列、及び第一列と第二列とを交互に
結合させるスイッチとを有する構造を示したブロック
図。
ーションメモリセルの一つの列、第二アレイのコンフィ
ギュレーションメモリセルの一つの列、複数個のメモリ
セルからなる第三の列、及び第一列と第二列とを交互に
結合させるスイッチとを有する構造を示したブロック
図。
【図４】 本発明のコンフィギュレーションメモリの別
の実施例を示したブロック図。
の実施例を示したブロック図。
【図５】 ＦＰＧＡの従来のコンフィギャラブル論理ブ
ロックを示したブロック図。
ロックを示したブロック図。
【図６Ａ】 本発明の一実施例に基づくコンフィギャラ
ブル論理ブロックを示したブロック図。
ブル論理ブロックを示したブロック図。
【図６Ｂ】 本発明の別の実施例に基づくコンフィギャ
ラブル論理ブロックを示したブロック図。
ラブル論理ブロックを示したブロック図。
【図６Ｃ】 本発明を使用することの可能なコンフィギ
ャラブルルーチングマトリクスを示した概略図。
ャラブルルーチングマトリクスを示した概略図。
【図７】 動作期間中におけるＡ／Ｂ制御信号、ラッチ
ング信号、レジスタクロック動作信号を示したタイミン
グ線図。
ング信号、レジスタクロック動作信号を示したタイミン
グ線図。
【図８】 レジスタクロック動作信号、第一変形Ａ／Ｂ
制御信号Ａ／Ｂ−１、第二変形Ａ／Ｂ制御信号Ａ／Ｂ−
２を示したタイミング線図。
制御信号Ａ／Ｂ−１、第二変形Ａ／Ｂ制御信号Ａ／Ｂ−
２を示したタイミング線図。
【図９】 ＦＰＧＡによって実現することの可能な例示
的な論理回路を示した回路図。
的な論理回路を示した回路図。
【図１０】 従来のＦＰＧＡを使用した図９の例示的な
論理回路の実現例を示したブロック図。
論理回路の実現例を示したブロック図。
【図１１】 本発明のＦＰＧＡを使用した図９の例示的
な論理回路の実現例を示したブロック図。
な論理回路の実現例を示したブロック図。
１０ ＦＰＧＡ １２ 区画部分 １４ コンフィギャラブル論理ブロック（ＣＬＢ） １６ コンフィギュレーションメモリ １８ コンフィギャラブルルーチングマトリクス ２１，２３ メモリセル ２４ アドレスライン ２６ 列 ２８ スイッチ
Claims (35)
- 【請求項１】 プログラマブルアレイにおいて、 第一組のコンフィギュレーションデータを格納するため
の第一格納手段と、第二組のコンフィギュレーションデ
ータを格納するための第二格納手段と、前記第一組及び
第二組のコンフィギュレーションデータのうちの一つを
出力すべく結合されているスイッチング手段とを具備す
るコンフィギュレーションメモリ、 コンフィギュレーションデータに応答して選択的に導電
性ラインを結合させ、前記スイッチング手段へ結合した
コンフィギュレーション入力を具備するコンフィギャラ
ブルルーチングマトリクス、を有することを特徴とする
プログラマブルアレイ。 - 【請求項２】 請求項１において、更に、少なくとも１
個のコンフィギュレーション入力と、少なくとも１個の
データ入力と、前記第一組及び第二組のコンフィギュレ
ーションデータに応答して入力データに関して論理演算
を実行するための少なくとも１個のデータ出力とを具備
するコンフィギャラブル論理ブロックが設けられてお
り、前記コンフィギャラブル論理ブロックのコンフィギ
ュレーション入力は前記スイッチング手段の出力へ結合
されていることを特徴とするプログラマブルアレイ。 - 【請求項３】 請求項２において、前記コンフィギュレ
ーションメモリが、更に、第三組のコンフィギュレーシ
ョンデータを格納するための第三格納手段を有すること
を特徴とするプログラマブルアレイ。 - 【請求項４】 請求項２において、前記スイッチング手
段が、ユーザクロックサイクルの第一部分の期間中に、
前記第一格納手段を前記コンフィギャラブル論理ブロッ
ク及び前記コンフィギャラブルルーチングマトリクスへ
結合させ、且つ前記スイッチング手段が、前記ユーザク
ロックサイクルの第二部分期間中に、前記第二格納手段
を前記コンフィギャラブル論理ブロック及び前記コンフ
ィギャラブルルーチングマトリクスへ結合させることを
特徴とするプログラマブルアレイ。 - 【請求項５】 請求項２において、前記コンフィギュレ
ーションメモリが二つを超えた数の格納手段を有してお
り、且つ前記スイッチング手段が、ユーザクロックサイ
クルのそれぞれの部分の期間中に、各格納手段を前記コ
ンフィギャラブル論理ブロック及び前記コンフィギャラ
ブルルーチングマトリクスへ選択的に結合させることを
特徴とするプログラマブルアレイ。 - 【請求項６】 請求項２において、前記スイッチング手
段が、第一時間期間中に、前記第一格納手段を前記コン
フィギャラブル論理ブロック及び前記コンフィギャラブ
ルルーチングマトリクスへ、且つ第二時間期間中に前記
第二格納手段を前記コンフィギャラブル論理ブロック及
び前記コンフィギャラブルルーチングマトリクスヘ選択
的に結合させ、前記第一及び第二時間期間が連続的であ
ることを特徴とするプログラマブルアレイ。 - 【請求項７】 請求項６において、前記連続する時間期
間の各々が少なくともユーザクロックサイクルの長さで
あることを特徴とするプログラマブルアレイ。 - 【請求項８】 請求項１において、 前記第一格納手段が複数個のメモリセルを有しており、
各メモリセルが入力と出力とを具備しており、各メモリ
セルが前記第一組のコンフィギュレーションデータの１
個のビットを格納し、 前記第二格納手段が複数個のメモリセルを有しており、
各メモリセルが入力と出力とを具備しており、各メモリ
セルが前記第二組のコンフィギュレーションデータの１
個のビットを格納する、ことを特徴とするプログラマブ
ルアレイ。 - 【請求項９】 請求項８において、前記メモリセルがス
タチックランダムアクセスメモリセルであることを特徴
とするプログラマブルアレイ。 - 【請求項１０】 請求項８において、前記メモリセルが
ヒューズであることを特徴とするプログラマブルアレ
イ。 - 【請求項１１】 請求項８において、前記メモリセルが
アンチヒューズであることを特徴とするプログラマブル
アレイ。 - 【請求項１２】 請求項８において、前記メモリセルが
ＥＰＲＯＭセルであることを特徴とするプログラマブル
アレイ。 - 【請求項１３】 請求項８において、前記メモリセルが
ＥＥＰＲＯＭセルであることを特徴とするプログラマブ
ルアレイ。 - 【請求項１４】 請求項８において、前記第一格納手段
における各メモリセルが前記第二格納手段において対応
するメモリセルを有することを特徴とするプログラマブ
ルアレイ。 - 【請求項１５】 請求項８において、前記コンフィギュ
レーションメモリが、更に、前記第一格納手段及び前記
第二格納手段に加えて複数個のメモリセルを有してお
り、前記複数個のメモリセルが、更に、前記ルーチング
マトリクスのコンフィギュレーションを行うことを特徴
とするプログラマブルアレイ。 - 【請求項１６】 請求項１において、前記スイッチング
手段がマルチプレクサであることを特徴とするプログラ
マブルアレイ。 - 【請求項１７】 請求項１において、前記スイッチング
手段が１個のセンスアンプと複数個のアドレスラインと
を有していることを特徴とするプログラマブルアレイ。 - 【請求項１８】 請求項１において、前記スイッチング
手段が複数個のスイッチを有しており、各スイッチは前
記第一格納手段におけるコンフィギュレーションメモリ
セルへ結合した第一データ入力と、前記第二格納手段に
おける対応するコンフィギュレーションメモリセルへ結
合した第二データ入力と、前記コンフィギュレーション
メモリの出力を形成する出力とを具備していることを特
徴とするプログラマブルアレイ。 - 【請求項１９】 請求項１８において、前記複数個のス
イッチが複数個の２対１マルチプレクサを有することを
特徴とするプログラマブルアレイ。 - 【請求項２０】 請求項２において、前記コンフィギャ
ラブル論理ブロックが、 コンフィギュレーションデータによって特定された論理
関数を実施するための関数発生器であって、前記スイッ
チング手段へ結合した少なくとも１個のコンフィギュレ
ーション入力と、前記コンフィギャラブルルーチングマ
トリクスへ結合した少なくとも１個のデータ入力と、少
なくとも１個のデータ出力とを具備する関数発生器、 第一期間からの前記関数発生器の出力を格納する第一出
力装置であって、前記関数発生器の出力へ結合したデー
タ入力と、データ出力とを具備する第一出力装置、 第二期間からの前記関数発生器の出力を格納する第二出
力装置であって、前記関数発生器の出力へ結合したデー
タ入力と、データ出力とを具備する第二出力装置、を有
することを特徴とするプログラマブルアレイ。 - 【請求項２１】 請求項２０において、前記第一出力装
置が、更に、前記コンフィギュレーションメモリへ結合
したコンフィギュレーション入力を有しており、且つ前
記第二出力装置が、更に、前記コンフィギュレーション
メモリへ結合したコンフィギュレーション入力を有して
いることを特徴とするプログラマブルアレイ。 - 【請求項２２】 請求項２０において、前記第一及び第
二出力装置の出力が前記コンフィギャラブルルーチング
マトリクスへ結合されていることを特徴とするプログラ
マブルアレイ。 - 【請求項２３】 請求項２０において、前記第一出力装
置が、前記コンフィギュレーションメモリの第一格納手
段内に格納された前記第一組のデータでコンフィギュレ
ーションが行われた前記関数発生器の出力を選択的に格
納し且つ出力し、且つ前記第二出力装置が、前記コンフ
ィギュレーションメモリの第二格納手段内に格納された
第二組のデータでコンフィギュレーションされた前記関
数発生器の出力を選択的に格納及び出力することを特徴
とするプログラマブルアレイ。 - 【請求項２４】 請求項２０において、前記第一出力装
置が、ラッチイネーブル入力における信号に応答してデ
ータを格納及び通過させるラッチであって、前記関数発
生器の出力へ結合したデータ入力と、ラッチイネーブル
入力と、データ出力とを具備するラッチ、 前記ラッチのデータ出力へ結合したデータ入力と、クロ
ック信号を受取るべく結合されたクロック入力と、デー
タ出力とを具備しており、前記クロック入力におけるク
ロック信号に応答してデータを格納するレジスタと、 複数個のデータ入力と、コンフィギュレーション入力
と、データ出力とを具備しており、複数個の信号のうち
の一つを出力させる出力スイッチ、を有することを特徴
とするプログラマブルアレイ。 - 【請求項２５】 請求項２４において、前記出力スイッ
チの第一データ入力が前記ラッチの出力へ結合してお
り、且つ前記出力スイッチの第二データ入力が前記レジ
スタの出力へ結合しており、前記出力スイッチのコンフ
ィギュレーション入力が前記コンフィギュレーションメ
モリへ結合しており、且つ前記出力スイッチの出力が前
記コンフィギャラブルルーチングマトリクスへ結合して
いることを特徴とするプログラマブルアレイ。 - 【請求項２６】 請求項２５において、前記出力スイッ
チの第三データ入力が前記関数発生器の出力へ結合して
いることを特徴とするプログラマブルアレイ。 - 【請求項２７】 請求項２４において、前記第二出力装
置が、 ラッチイネーブル入力における信号に応答してデータを
格納及び通過させるラッチであって、前記関数発生器の
出力へ結合したデータ入力と、ラッチイネーブル入力
と、データ出力とを具備するラッチ、 前記ラッチのデータ出力へ結合したデータ入力と、クロ
ック信号を受取るべく結合されたクロック入力と、デー
タ出力とを具備しており、前記クロック入力におけるク
ロック信号に応答してデータを格納するレジスタ、 複数個のデータ入力と、コンフィギュレーション入力
と、データ出力とを具備しており、複数個の信号のうち
の一つを出力させる出力スイッチ、を有しており、前記
出力スイッチの第一データ入力が前記関数発生器の出力
へ結合しており、前記出力スイッチの第二データ入力が
前記ラッチの出力へ結合しており、且つ前記出力スイッ
チの第三入力が前記レジスタの出力へ結合しており、前
記出力スイッチのコンフィギュレーション入力が前記コ
ンフィギュレーションメモリへ結合しており、且つ前記
出力スイッチの出力が前記コンフィギャラブルルーチン
グマトリクスへ結合していることを特徴とするプログラ
マブルアレイ。 - 【請求項２８】 請求項２４において、前記出力スイッ
チがマルチプレクサであることを特徴とするプログラマ
ブルアレイ。 - 【請求項２９】 プログラマブルアレイにおいて、 第一組のコンフィギュレーションデータを格納するため
の第一格納手段、第二組のコンフィギュレーションデー
タを格納するための第二格納手段、前記第一組及び第二
組のコンフィギュレーションデータのうちの一つを出力
すべく結合されたスイッチング手段とを具備するコンフ
ィギュレーションメモリ、 前記スイッチング手段の出力へ結合したコンフィギュレ
ーション入力と、データ入力と、前記第一組及び第二組
のコンフィギュレーションデータに応答して入力データ
に関し論理関数を実行するためのコンフィギャラブル論
理ブロック、を有することを特徴とするプログラマブル
アレイ。 - 【請求項３０】 プログラマブルアレイにおいて、 論理信号を供給する手段、 前記論理信号を受取る第一格納手段、 前記論理信号を受取る第二格納手段、 第一時間期間中に前記第一格納手段を介して前記論理信
号を通過させ且つ第二時間期間中に前記第二格納手段を
介して前記論理信号を通過させる手段、 第一時間期間及び第二時間期間中に前記第一及び第二格
納手段の出力を異なるラインへ結合させる手段、を有す
ることを特徴とするプログラマブルアレイ。 - 【請求項３１】 請求項３０において、前記異なるライ
ンが第一ラインと、第二ラインと、第三ラインと、第四
ラインとを有しており、前記結合させる手段が、前記第
一格納手段の出力を、前記第一時間期間中に前記第一ラ
インへ及び前記第二時間期間中に前記第三ラインへ結合
させ、且つ前記結合させる手段が、前記第二格納手段の
出力を、前記第一時間期間中に前記第二ラインへ及び前
記第二時間期間中に前記第四ラインへ結合させることを
特徴とするプログラマブルアレイ。 - 【請求項３２】 請求項３０において、前記第一格納手
段が第一ラッチであり且つ前記第二格納手段が第二ラッ
チであることを特徴とするプログラマブルアレイ。 - 【請求項３３】 請求項３２において、前記第一ラッチ
が第一期間中にルーチングマトリクス内の１本のライン
へ接続され、且つ前記第二ラッチが第二期間中に前記ル
ーチングマトリクス内の前記ラインへ接続されることを
特徴とするプログラマブルアレイ。 - 【請求項３４】 プログラマブルアレイにおいて、 論理信号を供給する手段、 前記論理信号を受取る第一格納手段、 前記論理信号を受取る第二格納手段、 第一時間期間中に前記第一格納手段を介して前記論理信
号を通過させ且つ第二時間期間中に前記第二格納手段を
介して前記論理信号を通過させる手段、 第一時間期間中に前記第一格納手段の出力を少なくとも
１個のルーチングラインへ結合させ且つ第二時間期間中
に前記第二格納手段の出力を同一の少なくとも１個のル
ーチングラインへ結合させる手段、を有することを特徴
とするプログラマブルアレイ。 - 【請求項３５】 請求項３４において、前記第一格納手
段が第一ラッチであり且つ前記第二格納手段が第二ラッ
チであることを特徴とするプログラマブルアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US231009 | 1994-04-20 | ||
| US08/231,009 US5426378A (en) | 1994-04-20 | 1994-04-20 | Programmable logic device which stores more than one configuration and means for switching configurations |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851356A true JPH0851356A (ja) | 1996-02-20 |
| JP3626239B2 JP3626239B2 (ja) | 2005-03-02 |
Family
ID=22867425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09522195A Expired - Lifetime JP3626239B2 (ja) | 1994-04-20 | 1995-04-20 | プログラマブルアレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5426378A (ja) |
| EP (2) | EP1455455B1 (ja) |
| JP (1) | JP3626239B2 (ja) |
| DE (1) | DE69534812T2 (ja) |
Cited By (6)
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