JPH0851424A - エラー情報収集機能を有する通信装置 - Google Patents
エラー情報収集機能を有する通信装置Info
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- JPH0851424A JPH0851424A JP6183189A JP18318994A JPH0851424A JP H0851424 A JPH0851424 A JP H0851424A JP 6183189 A JP6183189 A JP 6183189A JP 18318994 A JP18318994 A JP 18318994A JP H0851424 A JPH0851424 A JP H0851424A
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Abstract
(57)【要約】
【目的】 通信処理を行うプロセッサが検出するエラー
情報の収集及び管理を通信処理とは別の付加処理を行う
プロセッサが行うシステムにおいて、通信処理能力を低
下さぜすにかつ、必要ハードウェア量を最小とする方式
を提供する。 【構成】 実際の通信処理を行う通信処理部１と、付加
処理部２と、競合制御部３と、計数値格納用メモリ４か
らなり、通信処理部１は、計数指示レジスタを備えた計
数制御部５を持つ通信装置であって、計数指示レジスタ
は計数すべきエラー項目を各ビットに割り付けられいる
エラー情報集機能を有する通信装置。
情報の収集及び管理を通信処理とは別の付加処理を行う
プロセッサが行うシステムにおいて、通信処理能力を低
下さぜすにかつ、必要ハードウェア量を最小とする方式
を提供する。 【構成】 実際の通信処理を行う通信処理部１と、付加
処理部２と、競合制御部３と、計数値格納用メモリ４か
らなり、通信処理部１は、計数指示レジスタを備えた計
数制御部５を持つ通信装置であって、計数指示レジスタ
は計数すべきエラー項目を各ビットに割り付けられいる
エラー情報集機能を有する通信装置。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ交換方式におい
て、通信処理を行う信号処理部が検出するエラー情報の
収集機能を有した通信装置に関し、さらに詳しくは、特
に多くのエラー情報を収集することができ、また通信処
理を行う信号処理部の負担を軽減でき、しかも装置構成
を小さくできるエラー情報収集機能を有する通信装置に
関する。
て、通信処理を行う信号処理部が検出するエラー情報の
収集機能を有した通信装置に関し、さらに詳しくは、特
に多くのエラー情報を収集することができ、また通信処
理を行う信号処理部の負担を軽減でき、しかも装置構成
を小さくできるエラー情報収集機能を有する通信装置に
関する。
【０００２】
【従来の技術】通信メディアの拡大に伴い、所要伝送速
度の範囲は数十Ｍbit/sから数百Ｍbit/sに拡大してきて
いる。また通信メディアは多様化の一途をたどってい
る。これらの進展を勘案して、低速から高速までの多種
多様な通信を一元的に、しかも経済的に提供できる通信
網の実現が期待されている。この実現のため、ＡＴＭ方
式（非同期転送モ−ド）等の通信方式が提案されてい
る。
度の範囲は数十Ｍbit/sから数百Ｍbit/sに拡大してきて
いる。また通信メディアは多様化の一途をたどってい
る。これらの進展を勘案して、低速から高速までの多種
多様な通信を一元的に、しかも経済的に提供できる通信
網の実現が期待されている。この実現のため、ＡＴＭ方
式（非同期転送モ−ド）等の通信方式が提案されてい
る。
【０００３】ＡＴＭ交換方式は、回線交換における交換
制御の簡易性と、パケット交換における伝送路の高い使
用効率や情報速度の可変性の両特性を生かし、多様な通
信に柔軟に対応可能な通信方式の実現をねらったもので
ある。その原理を以下に簡単に説明する。
制御の簡易性と、パケット交換における伝送路の高い使
用効率や情報速度の可変性の両特性を生かし、多様な通
信に柔軟に対応可能な通信方式の実現をねらったもので
ある。その原理を以下に簡単に説明する。
【０００４】ＡＴＭ交換方式では、全ての情報が、セル
と呼ばれる一定の長さの情報ブロックに分割される。そ
して、それぞれのセルには送信先を示すヘッダがつけら
れている。ＡＴＭ交換方式における交換処理とは、ヘッ
ダ情報に基づいてそれぞれのセルを宛先に対応した回線
に振り分けることであり、この処理をハ−ドウェアの自
律制御によって行う。ＡＴＭ交換方式における交換処理
は、このように、セルを単位として多重化や交換を行う
ことから、情報速度はセルの送出頻度を変えることによ
って可変とすることができ、また、１つの物理回線を多
数の通信で効率よく使用することが可能であるという特
徴を有している。しかし、ＡＴＭ交換方式における交換
処理は、通信品質に関してディジタル網に共通のビット
エラ−や固定遅延という問題や、ＡＴＭ交換方式に特有
のトラヒック条件に起因する誤りとして統計多重を行う
ことによる遅延時間揺らぎやセル損失等の問題がある。
ＡＴＭ交換ノ−ドは、種々のメディアの要求品質に対応
する必要がある。
と呼ばれる一定の長さの情報ブロックに分割される。そ
して、それぞれのセルには送信先を示すヘッダがつけら
れている。ＡＴＭ交換方式における交換処理とは、ヘッ
ダ情報に基づいてそれぞれのセルを宛先に対応した回線
に振り分けることであり、この処理をハ−ドウェアの自
律制御によって行う。ＡＴＭ交換方式における交換処理
は、このように、セルを単位として多重化や交換を行う
ことから、情報速度はセルの送出頻度を変えることによ
って可変とすることができ、また、１つの物理回線を多
数の通信で効率よく使用することが可能であるという特
徴を有している。しかし、ＡＴＭ交換方式における交換
処理は、通信品質に関してディジタル網に共通のビット
エラ−や固定遅延という問題や、ＡＴＭ交換方式に特有
のトラヒック条件に起因する誤りとして統計多重を行う
ことによる遅延時間揺らぎやセル損失等の問題がある。
ＡＴＭ交換ノ−ドは、種々のメディアの要求品質に対応
する必要がある。
【０００５】そこで従来の通信装置においては、送られ
てきたデータに誤りがあるかどうかをチェックして、通
信品質の維持を図っていた。従来の通信装置におけるエ
ラー検出は、例えば、昭和５７年度電子通信学会総合全
国大会１６３９「パケット交換機における付帯機能の分
散処理手法について」に記載されるように、通信処理を
行う信号処理部の実行状態を外部から観測することによ
って情報収集するか、通信処理を行なう信号処理部の制
御プログラムに情報収集処理プログラムを付加すること
により行っていた。
てきたデータに誤りがあるかどうかをチェックして、通
信品質の維持を図っていた。従来の通信装置におけるエ
ラー検出は、例えば、昭和５７年度電子通信学会総合全
国大会１６３９「パケット交換機における付帯機能の分
散処理手法について」に記載されるように、通信処理を
行う信号処理部の実行状態を外部から観測することによ
って情報収集するか、通信処理を行なう信号処理部の制
御プログラムに情報収集処理プログラムを付加すること
により行っていた。
【０００６】
【発明が解決しようとする課題】しかし、制御プログラ
ムに計数処理を追加する方式の場合、計数する項目が多
くなる程、信号処理部の負担が大きくなり、通信処理能
力を低下させるという問題があった。
ムに計数処理を追加する方式の場合、計数する項目が多
くなる程、信号処理部の負担が大きくなり、通信処理能
力を低下させるという問題があった。
【０００７】また、通信処理を行う信号処理部の実行状
態を観測する方式は、通信処理を行う信号処理部が使用
中のアドレス情報を取り込むためのアドレス比較回路
と、通信処理を行う信号処理部が参照し変更するメモリ
情報を把握するためのデータラッチ回路等から構成さ
れ、これらの回路からエラー情報を収集している。この
方式は信号処理部に負担をかけないので、通信処理を行
う信号処理部に影響を及ぼさずに情報を収集することが
でき、通信処理能力を低下させる問題は生じない。しか
し、上記方式は付加される回路装置の構成が大となっ
て、回路装置の構成を小さくしたい場合に問題であっ
た。
態を観測する方式は、通信処理を行う信号処理部が使用
中のアドレス情報を取り込むためのアドレス比較回路
と、通信処理を行う信号処理部が参照し変更するメモリ
情報を把握するためのデータラッチ回路等から構成さ
れ、これらの回路からエラー情報を収集している。この
方式は信号処理部に負担をかけないので、通信処理を行
う信号処理部に影響を及ぼさずに情報を収集することが
でき、通信処理能力を低下させる問題は生じない。しか
し、上記方式は付加される回路装置の構成が大となっ
て、回路装置の構成を小さくしたい場合に問題であっ
た。
【０００８】本発明は、上記問題点に鑑みてなされたも
ので、ＡＴＭ交換方式において、通信処理能力の低下を
最小限にし、かつ、情報収集に必要なハードウェアを最
小限にする情報収集方式を採用した通信方式および通信
装置を提供することを目的とする。
ので、ＡＴＭ交換方式において、通信処理能力の低下を
最小限にし、かつ、情報収集に必要なハードウェアを最
小限にする情報収集方式を採用した通信方式および通信
装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、通信処理をプロセッサ等のハードウェアと制御プロ
グラムによって実現し、通信データ中のエラー情報を収
集する機能を有する通信装置において、エラーの計数値
を格納する記憶装置と、前記プロセッサと前記記憶装置
の間にあって前記記憶装置内に格納されているエラーの
計数値を更新する計数制御回路を備え、前記計数回制御
路内に前記プロセッサが計数指示するための計数指示レ
ジスタを設けた。
め、通信処理をプロセッサ等のハードウェアと制御プロ
グラムによって実現し、通信データ中のエラー情報を収
集する機能を有する通信装置において、エラーの計数値
を格納する記憶装置と、前記プロセッサと前記記憶装置
の間にあって前記記憶装置内に格納されているエラーの
計数値を更新する計数制御回路を備え、前記計数回制御
路内に前記プロセッサが計数指示するための計数指示レ
ジスタを設けた。
【００１０】さらに、本発明は、計数すべきエラー項目
を計数指示レジスタの各ビットに割り付けた。
を計数指示レジスタの各ビットに割り付けた。
【００１１】また、計数すべきエラー項目を記憶装置の
アドレスと対応づけて計数指示レジスタの各ビットに割
り付けた。
アドレスと対応づけて計数指示レジスタの各ビットに割
り付けた。
【００１２】通信処理とエラー情報収集等の付加処理を
別々のプロセッサで分散処理する場合に、通信処理を行
うプロセッサが持っている前記記憶装置内の計数値の格
納場所を管理する情報と同じ情報を付加処理を行うプロ
セッサにも持たせた。
別々のプロセッサで分散処理する場合に、通信処理を行
うプロセッサが持っている前記記憶装置内の計数値の格
納場所を管理する情報と同じ情報を付加処理を行うプロ
セッサにも持たせた。
【００１３】
【作用】通信処理を行う信号処理部は、計数すべきエラ
ー等の項目を検出すると、制御回路内のレジスタにフラ
グをたてることによって計数指示を行う。計数制御回路
は、計数指示レジスタのビットにフラグが立ったすべて
のエラー等の項目について、計数値格納用メモリ内の該
当するエリアを書き変える。
ー等の項目を検出すると、制御回路内のレジスタにフラ
グをたてることによって計数指示を行う。計数制御回路
は、計数指示レジスタのビットにフラグが立ったすべて
のエラー等の項目について、計数値格納用メモリ内の該
当するエリアを書き変える。
【００１４】エラー等を計数する計数制御回路を設けた
ことによって、通信処理を行う信号処理部はエラー計数
に関しては計数指示制御回路に対して計数指示を行うの
みでよく、また計数制御回路内に計数指示を行うための
計数指示レジスタを設けるとともに計数すべきエラー項
目を該レジスタのビットに個別に割り付けたので、複数
のエラー項目を１回のレジスタアクセスで計数指示が可
能となる。
ことによって、通信処理を行う信号処理部はエラー計数
に関しては計数指示制御回路に対して計数指示を行うの
みでよく、また計数制御回路内に計数指示を行うための
計数指示レジスタを設けるとともに計数すべきエラー項
目を該レジスタのビットに個別に割り付けたので、複数
のエラー項目を１回のレジスタアクセスで計数指示が可
能となる。
【００１５】さらに、付加処理を行う信号処理部は、情
報格納用メモリの管理テーブルを持っているため、計数
値格納用メモリを直接アクセスしてエラー情報を収集で
きる。これによって通信処理を行う信号処理部の負荷増
加を最小にして、かつ、必要ハードウェア量を最小とす
ることができる。
報格納用メモリの管理テーブルを持っているため、計数
値格納用メモリを直接アクセスしてエラー情報を収集で
きる。これによって通信処理を行う信号処理部の負荷増
加を最小にして、かつ、必要ハードウェア量を最小とす
ることができる。
【００１６】
【実施例】図１に本発明の実施例を示す。本発明に係る
方式が適用される通信装置は、通信処理部１と、付加処
理部２と、競合制御部３と、計数値格納用メモリ４とか
ら構成される。前記通信処理部１は、通信処理用信号処
理部１１と、ＲＯＭ，ＲＡＭ等のメモリ１５と、計数制
御部５と、これらを結合するアドレスバス１２と、デー
タバス１３と、制御バス１４から構成される。前記計数
制御部５は、通信処理部１１のレジスタとして機能す
る。前記付加処理部２は、通信装置全体の制御を司るブ
ロックであり、付加処理用信号処理部２１と、メモリ２
５と、これを結合するアドレスバス２２と、データバス
２３と、制御バス２４から構成される。前記メモリ２５
内には、前記計数値格納用メモリ４の管理情報が格納さ
れている。
方式が適用される通信装置は、通信処理部１と、付加処
理部２と、競合制御部３と、計数値格納用メモリ４とか
ら構成される。前記通信処理部１は、通信処理用信号処
理部１１と、ＲＯＭ，ＲＡＭ等のメモリ１５と、計数制
御部５と、これらを結合するアドレスバス１２と、デー
タバス１３と、制御バス１４から構成される。前記計数
制御部５は、通信処理部１１のレジスタとして機能す
る。前記付加処理部２は、通信装置全体の制御を司るブ
ロックであり、付加処理用信号処理部２１と、メモリ２
５と、これを結合するアドレスバス２２と、データバス
２３と、制御バス２４から構成される。前記メモリ２５
内には、前記計数値格納用メモリ４の管理情報が格納さ
れている。
【００１７】前記付加処理部２は、計数値格納用メモリ
４に格納された計数データを用いて各種処理を行う。ま
た、前記競合制御部３は、計数値格納用メモリ４に対す
る通信処理部１と付加処理部２からのアクセスの競合を
制御し、計数制御部５が計数値格納用メモリ４をアクセ
スしているときに付加処理部２からの計数値格納用メモ
リ４に対するアクセスを待機させる。さらに、計数値格
納用メモリ４は通信処理部１で検出されたエラー等の計
数値を格納するメモリである。
４に格納された計数データを用いて各種処理を行う。ま
た、前記競合制御部３は、計数値格納用メモリ４に対す
る通信処理部１と付加処理部２からのアクセスの競合を
制御し、計数制御部５が計数値格納用メモリ４をアクセ
スしているときに付加処理部２からの計数値格納用メモ
リ４に対するアクセスを待機させる。さらに、計数値格
納用メモリ４は通信処理部１で検出されたエラー等の計
数値を格納するメモリである。
【００１８】図６に、１フレ−ムのフォ−マットを示
す。１フレ−ムは、複数の固定長セルに分割され、各セ
ルにはセグメントタイプ（ＳＴ）ビット、サイクリック
（ＣＲＣ）ビット等が付与されている。
す。１フレ−ムは、複数の固定長セルに分割され、各セ
ルにはセグメントタイプ（ＳＴ）ビット、サイクリック
（ＣＲＣ）ビット等が付与されている。
【００１９】図２および図３を用いて、計数制御部５の
構成と働きを説明する。図２は、前記通信処理部１内の
計数制御部５をハ−ドウェアにより実現した例である。
図３は、計数制御部５内に設けられた計数指示レジスタ
５１の内容と計数値格納用メモリ４内のメモリマップの
対応を示す図である。
構成と働きを説明する。図２は、前記通信処理部１内の
計数制御部５をハ−ドウェアにより実現した例である。
図３は、計数制御部５内に設けられた計数指示レジスタ
５１の内容と計数値格納用メモリ４内のメモリマップの
対応を示す図である。
【００２０】前記計数制御部５は、例えば１０ビットの
計数指示レジスタ５１と、入力されたクロックをカウン
トする４ビットのカウンタ５２と、該カウンタ５２の出
力をデコードして計数指示レジスタ５１の出力を順次選
択するデコーダ５３と、セレクタ５４とから構成され
る。計数指示レジスタ５１は、１０個のフリップフロッ
プから構成される。各フリップフロップのＤ端子にはデ
ータバス１３からのデータが入力され、各フリップフロ
ップのＣＫ端子には制御バス１４からの制御クロックが
入力される。各フリップフロップの出力Ｑは、デコーダ
５３の出力と乗算されて選択的にセレクタ５４に入力さ
れ、セレクタ５４の出力が“０”または“１”のいずれ
かとなるよう選択する。
計数指示レジスタ５１と、入力されたクロックをカウン
トする４ビットのカウンタ５２と、該カウンタ５２の出
力をデコードして計数指示レジスタ５１の出力を順次選
択するデコーダ５３と、セレクタ５４とから構成され
る。計数指示レジスタ５１は、１０個のフリップフロッ
プから構成される。各フリップフロップのＤ端子にはデ
ータバス１３からのデータが入力され、各フリップフロ
ップのＣＫ端子には制御バス１４からの制御クロックが
入力される。各フリップフロップの出力Ｑは、デコーダ
５３の出力と乗算されて選択的にセレクタ５４に入力さ
れ、セレクタ５４の出力が“０”または“１”のいずれ
かとなるよう選択する。
【００２１】計数指示レジスタ５１の各ビットは、監視
すべき情報に対応付けられている。前記計数値格納用メ
モリ４には、前記計数指示レジスタ５１の各ビット
２0，２1，２2，……，２9に対応して、検査ビットの内
容、すなわち、ＣＲＣエラ−，ＳＴエラ−，ＳＮエラ
−，ＬＩエラ−，到着セル数，有効セル数，ＢＥＴＡＧ
エラ−，ＢＡＳＩＺＥエラ−，ＬＥＮＧＴＨエラ−，Ｐ
／ＭＩＤエラ−が割り付けられる。
すべき情報に対応付けられている。前記計数値格納用メ
モリ４には、前記計数指示レジスタ５１の各ビット
２0，２1，２2，……，２9に対応して、検査ビットの内
容、すなわち、ＣＲＣエラ−，ＳＴエラ−，ＳＮエラ
−，ＬＩエラ−，到着セル数，有効セル数，ＢＥＴＡＧ
エラ−，ＢＡＳＩＺＥエラ−，ＬＥＮＧＴＨエラ−，Ｐ
／ＭＩＤエラ−が割り付けられる。
【００２２】ここで、ＣＲＣ（巡回冗長符号）とは、セ
ルのデ−タの化けをチェックする検査ビットである。Ｓ
Ｔ（セグメントタイプ）とは、セルの組合せで有りえな
い組合せをチェックする検査ビットである。ＳＮ（シー
ケンスナンバー）とは、セルの順番を示すビットに誤り
があるかどうかをチェックする検査ビットである。ＬＩ
（有効情報長）とは、セルが有効長よりも長くないかど
うかチェックする検査ビットである。到着セル数は、空
きセルでないセルの数情報である。有効セル数は、到着
セル数からエラ−の有ったセル数を減じた数である。Ｂ
ＥＴＡＧとは、先頭ビットと最終ビットが同じであるか
どうかをチェックする検査ビットである。ＢＡＳＩＺＥ
とは、セルをつなげたとき得られるデ−タ長があらかじ
め決められたデ−タ長であるかをチェックする検査ビッ
トである。ＬＥＮＧＴＨとは、組み上がったときの長
さ、即ちフレ−ム長である。Ｐ／ＭＩＤとは、固定値Ｐ
またはＭの化けをチェックする検査ビットである。この
ように各検査ビットについて個別にメモリを割り当てる
ので、エラ−の管理を細かく行うことができる。
ルのデ−タの化けをチェックする検査ビットである。Ｓ
Ｔ（セグメントタイプ）とは、セルの組合せで有りえな
い組合せをチェックする検査ビットである。ＳＮ（シー
ケンスナンバー）とは、セルの順番を示すビットに誤り
があるかどうかをチェックする検査ビットである。ＬＩ
（有効情報長）とは、セルが有効長よりも長くないかど
うかチェックする検査ビットである。到着セル数は、空
きセルでないセルの数情報である。有効セル数は、到着
セル数からエラ−の有ったセル数を減じた数である。Ｂ
ＥＴＡＧとは、先頭ビットと最終ビットが同じであるか
どうかをチェックする検査ビットである。ＢＡＳＩＺＥ
とは、セルをつなげたとき得られるデ−タ長があらかじ
め決められたデ−タ長であるかをチェックする検査ビッ
トである。ＬＥＮＧＴＨとは、組み上がったときの長
さ、即ちフレ−ム長である。Ｐ／ＭＩＤとは、固定値Ｐ
またはＭの化けをチェックする検査ビットである。この
ように各検査ビットについて個別にメモリを割り当てる
ので、エラ−の管理を細かく行うことができる。
【００２３】以下に本実施例の動作を図１〜図３を用い
て説明する。通信処理部１の信号処理部１１は、入力さ
れたデータを監視し、検査ビットの中に計数すべきエラ
ーを検出したとき、その項目に対応する計数制御部５内
の計数指示レジスタ５１のビットにフラグをたて、計数
指示を行う。
て説明する。通信処理部１の信号処理部１１は、入力さ
れたデータを監視し、検査ビットの中に計数すべきエラ
ーを検出したとき、その項目に対応する計数制御部５内
の計数指示レジスタ５１のビットにフラグをたて、計数
指示を行う。
【００２４】計数指示を受けると、４bitカウンタ５２
が起動し、アドレスを０，４，…２４Ｈの順に切りかえ
る。このとき計数制御部５のハ−ドウェアは、計数指示
レジスタ５１のビットにフラグが立っているかどうか２
0から２9までスキャンし、フラグがたっている場合はセ
レクタ５４を“１”側に切り換え、データをインクリメ
ントして計数値格納用メモリ４に書き込む。以上のよう
な手順で、指示されたエラー項目のカウントアップを行
う。
が起動し、アドレスを０，４，…２４Ｈの順に切りかえ
る。このとき計数制御部５のハ−ドウェアは、計数指示
レジスタ５１のビットにフラグが立っているかどうか２
0から２9までスキャンし、フラグがたっている場合はセ
レクタ５４を“１”側に切り換え、データをインクリメ
ントして計数値格納用メモリ４に書き込む。以上のよう
な手順で、指示されたエラー項目のカウントアップを行
う。
【００２５】例えば、計数指示レジスタ５１の２ビット
目にフラグが立っている場合、通信処理用信号処理部１
１は、これを検出して計数制御部５のハ−ドウェアによ
り計数値格納用メモリ４のアドレス“４Ｈ”の内容をイ
ンクリメントする。
目にフラグが立っている場合、通信処理用信号処理部１
１は、これを検出して計数制御部５のハ−ドウェアによ
り計数値格納用メモリ４のアドレス“４Ｈ”の内容をイ
ンクリメントする。
【００２６】このときの計数制御部５の動作を説明す
る。図５は、そのときの計数制御部５のタイムチャ−ト
である。計数指示レジスタ５１がライトアクセスされる
と４bitカウンタ５２が起動し、カウンタ５２の出力に
同期して計数値格納用メモリ４のアドレスを０，４，８
……２４（HEX）と切り替えるとともに、デコ−ダ５３
の出力０，１，２，……９を順に“１”にする。
る。図５は、そのときの計数制御部５のタイムチャ−ト
である。計数指示レジスタ５１がライトアクセスされる
と４bitカウンタ５２が起動し、カウンタ５２の出力に
同期して計数値格納用メモリ４のアドレスを０，４，８
……２４（HEX）と切り替えるとともに、デコ−ダ５３
の出力０，１，２，……９を順に“１”にする。
【００２７】ここで、レジスタ５１の内容が１３（HE
X）、すなわち、ＣＲＣエラーが１であり、ＳＴエラー
が１であり、到着セル数が１であり、対応する計数指示
レジスタ５１の２0出力および２1出力ならびに２4出力
が“１”であり、その他の出力は“０”であるときを考
える。
X）、すなわち、ＣＲＣエラーが１であり、ＳＴエラー
が１であり、到着セル数が１であり、対応する計数指示
レジスタ５１の２0出力および２1出力ならびに２4出力
が“１”であり、その他の出力は“０”であるときを考
える。
【００２８】はじめに４bitカウンタ５２の値が“０”
のとき、計数値格納用メモリ４のアドレスは０（HEX）
である。このときセレクタ５４の０／１選択入力信号
は、デコ−ダ５３の０出力の“１”と計数指示レジスタ
の２0出力“１”との論理積であるので、“１”になっ
ている。よって、セレクタ５４は１入力を選択して、計
数値格納用メモリ４のアドレス０（HEX）の内容に１が
加算される。
のとき、計数値格納用メモリ４のアドレスは０（HEX）
である。このときセレクタ５４の０／１選択入力信号
は、デコ−ダ５３の０出力の“１”と計数指示レジスタ
の２0出力“１”との論理積であるので、“１”になっ
ている。よって、セレクタ５４は１入力を選択して、計
数値格納用メモリ４のアドレス０（HEX）の内容に１が
加算される。
【００２９】次いで、４bitカウンタ５２の値が“１”
のときは、計数値格納用メモリ４のアドレスは４（HE
X）である。ここで、デコ−ダ５３の１出力が“１”で
あるので、計数指示レジスタ５１の２1出力“１”との
論理積“１”がセレクタ５４の０／１選択入力信号にな
り、セレクタ５４は１入力を選択して、計数値格納用メ
モリ４のアドレス４（HEX）の内容に１が加算される。
のときは、計数値格納用メモリ４のアドレスは４（HE
X）である。ここで、デコ−ダ５３の１出力が“１”で
あるので、計数指示レジスタ５１の２1出力“１”との
論理積“１”がセレクタ５４の０／１選択入力信号にな
り、セレクタ５４は１入力を選択して、計数値格納用メ
モリ４のアドレス４（HEX）の内容に１が加算される。
【００３０】次ぎに、４bitカウンタ５２の値が“２”
のときは、計数値格納用メモリ４のアドレスは８（HE
X）である。ここで、デコ−ダ５３の２出力が“１”で
あり、計数指示レジスタ５１の２2出力“０”との論理
積“０”がセレクタ５４の０／１選択入力信号になり、
セレクタ５４は０入力を選択して、計数値格納用メモリ
４のアドレス８（HEX）の内容には変化がない。
のときは、計数値格納用メモリ４のアドレスは８（HE
X）である。ここで、デコ−ダ５３の２出力が“１”で
あり、計数指示レジスタ５１の２2出力“０”との論理
積“０”がセレクタ５４の０／１選択入力信号になり、
セレクタ５４は０入力を選択して、計数値格納用メモリ
４のアドレス８（HEX）の内容には変化がない。
【００３１】同様に、４bitカウンタ５２の値が“３”
のときは、計数値格納用メモリ４のアドレスはＣ（HE
X）である。ここで、デコ−ダ５３の３出力が“１”で
あり、計数指示レジスタ５１の２3出力“０”との論理
積“０”がセレクタ５４の０／１選択入力信号になり、
セレクタ５４は０入力を選択して、計数値格納用メモリ
４のアドレスＣ（HEX）の内容には変化がない。
のときは、計数値格納用メモリ４のアドレスはＣ（HE
X）である。ここで、デコ−ダ５３の３出力が“１”で
あり、計数指示レジスタ５１の２3出力“０”との論理
積“０”がセレクタ５４の０／１選択入力信号になり、
セレクタ５４は０入力を選択して、計数値格納用メモリ
４のアドレスＣ（HEX）の内容には変化がない。
【００３２】さらに、４bitカウンタ５２の値が“４”
のときは、計数値格納用メモリ４のアドレスは１０（HE
X）である。ここで、デコ−ダ５３の４出力が“１”で
あるので、計数指示レジスタ５１の２4出力“１”との
論理積“１”がセレクタ５４の０／１選択入力信号にな
り、セレクタ５４は１入力を選択して、計数値格納用メ
モリ４のアドレス１０（HEX）の内容に１が加算され
る。
のときは、計数値格納用メモリ４のアドレスは１０（HE
X）である。ここで、デコ−ダ５３の４出力が“１”で
あるので、計数指示レジスタ５１の２4出力“１”との
論理積“１”がセレクタ５４の０／１選択入力信号にな
り、セレクタ５４は１入力を選択して、計数値格納用メ
モリ４のアドレス１０（HEX）の内容に１が加算され
る。
【００３３】これ以降同様に、４bitカウンタ５２の値
が“５”、“６”、“７”、“８”、“９”と順次繰り
あがり、計数値格納用メモリ４のアドレスは１４（HE
X）、１８（HEX）、１Ｃ（HEX）、２０（HEX）、２４
（HEX）となる。ここで、デコ−ダ５３の５出力、６出
力、７出力、８出力、９出力が順次“１”となるが、計
数指示レジスタ５１の２5出力〜２9出力はいずれも
“０”であるので、その論理積“０”がセレクタ５４の
０／１選択入力信号になり、セレクタ５４は０入力を選
択して、計数値格納用メモリ４のアドレス１４（HEX）
〜２４（HEX）の内容には変化がない。
が“５”、“６”、“７”、“８”、“９”と順次繰り
あがり、計数値格納用メモリ４のアドレスは１４（HE
X）、１８（HEX）、１Ｃ（HEX）、２０（HEX）、２４
（HEX）となる。ここで、デコ−ダ５３の５出力、６出
力、７出力、８出力、９出力が順次“１”となるが、計
数指示レジスタ５１の２5出力〜２9出力はいずれも
“０”であるので、その論理積“０”がセレクタ５４の
０／１選択入力信号になり、セレクタ５４は０入力を選
択して、計数値格納用メモリ４のアドレス１４（HEX）
〜２４（HEX）の内容には変化がない。
【００３４】図２では、通信処理部１の計数制御部５を
ハ−ドウェアにより実現したが、これをソフトウェアに
より構成できることはいうまでもない。図４に計数制御
部５１の機能をソフトウエアによって達成する場合のフ
ロ−チャ−トを示す。ソフトはエラー検出すると、計数
指示レジスタ５１（この場合はプロセッサ内の汎用レジ
スタ等で代用する）のビットにフラグをたててカウント
アップルーチンを呼ぶ。まず、計数指示レジスタ５１の
各ビットスキャン用のカウンタ値および計数値格納用メ
モリ４の各アドレスに０を設定する（初期設定）（Ｓ
１）。そして２0から２9までビットスキャンを行うビッ
トスキャンループに入る（Ｓ２）。ビットスキャンルー
プでは計数指示レジスタ５１の２0〜２9にフラグが立っ
ているかどうかを順次チェックする（Ｓ３）。フラグが
立っているときはメモリ４をインクリメントして（Ｓ
４）、計数指示レジスタ５１のビットおよび計数値格納
用メモリ４のアドレスを進める（Ｓ５）。ステップ３で
当該ビットにフラグが立っていないときは、そのままビ
ットおよびアドレスを進める（Ｓ５）。このようなスキ
ャンを計数指示レジスタ５１の２0出力〜２9出力まで実
行し（Ｓ９）、１セルに対するビットスキャンループを
終了する。
ハ−ドウェアにより実現したが、これをソフトウェアに
より構成できることはいうまでもない。図４に計数制御
部５１の機能をソフトウエアによって達成する場合のフ
ロ−チャ−トを示す。ソフトはエラー検出すると、計数
指示レジスタ５１（この場合はプロセッサ内の汎用レジ
スタ等で代用する）のビットにフラグをたててカウント
アップルーチンを呼ぶ。まず、計数指示レジスタ５１の
各ビットスキャン用のカウンタ値および計数値格納用メ
モリ４の各アドレスに０を設定する（初期設定）（Ｓ
１）。そして２0から２9までビットスキャンを行うビッ
トスキャンループに入る（Ｓ２）。ビットスキャンルー
プでは計数指示レジスタ５１の２0〜２9にフラグが立っ
ているかどうかを順次チェックする（Ｓ３）。フラグが
立っているときはメモリ４をインクリメントして（Ｓ
４）、計数指示レジスタ５１のビットおよび計数値格納
用メモリ４のアドレスを進める（Ｓ５）。ステップ３で
当該ビットにフラグが立っていないときは、そのままビ
ットおよびアドレスを進める（Ｓ５）。このようなスキ
ャンを計数指示レジスタ５１の２0出力〜２9出力まで実
行し（Ｓ９）、１セルに対するビットスキャンループを
終了する。
【００３５】このように通信処理を行う信号処理部１
は、計数すべきエラー等の項目を検出すると、計数制御
部５内の計数指示レジスタ５１のその項目に対応したビ
ットににフラグをたて、計数指示を行う。計数制御部５
は、計数指示レジスタ５１のビットにフラグが立ったす
べてのエラー等の項目について、この項目に対応してア
ドレスが設定された計数値格納用メモリ４内の該当する
エリアの内容の書き変えを行なう。
は、計数すべきエラー等の項目を検出すると、計数制御
部５内の計数指示レジスタ５１のその項目に対応したビ
ットににフラグをたて、計数指示を行う。計数制御部５
は、計数指示レジスタ５１のビットにフラグが立ったす
べてのエラー等の項目について、この項目に対応してア
ドレスが設定された計数値格納用メモリ４内の該当する
エリアの内容の書き変えを行なう。
【００３６】一方、付加処理部２の信号処理部２１は、
メモリ２５内に、計数値格納用メモリ４の管理情報をも
たせているので、計数値格納用メモリ４の管理情報を参
照して通信処理部１で検出されたエラ−の計数値を直接
読み出すことができ、通信処理を行う信号処理部２１の
負担を増加させることなく、かつ、小さな装置構成でエ
ラーの監視を実現することができる。例えば、単位時間
当りのエラー発生数を通信処理部１の信号処理部１１の
負担を増加させることなく検知することができる。
メモリ２５内に、計数値格納用メモリ４の管理情報をも
たせているので、計数値格納用メモリ４の管理情報を参
照して通信処理部１で検出されたエラ−の計数値を直接
読み出すことができ、通信処理を行う信号処理部２１の
負担を増加させることなく、かつ、小さな装置構成でエ
ラーの監視を実現することができる。例えば、単位時間
当りのエラー発生数を通信処理部１の信号処理部１１の
負担を増加させることなく検知することができる。
【００３７】
【発明の効果】以上述べた様に、本発明によれば、通信
処理を行う信号処理部がエラー情報収集のために行う処
理は、一度に複数のエラーが同時発生した場合でも計数
指示レジスタにライトアクセスするだけで済む。
処理を行う信号処理部がエラー情報収集のために行う処
理は、一度に複数のエラーが同時発生した場合でも計数
指示レジスタにライトアクセスするだけで済む。
【００３８】このため、通信処理を行う信号処理部の負
荷増加分を１レジスタアクセスのみとし、かつハードウ
ェア量の増加分は、計数制御回路だけであるという小型
のシステムを実現することができる。なお、本発明の通
信装置は、収集すべきトラヒック情報の項目が多い程、
効果は大きくなる。
荷増加分を１レジスタアクセスのみとし、かつハードウ
ェア量の増加分は、計数制御回路だけであるという小型
のシステムを実現することができる。なお、本発明の通
信装置は、収集すべきトラヒック情報の項目が多い程、
効果は大きくなる。
【００３９】また、通信処理とエラー情報収集等の付加
処理を別々のプロセッサで分散処理する場合に、通信処
理を行うプロセッサが持っている前記記憶装置内の計数
値の格納場所を管理する情報と同じ情報を付加処理を行
うプロセッサにも持たせたことによって、付加処理を行
うプロセッサが通信処理を行うプロセッサを介さずに計
数値の読み出しを可能とすることができる。
処理を別々のプロセッサで分散処理する場合に、通信処
理を行うプロセッサが持っている前記記憶装置内の計数
値の格納場所を管理する情報と同じ情報を付加処理を行
うプロセッサにも持たせたことによって、付加処理を行
うプロセッサが通信処理を行うプロセッサを介さずに計
数値の読み出しを可能とすることができる。
【図１】本説明に係るエラー情報収集機能有する通信装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図２】本発明に係るエラー情報収集機能有する通信装
置の計数制御部を実現する構成図。
置の計数制御部を実現する構成図。
【図３】本発明の計数指示レジスタと計数値格納用メモ
リの項目割付けを示す図。
リの項目割付けを示す図。
【図４】本発明の計数制御部の動作フロ−チャ−ト。
【図５】本発明の計数制御部のタイムチャ−ト。
【図６】ＡＴＭ方式の１フレ−ムのフォ−マット。
１ 通信処理部 ２ 付加処理部 ３ 競合制御部 ４ 計数値格納用メモリ ５ 計数制御部 １１ 通信処理用信号処理部 １２ 通信処理部アドレスバス １３ 通信処理部データバス １４ 通信処理部制御バス １５ 通信処理部メモリ ２１ 付加処理用信号処理部 ２２ 付加処理部アドレスバス ２３ 付加処理部データバス ２４ 付加処理部制御バス ２５ 付加処理部メモリ ５１ 計数指示レジスタ ５２ ４ビットカウンタ ５３ デコーダ ５４ セレクタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00 (72)発明者 小樋 康晴 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 江坂 慎一 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (4)
- 【請求項１】 通信処理をプロセッサ等のハードウェア
と制御プログラムによって実現し、通信データ中のエラ
ー情報を収集する機能を有する通信装置において、エラ
ーの計数値を格納する記憶装置と、前記プロセッサと前
記記憶装置の間にあって前記記憶装置内に格納されてい
るエラーの計数値を更新する計数制御回路を持ち、前記
計数回制御路内に前記プロセッサが計数指示するための
計数指示レジスタを設けたことを特徴とするエラー情報
収集機能を有する通信装置。 - 【請求項２】 計数すべきエラー項目を計数指示レジス
タの各ビットに割り付けた請求項１記載のエラー情報収
集機能を有する通信装置。 - 【請求項３】 計数すべきエラー項目を記憶装置のアド
レスと対応づけて計数指示レジスタの各ビットに割り付
けた請求項１または請求項２記載のエラー情報収集機能
を有する通信装置。 - 【請求項４】 通信処理とエラー情報収集等の付加処理
を別々のプロセッサで分散処理する場合に、通信処理を
行うプロセッサが持っている前記記憶装置内の計数値の
格納場所を管理する情報と同じ情報を付加処理を行うプ
ロセッサにも持たせた請求項１乃至請求項３記載のエラ
ー情報収集機能を有する通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183189A JPH0851424A (ja) | 1994-08-04 | 1994-08-04 | エラー情報収集機能を有する通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183189A JPH0851424A (ja) | 1994-08-04 | 1994-08-04 | エラー情報収集機能を有する通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851424A true JPH0851424A (ja) | 1996-02-20 |
Family
ID=16131334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6183189A Pending JPH0851424A (ja) | 1994-08-04 | 1994-08-04 | エラー情報収集機能を有する通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851424A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324422B1 (ko) * | 1999-12-03 | 2002-02-27 | 박종섭 | 프로세서 다운 시점의 프로그램 카운터 위치 확인 방법 |
| KR100647907B1 (ko) * | 2005-09-23 | 2006-11-23 | 한국전자통신연구원 | 포워딩 정보 관리 방법 및 이를 이용한 라우터 시스템 |
-
1994
- 1994-08-04 JP JP6183189A patent/JPH0851424A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324422B1 (ko) * | 1999-12-03 | 2002-02-27 | 박종섭 | 프로세서 다운 시점의 프로그램 카운터 위치 확인 방법 |
| KR100647907B1 (ko) * | 2005-09-23 | 2006-11-23 | 한국전자통신연구원 | 포워딩 정보 관리 방법 및 이를 이용한 라우터 시스템 |
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