JPH0854954A - 省電力機能付き集積回路 - Google Patents

省電力機能付き集積回路

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JPH0854954A JP6208014A JP20801494A JPH0854954A JP H0854954 A JPH0854954 A JP H0854954A JP 6208014 A JP6208014 A JP 6208014A JP 20801494 A JP20801494 A JP 20801494A JP H0854954 A JPH0854954 A JP H0854954A
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Abstract

(57)【要約】 【目的】 回路要素毎のきめ細かい消費電力コントロー
ルが可能であると共に、回路要素の追加や変更にも柔軟
に対処することを可能にする。 【構成】 複数の回路要素から構成された集積回路にお
いて、各回路要素は、入力検知回路14によってその回
路要素にデータが入力されたことを検知し、タイマー1
5にトリガをかけてその回路要素が処理を終了するのに
必要な時間を計測する。タイマー15は、計測開始から
計測終了までの間、動作フラグFAをオンにし、計測終
了後、動作フラグFAをオフにする。スイッチ回路16
は、動作フラグFAがオンの期間、起動モードとしてク
ロック信号CKを主回路12に供給し、動作フラグFA
がオフの期間、休止モードとして低速クロックCK′を
主回路12に供給する。これにより、その回路要素自身
で起動モードと休止モードとを切り換える。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、複数の回路要素を集
積してなる集積回路において、起動されていない回路要
素を休止モードとすることにより電力消費量を低減させ
るようにした省電力機能付き集積回路に関する。
【0002】
【従来の技術】従来、LSI(大規模集積回路)の電力
消費量を低減させる方法としては、動作していないLS
Iに対するクロック供給又は電源供給を制限又は断つ等
の方法により、LSI全体を休止モード(スリープモー
ド)とする方法が知られている。
【0003】また、複数の回路要素をインストラクショ
ン・コントロール・ユニット(以下、ICUと呼ぶ)等
で集中管理するLSI等の場合、ICUが各回路要素の
動作状態を一括して管理し、起動されていない回路要素
については休止モードとすることにより、各回路要素毎
に省電力のためのコントロールを行うようにしている。
【0004】
【発明が解決しようとする課題】しかしながら、上述し
た従来の省電力機能付き集積回路のうち、前者の方式で
は、LSIの全体を休止モードにするため、LSIの内
部の一部の回路要素が動作状態にあると、休止モードと
することはできず、消費電力をきめ細かくコントロール
することができない。また、後者の方式では、ICUで
の集中管理方式であるため、消費電力管理のためのIC
Uの負担が重く、ICUの設計も煩雑である。また、回
路要素の追加や仕様変更があると、ICUも設計変更し
なければならない。
【0005】この発明は、このような問題点に鑑みなさ
れたもので、回路要素毎のきめ細かい消費電力コントロ
ールが可能であると共に、回路要素の追加や変更にも柔
軟に対処することができる省電力機能付き集積回路を提
供することを目的とする。
【0006】
【課題を解決するための手段】この発明に係る省電力機
能付き集積回路は、複数の回路要素から構成され、前記
各回路要素のうちデータ処理が行われていない回路要素
を休止モードとすることにより電力消費量を低減させる
ようにした省電力機能付き集積回路において、前記各回
路要素が、その回路要素にデータが入力されたことを検
知する入力検知手段と、この入力検知手段でデータの入
力が検知されてから当該回路要素が処理を終了するのに
必要な時間を計測したのち終了信号を出力する計時手段
と、この計時手段からの終了信号によって当該回路要素
へのクロック信号の供給モードを休止モードにするクロ
ックコントロール手段とを備え、当該回路要素自身で起
動モードと休止モードとを切り換えることを特徴とす
る。
【0007】また、この発明の他の省電力機能付き集積
回路は、上記クロックコントロール手段に代えて、前記
計時手段からの終了信号によって当該回路要素への電源
供給モードを休止モードにする電源供給コントロール手
段を備えたことを特徴とする。更に、この発明の他の省
電力機能付き集積回路は、上記計時手段に代えて回路要
素自らが、処理を終了すると終了信号を出力して起動モ
ードから休止モードに切り替わるものであることを特徴
とする。
【0008】なお、前記終了信号が出力されたのち、前
記起動モードから休止モードへの切り換えのタイミング
を外部から設定可能な遅延量に基づいて遅延させる遅延
手段を更に備えるようにしてもよい。この場合、前記回
路要素は、前記起動モードにおいて処理を終了した時点
で終了フラグを外部に出力するものであることが好まし
い。
【0009】
【作用】この発明の省電力機能付き集積回路によれば、
各回路要素に備えられた入力検知手段が当該回路要素へ
のデータ入力を検知すると、計時手段がその時点から当
該回路要素の処理に必要な時間を計測し、計測終了後に
その回路要素自身が、クロック供給又は電源供給を制限
して休止モードに入るので、これらの回路要素を制御す
るコントローラが存在しても、コントローラは各回路要
素の起動/休止モードの切り換えに関して何等関知する
必要はない。また、回路要素が追加、変更されても他の
回路要素に対する影響は与えないので、設計変更が極め
て容易になる。また、この発明の他の省電力機能付き集
積回路によれば、各回路要素が処理を終了すると自ら終
了信号を出力して起動モードから休止モードに切り替わ
るので、上記と同様の作用が得られる。
【0010】なお、起動に時間がかかる回路要素の場合
には、起動モードから休止モードへのタイミングを遅延
させる遅延手段を設けることにより、連続的にデータが
入力される場合の再起動を防止して、効率的な処理を実
現することができる。また、この場合、その回路要素が
処理を終了した時点で終了フラグを外部に出力すること
により、データ入力が起動モードで行われた場合と、休
止モードで行われた場合との処理時間の違いによるデー
タ出力タイミングの違いを、他の外部回路要素が容易に
把握することができる。
【0011】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図1は、この発明の一実施例に係る省電力機
能付き集積回路の一例を示すブロック図である。この回
路は、DSP(ディジタル・シグナル・プロセッサ)等
に使用されるもので、ICU1と、このICU1によっ
て制御される複数の回路要素、例えば乗算器(以下、M
PYと呼ぶ)2、算術論理ユニット(以下、ALUと呼
ぶ)3と、ICU1の動作を規定するプログラムを格納
したプログラムメモリ4とを1チップに集積してなるも
のである。
【0012】MPY2、ALU3等の回路要素は、例え
ば図2に示すように構成されている。即ち、入力データ
は、レジスタ11に一旦格納されたのち、その回路要素
の動作を規定する主回路12に入力され、ここで演算等
の所定のデータ処理を施された後、レジスタ13を介し
て外部に出力データとして出力される。入力データは入
力検知回路14にも供給されている。入力検知回路14
は、データ入力を検知すると、データ入力フラグFIを
立てる。このデータ入力フラグFIは、タイマー15の
トリガ入力となる。タイマー15は、データ入力フラグ
FIでトリガされると、動作フラグFAを立ち上げると
共に、クロック信号CKのカウントを開始し、主回路で
処理を終了するのに必要な時間を計測する。計測終了
後、タイマー15は、動作フラグFAを立ち下げる。こ
の動作フラグFAは、スイッチ回路16の切り換え信号
として供給されている。スイッチ回路16は、動作フラ
グFAがアクティブのとき、クロック信号CKを主回路
12に供給し、動作フラグFAが非アクティブのとき、
クロック信号CKを分周回路17で分周した低速クロッ
ク信号CK′を主回路12に供給する。
【0013】これにより、前者の場合には主回路12が
通常のクロックで動作する起動モードとなり、後者の場
合には主回路12が低速クロックで動作する休止モード
となる。主回路12は、起動モードの間に動作を済ま
せ、出力データを出力する。なお、休止モードは、上記
のように低速クロックを供給するかわりに、クロック信
号CKの供給を断つことにより実現してもよい。
【0014】このように、上記回路によれば、回路要素
にデータが入力すると、回路要素が自ら起動モードとな
り、自己の処理時間を計測し、処理時間経過後は、自ら
休止モードとなるので、ICU1は各回路要素を全く関
知する必要がない。
【0015】図3は、この発明に係る回路要素の他の構
成例を示す図である。この実施例が先の実施例と異なる
点は、スイッチ回路21でクロック信号の供給をコント
ロールする代わりに、電源電圧VDDの供給をコントロー
ルしている点である。この回路では、起動モードではス
イッチ回路21が電源電圧VDDを主回路12に供給する
が、休止モードではスイッチ回路21が電源電圧VDDの
主回路12への供給を断つようにしている。なお、上記
回路において、電源電圧VDDの供給を断つ代わりに、電
源電圧VDDを低下させるようにしてもよい。また、この
ような電源電圧のコントロールと前述したクロック信号
のコントロールの双方を組み合わせるようにすると、更
に効果的な省電力コントロールが実現可能である。
【0016】図4は、この発明に係る回路要素の更に他
の構成例を示すブロック図である。即ち、タイマー15
が主回路12での実際の処理時間に合わせて設定されて
いると、データ入力後、このデータの処理を終了すると
直ちに休止モードになるが、引き続き次のデータが入力
される場合には、再度、主回路12が起動される。そし
て、頻繁にデータが入力される場合には、データが入力
される度に、起動→動作→停止を繰り返すことになる。
このため、回路要素が起動にある程度の時間を要する場
合には、起動を繰り返すことによる処理時間の低下が問
題になる。
【0017】そこで、この実施例では、タイマー15で
設定した時間が経過してもスイッチ回路31は、直ちに
クロックCKの供給を停止せず、レジスタ32に設定さ
れた時間をカウンタ33がカウントしてコンパレータ3
4の出力が“1”になるまで、クロックCKの供給停止
時点を遅延させるようにしている。クロックCKの供給
停止をどの程度遅延させるかは、レジスタ32の設定値
によって決定される。このレジスタ32の値は、データ
処理の内容に応じて外部から使用者が任意に設定可能に
なっており、最も効率的なコントロールを可能にしてい
る。
【0018】また、このように、起動にある程度の時間
がかかる回路要素において、起動状態を継続させた場
合、データ入力が起動状態でなされた場合と、休止状態
でなされた場合とでは、データ入力からデータ出力まで
の時間が変わってくる。このため、その回路要素の演算
結果を受け取る必要がある他の回路要素が、どの時点で
演算結果を受け取ったら良いのかの指標を与えるため、
この実施例では、主回路12での演算終了後、演算終了
フラグFEを外部に出力するようにしている。
【0019】なお、以上は、計時手段を用いて各回路要
素の終了時間を計測して終了信号を出力したが、回路要
素自らが処理を終了したことを検出して終了信号を出力
するようにしてもよい。例えば、回路要素がデータ処理
を終了した時点で、計算終了のフラグを出力ポートやレ
ジスタに書き出すようにすればよい。この場合には、計
時手段が不要になる。
【0020】また、以上はICUによって各回路要素が
コントロールされるDSPを一例に挙げて説明したが、
他のLSI一般にも適用可能であることはいうまでもな
い。
【0021】
【発明の効果】以上述べたように、この発明によれば、
各回路要素が自ら入力データを検知し、動作終了後、自
ら休止モードに入るので、回路要素毎のきめ細かい消費
電力コントロールが可能であると共に、回路要素の追加
や変更にも柔軟に対処することができる
【図面の簡単な説明】
【図1】 この発明の一実施例に係る省電力機能付き集
積回路の一例を示すブロック図である。
【図2】 同集積回路における回路要素の一構成例を示
すブロック図である。
【図3】 同集積回路における回路要素の他の構成例を
示すブロック図である。
【図4】 同集積回路における回路要素の更に他の構成
例を示すブロック図である。
【符号の説明】
1…インストラクション・コントロール・ユニット(I
CU)、2…乗算器(MPY)、3…算術論理ユニット
(ALU)、4…プログラムメモリ、11,13,32
…レジスタ、12…主回路、14…入力検知回路、15
…タイマー、16,21,31…スイッチ回路、17…
分周回路、33…カウンタ、34…コンパレータ。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 複数の回路要素から構成され、前記各回
    路要素のうちデータ処理が行われている回路要素を起動
    モードとし、データ処理が行われていない回路要素を休
    止モードとすることにより電力消費量を低減させるよう
    にした省電力機能付き集積回路において、 前記各回路要素は、 データが入力されたことを検知して自ら起動モードとな
    り、処理を終了すると終了信号を出力して自ら休止モー
    ドとなることを特徴とする省電力機能付き集積回路。
  2. 【請求項2】 複数の回路要素から構成され、前記各回
    路要素のうちデータ処理が行われている回路要素を起動
    モードとし、データ処理が行われていない回路要素を休
    止モードとすることにより電力消費量を低減させるよう
    にした省電力機能付き集積回路において、 前記各回路要素は、 その回路要素にデータが入力されたことを検知する入力
    検知手段と、 この入力検知手段でデータの入力が検知されてから当該
    回路要素が処理を終了するのに必要な時間を計測したの
    ち終了信号を出力する計時手段と、 この計時手段からの終了信号によって当該回路要素への
    クロック信号の供給モードを休止モードにするクロック
    コントロール手段とを備え、 当該回路要素自身で起動モードと休止モードとを切り換
    えることを特徴とする省電力機能付き集積回路。
  3. 【請求項3】 複数の回路要素から構成され、前記各回
    路要素のうちデータ処理が行われている回路要素を起動
    モードとし、データ処理が行われていない回路要素を休
    止モードとすることにより電力消費量を低減させるよう
    にした省電力機能付き集積回路において、 前記各回路要素は、 その回路要素にデータが入力されたことを検知する入力
    検知手段と、 この入力検知手段でデータの入力が検知されてから当該
    回路要素が処理を終了するのに必要な時間を計測したの
    ち終了信号を出力する計時手段と、 この計時手段からの終了信号によって当該回路要素への
    電源供給モードを休止モードにする電源供給コントロー
    ル手段とを備え、 当該回路要素自身で起動モードと休止モードとを切り換
    えることを特徴とする省電力機能付き集積回路。
  4. 【請求項4】 前記終了信号が出力されたのち、前記起
    動モードから休止モードへの切り換えのタイミングを外
    部から設定可能な遅延量に基づいて遅延させる遅延手段
    を更に備えたことを特徴とする請求項1乃至3のいずれ
    か1項記載の省電力機能付き集積回路。
  5. 【請求項5】 前記回路要素は、前記起動モードにおい
    て処理を終了した時点で終了フラグを外部に出力するも
    のであることを特徴とする請求項1乃至4のいずれか1
    項記載の省電力機能付き集積回路。
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