JPH0855237A - フレーム・バッファ・メモリ、グラフィックス・サブシステム、コンピュータ・システム、及び画素のアクセス方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】画像レンダリング動作を高速化する。 【構成】Ｚバッファされたグラフィック・プリミティブ
の高速化されたレンダリングを可能にするフレーム・バ
ッファ・ダイナミック・ランダム・アクセス・メモリＦ
ＢＲＡＭにおいて、Ｚバッファ比較及びＲＧＢアルファ
・ブレンド等の読み出し・修正・書き込みトランザクシ
ョンを書き込みだけの動作に変換する。また、ＦＢＲＡ
Ｍは、２レベルの内部画素キャッシュ及び４ウェイ・イ
ンターリーブ・フレーム・バッファを実施する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ・グラフ
ィックス・システムの分野に関し、特に高速化されたレ
ンダリング動作に対する、書き込みを主とした体系を提
供するフレーム・バッファ・メモリ装置に関する。

【０００２】

【従来の技術】従来のコンピュータ・グラフィックス・
システムは、通常ビデオ・ランダム・アクセス・メモリ
（ＶＲＡＭ）チップから成るフレーム・バッファを採用
している。ＶＲＡＭチップは表示装置上に表示するイメ
ージを定義する１組の画素データをストアする。一般
に、このようなシステムのレンダリング・コントローラ
は、イメージを表現し、画素データをＶＲＡＭチップに
書き込む。このようなシステムでは、ランダム・アクセ
ス・メモリ・ディジタル・アナログ変換装置（ＲＡＭＤ
ＡＣ）は、ＶＲＡＭチップから画素データをアクセス
し、その画素データに対してカラー・ルック・アップ・
テーブル及びディジタル・アナログ変換を行う。ＲＡＭ
ＤＡＣは、通常１組のビデオ信号を生成し、イメージを
表示装置上に生成する。

【０００３】従来のＶＲＡＭチップは、一般にランダム
・アクセス・ポート及びシリアル・ポートと共にダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・ア
レイを有する。一般に、レンダリング・コントローラ
は、ランダム・アクセス・ポートを通してＶＲＡＭチッ
プのＤＲＡＭアレイをアクセスする。ＲＡＭＤＡＣは、
一般に、シリアル・アクセス・ポートを通してＶＲＡＭ
チップのＤＲＡＭアレイをアクセスする。

【０００４】一般的な従来のＶＲＡＭチップは、パラレ
ル・アクセス・ポートに対してＤＲＡＭページ・モード
・アクセス・メカニズムを実施する。ＤＲＡＭページ・
モード・アクセス・メカニズムは、ＤＲＡＭアレイのペ
ージのアクセスを可能にする１組のセンス・アンプを有
する。ページ・モードのセンス・アンプは、一般に表示
装置上に表示されるラスタ走査の水平行にマップする。
ＤＲＡＭページ・モード・アクセス・メカニズムは、通
常ラスタ走査の水平行に沿って配置された画素に対する
比較的高速のアクセスを可能にする。例えば、ＤＲＡＭ
ページ・モード・アクセス・メカニズムは、水平ライン
を描いたりブロック・フィルを行う際、レンダリング・
コントローラがＶＲＡＭチップから成るフレーム・バッ
ファに比較的高速に書き込むのを可能にする。

【０００５】一方、このような従来のＶＲＡＭチップの
ＤＲＡＭページ・モード・メカニズムでは、ラインを描
く際、レンダリング・コントローラが２−３行以上のラ
スタ走査にまたがると、画素のアクセス速度は非常に遅
くなる。一般に、センス・アンプ・ページの垂直の境界
にまたがる画素アクセスでは、このようなＶＲＡＭチッ
プは、ページ・モードからはずれ、センス・アンプをＤ
ＲＡＭアレイからの新しいページで再ロードする。その
結果、殆どのグラフィック・プリミティブの表示では、
このようなＶＲＡＭチップはページ・モードからはず
れ、従来システムにおける表示スループットを低減させ
る。

【０００６】更に、このようなＶＲＡＭチップにおける
センス・アンプは、通常ＤＲＡＭアレイからの新しい行
からロードする前にプリチャージ時間が必要である。こ
のプリ・チャージアクセス遅延は、ＶＲＡＭチップがペ
ージ・モードからはずれる度に発生する。このプリチャ
ージ・アクセス遅延は、ＤＲＡＭアレイに対するアクセ
ス・タイムを増大させ、レンダリング・コントローラが
共通して発生するグラフィック・プリミティブを描く
際、全体的画素アクセスの速度を著しく低下させる。

【０００７】従って、多くの従来のレンダリング・コン
トローラの性能は、一般的従来のＶＲＡＭチップの入力
帯域幅の限界を超えている。いくつかの従来のコンピュ
ータ・グラフィックス・システムは、ＶＲＡＭチップに
対する入出力のバス幅を大きくすることによって、従来
のＶＲＡＭチップの帯域幅の制限を克服しようとしてい
る。別の従来型コンピュータ・グラフィックス・システ
ムは、高インターリーブ・ファクタを有するインターリ
ーブ型ＶＲＡＭフレーム・バッファを実施している。残
念ながら、従来システムに対するバス幅の増加や高イン
ターリーブ・ファクタは、システムのコストを著しく増
大させる。

【０００８】一般に、従来のＶＲＡＭチップを採用して
いるシステムの表示プロセッサは、Ｚバッファ・イメー
ジを表示する際、ＶＲＡＭチップのランダム・アクセス
・ポートに対して読み出し・修正・書き込みアクセスを
行う。隠れた面を表示する一般的Ｚバッファ・アルゴリ
ズムは、表示プロセッサがフレーム・バッファのＺバッ
ファから旧Ｚ値を読み出し、旧Ｚ値と新しいＺ値とを数
値的に比較し、次に旧Ｚ及び関連画素値を新しいＺ及び
関連画素値で条件的に置き換える必要がある。

【０００９】更に、このようなシステムのレンダリング
・コントローラは、一般にＶＲＡＭチップのランダム・
アクセス・ポートに対して読み出し・修正・書き込みア
クセス・サイクルを必要とするブレンド機能を実行す
る。ブレンド機能は、合成機能中、透明な物体及びアン
チ・エイリアシング・ラインの表示中に行われる。ブレ
ンド動作は、一般にレンダリング・コントローラが新し
い画素値の一部をフレーム・バッファにストアされた旧
画素値の一部に加えることを要する。

【００１０】このような読み出し・修正・書き込みアク
セスでは、データが各アクセス中に２回ランダム・アク
セス・ポートの入出力ピンを通過する必要がある。例え
ば、Ｚバッファ動作中、Ｚデータは、ＶＲＡＭチップの
データ・ピンの１回目の通過で、旧Ｚ値を読み出し、２
回目の通過で新しいＺ値を書き込む。更に、従来のＶＲ
ＡＭチップに対する読み出し動作は、一般に書き込み動
作より遅い。更に、一般のＶＲＡＭチップのデータ・ピ
ンには、読み出しと書き込み動作の間に電気的ターン・
アラウンド・タイムを強要する不利がある。従って、こ
の読み出し・修正・書き込み動作は、書き込み動作より
著しく遅い。

【００１１】いくつかの従来システムは、読み・書き動
作のバースト・バッチ等の複雑な方式を採用し、電気的
ターン・アラウンド遅延を低減させている。残念なが
ら、バースト・バッチの分裂効果によって、この方式に
よる性能向上は制約されている。ターン・アラウンド・
タイムの不利益のために、これらの方式は、読み出しを
行う時間と書き込みを行う時間の合計よりも遅い。

【００１２】このようなＶＲＡＭチップを用いるコンピ
ュータ・グラフィックス・システムは、高速クリアを有
する各表示ウィンドウに対して高速クリア・ビット・プ
レーンを設けることによって、限定された数の表示ウィ
ンドウに対する高速クリア動作を実行する。高速クリア
・ビット・プレーンは、クリアされる表示ウィンドウに
対応する画素を示す。このようなシステムは、一般に従
来のＶＲＡＭのフラッシュ書き込みモードを採用し、１
ページ・プリチャージ及びアクセス・サイクル内で、１
組の高速クリア・ビットをクリアする。残念ながら、こ
のようなシステムの特別のビット・プレーンは、フレー
ム・バッファのサイズとＶＲＡＭチップの数を増大さ
せ、システム・コストを増大させる。更に、この特別の
ビット・プレーンを有するシステムは、通常限られた数
の高速クリア・ウィンドウしか提供しない。

【００１３】

【発明が解決しようとする課題】本発明の目的は、上記
従来システムの問題を解決することである。

【００１４】

【課題を解決するための手段】フレーム・バッファ・ラ
ンダム・アクセス・メモリ（ＦＢＲＡＭ）チップを開示
する。ＦＢＲＡＭチップは、コンピュータ・グラフィッ
クス・システムにおいて、Ｚバッファ・イメージの高速
レンダリングを行う。ＦＢＲＡＭチップは、高速画素ブ
レンド動作も行う。ＦＢＲＡＭチップは、Ｚバッファ比
較読み出し・修正・書き込み動作及び内部ブレンド読み
出し・修正・書き込み動作を、ＦＢＲＡＭチップの入出
力ピンで、書き込み動作に変換する回路を構成する。

【００１５】ＦＢＲＡＭチップは、レンダリング・バス
を通してレンダリング・コントローラによってアクセス
可能なマルチ・ポート高速画素バッファを有する。ＦＢ
ＲＡＭチップは、Ｚバッファ比較及びウィンドウＩＤ比
較動作を行う内部比較回路を構成する。ＦＢＲＡＭチッ
プは、ブレンド動作に対する内部乗算累積回路も含む。
ＦＢＲＡＭチップは、内部でラスタ動作に対するブール
・ビット演算を行う。ＦＢＲＡＭチップは、内部ブレン
ド動作やブール・ラスタ動作を可能にし、内部Ｚ及びウ
ィンドウＩＤ比較動作を並列に進める回路を有する。マ
ルチ・ポートの画素バッファは、ＡＬＵがデータ・ピン
において１画素当たり１クロックのスループット・レー
トで、内部読み出し・修正・書き込みサイクルを、書き
込みだけのサイクルに変換することを可能にする、ＡＬ
Ｕに対する独立した高速読み書きポートを有する。

【００１６】ＦＢＲＡＭチップは、複数バンクの高ビッ
ト密度のＤＲＡＭアレイを有し、各アレイは、ページに
構成される記憶セルを有する。ＦＢＲＡＭチップは、各
ＤＲＡＭアレイのページ全体をアクセスし、そのＤＲＡ
Ｍアレイのページ・バッファ・キャッシュとして機能す
るセンス・アンプを有する。ＦＢＲＡＭチップはまた、
各ＤＲＡＭアレイに対して重複ページ・メカニズムを提
供する。重複ページ・メカニズムは、特別のビット・プ
レーンを設けるという犠牲なしに、無制限の数の表示ウ
ィンドウの高速クリア動作を可能にする。

【００１７】センス・アンプ・ページ・バッファ、マル
チ・ポートの画素バッファ及び画素ＡＬＵは、ＦＢＲＡ
Ｍチップのキャッシュ階層内に構成される。ＦＢＲＡＭ
キャッシュ階層は、グラフィックスのアクセス動作を促
進するように構成されている。ＦＢＲＡＭキャッシュ階
層は、ＤＲＡＭアレイの低速記憶セルに対するＦＢＲＡ
Ｍチップの高速入出力ピンの帯域幅にも適合する。ＦＢ
ＲＡＭは、別々の画素ＡＬＵ／画素バッファ及びＤＲＡ
Ｍ制御ピンのシステムを有し、レンダリング・コントロ
ーラが内部の画素フローを管理するのを可能にする。Ｆ
ＢＲＡＭチップは、広い、高速の内部バスを設けること
によって、キャッシュ・ミスを低減している。

【００１８】ＦＢＲＡＭチップは、Ｚ比較等の内部比較
の結果を、複数のＦＢＲＡＭチップ間で伝送する回路を
提供する。内部比較の結果は、赤、緑、青等の画素成分
及び単一ＦＢＲＡＭチップの内部画素ＡＬＵより広いＺ
画素表現又はノーマル成分又はアルファ成分を必要とす
るシステムに転送される。広い画素表現を有するシステ
ムの例は、ダブル・バッファされた赤、緑、青の色、ノ
ーマル成分、アルファ透明値及び累積バッファ又は高精
度線形カラー・イメージ用に設計された、成分当たり８
ビット以上のフレーム・バッファを含む。このようなシ
ステムにおいて、比較結果は、ＦＢＲＡＭチップの出力
ピンから他の画素プレーンを有する別のＦＢＲＡＭチッ
プの入力可能ピンに転送される。比較結果は、Ｚプレー
ンをバッファリングするＦＢＲＡＭチップによって、内
部でも用いられる。

【００１９】

【実施例】図１は、グラフィックス・サブシステム８６
を示す。グラフィックス・サブシステム８６は、１組の
ＦＢＲＡＭチップ７１−８２、レンダリング・コントロ
ーラ７０及びビデオ出力回路８４から成る。グラフィッ
クス・サブシステム８６は、４ウェイの水平インターリ
ーブ・フレーム・バッファである。グラフィックス・サ
ブシステム８６の各インターリーブ部分の画素深度は、
３つのＦＢＲＡＭチップから成る。グラフィックス・サ
ブシステム８６は、ダブル・バッファになっており、
赤、緑、青の画素データ（ＲＧＢ）バッファＡ及びＢ、
及び単一バッファのＺバッファを含む。１実施例では、
グラフィックス・サブシステム８６は、１２８０×１０
２４×９６ビットのフレーム・バッファを含む。

【００２０】ＦＢＲＡＭチップ７１−７３は、ＲＧＢ画
素バッファＡ（ＦＢＲＡＭ７１）、ＲＧＢ画素バッファ
Ｂ（ＦＢＲＡＭ７２）及びＺバッファ（ＦＢＲＡＭ７
３）を含むグラフィックス・サブシステム８６の第１の
インターリーブ部分から成る。ＦＢＲＡＭチップ７４−
７６は、ＲＧＢ画素バッファＡ（ＦＢＲＡＭ７４）、Ｒ
ＧＢ画素バッファＢ（ＦＢＲＡＭ７５）及びＺバッファ
（ＦＢＲＡＭ７６）を含むグラフィックス・サブシステ
ム８６の第２のインターリーブ部分から成る。ＦＢＲＡ
Ｍチップ７７−７９は、ＲＧＢ画素バッファＡ（ＦＢＲ
ＡＭ７７）、ＲＧＢ画素バッファＢ（ＦＢＲＡＭ７８）
及びＺバッファ（ＦＢＲＡＭ７９）を含むグラフィック
ス・サブシステム８６の第３のインターリーブ部分から
成る。ＦＢＲＡＭチップ８０−８２は、ＲＧＢ画素バッ
ファＡ（ＦＢＲＡＭ８０）、ＲＧＢ画素バッファＢ（Ｆ
ＢＲＡＭ８１）及びＺバッファ（ＦＢＲＡＭ８２）を含
むグラフィックス・サブシステム８６の第４のインター
リーブ部分から成る。

【００２１】レンダリング・コントローラ７０は、ＦＢ
ＲＡＭチップ７１−８２に対する制御情報を転送し、レ
ンダリング・バス９８を通して、ＦＢＲＡＭチップ７１
−８２に対するデータ・アクセスを行う。レンダリング
・バス９８は、グラフィックス・サブシステム８６の各
インターリーブ部分に対する独立した制御及びアクセス
を可能にする１組のインターリーブ・バス６４−６７か
ら成る。各ＦＢＲＡＭチップ７１−８２は、内部ＡＬＵ
とパイプライン回路を有し、レンダリング・コントロー
ラ７０に対する「書き込みを主とした」インターフェー
スを与える。ＦＢＲＡＭチップ７１−８２の書き込みを
主とした体系は、レンダリング・コントローラ７０によ
るレンダリング動作中、レンダリング・バス９８上の平
均メモリ・サイクル・タイムを最小にする。

【００２２】１実施例では、各ＦＢＲＡＭチップ７１−
８２は、３２０×１０２４×３２ビットの深度のフレー
ム・バッファをサポートする１０メガ・ビットのＤＲＡ
Ｍアレイを有する。各ＦＢＲＡＭチップ７１−８２のＤ
ＲＡＭアレイは、４つの独立したインターリーブＤＲＡ
Ｍバンクを含む。各ＦＢＲＡＭチップ７１−８２は画素
ＡＬＵ及びスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）画素バッファも有する。各ＦＢＲＡＭチッ
プ７１−８２のＳＲＡＭ画素バッファは、レンダリング
・バス９８を通してのレンダリング・コントローラ７０
によるアクセスに対する画素キャッシュとして機能す
る。

【００２３】各ＦＢＲＡＭチップ７１−８２は、４つの
ＤＲＡＭバンクとＳＲＡＭ画素バッファの間の高帯域通
信を可能にする包括バスを有する。各ＦＢＲＡＭチップ
７１−８２は、表示装置に対するＣＲＴリフレッシュ動
作を行う１対のビデオ・バッファも有する。各ＦＢＲＡ
Ｍチップ７１−８２の画素ＡＬＵは、４つ１組のラスタ
動作装置を含む。各ラスタ動作装置は、レンダリング・
バス９８を通して、対応するＳＲＡＭ画素バッファへ転
送された画素データの個々のバイトに対する選択可能な
ラスタ動作を行う。各ＦＢＲＡＭチップ７１−８２の画
素ＡＬＵは、４つ１組の画素ブレンド装置を有する。各
画素ブレンド装置は、１バイトの旧内部画素値をレンダ
リング・バス９８を通して受信した１バイトの新しい内
部画素値及び関係情報と組合わせる。各ＦＢＲＡＭチッ
プ７１−８２の画素ＡＬＵは、３２ビット幅の一致比較
装置及び３２ビット幅のマグニチュード比較装置も有す
る。

【００２４】各ＦＢＲＡＭチップ７１−８２は、ＤＲＡ
Ｍアレイ、ＳＲＡＭ画素バッファ、画素ＡＬＵ及び内部
のビデオ・バッファのセットに係わる同時動作を可能に
する回路を含む。各ＦＢＲＡＭチップ７１−８２は、レ
ンダリング・コントローラが画素ＡＬＵを通してＳＲＡ
Ｍ画素バッファをアクセスし、ビデオ出力回路がビデオ
・バッファからビデオ・データを読み出すとき、ＤＲＡ
ＭアレイとＳＲＡＭ画素バッファの間の画素データの転
送を可能にする回路を有する。ＦＢＲＡＭチップ７１−
８２は、１組のビデオ・バス１３４−１３７を通して、
ビデオ・データをビデオ出力回路８４へ転送する。ビデ
オ出力回路８４は、ＦＢＲＡＭチップ７１−８２からの
ビデオ・データの転送を同期させる１組の対応するビデ
オ・クロックをビデオ・バス１３４−１３７上に生成す
る。

【００２５】レンダリング・コントローラ７０は、レン
ダリング・バス９８を通して画素データをＦＢＲＡＭチ
ップ７１−８２に書き込む。レンダリング・コントロー
ラ７０は、レンダリング・バス９８を通して画素データ
をＦＢＲＡＭチップ７１−８２から読み出す。レンダリ
ング・コントローラ７０は、レンダリング・バス９８を
通してフレーム・バッファ制御信号及びコマンドをＦＢ
ＲＡＭチップ７１−８２に転送する。フレーム・バッフ
ァ制御信号及びコマンドは、画素ＡＬＵ動作、ＳＲＡＭ
画素バッファとＤＲＡＭアレイの動作及びビデオ・バッ
ファの動作を含むＦＢＲＡＭチップ７１−８２の内部動
作を制御する。

【００２６】１実施例では、レンダリング・バス９８
は、２７２ビットのデータ、制御及びアドレス信号を含
み、インターリーブ・レンダリング・バス６４−６７の
それぞれは、フレーム・バッファ８６の対応するインタ
ーリーブ部分に対する６８ビットの画素データ・パスを
与える。例えば、バス６４は、３６ビットのデータをＲ
ＧＢ ＦＢＲＡＭ７１及び７２に与え、別の３２ビット
のデータをＺ ＦＢＲＡＭ７３に与える。２７２ビット
のレンダリング・バス９８は、レンダリング・バス９８
の１サイクルで４画素をＦＢＲＡＭチップ７１−８２に
転送することができる。各ＦＢＲＡＭチップ７１−８２
は、それぞれが３２ビットの完全な画素値をバッファリ
ングする。

【００２７】別の実施例では、レンダリング・バス９８
は、１４４ビットのデータを含み、インターリーブ・レ
ンダリング・バス６４−６７のそれぞれは、３６ビット
の画素データ・パスを与える。レンダリング・バス６４
は、ＦＢＲＡＭ７１及び７２への３６ビットのＲＧＢデ
ータとＦＢＲＡＭ７３への３２ビットのＺデータを多重
化する。このようなシステムは、レンダリング・コント
ローラ７０のピン・コストを節約し、Ｚバッファリング
を用いるとき２バス・サイクルを要する。

【００２８】また別の実施例では、レンダリング・バス
９８は、レンダリング・バス６４とレンダリング・バス
６６を多重化し、レンダリング・バス６５とレンダリン
グ・バス６７を多重化し、更にＲＧＢをＺと多重化する
ことによって、７２ビットのデータとすることができ
る。このようなシステムは、各画素が固有のデータを必
要とするとき（例えば陰をつけたイメージ）２ウェイ・
インターリーブとなり、全ての画素が同じデータ値（例
えば、フィル領域又はテキスト）を受け取るとき、４ウ
ェイ・インターリーブとなる。このようなシステムは、
ピン・コストをより多く節約し、陰をつけ、Ｚバッファ
リングするとき低レベルのパフォーマンスを与え、フィ
ル領域やテキストの時、同様のパフォーマンスを与え
る。

【００２９】図２は、１実施例に関するＦＢＲＡＭチッ
プ７１を示す。ＦＢＲＡＭチップ７１は、ＤＲＡＭアレ
イ、１対のビデオ・バッファ５２及び５４、画素バッフ
ァ５６及び画素ＡＬＵ５８を含む。ＦＢＲＡＭチップ７
１は、実質的にＦＢＲＡＭチップ７２−８２のそれぞれ
と類似である。ＦＢＲＡＭチップ７１のＤＲＡＭアレイ
は、４つ１組のＤＲＡＭバンク（ＤＲＡＭバンクＡ−
Ｄ）及び対応するページ・バッファＡ−Ｄを含む。１実
施例では、各ＤＲＡＭバンクＡ−Ｄは、２５７ページに
構成された２．５メガ・ビットのＤＲＡＭアレイから成
る。各ページは、３２０ワードであり、各ワードは３２
ビットである。

【００３０】ページ・バッファＡ−Ｄは、対応するＤＲ
ＡＭバンクＡ−Ｄのセンス・アンプを含む。１実施例で
は、各ページ・バッファＡ−Ｄは、対応するＤＲＡＭバ
ンクＡ−Ｄの３２０ワードのページをバッファリングす
る。ビデオ・バッファ５２及び５４は、ビデオ・データ
をバッファリングし、ビデオ・バス１３４を通してビデ
オ出力回路８４に転送する。ビデオ・バッファ５４は、
データをページ・バッファＢ及びＣから受け取る。ビデ
オ・バッファ５２及び５４のデータは、ビデオ・バス１
３４を通して、マルチプレクサ６２経由でビデオ出力回
路８４へシフト・アウトされる。

【００３１】画素バッファ５６は、高速の３ポート・ス
タティックＲＡＭ（ＳＲＡＭ）であり、ＦＢＲＡＭチッ
プ７１に対するレベル１（Ｌ１）の画素キャッシュとし
て働く。Ｌ１画素キャッシュに対する結合パラメータ
は、外部的に決定され、完全な結合マッピングを含む。
Ｌ１画素キャッシュは、書き戻し方式を用いる。Ｌ１画
素キャッシュは、１組のＬ１キャッシュ・ブロックを含
む。レンダリング・コントローラ７０は、各Ｌ１キャッ
シュ・ブロックに対するデータの書き込みを行う。複数
の書き込みは、各Ｌ１キャッシュ・ブロックに累積さ
れ、後でレベル２（Ｌ２）画素キャッシュを通してＤＲ
ＡＭバンクＡ−Ｄに転送される。

【００３２】画素バッファ５６は、ＡＬＵ読み出しポー
ト２０４及びＡＬＵ書き込みポート２０２を有する。レ
ンダリング・コントローラ７０は、インターリーブ・レ
ンダリング・バス６４を通してＡＬＵ５８に対してパイ
プライン化された書き込み動作を行う。ＦＢＲＡＭチッ
プ７１の入出力ピンからの画素入力データ１６２は、画
素ＡＬＵ５８に対するソース・データを与える。画素Ａ
ＬＵ５８は、選択された画素処理機能を行い、書き込み
ポート・データ２０２を画素バッファ５６のＡＬＵ書き
込みポートへ転送する。

【００３３】もし所望の画素処理機能が、読み出し・修
正・書き込み動作を必要とすれば、画素ＡＬＵ５８は、
読み出しデータを読み出しポート２０４から取得し、ソ
ース・データと読み出しデータ２０４を併合して修正を
行い、結果を画素バッファの書き込みポート２０２へ書
き込む。画素バッファ５６の読み書きポートは、レンダ
リング・バス６４を通して１クロックのパイプライン化
された書き込みを提供する、同時１クロックの読み書き
動作を可能にし、１クロックの読み出し・修正・書き込
みサイクルを達成する。

【００３４】レンダリング・コントローラ７０は、イン
ターリーブ・レンダリング・バス６４を通して画素バッ
ファ５６の読み出しポートからデータを読み出す。画素
バッファ５６からの読み出しポート・データ２０４は、
ＦＢＲＡＭチップ７１の入出力ピンを通してインターリ
ーブ・レンダリング・バス６４を通してアクセスでき
る。画素バッファ５６は、包括バス６０上のブロック転
送のため、包括的読み書きポート２０８を提供する。レ
ンダリング・コントローラ７０は、ＡＬＵ読み出しポー
ト、ＡＬＵ書き込みポート及び画素バッファ５６の包括
的読み書きポートを、同時に活性化できる。

【００３５】１実施例に関して、画素バッファ５６は、
２０４８ビットのＳＲＡＭバッファ及び対応するダーテ
ィ・タグ・メモリを有する。２０４８ビットのＳＲＡＭ
バッファは、８つの２５６ビットのＬ１キャッシュ・ブ
ロックに構成される。各Ｌ１キャッシュ・ブロックは、
各３２ビットから成る８ワードをバッファリングする。
各Ｌ１キャッシュ・ブロックは、３２ビット画素の幅
２、高さ４の矩形でバッファリングする。８つのＬ１キ
ャッシュ・ブロックは、ダーティ・タグ・メモリの８組
の３２ビット・ダーティ・タグ・ビットに対応する。包
括的読み・書きポートは、２５６ビット幅であり、ＡＬ
Ｕ読み書きポートは、それぞれ３２ビット幅である。

【００３６】画素ＡＬＵ５８は、インターリーブ・レン
ダリング・バス６４を通して画素バッファ５６へのパイ
プライン化された読み出し・修正・書き込み動作を可能
にする。パイプライン化された読み出し・修正・書き込
み動作は、Ｚバッファ比較、ＲＧＢアルファ・ブレンド
及びブール演算を含む。画素バッファ５６の包括的読み
書きポートは、包括バス６０を通してページ・バッファ
Ａ−Ｄと画素バッファ５６の間で、Ｌ１キャッシュ・ブ
ロック全体の並列転送を可能にする。

【００３７】ページ・バッファＡ−Ｄは、Ｌ２画素キャ
ッシュを含む。Ｌ２画素キャッシュは、ＤＲＡＭバンク
Ａ−Ｄに直接マップされる。各ページ・バッファＡ−Ｄ
は、対応するＤＲＡＭバンクＡ−Ｄの１つのページにマ
ップする。１実施例では、Ｌ２画素キャッシュのエント
リは、各ワードが３２ビットの３２０ワードから成る。
各Ｌ２キャッシュのエントリは、幅２０、高さ１６の画
素の矩形として構成される。Ｌ２画素キャッシュは、書
き込みスルー方式を採用する。包括バス６０を通してＬ
２画素キャッシュのエントリに書き込まれた画素データ
は、対応するＤＲＡＭバンクＡ−Ｄの対応するページに
直ちに転送される。

【００３８】包括バス６０は、Ｌ１画素キャッシュとＬ
２画素キャッシュの間の通信を可能にする。１実施例で
は、包括バス６０は、２５６ビット幅であり、Ｌ１画素
キャッシュとＬ２画素キャッシュの間で、２×４の画素
ブロックの並列転送を可能にする。各ＤＲＡＭバンクＡ
−Ｄは、１組のビット・ラインから成るセンス・アンプ
・バスを有する。センス・アンプ・バスは、ページ・バ
ッファＡ−ＤをＤＲＡＭバンクＡ−Ｄに結合する。１実
施例では、各センス・アンプ・バスは、ＤＲＡＭバンク
Ａ−Ｄから対応するＬ２画素キャッシュへの２０×１６
（３２ビット画素）の画素矩形の並列転送を可能にす
る。

【００３９】レンダリング・コントローラ７０は、イン
ターリーブ・レンダリング・バス６４の制御及びアドレ
ス信号を介してＤＲＡＭバンクＡ−Ｄに対するアクセス
をインターリーブする。レンダリング・コントローラ
は、ページ・バッファＡ−Ｄの１つのセンス・アンプで
のプリ・チャージ動作とＤＲＡＭバンクＡ−Ｄの別の１
つへのレンダリング動作とを重複させる。レンダリング
・コントローラ７０は、ＤＲＡＭバンクＡ−Ｄの１つに
対するアクセス・ページ動作とＤＲＡＭバンクＡ−Ｄの
別の１つへのレンダリング動作とをインターリーブす
る。ＦＢＲＡＭチップ７１は、矩形フィル動作を加速す
る内部メカニズムを有する。矩形フィル・メカニズム
は、ＤＲＡＭバンクＡ−Ｄの部分を定数値又はくり返し
パターンでフィル（充填）する。

【００４０】矩形フィルの１つの方法は、包括バス６０
上での高帯域幅のデータ転送を用いる。Ｌ１画素キャッ
シュ・ブロックは、一定の色又はパターンに初期化され
る。その後Ｌ１画素キャッシュ・ブロックは、包括バス
６０上で利用可能なデータ転送レートでＬ２画素キャッ
シュ内の異なるブロックにくり返しコピーされる。この
ような矩形フィル・メカニズムは、ＦＢＲＡＭチップ７
１の入出力ピンでの帯域幅制限を回避できる。１実施例
では、包括バスの転送レートは、入力ピンの転送レート
の半分であり、Ｌ１キャッシュ・ブロックのサイズは、
入力ピンの幅よりも８倍大きい。次の結果は、このブロ
ック・フィルのモードが入力ピンのフィル・レートより
４倍速いということである。更に、インターリーブされ
たＦＢＲＡＭチップ７１−８２は、単一のＦＢＲＡＭチ
ップの４倍の矩形フィル・レートを生ずる。このブロッ
ク・フィル方法と４ウェイ・インターリーブの組合せ効
果は、１６倍速いフィル・レートとなる。

【００４１】別の矩形フィル方法は、ページ・バッファ
Ａ−Ｄと対応するＤＲＡＭバンクＡ−Ｄの間の高帯域幅
のデータ・パスを用いる。Ｌ１画素キャッシュ・ブロッ
クは、一定の色又はパターンに初期化される。Ｌ１画素
キャッシュ・ブロックは、次に包括バス６０を通してＬ
２キャッシュの全ての４ページ内の全てのブロックにコ
ピーされる。Ｌ２画素キャッシュの４ページは、次にペ
ージ重複サイクルを用いて、インターリーブの手法で対
応するＤＲＡＭバンクＡ−Ｄにコピーされる。１実施例
では、ページ重複レートは、入力ピンの転送レートの１
／４であり、Ｌ２ページ・バッファのサイズは、入力ピ
ンの幅より３２０倍大きい。ページ・フィル・モード
は、入力ピン・フィル・レートより８０倍速い。４ウェ
イ・インターリーブと組合せたページ・フィル・モード
は、３２０倍速いフィル・レートを生ずる。

【００４２】ＦＢＲＡＭチップ７１の読み出し・修正・
書き込み動作は、通常包括バス６０を通してＬ２画素キ
ャッシュからＬ１画素キャッシュへのプリ・フェッチ読
み出し動作、Ｌ１画素キャッシュでの修正動作及び包括
バス６０を通してＬ２画素キャッシュへのコピー書き戻
し動作から成る。ＦＢＲＡＭチップ７１は、プリ・フェ
ッチ読み出し動作をオプショナルにスキップする。この
ようなプリ・フェッチ動作のスキップは、レンダリング
・コントローラ７０による書き込み専用レンダリング動
作のパフォーマンスを倍にする。書き込み専用レンダリ
ング動作の例には、ウィンドウ・システムにおけるテキ
スト及び単純な２Ｄグラフィックスのレンダリング動作
が含まれる。

【００４３】ＦＢＲＡＭチップ７１は、ＡＬＵ５８及び
読み書きポート２０４、２０２を通して画素バッファ５
６をアクセスするための１組の画素ポート制御及びアド
レス入出力インターフェース・ピン１１４、及び包括バ
ス６０又はビデオ・バッファ５２及び５４を通してＤＲ
ＡＭバンクＡ−Ｄをアクセスするための１組の独立した
ＤＲＡＭ制御及びアドレス入出力インターフェース・ピ
ン１１２を有する。１組の独立した制御及びアドレス・
ピンは、ＤＲＡＭバンクＡ−Ｄに関する動作を可能に
し、画素バッファ５６に対するＡＬＵ動作を平行して進
める。ＦＢＲＡＭチップ７１は、ビデオ・バッファ５２
及び５４及びシリアル・ポート１３４に係わるビデオ動
作のための、もう１組の独立したビデオ・ポート制御イ
ンターフェース・ピン１１０を提供する。

【００４４】図３は、１実施例に関し、ＦＢＲＡＭチッ
プ７１−８２に設けたフレーム・バッファの構成を示す
論理ブロック図である。ＦＢＲＡＭチップ７１−８２
は、レンダリング・バス９８を通してアクセス可能な１
つの大きなフレーム・バッファ・メモリ・システムとし
て働く。ＦＢＲＡＭチップ７１−８２の４つの水平イン
ターリーブは、インターリーブなしのフレーム・バッフ
ァに比べて、４のファクタでレンダリング・バス９８の
入出力データ・ピンの数を増加させる。

【００４５】ＦＢＲＡＭチップ７１−８２は、赤、緑、
青及びＺ値等の画素成分を含む４画素の画素データをレ
ンダリング・バス９８を通して同時に書き込むことがで
きる。ＦＢＲＡＭチップ７１−８２は、赤、緑、青及び
Ｚ値等の画素成分を含む４画素の画素データの同時ブレ
ンドを可能にする。ＦＢＲＡＭチップ７１−８２は、４
画素の同時Ｚバッファリングも可能にする。

【００４６】フレーム・バッファ８６の４つの水平イン
ターリーブは、水平ディメンジョンにおいて、内部キャ
ッシュとＦＢＲＡＭチップ７１−８２の内部バスのサイ
ズを４のファクタで実際上増大させる。ＦＢＲＡＭチッ
プ７１−８２は、論理Ｌ１画素キャッシュ９２、論理Ｌ
２画素キャッシュ９４及び１組の論理ＤＲＡＭ９６を実
際上含む。論理Ｌ１画素キャッシュは、ＦＢＲＡＭチッ
プ７１−８２のＬ１画素キャッシュを含む。論理Ｌ１画
素キャッシュ９２は、８つの論理Ｌ１キャッシュを実際
上含み、各論理Ｌ１キャッシュ・ブロックは、幅８画
素、高さ４画素である。論理Ｌ２画素キャッシュ９４
は、ＦＢＲＡＭチップ７１−８２のＬ２画素キャッシュ
を実際上含む。論理Ｌ２画素キャッシュのエントリは、
実際上幅８０画素、高さ１６画素である。

【００４７】ＦＢＲＡＭチップ７１−８２は、実際上Ｆ
ＢＲＡＭチップ７１−８２における包括バスの合計幅を
含む論理包括バス１００を有する。論理包括バス１００
は、Ｌ１画素キャッシュとＬ２画素キャッシュの間で、
８×４画素の並列転送を可能にする。ＦＢＲＡＭチップ
７１−８２のメモリ階層は、論理Ｌ１画素キャッシュ９
２、論理Ｌ２画素キャッシュ９４及び論理ＤＲＡＭバン
ク９６を含む。レンダリング・コントローラ７０は、レ
ンダリング・バス９８の各サイクル中に最大４画素まで
アクセスする。レンダリング・コントローラ７０は、異
なったメモリ階層のレベルへに対して動作を発すること
によって、フレーム・バッファ８６に対する同時動作を
実行する。

【００４８】もしレンダリング・バス９８を通してアド
レスされた画素が、論理Ｌ１画素キャッシュ９２に存在
すれば、ＦＢＲＡＭチップに対する最高のアクセス速度
が生ずる。もしレンダリング・バス９８を通してアドレ
スされた画素が、論理Ｌ１画素キャッシュ９２に存在し
なければ、アドレスされた画素に対応するミスしたブロ
ックは、論理Ｌ２画素キャッシュ９４から論理Ｌ１画素
キャッシュ９２へ転送される。アドレスされた画素に対
するレンダリング動作が行われ、ミスしたブロックは論
理Ｌ２画素キャッシュ９４に書き戻される。もし論理Ｌ
２画素キャッシュ９４に必要なブロックがなければ、必
要なブロックが論理ＤＲＡＭ９６から読み出される。

【００４９】同様に、Ｌ２画素キャッシュは、図１及び
図３にあるようにインターリーブしたとき、そのサイズ
は８０×１６画素である。Ｌ２キャッシュ・ミスの損害
は、１実施例では、４−８クロックである。垂直に移動
するとき、ミスの確率はわずか１／１６で、水平に移動
するとき、わずか１／８０である。ミスの損害は、別々
のＤＲＡＭ制御を用い、ＤＲＡＭバンクＡ−Ｄをインタ
ーリーブすることによって、ヒットとオーバラップされ
る。

【００５０】図４は、１実施例に関し、ＦＢＲＡＭチッ
プ７１に対する入出力インターフェースを示す。この入
力出力インターフェースは、画素ポート動作に対する画
素ポート制御インターフェース１１４、ビデオ動作に対
するビデオ・ポート制御インターフェース１１０、及び
ＦＢＲＡＭチップ７１におけるＤＲＡＭ動作に対するＤ
ＲＡＭ制御インターフェース１１２から成る。

【００５１】画素ＡＬＵ５８及び画素バッファ５６に対
する画素ポート・アクセス動作は、１組の画素ポート・
アドレス及び制御信号によって制御される。ＤＲＡＭバ
ンクＡ−Ｄに対する動作は、１組のＤＲＡＭ制御信号に
よって制御される。ビデオ・バッファ５２及び５４の機
能は、１組のビデオ制御信号によって制御される。４ウ
ェイ・インターリーブＤＲＡＭバンクと共に３組の別々
の制御によって、ＦＢＲＡＭチップ７１に対する最大６
つの同時動作が可能となる。

【００５２】表１は、１実施例に関する画素ポート・ア
ドレス及び制御信号をリストしたものである。レンダリ
ング・コントローラ７０は、画素ポート・アドレス及び
制御信号を介して、画素ＡＬＵ５８及び画素バッファ読
み・書きポート２０４、２０２に対する画素ポート動作
を制御する。レンダリング・コントローラ７０は、ＰＡ
＿ＥＮＡ［１..０］信号をアサートし、画素ＡＬＵ５８
及び画素バッファ・ポート２０４、２０２に関する動作
を起動する。もしＰＡ＿ＥＮＡ信号がアサートされなけ
れば、残りの画素ポート制御信号は無視される。

【００５３】

【００５４】レンダリング・コントローラ７０は、ＰＡ
＿ＷＥ信号をアサートし、書き込み動作を示す。ＰＡ＿
ＷＥ信号は、もしアサートされなければ、読み出し動作
を示す。レンダリング・コントローラ７０は、ＰＡ＿Ｗ
Ｅ信号と組合わせてＰＡ＿ＯＰ［２..０］信号をドライ
ブし、画素ＡＬＵ５８に対する動作を指定する。レンダ
リング・コントローラ７０は、ＰＡ＿ＡＤＤＲ［５..
０］信号を用いて、画素ＡＬＵ５８の動作に関して、画
素バッファ読み・書きポート２０４、２０２のアドレス
を指定する。

【００５５】レンダリング・コントローラ７０は、レジ
スタ書き込み及びダーティ・タグ書き込みを含む読み出
し、書き込み動作中、ＰＡ＿ＢＥ［３..０］信号をドラ
イブする。読み出し動作中、ＰＡ＿ＷＥはアサートされ
ず、ＰＡ＿ＢＥ信号は、出力バイト可能化信号を与え
る。書き込み動作中、ＰＡ＿ＷＥは、アサートされ、Ｐ
Ａ＿ＢＥ信号は、書き込みバイト可能化信号を与える。
ＰＡ＿ＢＥ［０］信号は、ＰＡ＿ＤＱ［７..０］データ
・バイトを制御し、ＰＡ＿ＢＥ［１］信号は、ＰＡ＿Ｄ
Ｑ［１５..８］データ・バイトを制御し、ＰＡ＿ＢＥ
［２］信号は、ＰＡ＿ＤＱ［２３..１６］データ・バイ
トを制御し、ＰＡ＿ＢＥ［３］信号は、ＰＡ＿ＤＱ［３
１..２４］データ・バイトを制御する。

【００５６】レンダリング・コントローラ７０は、ＦＢ
ＲＡＭチップ７１に対する読み・書き動作中、ＰＡ＿Ｄ
Ｑ［３１..０］信号を用いる。書き込み動作中、ＰＡ＿
ＤＱ信号は、画素ＡＬＵ５８に転送される。読み出し動
作中、ＰＡ＿ＤＱ信号は、画素バッファ５６の読み出し
ポートによって与えられる。内部コピー及び垂直スクロ
ール動作中、レンダリング・コントローラ７０は、書き
込みアドレスにＰＡ＿ＤＱ［２９..２４］信号を供給す
る。

【００５７】ブレンドを行うＡＬＵ書き込みの間、レン
ダリング・コントローラ７０は、ＰＡ＿ＤＸ［３..０］
信号を用いて、ＰＡ＿ＤＱ信号を介して転送されたデー
タ・バイトに関する特別の上位データ・ビットを与え
る。ＰＡ＿ＤＸ［０］信号は、ＰＡ＿ＤＱ［７..０］バ
イトに関する上位ビットを与える。同様に、ＰＡ＿ＤＸ
［１］信号は、ＰＡ＿ＤＱ［１５..８］バイトの上位ビ
ットであり、ＰＡ＿ＤＸ［２］信号は、ＰＡ＿ＤＱ［２
３..１６］の上位ビット、ＰＡ＿ＤＸ［３］信号は、Ｐ
Ａ＿ＤＱ［３１..２４］バイトの上位ビットである。

【００５８】ＰＡ＿ＰＡＳＳ＿ＩＮ及びＰＡ＿ＰＡＳＳ
＿ＯＵＴ信号は、ＦＢＲＡＭチップ７１−８２間でのパ
ス／フェイル（pass／fail）比較装置結果の調整を可能
にする。ＦＢＲＡＭチップ７１の内部比較装置からの比
較結果は、ＰＡ＿ＰＡＳＳ＿ＯＵＴ信号を介して転送さ
れる。ＰＡ＿ＰＡＳＳ＿ＯＵＴ信号は、画素バッファ５
６に対するステートフル（stateful）書き込み動作中、
内部比較テストがフェイルしたかどうかを示す。もしＰ
Ａ＿ＰＡＳＳ＿ＩＮ信号がパスを示し、ＰＡ＿ＰＡＳＳ
＿ＯＵＴ信号がパスを示すと、データはステートフル・
データ書き込み中に画素バッファ５６に書き込まれる。

【００５９】表２は、１実施例に関するＤＲＡＭアドレ
ス及び制御信号を記述している。レンダリング・コント
ローラ７０は、ＤＲＡＭアドレス及び制御信号を介し
て、ＤＲＡＭバンクＡ−Ｄ、包括バス６０、画素バッフ
ァの包括バス・ポート及びビデオ・バッファ５２及び５
４に対するＤＲＡＭアクセス動作を起動する。レンダリ
ング・コントローラ７０は、ＤＲＡＭ＿ＯＰ［２..０］
信号を介して、ＤＲＡＭ動作を指定する。レンダリング
・コントローラ７０は、ＤＲＡＭ＿ＥＮＡをマスタ・ク
ロックＣＬＫの立ち上がり端でアサートし、次のクロッ
ク・サイクルでＤＲＡＭバンクＡ−Ｄの１つに対する動
作を起動する。

【００６０】

【００６１】レンダリング・コントローラ７０は、ＤＲ
ＡＭ＿ＢＡＮＫ［１..０］信号でＤＲＡＭバンクＡ−Ｄ
の１つを選択する。レンダリング・コントローラ７０
は、ＤＲＡＭ＿ＡＤＤＲ［８..０］信号を介して選択さ
れたＤＲＡＭ バンクＡ−Ｄのページを選択する。更
に、レンダリング・コントローラ７０は、ＤＲＡＭ＿Ａ
ＤＤＲ［８..０］信号を用いて、包括バス６０上でのブ
ロック転送中に、画素バッファ包括バス・ポート・アド
レスを指定し、ＤＲＡＭページからビデオ・データをビ
デオ・バッファ５２及び５４の１つへ転送することを指
定する。

【００６２】表３は、１実施例に関するビデオ制御信号
をリストしたものである。ビデオ制御信号は、ビデオ・
バス１３４を通して、ビデオ・データをビデオ出力回路
８４へ転送するために用いられる。ビデオ・バス１３４
上に転送されたビデオ・データは、ＶＩＤ＿ＣＬＫ信号
に同期する。ＶＩＤ＿ＣＬＫ信号は、ゲートされた、或
いはフリー・ランのビデオ・シフト・クロックである。
ＶＩＤ＿ＣＭ（上バー）信号は、次のＶＩＤ＿ＣＬＫサ
イクルをマスクし、ビデオ・バッファ５２及び５４をド
ライブするＦＢＲＡＭチップ７１のビデオ・カウンタを
動作不能にするために用いられる同期信号である。ＶＩ
Ｄ＿ＯＥ信号は、ＶＩＤ＿ＤＡＴＡ信号によって与えら
れたビデオ・データに対する非同期のビデオ出力可能化
信号である。ＶＩＤ＿ＤＡＴＡ［１５..０］信号によっ
て与えられた１６ビット幅のビデオ・データ・バスは、
１サイクル中でのビデオ・データの２バイト転送を可能
にする。ＶＩＤ＿ＱＳＦ信号は、ＶＩＤ＿ＤＡＴＡ［１
５..０］信号を介して転送されたビデオ・データを、ビ
デオ・バッファ５２又はビデオ・バッファ５４がドライ
ブしているかどうかを示す。

【００６３】

【００６４】図５は、１実施例に関するＤＲＡＭバンク
Ａの体系を示す。ＤＲＡＭバンクＡは、実質的にＤＲＡ
ＭバンクＢ−Ｄと同様である。ＤＲＡＭバンクＡは、Ｄ
ＲＡＭアレイ１５４、１組のセンス・アンプ１５６、行
デコーダ回路１５８及びラッチ１６０を含む。ＤＲＡＭ
アレイ１５４は２５７ページで構成される。各ページ
は、１０，２４０のメモリ・セルから成り、ＤＲＡＭバ
ンクＡに関して合計２，６３１，６８０ビットの記憶域
を与える。

【００６５】行デコーダ回路１５８は、ＤＲＡＭ制御回
路１１２からＤＲＡＭアクセス信号１６８を受け取り、
ＤＲＡＭアクセス信号１６８によって与えられたページ
・アドレスで指定されたＤＲＡＭアレイ１５４のページ
に対するワード・ラインを選択する。ワード・ライン
は、センス・アンプ１５６への転送のため、ＤＲＡＭア
レイ１５４のページを選択する。センス・アンプ１５６
は、ＤＲＡＭアレイ１５４に対するページ・キャッシュ
として働く。センス・アンプ１５６は、等化され、ＤＲ
ＡＭバンクＡは、行デコーダ回路１５８からのワード・
ラインが不活性のときアイドル状態である。

【００６６】ＤＲＡＭアクセス信号１６８で示されるペ
ージ・アクセス動作中、行デコーダ回路１５８は、適当
なワード・ラインを活性化することによって、ＤＲＡＭ
アレイ１５４のページを選択する。活性化されたワード
・ラインは、ＤＲＡＭアレイ１５４の対応するページの
ビット・セル・チャージをセンス・アンプ１５６へ転送
する。センス・アンプ１５６は、ＤＲＡＭアレイ１５４
の選択されたページのビット・セル・チャージを増幅す
る。ＤＲＡＭバンクＡは、ＤＲＡＭアレイ１５４のどの
ページに対しても、ページ・データ書き込みに関する重
複ページ・メカニズムを与える。もしＤＲＡＭアクセス
信号１６８が、重複ページ動作を示すと、行デコーダ回
路１５８は、最初にセンス・アンプ１５６を等化せずに
ワード・ラインを選択する。選択されたワード・ライン
は、センス・アンプ１５６にあるデータをＤＲＡＭアレ
イ１５４の選択されたページのデータ上に書き直す。

【００６７】ＤＲＡＭバンクＡはＤＲＡＭアレイ１５４
に対するページ・アクセス前にプリチャージされる。Ｄ
ＲＡＭバンクＡに対するプリチャージ動作は、包括バス
６０へのデータ転送動作又はビデオ・バッファ５２との
通信の完了後に始まる。プリ・チャージ動作は、ＤＲＡ
Ｍアクセス信号１６８によって示される。プリチャージ
動作は、選択されたワード・ラインを不活性にし、セン
ス・アンプ１５６を等化する。プリチャージ動作後、不
活性になったワード・ラインに対応するＤＲＡＭアレイ
１５４のページは、以前センス・アンプ１５６にあった
データを含む。ＤＲＡＭアレイ１５４からのページ・ア
クセスは、プリチャージ動作に続いて、遅れなしに行わ
れる。

【００６８】図６は、１実施例に関するビデオ・バッフ
ァ５２及び５４を示す。ビデオ・バッファ５２及び５４
は、ダブル・バッファとして構成され、ビデオ・データ
をビデオ・バス１３４を通して転送する。ビデオ・バッ
ファ５２からのビデオ・データ１１６又はビデオ・バッ
ファ５４からのビデオ・データ１１７は、マルチプレク
サ６２によって選択される。ビデオ・バス１３４上に転
送されるビデオ・データは、レジスタ１８６によって同
期される。レジスタ１８６は、ビデオ出力回路８４から
のＶＩＤ＿ＣＬＫ信号によってクロックされる。ビデオ
・バス１３４でのビデオ・データ転送動作は、ＶＩＤ＿
ＯＥ信号によって動作可能・動作不能にされる。

【００６９】ビデオ・バッファ５２は、１組のセンス・
アンプ・データ１７０を、ページ・バッファＡ又はＣか
ら受け取る。ビデオ・バッファ５４は、１組のセンス・
アンプ・データ１７２を、ページ・バッファＢ又はＤか
ら受け取る。カウンタ１７４は、ＶＩＤ＿ＣＬＫ信号及
びＶＩＤ＿ＥＮＡ信号に従ってビデオ・アドレス１７６
を生成する。ビデオ・アドレス１７６によって、ビデオ
・バッファ５２及び５４は、ビデオ・データ１１６及び
１１７をマルチプレクサ６２へシフトさせる。カウンタ
１７４は、ビデオ・クロック１０８に同期し、ＶＩＤ＿
ＥＮＡ信号によって動作可能・動作不能にされる。

【００７０】１実施例では、ビデオ・バッファ５２及び
５４のそれぞれは、６４０ビットのセンス・アンプ・デ
ータをバッファリングする。センス・アンプ・データ１
７０及び１７２は、それぞれ対応するページ・バッファ
Ａ−Ｄの１つからの６４ビットのセンス・アンプ・デー
タを含む。ビデオ・バッファ５２及び５４は、ＶＩＤ＿
ＣＬＫ信号の各サイクル中、ビデオ・アドレス１７６に
従って、１６ビットのデータをビデオ・バス１３４上へ
シフトする。各ビデオ・バッファ５２及び５４は、全６
４０ビットのビデオ・データをビデオ・バス１３４へ転
送するのに、それぞれ４０サイクルのＶＩＤ＿ＣＬＫ信
号を要する。カウンタ１７４は、ビデオ・データ１１６
及び１１７の間で選択する選択信号１８８を生成する。
カウンタは、ＶＩＤ＿ＣＬＫ信号モジュール４０をカウ
ントし、カウントが０にラップ・アラウンドするとき、
選択信号１８８をトグルすることによって、選択信号１
８８を生成する。選択信号１８８は、レジスタ１８２を
通してＶＩＤ＿ＣＬＫ信号に同期し、ビデオ・バス１３
４上のＶＩＤ＿ＱＳＦ信号をドライブする。

【００７１】ＶＩＤ＿ＤＡＴＡ信号は、１６ビットの並
列ビデオ・データをビデオ出力回路８４に与える。ＶＩ
Ｄ＿ＤＡＴＡ信号上のデータのバイト順は、ＦＢＲＡＭ
チップ７１のバイト・ペア・モード・ラッチによって選
択される。バイト・ペア・モード・ラッチは、ＤＲＡＭ
＿ＡＤＤＲ［８］信号がアサートされると、ＤＲＡＭ＿
ＡＤＤＲ［７］信号を介してロードされる。バイト・ペ
ア・モード・ラッチは、正常ビデオ出力モードか又は反
転ビデオ出力モードを選択する。

【００７２】図７は、１実施例に関する画素バッファ５
６を示す。画素バッファ５６は、ＳＲＡＭバッファ２０
０、対応するダーティ・タグ・メモリ１９４、プレーン
・マスク・レジスタ１９８、書き込み可能化回路１９
０、書き込みバッファ１９２、書き込みポート２８６及
び読み出しポート２８８から成る。ＳＲＡＭバッファ２
００は、２０４８ビットのＳＲＡＭアレイから成る。Ｓ
ＲＡＭバッファ２００は、８つの画素キャッシュ・ブロ
ックに構成される。ＳＲＡＭバッファ２００の各画素キ
ャッシュ・ブロックは、２５６ビットから成る。ＳＲＡ
Ｍバッファ２００の各画素キャッシュ・ブロックは、各
３２ビットの８ワードをストアする。ダーティ・タグ・
メモリ１９４は、８組の３２ビットのダーティ・タグを
有する。ＳＲＡＭバッファ２００の各画素キャッシュ・
ブロックは、ダーティ・タグ・メモリ１９４の１組のダ
ーティ・タグに対応する。

【００７３】画素ポート制御回路１１４は、ＡＬＵブロ
ック・アドレス２１４及びワード・アドレス２０６を生
成し、画素アクセス動作に関して、ＳＲＡＭバッファ２
００の画素データ及びダーティ・タグ・メモリ１９４の
対応するダーティ・タグ・ビットを選択する。画素バッ
ファ５６は、ＳＲＡＭバッファ２００に対して入力され
る書き込みポート・データ２０２を、書き込みポート２
８６を通して受け取る。書き込みポート２８６は、画素
ＡＬＵ５８からの画素バッファ書き込み可能化信号２７
６によって、動作可能・動作不能にされる。画素バッフ
ァ５６は、出力されるＳＲＡＭバッファ２００からの読
み出しポート・データ２０４を読み出しポート２８８を
通して転送する。ダーティ・タグ・メモリ１９４のダー
ティ・タグは、ＡＬＵブロック・アドレス２１４によっ
て選択される。

【００７４】ＤＲＡＭ制御回路１１２は、包括ブロック
・アドレス２１６を生成して、包括バス６０上でのブロ
ック転送動作に対するＳＲＡＭバッファ２００の画素キ
ャッシュ・ブロックを選択する。書き込みバッファ１９
２は、包括読み・書きポート・バス２０８経由で、包括
バス６０をＳＲＡＭバッファ２００にインターフェース
させる。包括バス６０上でのＳＲＡＭバッファ２００に
対するＤＲＡＭバンクＡ−Ｄからの画素キャッシュのブ
ロック転送はＤＲＡＭ制御回路１１２からの包括バス読
み出し信号２１０によって制御される。包括バス読み出
し信号２１０は、包括読み・書きポート・バス２０８を
通して、画素キャッシュ・ブロックを書き込みバッファ
１９２からＳＲＡＭバッファ２００へ転送する。包括バ
ス読み出し信号２１０は、１組の定数ゼロ２１４をダー
ティ・タグ・メモリ１９４の対応するダーティ・タグ・
ビットにロードする。ダーティ・タグ・メモリ１９４の
対応するダーティ・タグ・ビットは包括ブロック・アド
レス２１６によって選択される。

【００７５】包括バス６０上でのＤＲＡＭバンクＡ−Ｄ
に対するＳＲＡＭバッファ２００からの画素キャッシュ
のブロック転送は、ＤＲＡＭ制御回路１１２からの包括
バス書き込み信号２１２によって制御される。包括バス
書き込み信号２１２は、書き込み可能化回路１９０に１
組の書き込み可能化信号１６４を生成させる。書き込み
可能化信号１６４は、包括バス６０を通して画素キャッ
シュ・ブロックを書き込みバッファからページ・バッフ
ァＡ−Ｄへ転送するのを制御する。書き込み可能化信号
１６４は、ダーティ・タグ・メモリ１９４の対応するダ
ーティ・タグ・ビットによって左右される。

【００７６】書き込み可能化信号１６４は、プレーン・
マスク・レジスタ１９８にストアされたプレーン・マス
ク値によっても左右される。１実施例に関して、書き込
み可能化信号１６４は、包括バス６０を通して転送され
る２５６ビットの画素キャッシュ・ブロックに対応する
１組の２５６の書き込み可能化信号から成る。

【００７７】図８は、１実施例に関する画素ＡＬＵ５８
を示す。画素ＡＬＵ５８は、１組のラスタ動作及びブレ
ンド（ＲＯＰ／ブレンド）装置２３０−２３３、定数レ
ジスタ２３６、及び比較装置２３５から成る。画素ＡＬ
Ｕ５８に対するソース・データは、定数レジスタ２３６
からの定数値、ＦＢＲＡＭチップ７１の入出力ピンから
の入力画素データ及び画素バッファ５６からの読み出し
ポート・データ２０４によって与えられる。

【００７８】入力画素データ１６２は、ＰＡ＿ＤＱ［３
１..０］信号を介して供給される３２ビットと、ＰＡ＿
ＤＸ［３..０］信号を介して供給される４ビットから成
る。ＰＡ＿ＤＸ［３..０］信号を介して与えられるデー
タは、ＦＢＲＡＭチップ７１のブレンド動作中に用いら
れる。定数レジスタ２３６は、ソース・データとして後
で使用するため、入力画素データ１６２をラッチする。

【００７９】画素バッファ５６からの読み出しポート・
データ２０４は、旧データ（Ｏ［３１..０］）を、ラス
タ動作、ブレンド動作及び比較動作に対して与える。入
力画素データ１６２は、新データ（Ｎ［３１..０］）及
び拡張新データ（ＮＸ［３..０］）を、ラスタ動作、ブ
レンド動作及び比較動作に対して与える。定数レジスタ
２３６は、定数ソース・データ（Ｋ［３１..０］）及び
拡張された定数ソース・データ（ＫＸ［３..０］）を、
ラスタ動作、ブレンド動作及び比較動作に対して与え
る。

【００８０】各ＲＯＰ／ブレンド装置２３０−２３３
は、８ビット・ラスタ動作及び８ビット・ブレンド動作
を実行する。ＲＯＰ／ブレンド装置２３０−２３３は、
それぞれパイプライン化されている。各ＲＯＰ／ブレン
ド装置２３０−２３３は、画素バッファ５６からの旧デ
ータの対応する８ビット、９ビットのフラクション及び
９ビットの新データに対して動作する。ＲＯＰ／ブレン
ド装置２３０−２３３は、それぞれ対応するフラクショ
ン及び対応する新データに関して様々なソースを用い
る。

【００８１】旧データ ０［３１..０］、新データＮ
［３１..０］及びＮＸ［３..０］及び定数データＫ［３
１..０］、ＫＸ［３..０］は、ソースとしてＲＯＰ／ブ
レンド装置２３０−２３３及び比較装置２３５に分配さ
れる。旧データＯ［３１..０］、新データＮ［３１..
０］及びＮＸ［３..０］及び定数データＫ［３１..０］
及びＫＸ［３..０］は、１組のソース２５０−２５３を
ＲＯＰ／ブレンド装置２３０−２３３に与える。旧デー
タＯ［３１..０］、新データＮ［３１..０］及定数デー
タＫ［３１..０］は、１組の比較ソース２４８を比較装
置２３５に与える。

【００８２】ＲＯＰ／ブレンド装置２３０−２３３によ
って生成されたＲＯＰ／ブレンド結果は、書き込みポー
ト・データ２０２として画素バッファ５６に転送され
る。ＲＯＰ／ブレンド装置２３０−２３３によって生成
されたＲＯＰ／ブレンド結果は、比較装置２３５によっ
て生成された画素バッファ書き込み可能化信号２７６に
従って、書き込みポート・データ２０２を通して画素バ
ッファ５６に条件付きで書き込まれる。比較装置２３５
は、３２ビットの一致比較装置及び３２ビットのマグニ
チュード比較装置を含む。比較装置２３５で生成された
比較結果２４０は、ＰＡ＿ＰＡＳＳ＿ＩＮ及びＰＡ＿Ｐ
ＡＳＳ＿ＯＵＴ信号を介して、もう１つのＦＢＲＡＭチ
ップからの比較結果と組み合わされる。

【００８３】図９は、１実施例に関するＲＯＰ／ブレン
ド装置２３０を示す。ＲＯＰ／ブレンド装置２３１−２
３３は実質的にＲＯＰ／ブレンド装置２３０と同様であ
る。ＲＯＰ／ブレンド装置２３１−２３３は、ソース・
データの異るフィールドに動作する。ＲＯＰ／ブレンド
装置２３０は、ラスタＯＰ回路２２２、アダー２２４及
びクランプ回路２２６及び乗算回路２２８から成る。Ｒ
ＯＰ／ブレンド装置２３０は、更に、ＲＯＰ／ブレンド
装置２３０に対するソース・データの経路を定め、結果
を画素バッファ５６の書き込みポート２０２へ伝達する
１組のマルチプレクサ２４２−２４４を含む。更に、１
００ｈｅｘと等しい定数データ・ソースは、マルチプレ
クサ２４４を通して利用可能である。

【００８４】ＲＯＰ／ブレンド装置２３０は、入力画素
データ１６２を介して新データＮ［７..０］でプログラ
ムされた制御レジスタ２２０を含む。制御レジスタ２２
０は、画素ポート制御回路１１４からのロードＲＯＰ／
ブレンド信号２１８によってロードされる。レンダリン
グ・コントローラ７０は、ＲＯＰ／ブレンド装置２３０
をＲＯＰ装置又はブレンド装置として構成するように制
御レジスタ２２０をプログラムする。制御レジスタ２２
０は、１組の制御信号２４８を生成して、マルチプレク
サ２４２ー２４４及びラスタＯＰ回路２２２を制御す
る。マルチプレクサ２４３は、ラスタＯＰ回路２２２か
らのブレンド結果３４６又はブレンド結果３４８を選択
する。

【００８５】１実施例では、ラスタＯＰ回路２２２は、
制御信号２４８に従って、１６のブール・ラスタＯＰ関
数の１つを実行する。ラスタＯＰ関数は、制御レジスタ
２２０の内容に従って、旧データＯ［７..０］及び新デ
ータＮＸ［０］、Ｎ［７..０］又は定数データＫＸ
［０］、Ｋ［７..０］を用いて実行される。ＲＯＰ／ブ
レンド装置２３０に対する一般的画素ブレンドの方程式
は、 ブレンド結果＝新データ × 新フラクション＋旧データ
× 旧フラクションである。乗算回路２２８及びアダー
２２４は、一般的画素ブレンドの方程式における旧デー
タ × 旧フラクションの乗算と加算を行う。新データ
× 新フラクションの乗算結果及び旧フラクションはレ
ンダリング・コントローラ７０によって供給される。

【００８６】アダー２２４は、中間ブレンド結果を生成
する。中間ブレンド結果は、クランプ回路２２６によっ
てクランプされる。クランプ回路２２６は、アダーのア
ンダーフローを０にクランプし、アダーのオーバーフロ
ーを２５５にクランプする。クランプ結果３４８は、書
き込みポート・データ２０２を介して、マルチプレクサ
２４３を通して画素バッファ５６へ転送される。

【００８７】図１０は、１実施例に関する比較装置２３
５を示す。比較装置２３５は、一致比較回路２６０、マ
グニチュード比較回路２６２、一致マスク・レジスタ２
６４、マグニチュード・マスク・レジスタ２６６及び比
較制御レジスタ２６８から成る。一致比較回路２６０及
びマグニチュード比較回路２６２は、それぞれの比較機
能を並行して行う。

【００８８】比較制御レジスタ２６８の内容は、一致及
びマグニチュード比較機能を指定する。一致マスク・レ
ジスタ２６４及びマグニチュード・マスク・レジスタ２
６６は、一致及びマグニチュード比較機能に参加するソ
ース・データ・ビットを指定する。比較制御レジスタ２
６８は、入力画素データ１６２を介して新データＮ
［５..０］でプログラムされる。比較制御レジスタ２６
８は、画素ポート制御回路１１４からのロード比較制御
信号２８２によってロードされる。一致マスク・レジス
タ２６４及びマグニチュード・マスク・レジスタ２６６
は、それぞれ入力画素データ１６２を介して新データＮ
［３１..０］でプログラムされる。一致マスク・レジス
タ２６４及びマグニチュード・マスク・レジスタ２６６
は、画素ポート制御回路１１４からのロード一致マスク
信号２８０及びロード・マグニチュード・マスク信号２
８１によってそれぞれロードされる。

【００８９】画素バッファ５６から受け取った旧データ
Ｏ［３１..０］は、一致比較回路２６０及びマグニチュ
ード比較回路２６２に対する１つのソース・データ入力
を与える。一致比較回路２６０及びマグニチュード比較
回路２６２に対するもう１つのソース・データ入力は、
ＦＢＲＡＭチップ７１のＰＡ＿ＤＱピンからの新データ
Ｎ［３１..０］又は定数レジスタ２３６からの定数デー
タ（Ｋ［３１..０］）によって与えられる。

【００９０】一致比較回路２６０及びマグニチュード比
較回路２６２からの比較結果は、ＡＮＤゲート２７０に
よって組み合わされる。ＡＮＤゲート２７０は、インタ
ーリーブ・レンダリング・バス６４を通して転送された
比較結果をＰＡ＿ＰＡＳＳ＿ＯＵＴ信号として与える。
比較結果２４０はＡＮＤゲート２７１によってＰＡ＿Ｐ
ＡＳＳ＿ＩＮと組み合わされる。ＡＮＤゲート２７１の
出力は、画素バッファ書き込み可能化信号２７６を与え
る。画素バッファ書き込み可能信号２７６は、書き込み
ポート・データ２０２の画素バッファ５６への書き込み
を可能にする。

【００９１】図１１は、１実施例に関して、画素バッフ
ァ５６及び画素ＡＬＵ５８のパイプライン体系を示す。
画素バッファ５６及び画素ＡＬＵ５８は、７ステージの
パイプライン（ステージ１からステージ７）を実行す
る。パイプライン・ステージ１からステージ７は、イン
ターリーブ・レンダリング・バス６４上でのＦＢＲＡＭ
チップ７１に対する画素ポート読み出しアクセスと書き
込みアクセスの間の移行遅延を最小にする。パイプライ
ン・ステージのステージ１からステージ７は、レンダリ
ング・コントローラ７０が遅延サイクルなしに、１クロ
ック当たり１つの割合で連続して書き込み動作を発生さ
せるのを可能にする。画素バッファ５６及び画素ＡＬＵ
５８のパイプライン体系は、ＡＬＵ論理が、ＡＬＵ論理
に対して最適化されていない標準的ＤＲＡＭ処理を用い
て実施されているにも係わらず、高いスループットを可
能にする。

【００９２】１実施例では、３パイプライン・ステージ
を用いて比較装置のパイプライン２３５を実施し、４パ
イプライン・ステージを用いてＲＯＰ／ブレンド装置の
パイプライン２３０−２３３を実施している。深い処理
パイプラインは、ＦＢＲＡＭチップ７１の製造において
用いられる遅くて安価なメモリ処理において、必要とす
る高速な論理及び数値計算の実際的実施を可能にする。

【００９３】レンダリング・コントローラ７０は、イン
ターリーブ・レンダリング・バス６４上にレジスタ書き
込み動作を発して、画素バッファ５６及び画素ＡＬＵ５
８の制御レジスタを含むＦＢＲＡＭチップ７１の制御レ
ジスタをプログラムする。レジスタ書き込み動作は、レ
ジスタ書き込み動作に先行するインターリーブ・レンダ
リング・バス６４のサイクル中に発生したパイプライン
動作には影響を与えない。レジスタ書き込み動作は、イ
ンターリーブ・レンダリング・バス６４上の次のサイク
ルに発生した動作に影響する。

【００９４】パイプライン・ステージのステージ１から
ステージ７は、レンダリング・コントローラ７０が遅延
サイクルなしにインターリーブ・レンダリング・バス６
４上に読み出し動作を連続して発するのを可能にする。
インターリーブ・レンダリング・バス６４上の読み出し
動作は、複数のサイクルのデータ・フェーズを含む。レ
ンダリング・コントローラ７０は、書き込み動作をイン
ターリーブ・レンダリング・バス６４上に発した直後
に、遅延サイクルなしで、インターリーブ・レンダリン
グ・バス６４上に読み出し動作を発することができる。
表４は、パイプライン・ステージのステージ１からステ
ージ７に関して、ＦＢＲＡＭチップ７１の入出力インタ
ーフェース・ピンでの外部動作と関連して、画素バッフ
ァ５６及び画素ＡＬＵ５８の内部動作を記述したもので
ある。

【００９５】

【００９６】図１２は、１実施例に関して、パイプライ
ン・ステージのステージ１からステージ７でのパイプラ
イン読み・書き転送を示すタイミング図である。レンダ
リング・コントローラ７０は、１対の読み出し動作（読
み出しＡ及び読み出しＢ）をインターリーブ・レンダリ
ング・バス６４上に発し、次に一連の書き込み動作（Ｗ
Ｃ，ＷＤ，ＷＥ，ＷＦ）を発し、続いて読み出し動作
（読み出しＧ）を発する。図は、ＰＡ＿ＡＤＤＲ信号、
ＰＡ＿ＯＰ，ＰＡ＿ＢＥ，ＰＡ＿ＷＥ，及びＰＡ＿ＥＮ
Ａ信号、ＰＡ＿ＤＱ及びＰＡ＿ＤＸ信号、及び比較結果
ＰＡ＿ＰＡＳＳ＿ＯＵＴ信号を含む画素ポート入出力イ
ンターフェース・ピンでのタイミングを示す。マスター
・クロック信号（ＣＬＫ）は、インターリーブ・レンダ
リング・バス６４上での読み・書き動作を同期させる。

【００９７】レンダリング・コントローラ７０は、時間
ｔ０とｔ１の間にインターリーブ・レンダリング・バス
６４上に読み出し動作「読み出しＡ」を発する。読み出
し動作「読み出しＡ」に対する有効なデータＡは、時間
ｔ３中に利用可能である。データＡは、時間ｔ４中にＣ
ＬＫ信号の立ち上がり端でサンプリングされる。読み出
し動作「読み出しＢ」と書き込み動作ＷＣの間で、２サ
イクルのＮＯ−ＯＰ（ＮＯＰ）が、インターリーブ・レ
ンダリング・バス６４上に発生する。ＮＯ−ＯＰ時間
は、インターリーブ・レンダリング・バス６４上のデー
タ・ターンアラウンド中にアイドル時間を与える。

【００９８】レンダリング・コントローラ７０は、書き
込み動作ＷＦ発生の直後に、読み出し動作「読み出し
Ｇ」を発する。読み込み動作ＷＣは、時間ｔ６でパイプ
ライン・ステージのステージ１に達する。書き込み動作
ＷＣ（パスＣ）に対応するＰＡ＿ＰＡＳＳ＿ＯＵＴ信号
は、時間ｔ１１中にパイプライン・ステージのステージ
６に達する。

【００９９】図１３は、１実施例に関する画素バッファ
５６の構成を示す。ＳＲＡＭバッファ２００は、８つの
２５６ビット画素キャッシュ・ブロック（ブロックＢ０
からＢ７まで）として構成され、各ブロックが３２ビッ
ト画素を有する８つのブロックで構成されている。ブロ
ックＢ０からＢ７は、包括バス６０上でのブロック転送
及びＡＬＵ読み・書きポート２８６及び２８８を通して
のアクセスに関して、ＤＲＡＭ＿ＡＤＤＲ信号によって
アドレスされる。ＤＲＡＭ＿ＡＤＤＲ信号によって指定
されるワード・アドレスは、ＡＬＵ読み・書きポート２
８６及び２８８を通してのアクセスに関して、ＳＲＡＭ
バッファ２００の３２ビット・ワードを識別する。

【０１００】各ブロックＢ０からＢ７は８つの３２ビッ
ト・ワードから成る。例えば、ブロックＢ０は、ワード
Ｗ０からワードＷ７より成る。各ワードＷ０からＷ７
は、ブロックＢ０の１／８スライスである。ワードＷ０
は、ＰＡ＿ＤＱ［３１..０］信号に直接マップさせる。
Ｗ０の第１バイトは、ＰＡ＿ＤＱ［７..０］信号にマッ
プされ、Ｗ０の第２バイトは、ＰＡ＿ＤＱ［１５..８］
信号にマップされ、Ｗ０の第３バイトは、ＰＡ＿ＤＱ
［２３..１６］信号にマップされ、Ｗ０の残りのバイト
は、ＰＡ＿ＤＱ［３１..２４］信号にマップされる。

【０１０１】各ブロックＢ０からＢ７の各データ・バイ
トは、ダーティ・タグ・メモリ１９４のダーティ・タグ
・ビットに関連する。ダーティ・タグ・メモリ１９４
は、ブロックＢ０からＢ７に対応する８組のダーティ・
タグＴ０からＴ７を有する。ダーティ・タグＴ０からＴ
７の各３２ビットの組は、対応するブロックＢ０からＢ
７を制御する。ダーティ・タグＴ０のダーティ・タグ・
ビットｂ０−ｂ３１のブロックＢ０へのマッピングが示
されている。

【０１０２】ダーティ・タグＴ０からＴ７は、ＳＲＡＭ
バッファ２００とＤＲＡＭバンクＡ−Ｄの間の包括バス
６０上でのブロック転送中に用いられる。ダーティ・タ
グＴ０からＴ７は、書き込みポート２８６を通して、画
素バッファ５６への書き込み動作中にも用いられる。レ
ンダリング・コントローラ７０は、ＰＡ＿ＤＱ［３１..
０］信号を介して、ダーティ・タグ・メモリ１９４にス
トアされたダーティ・タグＴ０からＴ７を直接アクセス
する。

【０１０３】包括バス６０を通して、ＤＲＡＭバンクＡ
−Ｄの１つからＳＲＡＭバッファ２００のブロックＢ０
からＢ７の１つへのブロック読み出し動作中、対応する
ダーティ・タグＴ０からＴ７はクリアされる。包括バス
６０を通して、ＳＲＡＭバッファ２００のブロックＢ０
からＢ７の１つからＤＲＡＭバンクＡ−Ｄの１つへのブ
ロック書き込み動作中、対応するダーティ・タグＴ０か
らＴ７は、プレーン・マスク・レジスタ１９８の内容に
関連して、指定されたＤＲＡＭバンクＡ−Ｄに書き込ま
れるデータ・バイトを決定する。もしダーティ・タグ・
ビットｂ０−ｂ３が０なら、指定されたＤＲＡＭバンク
Ａ−Ｄの対応するデータ・バイトは書き込まれない。

【０１０４】プレーン・マスク・レジスタ１９８のプレ
ーン・マスク・ビットのＰＡ＿ＤＱ信号へのマッピング
は、図１３に示される。プレーン・マスク・レジスタ１
９８のプレーン・マスク・ビットは、ＳＲＡＭバッファ
２００とＤＲＡＭバンクＡ−Ｄへの書き込みを限定す
る。レンダリング・コントローラ７０は、プレーン・マ
スク・ビットをプレーン・マスク・レジスタ１９８に書
き込む。プレーン・マスク・ビットは、プレーン・マス
ク・レジスタ１９８への書き込み動作後のサイクル中
に、レンダリング・コントローラ７０によって発せられ
るステートフル書き込みに対して有効である。

【０１０５】プレーン・マスク・レジスタ１９８のプレ
ーン・マスク・ビットは、書き込みポート２８６を通し
てのステートフル書き込み中、ＳＲＡＭバッファ２００
に入力されるデータに対するビット毎の書き込み可能化
として働く。プレーン・マスク・レジスタ１９８のプレ
ーン・マスク・ビットは、ＳＲＡＭバッファ２００から
包括バス６０上に転送されたブロックのマスク書き込み
に対しても、ビット毎の書き込み可能化として働く。プ
レーン・マスク・ビットは、包括バス６０を通してＤＲ
ＡＭバンクＡ−Ｄの１つへ転送されるマスク書き込みブ
ロックの各ワードに適用される。

【０１０６】表５は、ダーティ・タグＴ０からＴ７に作
用する画素ポート動作を記述している。ダーティ・タグ
Ｔ０からＴ７に作用する画素ポート書き込み動作は、ス
テートフル初期データ書き込み、ステートレス（statel
ess ）初期データ書き込み、ステートフル正常データ書
き込み、及びステートレス正常データ書き込みを含む。
ダーティ・タグＴ０からＴ７は、インターリーブ・レン
ダリング・バス６４上に転送され、出力される読み出し
データには作用せず、画素バッファ５６の読み出しポー
ト２８８を通してのワード読み出し動作中は、修正され
ない。

【０１０７】

【０１０８】ＰＡ＿ＢＥ［３..０］信号は、対応する画
素ポート動作がパイプライン・ステージのステージ１か
らステージ７を通して伝達される間に、パイプライン・
ステージのステージ１からステージ７を通して伝達され
る。パイプライン・ステージのステージ１からステージ
７の終わりで、パイプライン化されたＰＡ＿ＢＥ［３..
０］信号がダーティ・タグ・メモリ１９４の対応する４
つのダーティ・タグ・ビットを修正する間に、画素デー
タは、条件付きでＳＲＡＭバッファ２００のワードに書
き込まれる。

【０１０９】初期データの書き込みについては、ダーテ
ィ・タグ・メモリ１９４のアドレスされたダーティ・タ
グの４ビットは、パイプライン化されたＰＡ＿ＢＥ
［３..０］信号で置き換えられる。ＳＲＡＭバッファ２
００のアドレスされたブロックに関するダーティ・タグ
の残りの２８ビットは、初期データ書き込み中にゼロに
クリアされる。正常データの書き込みについては、ダー
ティ・タグ・メモリ１９４のアドレスされたダーティ・
タグの４ビットは、もし対応するパイプライン化された
ＰＡ＿ＢＥ［３..０］信号が１なら、それぞれ１にセッ
トされる。もし対応するパイプライン化されたＰＡ＿Ｂ
Ｅ［３..０］信号がゼロなら、アドレスされたダーティ
・タグの４ビットは変わらない。ＳＲＡＭバッファ２０
０のアドレスされたブロックに関する残りの２８ビット
のダーティ・タグは、正常データ書き込み中変わらな
い。

【０１１０】更に、ダーティ・タグ・ビットは、レンダ
リング・コントローラ７０によって直接アクセス可能で
ある。レンダリング・コントローラ７０は、ダーティ・
タグ置き換え動作を発して、指定されたブロックＢ０か
らＢ７に対するダーティ・タグ・ビットをＰＡ＿ＤＱ信
号を介して与えられたタグ・データで置き換える。レン
ダリング・コントローラ７０は、ダーティ・タグの「Ｏ
Ｒ」動作を発して、指定されたブロックＢ０からＢ７に
関するダーティ・タグ・ビットを、ダーティ・タグ・メ
モリ１９４からの元のダーティ・タグ・ビットとＰＡ＿
ＤＱ［３..０］信号を介した新タグ・データとの間の
「ＯＲ」の結果で置き換える。

【０１１１】選択されたダーティ・タグＴ０からＴ７の
ダーティ・タグ・ビットｂ０からｂ３１とＰＡ＿ＤＱ信
号を介して転送されたワードとの間のビット・マッピン
グは、図１３に示されている。例えば、レンダリング・
コントローラ７０は、新しいダーティ・タグ・データを
ＰＡ＿ＤＱ［０］，ＰＡ＿ＤＱ［８］，ＰＡ＿ＤＱ［１
６］及びＰＡ＿ＤＱ［２４］信号を介して転送し、選択
されたブロックＢ０からＢ７のワードＷ０に対するダー
ティ・タグ・ビットを変える。レンダリング・コントロ
ーラ７０は、新しいダーティ・タグ・データをＰＡ＿Ｄ
Ｑ［５］，ＰＡ＿ＤＱ［１３］，ＰＡ＿ＤＱ［２１］及
びＰＡ＿ＤＱ［２９］信号を介して転送し、選択された
ブロックＢ０からＢ７のワードＷ５に関するダーティ・
タグ・ビットを変える。

【０１１２】画素キャッシュ・ブロックＢ０からＢ７に
関連するダーティ・タグ・ビットＴ０からＴ７は、レン
ダリング・コントローラ７０による共通カラーレンダリ
ング動作に関するカラー拡張メカニズムに用いられる。
カラー拡張メカニズムは、レンダリング・コントローラ
７０が個々の画素を１ビットで指定できるようにする。
カラー拡張メカニズムは、そのビットを画素全体に拡張
する。レンダリング・コントローラ７０は、カラー拡張
メカニズムを、レンダリング・コントローラ７０が共通
カラー値をＤＲＡＭバンクＡ−Ｄの多くの画素に書き込
むことを要するテキスト描画等の二次元レンダリング動
作中に用いる。

【０１１３】レンダリング・コントローラ７０は、カラ
ー拡張ブロックを画素キャッシュ・ブロックＢ０〜Ｂ７
の中から選択し、次に共通のカラー値をカラー拡張ブロ
ックの全画素に対して８回書き込む。レンダリング・コ
ントローラ７０は、次に３２ビットのカラー拡張ワード
をカラー拡張ブロックに対応するダーティ・タグ・メモ
リ１９４のダーティ・タグ・ビットに書き込む。

【０１１４】レンダリング・コントローラ７０は、次に
ＤＲＡＭバンクＡ−Ｄに対して包括バス６０を通してカ
ラー拡張ブロックの書き込みブロック転送動作を起動す
る。共通カラー値を有し、対応するダーティ・タグ・ビ
ットのセットを有するカラー拡張ブロックの画素は、共
通カラー値で選択されたＤＲＡＭバンクＡ−Ｄに書き込
まれる。対応するダーティ・タグ・ビットのセットを持
たないカラー拡張ブロックの画素は、選択されたＤＲＡ
ＭバンクＡ−Ｄに書き込まれない。

【０１１５】その後、レンダリング・コントローラ７０
は、新しいカラー拡張ワードをカラー拡張ブロックのダ
ーティ・タグ・ビットに書き込み、次にＤＲＡＭバンク
Ａ−Ｄの異なった部分に対してカラー拡張ブロックの書
き込みブロック転送動作を起動し、さらにカラー拡張ブ
ロックを用いて、ＤＲＡＭバンクＡ−Ｄにテキストを書
き込むのにくり返し用いられる前景カラーを保持する。

【０１１６】図１４は、包括バス６０上のマスク・ブロ
ック書き込み動作に対する画素キャッシュ・ブロックに
関して、プレーン・マスク・レジスタ１９８におけるプ
レーン・マスク・ビットのマッピング及びダーティ・タ
グ・メモリ１９４におけるダーティ・タグ・ビットのマ
ッピングを示す。１実施例では、包括バス６０上に転送
されるマスク書き込みブロックは２５６ビットから成
る。包括バス６０上の下位４０ビットに関するダーティ
・タグ・ビットとプレーン・マスク・ビットとの間の相
互作用が示されている。

【０１１７】包括バス６０を通してのマスク書き込みブ
ロック動作中、マスク書き込みブロックのビットに対応
するダーティ・タグ・ビットとプレーン・ビットが両方
共１であれば、マスク書き込みブロックのそのビット
は、ＤＲＡＭバンクＡ−Ｄの選択されたセンス・アンプ
に書き込まれる。プレーン・マスクの３２ビットは、包
括バス６０上でマスク書き込みブロックの各３２ビット
部分に対してくり返し適用される。各ダーティ・タグ・
ビットは、包括バス６０上で、マスク書き込みブロック
の８ビット部分に対して適用される。

【０１１８】表６は、１実施例に関するＦＢＲＡＭチッ
プ７１の画素ポート動作を記述する。画素ポート動作
は、データを画素バッファ５６から読み出す動作、デー
タを画素バッファ５６に４つの異なったモードで書き込
む動作、ダーティ・タグ・メモリ１９４のダーティ・タ
グ・ビットを置き換え、修正する動作及びＦＢＲＡＭチ
ップ７１の制御レジスタに書き込む動作を含む。

【０１１９】

【０１２０】レンダリング・コントローラ７０は、画素
ポート動作に関するブロック及びワードのアドレスをＰ
Ａ＿ＡＤＤＲ［５..０］信号を介して指定する。レンダ
リング・コントローラ７０は、画素ＡＬＵに関するブロ
ック・アドレスをＰＡ＿ＡＤＤＲ［５..３］信号を介し
て指定する。レンダリング・コントローラ７０は、画素
ＡＬＵに関するワード・アドレスをＰＡ＿ＡＤＤＲ
［２..０］信号を介して指定する。レンダリング・コン
トローラ７０は、制御レジスタを、制御レジスタ書き込
み動作中にＰＡ＿ＡＤＤＲ［５..０］信号を介して指定
する。

【０１２１】レンダリング・コントローラ７０は、読み
出し画素ポート動作を発して画素バッファ５６から３２
ビットのデータを読み出す。ＳＲＡＭバッファ２００の
ブロック及びワードのアドレスは、ＰＡ＿ＡＤＤＲ
［５..０］信号によって指定される。

【０１２２】レンダリング・コントローラ７０は、ステ
ートレス初期データ書き込み動作を発して、３２ビット
のデータをＰＡ＿ＡＤＤＲ［５..０］信号によって指定
されたＳＲＡＭバッファ２００のブロック及びワードへ
書き込む。図１２は、レンダリング・コントローラ７０
が、書き込みデータを、ＰＡ＿ＤＱ［３１..０］信号を
介して、ＰＡ＿ＡＤＤＲ信号によって書き込みアドレス
が指定された１クロック後に転送することを示す。ステ
ートレス初期データ書き込み動作は、ＦＢＲＡＭチップ
７１の制御レジスタの内容によって影響されない。ＲＯ
Ｐ／ブレンド装置２３１−２３３は、レンダリング・コ
ントローラ７０から受け取った書き込みデータを修正な
しにパスする。図１１は、６ステージのアドレス・パイ
プライン遅延及び５ステージのデータ・パイプライン遅
延によって、書き込みデータとアドレスが、同時に画素
バッファ５６に到達することを示している。

【０１２３】ステートレス初期データ書き込み動作中、
比較装置２３５からの比較結果２４０は、ＳＲＡＭバッ
ファ２００に対するデータの書き込みに影響しない。画
素ポート制御回路１１４は、比較装置２３５が画素バッ
ファ書き込み可能化信号２７６を介して、画素バッファ
の書き込みを可能にするようにさせる。ＰＡ＿ＰＡＳＳ
＿ＯＵＴ信号は「高」に強制されてパスを示し，ＰＡ＿
ＰＡＳＳ＿ＩＮ信号は無視される。アドレスされたブロ
ック及びワードに関して、対応するダーティ・タグの４
ビットは、ＰＡ＿ＤＱ信号を介してインターリーブ・レ
ンダリング・バス６４を通してレンダリング・コントロ
ーラ７０から受け取った３２ビットの書き込みデータに
関するＰＡ＿ＢＥ［３..０］信号に従ってセットされ
る。アドレスされたブロックに関する残りのダーティ・
タグ・ビットはクリアされる。

【０１２４】ステートレス正常データ書き込み動作も、
ＦＢＲＡＭチップ７１の制御レジスタの内容によって影
響されない。レンダリング・コントローラ７０は、ステ
ートレス正常データ書き込み動作を発生して、ＰＡ＿Ｄ
Ｑ［３１..０］信号によって与えられた３２ビットのデ
ータを、ＰＡ＿ＡＤＤＲ［５..０］信号によって指定さ
れたＳＲＡＭバッファ２００のブロック及びワードに書
き込む。ステートレス正常データ書き込み動作中、アド
レスされたブロック及びワードに関するダーティ・タグ
の４ビットは、ＰＡ＿ＤＱ［３１..０］書き込みデータ
に対応するＰＡ＿ＢＥ［３..０］信号とインクルーシブ
ＯＲされる。ＲＯＰ／ブレンド装置２３１−２３３は、
書き込みデータを修正なしに通過させ、比較結果２４０
は、ＳＲＡＭバッファ２００へのデータ書き込みに影響
しない。ＰＡ＿ＰＡＳＳ＿ＯＵＴ信号は、「高」に強制
されてパスを示し、ＰＡ＿ＰＡＳＳ＿ＩＮ信号は無視さ
れる。

【０１２５】レンダリング・コントローラ７０は、ステ
ートフル初期データ書き込み動作を発して、ＦＢＲＡＭ
チップ７１の制御レジスタの内容に従って３２ビットの
データをＳＲＡＭバッファ２００に書き込む。図１２
は、レンダリング・コントローラ７０が、ＰＡ＿ＤＱ
［３１..０］信号を介して新データを与える１クロック
前に、ＰＡ＿ＡＤＤＲ［５..０］信号を介してＳＲＡＭ
バッファ２００のブロック及びワードを指定することを
示している。図１１は、レンダリング・コントローラ７
０が、ＰＡ＿ＤＱピン（パイプラインのステージ２）を
通して新データを供給すると同時に、ＰＡ＿ＡＤＤＲを
用いて旧画素バッファ・データを読み出すことを示す。
新データは、画素ＡＬＵ動作を制御するＦＢＲＡＭチッ
プ７１のレジスタの内容に従って、アドレスされたブロ
ック及びワードからの既存のデータと組み合わされる。
図１１は、組み合わされたデータ（ステージ２の画素バ
ッファ読み出しポート・データ及びステージ２のＰＡ＿
ＤＱ書き込みデータ）が５パイプライン・ステージ遅延
され、アドレスが６パイプライン・ステージ遅延される
ことを示し、これによって、組み合わされたデータ及び
アドレスが画素バッファ５６の書き込みポートに同時に
到達する。

【０１２６】ステートフル初期データ書き込み動作中、
比較装置２３５からの比較結果２４０及びＰＡ＿ＰＡＳ
Ｓ＿ＩＮ信号は、ＳＲＡＭバッファ２００が画素バッフ
ァ書き込み可能化信号２７６に従って書き込まれるかど
うかを決定する。アドレスされたブロックとワードに関
するダーティ・タグの４ビットは、インターリーブ・レ
ンダリング・バス６４を通して新データと共に受け取っ
たＰＡ＿ＢＥ［３..０］信号にセットされる。アドレス
されたブロックに関する残りのダーティ・タグ・ビット
はクリアされる。ＳＲＡＭバッファ２００及びダーティ
・タグ・メモリ１９４に対する書き込みは、画素バッフ
ァ書き込み可能化２７６によって左右される。比較テス
トのフェイルは、ＰＡ＿ＰＡＳＳ＿ＩＮ信号又はＰＡ＿
ＰＡＳＳ＿ＯＵＴ信号が「低」なら、ＳＲＡＭバッファ
２００に対する書き込みを不可にする。

【０１２７】レンダリング・コントローラ７０は、ステ
ートフル正常書き込み動作を発して、ＦＢＲＡＭチップ
７１の制御レジスタの内容にしたがって、３２ビットの
データをＳＲＡＭバッファ２００に書き込む。レンダリ
ング・コントローラ７０は、ＳＲＡＭバッファ２００の
ブロック及びワードをＰＡ＿ＡＤＤＲ［５..０］信号を
介して指定し、ＰＡ＿ＤＱ［３１..０］信号を介して新
データを与える。新データは、画素ＡＬＵ動作を制御す
るＦＢＲＡＭチップ７１のレジスタの内容に従って、ア
ドレスされたブロック及びワードの既存のデータと組み
合わされる。比較装置２３５からの比較結果２４０及び
ＰＡ＿ＰＡＳＳ＿ＩＮ信号は、ＳＲＡＭバッファ２００
が画素バッファ書き込み可能化信号２７６に従って書き
込まれるかどうかを決定する。アドレスされたブロック
及びワードに関するダーティ・タグの４ビットは、イン
ターリーブ・レンダリング・バス６４を通して新データ
と共に受け取ったＰＡ＿ＢＥ［３..０］信号とインクル
ーシブＯＲされる。ＳＲＡＭバッファ２００及びダーテ
ィ・タグ・メモリ１９４に対する書き込みは、ＰＡ＿Ｐ
ＡＳＳ＿ＩＮ信号又はＰＡ＿ＰＡＳＳ＿ＯＵＴ信号が比
較テストのフェイルを示すと、画素バッファ書き込み可
能化２７６によって禁止される。図１１は、比較動作パ
イプライン２３５とその可能化パイプラインが、書き込
みデータ・パイプライン２３０−２３３と同じ深度であ
り、従って、比較決定及び書き込み可能化条件は、書き
込みデータと同時に画素バッファ５６の書き込みポート
に到達する。

【０１２８】レンダリング・コントローラ７０は、置き
換えダーティ・タグ動作を発し、ダーティ・タグ・デー
タをＰＡ＿ＤＱ［３１..０］信号を介してダーティ・タ
グ・メモリ１９４に転送する。レンダリング・コントロ
ーラ７０は、新タグ・データ・ビットに関する画素バッ
ファ５６のブロックをＰＡ＿ＡＤＤＲ［５..３］信号を
介して指定する。ＰＡ＿ＢＥ［３..０］信号は、新タグ
・データを与えるＰＡ＿ＤＱ［３１..０］信号からの１
バイトを選択する。新タグ・データは、ＲＯＰ／ブレン
ド装置２３１−２３３のラスタＯＰ回路を無修正で通過
する。

【０１２９】レンダリング・コントローラ７０は、ＯＲ
ダーティ・タグ動作を発して、新タグ・データとダーテ
ィ・タグ・メモリの既存のタグ・データに対してインク
ルーシブＯＲを行う。レンダリング・コントローラ７０
は、ＰＡ＿ＤＱ［３１..０］信号を介して新タグ・デー
タを与え、ＯＲ機能に関する画素バッファ５６のブロッ
クを、ＰＡ＿ＡＤＤＲ［５..３］信号を介して指定す
る。ＰＡ＿ＢＥ［３..０］信号は、既存のダーティ・タ
グビットとのインクルーシブＯＲ機能に関して、ＰＡ＿
ＤＱ［３１..０］信号から１バイトを選択する。新タグ
・データは、ＲＯＰ／ブレンド装置２３１−２３３のラ
スタＯＰ回路を通過し、インクルーシブＯＲ機能を実行
する。

【０１３０】レンダリング・コントローラ７０は、書き
込み制御レジスタ動作を発して、新データをＦＢＲＡＭ
チップ７１の内部制御レジスタに転送する。レンダリン
グ・コントローラ７０は、新データをＰＡ＿ＤＱ［３
１..０］信号を介して転送し、ＰＡ＿ＡＤＤＲ信号を介
して制御レジスタを指定する。ＰＡ＿ＢＥ［０］信号
は、指定された制御レジスタのビット７：０への書き込
みを可能にし、ＰＡ＿ＢＥ［１］信号は、ビット１５：
８への書き込みを可能にし、ＰＡ＿ＢＥ［２］信号は、
ビット２３：１６への書き込みを可能にし、ＰＡ＿ＢＥ
［３］信号は、ビット３１：２４への書き込みを可能に
する。

【０１３１】ＦＢＲＡＭチップ７１の内部制御レジスタ
は、プレーン・マスク・レジスタ１９８、定数ソース・
レジスタ２３６、一致マスク・レジスタ２６４、マグニ
チュード・マスク・レジスタ２６６、ＲＯＰ／ブレンド
制御レジスタ２２０、比較制御レジスタ２６８及び書き
込みアドレス制御レジスタから成る。ＦＢＲＡＭチップ
７１の制御レジスタの内容は、ステートレス書き込み動
作中無視される。書き込み制御レジスタ動作中に制御レ
ジスタにロードされた新データは、前のサイクルでレン
ダリング・コントローラ７０によって発せられた動作に
影響しない。

【０１３２】プレーン・マスク・レジスタ１９８の内容
は、包括バス６０上のステートフル書き込み画素ポート
動作及びマスク書き込みブロック動作に影響する。マス
ク書き込みブロック動作中、プレーン・マスク・レジス
タ１９８の各ビットは、ＤＲＡＭバンクＡ−Ｄの３２の
ビット・プレーンの１つに対する書き込み可能化を与え
る。定数ソース・レジスタ２３６は、画素ＡＬＵ５８の
ＲＯＰ／ブレンド及び比較動作に定数データを与える３
６ビットのレジスタである。レンダリング・コントロー
ラ７０は、インターリーブ・レンダリング・バス６４を
通して、ＰＡ＿ＤＱ信号及びＰＡ＿ＤＸ信号を介して定
数ソース・レジスタ２３６にロードする。ＲＯＰ／ブレ
ンド装置２３１ー２３３及び比較装置２３５は、それぞ
れ定数ソース・レジスタを選択し、ソース・データを与
えることができる。

【０１３３】レンダリング・コントローラ７０は、一致
マスク・レジスタ２６４に書き込み、一致比較回路２６
０による一致テストに参加するビットを指定する。マグ
ニチュード・マスク・レジスタ２６６は、マグニチュー
ド比較回路２６２によるマグニチュード・テストに参加
するビットを指定する。レンダリング・コントローラ７
０は、データをインターリーブ・レンダリング・バス６
４を通してＰＡ＿ＤＱ信号を介して一致マスク・レジス
タ２６４及びマグニチュード・マスク・レジスタ２６６
へ転送する。

【０１３４】レンダリング・コントローラ７０は、ＲＯ
Ｐ／ブレンド制御レジスタ２２０に書き込み、ＲＯＰ／
ブレンド装置２３１−２３３のそれぞれによって行われ
る機能を制御する。各ＲＯＰ／ブレンド装置２３１−２
３３は、３２ビットのＲＯＰ／ブレンド制御レジスタ２
２０の８ビット・フィールドによって独立して制御され
る。例えば、ＲＯＰ／ブレンド制御レジスタ２２０のビ
ット０−３は、ＲＯＰ／ブレンド装置２３０に関する１
６の可能なラスタＯＰの１つを選択し、ＲＯＰ／ブレン
ド制御レジスタ２２０のビット８−１１は、ＲＯＰ／ブ
レンド装置２３１に関する１６の可能なラスタＯＰの１
つを選択する。

【０１３５】表７は、１実施例に関して、各ＲＯＰ／ブ
レンド装置２３１−２３３によって行われるラスタＯＰ
をリストしたものである。ラスタＯＰは、ＲＯＰ／ブレ
ンド制御レジスタ２２０の対応する部分のビット０−３
によって選択される。ＮＥＷは、ＰＡ＿ＤＱ［３１..
０］信号を介してレンダリング・コントローラ７０によ
って与えられる新データか又は定数ソース・レジスタ２
３６の内容を表す。ＯＬＤは、画素バッファ５６にスト
アされた旧データを表す。

【０１３６】表７（〜は上付きに読み換える） ────────────────────── エンコード ラスタ演算 ────────────────────── ００００ 全ビットゼロ ０００１ ＮＥＷ and ＯＬＤ ００１０ ＮＥＷ and 〜ＯＬＤ ００１１ ＮＥＷ ０１００ 〜ＮＥＷ and ＯＬＤ ０１０１ ＯＬＤ ０１１０ ＮＥＷ xor ＯＬＤ ０１１１ ＮＥＷ or ＯＬＤ １０００ 〜ＮＥＷ and 〜ＯＬＤ １００１ 〜ＮＥＷ xor ＯＬＤ １０１０ 〜ＯＬＤ １０１１ ＮＥＷ or 〜ＯＬＤ １１００ 〜ＮＥＷ １１０１ 〜ＮＥＷ or 〜ＯＬＤ １１１０ 〜ＮＥＷ or 〜ＯＬＤ １１１１ 全ビット１

【０１３７】ＲＯＰ／ブレンド制御レジスタ２２０のビ
ット４は、ＲＯＰ／ブレンド装置２３０に関するラスタ
ＯＰ機能又はブレンド機能を選択する。ＲＯＰ／ブレン
ド制御レジスタ２２０のビット５は、ラスタＯＰ回路２
２２及びアダー２２４に対するソースをＰＡ＿ＤＱ［３
１..０］信号又は定数ソース・レジスタ２３６から選択
する。ＲＯＰ／ブレンド制御レジスタ２２０の類似のビ
ットは、ＲＯＰ／ブレンド装置２３１−２３３に対応す
る。

【０１３８】表８は、乗算回路２２８に対するソース・
フラクションをリストしたものである。リストされたＲ
ＯＰ／ブレンド装置０−ｎは、ＲＯＰ／ブレンド装置２
３０−２３３から成る。ＲＯＰ／ブレンド装置２３０の
乗算回路２２８に対するソース・フラクションは、ＲＯ
Ｐ／ブレンド制御レジスタ２２０のビット７−６によっ
て選択される。

【０１３９】レンダリング・コントローラ７０は、比較
制御レジスタ２６８に書き込み、比較装置２３５の機能
を制御する。比較制御レジスタのビット１６は、比較装
置に対するソースを、ＰＡ＿ＤＱ信号を介してレンダリ
ング・コントローラ７０から受け取ったデータ又は定数
ソース・レジスタ２３６からのデータから選択する。比
較制御レジスタ２６８のビット２７−２４は、ＦＢＲＡ
Ｍチップ７１のピッキング論理を制御する。ビット２５
−２４は、ＨＩＴフラグをクリア／セットし、ビット２
７−２６は、ピッキング論理を可能化／不能化する。

【０１４０】表９は、比較装置２３５のマグニチュード
比較テストをリストしたものである。比較装置２３５の
マグニチュード比較テストは、比較制御レジスタ２６８
のビット２−０によって選択される。比較制御レジスタ
２６８のビット２−０は、マグニチュード比較回路２６
２に関する８つのテストの１つを選択する。

【０１４１】

【０１４２】表１０は、比較装置２３５の一致比較テス
トをリストしたものである。比較装置２３５の一致比較
テストは、比較制御レジスタ２６８のビット９−８によ
って選択される。比較制御レジスタ２６８のビット９−
８は、一致比較回路２６０に関する４つの比較テストの
１つを選択する。

【０１４３】ステートフル書き込み動作は、マグニチュ
ード比較回路２６２によるマグニチュード・テスト、一
致比較回路２００による一致テスト及びＰＡ＿ＰＡＳＳ
＿ＩＮのそれぞれがパスを示すときのみ画素バッファ５
６に書き込む。ＰＡ＿ＰＡＳＳ＿ＯＵＴ信号は、マグニ
チュード・テスト及び一致テストの両方がパスのとき、
パスを示す。比較制御レジスタ２６８のＨＩＴフラグ
は、ＦＢＲＡＭチップ７１のピッキング論理が可能化さ
れ、ＰＡ＿ＰＡＳＳ＿ＩＮがパスを示すとき、ステート
フル書き込み動作がマグニチュード及び一致テストをパ
スすれば、セットされる。ＨＩＴフラグは、比較制御レ
ジスタ２６８に対する書き込みがビット２４をクリアす
るまでセットされたままである。比較制御レジスタ２６
８のＨＩＴフラグは、ＦＢＲＡＭチップ７１のＨＩＴ入
出力インターフェース・ピンに反映される。

【０１４４】画素ポート制御回路１１４の書き込みアド
レス制御レジスタは、画素ポート書き込み動作中、ＳＲ
ＡＭバッファ２００に対する書き込みアドレス・ソース
を選択する。ＳＲＡＭバッファ２００に対する書き込み
アドレス・ソースは、ＰＡ＿ＡＤＤＲ［５..０］信号又
はＰＡ＿ＤＱ［２９..２４］信号のどれかである。レン
ダリング・コントローラ７０は、通常書き込みアドレス
制御レジスタをプログラムし、画素ポート書き込み中、
書き込みアドレス・ソースに関するＰＡ＿ＡＤＤＲ
［５..０］信号を選択する。レンダリング・コントロー
ラ７０は、書き込みアドレス制御レジスタをプログラム
し、垂直スクロール及びその他の内部コピー動作中、画
素ポート書き込みに関する書き込みアドレス・ソースと
して、ＰＡ＿ＤＱ［２９..２４］信号を選択する。

【０１４５】図１５は、書き込みアドレス制御レジスタ
によって選択された両方のアドレス・ソースから画素バ
ッファ５６へのパイプライン・データ・フローを示す。
書き込みアドレス・ソースに関するパイプライン・フロ
ーは、書き込みアドレス・ソースがＰＡ＿ＤＱ［２９..
２４］信号のとき、書き込みアドレス制御レジスタによ
って与えられる書き込みアドレス選択機能と組み合わせ
て、高速の垂直スクロール及び内部コピー動作を可能に
する。画素ＡＬＵ５８のパイプライン体系は、レンダリ
ング・コントローラ７０がＰＡ＿ＡＤＤＲ［５..０］に
よって指定されたＳＲＡＭバッファ２００の１ロケーシ
ョンからの読み出しデータをコピーし、そのデータを垂
直スクロール及び内部コピー動作中、１クロックにつき
ＦＢＲＡＭ当たり３２ビットの割合で、１回のステート
フル書き込みでＰＡ＿ＤＱ［２９..２４］によって指定
されたＳＲＡＭバッファ２００の別のロケーションに書
き込むことを可能にする。

【０１４６】図１６は、垂直スクロール動作を示し、画
素Ａに対する画素データは、画素Ｂに移動される。画素
Ａに対する画素データは、ＳＲＡＭバッファ２００のブ
ロック３：ワード０にストアされる。画素Ｂに対する画
素データは、ＳＲＡＭバッファ２００のブロック０：ワ
ード５にストアされる。図１７は、ステートフル・デー
タ書き込み動作と共に書き込みアドレス選択機能を用い
る垂直スクロール又はその他の内部コピー動作中に、画
素データを画素Ａから画素Ｂへ転送するパイプライン転
送を示している。レンダリング・コントローラ７０は、
ＦＢＲＡＭチップ７１の制御レジスタに書き込み、画素
Ａを画素Ｂへ移動させるステートフル書き込み動作を発
する前に、垂直スクロール動作をセット・アップする。

【０１４７】レンダリング・コントローラ７０は、書き
込みアドレス制御レジスタをプログラムして、ＳＲＡＭ
バッファ２００に対する書き込みアドレスに関するＰＡ
＿ＤＱ［２９..２４］信号を選択する。レンダリング・
コントローラ７０は、ＲＯＰ／ブレンド制御レジスタ２
２０をプログラムして、ＲＯＰ／ブレンド装置２３０−
２３３に関する旧データを選択する。レンダリング・コ
ントローラ７０は、比較制御レジスタ２６８をプログラ
ムして、常にパスさせる。レンダリング・コントローラ
７０は、プレーン・マスク・レジスタ１９８をプログラ
ムして、所望のビットをステートフル・データ書き込み
動作中にＳＲＡＭバッファ２００にパスする。レンダリ
ング・コントローラ７０は、時間ｔ２０中に書き込みア
ドレス制御レジスタに書き込む。時間ｔ２０中、書き込
みアドレス制御レジスタは、ＰＡ＿ＡＤＤＲ信号を介し
て選択される。時間ｔ２１中に、レンダリング・コント
ローラ７０は、ＰＡ＿ＤＱ信号を介して、書き込みアド
レス制御レジスタを目標とするデータを転送する。

【０１４８】時間ｔ２１−ｔ２３でのインターリーブ・
レンダリング・バス６４上の次のアドレス・サイクルの
間、及び時間ｔ２２−ｔ２４のデータ・サイクルの間
に、レンダリング・コントローラ７０は、ＲＯＰ／ブレ
ンド制御レジスタ２２０をプログラムして、ＲＯＰ／ブ
レンド装置２３１−２３３のそれぞれに関する旧データ
を選択し、比較制御レジスタ２６８をプログラムして、
常にパスを示し、プレーン・マスク・レジスタ１９８を
プログラムして、ステートフル書き込み動作中にＳＲＡ
Ｍバッファ２００への所望のビットを可能化する。レン
ダリング・コントローラ７０は、時間ｔ２４で、ＰＡ＿
ＡＤＤＲ［５..０］信号を介して画素Ａに対するアドレ
スを転送し、時間ｔ２５でＰＡ＿ＤＱ［２９..２４］信
号を介して画素Ｂに対するアドレスを転送する。７パイ
プライン・サイクルの後、画素Ａは画素Ｂの位置に書き
込まれる。

【０１４９】表１１は、１実施例に関して、ＦＢＲＡＭ
チップ７１によって与えられるＤＲＡＭアクセス動作を
リストしたものである。ＤＲＡＭアクセス動作は、ペー
ジ・アクセス動作、ブロック・アクセス動作及びビデオ
・バッファ・ロード動作を含む。ページ・アクセス動作
は、アクセス・ページ動作、プリチャージ動作及び重複
ページ動作を含む。ブロック・アクセス動作は、読み出
しブロック動作、マスクなしの書き込みブロック動作及
びマスク書き込みブロック動作を含む。レンダリング・
コントローラ７０は、ＤＲＡＭ＿信号を介して、インタ
ーリーブ・レンダリング・バス６４の各サイクルでＤＲ
ＡＭアクセス動作を発することができる。

【０１５０】

【０１５１】レンダリング・コントローラ７０は、ペー
ジ・アクセス動作を発して、ＤＲＡＭバンクＡ−Ｄのペ
ージを選択する。レンダリング・コントローラ７０は、
ＤＲＡＭ＿ＢＡＮＫ信号を介してＤＲＡＭバンクＡ−Ｄ
を指定し、ＤＲＡＭ＿ＡＤＤＲ［８..０］信号を介して
アクセスされたページを指定する。レンダリング・コン
トローラ７０は、ブロック・アクセス動作を発して、デ
ータのブロックをページ・バッファＡ−Ｄと画素バッフ
ァ５６の間で転送する。レンダリング・コントローラ７
０は、ＤＲＡＭ＿ＢＡＮＫ信号を介して、ＤＲＡＭバン
クＡ−Ｄ及びページ・バッファＡ−Ｄを指定する。レン
ダリング・コントローラ７０は、ＤＲＡＭ＿ＡＤＤＲ
［８..６］信号を介して、画素バッファ５６の画素キャ
ッシュ・ブロックを指定し、ＤＲＡＭ＿ＡＤＤＲ［５..
０］信号を介して、指定されたページ・バッファＡ−Ｄ
のブロックを選択する。

【０１５２】レンダリング・コントローラ７０は、マス
クなしの書き込みブロック動作を発し、画素バッファ５
６の指定されたブロックから、データのブロックを包括
バス６０を通して指定されたページ・バッファＡ−Ｄの
指定されたブロックへ転送する。プレーン・マスク・レ
ジスタ１９８のプレーン・マスク・ビットはマスクしな
い書き込みブロック動作に影響を与えない。画素バッフ
ァ５６の指定されたブロックに対応するダーティ・タグ
・メモリ１９４のダーティ・タグ・ビットは、指定され
たページ・バッファＡ−Ｄに対するバイト方式の書き込
みを制御する。

【０１５３】レンダリング・コントローラ７０は、マス
ク書き込み動作を発して、画素バッファ５６の指定され
た画素キャッシュ・ブロックから、データのブロック
を、包括バス６０を通して指定されたページ・バッファ
の指定されたブロックに転送する。画素バッファ５６の
指定された画素キャッシュ・ブロックに関するプレーン
・マスク・レジスタ１９８及びダーティ・タグ・ビット
は、指定されたＤＲＡＭバンクＡ−Ｄのページ・バッフ
ァＡ−Ｄに対するビット方式の書き込みを制御する。

【０１５４】レンダリング・コントローラ７０は、プリ
チャージ・バンク動作を発して、指定されたＤＲＡＭバ
ンクＡ−Ｄのセンス・アンプをプリチャージする。レン
ダリング・コントローラ７０は、プリチャージ・バンク
動作を発して、続いて起こるアクセス・ページ動作の準
備をする。レンダリング・コントローラ７０は、ビデオ
転送動作を発して、６４０ビット・ラインのセンス・ア
ンプ・データを、指定されたページ・バッファＡ−Ｄか
ら対応するビデオ・バッファ５２又は５４へ転送する。
レンダリング・コントローラ７０は、ＤＲＡＭ＿ＡＤＤ
Ｒ［３..０］信号を用いてページ・バッファＡ−Ｄから
からのラインを指定する。

【０１５５】レンダリング・コントローラ７０は、重複
ページ動作を発して、指定されたページ・バッファＡ−
Ｄのセンス・アンプ・データを対応するＤＲＡＭバンク
Ａ−Ｄの指定されたページへ転送する。プレーン・マス
ク・レジスタ１９８のプレーン・マスク・ビットは、重
複ページ動作に影響を与えない。レンダリング・コント
ローラ７０は、読み出しブロック動作を発して、データ
のブロックを指定されたページ・バッファＡ−Ｄの指定
されたブロックから、包括バス６０を通して画素バッフ
ァ５６の指定された画素キャッシュ・ブロックへ転送す
る。読み出しブロック動作は、画素バッファ５６の指定
された画素キャッシュ・ブロックに関するダーティ・タ
グ・ビットをクリアする。

【０１５６】レンダリング・コントローラ７０は、アク
セス・ページ動作を発して、指定されたＤＲＡＭバンク
Ａ−Ｄの指定されたページから、データをページ・バッ
ファＡ−Ｄの対応するセンス・アンプへ転送する。レン
ダリング・コントローラ７０は、ＤＲＡＭバンクに対す
るプリチャージによって、特定のＤＲＡＭバンクＡ−Ｄ
に対するアクセス・ページ動作に先行させる。

【０１５７】図１８は、１実施例に関してＦＢＲＡＭチ
ップ７１に対する画素ポート書き込みタイミングを示
す。示されている画素ポート制御信号は、インターリー
ブ・レンダリング・バス６４上のマスタ・クロック信号
（ＣＬＫ）に同期している。マスタ・クロック信号ＣＬ
Ｋは、ＰＡ＿ＤＱ信号及びＰＡ＿ＤＸ信号を介したイン
ターリーブ・レンダリング・バス６４上のデータ転送に
も同期する。時間ｔ４１で、レンダリング・コントロー
ラ７０は、書き込み制御レジスタ動作をインターリーブ
・レンダリング・バス６４上に発する。ＰＡ＿ＯＰ信号
は、書き込み制御レジスタ動作及びＰＡ＿ＡＤＤＲ信号
を示し、ＦＢＲＡＭチップ７１の内部レジスタを指定す
る。

【０１５８】時間ｔ４２で、レンダリング・コントロー
ラ７０は、置き換えダーティ・タグ動作をＰＡ＿ＯＰ信
号を介して発する。レンダリング・コントローラ７０
は、ＰＡ＿ＡＤＤＲ信号を介して置き換えダーティ・タ
グ動作に関するブロックを指定する。また時間ｔ４２
で、レンダリング・コントローラ７０は、時間ｔ４１で
発せられた書き込み制御レジスタ動作に関して、ＰＡ＿
ＤＱ及びＰＡ＿ＤＸピンを介して、レジスタ・データを
転送する。時間ｔ４３で、レンダリング・コントローラ
７０は、ＰＡ＿ＯＰ信号を介してＯＲダーティ・タグ動
作を発し、ＰＡ＿ＡＤＤＲ信号を用いてＯＲダーティ・
タグ動作に関するブロックを示す。また時間ｔ４３にお
いて、時間ｔ４２で発せられた置き換えダーティ・タグ
動作に対するダーティ・タグ・ビットは、ＰＡ＿ＤＱ信
号を介してレンダリング・コントローラ７０によって転
送される。

【０１５９】時間ｔ４４で、ＰＡ＿ＯＰ信号は、レンダ
リング・コントローラ７０によって発せられたステート
フル初期書き込み動作を示し、ＰＡ＿ＡＤＤＲ信号は、
そのステートフル動作のブロックとワードを示す。また
ｔ４４において、ｔ４３で発せられたＯＲダーティ・タ
グ動作に関するダーティ・タグは、レンダリング・コン
トローラ７０によってＰＡ＿ＤＱ信号を介して転送され
る。時間ｔ４５で、ＰＡ＿ＯＰ信号は、レンダリング・
コントローラ７０によって発せられたステートレス初期
書き込み動作を示す。また時間ｔ４５において、レンダ
リング・コントローラ７０は、ｔ４４で発せられたステ
ートフル初期書き込み動作に関して、ＰＡ＿ＤＱ及びＰ
Ａ＿ＤＸ信号を介して新データを転送する。

【０１６０】時間ｔ４６において、ｔ４５で発せられた
ステートレス初期データ書き込み動作に関する新データ
は、ＰＡ＿ＤＱ及びＰＡ＿ＤＸ信号を介してレンダリン
グ・コントローラ７０によって転送される。時間ｔ４９
において、ＦＢＲＡＭチップ７１は、有効なＰＡ＿ＰＡ
ＳＳ＿ＩＮ信号を受け取り、その結果ｔ４４で発せられ
たステートフル初期書き込み動作に関し、ＰＡ＿ＰＡＳ
Ｓ＿ＯＵＴ信号を転送する。

【０１６１】図１９は、１実施例に関し、ＦＢＲＡＭチ
ップ７１のＤＲＡＭバンクＡに対する一連のＤＲＡＭ動
作を示す。時間ｔ６０で、レンダリング・コントローラ
７０は、ＤＲＡＭ＿ＯＰ信号を介してプリチャージ動作
（ＰＲＥ）を発する。レンダリング・コントローラ７０
は、ＤＲＡＭ＿ＢＡＮＫ信号を介してＤＲＡＭバンク７
Ａを示し、ＤＲＡＭ＿ＡＤＤＲ信号を介してプリチャー
ジ動作に対するＤＲＡＭバンクＡのページを示す。時間
ｔ６１で、レンダリング・コントローラ７０は、インタ
ーリーブ・レンダリング・バス６４上のＮＯ ＯＰ（無
動作）（ＮＯＰ）を示す。

【０１６２】時間ｔ６２で、レンダリング・コントロー
ラ７０は、ＤＲＡＭ＿ＯＰ信号を介してアクセス・ペー
ジ動作（ＡＣＰ）を発し、ＤＲＡＭ＿ＢＡＮＫ信号を介
してＤＲＡＭバンクＡを示す。レンダリング・コントロ
ーラ７０は、ＤＲＡＭ＿ＡＤＤＲ信号を用いて、アクセ
ス・ページ動作に対するＤＲＡＭバンクＡのページを示
す。時間ｔ６４で、レンダリング・コントローラ７０
は、ＤＲＡＭ＿ＯＰ信号を介してマスクなしの書き込み
ブロック動作（ＵＷＢ）を発し、ＤＲＡＭ＿ＢＡＮＫ信
号を介して、ＤＲＡＭバンクＡを示す。レンダリング・
コントローラ７０は、ＤＲＡＭ＿ＡＤＤＲ信号を介し
て、マスクなしの書き込みブロック動作に対するブロッ
ク・アドレスを転送する。

【０１６３】時間ｔ６６で、レンダリング・コントロー
ラ７０は、ＤＲＡＭバンクＡを目標とするマスク書き込
みブロック動作を発する。時間ｔ６６で、ＤＲＡＭ＿Ａ
ＤＤＲ信号を介して、マスク書き込みブロック動作に関
するブロック・アドレスを転送する。時間ｔ６８で、レ
ンダリング・コントローラ７０は、ＤＲＡＭバンクＡに
対するプリチャージ動作を発し、ＤＲＡＭ＿ＡＤＤＲ信
号を介してプリチャージ動作に関するＤＲＡＭページ識
別子を転送する。

【０１６４】図２０は、ＦＢＲＡＭチップ７１のＤＲＡ
ＭバンクＡに関する一連のＤＲＡＭ動作を示す。時間ｔ
８０で、レンダリング・コントローラ７０は、ＤＲＡＭ
＿ＯＰ信号を介してアクセス・ページ動作を示し、ＤＲ
ＡＭ＿ＢＡＮＫ信号を介してＤＲＡＭバンクＡを指定
し、ＤＲＡＭ＿ＡＤＤＲ信号を介してアクセス・ページ
動作に関するページを指定する。時間ｔ８２で、レンダ
リング・コントローラ７０は、ＤＲＡＭ＿ＯＰ信号を介
して重複ページ動作（ＤＵＰ）を示す。レンダリング・
コントローラ７０は、ＤＲＡＭ＿ＢＡＮＫ信号を介して
ＤＲＡＭバンクＡを示し、ＤＲＡＭ＿ＡＤＤＲ信号を介
して重複ページ動作に対するページを示す。

【０１６５】時間ｔ８４で、レンダリング・コントロー
ラ７０は、ＤＲＡＭバンクＡに対して重複ページ動作を
発し、ＤＲＡＭ＿ＡＤＤＲ信号を介して重複ページ動作
に対するページを指定する。時間ｔ８６で、レンダリン
グ・コントローラ７０は、ＤＲＡＭバンクＡに対するマ
スクなしの書き込みブロック動作を発し、ＤＲＡＭ＿Ａ
ＤＤＲ信号を介してブロックを指定する。時間ｔ８８
で、レンダリング・コントローラ７０は、ＤＲＡＭバン
クＡの重複ページ動作を発し、ＤＲＡＭ＿ＡＤＤＲ信号
を介して重複ページ動作に対するページを示す。

【０１６６】図２１は、ＦＢＲＡＭチップ７１のＤＲＡ
ＭバンクＡ−Ｄに対してレンダリング・コントローラ７
０によって発せられる一連のＤＲＡＭ動作を示す。時間
ｔ１４０でレンダリング・コントローラ７０は、ＤＲＡ
ＭバンクＡにプリチャージ動作を発し、ＤＲＡＭ＿ＡＤ
ＤＲ信号のプリチャージ動作に対するページを示す。時
間ｔ１４１で、レンダリング・コントローラ７０は、Ｄ
ＲＡＭバンクＢのページにプリチャージ動作を発する。
時間ｔ１４２で、レンダリング・コントローラ７０は、
ＤＲＡＭバンクＣのページにアクセス・ページ動作を発
する。時間ｔ１４３で、レンダリング・コントローラ７
０は、ＤＲＡＭバンクＤのマスク書き込み動作を発し、
ＤＲＡＭ＿ＡＤＤＲ信号を介してブロックを示す。

【０１６７】時間ｔ１４５で、レンダリング・コントロ
ーラ７０は、ＤＲＡＭバンクＢに対するアクセス・ペー
ジ動作を発する。時間ｔ１４６で、レンダリング・コン
トローラ７０は、ＤＲＡＭバンクＣに対する読み出しブ
ロック動作を発する。時間ｔ１４８で、レンダリング・
コントローラ７０は、ＤＲＡＭバンクＤに対するプリチ
ャージ動作を発する。時間ｔ１４９で、レンダリング・
コントローラ７０は、ＤＲＡＭバンクＢに対する重複ペ
ージ動作を発する。

【０１６８】図２２は、レンダリング・コントローラ７
０によってＦＢＲＡＭチップ７１に対して発せられる一
連のＤＲＡＭ動作を示す。時間ｔ１６０で、レンダリン
グ・コントローラ７０は、ＤＲＡＭバンクＡに対してア
クセス・ページ動作を発する。時間ｔ１６２で、レンダ
リング・コントローラ７０は、ＤＲＡＭ・バンクＢに対
して重複ページ動作を発する。時間ｔ１６３で、レンダ
リング・コントローラ７０は、ＤＲＡＭ＿ＡＤＤＲ信号
を介して指定されたブロックで、ＤＲＡＭバンクＡのマ
スク書き込みブロック動作を発する。時間ｔ１６５で、
レンダリング・コントローラ７０は、ＤＲＡＭバンクＣ
のページの重複ページ動作を発する。時間ｔ１６７で、
レンダリング・コントローラ７０は、ＤＲＡＭバンクＡ
のプリチャージ動作を発する。時間ｔ１６８で、レンダ
リング・コントローラ７０は、ＤＲＡＭバンクＤのアク
セス・ページ動作を発する。

【０１６９】図２３は、ＦＢＲＡＭチップ７１のレンダ
リング・コントローラ７０によって発せられる一連のＤ
ＲＡＭ動作を示す。時間ｔ１８０で、レンダリング・コ
ントローラ７０は、ＤＲＡＭバンクＡの重複ページ動作
を発し、時間ｔ１８１で、レンダリング・コントローラ
７０は、ＤＲＡＭバンクＢのマスク書き込み動作を発す
る。時間ｔ１８２で、レンダリング・コントローラ７０
は、ＤＲＡＭ＿ＡＤＤＲ信号に示されたラインで、ＤＲ
ＡＭバンクＣのビデオ転送動作を発する。時間ｔ１８３
で、レンダリング・コントローラ７０は、ＤＲＡＭバン
クＢに対してマスクなしの書き込みブロック動作を発す
る。

【０１７０】時間ｔ１８４で、レンダリング・コントロ
ーラ７０は、ＤＲＡＭバンクＤに対してプリチャージ動
作を発し、時間ｔ１８５で、ＤＲＡＭバンクＢに対して
ビデオ転送動作を発する。時間ｔ１８６で、レンダリン
グ・コントローラ７０は、ＤＲＡＭバンクＤに対してア
クセス・ページ動作を発し、時間ｔ１８７で、ＤＲＡＭ
バンクＡに対して重複ページ動作を発する。時間ｔ１８
９で、レンダリング・コントローラ７０は、ＤＲＡＭバ
ンクＣに対してビデオ転送動作を発する。

【０１７１】図２４は、コンピュータ・グラフィックス
・システム２９０を示す。コンピュータ・グラフィック
ス・システム２９０は、プロセッサ３３８、グラフィッ
クス・サブシステム３００及び表示装置３０６から成
る。プロセッサ３３８は、システム・バス３０６を通し
てグラフィックス・サブシステム３００と通信する。プ
ロセッサ３３８は、コンピュータ・グラフィックス・ア
プリケーション・プログラムを実行する。コンピュータ
・グラフィックス・アプリケーション・プログラムは、
表示に関するグラフィック・エレメントを定義するグラ
フィック・データを生成する。プロセッサ３３８は、グ
ラフィック・データをシステム・バス３９６を通してグ
ラフィックス・サブシステム３００へ転送する。プロセ
ッサ３３８は、対話的コンピュータ・グラフィックス・
アプリケーション・プログラムに関して、システム・バ
ス３９６を通してグラフィックス・サブシステム３００
からグラフィック・データをアクセスする。

【０１７２】グラフィックス・サブシステム３００は、
プロセッサ３３８から受け取ったグラフィック・データ
を処理し、対応するグラフィック・エレメントを表示装
置３０６上に表示する。グラフィックス・サブシステム
３００は、１組のインターフェース・ライン３９８を通
して表示装置３０６と通信する。インターフェース・ラ
イン３９８は、赤、緑、青のビデオ信号及びビデオ・シ
ンク・信号を転送し、表示装置３０６上にイメージを生
成する。

【０１７３】図２５は、グラフィックス・サブシステム
３００を示す。グラフィックス・サブシステム３００
は、１つ以上のＦＢＲＡＭチップ３０２、レンダリング
・コントローラ３０８及びランダム・アクセス・メモリ
・ディジタル・アナログ変換器（ＲＡＭＤＡＣ）３０４
から成る。レンダリング・コントローラ３０８は、レン
ダリング・バス３１０を通してＦＢＲＡＭチップ３０２
をアクセスする。レンダリング・コントローラ３０８
は、制御バス３１２を通してＦＢＲＡＭチップ３０２の
機能を制御する。レンダリング・コントローラ３０８
は、画素ポート動作、ＤＲＡＭ動作及びその他のＦＢＲ
ＡＭ動作を含むＦＢＲＡＭチップ３０２の動作を制御す
る。

【０１７４】レンダリング・コントローラ３０８は、Ｆ
ＢＲＡＭチップ３０２に関する画素データをレンダリン
グ・バス３１０を通して転送する。レンダリング・コン
トローラ３０８は、ＦＢＲＡＭチップ３０２に関するア
ドレス及び制御信号を制御バス３１２を通して転送す
る。ＦＢＲＡＭチップ３０２は、ビデオ・データをビデ
オ・バス３１６を通してＲＡＭＤＡＣ３０４へ転送す
る。ＲＡＭＤＡＣ３０４は、ビデオ・バス３１６上での
ビデオ・データの転送を同期させるビデオ・クロック３
１４を生成する。ＲＡＭＤＡＣ３０４は、ビデオ信号を
インターフェース・ライン３９８を通して転送し、イメ
ージを表３０６上に表示する。

【０１７５】１実施例では、単一のＦＢＲＡＭチップ３
０２は、表示装置３０６に対する単一の１２８０×１０
２４フレーム・バッファとして構成される。表示装置３
０６に対する各画素は、８ビットから成る。表示装置３
０６の表示フレームは、ＦＢＲＡＭチップ３０２におい
て、幅８、高さ３２のアレイのページ・グループを含
む。各ページ・グループは、幅１６０画素、高さ３２画
素である。各ページ・グループは、各ＤＲＡＭバンクＡ
−Ｄからの１ページで構成される。ＦＢＲＡＭチップ３
０２の４つの独立したＤＲＡＭバンクＡ−Ｄはインター
リーブされる。インターリーブＤＲＡＭバンクＡ−Ｄ
は、イメージを他のＤＲＡＭバンクＡ−Ｄに表示してい
る間に、レンダリング・コントローラ３０８が１つのＤ
ＲＡＭバンクＡ−Ｄのページ・リフレッシュ動作を発す
ることを可能にする。

【０１７６】ＦＢＲＡＭチップ３０２のページ・グルー
プ内の各ＤＲＡＭページは、幅８０画素、高さ１６画素
である。ＤＲＡＭページは、各８０画素幅の１６スキャ
ンラインに小分割され、ＤＲＡＭバンクＡ−Ｄに関する
対応するビデオ・バッファへ転送される。ＤＲＡＭペー
ジは、幅１０、高さ４のアレイの２５６ビット・ブロッ
クに小分割され、ＦＢＲＡＭチップ３０２の包括バスを
通して転送される。ビデオ・クロック３１４の各サイク
ル中に、２画素がＦＢＲＡＭチップ３０２のビデオ・バ
ッファからビデオ・バス３１６上にシフト・アウトされ
る。

【０１７７】ＦＢＲＡＭチップ３０２の包括バスを通し
て画素バッファとＤＲＡＭバンクＡ−Ｄの間で転送され
る画素ブロックは、幅８画素、高さ４画素である。レン
ダリング・コントローラ３０８は、レンダリング・バス
３１０を通してＦＢＲＡＭチップ３０２の画素バッファ
の指定された画素キャッシュ・ブロックから４画素のセ
ットをアクセスする。ＦＢＲＡＭチップ３０２の画素Ａ
ＬＵは、画素バッファの画素キャッシュ・ブロックから
４画素のセットを内部でアクセスする。レンダリング・
コントローラ３０８は、レンダリング・バス３１０を通
して１サイクルで、ＦＢＲＡＭチップ３０２の画素バッ
ファの画素キャッシュ・ブロックに関するダーティ・タ
グ・ヒットを書き込む。

【０１７８】次の等式は、ＦＢＲＡＭチップ３０２によ
って与えられる単一バッファの１２８０×１０２４×８
ビットのフレーム・バッファの各画素に関して、ＤＲＡ
ＭバンクＡ−Ｄ、ＤＲＡＭページ、ページ内のスキャン
・ライン、ページ内のブロック、ブロック内のワード及
びワード内の画素を決定する。 ＤＲＡＭバンク＝２＊（（ｙ％３２）／１６）＋（ｘ％
１６０）／８０ ページ＝８＊（ｙ／３２）＋ｘ／１６０ スキャンライン＝ｙ％１６ ブロック＝（ｙ％１６）／４＋４＊（（ｘ％８０）／
８） ワード＝２＊（ｙ％４）＋（ｘ％８）／４ 画素＝ｘ％４

【０１７９】ここで、ｘ及びｙは、画素の表示座標、
「％」は整数モジュールの演算を示し、［／］はＣプロ
グラム・シンタックスでの整数除算を示し、ＤＲＡＭバ
ンク＝０は、ＤＲＡＭバンクＡを指定し、ＤＲＡＭバン
ク＝１はＤＲＡＭバンクＢを、ＤＲＡＭバンク＝２はＤ
ＲＡＭバンクＣを、ＤＲＡＭバンク＝３はＤＲＡＭバン
クＤをそれぞれ指定する。他の実施例では、単一のＦＢ
ＲＡＭチップ３０２は、表示装置３０６に対する１６ビ
ットのＺバッファを有するダブル・バッファの６４０×
５１２×８ビットのフレーム・バッファとして構成され
る。Ｚ比較機能及びＲＯＰ／ブレンド機能は、ＦＢＲＡ
Ｍチップ３０２内で行われる。

【０１８０】図２６は、グラフィックス・サブシステム
１２０を示す。グラフィックス・サブシステム１２０
は、１組のＦＢＲＡＭチップ１３０−１３３を含む。Ｆ
ＢＲＡＭチップ１３０−１３３は、表示装置３０６に関
して、単一バッファの１２８０×１０２４×３２ビット
フレーム・バッファを提供する。グラフィックス・サブ
システム１２０は、更にレンダリング・コントローラ１
２２及びＲＡＭＤＡＣ１２４を含む。レンダリング・コ
ントローラ１２２は、ＦＢＲＡＭチップ１３０−１３３
に関する画素データをレンダリング・バス１２８を通し
て転送する。レンダリング・コントローラ１２２は、画
素ポート・アクセス動作、ビデオ・アクセス動作及びＤ
ＲＡＭアクセス動作を含むＦＢＲＡＭチップ１３０−１
３３の動作を制御バス１４８を通して制御する。

【０１８１】ＲＡＭＤＡＣ１２４は、１組のビデオ・バ
ス１４０−１４３上でＦＢＲＡＭチップ１３０−１３３
からのビデオ・データの転送を同期させるビデオ・クロ
ック１４５を生成する。レンダリング・コントローラ１
２２は、ＦＢＲＡＭチップ１３０−１３３のそれぞれの
画素データを１組のレンダリング・バス１５０−１５３
を通してアクセスする。レンダリング・コントローラ１
２２は、制御バス１４８を通して、アドレス及び制御信
号をＦＢＲＡＭチップ１３０−１３３へ転送する。ＦＢ
ＲＡＭチップ１３０−１３３は、表示装置１２６に関し
て単一バッファの１２８０×１０２４のフレーム・バッ
ファとして構成され、各画素は、３２ビットから成る。
各３２ビット画素は、８ビットの赤の値、８ビットの緑
の値、８ビットの青の値及びブレンド、オーバーレイ、
ウィンドウＩＤのようなウィンドウ・アトリビュート制
御又はウィンドウ・クリップに用いられる８ビットのＸ
値から成る。

【０１８２】１実施例では、各ＦＢＲＡＭチップ１３０
−１３３は、１つの８ビットの画素成分に関して、１２
８０×１０２４×８ビット画素バッファを与える。ＦＢ
ＲＡＭチップ１３０は、１２８０×１０２４×８ビット
の赤のバッファを与え、ＦＢＲＡＭチップ１３１は、１
２８０×１０２４×８ビットの緑のバッファを与え、Ｆ
ＢＲＡＭチップ１３２は、１２８０×１０２４×８ビッ
トの青のバッファを与え、ＦＢＲＡＭチップ１３３は、
１２８０×１０２４×８ビットのＸのバッファを与え
る。各ＦＢＲＡＭチップ１３０−１３３の中で、バン
ク、ページ、スキャンライン、ブロック、ワード及び画
素を決定する等式は、コンピュータ・サブシステム３０
０の単一バッファの１２８０×１０２４×８ビット・フ
レーム・バッファに関して上で与えられるものである。

【０１８３】別の実施例では、各ＦＢＲＡＭチップ１３
０−１３３は、各画素の赤、緑、青及びＸ成分を収容す
る３２０×１０２４×３２ビットのフレーム・バッファ
を与える。ＦＢＲＡＭチップ１３０−１３３は、水平方
向に画素単位でインターリーブされ、インターリーブさ
れた１２８０×１０２４×３２ビットのフレーム・バッ
ファを与える。表示フレームは、ＦＢＲＡＭチップ１３
０−１３３において、幅８、高さ３２のアレイのページ
・グループを含む。各ページ・グループは、幅１６０画
素、高さ３２画素である。

【０１８４】ＦＢＲＡＭチップ１３０−１３３のページ
・グループ内の各ＤＲＡＭページは、幅８０画素、高さ
１６画素である。ＤＲＡＭページは、各８０画素幅の１
６スキャンラインに小分割され、ＤＲＡＭバンクＡ−Ｄ
に関する対応するビデオ・バッファへ転送される。１つ
の３２ビット画素が、ビデオ・クロック１４５の２サイ
クル中に、ビデオ・バス１４０−１４３を通して、４つ
のＦＢＲＡＭチップ１３０−１３３のそれぞれのビデオ
・バッファからシフト・アウトされる。

【０１８５】各ＦＢＲＡＭチップ１３０−１３３の包括
バスを通して、画素バッファとＤＲＡＭバンクの間で転
送される画素バッファは、幅２画素、高さ４画素であ
る。レンダリング・コントローラ１２２は、各レンダリ
ング・バス１５０−１５３を通して、ＦＢＲＡＭチップ
１３０−１３３の画素バッファの画素キャッシュ・ブロ
ックから１画素をアクセスする。ＦＢＲＡＭチップ１３
０−１３３の画素ＡＬＵは、対応する画素バッファの画
素キャッシュ・ブロックから１画素をアクセスする。次
の等式は、ＦＢＲＡＭチップ１３０−１３３の各画素に
関して、バンク、ページ、スキャンライン、ブロック、
ワード及び画素を決定する。 ＤＲＡＭバンク＝２＊（（ｙ％３２）／１６）＋（ｘ％
４０）／２０ ページ＝８＊（ｙ／３２）＋ｘ／４０ スキャンライン＝ｙ％１６ ブロック＝（ｙ％１６）／４＋４＊（（ｘ％２０）／
８） 画素＝２＊（ｙ％４）＋（ｘ％２）

【０１８６】図２７は、グラフィックス・サブシステム
２８４を示す。グラフィックス・サブシステム２８４
は、レンダリング・コントローラ２９８、１組のＦＢＲ
ＡＭチップ３２０−３３１及びＲＡＭＤＡＣ２９６から
成る。ＦＢＲＡＭチップ３２０−３３１は、表示装置３
０６に関して、画素フレーム・バッファ当たり、ダブル
３２ビットのＲ，Ｇ，Ｂ，Ｘバッファ及び単一３２ビッ
トのＺバッファを含む１２８０×１０２４×９６ビット
で構成されている。

【０１８７】ＦＢＲＡＭチップ３２０−３３１によって
与えられるフレーム・バッファは、水平方向にインター
リーブされる。ＦＢＲＡＭチップ３２０、３２４及び３
２８は、第１のインターリーブ部分を含む。ＦＢＲＡＭ
チップ３２１、３２５及び３２９は、第２のインターリ
ーブ部分を与える。ＦＢＲＡＭチップ３２２、３２６及
び３３０は、第３のインターリーブ部分を与え、ＦＢＲ
ＡＭチップ３２３、３２７及び３３１は、フレーム・バ
ッファの第４のインターリーブ部分を与える。フレーム
・バッファの各インターリーブ部分は、表示装置３０６
に対する１２８０×１０２４の表示イメージの３２０×
１０２４の部分を含む。

【０１８８】グラフィックス・サブシステム２８４に対
する画素データは、ＦＢＲＡＭチップ３２４−３３１に
よってダブル・バッファされる。ＦＢＲＡＭチップ３２
４−３２７は、バッファＡを与え、ＦＢＲＡＭチップ３
２８−３３１は、バッファＢを与える。ＦＢＲＡＭチッ
プ３２０−３２３は、Ｚバッファを与える。バッファ
Ａ、バッファＢ及びＺバッファのそれぞれは、３２ビッ
トの深度を有する。３２ビットの深度は、８ビットの赤
の値、８ビットの緑の値、８ビットの青の値及び８ビッ
トのオーバーレイ制御、カラー・パレット選択、ウィン
ドウ・クリップ又はブレンドに適応する。Ｚバッファの
３２ビット深度は、２８ビット深度の制御と４ビット深
度の追加クリップ又はステンシル機能を与える。

【０１８９】レンダリング・コントローラ２９８は、レ
ンダリング・バス３１８を通してＦＢＲＡＭチップ３２
０−３３１をアクセスする。レンダリング・コントロー
ラ２９８は、ＦＢＲＡＭチップ３２０−３３１に関し
て、各ＦＢＲＡＭチップ３２０−３３１に結合した制御
バス３３４を通して画素ポート制御インターフェース、
ＤＲＡＭ制御インターフェース及びビデオ・ポート制御
インターフェースをアクセスする。１実施例では、レン
ダリング・バス３１８は、フレーム・バッファの各イン
ターリーブ部分に対する３２ビットを含む１２８ビット
で構成される。レンダリング・バス３１８は、１組のイ
ンターリーブ・レンダリング・バス３６０−３６３から
成る。フレーム・バッファの各インターリーブ部分は、
３２ビットの画素データを共有する。例えば、フレーム
・バッファの第１のインターリーブ部分のＦＢＲＡＭチ
ップ３２０、３２４及び３２８は、インターリーブ・レ
ンダリング・バス３６０を共有する。

【０１９０】別の実施例では、レンダリング・バス３１
８は、バッファＡ及びバッファＢの各インターリーブ部
分に関する３２ビットと、各インターリーブＺバッファ
部分に関する３２ビットを含めて、２５６ビットで構成
される。ＦＢＲＡＭチップ３２０−３２３は、１組の比
較結果信号ライン３６５−３６８を通して、比較結果を
対応するバッファＡ及びＢへ転送する。例えば、ＦＢＲ
ＡＭチップ３２０は、比較結果をＰＡ＿ＰＡＳＳ＿ＯＵ
Ｔピンを通して、ＦＢＲＡＭチップ３２４のＰＡ＿ＰＡ
ＳＳ＿ＩＮピン及びＦＢＲＡＭチップ３２８のＰＡ＿Ｐ
ＡＳＳ＿ＩＮピンへ、比較結果信号３６５を介して転送
される。ＦＢＲＡＭチップ３２４のＰＡ＿ＰＡＳＳ＿Ｏ
ＵＴピンは、ＦＢＲＡＭチップ３２０のＰＡ＿ＰＡＳＳ
＿ＩＮピンも左右することができ、バッファＡが、第２
の比較結果信号９６５によってバッファＣにおける書き
込みを左右することも可能にする。

【０１９１】ＦＢＲＡＭチップ３２０−３２３内の比較
装置は、深度チェック機能及び追加のクリップ又はステ
ンシル機能を行い、その結果を比較結果信号３６５−３
６８を介して、対応するバッファＡ及びＢへ転送する。
比較結果信号３６５−３６８は、ＦＢＲＡＭチップ３２
４−３３１のバッファＡ及びＢにおける内部比較結果と
組み合わせて、チップ３２４−３３１の対応する内部画
素バッファへの内部書き込みを制御する。バッファＡチ
ップ３２４−３２７の比較装置は、ウィンドウ・クリッ
プ機能を行うこともでき、その結果を比較結果信号９６
５−９６８を介して、対応するＺバッファ・チップ３２
０−３２３へ転送する。比較結果信号９６５−９６８
は、Ｚバッファ・チップ３２０−３２３の内部比較結果
と組み合わせて、チップ３２０−３２３の対応する内部
画素バッファにおける内部書き込みを制御する。

【０１９２】ＦＢＲＡＭチップ３２４−３２７は、フレ
ーム・バッファのバッファＡに関して、ビデオ・データ
を１組のビデオ・バス３５０−３５３を通してＲＡＭＤ
ＡＣ２９６へ転送する。ＦＢＲＡＭチップ３２８−３３
１は、フレーム・バッファのバッファＢに関して、ビデ
オ・データを１組のビデオ・バス３４０−３４３を通し
てＲＡＭＤＡＣ２９６へ転送する。ビデオ・バス３５０
−３５３及び３４０−３４３は、１２８ビットから成
る。ＲＡＭＤＡＣ２９６は、１組のビデオ制御信号３３
６を生成し、バッファＡからのビデオ・データか又はバ
ッファＢからのビデオ・データを選択する。バッファＡ
又はバッファＢは、ウィンドウ動作に関して画素単位で
選択される。

【０１９３】図２８は、Ｚバッファを含む３２ビットの
ダブル・バッファのフレーム・バッファに関する画素ポ
ートの接続を示す。フレーム・バッファは、レンダリン
グ・コントローラ３９４に結合した１組のＦＢＲＡＭチ
ップ３８０−３９１を含む。レンダリング・コントロー
ラ３９４は、画素データをレンダリング・バス３７０を
通してアクセスする。レンダリング・コントローラ３９
４は、画素ポート動作を制御バス３７２を通して制御す
る。ＦＢＲＡＭチップ３８０−３９１は、４ウェイの水
平インターリーブ・フレーム・バッファに構成されてい
る。ＦＢＲＡＭチップ３８０−３８２は、フレーム・バ
ッファの第１のインターリーブ部分から成る。ＦＢＲＡ
Ｍチップ３８３−３８５は、第２のインターリーブ部分
から成る。ＦＢＲＡＭチップ３８６−３８８は、第３の
インターリーブ部分から成る。ＦＢＲＡＭチップ３８９
−３９１は、第４のインターリーブ部分から成る。

【０１９４】フレーム・バッファのバッファＡの部分
は、ＦＢＲＡＭチップ３８１、３８４、３８７及び３９
０から成る。フレーム・バッファのバッファＢの部分
は、ＦＢＲＡＭチップ３８２、３８５、３８８及び３９
１から成る。フレーム・バッファのＺバッファ部分は、
ＦＢＲＡＭチップ３８０、３８３、３８６及び３８９か
ら成る。レンダリング・バス３７０は、インターリーブ
・レンダリング・バス４００及びインターリーブ・レン
ダリング・バス４０２から成る。インターリーブ・レン
ダリング・バス４００及びインターリーブ・レンダリン
グ・バス４０２は、それぞれ３６ビットから成る。ＦＢ
ＲＡＭチップ３８０−３８２及び３８６−３８８の画素
データ・パス（ＰＡ＿ＤＱ信号）は、インターリーブ・
レンダリング・バス４００を共有する。ＦＢＲＡＭチッ
プ３８３−３８５及び３８９−３９１の画素データ・パ
スは、インターリーブ・レンダリング・バス４０２を共
有する。

【０１９５】各ＦＢＲＡＭチップ３８０−３９１は、レ
ンダリング・バス３７０上でのデータ転送中に、対応す
るＰＡ＿ＥＮＡ［０..１］信号によって可能化及び不能
化される。レンダリング・コントローラ３９４は、１組
のインターリーブ可能化信号（ＥＮ＿０からＥＮ＿３）
を生成する。可能化信号ＥＮ＿０からＥＮ＿３は、１組
の可能化信号ライン４１０−４１３を通して、ＦＢＲＡ
Ｍチップ３８０−３９１に結合される。レンダリング・
コントローラ３９４からの可能化信号ＥＮ＿０からＥＮ
＿３は、ＦＢＲＡＭチップ３８０−３９１に対するＰＡ
＿ＥＮＡ［０］信号を与える

【０１９６】レンダリング・コントローラ３９４は、１
組のバッファ可能化信号ＥＮ＿Ａ、ＥＮ＿Ｂ及びＥＮ＿
Ｚを生成する。可能化信号ＥＮ＿Ａは、バッファＡを可
能化及び不能化し、可能化信号ＥＮ＿Ｂは、バッファＢ
を可能化及び不能化し、可能化信号ＥＮ＿Ｚは、Ｚバッ
ファを可能化及び不能化する。可能化信号ライン４１５
は、ＥＮ＿Ａを、ＦＢＲＡＭチップ３８１、３８４、３
８７及び３９０のＰＡ＿ＥＮＡ［１］に結合する。可能
化信号ライン４１６は、ＥＮ＿Ｂ信号を、ＦＢＲＡＭチ
ップ３８２、３８５、３８９及び３９１のＰＡ＿ＥＮＡ
［１］に結合する。可能化信号ライン４１７は、ＥＮ＿
Ｚ信号を、各ＦＢＲＡＭチップ３８０、３８３、３８６
及び３８９のＰＡ＿ＥＮＡ［１］に結合する。

【０１９７】どのチップに対しても、そのチップを読み
・書きするために、ＰＡ＿ＥＮＡ［０］及びＰＡ＿ＥＮ
Ａ［１］の両方が起動されなければならない。所望のイ
ンターリーブ及び所望のバッファのチップだけが信号４
１０−４１７のマトリックスによって指定され、アクセ
スされる。

【０１９８】Ｚバッファ動作中、可能化信号ＥＮ＿Ａ，
ＥＮ＿Ｂ及びＥＮ＿Ｚは、画素及びＺバッファ・データ
をレンダリング・バス３７０上で多重化する。Ｚバッフ
ァ・モードでは、２画素に対する画素データとＺバッフ
ァ・データは、２クロック・サイクルでレンダリング・
バス３７０上に転送される。最初のクロック・サイクル
では、ＥＮ＿Ｚが有効であり、２つの３２ビットのＺバ
ッファ値が、インターリーブ・レンダリング・バス４０
０及びインターリーブ・レンダリング・バス４０２を通
して、ＦＢＲＡＭチップ３８０、３８３、３８６及び３
８９へ転送される。次のクロック・サイクル中では、Ｅ
Ｎ＿Ａ又はＥＮ＿Ｂ又は両方が有効であり、２つの３２
ビットのカラー画素値が、可能化信号ＥＮ＿Ａ及びＥＮ
＿Ｂに従って、各インターリーブ・レンダリング・バス
４００及び４０２を通して、ＦＢＲＡＭチップ３８１、
３８４、３８７及び３９０又はＦＢＲＡＭチップ３８
２、３８５、３８８及び３９１へ転送される。

【０１９９】図２９は、レンダリング・コントローラ７
０によってＦＢＲＡＭチップ７１に対して発せられたＤ
ＲＡＭアクセス動作に関する状態図である。レンダリン
グ・コントローラ７０は、１組の状態４２０−４２６を
実行する。ＦＢＲＡＭチップ７１に対するＤＲＡＭアク
セス動作は、アクセス・ページ（ＡＣＰ）動作、ビデオ
転送（ＶＤＸ）動作、プリチャージ（ＰＲＥ）バンク動
作、読み出しブロック（ＲＤＢ）動作、マスクなしの書
き込みブロック（ＵＷＢ）動作、マスク書き込み動作
（ＭＷＢ）及び重複ページ動作（ＤＵＰ）を含む。レン
ダリング・コントローラ７０は、ＤＲＡＭバンクＡ−Ｄ
の特定のページに対する制御トランザクションを、その
ページに対するアクセス・ページ動作と共に開始する。

【０２００】レンダリング・コントローラ７０は、状態
４２０で、ページに対するアクセス・ページ動作を行う
ことによって、ＤＲＡＭバンクＡ−Ｄの１つのページを
リフレッシュし、続いて状態４２６で、そのページに対
してプリチャージ動作が行われる。状態４２０でのアク
セス・ページ動作は、リフレッシュ・ページ動作に関し
て、ＤＲＡＭバンクＡ−Ｄの１つのページを指定する。
状態４２６でのプリチャージ動作の後、レンダリング・
コントローラ７０は、状態４２０へ戻り、ＤＲＡＭバン
クＡ−Ｄに対する別の制御トランザクションの準備をす
る。

【０２０１】レンダリング・コントローラ７０は、状態
４２０で、初めにアクセス・ページ動作を行うことによ
って、ＤＲＡＭバンクＡ−Ｄからのデータをビデオ・バ
ッファ５２及び５４へ転送し、指定されたページを指定
されたページ・バッファＡ−Ｄへ転送する。その後、状
態４２４で、レンダリング・コントローラは、ビデオ・
転送動作を行い、アクセスされたデータを指定されたペ
ージ・バッファＡ−Ｄからビデオ・バッファ５２及び５
４の１つへ転送する。レンダリング・コントローラ７０
は、次に状態４２６でプリチャージ動作を行い、ＤＲＡ
ＭバンクＡ−Ｄに対する別の制御トランザクションの準
備をする。

【０２０２】レンダリング動作中、レンダリング・コン
トローラ７０は、状態４２０のアクセス・ページ動作で
始まり、状態４２６のプリチャージ動作で終わるＤＲＡ
ＭバンクＡ−Ｄに対する制御手順を行う。各表示制御手
順は、読み出しブロック動作、マスク又はマスクなしの
書き込みブロック動作又は重複ページ動作を含む。レン
ダリング・コントローラ７０は、表示手順中、状態４２
０、４２２及び４２６の間を移行し、状態４２２へ戻
る。

【０２０３】図３０は、１実施例に関して、ＦＢＲＡＭ
チップ７１のＤＲＡＭバンクＡとページ・バンクＡとの
間の接続を示す。４つのＤＲＡＭセルのアレイが示され
ており、これにはトランジスタＱ１及びキャパシタＣ１
から成るＤＲＡＭセル、トランジスタＱ２及びキャパシ
タＣ２から成るＤＲＡＭセル、トランジスタＱ３及びキ
ャパシタＣ３から成るＤＲＡＭセル、及びトランジスタ
Ｑ４及びキャパシタＣ４から成るＤＲＡＭセルが含まれ
る。

【０２０４】電荷は、１組のビット・ライン４４０及び
４４１を介して、ＤＲＡＭアレイ１５４のＤＲＡＭセル
間で転送される。ビット・ライン４４０は、電荷をＤＲ
ＡＭアレイ１５４の１つの列に沿って、キャパシタＣ１
及びＣ３へ転送する。ビット・ライン４４１は、電荷を
ＤＲＡＭアレイ１５４のもう１つの列に沿って、Ｃ２及
びＣ４へ転送する。ビット・ライン４４０は、正のビッ
ト・ライン及び負のビット・ラインから成る。同様に、
ビット・ライン４４１は、正のビット・ライン及び負の
ビット・ラインから成る。

【０２０５】１組のセンス・アンプ４３０及び４３２
は、ビット・ライン４４０及び４４１にそれぞれ結合さ
れている。センス・アンプ４３０は、ビット・ライン４
４０の電圧信号を差動的にセンスし、増幅する。センス
・アンプ４３２は、ビット・ライン４４１の電圧信号を
差動的にセンスし、増幅する。行デコード回路１５８
は、ワード・ライン４５０及びワード・ライン４５１を
含むＤＲＡＭアレイ１５４のＤＲＡＭセルの各行に対す
るワード・ラインをドライブするように結合している。
ワード・ライン４４０は、トランジスタＱ１及びＱ２の
ゲートに結合し、ワード・ライン４４１は、トランジス
タＱ３及びＱ４のゲートに結合している。

【０２０６】行デコード回路１５８は、各ワード・ライ
ン４５０及び４５１を起動し、対応する行のＤＲＡＭセ
ルをアクセスする。行デコード回路１５８は、ワード・
ライン４５０を起動して、トランジスタＱ１及びＱ２を
オンにする。オンになったトランジスタＱ１及びＱ２
は、キャパシタＣ１をビット・ライン４４０に結合し、
キャパシタＣ２をビット・ライン４４１に結合する。起
動されたワード・ライン４５０は、電荷をビット・ライ
ン４４０とキャパシタＣ１の間及びビット・ライン４４
１とキャパシタＣ２の間で転送する。同様に、行デコー
ド回路１５８は、ワード・ライン４５１を起動して、電
荷をキャパシタＣ３、Ｃ４とビット・ライン４４０、４
４１の間でそれぞれ結合させる。

【０２０７】ＤＲＡＭアレイ１５４のプリチャージ動作
中、センス・アンプ４３０は、ビット・ライン４４０を
基準電圧レベルにドライブし、センス・アンプ４３２
は、ビット・ライン４４１を基準電圧レベルにドライブ
する。アクセス・ページ動作中、行デコード回路１５８
は、ワード・ライン４５０及び４５１を不活性にする。
不活性になったワード・ライン４５０及び４５１は、ビ
ット・ライン４４０及び４４１をキャパシタＣ１及びＣ
２から切り離す。この結果、ビット・ライン４４０及び
４４１は、アクセス・ページ動作中初めはフロートす
る。その後、行デコード回路１５８は、アクセス・ペー
ジ動作によって指定されたページに従って、ワード・ラ
イン４５０又は４５１の１つを起動する。

【０２０８】例えば、行デコード回路１５８がワード・
ライン４５０を起動すると、トランジスタＱ１及びＱ２
はオンになり、電荷をキャパシタＣ１及びＣ２からそれ
ぞれビット・ライン４４０及び４４１へ転送する。セン
ス・アンプ４３０は、ビット・ライン４４０の電圧を差
動的にセンスし、増幅する。センス・アンプ４３２は、
ビット・ライン４４１の電圧を差動的にセンスし、増幅
する。センス・アンプ４３０及び４３２は、ビット・ラ
イン４４０及び４４１をフル・レール（full rail）の
電圧レベルにドライブする。ビット・ライン４４０及び
４４１のフル・レールの電圧レベルは、トランジスタＱ
１及びＱ２を通してキャパシタＣ１及びＣ２にドライブ
・バックされ、対応するＤＲＡＭセルをリフレッシュす
る。

【０２０９】図３１及び図３２は、１実施例に関して、
ＦＢＲＡＭチップ７１のＤＲＡＭバンクＡ及びページ・
バッファに関する重複ページ動作を示す。レンダリング
・コントローラ７０は、アクセス・ページ動作又は前回
の重複ページ動作後、重複ページ動作を起動する。重複
ページ動作の開始時点で、ワード・ライン４５０又は４
５１の１つは、先行するページ動作又は重複ページ動作
に従って、行デコード回路１５８によってドライブされ
る。

【０２１０】図３１は、重複ページ動作の開始を示す。
行デコード回路１５８は、重複ページ動作の開始時点
で、ワード・ライン４５１をドライブする。起動された
ワード・ライン４５１は、キャパシタＣ３及びＣ４をそ
れぞれビット・ライン４４０及び４４１に結合する。セ
ンス・アンプ４３０及び４３２は、先行するアクセス・
ページ又は重複ページ動作に関するデータのフル・レー
ル電圧を、各ビット・ライン４４０及び４４１上にドラ
イブする。ビット・ライン４４０及び４４１上のデータ
は、それぞれキャパシタＣ３及びＣ４に転送される。

【０２１１】図３２は、重複ページ動作の完了を示す。
行デコード回路１５８は、ワード・ライン４５１を不活
性にし、ワード・ライン４５０を起動し、重複ページ動
作を完了する。行デコード回路１５８は、先行するアク
セス・ページ動作又は重複ページ動作に関するデータ
が、センス・アンプ４３０及び４３２によってビット・
ライン４４０及び４４１上にドライブされているとき、
ワード・ライン４５０を起動する。起動されたワード・
ライン４５０は、トランジスタＱ１及びＱ２をオンに
し、ビット・ライン４４０及び４４１上のデータをキャ
パシタＣ１及びＣ２へ転送する。

【０２１２】図３３は、ＦＢＲＡＭチップ７１のピッキ
ング論理５００を示す。ピッキング論理５００は、１組
のステージ７パイプライン・レジスタ５０２−５０６、
ＨＩＴフラグ・ラッチ５２０、ピック可能化ラッチ５２
２、１対のマルチプレクサ５１４及び５１６、及び１組
の論理ゲート５１０、５１２、５３０及び５３２から成
る。レジスタ５０２は、画素ポート制御回路１１４から
のロード比較制御信号２８２をバッファリングする。レ
ジスタ５０４は、信号５５０を介して、比較制御レジス
タ２６８のビット２７..２４をバッファリングする。レ
ジスタ５０６は、ＰＡ＿ＰＡＳＳ＿ＩＮ及びＰＡ＿ＰＡ
ＳＳ＿ＯＵＴ信号、及び画素ポート制御回路１１４から
のステートフル書き込み可能化信号５５２をバッファリ
ングする。

【０２１３】ＨＩＴフラグ・レジスタ５２０は、ＨＩＴ
フラグ５６０を与える。ピック可能化レジスタ５２２
は、ピック可能化信号５６２を与える。ＨＩＴフラグ信
号５６０は、ＦＢＲＡＭチップ７１の出力ピンＨＩＴ
（上バー）をドライブする。比較制御レジスタ２６８の
ビット２７..２４は、ピッキング論理５００を制御す
る。比較制御レジスタ２６８のビット２４及び２５は、
ＨＩＴフラグ５００をセット／クリアする。比較制御レ
ジスタ２６８のビット２６及び２７は、ピッキング論理
５００を可能化／不能化する。レンダリング・コントロ
ーラ７０は、１０をビット２５..２４に書き込み、ＨＩ
Ｔフラグ５６０をクリアする。レンダリング・コントロ
ーラ７０は、１１をビット２５..２４に書き込み、ＨＩ
Ｔフラグ５６０をセットする。レンダリング・コントロ
ーラは、０をビット２５に書き込み、ＨＩＴフラグが、
ピック・ヒットによる以外は、変わらないようにする。
レンダリング・コントローラ７０は、１０をビット２
７．..２６に書き込み、ピッキング論理５００を不能に
し、１１をビット２７..２６に書き込み、ピッキング論
理５００を可能化する。レンダリング・コントローラ
は、０をビット２７に書き込み、ピック可能化状態が変
わらないようにする。

【０２１４】ＦＢＲＡＭチップ７１のＨＩＴ（上バー）
出力ピンは、ＦＢＲＡＭチップ７１のピッキング機能の
結果を反映するオープン・ドレインの低活性化出力信号
である。レンダリング・コントローラ７０は、初めにピ
ッキング論理５００を可能化し、ＨＩＴフラグ５６０を
クリアする。ＦＢＲＡＭチップ７１のＨＩＴ（上バー）
出力ピンは、パイプライン・ステージ８の間７サイクル
後に有効である。レンダリング・コントローラ７０によ
って書き込み比較制御レジスタ動作の後に発せられ、Ｈ
ＩＴフラグ５６０をクリアするステートフル書き込み動
作は、ＰＡ＿ＰＡＳＳ＿ＩＮ信号及びＰＡ＿ＰＡＳＳ＿
ＯＵＴ信号の両方がパイプライン・ステージ６でパスを
示すと、ＦＢＲＡＭチップ７１の出力ピンを低にアサー
トする。

【０２１５】図３４は、ピッキング論理５００のタイミ
ングを示す。時間ｔ２００で、レンダリング・コントロ
ーラ７０は、インターリーブ・レンダリング・バス６４
を通して比較制御レジスタ２６８を目標とする書き込み
制御レジスタ動作を発する。時間ｔ２０１で、レンダリ
ング・コントローラ７０は、ＰＡ＿ＡＤＤＲ信号を介し
て示されるブロック及びワードに対して、ステートフル
正常データ書き込み動作を発する。又時間ｔ２０１にお
いて、レンダリング・コントローラ７０は、時間ｔ２０
０で発せられた書き込み比較制御レジスタ動作に関する
ＰＡ＿ＤＱ信号を介して、レジスタ・データを転送す
る。

【０２１６】ＰＡ＿ＤＱ信号を介して時間ｔ２０１で転
送されたレジスタ・データは、ピッキング論理５００を
可能化し、ＨＩＴフラグ５６０をクリアする。その後、
時間ｔ２０２で、レンダリング・コントローラ７０は、
ＰＡ＿ＤＱ信号を介して、ステートフル正常データ書き
込み動作（前のサイクルで発せられた）に関するデータ
を転送する。時間ｔ２０６で、ＰＡ＿ＰＡＳＳ＿ＩＮ及
びＰＡ＿ＰＡＳＳ＿ＯＵＴ信号は、両方共パス条件を示
し、時間ｔ２０７で、ＦＢＲＡＭチップ７１のＨＩＴ
（上バー）出力ピンは、有効なＨＩＴフラグを与える。
ピッキング論理５００は、表示画面の定義された領域
で、見ることができる表示対象を決定するために用いら
れる。ピッキング機能は、指示装置が位置づけられ、表
示装置上の特定の点を指示した後、対象を選択してハイ
ライトし、又は編集するためにしばしば用いられる。そ
の点の位置は、ピック・アパーチャと呼ばれる小さな領
域の中心を定義するのに用いられる。

【０２１７】レンダリング・コントローラは、表示フレ
ームを書き直し、ピック・アパーチャに入らない全ての
対象をクリップするようにプログラムされている。ピッ
ク・アパーチャ内の画素に寄与し、内部比較テストをパ
スする画素を有する対象だけが、画素バッファへのステ
ートフル書き込みを生じ、ＨＩＴフラグをセットする。
ピックＨＩＴフラグが、各対象が描かれる前にクリアさ
れ、レンダリング・コントローラが、各対象が描かれた
後にＨＩＴフラグをテストすると、ＨＩＴフラグは、ピ
ック・アパーチャ内に見える画素を有する対象に対して
のみセットされる。ＦＢＲＡＭチップのＨＩＴ出力ピン
は、１実施例では、オープン・ドレイン出力であり、複
数のＦＢＲＡＭチップからのＨＩＴの結果を単一の信号
を用いてワイヤＯＲすることができる。

【０２１８】ＦＢＲＡＭチップの比較制御レジスタのビ
ット２７及び２６は、ピッキング論理に対する可能化／
不能化の制御を与える。可能化／不能化制御の機能は、
ピッキング・テストから特定の対象を取り除き、マルチ
・タスク・システムにおいて、ピッキング論理を共有す
る複数処理を可能にするのに役立つ。比較制御レジスタ
のビット２５及びビット２４によって、ＨＩＴフラグを
プリセット又はクリアすることができる。ＨＩＴピンを
介してのＨＩＴ状態と組み合わされたプリセット／クリ
ア機能は、マルチ・タスク・システムにおいてピッキン
グ論理を共有するスワップ処理のＨＩＴ状態をセーブ／
リストアするメカニズムを提供する。

【０２１９】以上明細書において、本発明は、具体的、
例示的実施例を参照して説明された。しかし、特許請求
の範囲に記載された本発明の広い精神と範囲から離れる
ことなく様々な修正、変更が可能であることは明らかで
ある。従って、明細書及び図面は限定的でなく例証的な
ものとして考えるべきである。

【図面の簡単な説明】

【図１】 １組のＦＢＲＡＭチップ、レンダリング・コ
ントローラ及びビデオ出力回路から成るグラフィックス
・サブシステムを示す図である。

【図２】 １組のＤＲＡＭバンク、１対のビデオ・バッ
ファ、１つの画素バッファ及び１つの画素ＡＬＵから成
る１実施例のＦＢＲＡＭチップを示す図である。

【図３】 １実施例に関して、の１組のＦＢＲＡＭチッ
プを設けたフレーム・バッファ構成を示す論理ブロック
図である。

【図４】 １実施例のＦＢＲＡＭチップに対する入出力
インターフェースを示す図であり、これには、画素ポー
ト機能に関する画素ポート制御インターフェース、ビデ
オ機能に関するビデオ・ポート制御インターフェース及
びＤＲＡＭ機能に関するＤＲＡＭ制御インターフェース
が含まれる。

【図５】 ＤＲＡＭアレイ、１組のセンス・アップ、行
デコーダ及びラッチから成る１実施例に関するＤＲＡＭ
バンクＡの体系を示す図である。

【図６】 １実施例に関するビデオ・バッファを示す図
であり、ビデオ・データをビデオ・バス上に転送する回
路を示す。

【図７】 対応するダーティ・タグ・メモリと共にＳＲ
ＡＭバッファを含む１実施例に関する画素バッファを示
す図である。

【図８】 １組のラスタ動作及びブレンド（ＲＯＰ／ブ
レンド）装置、定数ソース・レジスタ及び比較装置から
成る１実施例に関する画素ＡＬＵ５８を示す図である。

【図９】 ラスタＯＰ回路、加算器及び乗算回路を含む
１実施例に関するＲＯＰ／ブレンド装置を示す図であ
る。

【図１０】 一致比較回路及びマグニチュード比較回路
から成る１実施例に関する比較装置を示す図である。

【図１１】 １実施例に関する画素バッファ及び画素Ａ
ＬＵのパイプライン体系を示す図である。

【図１２】 １実施例に関して、画素ＡＬＵと画素バッ
ファのパイプライン・ステージでのパイプライン化され
た読み書き転送を示すタイミング図である。

【図１３】 １実施例に関する画素バッファの構成を示
す図であり、ダーティ・タグとプレーン・マスク・ビッ
トのマッピングを示す。

【図１４】 プレーン・マスク・レジスタのプレーン・
マスク・ビット及びダーティ・タグ・メモリのダーティ
・タグの、包括バス上に転送されたマスク書き込みブロ
ックへのマッピングを示す図である。

【図１５】 書き込みアドレス制御レジスタ及びＦＢＲ
ＡＭチップの入出力ピンによって選択された書き込みア
ドレス・ソースに関して、画素バッファへのパイプライ
ン化されたデータ・フローを示す図である。

【図１６】 垂直スクロール動作を示す図であり、画素
Ａの画素データは、表示画面の画素Ｂに移動する。

【図１７】 ステートフル・データ書き込み動作と共に
書き込みアドレス選択機能を用いる、垂直スクロール又
はその他の内部コピー動作中における画素データのパイ
プライン化された転送を示す図である。

【図１８】 １実施例に関して、ＦＢＲＡＭチップに対
する画素ポート書き込みタイミングを示す図である。

【図１９】 レンダリング・コントローラによって発せ
られたＦＢＲＡＭチップのＤＲＡＭバンクＡに対する一
連のＤＲＡＭ動作を示す図である。

【図２０】 レンダリング・コントローラによって発せ
られたＦＢＲＡＭチップのＤＲＡＭバンクＡに対する別
の一連のＤＲＡＭ動作を示す図である。

【図２１】 ＦＢＲＡＭチップのＤＲＡＭバンクＡ−Ｄ
に対して、レンダリング・コントローラによって発せら
れた一連のＤＲＡＭ動作を示す図である。

【図２２】 ＦＢＲＡＭチップに対してレンダリング・
コントローラによって発せられた別の一連のＤＲＡＭ動
作を示す図である。

【図２３】 ＦＢＲＡＭチップに対してレンダリング・
コントローラによって発せられた別の一連のＤＲＡＭ動
作を示す図である。

【図２４】 グラフィックス・サブシステム及び表示装
置及びプロセッサから成るコンピュータ・グラフィック
ス・システムを示す図である。

【図２５】 ＦＢＲＡＭチップ、レンダリング・コント
ローラ及びランダム・アクセス・メモリ・ディジタル・
アナログ変換器から成るグラフィックス・サブシステム
を示す図である。

【図２６】 表示装置に対して、単一バッファの１２８
０×１０２４×３２ビットのフレーム・バッファを与え
る１組のＦＢＲＡＭチップから成るグラフィックス・サ
ブシステムを示す図であり、更にレンダリング・コント
ローラ及びＲＡＭＤＡＣを含む。

【図２７】 レンダリング・コントローラ、ＦＢＲＡＭ
チップを備え、Ｚバッファを有するダブル・バッファの
フレーム・バッファ、ＲＡＭＤＡＣ及び表示装置から成
るグラフィックス・サブシステムを示す図である。

【図２８】 Ｚバッファを備えた３２ビットのダブル・
バッファのフレーム・バッファに対する画素ポートの制
御接続を示す図であり、フレーム・バッファは、レンダ
リング・コントローラに結合した１組のＦＢＲＡＭチッ
プから成る。

【図２９】 アクセス・ページ動作、ビデオ転送動作、
プリチャージ・バンク動作、読み出しブロック動作、マ
スクなしの書き込みブロック動作、マスク書き込みブロ
ック動作及び重複ページ動作を含むＤＲＡＭ・アクセス
動作の状態図である。

【図３０】 １実施例に関して、ＤＲＡＭバンクＡ、ペ
ージ・バッファＡ及び４つのＤＲＡＭセルのアレイの間
の相互接続を示す図である。

【図３１】 １実施例に関する重複ページ動作の開始を
示す図である。

【図３２】 １実施例に関する重複ページ動作の完了を
示す図である。

【図３３】 １組のステージ７パイプライン・レジス
タ、ＨＩＴフラグ・ラッチ、ピック可能化ラッチ、１組
のマルチプレクサ及び１組の論理ゲートから成るＦＢＲ
ＡＭチップのピッキング論理を示す図である。

【図３４】 レンダリング・バス動作との関係における
ピッキング論理のタイミングを示す図であり、ＨＩＴ出
力ピンのタイミングを示す。

【符号の説明】

５２、５４ ビデオ・バッファ ５６ 画素バッファ ５８ 画素ＡＬＵ ７０、１２２、２９８、３０８、３９４ レンダリング
・コントローラ ７１−８２、１３０−１３３、３０２、３２０−３３
１、３８０ー３９１ＦＢＲＡＭチップ ８６、１２０、２８４、３００ グラフィックス・サブ
システム ８４ ビデオ出力回路 １５４ ＤＲＡＭアレイ １５６、４３０、４３２ センス・アンプ １５８ 行デコーダ ２００ ＳＲＡＭバッファ ２３０−２３３ ＲＯＰ／ブレンド装置 ２３５ 比較装置 ２９０ コンピュータ・グラフィックス・システム １２６、３０６ 表示装置 ３３８ プロセッサ ５００ ピッキング論理

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/64 ４５０ Ｅ 9365−5Ｈ 15/72 Ａ (72)発明者 スティーブン・エイ・シャラップ アメリカ合衆国 95132 カリフォルニア 州・サン ホゼ・ベクスレー ランディン グ・1841 (72)発明者 マイケル・ジイ・ラヴェル アメリカ合衆国 95070 カリフォルニア 州・サラトガ・アーゴン ドライブ・ 13443

Claims (20)

【特許請求の範囲】
1. 【請求項１】 複数のメモリ・セルを含み、表示装置に
   表示するイメージを定義する１組の画素データをバッフ
   ァリングするメモリ・アレイと、 上記メモリ・アレイのメモリ・セルをアクセスするよう
   に結合された画素キャッシュと、を備えたフレーム・バ
   ッファ・メモリ。
2. 【請求項２】 レンダリング・バスを通して画素値を受
   け取るように結合され、上記画素値に対して画素処理機
   能を実行する回路と、上記画素値を上記画素キャッシュ
   へ転送する回路とを有する画素ＡＬＵ回路と、 上記画素値を、上記メモリ・アレイと上記画素キャッシ
   ュの間で転送する回路と、を更に備えた請求項１に記載
   のフレーム・バッファ・メモリ。
3. 【請求項３】 コンピュータ・グラフィックス・システ
   ムで画素データにアクセスする方法において、 レンダリング・バスを通して画素値を受け取り、上記画
   素値に対して画素処理機能を実行し、上記画素値をレベ
   ル１の画素キャッシュへ転送するステップと、 表示装置に表示するイメージを定義する１組みの画素デ
   ータをバッファリングするメモリ・アレイへ、上記レベ
   ル１の画素キャッシュから上記画素値を転送するステッ
   プと、からなる画素データにアクセスする方法。
4. 【請求項４】 表示装置に表示するイメージに対応する
   １組のグラフィック・データを、システム・バスを通し
   て転送するように結合されたプロセッサと、 上記グラフィック・データを上記システム・バスを通し
   て受け取り、表示装置に表示するイメージに対応する画
   素値を、レンダリング・バスを通して転送するように結
   合されたレンダリング・コントローラと、 イメージの画素データをバッファリングする複数のメモ
   リ・セルを有するメモリ・アレイを備え、かつ上記メモ
   リ・アレイの上記メモリ・セルをアクセスするように結
   合された画素キャッシュを備え、上記画素値を上記レン
   ダリング・バスを通して受け取り、上記画素値を上記画
   素キャッシュにストアするように結合されたフレーム・
   バッファと、を備えたコンピュータ・システム。
5. 【請求項５】 画素値をレンダリング・バスを通して受
   け取るように結合され、上記画素値と旧画素値との間の
   比較機能を実行することによって比較結果を生成する回
   路を有する画素ＡＬＵを備えたフレーム・バッファ・メ
   モリ。
6. 【請求項６】 上記フレーム・バッファ・メモリの出力
   データ・ピンを通して上記比較結果を転送する回路を更
   に備えた請求項５に記載のフレーム・バッファ・メモ
   リ。
7. 【請求項７】 比較マスク値を受け取り、ストアするよ
   うに結合された一致比較レジスタであって、上記比較マ
   スク値が、上記比較機能に参加する上記画素値と上記旧
   画素値の１組みのビットを選択するようになっている一
   致比較レジスタを更に備えた請求項６に記載のフレーム
   ・バッファ・メモリ。
8. 【請求項８】 複数のメモリ・セルを備えたメモリ・ア
   レイと、上記メモリ・セルから１組みの画素データをア
   クセスするように結合された画素キャッシュとを更に備
   えた請求項６に記載のフレーム・バッファ・メモリ。
9. 【請求項９】 上記フレーム・バッファ・メモリの入力
   データ・ピンを通して比較結果入力を受け取るように結
   合された回路と、上記比較結果入力を上記比較結果と組
   み合わせることによって、上記画素値の上記画素キャッ
   シュへの書き込みを可能にする画素バッファ書き込み可
   能化信号を生成する回路と、を更に備えた請求項８に記
   載のフレーム・バッファ・メモリ。
10. 【請求項１０】 上記比較機能に対する新画素値を与え
    る定数ソース・レジスタを更に備えた請求項８に記載の
    フレーム・バッファ・メモリ。
11. 【請求項１１】 上記画素バッファ書き込み可能化信号
    が上記画素値の上記画素キャッシュへの書き込みを可能
    にすると、ヒット状態ビットをセットすることによって
    画素の更新を記録する、ピック・ヒット回路を更に備え
    た請求項８に記載のフレーム・バッファ・メモリ。
12. 【請求項１２】 上記ピック・ヒット回路を可能化及び
    不能化する制御レジスタを更に備えた請求項１１に記載
    のフレーム・バッファ・メモリ。
13. 【請求項１３】 上記ヒット状態ビットを示すヒット状
    態出力ピンを更に備えた請求項１１に記載のフレーム・
    バッファ・メモリ。
14. 【請求項１４】 コンピュータ・グラフィックス・シス
    テムの１組のフレーム・バッファ・メモリ装置の間で画
    素機能を調整する方法であって、 画素値を受け取り、上記画素値と画素キャッシュ内にス
    トアされた旧画素値との間の比較機能を実行することに
    よって比較結果を生成するステップと、 上記比較結果を上記フレーム・バッファ・メモリ装置へ
    転送するステップと、から成る画素機能の調整方法。
15. 【請求項１５】 比較結果入力を上記フレーム・バッフ
    ァ・メモリ装置から受け取り、上記比較結果入力を上記
    比較結果と組み合わせることによって、画素バッファ書
    き込み可能化信号を生成し、上記画素バッファ書き込み
    可能化信号が上記画素値の画素キャッシュへの書き込み
    を可能にするステップを更に含む請求項１４に記載の画
    素機能の調整方法。
16. 【請求項１６】 表示装置に表示するイメージに対応す
    る１組みのグラフィック・データを、システム・バスを
    通して転送するように結合されたプロセッサと、 上記グラフィック・データを上記システム・バスを通し
    て受け取り、画素値をレンダリング・バスを通して転送
    するように結合されたレンダリング・コントローラと、 上記画素値と旧画素値との間で比較機能を実行すること
    によって比較結果を生成する回路を備えたフレーム・バ
    ッファ・メモリ装置と、を備えたコンピュータ・システ
    ム。
17. 【請求項１７】 上記フレーム・バッファ・メモリ装置
    の出力データ・ピンを通して上記比較結果を転送する回
    路を更に備えた請求項１６に記載のコンピュータ・シス
    テム。
18. 【請求項１８】 レンダリング・バスと制御バスに結合
    し、上記レンダリング・バスを通して新画素値を転送
    し、上記制御バスを通してブレンド動作表示を転送する
    レンダリング・コントローラと、 上記表示及び制御バスに結合し、上記新画素値を受け取
    るように結合され、上記ブレンド動作表示に従った上記
    新画素値と旧画素値のブレンド画素値を生成する回路を
    有する画素ＡＬＵを備えたフレーム・バッファ装置と、
    を備えたコンピュータ・システムのグラフィックス・サ
    ブシステム。
19. 【請求項１９】 新画素値をレンダリング・バスを通し
    て、又ブレンド動作表示を制御バスを通して、少なくと
    も１つのフレーム・バッファ・メモリ装置へ転送するス
    テップと、 上記新画素値を上記レンダリング・バスを通して受け取
    り、上記制御バス上の上記ブレンド動作表示に従って、
    上記新画素値と旧画素値のブレンド画素値を生成するス
    テップと、から成る画素のブレンド方法。
20. 【請求項２０】 レンダリング・バスと制御バスに結合
    された少なくとも１つのフレーム・バッファ・メモリ装
    置であって、上記レンダリング・バスを通して新画素値
    をそれぞれ受け取るように結合され、上記制御バスを通
    して制御入力をそれぞれ受け取るように結合され、上記
    制御入力に従って、上記新画素値を上記フレーム・バッ
    ファ・メモリ装置内にストアされている旧画素値と併合
    させる回路を有するフレーム・バッファ・メモリ装置
    と、 上記新画素値を上記レンダリング・バス上に、上記制御
    入力を上記制御バス上に転送するように結合されたレン
    ダリング・コントローラと、を備えたコンピュータ・シ
    ステムのグラフィックス・サブシステム。