JPH0855910A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0855910A
JPH0855910A JP6178818A JP17881894A JPH0855910A JP H0855910 A JPH0855910 A JP H0855910A JP 6178818 A JP6178818 A JP 6178818A JP 17881894 A JP17881894 A JP 17881894A JP H0855910 A JPH0855910 A JP H0855910A
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JP
Japan
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insulating film
precursor
metal wiring
forming
semiconductor device
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Takeshi Tanaka
剛 田中
Yasukuni Nishioka
泰城 西岡
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Texas Instruments Inc
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Texas Instruments Inc
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Publication date
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Abstract

(57)【要約】 【目的】 半導体装置において信頼性の高い多層配線を
形成する。 【構成】 基板(1)上に、金属配線(2)を形成した
後、ポリイミドの前駆体をスピナーをもちいてコート
(3)する。その後所定温度でベーク等処理を行うこと
により完全に一体なポリイミド膜を形成する。その後金
属配線(4)を形成する。他の態様も開示する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
配線間の静電容量が小さい多層配線を有する半導体装置
の製造方法に関する。
【0002】
【従来の技術】従来、半導体装置の高集積化に伴って多
層配線の微細化が進んでいる。多層配線に関する公知例
としては、例えば特開平5-218028号などが知られてい
る。これらは通常図6に示されているように下層金属配
線20の間に酸化シリコン膜28a等の絶縁膜を用いて
いる例が多い。
【0003】
【発明が解決しようとする課題】このような従来の多層
配線の構造の多くは、酸化シリコン膜28aの比誘電率
が約4程度なので、高集積化に伴う下層金属配線20の
間隔が1ミクロン以下になる最近の半導体装置において
配線間の容量が増加し、回路の動作速度を劣化させる等
の好ましくない現象を引き起こしつつある。このため、
比誘電率の低い絶縁材料を層間絶縁膜として使用する必
要性がでてきた。通常このような材料はスピンコート法
によって形成されることが多い。しかし、微細配線に応
用しようとすると、微細な配線間を充填するために、粘
性の小さい前駆体を用いなくてはならず、所望の膜厚が
必要な層間絶縁膜に利用するためには積層構造としなく
てはならなかった。しかしながら、この多層化の際には
がれが起こったり、前駆体を塗布することが難しいなど
の問題があった。
【0004】
【課題を解決するための手段】本発明の一態様において
は、多層配線形成工程において、比誘電率の低い有機物
を含有する絶縁膜を多層化して形成する際、前記絶縁膜
の前駆体をスピンコートしたのち、ポリマーが形成され
る温度以下で有機溶媒等を蒸発させた後、第2の前記絶
縁膜の前駆体を形成することにより、高信頼の多層配線
を形成することが可能になった。さらに、この工程を繰
り返し行うことによって所望の膜厚まで厚膜可能であ
る。この絶縁膜としては、比誘電率が酸化シリコンより
も低いスピンオンガラス(SOG)、ポリイミド等を構
成要素として含んでいるとさらに効果的である。
【0005】又、本発明の他の態様においては、多層配
線形成工程において、比誘電率の低い有機物を含有する
絶縁膜を多層化して形成する際、第1の前記絶縁膜の前
駆体を形成したのち、1)アルゴンプラズマ中で表面処
理を行い、しかる後に第2の前記絶縁膜の前駆体を形成
する工程、または、2)酸素プラズマ中で表面処理し、
酸化膜を前記第1の絶縁膜の表面に形成し、第2の前記
絶縁膜を形成することにより、高信頼の多層配線を形成
することが可能になった。
【0006】この絶縁膜としては、比誘電率が酸化シリ
コンよりも低い有機スピンオンガラス(SOG)、ポリ
イミド、テフロン等を構成要素として含んでいるとさら
に効果的である。
【0007】
【実施例】次に本発明の実施例を図面を参照して説明す
る。まず本発明の第1の態様(スピンコートを含む場
合)の実施例1及び2を、次に第2の態様(プラズマ処
理を含む場合)の実施例3乃至9を説明する。
【0008】
【実施例1】(ポリイミドの例) 図1(a)から(d)は本発明の第1の実施例の説明に
使用する工程順断面図である。まず、絶縁膜基板1上に
金属配線2を形成した後(a)、ポリイミド3の前駆体
をスピナーをもちいて回転速度1000〜5000rp
mでウエハ全面にコートする。その後、溶剤を蒸発させ
るため、100〜150度でベークを行う(b)。この
後、この繰り返しで所望の膜厚が得られるまで重ね塗り
を行う(c)。その際、この程度の温度ではポリイミド
中にポリマーが形成されておらず、表面は化学的に活性
なため、均一な重ね塗りが可能となった。この後、20
0〜250度でイミド化し、最後に300〜400度で
ファイナルキュアを行う。このファイナルキュアにおい
て、ポリイミドのポリマー化が起こり、かつこのポリマ
ー化は重ね塗り膜中で均一に起こり、完全に一体なポリ
イミド膜を形成することができた。この後、金属配線2
と金属配線4を接続するためのコンタクト穴を形成した
後、金属配線4を形成する(d)。したがって、本方法
により微細な配線を隙間なく埋め込みかつ所望の膜厚が
確保でき、高信頼の多層配線を形成することができた。
【0009】
【実施例2】(有機SOGの例) 図2(a)から(d)は本発明の第2の実施例の説明に
使用する工程順断面図である。まず、絶縁膜基板1上に
金属配線2を形成した後(a)、有機SOG5の前駆体
をスピナーをもちいて回転速度1000〜5000rp
mでウエハ全面にコートする。その後、有機SOGのポ
リマーの重縮合が起きない程度の温度で溶剤を蒸発させ
る(b)。この後、この繰り返しで所望の膜厚が得られ
るまで重ね塗りを行う(c)。その際、この程度の温度
では有機SOG中にポリマーが形成されておらず、表面
は化学的に活性なため、均一な重ね塗りが可能となっ
た。最後に350〜450度でファイナルキュアを行
う。このファイナルキュアにおいて、有機SOGのポリ
マー化が起こり、かつこのポリマー化は重ね塗り膜中で
均一に起こり、完全に一体な有機SOG膜を形成するこ
とができた。この後、金属配線2と金属配線4を接続す
るためのコンタクト穴を形成した後、金属配線4を形成
する(d)。したがって、本方法により微細な配線を隙
間なく埋め込みかつ所望の膜厚が確保でき、高信頼の多
層配線を形成することができた。
【0010】
【実施例3】(ポリイミドの例)(アルゴンプラズマの
場合) 図3(a)から(d)は本発明の第3の実施例の説明に
使用する工程順断面図である。まず、絶縁膜基板1上に
金属配線2を形成した後(a)、ポリイミド3の前駆体
をスピナーをもちいて回転速度1000〜5000rp
mでウエハ全面にコートする(b)。その後、溶剤を蒸
発させるため、100〜150度でベークした後、20
0〜250度でイミド化し、最後に300〜400度で
ファイナルキュアを行う。この後、アルゴンプラズマに
さらすことによって表面のポリイミドのボンドが切れ活
性となる。このため、第2のポリイミドの前駆体を塗布
する際に密着性が向上され多層化が可能となった。この
後、所望の膜厚が得られるまでこれを繰り返す。この
後、金属配線2と金属配線4を接続するためのコンタク
ト穴を形成した後、金属配線4を形成する(d)。
【0011】
【実施例4】(ポリイミドの例)(アルゴンプラズマの
場合) 第3の実施例と工程が類似するので図3(a)乃至
(d)を使用して、第4の実施例を説明する。まず、絶
縁膜基板上に金属配線1を形成した後(a)、ポリイミ
ド3の前駆体をスピナーをもちいて回転速度1000〜
5000rpmでウエハ全面にコートする(b)。その
後、溶剤を蒸発させるため、100〜150度でベーク
した後、200〜250度でイミド化し、最後に300
〜400度でファイナルキュアを行う。この後アルゴン
プラズマにさらすことによってポリイミド表面に凹凸が
できる。このため、第2のポリイミドの前駆体を塗布す
る際に密着性が向上され多層化が可能となった。この
後、所望の膜厚が得られるまでこれを繰り返す。この
後、金属配線2と金属配線4を接続するためのコンタク
ト穴を形成した後、金属配線4を形成する(d)。
【0012】
【実施例5】(有機SOGの例)(アルゴンプラズマの
場合) 図4(a)から(d)は本発明の第5の実施例の説明に
使用する工程順断面図である。まず、絶縁膜基板1上に
金属配線2を形成した後(a)、有機SOG5の前駆体
をスピナーをもちいて回転速度1000〜5000rp
mでウエハ全面にコートする(b)。その後、溶剤を蒸
発させるため、100〜200度(溶剤の沸点によって
異なる)でベークした後、最後に350〜450度でフ
ァイナルキュアを行う。この後アルゴンプラズマにさら
すことによって表面の有機SOGのボンドが切れ活性と
なる。このため、第2の有機SOGの前駆体を塗布する
際に密着性が向上され多層化が可能となった。この後、
所望の膜厚が得られるまでこれを繰り返す。この後、金
属配線2と金属配線4を接続するためのコンタクト穴を
形成した後、金属配線4を形成する(d)。
【0013】
【実施例6】(有機SOGの例)(アルゴンプラズマの
場合) 第5の実施例と工程が類似するので図4(a)乃至
(d)を使用して、第6の実施例を説明する。まず、絶
縁膜基板1上に金属配線2を形成した後(a)、有機S
OG5の前駆体をスピナーをもちいて回転速度1000
〜5000rpmでウエハ全面にコートする(b)。そ
の後、溶剤を蒸発させるため、100〜200度(溶剤
の沸点によって異なる)でベークした後、最後に350
〜450度でファイナルキュアを行う。この後アルゴン
プラズマにさらすことによって表面の有機SOG表面に
凹凸ができる。このため、第2の有機SOGの前駆体を
塗布する際に密着性が向上され多層化が可能となった。
この後、所望の膜厚が得られるまでこれを繰り返す。こ
の後、金属配線2と金属配線4を接続するためのコンタ
クト穴を形成した後、金属配線4を形成する(d)。
【0014】
【実施例7】(有機SOGの例)(酸素プラズマの場
合) 第5の実施例と工程が類似するので図4(a)乃至
(d)を使用して、第7の実施例を説明する。まず、絶
縁膜基板1上に金属配線2を形成した後(a)、有機S
OG5の前駆体をスピナーをもちいて回転速度1000
〜5000rpmでウエハ全面にコートする(b)。そ
の後、溶剤を蒸発させるため、100〜200度(溶剤
の沸点によって異なる)でベークした後、最後に350
〜450度でファイナルキュアを行う。このとき、有機
SOG表面は疎水性となっているために第2の有機SO
Gをはじいてしまい重ね塗りが困難である。そこで、有
機SOGの表面をRIE酸素プラズマにさらすことによ
って表面を酸化し、親水性を持たせることによって、重
ね塗りが可能となった。この際極めて薄い酸化膜が形成
されるがこの膜が低誘電率化に影響することは極めて少
ない。この後、所望の膜厚が得られるまでこれを繰り返
す。この後、金属配線2と金属配線4を接続するための
コンタクト穴を形成した後、金属配線4を形成する
(d)。
【0015】
【実施例8】(ポリテトラフルオロエチレンの例)(ア
ルゴンプラズマの場合) 図5(a)から(d)は本発明の第8の実施例の説明に
使用する工程順断面図である。まず、絶縁膜基板1上に
金属配線2を形成した後(a)、ポリテトラフルオロエ
チレン6の前駆体をスピナーをもちいて回転速度100
0〜5000rpmでウエハ全面にコートする(b)。
その後、溶剤を蒸発させるため、100〜200度(溶
剤の沸点によって異なる)でベークした後、最後に30
0〜400度でファイナルキュアを行う。この後アルゴ
ンプラズマにさらすことによって表面のポリテトラフル
オロエチレンのボンドが切れ活性となる。このため、第
2のポリテトラフルオロエチレンの前駆体を塗布する際
に密着性が向上され多層化が可能となった。この後、所
望の膜厚が得られるまでこれを繰り返す。この後、金属
配線2と金属配線4を接続するためのコンタクト穴を形
成した後、金属配線4を形成する(d)。
【0016】
【実施例9】(ポリテトラフルオロエチレンの例)(ア
ルゴンプラズマの場合) 第8の実施例と工程が類似するので図5(a)乃至
(d)を使用して、第9の実施例を説明する。まず、絶
縁膜基板1上に金属配線2を形成した後(a)、ポリテ
トラフルオロエチレン6の前駆体をスピナーをもちいて
回転速度1000〜5000rpmでウエハ全面にコー
トする(b)。その後、溶剤を蒸発させるため、100
〜200度(溶剤の沸点によって異なる)でベークした
後、最後に300〜400度でファイナルキュアを行
う。この後アルゴンプラズマにさらすことによってポリ
テトラフルオロエチレン表面に凹凸ができる。このた
め、第2のポリテトラフルオロエチレンの前駆体を塗布
する際に密着性が向上され多層化が可能となった。この
後、所望の膜厚が得られるまでこれを繰り返す。この
後、金属配線2と金属配線4を接続するためのコンタク
ト穴を形成した後、金属配線4を形成する(d)。
【0017】以上の実施例3乃至9の多層化技術によっ
て、膜のピンホール密度が飛躍的に減少し、配線間の短
絡による歩留まりの低下を防ぐことができた。以上の様
に幾つかの実施例を説明したが、本発明はその実施例に
限定されるものではないことは言うまでもない。
【0018】
【発明の効果】本発明においては、多層配線形成工程に
おいて、高信頼の多層配線を形成することが可能であ
る。
【図面の簡単な説明】
【図1】本発明の第1の実施例を説明するため(a)−
(d)に分図して示す工程順断面図である。
【図2】本発明の第2の実施例を説明するため(a)−
(d)に分図して示す工程順断面図である。
【図3】本発明の第3及び4の実施例を説明するため
(a)−(d)に分図して示す工程順断面図である。
【図4】本発明の第5乃至第7の実施例を説明するため
(a)−(d)に分図して示す工程順断面図である。
【図5】本発明の第8及び9の実施例を説明するため
(a)−(d)に分図して示す工程順断面図である。
【図6】従来の技術の説明に使用する断面図である。
【符号の説明】
1 絶縁膜基板 2 金属配線1 3 ポリイミド 4 金属配線2 5 有機SOG 6 ポリテトラフルオロエチレン(PTFE)

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 多層配線形成工程が、比誘電率の低い有
    機物を含有する絶縁膜を多層化して形成する際、前記絶
    縁膜の前駆体をスピンコートし、前記絶縁膜中にポリマ
    ーが形成される温度以下で有機溶媒を蒸発させ、第2の
    前記絶縁膜の前駆体を形成することを特徴とする半導体
    装置の製造方法。
  2. 【請求項2】 前記絶縁膜は有機SOGおよびポリイミ
    ドを含むことを特徴とする請求項1記載の半導体装置の
    製造方法。
  3. 【請求項3】 多層配線形成工程が、微細な配線間に比
    誘電率の低い有機物を含有する絶縁膜を層間絶縁膜とし
    て多層化して形成する際、第1の前記絶縁膜の前駆体を
    形成し、アルゴンプラズマ中で表面処理を行い、しかる
    後に第2の前記絶縁膜の前駆体を形成する工程を含むこ
    とを特徴とする半導体装置の製造方法。
  4. 【請求項4】 多層配線形成工程が、微細な配線間に比
    誘電率の低い有機物を含有する絶縁膜を層間絶縁膜とし
    て多層化して形成する際、第1の前記絶縁膜の前駆体を
    形成したのち、前記絶縁膜を酸素プラズマ中で表面処理
    し、酸化膜を前記第1の絶縁膜の表面に形成し、第2の
    前記絶縁膜を形成することを特徴とする半導体装置の製
    造方法。
  5. 【請求項5】 前記絶縁膜は、有機SOG、ポリミド、
    テフロンから選ばれた一つ又はその組合わせを含むこと
    を特徴とする請求項3又は4記載の半導体装置の製造方
    法。
  6. 【請求項6】 前記多層配線形成工程を複数回繰り返し
    て、所望の膜厚を有する多層層間絶縁膜を形成すること
    を特徴とする請求項1、3又は4記載の半導体装置の製
    造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162848A (ja) * 2015-02-27 2016-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3520396B2 (ja) * 1997-07-02 2004-04-19 セイコーエプソン株式会社 アクティブマトリクス基板と表示装置
EP0940797B1 (en) * 1997-08-21 2005-03-23 Seiko Epson Corporation Active matrix display
JP3580092B2 (ja) * 1997-08-21 2004-10-20 セイコーエプソン株式会社 アクティブマトリクス型表示装置
US6511923B1 (en) * 2000-05-19 2003-01-28 Applied Materials, Inc. Deposition of stable dielectric films
JP2002131883A (ja) * 2000-10-27 2002-05-09 Hitachi Ltd フォトマスクの製造方法およびフォトマスク
CA2442030A1 (en) * 2001-04-16 2002-10-24 Brian Daniels Layered stacks and methods of production thereof
US6605549B2 (en) 2001-09-29 2003-08-12 Intel Corporation Method for improving nucleation and adhesion of CVD and ALD films deposited onto low-dielectric-constant dielectrics
US20040137153A1 (en) * 2002-04-16 2004-07-15 Michael Thomas Layered stacks and methods of production thereof
US7387958B2 (en) 2005-07-08 2008-06-17 Raytheon Company MMIC having back-side multi-layer signal routing
US11487206B2 (en) * 2019-12-30 2022-11-01 Texas Instruments Incorporated Methods and apparatus for digital material deposition onto semiconductor wafers
US11688636B2 (en) 2021-06-18 2023-06-27 International Business Machines Corporation Spin on scaffold film for forming topvia
CN115376933A (zh) * 2022-08-05 2022-11-22 中国电子科技集团公司第五十五研究所 一种用聚酰亚胺填充半导体器件管壳的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
JPH0289346A (ja) * 1988-09-27 1990-03-29 Toshiba Corp 半導体装置及びその製造方法
JPH0793354B2 (ja) * 1988-11-28 1995-10-09 株式会社東芝 半導体装置の製造方法
US5166101A (en) * 1989-09-28 1992-11-24 Applied Materials, Inc. Method for forming a boron phosphorus silicate glass composite layer on a semiconductor wafer
US5077234A (en) * 1990-06-29 1991-12-31 Digital Equipment Corporation Planarization process utilizing three resist layers
US5278103A (en) * 1993-02-26 1994-01-11 Lsi Logic Corporation Method for the controlled formation of voids in doped glass dielectric films
US5861345A (en) * 1995-05-01 1999-01-19 Chou; Chin-Hao In-situ pre-PECVD oxide deposition process for treating SOG
US5631197A (en) * 1995-08-30 1997-05-20 Taiwan Semiconductor Manufacturing Company, Ltd Sacrificial etchback layer for improved spin-on-glass planarization
US5849640A (en) * 1996-04-01 1998-12-15 Vanguard International Semiconductor Corporation In-situ SOG etchback and deposition for IMD process
US5970376A (en) * 1997-12-29 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post via etch plasma treatment method for forming with attenuated lateral etching a residue free via through a silsesquioxane spin-on-glass (SOG) dielectric layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162848A (ja) * 2015-02-27 2016-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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