JPH0863353A - 掛け算累算命令を使用したデータ処理 - Google Patents
掛け算累算命令を使用したデータ処理Info
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- JPH0863353A JPH0863353A JP7149230A JP14923095A JPH0863353A JP H0863353 A JPH0863353 A JP H0863353A JP 7149230 A JP7149230 A JP 7149230A JP 14923095 A JP14923095 A JP 14923095A JP H0863353 A JPH0863353 A JP H0863353A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
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- Computing Systems (AREA)
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Abstract
(57)【要約】
【目的】 高い算術演算精度と通常の算術演算精度の掛
け算累算演算を、単一命令でかつ命令セット空間を浪費
することなく実現することを目的とする。 【構成】第１データ処理レジスタ内に保持されているＮ
ビット被演算子と第２データ処理レジスタ内に保持され
ているＮビット被演算子とを掛け算し、そして第３デー
タ処理レジスタ内に保持されているＮビット（または２
Ｎビット）被演算子を加算して、第４データ処理レジス
タの中に格納されるＮビット（または２Ｎビット）の結
果を算出する。その際命令内のメモリ空間を節約するた
めに、２Ｎビットの精度で演算する際には、２Ｎビット
の累算値が取り出された同じレジスタに演算結果を書き
込んでいる。
け算累算演算を、単一命令でかつ命令セット空間を浪費
することなく実現することを目的とする。 【構成】第１データ処理レジスタ内に保持されているＮ
ビット被演算子と第２データ処理レジスタ内に保持され
ているＮビット被演算子とを掛け算し、そして第３デー
タ処理レジスタ内に保持されているＮビット（または２
Ｎビット）被演算子を加算して、第４データ処理レジス
タの中に格納されるＮビット（または２Ｎビット）の結
果を算出する。その際命令内のメモリ空間を節約するた
めに、２Ｎビットの精度で演算する際には、２Ｎビット
の累算値が取り出された同じレジスタに演算結果を書き
込んでいる。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理の分野に関す
る。更に詳細には、本発明は掛け算累算命令が第１被演
算子が第２被演算子と掛け算されそして第３被演算子が
加算されることで結果を算出するように指定するように
使用されている種類のデータ処理に関する。被演算子は
システム内のデータ処理レジスタのバンクからデータ処
理レジスタの中に格納される。
る。更に詳細には、本発明は掛け算累算命令が第１被演
算子が第２被演算子と掛け算されそして第３被演算子が
加算されることで結果を算出するように指定するように
使用されている種類のデータ処理に関する。被演算子は
システム内のデータ処理レジスタのバンクからデータ処
理レジスタの中に格納される。
【０００２】
【従来の技術】その命令セットの中に掛け算累算命令を
有するデータ処理システムを用意することは知られてい
る。その様なシステムの１つの例は、アドバンストＲＩ
ＳＣマシン有限会社で製造されるＡＲＭ６集積回路マイ
クロプロセッサである。ＡＲＭ６マイクロプロセッサ
は、第１の３２ビット被演算子を第２の３２ビット被演
算子に掛け算し、次に第３の３２ビット被演算子を加算
するための掛け算累算命令を組み込んでいる。この命令
に対する３つの入力被演算子を含むレジスタは、この結
果がその中に書き込まれるべきレジスタと共に掛け算累
算命令の中のフィールドで指定されている。例としてあ
げれば、互いに掛け算される２つの３２ビット被演算子
はレジスタ５並びにレジスタ６であり、累算値はレジス
タ１０の中にあってその結果がレジスタ２に書き込まれ
るといった具合である。
有するデータ処理システムを用意することは知られてい
る。その様なシステムの１つの例は、アドバンストＲＩ
ＳＣマシン有限会社で製造されるＡＲＭ６集積回路マイ
クロプロセッサである。ＡＲＭ６マイクロプロセッサ
は、第１の３２ビット被演算子を第２の３２ビット被演
算子に掛け算し、次に第３の３２ビット被演算子を加算
するための掛け算累算命令を組み込んでいる。この命令
に対する３つの入力被演算子を含むレジスタは、この結
果がその中に書き込まれるべきレジスタと共に掛け算累
算命令の中のフィールドで指定されている。例としてあ
げれば、互いに掛け算される２つの３２ビット被演算子
はレジスタ５並びにレジスタ６であり、累算値はレジス
タ１０の中にあってその結果がレジスタ２に書き込まれ
るといった具合である。
【０００３】データ処理システムは使用者から要求され
るデータ処理演算を最少数の命令で指定できることが望
ましい。これは結果としてプログラムサイズがより少な
くなり、一般的により早くそして更に効率的な演算が得
られる。しかしながら、この様に更に複雑で高度なデー
タ処理演算を単一命令の中に用意する際の問題は、この
命令で指定される必要のある情報の量である。更に詳細
には、もしも命令が多数のデータ処理レジスタをその命
令を実行するための資源として使用する場合は、これら
のレジスタの同一性識別がその命令の中で指定されなけ
ればならない。これは命令の中で許容できないほどのビ
ット空間量を使用する可能性がある。比較的大きな数の
データ処理レジスタをシステムの中で使用する、この様
に高度で複雑な命令に関連する更に別の問題は、プログ
ラムの効率的なコンパイルが更に難しくなることであ
り、それは使用される多くの異なる被演算子の間で、有
限のレジスタ資源を共有しなければならないためであ
る。
るデータ処理演算を最少数の命令で指定できることが望
ましい。これは結果としてプログラムサイズがより少な
くなり、一般的により早くそして更に効率的な演算が得
られる。しかしながら、この様に更に複雑で高度なデー
タ処理演算を単一命令の中に用意する際の問題は、この
命令で指定される必要のある情報の量である。更に詳細
には、もしも命令が多数のデータ処理レジスタをその命
令を実行するための資源として使用する場合は、これら
のレジスタの同一性識別がその命令の中で指定されなけ
ればならない。これは命令の中で許容できないほどのビ
ット空間量を使用する可能性がある。比較的大きな数の
データ処理レジスタをシステムの中で使用する、この様
に高度で複雑な命令に関連する更に別の問題は、プログ
ラムの効率的なコンパイルが更に難しくなることであ
り、それは使用される多くの異なる被演算子の間で、有
限のレジスタ資源を共有しなければならないためであ
る。
【０００４】
【発明の目的と要約】上述の問題を解決することが本発
明の目的である。
明の目的である。
【０００５】ひとつの特徴から見ると、本発明はデータ
処理用の装置を提供し、前記装置は： （ｉ） Ｎビットデータ処理レジスタのレジスタバン
ク；そして（ｉｉ）前記レジスタバンクに結合され、前
記Ｎビットデータ処理レジスタ内に保持されている被演
算子に対して掛け算累算演算処理を実行するための掛け
算累算器とを含み；ここに於いて（ｉｉｉ）前記掛け算
累算器は掛け算累算命令の第１クラスに応答して、第１
データ処理レジスタ内に保持されているＮビット被演算
子と第２データ処理レジスタ内に保持されているＮビッ
ト被演算子とを掛け算し、そして第３データ処理レジス
タ内に保持されているＮビット被演算子を加算して、第
４データ処理レジスタの中に格納されるＮビットの結果
を算出し、前記第１、第２、第３および第４データ処理
レジスタは掛け算累算命令の前記第１クラスの中のフィ
ールドとして独立に指定され；そして（ｉｖ）前記掛け
算累算は掛け算累算命令の第２クラスに応答して、第１
データ処理レジスタ内に保持されているＮビット被演算
子と第２データ処理レジスタ内に保持されているＮビッ
ト被演算子とを掛け算し、そして第３データ処理レジス
タ内に保持されている２Ｎビット被演算子を加算して、
第４データ処理レジスタの中に格納される２Ｎビットの
結果を算出し、前記第１、第２、第３および第４データ
処理レジスタは掛け算累算命令の前記第１クラスの中の
フィールドとして独立に指定されている。
処理用の装置を提供し、前記装置は： （ｉ） Ｎビットデータ処理レジスタのレジスタバン
ク；そして（ｉｉ）前記レジスタバンクに結合され、前
記Ｎビットデータ処理レジスタ内に保持されている被演
算子に対して掛け算累算演算処理を実行するための掛け
算累算器とを含み；ここに於いて（ｉｉｉ）前記掛け算
累算器は掛け算累算命令の第１クラスに応答して、第１
データ処理レジスタ内に保持されているＮビット被演算
子と第２データ処理レジスタ内に保持されているＮビッ
ト被演算子とを掛け算し、そして第３データ処理レジス
タ内に保持されているＮビット被演算子を加算して、第
４データ処理レジスタの中に格納されるＮビットの結果
を算出し、前記第１、第２、第３および第４データ処理
レジスタは掛け算累算命令の前記第１クラスの中のフィ
ールドとして独立に指定され；そして（ｉｖ）前記掛け
算累算は掛け算累算命令の第２クラスに応答して、第１
データ処理レジスタ内に保持されているＮビット被演算
子と第２データ処理レジスタ内に保持されているＮビッ
ト被演算子とを掛け算し、そして第３データ処理レジス
タ内に保持されている２Ｎビット被演算子を加算して、
第４データ処理レジスタの中に格納される２Ｎビットの
結果を算出し、前記第１、第２、第３および第４データ
処理レジスタは掛け算累算命令の前記第１クラスの中の
フィールドとして独立に指定されている。
【０００６】本発明は、利用可能なレジスタ資源に対し
て高い要求を課す掛け算累算命令の場合には、異なる精
度並びにシステム資源に対する要求とを有する複数のク
ラスの掛け算累算命令を用意することが非常に都合が良
いことを認識している。（Ｎ＊Ｎ）＋Ｎ演算を実行する
掛け算累算命令の第１クラスは、Ｎビットの結果を算出
しこれは、２Ｎビットの結果を算出する（Ｎ＊Ｎ）＋２
Ｎ演算を実行する掛け算累算命令の第２クラスよりも比
較的精度が低い。掛け算累算命令り第２クラスは、結果
を入力変数を保持していた２つのレジスタの中に書き込
むように要求することで、命令の中のビット空間を過度
に圧迫することを回避している。これらの掛け算累算命
令を具備した装置を使用するプログラマは、関係してい
る個別の環境に最も適した命令を選択することが可能で
ある；自由に入力および出力レジスタの両方を指定した
いという要求は、一命令で２Ｎビットの結果を得たいと
いう要求との対比の上に立っていると言える。２つの命
令を用意することによって、関連するプログラムがより
小さくなりそして更に高速に実行されるという波及効果
を生む。
て高い要求を課す掛け算累算命令の場合には、異なる精
度並びにシステム資源に対する要求とを有する複数のク
ラスの掛け算累算命令を用意することが非常に都合が良
いことを認識している。（Ｎ＊Ｎ）＋Ｎ演算を実行する
掛け算累算命令の第１クラスは、Ｎビットの結果を算出
しこれは、２Ｎビットの結果を算出する（Ｎ＊Ｎ）＋２
Ｎ演算を実行する掛け算累算命令の第２クラスよりも比
較的精度が低い。掛け算累算命令り第２クラスは、結果
を入力変数を保持していた２つのレジスタの中に書き込
むように要求することで、命令の中のビット空間を過度
に圧迫することを回避している。これらの掛け算累算命
令を具備した装置を使用するプログラマは、関係してい
る個別の環境に最も適した命令を選択することが可能で
ある；自由に入力および出力レジスタの両方を指定した
いという要求は、一命令で２Ｎビットの結果を得たいと
いう要求との対比の上に立っていると言える。２つの命
令を用意することによって、関連するプログラムがより
小さくなりそして更に高速に実行されるという波及効果
を生む。
【０００７】掛け算累算器は多くの異なる手法で構成で
きるであろう。ひとつの可能性としては、掛け算累算器
が最初に掛け算演算を完了し、そして次に加算演算を別
の後処理として実行する方法である。しかしながら本発
明は、前記掛け算累算器が掛け算と加算とを単一の組み
合わされた演算として実行するアプリケーションに特に
適している。
きるであろう。ひとつの可能性としては、掛け算累算器
が最初に掛け算演算を完了し、そして次に加算演算を別
の後処理として実行する方法である。しかしながら本発
明は、前記掛け算累算器が掛け算と加算とを単一の組み
合わされた演算として実行するアプリケーションに特に
適している。
【０００８】単一に組み合わされた演算としての掛け算
及び加算は、速度が速くなりデータ経路幅が小さくなる
という特長を有するが、全ての入力被演算子が同時に利
用可能であることという要求を課する。
及び加算は、速度が速くなりデータ経路幅が小さくなる
という特長を有するが、全ての入力被演算子が同時に利
用可能であることという要求を課する。
【０００９】掛け算累算器はその機能ユニットのいくつ
かをバイパスする事により、別の算術演算を実行させる
ように作ることも可能である。この方法により、本発明
の提出された実施例では前記掛け算累算器は掛け算命令
の第１クラスに応答して、第１データ処理レジスタ内に
保持されているＮビット被演算子と第２データ処理レジ
スタ内に保持されているＮビット被演算子とを掛け算し
てＮビットの結果を算出し、これは第３データ処理レジ
スタ内に格納され、前記第１、第２、および第３データ
処理レジスタは前記掛け算命令の第１クラスの中のフィ
ールドとして独立に指定されており；そして前記掛け算
累算器は掛け算命令の第２クラスに応答して、第１デー
タ処理レジスタ内に保持されているＮビット被演算子と
第２データ処理レジスタ内に保持されているＮビット被
演算子とを掛け算して２Ｎビットの結果を算出し、これ
は第３並びに第４データ処理レジスタ内に格納され、前
記第１、第２、第３及び第４データ処理レジスタは前記
掛け算命令の第２クラスの中のフィールドとして独立に
指定されている。
かをバイパスする事により、別の算術演算を実行させる
ように作ることも可能である。この方法により、本発明
の提出された実施例では前記掛け算累算器は掛け算命令
の第１クラスに応答して、第１データ処理レジスタ内に
保持されているＮビット被演算子と第２データ処理レジ
スタ内に保持されているＮビット被演算子とを掛け算し
てＮビットの結果を算出し、これは第３データ処理レジ
スタ内に格納され、前記第１、第２、および第３データ
処理レジスタは前記掛け算命令の第１クラスの中のフィ
ールドとして独立に指定されており；そして前記掛け算
累算器は掛け算命令の第２クラスに応答して、第１デー
タ処理レジスタ内に保持されているＮビット被演算子と
第２データ処理レジスタ内に保持されているＮビット被
演算子とを掛け算して２Ｎビットの結果を算出し、これ
は第３並びに第４データ処理レジスタ内に格納され、前
記第１、第２、第３及び第４データ処理レジスタは前記
掛け算命令の第２クラスの中のフィールドとして独立に
指定されている。
【００１０】異なる精度を有する掛け算命令の第１およ
び第２クラスを用意することは、異なる精度を有する掛
け算累算命令を補足することである。
び第２クラスを用意することは、異なる精度を有する掛
け算累算命令を補足することである。
【００１１】この様に比較的高度で複雑な掛け算累算命
令を用意することにより、命令セットの密度が過度に薄
くならないようにするために、前記データ処理レジスタ
を指定する前記フィールドが、掛け算累算命令の前記第
１クラス内の命令ビット、および掛け算累算命令の前記
第２クラス内の命令の半分以上を占めないようにするこ
とが望ましい。
令を用意することにより、命令セットの密度が過度に薄
くならないようにするために、前記データ処理レジスタ
を指定する前記フィールドが、掛け算累算命令の前記第
１クラス内の命令ビット、および掛け算累算命令の前記
第２クラス内の命令の半分以上を占めないようにするこ
とが望ましい。
【００１２】データ処理レジスタを指定するフィールド
用の空間が削減されると、指定できる異なるレジスタの
最大数もまた削減される。この文脈に於いて、本発明は
前記データ処理レジスタのバンクが、１６個以下の同時
に使用されるデータ処理レジスタ、すなわち命令内でレ
ジスタを指定するために唯４ビットのみを必要とする、
を含む実施例に特に適している。
用の空間が削減されると、指定できる異なるレジスタの
最大数もまた削減される。この文脈に於いて、本発明は
前記データ処理レジスタのバンクが、１６個以下の同時
に使用されるデータ処理レジスタ、すなわち命令内でレ
ジスタを指定するために唯４ビットのみを必要とする、
を含む実施例に特に適している。
【００１３】本発明を個別の回路素子で構成することも
可能であるが、本発明は集積回路マイクロプロセッサの
一部として実施することが特に適していることを理解さ
れよう。
可能であるが、本発明は集積回路マイクロプロセッサの
一部として実施することが特に適していることを理解さ
れよう。
【００１４】システムのコーディング効率は、掛け算累
算命令の前記第１クラス内の命令および掛け算累算命令
の前記第２クラス内の命令が、条件付き実行コードを含
み、そして前記条件付き実行コードに応答して命令が実
行せずにスキップされるか否かを制御するための手段と
で構成されたフィールドを含む時に改善される。
算命令の前記第１クラス内の命令および掛け算累算命令
の前記第２クラス内の命令が、条件付き実行コードを含
み、そして前記条件付き実行コードに応答して命令が実
行せずにスキップされるか否かを制御するための手段と
で構成されたフィールドを含む時に改善される。
【００１５】条件付き実行コードを用意することはコー
ディング効率を増加させる一方で、命令内で利用可能な
ビット空間、結果としてはその命令でどのレジスタが使
用されるべきかを指定するために利用可能な空間を多く
必要とする。この理由から、本発明はこの様な関係に於
いては特に助けとなる。
ディング効率を増加させる一方で、命令内で利用可能な
ビット空間、結果としてはその命令でどのレジスタが使
用されるべきかを指定するために利用可能な空間を多く
必要とする。この理由から、本発明はこの様な関係に於
いては特に助けとなる。
【００１６】掛け算累算器を更に汎用なマイクロプロセ
ッサ内のマイクロコードとして実現することも可能であ
ろうが、本発明で得られる性能上の利益は前記掛け算累
算器が専用のハードウェア掛け算累算器であるシステム
に於いて特に有用である。
ッサ内のマイクロコードとして実現することも可能であ
ろうが、本発明で得られる性能上の利益は前記掛け算累
算器が専用のハードウェア掛け算累算器であるシステム
に於いて特に有用である。
【００１７】本発明は多くの異なるビット長のアーキテ
クチャに基づくシステムの中で使用できるであろうが、
本発明はＮが３２に等しいシステムに特に適している。
この様なシステムでは命令内のビット空間は非常に貴重
であり、６４ビットの結果が得られる追加的な精度はま
れに必要となるだけである。この様にして、本発明は特
に有効である。
クチャに基づくシステムの中で使用できるであろうが、
本発明はＮが３２に等しいシステムに特に適している。
この様なシステムでは命令内のビット空間は非常に貴重
であり、６４ビットの結果が得られる追加的な精度はま
れに必要となるだけである。この様にして、本発明は特
に有効である。
【００１８】本発明の別の特徴から見ると、本発明はＮ
ビットデータ処理レジスタのレジスタバンクと、前記レ
ジスタバンクに結合され、前記Ｎビットデータ処理レジ
スタ内に保持されている被演算子に対して掛け算累算演
算処理を実行するための掛け算累算器とを有する装置を
使用したデータ処理の方法を提供しており、前記方法は
以下の手順を含む： （ｉ）掛け算累算命令の第１クラスに応答して、第１デ
ータ処理レジスタ内に保持されているＮビット被演算子
と第２データ処理レジスタ内に保持されているＮビット
被演算子とを掛け算し、そして第３データ処理レジスタ
内に保持されているＮビット被演算子を加算して、第４
データ処理レジスタの中に格納されるＮビットの結果を
算出し、前記第１、第２、第３および第４データ処理レ
ジスタは掛け算累算命令の前記第１クラスの中のフィー
ルドとして独立に指定され；そして（ｉｉ）掛け算累算
命令の第２クラスに応答して、第１データ処理レジスタ
内に保持されているＮビット被演算子と第２データ処理
レジスタ内に保持されているＮビット被演算子とを掛け
算し、そして第３データ処理レジスタ内に保持されてい
る２Ｎビット被演算子を加算して、第４データ処理レジ
スタの中に格納される２Ｎビットの結果を算出し、前記
第１、第２、第３および第４データ処理レジスタは掛け
算累算命令の前記第１クラスの中のフィールドとして独
立に指定される。
ビットデータ処理レジスタのレジスタバンクと、前記レ
ジスタバンクに結合され、前記Ｎビットデータ処理レジ
スタ内に保持されている被演算子に対して掛け算累算演
算処理を実行するための掛け算累算器とを有する装置を
使用したデータ処理の方法を提供しており、前記方法は
以下の手順を含む： （ｉ）掛け算累算命令の第１クラスに応答して、第１デ
ータ処理レジスタ内に保持されているＮビット被演算子
と第２データ処理レジスタ内に保持されているＮビット
被演算子とを掛け算し、そして第３データ処理レジスタ
内に保持されているＮビット被演算子を加算して、第４
データ処理レジスタの中に格納されるＮビットの結果を
算出し、前記第１、第２、第３および第４データ処理レ
ジスタは掛け算累算命令の前記第１クラスの中のフィー
ルドとして独立に指定され；そして（ｉｉ）掛け算累算
命令の第２クラスに応答して、第１データ処理レジスタ
内に保持されているＮビット被演算子と第２データ処理
レジスタ内に保持されているＮビット被演算子とを掛け
算し、そして第３データ処理レジスタ内に保持されてい
る２Ｎビット被演算子を加算して、第４データ処理レジ
スタの中に格納される２Ｎビットの結果を算出し、前記
第１、第２、第３および第４データ処理レジスタは掛け
算累算命令の前記第１クラスの中のフィールドとして独
立に指定される。
【００１９】本発明の上記、およびその他の目的、特徴
並びに特長は添付図と関連して読まれる図示された実施
例の以下の詳細な説明から明らかとなろう。
並びに特長は添付図と関連して読まれる図示された実施
例の以下の詳細な説明から明らかとなろう。
【００２０】
【実施例】図１はデータ処理システム（集積回路の一部
として形成されている）を図示し、メモリシステム１０
４に結合されている処理装置コア１０２を含む。
として形成されている）を図示し、メモリシステム１０
４に結合されている処理装置コア１０２を含む。
【００２１】処理装置コア１０２はレジスタバンク１０
６、掛け算累算器１０８並びに書き込みデータレジスタ
１１４とを含む。処理装置コア１０２はまた、命令パイ
プライン１１６、命令デコーダ１１８並びに処理装置コ
ア１０２の残りの素子をメモリシステム１０４にリンク
する読み込みデータレジスタ１２０をも含む。処理装置
コア１０２の一部であるプログラム計数レジスタ１２２
はメモリシステム１０４のアドレス指定をするように図
示されている。プログラム計数器更新器１２４はプログ
ラム計数レジスタ１２２内のプログラム計数値を、各々
の命令が実行され新たな命令が命令パイプライン１１６
に対してフェッチされなければならない時に更新するよ
うに動作する。
６、掛け算累算器１０８並びに書き込みデータレジスタ
１１４とを含む。処理装置コア１０２はまた、命令パイ
プライン１１６、命令デコーダ１１８並びに処理装置コ
ア１０２の残りの素子をメモリシステム１０４にリンク
する読み込みデータレジスタ１２０をも含む。処理装置
コア１０２の一部であるプログラム計数レジスタ１２２
はメモリシステム１０４のアドレス指定をするように図
示されている。プログラム計数器更新器１２４はプログ
ラム計数レジスタ１２２内のプログラム計数値を、各々
の命令が実行され新たな命令が命令パイプライン１１６
に対してフェッチされなければならない時に更新するよ
うに動作する。
【００２２】処理装置コア１０２はＮビットデータ通路
（この場合は３２ビットデータ通路）を種々の機能ユニ
ットの間に組み込んでいる。動作に際して、命令パイプ
ライン１１６内の命令は命令デコーダ１１８でデコード
され、これは種々のコア制御信号を生成し、これらは処
理装置コア１０２内の異なる機能素子に送られる。これ
らのコア制御信号に応答して、処理装置コア１０２の異
なる部分は３２ビット処理演算、例えば３２ビット掛け
算、３２ビット加算、異なる精度の掛け算累算演
算、．．．を実施する。
（この場合は３２ビットデータ通路）を種々の機能ユニ
ットの間に組み込んでいる。動作に際して、命令パイプ
ライン１１６内の命令は命令デコーダ１１８でデコード
され、これは種々のコア制御信号を生成し、これらは処
理装置コア１０２内の異なる機能素子に送られる。これ
らのコア制御信号に応答して、処理装置コア１０２の異
なる部分は３２ビット処理演算、例えば３２ビット掛け
算、３２ビット加算、異なる精度の掛け算累算演
算、．．．を実施する。
【００２３】レジスタバンク１０６は現行プログラム状
態レジスタ１２６と保存プログラム状態レジスタ１２８
とを含む。現行プログラム状態レジスタ１２６は処理装
置コア１０２用の種々の条件および状態フラグとを保持
する。これらのフラグは算術演算でのゼロ結果の発生を
示すフラグ、桁上がり等と同様に、処理モードフラグ
（例えば、システムモード、使用者モード、メモリアボ
ートモード等）を含む。これらのフラグはプログラム命
令の条件付き実行を、各命令の最初の４ビットの条件コ
ードで指定されたパラメータに従って制御する。保存プ
ログラム状態レジスタ１２８（これは格納されている複
数のこの様なセーブされたプログラム状態レジスタの中
の１つであろうが）は、処理モードの切り替えのきっか
けとなる例外が発生したときに現行プログラム状態レジ
スタ１２６の内容を一時的に格納するために使用され
る。この様にして、例外処理がより高速にかつ、更に効
率的に実行できる。
態レジスタ１２６と保存プログラム状態レジスタ１２８
とを含む。現行プログラム状態レジスタ１２６は処理装
置コア１０２用の種々の条件および状態フラグとを保持
する。これらのフラグは算術演算でのゼロ結果の発生を
示すフラグ、桁上がり等と同様に、処理モードフラグ
（例えば、システムモード、使用者モード、メモリアボ
ートモード等）を含む。これらのフラグはプログラム命
令の条件付き実行を、各命令の最初の４ビットの条件コ
ードで指定されたパラメータに従って制御する。保存プ
ログラム状態レジスタ１２８（これは格納されている複
数のこの様なセーブされたプログラム状態レジスタの中
の１つであろうが）は、処理モードの切り替えのきっか
けとなる例外が発生したときに現行プログラム状態レジ
スタ１２６の内容を一時的に格納するために使用され
る。この様にして、例外処理がより高速にかつ、更に効
率的に実行できる。
【００２４】要求されるプログラム命令ワードがメモリ
システム１０４から復元されると、これらは命令デコー
ダ１１８でデコードされ３２ビット処理を処理装置コア
１０２の中で開始する。
システム１０４から復元されると、これらは命令デコー
ダ１１８でデコードされ３２ビット処理を処理装置コア
１０２の中で開始する。
【００２５】図２は、３２＊３２＋３２−＞３２掛け算
累算演算に応答する資源の使用を図式的に図示する。プ
ログラム命令ワード３２は、条件コードフィールド３４
を含み、これは命令が命令デコーダ１１８で実行される
のかスキップされるのかを示す条件を指定するパラメー
タを格納している。ビットフィールド３６は、命令ワー
ド３２をこれが３２ビットの結果を算出する低精度掛け
算累算演算であることを識別する。累算フラグ３８は１
の値を有し、この命令ワード３２に対して累算演算が形
成されることを示す。もしもこの累算フラグ３８が０の
場合は、従って累算演算は実行されない。セット条件コ
ードフラグ４０は現在のプログラム状態レジスタフラグ
が命令ワード３２を実行した際に更新されるべきか否か
を指定する。
累算演算に応答する資源の使用を図式的に図示する。プ
ログラム命令ワード３２は、条件コードフィールド３４
を含み、これは命令が命令デコーダ１１８で実行される
のかスキップされるのかを示す条件を指定するパラメー
タを格納している。ビットフィールド３６は、命令ワー
ド３２をこれが３２ビットの結果を算出する低精度掛け
算累算演算であることを識別する。累算フラグ３８は１
の値を有し、この命令ワード３２に対して累算演算が形
成されることを示す。もしもこの累算フラグ３８が０の
場合は、従って累算演算は実行されない。セット条件コ
ードフラグ４０は現在のプログラム状態レジスタフラグ
が命令ワード３２を実行した際に更新されるべきか否か
を指定する。
【００２６】命令ワード３２はそれぞれフィールド４
２、４４、４６および４８を指定する４つのレジスタを
含む。もしも実行される演算が（Ａ＊Ｂ）＋Ｃ＝Ｄ、の
様に表現される場合はレジスタフィールド４２は変数Ａ
を含むレジスタ（この場合Ｒ０）を指定し、レジスタフ
ィールド４４は変数Ｂを含むレジスタ（この場合Ｒ２）
を指定し、レジスタフィールド４６は変数Ｃを含むレジ
スタ（この場合Ｒ５）を指定しそしてレジスタフィール
ド４８はその中に結果Ｄが書き込まれるべきレジスタ
（この場合Ｒ１０）を指定する。レジスタフィールド４
２、４４、４６および４８の中に格納される値は、レジ
スタバンク１０６内のレジスタの読み込み並びに書き込
みを制御するように作用する。この３２＊３２＋３２−
＞３２命令の場合、全ての３つの入力変数レジスタおよ
び出力変数レジスタは独立に指定されるはずである。
２、４４、４６および４８を指定する４つのレジスタを
含む。もしも実行される演算が（Ａ＊Ｂ）＋Ｃ＝Ｄ、の
様に表現される場合はレジスタフィールド４２は変数Ａ
を含むレジスタ（この場合Ｒ０）を指定し、レジスタフ
ィールド４４は変数Ｂを含むレジスタ（この場合Ｒ２）
を指定し、レジスタフィールド４６は変数Ｃを含むレジ
スタ（この場合Ｒ５）を指定しそしてレジスタフィール
ド４８はその中に結果Ｄが書き込まれるべきレジスタ
（この場合Ｒ１０）を指定する。レジスタフィールド４
２、４４、４６および４８の中に格納される値は、レジ
スタバンク１０６内のレジスタの読み込み並びに書き込
みを制御するように作用する。この３２＊３２＋３２−
＞３２命令の場合、全ての３つの入力変数レジスタおよ
び出力変数レジスタは独立に指定されるはずである。
【００２７】図２に図示されている命令ワード３２はＮ
ビット入力変数に演算を行い、Ｎビット出力を生成する
掛け算累算命令の第１クラスに属すると考えることが出
来る。この命令は４つの独立に指定されるレジスタを使
用する。命令内のレジスタフィールドは１６ビットを占
める（各々のレジスタフィールドはレジスタバンク１０
６内の１６個のレジスタの内の１つを指定するように４
ビット長である。）
ビット入力変数に演算を行い、Ｎビット出力を生成する
掛け算累算命令の第１クラスに属すると考えることが出
来る。この命令は４つの独立に指定されるレジスタを使
用する。命令内のレジスタフィールドは１６ビットを占
める（各々のレジスタフィールドはレジスタバンク１０
６内の１６個のレジスタの内の１つを指定するように４
ビット長である。）
【００２８】図３は掛け算累算命令の第２クラスの命令
ワード３２を図示し、この中で６４ビットの結果が掛け
算累算演算（すなわち３２ｘ３２＋６４−＞６４）によ
って生成される。この場合、累算値はＣＤでありこれは
それぞれレジスタフィールド４８および４６で指定され
たレジスタの中に格納されている。累算値ＣＤの最上位
３２ビットＣはレジスタＲ７の中に格納され、累算値Ｃ
Ｄの最下位３２ビットＤはレジスタＲ１１７の中に格納
されている。
ワード３２を図示し、この中で６４ビットの結果が掛け
算累算演算（すなわち３２ｘ３２＋６４−＞６４）によ
って生成される。この場合、累算値はＣＤでありこれは
それぞれレジスタフィールド４８および４６で指定され
たレジスタの中に格納されている。累算値ＣＤの最上位
３２ビットＣはレジスタＲ７の中に格納され、累算値Ｃ
Ｄの最下位３２ビットＤはレジスタＲ１１７の中に格納
されている。
【００２９】命令ワード３２内の十分な空間は４つのレ
ジスタを指定するだけなので、演算結果ＥＦはそこから
累算値が取り出されたのと同一のレジスタ（Ｒ７，Ｒ１
１）の中に書き込まれる。これは命令セット空間を節約
し、かつ単一命令ワード３２で実行される精度を上げた
６４ビット算術演算を可能とする。
ジスタを指定するだけなので、演算結果ＥＦはそこから
累算値が取り出されたのと同一のレジスタ（Ｒ７，Ｒ１
１）の中に書き込まれる。これは命令セット空間を節約
し、かつ単一命令ワード３２で実行される精度を上げた
６４ビット算術演算を可能とする。
【００３０】処理装置コア１０２は２サイクルの初期化
を実行し、各サイクル毎に２つのレジスタの読み込みを
行う。これはレジスタバンク１０６に対して２つの読み
込みポートしか持たない結果である。
を実行し、各サイクル毎に２つのレジスタの読み込みを
行う。これはレジスタバンク１０６に対して２つの読み
込みポートしか持たない結果である。
【００３１】図３の命令ワード３２は追加フラグ５０を
含み、これはその算術が符号付きであるか符号無しであ
るかを指示する。
含み、これはその算術が符号付きであるか符号無しであ
るかを指示する。
【００３２】図４は掛け算累算器１０８で実行される掛
け算命令の第１クラスを図示する。これらの命令は３２
ビットの結果（すなわち３２ｘ３２−＞３２）を算出す
る。この場合、レジスタフィールド４６は使用されず任
意の値を含むことが出来る。
け算命令の第１クラスを図示する。これらの命令は３２
ビットの結果（すなわち３２ｘ３２−＞３２）を算出す
る。この場合、レジスタフィールド４６は使用されず任
意の値を含むことが出来る。
【００３３】図５は６４ビットの結果（すなわち３２ｘ
３２−＞６４）が生成される掛け算命令の第２クラスを
図示する。この場合、４つの全てのレジスタフィールド
４２、４４、４６および４８はそこから入力変数が取り
込まれるレジスタ並びにそこに６４ビットの結果である
ＣＤのそれぞれ高位および低位部が書き込まれるレジス
タを指定するために使用される。
３２−＞６４）が生成される掛け算命令の第２クラスを
図示する。この場合、４つの全てのレジスタフィールド
４２、４４、４６および４８はそこから入力変数が取り
込まれるレジスタ並びにそこに６４ビットの結果である
ＣＤのそれぞれ高位および低位部が書き込まれるレジス
タを指定するために使用される。
【００３４】図６および図７は掛け算累算演算実行用回
路の異なる部分を図示する。
路の異なる部分を図示する。
【００３５】説明された回路は掛け算累算器を実現しこ
れが処理できるのは： （１）Ｎビットの積を生成するためのＮビットとＮビッ
トの数の掛け算； （２）２Ｎビットの結果を生成するためのＮビットとＮ
ビットの数の掛け算； （３）Ｎビットの結果を得るように、ＮビットとＮビッ
トの数を互いに掛け合わせ、そしてＮビットの累算値を
加算する掛け算累算演算；そして （４）２Ｎビットの結果を得るように、ＮビットとＮビ
ットの数を互いに掛け合わせ、そして２Ｎビットの累算
値を加算する掛け算累算演算である。
れが処理できるのは： （１）Ｎビットの積を生成するためのＮビットとＮビッ
トの数の掛け算； （２）２Ｎビットの結果を生成するためのＮビットとＮ
ビットの数の掛け算； （３）Ｎビットの結果を得るように、ＮビットとＮビッ
トの数を互いに掛け合わせ、そしてＮビットの累算値を
加算する掛け算累算演算；そして （４）２Ｎビットの結果を得るように、ＮビットとＮビ
ットの数を互いに掛け合わせ、そして２Ｎビットの累算
値を加算する掛け算累算演算である。
【００３６】この回路はこれらの全てを、符号付きおよ
び符号無しの異なる方式で提供可能である。記述されて
いる回路は例として特定のＮ＝３２のケースを使用して
いる。（すなわち３２ｘ３２−３２および３２ｘ３２−
＞６４掛け算、そして３２ｘ３２＋３２−＞３２並びに
３２ｘ３２＋６４−＞６４掛け算累算である。）
び符号無しの異なる方式で提供可能である。記述されて
いる回路は例として特定のＮ＝３２のケースを使用して
いる。（すなわち３２ｘ３２−３２および３２ｘ３２−
＞６４掛け算、そして３２ｘ３２＋３２−＞３２並びに
３２ｘ３２＋６４−＞６４掛け算累算である。）
【００３７】用語”マルチプライア”は以下では掛け算
回路並びに、掛け算をされるふたつの被演算子の一方の
いずれにも使用される。そのどちらを意図しているか
は、”回路”または”被演算子”の使用法または文脈か
ら明らかとなろう。
回路並びに、掛け算をされるふたつの被演算子の一方の
いずれにも使用される。そのどちらを意図しているか
は、”回路”または”被演算子”の使用法または文脈か
ら明らかとなろう。
【００３８】Ｎビット被乗数ＤとＮビット乗数Ｒとの掛
け算は通常はハードウェアでふたつの主手順として実行
される： (1) 被乗数Ｄの倍数 Ｘ０＊Ｄ，Ｘ１＊Ｄ，．．．，Ｘ
ｋ＊Ｄの集合を（ａ）各々の倍数が容易に生成出来るよ
うに；（ｂ）Ｘ０＋Ｘ１＋．．．＋Ｘｋ＝Ｒとなり、こ
れが Ｘ０＊Ｄ，Ｘ１＊Ｄ，．．．，そしてＸｋ＊Ｄの
合計が、希望する生成物Ｒ＊Ｄに等しくなることを保証
するように形成する。 (2) 手順（１）で生成された被乗数倍数を互いに加算す
る。
け算は通常はハードウェアでふたつの主手順として実行
される： (1) 被乗数Ｄの倍数 Ｘ０＊Ｄ，Ｘ１＊Ｄ，．．．，Ｘ
ｋ＊Ｄの集合を（ａ）各々の倍数が容易に生成出来るよ
うに；（ｂ）Ｘ０＋Ｘ１＋．．．＋Ｘｋ＝Ｒとなり、こ
れが Ｘ０＊Ｄ，Ｘ１＊Ｄ，．．．，そしてＸｋ＊Ｄの
合計が、希望する生成物Ｒ＊Ｄに等しくなることを保証
するように形成する。 (2) 手順（１）で生成された被乗数倍数を互いに加算す
る。
【００３９】段階（１）：被乗数倍数の形成 段階（１）は種々の方法で実行できる。最も単純なのは
ｋ＝Ｎ−１とし（従って全体でＮ個の被乗数倍数が存在
する）、続いてＲのビットｉ（これはＲ［ｉ］またはＲ
ｉと記述される）が０の場合はＸｉ＝０、そしてもしも
Ｒ［ｉ］が１の場合はＸｉ＝２i とする。全てのＸｉが
ゼロまたは２の累乗であるので、被乗数倍数Ｘｉ＊Ｄ
は、ゼロを用いるかまたはＤを左にｉビットシフトする
ことで簡単に形成できる。
ｋ＝Ｎ−１とし（従って全体でＮ個の被乗数倍数が存在
する）、続いてＲのビットｉ（これはＲ［ｉ］またはＲ
ｉと記述される）が０の場合はＸｉ＝０、そしてもしも
Ｒ［ｉ］が１の場合はＸｉ＝２i とする。全てのＸｉが
ゼロまたは２の累乗であるので、被乗数倍数Ｘｉ＊Ｄ
は、ゼロを用いるかまたはＤを左にｉビットシフトする
ことで簡単に形成できる。
【００４０】掛け算の結果はいずれの被演算子よりも長
いので、Ｘｉ＊Ｄ被乗数倍数は積の全てのビットを決定
するのに十分なビットで生成されるべきである：これは
被乗数のビットをその左側に拡張することを必要とす
る。符号付きおよび符号無し被乗数の違いを取り扱うの
はこの点である：符号付き被乗数はその符号ビットをコ
ピーして拡張され、一方符号無し被乗数はゼロを付けて
拡張される。この被乗数の拡張はしばしばゼロをひとつ
または符号ビットのコピーを付けるだけで物理的に実行
され、この単独の追加ビットが残りのビット全てに対す
る（共通）値を表現するという理解のもとになされる。
いので、Ｘｉ＊Ｄ被乗数倍数は積の全てのビットを決定
するのに十分なビットで生成されるべきである：これは
被乗数のビットをその左側に拡張することを必要とす
る。符号付きおよび符号無し被乗数の違いを取り扱うの
はこの点である：符号付き被乗数はその符号ビットをコ
ピーして拡張され、一方符号無し被乗数はゼロを付けて
拡張される。この被乗数の拡張はしばしばゼロをひとつ
または符号ビットのコピーを付けるだけで物理的に実行
され、この単独の追加ビットが残りのビット全てに対す
る（共通）値を表現するという理解のもとになされる。
【００４１】この技法の元でなされる符号無しおよび符
号付き乗数Ｒの間の違いの取り扱いは幾分手の込んだも
のである。最初に、Ｘｉの合計がＲの符号無し値になる
場合を注目する：この技法は”当然”符号無し掛け算ア
ルゴリズムとなる。従って必要なのは符号付き乗数の取
り扱い方法である。この取り扱い方には多数の方法が存
在し、その主なものは（ａ）Ｒが負の場合は特別の２N
* Ｄを引き算することで最終結果を調整する；または
（ｂ）もしもＲ［ｋ］＝１、すなわちＲが負の場合はＸ
ｋを＋２k ではなく−２k とする。
号付き乗数Ｒの間の違いの取り扱いは幾分手の込んだも
のである。最初に、Ｘｉの合計がＲの符号無し値になる
場合を注目する：この技法は”当然”符号無し掛け算ア
ルゴリズムとなる。従って必要なのは符号付き乗数の取
り扱い方法である。この取り扱い方には多数の方法が存
在し、その主なものは（ａ）Ｒが負の場合は特別の２N
* Ｄを引き算することで最終結果を調整する；または
（ｂ）もしもＲ［ｋ］＝１、すなわちＲが負の場合はＸ
ｋを＋２k ではなく−２k とする。
【００４２】もっと複雑で手の込んだ技術は修正ブース
符号化法である。これはＮが偶数か奇数かによってふた
つの少し異なる形式となる。もしもＮが偶数の場合は、
ｋ＝Ｎ／２−１（従ってＮ／２個の被乗数倍数を形成す
ることになる）とし、次のように定義する： Ｘ０＝−２＊Ｒ［１］＋Ｒ［０］ そして： ｉ＝１，２，．．．，ｋに対して Ｘｉ＝（−２＊Ｒ［２＊ｉ＋１］＋Ｒ［２＊ｉ］＋Ｒ
［２＊ｉ−１］）＊２(2*i )
符号化法である。これはＮが偶数か奇数かによってふた
つの少し異なる形式となる。もしもＮが偶数の場合は、
ｋ＝Ｎ／２−１（従ってＮ／２個の被乗数倍数を形成す
ることになる）とし、次のように定義する： Ｘ０＝−２＊Ｒ［１］＋Ｒ［０］ そして： ｉ＝１，２，．．．，ｋに対して Ｘｉ＝（−２＊Ｒ［２＊ｉ＋１］＋Ｒ［２＊ｉ］＋Ｒ
［２＊ｉ−１］）＊２(2*i )
【００４３】これを考察する別の方法は、乗数を二進小
数点の後ろに一ビットＲ［−１］を拡張し、Ｒ［−１］
をゼロに設定する（これは乗数の値を変更せずにそのま
ま残す）。従って上記の２番目の式は同様にｉ＝０の場
合にも適用可能であり、この様な場合の上記第１番目の
式を簡略化する、すなわちこの定義またはＲ［−１］を
０とする事でＸ０の明らかに特別な場合が取り除かれ
る。
数点の後ろに一ビットＲ［−１］を拡張し、Ｒ［−１］
をゼロに設定する（これは乗数の値を変更せずにそのま
ま残す）。従って上記の２番目の式は同様にｉ＝０の場
合にも適用可能であり、この様な場合の上記第１番目の
式を簡略化する、すなわちこの定義またはＲ［−１］を
０とする事でＸ０の明らかに特別な場合が取り除かれ
る。
【００４４】従ってＸｉの合計はＲの符号付きの値と等
しくなる： Ｘｋ＋Ｘ［ｋ−１］＋．．＋Ｘ２＋Ｘ１＋Ｘ０ ＝−２(2*K+1) * Ｒ[2*K+1] ＋２(2*K) * Ｒ[2*K] ＋２
(2*K) * Ｒ[2*K-1]−２(2*K-1) * Ｒ[2*K-1] ＋２
(2*K-2) * Ｒ[2*K-2] ＋２(2*K-2) * Ｒ[2*K-3]
−．．．． −３２＊Ｒ［５］＋１６＊Ｒ［４］＋１６＊Ｒ［３］ −８＊Ｒ［３］＋４＊Ｒ［２］＋４＊Ｒ［１］ −２＊Ｒ［１］＋Ｒ［０］ ＝−２(2*K+1) * Ｒ[2*K+1] ＋２(2*K) * Ｒ[2*K] ＋２(2K-1) *Ｒ[2*K-1] ＋２(2*K-2) * Ｒ[2*K-2] ＋．．． ＋３２＊Ｒ［５］＋１６＊Ｒ［４］ ＋８＊Ｒ［３］＋４＊Ｒ［２］ ＋２＊Ｒ［１］＋Ｒ［０］ ＝−２(N-1) * Ｒ［Ｎ−１］＋２(N-2) * Ｒ［Ｎ−２］ ＋２(N-3) * Ｒ［Ｎ−３］＋２(N-4) * Ｒ［Ｎ−４］ ＋．．． ＋３２＊Ｒ［５］＋１６＊Ｒ［４］ ＋８＊Ｒ［３］＋４＊Ｒ［２］ ＋２＊Ｒ［１］＋Ｒ［０］ ＝Ｒの符号付きの値
しくなる： Ｘｋ＋Ｘ［ｋ−１］＋．．＋Ｘ２＋Ｘ１＋Ｘ０ ＝−２(2*K+1) * Ｒ[2*K+1] ＋２(2*K) * Ｒ[2*K] ＋２
(2*K) * Ｒ[2*K-1]−２(2*K-1) * Ｒ[2*K-1] ＋２
(2*K-2) * Ｒ[2*K-2] ＋２(2*K-2) * Ｒ[2*K-3]
−．．．． −３２＊Ｒ［５］＋１６＊Ｒ［４］＋１６＊Ｒ［３］ −８＊Ｒ［３］＋４＊Ｒ［２］＋４＊Ｒ［１］ −２＊Ｒ［１］＋Ｒ［０］ ＝−２(2*K+1) * Ｒ[2*K+1] ＋２(2*K) * Ｒ[2*K] ＋２(2K-1) *Ｒ[2*K-1] ＋２(2*K-2) * Ｒ[2*K-2] ＋．．． ＋３２＊Ｒ［５］＋１６＊Ｒ［４］ ＋８＊Ｒ［３］＋４＊Ｒ［２］ ＋２＊Ｒ［１］＋Ｒ［０］ ＝−２(N-1) * Ｒ［Ｎ−１］＋２(N-2) * Ｒ［Ｎ−２］ ＋２(N-3) * Ｒ［Ｎ−３］＋２(N-4) * Ｒ［Ｎ−４］ ＋．．． ＋３２＊Ｒ［５］＋１６＊Ｒ［４］ ＋８＊Ｒ［３］＋４＊Ｒ［２］ ＋２＊Ｒ［１］＋Ｒ［０］ ＝Ｒの符号付きの値
【００４５】さらに、各Ｘｉは２の累乗に群｛−２，−
１，０，１，２｝の内のひとつの数を掛けたものである
から、値としてはゼロ、２の累乗または２の累乗のマイ
ナスを取らなければならない。これは被乗数倍数Ｘｉ＊
Ｄの形成を容易にする。これらは、正と同様に２の負の
累乗をも取り扱わなければならないので先の方法と全く
同じように容易と言うわけではないが、第２段階でＮ個
ではなくＮ／２個の被乗数倍数を加算するだけで良いと
いう大きな利点が得られる。負の被乗数倍数の形成は被
乗数をシフトして対応する正の倍数を作り、次に”１の
補数を取って１を加える”方法で負とすることにより実
現できる、この段階では１の加算は実行しないで第２段
階に回している。この様にして第２段階で加算され、Ｎ
／２個の被乗数倍数および、Ｎ／２個の単一ビット（こ
れらは対応する被乗数倍数が正の場合はゼロ、そしてそ
れが負の場合は１）が完了する；これもＮ個の全被乗数
倍数に比較して改善である。
１，０，１，２｝の内のひとつの数を掛けたものである
から、値としてはゼロ、２の累乗または２の累乗のマイ
ナスを取らなければならない。これは被乗数倍数Ｘｉ＊
Ｄの形成を容易にする。これらは、正と同様に２の負の
累乗をも取り扱わなければならないので先の方法と全く
同じように容易と言うわけではないが、第２段階でＮ個
ではなくＮ／２個の被乗数倍数を加算するだけで良いと
いう大きな利点が得られる。負の被乗数倍数の形成は被
乗数をシフトして対応する正の倍数を作り、次に”１の
補数を取って１を加える”方法で負とすることにより実
現できる、この段階では１の加算は実行しないで第２段
階に回している。この様にして第２段階で加算され、Ｎ
／２個の被乗数倍数および、Ｎ／２個の単一ビット（こ
れらは対応する被乗数倍数が正の場合はゼロ、そしてそ
れが負の場合は１）が完了する；これもＮ個の全被乗数
倍数に比較して改善である。
【００４６】もしもＮが奇数の場合は、非常に似たこと
を行うが、Ｋ＝（Ｎ−１）／２としＸｉに対する式は： Ｘ０＝−Ｒ［０］ そして： ｉ＝１，２，．．，ｋに対して Ｘｉ＝（−２＊Ｒ［2*i ］＋Ｒ［2*i-1 ］＋Ｒ［2*i-2
］）＊２(2*i-1) （ここでも、Ｘ０に対する式は特別な場合ではない：Ｒ
［-1］＝Ｒ［-2］＝０と定義することにより、第２番目
の式が正しい値を生成するように出来る。）
を行うが、Ｋ＝（Ｎ−１）／２としＸｉに対する式は： Ｘ０＝−Ｒ［０］ そして： ｉ＝１，２，．．，ｋに対して Ｘｉ＝（−２＊Ｒ［2*i ］＋Ｒ［2*i-1 ］＋Ｒ［2*i-2
］）＊２(2*i-1) （ここでも、Ｘ０に対する式は特別な場合ではない：Ｒ
［-1］＝Ｒ［-2］＝０と定義することにより、第２番目
の式が正しい値を生成するように出来る。）
【００４７】修正ブース符号化法は互いに加算する被乗
数倍数の数を半分にするという事実と同様に別の特長も
有する：これは当然のように乗数を符号無し数ではなく
符号付き数として取り扱う。先の技法では符号付き乗数
を特別な場合として取り扱わなければならなかった、そ
の理由は符号無し数をいかに長くしたとしてもこれは負
の符号が着いた値を保持することが出来ないためであっ
た。その逆はより簡単である：Ｎ＋１ビット長またはそ
れを越える符号付き数はＮビット長の符号無し数（また
は実際Ｎビット長の符号付き数）を保持する事が出来
る。従ってもしも我々が、３２ビットの符号付きおよび
符号無し乗数を取り扱える掛け算回路を望むのであれ
ば、例えば３３ビットまたはそれより長い修正ブース符
号化器がこの作業を実行できるであろう：我々がしなけ
ればならないことはひとつまたは複数の追加ビットをそ
の左端に付けて乗数を拡張し、この乗数が符号無しとし
て取り扱われる場合はこれらのビットをゼロとし、この
乗数が符号付きとして取り扱われる場合は既存の符号を
コピーする事である。
数倍数の数を半分にするという事実と同様に別の特長も
有する：これは当然のように乗数を符号無し数ではなく
符号付き数として取り扱う。先の技法では符号付き乗数
を特別な場合として取り扱わなければならなかった、そ
の理由は符号無し数をいかに長くしたとしてもこれは負
の符号が着いた値を保持することが出来ないためであっ
た。その逆はより簡単である：Ｎ＋１ビット長またはそ
れを越える符号付き数はＮビット長の符号無し数（また
は実際Ｎビット長の符号付き数）を保持する事が出来
る。従ってもしも我々が、３２ビットの符号付きおよび
符号無し乗数を取り扱える掛け算回路を望むのであれ
ば、例えば３３ビットまたはそれより長い修正ブース符
号化器がこの作業を実行できるであろう：我々がしなけ
ればならないことはひとつまたは複数の追加ビットをそ
の左端に付けて乗数を拡張し、この乗数が符号無しとし
て取り扱われる場合はこれらのビットをゼロとし、この
乗数が符号付きとして取り扱われる場合は既存の符号を
コピーする事である。
【００４８】符号付きおよび符号無し被乗数の間の違い
の処理は先と同様の技法で実施できる。
の処理は先と同様の技法で実施できる。
【００４９】別の、さらに複雑で込み入った被乗数倍数
を作り出す方法も存在し、複雑さが増すことと引き替え
にそれらの個数を更に削減する。
を作り出す方法も存在し、複雑さが増すことと引き替え
にそれらの個数を更に削減する。
【００５０】段階（２）：被乗数倍数の加算 段階（１）の後、我々は互いに加算すべきかなり多数の
被乗数倍数を持つことになる、例えば符号付きおよび符
号無し３２ｘ３２ビット掛け算の両方を実行できる回路
用の３３ビットまたは３４ビット修正ブース符号化器を
使用する場合は１７個である。
被乗数倍数を持つことになる、例えば符号付きおよび符
号無し３２ｘ３２ビット掛け算の両方を実行できる回路
用の３３ビットまたは３４ビット修正ブース符号化器を
使用する場合は１７個である。
【００５１】最も簡単なやり方はこれらの内の２つを互
いに足し算し、第３番目を最初のふたつの和に加え、第
４番目を加算結果に加える、等々と最終合計値を得るま
で続ける方法である。（ついでながら、各々の足し算は
修正ブース符号化法で生成される付加ビットのひとつを
も取り扱うことが可能であり、これを加算器の桁上げ入
力として使用する。従って我々はこれらのビットを取り
扱うのに特別な加算は必要ない。）これはアドバンスト
ＲＩＳＣマシン有限会社のＡＲＭ６マイクロプロセッサ
で使用している技法に類似している。
いに足し算し、第３番目を最初のふたつの和に加え、第
４番目を加算結果に加える、等々と最終合計値を得るま
で続ける方法である。（ついでながら、各々の足し算は
修正ブース符号化法で生成される付加ビットのひとつを
も取り扱うことが可能であり、これを加算器の桁上げ入
力として使用する。従って我々はこれらのビットを取り
扱うのに特別な加算は必要ない。）これはアドバンスト
ＲＩＳＣマシン有限会社のＡＲＭ６マイクロプロセッサ
で使用している技法に類似している。
【００５２】ひとつの違いは、全ての被乗数倍数を一度
に生成しないということである：代わりにここではそれ
らを必要に応じて生成する。その他の主な違いはこの技
法の内での不規則性の処理である：最初の足し算を行う
前に２つの被乗数倍数を生成しなければならないが、そ
れ以外の足し算ではその各々を行う前に唯ひとつだけを
生成すればよい。これは累算値として”小計”を初期化
し、次にひとつの被乗数倍数を生成しそれを小計の中に
加算することにより、この不規則を伴うことなく掛け算
累算機能を提供するために利用可能であり（かつ利用し
ている）。（単純な掛け算を実行する際に、我々は同様
のことをその小計を累算値ではなくゼロに初期化する点
は異なるが、行っている。）
に生成しないということである：代わりにここではそれ
らを必要に応じて生成する。その他の主な違いはこの技
法の内での不規則性の処理である：最初の足し算を行う
前に２つの被乗数倍数を生成しなければならないが、そ
れ以外の足し算ではその各々を行う前に唯ひとつだけを
生成すればよい。これは累算値として”小計”を初期化
し、次にひとつの被乗数倍数を生成しそれを小計の中に
加算することにより、この不規則を伴うことなく掛け算
累算機能を提供するために利用可能であり（かつ利用し
ている）。（単純な掛け算を実行する際に、我々は同様
のことをその小計を累算値ではなくゼロに初期化する点
は異なるが、行っている。）
【００５３】これはまた先の段落の中で示唆されていた
こともうまく行っている：実際修正ブース符号化器から
の全ての追加ビットをひとつの足し算で取り扱うのは少
なすぎるが、ここでは適当な数となっている。
こともうまく行っている：実際修正ブース符号化器から
の全ての追加ビットをひとつの足し算で取り扱うのは少
なすぎるが、ここでは適当な数となっている。
【００５４】この技術の主な問題は、それが含む桁上が
りチェインが長いために、各々の足し算がかなりな時間
を取ることである。これに対する良好な解決策は”桁上
がり保存”足し算であり、これはふたつの数とひとつの
桁上げビットを足し算してひとつの数を得る場合は長い
桁上がりチェインを含むが、３つの数とひとつの桁上げ
ビットとを足し算して２つの数を得る場合は必要は無い
という観察から考え出された。特に、仮に今３つの数Ｘ
［Ｎ：０］，Ｙ［Ｎ：０］と桁上がりビットＷがあると
すると、これらを２つの数Ｓ［Ｎ：０］およびＣ［Ｎ＋
１：０］に減らすことが出来て、これは単純に３つの単
独ビットを各ビット列毎に個別に足し算することにより
同じ値の足し算となる：
りチェインが長いために、各々の足し算がかなりな時間
を取ることである。これに対する良好な解決策は”桁上
がり保存”足し算であり、これはふたつの数とひとつの
桁上げビットを足し算してひとつの数を得る場合は長い
桁上がりチェインを含むが、３つの数とひとつの桁上げ
ビットとを足し算して２つの数を得る場合は必要は無い
という観察から考え出された。特に、仮に今３つの数Ｘ
［Ｎ：０］，Ｙ［Ｎ：０］と桁上がりビットＷがあると
すると、これらを２つの数Ｓ［Ｎ：０］およびＣ［Ｎ＋
１：０］に減らすことが出来て、これは単純に３つの単
独ビットを各ビット列毎に個別に足し算することにより
同じ値の足し算となる：
【表１】 X[N] X[N-1] X[N-2]....X[3] X[2] X[1] X[0] Y[N] Y[N-1] Y[N-2]....Y[3] Y[2] Y[1] Y[0] Z[N] Z[N-1] Z[N-2]....Z[3] Z[2] Z[1] Z[0] --------------------------------------------------は下記と同じ和となる。 S[N] S[N-1] S[N-2]....S[3] S[2] S[1] S[0] C[N+1] C[N] C[N-1] C[N-2]....C[3] C[2] C[1] C[0]
【００５５】ここで： Ｃ［０］＝Ｗ そして ｉ＝０，１，．．．，Ｎ：に対して （Ｃ［ｉ＋１］，Ｓ［ｉ］）はＸ［ｉ］，Ｙ［ｉ］およ
びＺ［ｉ］の２ビット和である。
びＺ［ｉ］の２ビット和である。
【００５６】計算は各列毎に個別に、桁上がりチェイン
無しに行われるので、これは通常の足し算よりもかなり
早い。（例えば、ＡＲＭ６マイクロプロセッサ上の掛け
算では通常の足し算を使用しこれらの１つをクロックサ
イクル毎に実行する。桁上がり保存足し算を使用してい
る集積回路ではクロックサイクル毎に４からそれ以上の
足し算を実行する。） ここにＪ個の足し算されるべき被乗数倍数があるとする
と、この技術をＪ−２回使用して最終結果を得るために
足し算しなければならない数として、これらを２つの数
に削減する事ができる。この最終の足し算は通常の足し
算を必要とするが、全体としてＪ−２回の桁上がり保存
足し算とひとつの通常の足し算は、元のＪ−１回の足し
算に比較してかなりの改善である。
無しに行われるので、これは通常の足し算よりもかなり
早い。（例えば、ＡＲＭ６マイクロプロセッサ上の掛け
算では通常の足し算を使用しこれらの１つをクロックサ
イクル毎に実行する。桁上がり保存足し算を使用してい
る集積回路ではクロックサイクル毎に４からそれ以上の
足し算を実行する。） ここにＪ個の足し算されるべき被乗数倍数があるとする
と、この技術をＪ−２回使用して最終結果を得るために
足し算しなければならない数として、これらを２つの数
に削減する事ができる。この最終の足し算は通常の足し
算を必要とするが、全体としてＪ−２回の桁上がり保存
足し算とひとつの通常の足し算は、元のＪ−１回の足し
算に比較してかなりの改善である。
【００５７】通常の対処法は通常の加算器用のそれと類
似している：最初に”桁上がり”と”保存”値とをそれ
らの合計値がゼロとなるように初期化する（例えば、こ
れらを共にゼロに初期化する事により）、次に桁上がり
保存足し算を使用して被乗数倍数への加算を１つずつ実
行する。最後に、通常の足し算を用いて”桁上がり”
と”保存”値の最終合計値を求める。先と同様に掛け算
累算演算を自由に行うことが出来て、これは”桁上が
り”と”保存”値とをそれらの和が累算値となるよう
に、例えばそれらの１つをゼロにもう一方を累算値とす
るように初期化する事によって行える。実際、初期化す
る値が２つあるので、ふたつの累算値に足し算すること
が出来るが、これは非常に有用というわけでは無い：こ
の第２累算値スロットの有効な使用方法は後で説明す
る。
似している：最初に”桁上がり”と”保存”値とをそれ
らの合計値がゼロとなるように初期化する（例えば、こ
れらを共にゼロに初期化する事により）、次に桁上がり
保存足し算を使用して被乗数倍数への加算を１つずつ実
行する。最後に、通常の足し算を用いて”桁上がり”
と”保存”値の最終合計値を求める。先と同様に掛け算
累算演算を自由に行うことが出来て、これは”桁上が
り”と”保存”値とをそれらの和が累算値となるよう
に、例えばそれらの１つをゼロにもう一方を累算値とす
るように初期化する事によって行える。実際、初期化す
る値が２つあるので、ふたつの累算値に足し算すること
が出来るが、これは非常に有用というわけでは無い：こ
の第２累算値スロットの有効な使用方法は後で説明す
る。
【００５８】上記の全ては我々が２Ｎビットの足し算を
実行していることを仮定している、例えば３２ｘ３２の
掛け算を実行する場合は、６４ビットの足し算を行うこ
とになる。これはやっかいである、何故ならば典型的に
は結果としてデータ経路部分に他の残りのデータ経路の
２倍の長さを必要とするためである。
実行していることを仮定している、例えば３２ｘ３２の
掛け算を実行する場合は、６４ビットの足し算を行うこ
とになる。これはやっかいである、何故ならば典型的に
は結果としてデータ経路部分に他の残りのデータ経路の
２倍の長さを必要とするためである。
【００５９】しかしながら、足し算する値を調べてみる
と”関心のある”値はＮビットよりも僅かに多い部分に
しか含まれていないことが分かる。例えば、Ｎが奇数の
修正ブース符号化器でのＸｉ＊Ｄを考えてみる。Ｘｉは
−２(2*i) , −２(2*i-1) ,０，２(2*i-1) および２
(2*i) , の内の一つであり、これは下記のいずれか一つ
のＸｉ＊Ｄに対応する：
と”関心のある”値はＮビットよりも僅かに多い部分に
しか含まれていないことが分かる。例えば、Ｎが奇数の
修正ブース符号化器でのＸｉ＊Ｄを考えてみる。Ｘｉは
−２(2*i) , −２(2*i-1) ,０，２(2*i-1) および２
(2*i) , の内の一つであり、これは下記のいずれか一つ
のＸｉ＊Ｄに対応する：
【表２】
【００６０】先頭Ｎ−２＊ｉビットも後尾２＊ｉ−１ビ
ットも非常に関心があるわけでは無い。特に桁上げビッ
トを全てがゼロとなるように後尾２＊ｉ−１ビットに加
えて、同じ桁上げを各々の場合に中間Ｎ＋１ビットに加
えることが出来る、すなわち上記を次のように置き換え
ることが出来る
ットも非常に関心があるわけでは無い。特に桁上げビッ
トを全てがゼロとなるように後尾２＊ｉ−１ビットに加
えて、同じ桁上げを各々の場合に中間Ｎ＋１ビットに加
えることが出来る、すなわち上記を次のように置き換え
ることが出来る
【表３】
【００６１】次に後尾２＊ｉ−１ビットに対しては桁上
げ保存足し算をする必要が無いことが分かる：２つの値
とゼロとの桁上げ保存足し算を行うよりもむしろ、ふた
つの値を変更せずにそのまま残すことが出来る。更に、
もしも”保存”および”桁上げ”の先頭Ｎ−２＊ｉビッ
トが全て同一である場合は、先頭Ｎ−２＊ｉ列足し算の
全ては同一となり、従って我々はそれら全ての評価を行
うのにひとつの回路のみを必要とする。その結果とし
て、我々は丁度Ｎ＋２列の加算器（中間Ｎ＋１ビット用
のＮ＋１と先頭Ｎ−２＊ｉビット用のひとつ）が用意さ
れれば全てを実行できる： （ａ）その先頭Ｎビットが同一の”保存”値から始め
る； （ｂ）その先頭Ｎビットが同一の”桁上げ”値から始め
る； （ｃ）被乗数倍数をＸ０＊Ｄ，Ｘ１＊Ｄ，Ｘ２＊
Ｄ，．．．，ｘｋ＊Ｄの順番に、各々の足し算がその先
頭に前回のものより少ない数の同一ビットを必要とする
ように足し算する；そして （ｄ）我々が”関心を有する領域”を各繰り返し毎に左
に２ビットシフトし、後尾の端から脱落するビットを格
納する。計算の最後に、これらのビットが最終”桁上
げ”および”保存”値の低端を形成し、一方最終の”関
心を有する領域”がそれらの高端を形成するはずであ
る。
げ保存足し算をする必要が無いことが分かる：２つの値
とゼロとの桁上げ保存足し算を行うよりもむしろ、ふた
つの値を変更せずにそのまま残すことが出来る。更に、
もしも”保存”および”桁上げ”の先頭Ｎ−２＊ｉビッ
トが全て同一である場合は、先頭Ｎ−２＊ｉ列足し算の
全ては同一となり、従って我々はそれら全ての評価を行
うのにひとつの回路のみを必要とする。その結果とし
て、我々は丁度Ｎ＋２列の加算器（中間Ｎ＋１ビット用
のＮ＋１と先頭Ｎ−２＊ｉビット用のひとつ）が用意さ
れれば全てを実行できる： （ａ）その先頭Ｎビットが同一の”保存”値から始め
る； （ｂ）その先頭Ｎビットが同一の”桁上げ”値から始め
る； （ｃ）被乗数倍数をＸ０＊Ｄ，Ｘ１＊Ｄ，Ｘ２＊
Ｄ，．．．，ｘｋ＊Ｄの順番に、各々の足し算がその先
頭に前回のものより少ない数の同一ビットを必要とする
ように足し算する；そして （ｄ）我々が”関心を有する領域”を各繰り返し毎に左
に２ビットシフトし、後尾の端から脱落するビットを格
納する。計算の最後に、これらのビットが最終”桁上
げ”および”保存”値の低端を形成し、一方最終の”関
心を有する領域”がそれらの高端を形成するはずであ
る。
【００６２】これは我々が掛け算器の主要部をそのデー
タ経路の幅が、その幅の２倍ではなく、少し”出っ張っ
た”もので実現することを可能としている。最終の足し
算だけは未だ２倍幅で無ければならないが、単一幅の加
算器を２つ使用し、第１足し算からの桁上げビットを第
２足し算の繰り入れビットとして使用することで実施で
きる。
タ経路の幅が、その幅の２倍ではなく、少し”出っ張っ
た”もので実現することを可能としている。最終の足し
算だけは未だ２倍幅で無ければならないが、単一幅の加
算器を２つ使用し、第１足し算からの桁上げビットを第
２足し算の繰り入れビットとして使用することで実施で
きる。
【００６３】制約条件の中でも、最後の２つは回路を正
しく実現する事に関するものである。しかしながら、最
初の２つはいずれの累算値もそれが符号付きの場合は最
大Ｎビット幅であり、約２Ｎビット幅では無いことを意
味している。累算値に対するこの制約を回避し、例えば
３２ｘ３２＋３２の代わりに３２ｘ３２＋６４掛け算累
算命令を実行するための技法が以下に説明されている。
しく実現する事に関するものである。しかしながら、最
初の２つはいずれの累算値もそれが符号付きの場合は最
大Ｎビット幅であり、約２Ｎビット幅では無いことを意
味している。累算値に対するこの制約を回避し、例えば
３２ｘ３２＋３２の代わりに３２ｘ３２＋６４掛け算累
算命令を実行するための技法が以下に説明されている。
【００６４】任意の個別の掛け算器はハードウェアで構
成された倍数の段階を含む事に注意されたい、これは被
乗数倍数を生成し現状の”桁上げ”および”保存”形式
の中への桁上げ保存足し算を実行する（このハードウェ
アを以降”掛け算器列”と呼ぶ）。極端な例では、各々
の繰り返し用の個別の掛け算器列を具備した全掛け算器
配列が存在する。
成された倍数の段階を含む事に注意されたい、これは被
乗数倍数を生成し現状の”桁上げ”および”保存”形式
の中への桁上げ保存足し算を実行する（このハードウェ
アを以降”掛け算器列”と呼ぶ）。極端な例では、各々
の繰り返し用の個別の掛け算器列を具備した全掛け算器
配列が存在する。
【００６５】一方では、全ての繰り返しを取り扱う唯ひ
とつの掛け算器列を具備した、完全に繰り替えし実行掛
け算器も存在する。この中間として、ひとつより多い複
数列を具備した繰り返し方式のものも存在する。
とつの掛け算器列を具備した、完全に繰り替えし実行掛
け算器も存在する。この中間として、ひとつより多い複
数列を具備した繰り返し方式のものも存在する。
【００６６】桁上げ保存形式の初期化 上記のように、我々は桁上げ保存形式の”桁上げ”と”
保存”の両方を初期化することが可能である。これらの
内の１つは累算値用に必要である。もう一方は被乗数倍
数の内のひとつとして使用できるであろう。これに関す
る主な問題は、桁上げ保存形式初期化装置が被乗数倍数
生成器を含まなければならないことを意味している。こ
れはスペースを消費する：更に重要なことは、これが余
分の初期化遅れを引き起こすことである。
保存”の両方を初期化することが可能である。これらの
内の１つは累算値用に必要である。もう一方は被乗数倍
数の内のひとつとして使用できるであろう。これに関す
る主な問題は、桁上げ保存形式初期化装置が被乗数倍数
生成器を含まなければならないことを意味している。こ
れはスペースを消費する：更に重要なことは、これが余
分の初期化遅れを引き起こすことである。
【００６７】この余分の遅れの大きさは、関係する被乗
数倍数の生成の複雑さに依存する。先に示されている修
正ブース符号化で生成されるＸｉに関する式を見ると、
ひとつは特に単純である、すなわちＮが奇数の場合、Ｘ
０＝−Ｒ［０］である。勿論通常我々はＮが偶数の場合
にも関心がある；しかしながら、先に見たように符号付
きおよび符号無しＮビット数値の掛け算の要求を処理す
る良い方法は、実際（Ｎ＋１）ビット数値を掛け算する
ことである。
数倍数の生成の複雑さに依存する。先に示されている修
正ブース符号化で生成されるＸｉに関する式を見ると、
ひとつは特に単純である、すなわちＮが奇数の場合、Ｘ
０＝−Ｒ［０］である。勿論通常我々はＮが偶数の場合
にも関心がある；しかしながら、先に見たように符号付
きおよび符号無しＮビット数値の掛け算の要求を処理す
る良い方法は、実際（Ｎ＋１）ビット数値を掛け算する
ことである。
【００６８】これらの考察から以下の符号付きおよび符
号無し変数の両方を取り扱い、修正ブース符号化および
桁上げ保存足し算を使用し、Ｎが偶数の場合のＮビット
とＮビットとの掛け算累算に対する初期化方法が導かれ
る：内部掛け算被演算子Ｒ［Ｎ：０］を次のように初期
化する： Ｒ［Ｎ−１：０］＝供給された掛け算器被演算子： Ｒ［Ｎ］＝０ 符号無し変数が必要な場合； ＝Ｒ［Ｎ−１］ 符号付き変数が必要な場合。 ”桁上げ”および”保存”値の内の１つを供給されるＮ
ビットまたは２Ｎビット累算値（それが符号無しかまた
は符号付きかに基づいてゼロまたは符号ビットのコピー
で拡張されている。）に初期化する
号無し変数の両方を取り扱い、修正ブース符号化および
桁上げ保存足し算を使用し、Ｎが偶数の場合のＮビット
とＮビットとの掛け算累算に対する初期化方法が導かれ
る：内部掛け算被演算子Ｒ［Ｎ：０］を次のように初期
化する： Ｒ［Ｎ−１：０］＝供給された掛け算器被演算子： Ｒ［Ｎ］＝０ 符号無し変数が必要な場合； ＝Ｒ［Ｎ−１］ 符号付き変数が必要な場合。 ”桁上げ”および”保存”値の内の１つを供給されるＮ
ビットまたは２Ｎビット累算値（それが符号無しかまた
は符号付きかに基づいてゼロまたは符号ビットのコピー
で拡張されている。）に初期化する
【００６９】”桁上げ”および”保存”値の内の残りの
もう一方をＲ［０］＝０の場合はゼロに、そしてＲ
［０］＝１の場合は供給された被乗数にマイナスを付け
たもの（状況に応じて符号付きまたは符号無しとして取
り扱われる）に初期化される。
もう一方をＲ［０］＝０の場合はゼロに、そしてＲ
［０］＝１の場合は供給された被乗数にマイナスを付け
たもの（状況に応じて符号付きまたは符号無しとして取
り扱われる）に初期化される。
【００７０】この最後のものは供給された被乗数のマイ
ナス、すなわち２の補数を生成しなければならないので
少し複雑に見える。その代わりに１の補数を形成し１を
加えるという便法を使用する方が都合が良いであろう。
問題は：いつこの１を加算するかである。
ナス、すなわち２の補数を生成しなければならないので
少し複雑に見える。その代わりに１の補数を形成し１を
加えるという便法を使用する方が都合が良いであろう。
問題は：いつこの１を加算するかである。
【００７１】良い答えは掛け算の最後に於いてである。
その理由は、桁上げ保存形式への最後の足し算は現在の
所、その”桁上げ”および”保存”部を互いに足し算す
るだけで良いからである。ほとんどの加算器ではふたつ
の数と桁上げビットとを足し算するので、従って桁上げ
ビットは使用されていない。桁上げビットをＲ［０］と
等しく設定する事により、Ｒ［０］＝１の際の初期化中
に被乗数の２の補数と１の補数を使用することの間の違
いを補償することが出来る。従って我々は下記の初期化
法を得る：内部乗数被演算子Ｒ［Ｎ：０］を下記のよう
に初期化する： Ｒ［Ｎ−１：０］＝供給された掛け算器被演算子； Ｒ［Ｎ］ ＝０ 符号無し変数が必要な場合； Ｒ［Ｎ−１］ 符号付き変数が必要な場合。 ”桁上げ”および”保存”値の１つを供給されたＮビッ
トまたは２Ｎビット累算値（適当に符号付きまたは符号
無しとして取り扱われる）で初期化する。”桁上げ”お
よび”保存”値の残りの１つを、Ｒ［０］＝０の場合は
ゼロに、Ｒ［０］＝１の場合は供給された被乗数（適当
に符号付きまたは符号無しとして取り扱われる）のビッ
ト毎に反転したもの（すなわち１の補数）に初期化す
る。最終足し算用の繰り越しビットをＲ［０］に設定す
る。
その理由は、桁上げ保存形式への最後の足し算は現在の
所、その”桁上げ”および”保存”部を互いに足し算す
るだけで良いからである。ほとんどの加算器ではふたつ
の数と桁上げビットとを足し算するので、従って桁上げ
ビットは使用されていない。桁上げビットをＲ［０］と
等しく設定する事により、Ｒ［０］＝１の際の初期化中
に被乗数の２の補数と１の補数を使用することの間の違
いを補償することが出来る。従って我々は下記の初期化
法を得る：内部乗数被演算子Ｒ［Ｎ：０］を下記のよう
に初期化する： Ｒ［Ｎ−１：０］＝供給された掛け算器被演算子； Ｒ［Ｎ］ ＝０ 符号無し変数が必要な場合； Ｒ［Ｎ−１］ 符号付き変数が必要な場合。 ”桁上げ”および”保存”値の１つを供給されたＮビッ
トまたは２Ｎビット累算値（適当に符号付きまたは符号
無しとして取り扱われる）で初期化する。”桁上げ”お
よび”保存”値の残りの１つを、Ｒ［０］＝０の場合は
ゼロに、Ｒ［０］＝１の場合は供給された被乗数（適当
に符号付きまたは符号無しとして取り扱われる）のビッ
ト毎に反転したもの（すなわち１の補数）に初期化す
る。最終足し算用の繰り越しビットをＲ［０］に設定す
る。
【００７２】長い累算値の取り扱い 先に述べたように、掛け算の第ｉ段階における全ての先
頭Ｎ−２＊ｉビットを単一ビットで表現できる場合は、
累算値の長さはＮビットにしかならない。もしも累算値
がもっと長い場合は、これにまともに対処するためにデ
ータ経路の幅を増やす必要がある。
頭Ｎ−２＊ｉビットを単一ビットで表現できる場合は、
累算値の長さはＮビットにしかならない。もしも累算値
がもっと長い場合は、これにまともに対処するためにデ
ータ経路の幅を増やす必要がある。
【００７３】先頭Ｎ−２＊ｉビットの中で、我々が最初
に必要とするのは同一ではないビットを含むことの出来
る”桁上げ”および”保存”値の１つであることに注意
されたい：その他のものは、被乗数倍数の先頭Ｎ−２＊
ｉビットと同様に、全て同一ビットを含むことが出来
る。不幸にして、先頭桁上げ保存足し算を行った後で
は、”桁上げ”および”保存”の両方ともそれらの先頭
ビットの中に同一ではないビット列を含む可能性があ
る。もしもこれが発生しない場合で、我々が足し算によ
って累算値の先頭ビットが変更されずに残り、そして全
てのその他の値が同一ビット列として残るように構成で
きれば、我々は再び主作業をほぼＮビット幅のデータ経
路で繰り返し行うことが出来る：先の事象の状態からの
唯一の違いは、繰り返し演算毎に主計算に対して累算値
の２ビットを供給しなければならない点である。
に必要とするのは同一ではないビットを含むことの出来
る”桁上げ”および”保存”値の１つであることに注意
されたい：その他のものは、被乗数倍数の先頭Ｎ−２＊
ｉビットと同様に、全て同一ビットを含むことが出来
る。不幸にして、先頭桁上げ保存足し算を行った後で
は、”桁上げ”および”保存”の両方ともそれらの先頭
ビットの中に同一ではないビット列を含む可能性があ
る。もしもこれが発生しない場合で、我々が足し算によ
って累算値の先頭ビットが変更されずに残り、そして全
てのその他の値が同一ビット列として残るように構成で
きれば、我々は再び主作業をほぼＮビット幅のデータ経
路で繰り返し行うことが出来る：先の事象の状態からの
唯一の違いは、繰り返し演算毎に主計算に対して累算値
の２ビットを供給しなければならない点である。
【００７４】これに対処する方法は、単純な桁上げ保
存”各々の列に３ビットを加算”技術を修正することで
ある。上記と同様の方法で、我々は”桁上げ”および”
保存”値を３つの領域に分割する： （ａ）”低”領域、ここでは”桁上げ”および”保存”
値に対して変更は加えられない。Ｘｉ＊Ｄをこれらに加
算した後、この領域はＬｉビットを含み、ここでＮが奇
数の場合はＬｉ＝２＊ｉ＋１（先に図示した通り）、そ
してＮが偶数の場合はＬｉ＝２＊ｉ＋２である。Ｎが偶
数の場合は、これはＸｉ＊Ｄが加算される前はＬｉ＝２
＊ｉと言って表現するとも出来る；Ｎが奇数の場合もま
たＸｉ＊Ｄが加算される前はＬｉ＝２＊ｉ−１と言って
表現出来る、もしもｉ＝０に対して特別ケースが定めら
れていればの話である（例えば、Ｘ０＊Ｄの加算を、先
に述べたのと同様初期化に組み込む等）；ＳＬ［Ｌｉ−
１：０］およびＣＬ［Ｌｉ−１：０］はそれぞれ低”桁
上げ”および”保存”ビットを表す。 （ｂ）”中間”または”活性”領域、ここでは主たる桁
上げ保存足し算が実行される。この領域はＮ＋１ビット
を含み、それぞれ”桁上げ”および”保存”値としてＳ
［Ｎ：０］およびＣ［Ｎ：０］と表される。 （ｃ）”高”領域、ここでは”保存”値は累算値のここ
までは未使用のビットを含み、”桁上げ”値は単にＣ
［Ｎ］のコピー列である。桁上げ保存形式の中にＸｉ＊
Ｄを加算する前、この領域は２＊（ｋ−１）＋２ビット
長、すなわち我々が活性領域の中に加算毎に２ビットで
持ち込みたい累算ビットの数である。（ｋは最後のＸｉ
のインデックスであることを想起されたい。）
存”各々の列に３ビットを加算”技術を修正することで
ある。上記と同様の方法で、我々は”桁上げ”および”
保存”値を３つの領域に分割する： （ａ）”低”領域、ここでは”桁上げ”および”保存”
値に対して変更は加えられない。Ｘｉ＊Ｄをこれらに加
算した後、この領域はＬｉビットを含み、ここでＮが奇
数の場合はＬｉ＝２＊ｉ＋１（先に図示した通り）、そ
してＮが偶数の場合はＬｉ＝２＊ｉ＋２である。Ｎが偶
数の場合は、これはＸｉ＊Ｄが加算される前はＬｉ＝２
＊ｉと言って表現するとも出来る；Ｎが奇数の場合もま
たＸｉ＊Ｄが加算される前はＬｉ＝２＊ｉ−１と言って
表現出来る、もしもｉ＝０に対して特別ケースが定めら
れていればの話である（例えば、Ｘ０＊Ｄの加算を、先
に述べたのと同様初期化に組み込む等）；ＳＬ［Ｌｉ−
１：０］およびＣＬ［Ｌｉ−１：０］はそれぞれ低”桁
上げ”および”保存”ビットを表す。 （ｂ）”中間”または”活性”領域、ここでは主たる桁
上げ保存足し算が実行される。この領域はＮ＋１ビット
を含み、それぞれ”桁上げ”および”保存”値としてＳ
［Ｎ：０］およびＣ［Ｎ：０］と表される。 （ｃ）”高”領域、ここでは”保存”値は累算値のここ
までは未使用のビットを含み、”桁上げ”値は単にＣ
［Ｎ］のコピー列である。桁上げ保存形式の中にＸｉ＊
Ｄを加算する前、この領域は２＊（ｋ−１）＋２ビット
長、すなわち我々が活性領域の中に加算毎に２ビットで
持ち込みたい累算ビットの数である。（ｋは最後のＸｉ
のインデックスであることを想起されたい。）
【００７５】確認すると、”桁上げ”および”保存”値
の全長は次のようになる： Ｎが偶数の場合： Ｌｉ＋（Ｎ＋１）＋（２＊（ｋ−
ｉ）＋２）＝２＊ｉ＋Ｎ＋１＋２＊ｋ−２＊ｉ＋２ ＝Ｎ＋１＋２＊（Ｎ／２−１）＋２＝Ｎ＋Ｎ＋１ Ｎが奇数の場合： Ｌｉ＋（Ｎ＋１）＋（２＊（ｋ−
ｉ）＋２）＝２＊ｉ＋Ｎ＋１＋２＊ｋ−２＊ｉ＋２ ＝−１＋Ｎ＋２＊（（Ｎ−１）／２）＋２＝Ｎ＋Ｎ＋１ 従って我々は当然、長さ２Ｎ＋１ビットの累算値Ａ［２
Ｎ：０］を取り扱うことになる。（勿論我々はもっと短
い累算値（例えばＮビット）を、必要に応じてそれらに
ゼロ拡張または符号拡張を施すだけで取り扱うことが可
能である；また我々はより長い累算値を取り扱うことも
可能であるが、余分なビットは主演算で全く変更される
ことなく、最終足し算の間に単に対応する”桁上げ”値
ビット（すなわちＣ［Ｎ］のコピー）に加算される必要
があるだけである。）
の全長は次のようになる： Ｎが偶数の場合： Ｌｉ＋（Ｎ＋１）＋（２＊（ｋ−
ｉ）＋２）＝２＊ｉ＋Ｎ＋１＋２＊ｋ−２＊ｉ＋２ ＝Ｎ＋１＋２＊（Ｎ／２−１）＋２＝Ｎ＋Ｎ＋１ Ｎが奇数の場合： Ｌｉ＋（Ｎ＋１）＋（２＊（ｋ−
ｉ）＋２）＝２＊ｉ＋Ｎ＋１＋２＊ｋ−２＊ｉ＋２ ＝−１＋Ｎ＋２＊（（Ｎ−１）／２）＋２＝Ｎ＋Ｎ＋１ 従って我々は当然、長さ２Ｎ＋１ビットの累算値Ａ［２
Ｎ：０］を取り扱うことになる。（勿論我々はもっと短
い累算値（例えばＮビット）を、必要に応じてそれらに
ゼロ拡張または符号拡張を施すだけで取り扱うことが可
能である；また我々はより長い累算値を取り扱うことも
可能であるが、余分なビットは主演算で全く変更される
ことなく、最終足し算の間に単に対応する”桁上げ”値
ビット（すなわちＣ［Ｎ］のコピー）に加算される必要
があるだけである。）
【００７６】従って、我々がＸｉ＊Ｄを桁上げ保存形式
の中に加算する前の、”桁上げ”および”保存”値は次
のようになる：
の中に加算する前の、”桁上げ”および”保存”値は次
のようになる：
【表４】
【００７７】次に、被乗数倍数がどの様になっているか
を調べる必要がある。最初にＮビットの符号付きまたは
符号無し倍数Ｄ［Ｎ−１：０］から始める、これに符号
拡張またはゼロ拡張をそれぞれ施して、（Ｎ＋１）ビッ
ト符号付き倍数Ｄ［Ｎ：０］を形成する。上記の様に被
乗数倍数を形成すると、下記の形式の被乗数倍数を、”
ブース桁”−２＊Ｒ［２＊ｉ＋１］＋Ｒ［２＊ｉ］＋Ｒ
［２＊ｉ−１］（Ｎが偶数の場合）または−２＊Ｒ［２
＊ｉ］＋Ｒ［２＊ｉ−１］＋Ｒ［２＊ｉ−２］（Ｎが奇
数の場合）に応じて得る：
を調べる必要がある。最初にＮビットの符号付きまたは
符号無し倍数Ｄ［Ｎ−１：０］から始める、これに符号
拡張またはゼロ拡張をそれぞれ施して、（Ｎ＋１）ビッ
ト符号付き倍数Ｄ［Ｎ：０］を形成する。上記の様に被
乗数倍数を形成すると、下記の形式の被乗数倍数を、”
ブース桁”−２＊Ｒ［２＊ｉ＋１］＋Ｒ［２＊ｉ］＋Ｒ
［２＊ｉ−１］（Ｎが偶数の場合）または−２＊Ｒ［２
＊ｉ］＋Ｒ［２＊ｉ−１］＋Ｒ［２＊ｉ−２］（Ｎが奇
数の場合）に応じて得る：
【表５】 ここで、Ｉ［Ｎ：０］はＤ［Ｎ：０］をビット毎に反転
したもの（または１の補数）である。
したもの（または１の補数）である。
【００７８】これらすべてはＸ［Ｎ＋１：０］およびＸ
Ｃという値に対して次の形式となる：
Ｃという値に対して次の形式となる：
【表６】 従って我々が実行したいと望む加算の形式は：
【表７】
【００７９】我々は同じ形式で”桁上げ”および”保
存”値を纏めたいのであるが、ｉでひとつ大きく、また
従ってＬｉで２つ大きくなる。処理過程で我々はＳ
［Ｎ：０］およびＣ［Ｎ：０］の新たな値を生成しよう
としており、これはそれぞれＳ’［Ｎ：０］およびＣ’
［Ｎ：０］と呼ばれる。我々はまたＳＬ［Ｌｉ＋１：Ｌ
ｉ］も生成し、これはＳＬ［］の新たな２ビットである
が、これは既存のＳＬ［Ｌｉ−１：０］の外乱とはなら
ない。同様にわれわれは新たな２ビットＣＬ［Ｌｉ＋
１：Ｌｉ］を生成するが、これは既存のＣＬ［Ｌｉ−
１：０］の外乱とはならない。最後にＡ［２Ｎ：Ｌｉ＋
Ｎ＋１］の最下位２ビットが消費される、従って我々は
修正桁上げ保存足し算が下記の形式を生成する事を欲す
る：
存”値を纏めたいのであるが、ｉでひとつ大きく、また
従ってＬｉで２つ大きくなる。処理過程で我々はＳ
［Ｎ：０］およびＣ［Ｎ：０］の新たな値を生成しよう
としており、これはそれぞれＳ’［Ｎ：０］およびＣ’
［Ｎ：０］と呼ばれる。我々はまたＳＬ［Ｌｉ＋１：Ｌ
ｉ］も生成し、これはＳＬ［］の新たな２ビットである
が、これは既存のＳＬ［Ｌｉ−１：０］の外乱とはなら
ない。同様にわれわれは新たな２ビットＣＬ［Ｌｉ＋
１：Ｌｉ］を生成するが、これは既存のＣＬ［Ｌｉ−
１：０］の外乱とはならない。最後にＡ［２Ｎ：Ｌｉ＋
Ｎ＋１］の最下位２ビットが消費される、従って我々は
修正桁上げ保存足し算が下記の形式を生成する事を欲す
る：
【表８】
【００８０】我々が実行させたい足し算をこれに整合さ
せるために、我々は我々の修正桁上げ保存加算が下記の
形式であれば良いことが分かる：
せるために、我々は我々の修正桁上げ保存加算が下記の
形式であれば良いことが分かる：
【表９】 ”高”領域 遷移ビット ”活性”領域 遷移ビット ”低”領域 A[2N:Li+N+3] A[Li+ A[Li+N S[N:2] S[1] S[0] SL[Li-1:0] N+2] +1] C[N],..,C[N] C[N] C[N] C[N:2] C[1] C[0] CL[Li-1:0] X[N+1],.X[N+ X[N+ X[N+1] X[N:2] X[1] X[0] 0,0,...,0 1] 1] 0,0,...,0 0 0 0,0,...,0 0 XC 0,0,...,0 ======================================================================+ A[2N:Li+N+3] S'[N] S'[N-1] S'[N-2:0] SL[Li SL[Li] SL[Li-1:0] +1] C'[N],.., C'[N] C'[N-1] C'[N-2:0] CL[Li CL[Li] CL[Li-1:0] C'[N] +1]
【００８１】我々は直ちに”低”領域を除去できる、何
故ならばこの領域が最終合計値には何の変化も与えない
ためである。同様に、線の上下の同じ位置に現れるビッ
ト、Ａ［２Ｎ：Ｌｉ＋Ｎ＋３］を除去する事も可能であ
る：これらが最終の形に変更を与えないことも明白だか
らである。この後我々の修正桁上げ保存加算が下記の形
式を取らなければならないことが分かる：
故ならばこの領域が最終合計値には何の変化も与えない
ためである。同様に、線の上下の同じ位置に現れるビッ
ト、Ａ［２Ｎ：Ｌｉ＋Ｎ＋３］を除去する事も可能であ
る：これらが最終の形に変更を与えないことも明白だか
らである。この後我々の修正桁上げ保存加算が下記の形
式を取らなければならないことが分かる：
【表１０】 ”高”領域 遷移ビット ”活性”領域 遷移ビット 0,....,0 A[Li+N+2] A[Li+N+1] S[N:2] S[1] S[0] C[N],..,C[N] C[N] C[N] C[N:2] C[1] C[0] X[N+1],.X[N+1] X[N+1] X[N+1] X[N:2] X[1] X[0] 0,....,0 0 0 0,...,0 0 XC ====================================================================+ 0,....,0 S'[N] S'[N-1] S'[N-2:0] SL[Li+1] SL[Li] C'[N],..,C'[N] C'[N] C'[N-1] C'[N-2:0] CL[Li+1] CL[Li]
【００８２】次に、通常の桁上げ保存加算を”活性”領
域ならびにその下の二つの遷移ビットに対して行う。次
の操作を行うことにより： CL[Li] = XC; (CL[Li+1],SL[Li]) = S[0],C[0]およびX[0]の２ビット和; (C'[0],SL[Li+1]) = S[1],C[1]およびX[1]の２ビット和; i=2,3,....N に対して: (C'[i-1],S'[i-2] = S[i],C[i]およびX[i]の２ビット和; 線の下側のS'[N-2:0],SL[Li+1],SL[Li],C'[N-1:0],CL[L
i+1]およびCL[Li]とが、最終合計値に対して線の上側の
S[N:0],C[N-1:0],X[N:0],XC およびC[N]の”活性”領域
コピーと同じ寄与をする事を保証出来る。従ってここで
これら全てを、ＸＣを含む線上の全てのゼロといっしょ
に除去することが可能であり、残った修正桁上げ保存加
算は次の形式を取らねばならない：
域ならびにその下の二つの遷移ビットに対して行う。次
の操作を行うことにより： CL[Li] = XC; (CL[Li+1],SL[Li]) = S[0],C[0]およびX[0]の２ビット和; (C'[0],SL[Li+1]) = S[1],C[1]およびX[1]の２ビット和; i=2,3,....N に対して: (C'[i-1],S'[i-2] = S[i],C[i]およびX[i]の２ビット和; 線の下側のS'[N-2:0],SL[Li+1],SL[Li],C'[N-1:0],CL[L
i+1]およびCL[Li]とが、最終合計値に対して線の上側の
S[N:0],C[N-1:0],X[N:0],XC およびC[N]の”活性”領域
コピーと同じ寄与をする事を保証出来る。従ってここで
これら全てを、ＸＣを含む線上の全てのゼロといっしょ
に除去することが可能であり、残った修正桁上げ保存加
算は次の形式を取らねばならない：
【表１１】 ”高”領域 遷移ビット 0,....,0 A[Li+N+2] A[Li+N+1] C[N],....,C[N] C[N] C[N] X[N+1],...X[N+1] X[N+1] X[N+1] ====================================================================+ 0,....,0 S'[N] S'[N-1] C'[N],..,C'[N] C'[N] 0
【００８３】この時点で我々は、この残りの合計に対し
ていくつかの数学的変更を加える。最初に、その第２行
を下記の２行の合計で置き換えることが出来る： １，．．．，１ １ １ ０，．．．，０ ０ NOT(C[N])
ていくつかの数学的変更を加える。最初に、その第２行
を下記の２行の合計で置き換えることが出来る： １，．．．，１ １ １ ０，．．．，０ ０ NOT(C[N])
【００８４】証明：もしもＣ［Ｎ］が１であれば、これ
は全てが１の行または全てが０の行の合計であり、これ
は全てが１の行となる。逆に、もしもＣ［Ｎ］が０の場
合は、これは全てが１の行とその右端のひとつが１の合
計となる。これは全てが０の行プラスその左端の桁上げ
を作り出す。桁上げは無視される、何故ならばそれは我
々が加算を行っている領域の外側だからである。従って
いずれの場合も、合計はＣ［Ｎ］のコピーの行となる。
は全てが１の行または全てが０の行の合計であり、これ
は全てが１の行となる。逆に、もしもＣ［Ｎ］が０の場
合は、これは全てが１の行とその右端のひとつが１の合
計となる。これは全てが０の行プラスその左端の桁上げ
を作り出す。桁上げは無視される、何故ならばそれは我
々が加算を行っている領域の外側だからである。従って
いずれの場合も、合計はＣ［Ｎ］のコピーの行となる。
【００８５】同様に、第３行は下記２行の合計で置き換
えることが出来る： １，．．．，１ １ １ ０，．．．，０ ０ NOT(X[N+1])
えることが出来る： １，．．．，１ １ １ ０，．．．，０ ０ NOT(X[N+1])
【００８６】これは要求される桁上げ保存加算を次の形
式に変更する：
式に変更する：
【表１２】 ”高”領域 遷移ビット 0,....,0 A[Li+N+2] A[Li+N+1] 1,....,1 1 1 0,....,0 0 NOT(C[N]) 1,....,1 1 1 0,....,0 0 NOT(X[N+1]) ====================================================================+ 0,....,0 S'[N] S'[N-1] C'[N],..C'[N] C'[N] 0
【００８７】次に我々は１で構成された２つの行を加算
する、ここでも桁上げは無視する、何故ならばそれは我
々が加算を行っている領域の外側だからである。これは
要求される桁上げ保存加算を次の形式に変更する：
する、ここでも桁上げは無視する、何故ならばそれは我
々が加算を行っている領域の外側だからである。これは
要求される桁上げ保存加算を次の形式に変更する：
【表１３】 ”高”領域 遷移ビット 0,....,0 A[Li+N+2] A[Li+N+1] 1,....,1 1 0 0,....,0 0 NOT(C[N]) 0,....,0 0 NOT(X[N+1]) ====================================================================+ 0,....,0 S'[N] S'[N-1] C'[N],..,C'[N] C'[N] 0
【００８８】この時点で、次の操作を行うとすると： (S'[N],S'[N-1]) = A[Li+N+1],NOT(C[N])およびNO
T(X[N+1]) の２ビット和
T(X[N+1]) の２ビット和
【００８９】我々はこれら全てのビットを要求される加
算から、いくつかのゼロと共に除去することが分かり、
以下が残る：
算から、いくつかのゼロと共に除去することが分かり、
以下が残る：
【表１４】 ”高”領域 遷移ビット 0,....,0 A[Li+N+2] 1,....,1 1 ====================================================================+ C'[N],..,C'[N] C'[N]
【００９０】最後に、次の操作を行うとすると： C'[N] = NOT(A[Li+N+2]) この加算合計の残りの部分を、引数の逆で解き、これは
我々が全てがＣ［Ｎ］の行を全てが１の行並びにその右
端にＮＯＴ（Ｃ［Ｎ］）のみを含む行で置き換えられる
ことを示している。
我々が全てがＣ［Ｎ］の行を全てが１の行並びにその右
端にＮＯＴ（Ｃ［Ｎ］）のみを含む行で置き換えられる
ことを示している。
【００９１】最終的な結論：下記の一連の操作を実行す
る：i=2,3,....,N に対して CL[Li] =XC; (CL[Li+1],SL[Li]) =S[0],C[0] 及び X[0]の２ビット和 (C'[0],SL[Li+1]) =S[1],C[1] 及び X[1]の２ビット和 (C'[i-1],S'[i-2]) =S[i],C[i] 及び X[i]の２ビット和 (S'[N],S'[N-1]) =A[Li+N+1],NOT(C[N])及び NOT(X[N+1]) の２ビット和 C'[N] =NOT(A[Li+N+2]) 我々は変更された桁上げ保存加算を我々が要求する演算
に対して実施できる：
る：i=2,3,....,N に対して CL[Li] =XC; (CL[Li+1],SL[Li]) =S[0],C[0] 及び X[0]の２ビット和 (C'[0],SL[Li+1]) =S[1],C[1] 及び X[1]の２ビット和 (C'[i-1],S'[i-2]) =S[i],C[i] 及び X[i]の２ビット和 (S'[N],S'[N-1]) =A[Li+N+1],NOT(C[N])及び NOT(X[N+1]) の２ビット和 C'[N] =NOT(A[Li+N+2]) 我々は変更された桁上げ保存加算を我々が要求する演算
に対して実施できる：
【表１５】 ”高”領域 遷移ビット ”活性”領域 遷移ビット ”低”領域 A[2N:Li+N+3] A[Li+ A[Li+N S[N:2] S[1] S[0] SL[Li-1:0] N+2] +1] C[N],..,C[N] C[N] C[N] C[N:2] C[1] C[0] CL[Li-1:0] X[N+1],.X[N+ X[N+ X[M+1] X[M:2] X[1] X[0] 0,0,...,0 1] 1] 0,0,...,0 0 0 0,0,...,0 0 XC 0,0,...,0 ======================================================================+ A[2N:Li+M+3] S'[M] S'[M-1] S'[N-2:0] SL[Li SL[Li] SL[Li-1:0] +1] C'[N],.. C'[N] C'[N-1] C'[N-2:0] CL[Li CL[Li] CL[Li-1:0] C'[N] +1]
【００９２】従って、もしも我々が”桁上げ”および”
保存”値を正しく初期化出来れば、我々は２Ｎビット累
算値を備えたＮビットとＮビットの掛け算累算演算を、
初期化し、被乗数倍数への加算を上記の修正された桁上
げ保存加算を用いて行い、そして最終足し算を桁上げ保
存値に対して実行することにより実施することが可能で
ある。
保存”値を正しく初期化出来れば、我々は２Ｎビット累
算値を備えたＮビットとＮビットの掛け算累算演算を、
初期化し、被乗数倍数への加算を上記の修正された桁上
げ保存加算を用いて行い、そして最終足し算を桁上げ保
存値に対して実行することにより実施することが可能で
ある。
【００９３】次に掛け算器の例を説明する、これは上記
を使用して３２ｘ３２−＞６４掛け算と、３２ｘ３２＋
６４−＞６４掛け算累算演算を、符号付きおよび符号無
しの両方で算出するものである。３２ｘ３２−＞３２
と、３２ｘ３２＋３２−＞３２演算は、下位３２ビット
が決定された時点で掛け算を早めに終了するか、累算値
の初期化を下位のみに行うことで生成できる。
を使用して３２ｘ３２−＞６４掛け算と、３２ｘ３２＋
６４−＞６４掛け算累算演算を、符号付きおよび符号無
しの両方で算出するものである。３２ｘ３２−＞３２
と、３２ｘ３２＋３２−＞３２演算は、下位３２ビット
が決定された時点で掛け算を早めに終了するか、累算値
の初期化を下位のみに行うことで生成できる。
【００９４】この例では図示されていない更に別の可能
な改善は： ＊ 早めの終了、これは基本的に残りの全ての被乗数倍
数がゼロになった時点の検出（従って更なる加算は実際
上必要とされない）を含み、続いて”低”、”活性”お
よび”高”領域内のビットの無駄な再構成の代わりに、
正しい最終加算を生成するための何か別のことを実行す
る。 ＊ この回路内に最終加算器を用意する必要を、データ
経路上に存在する別の加算器、例えばＡＬＵを使用する
ことにより無くする。 ＊ ”保存低ラッチ”は最後尾から２ビット／乗数行ま
でを満たし、一方”累算値高ラッチ”は最後尾からその
同じ所まで空であるという事実をうまく利用し、同一の
物理的レジスタを用いて、２つの値を保持することが可
能である。最初にこれは累算値の高位部分を含む；最終
的にこれは”保存”値の低位部分を含む；その間は、未
消費の高累算値ビットと生成途中の”保存”ビットとを
含む。これは回路にとって有益な改善である。掛け算器
は下記の入力を使用する： ＭＰＬＩＥＲ［３１：０］ − 乗数被演算子 ＭＣＡＮＤ ［３１：０］ − 被乗数被演算子 ＡＣＣＶＡＬ［６３：０］ − 累算値 ＳＩＧＮＥＤ − 単一ビットで、符号付き演算が行われるとき は１、符号無し演算が行われるときは０であ る。 ＡＣＣＵＭ − 単一ビットで、掛け算累算演算が行われると きは１、掛け算のみが実行されるときは０で ある。 これに加えて、事象を正しい順番で発生させ るための制御入力。
な改善は： ＊ 早めの終了、これは基本的に残りの全ての被乗数倍
数がゼロになった時点の検出（従って更なる加算は実際
上必要とされない）を含み、続いて”低”、”活性”お
よび”高”領域内のビットの無駄な再構成の代わりに、
正しい最終加算を生成するための何か別のことを実行す
る。 ＊ この回路内に最終加算器を用意する必要を、データ
経路上に存在する別の加算器、例えばＡＬＵを使用する
ことにより無くする。 ＊ ”保存低ラッチ”は最後尾から２ビット／乗数行ま
でを満たし、一方”累算値高ラッチ”は最後尾からその
同じ所まで空であるという事実をうまく利用し、同一の
物理的レジスタを用いて、２つの値を保持することが可
能である。最初にこれは累算値の高位部分を含む；最終
的にこれは”保存”値の低位部分を含む；その間は、未
消費の高累算値ビットと生成途中の”保存”ビットとを
含む。これは回路にとって有益な改善である。掛け算器
は下記の入力を使用する： ＭＰＬＩＥＲ［３１：０］ − 乗数被演算子 ＭＣＡＮＤ ［３１：０］ − 被乗数被演算子 ＡＣＣＶＡＬ［６３：０］ − 累算値 ＳＩＧＮＥＤ − 単一ビットで、符号付き演算が行われるとき は１、符号無し演算が行われるときは０であ る。 ＡＣＣＵＭ − 単一ビットで、掛け算累算演算が行われると きは１、掛け算のみが実行されるときは０で ある。 これに加えて、事象を正しい順番で発生させ るための制御入力。
【００９５】回路はＲＥＳＵＬＴ［６３：０］をその結
果として生成する。
果として生成する。
【００９６】この掛け算器の基本ブロック図が図６並び
に図７に示されている（分かり易くするために制御信号
は図示されていない）：
に図７に示されている（分かり易くするために制御信号
は図示されていない）：
【００９７】この掛け算器は、ＭＰＬＩＥＲ［３１：
０］＊ＭＣＡＮＤ ［３１：０］＋ＡＣＣＶＡＬ［６
３：０］を５サイクルの間に計算し、種々のブロックは
各サイクル毎に下記の機能を実行する：乗数ラッチ サイクル１： Ｒ［３１：０］ ＝ＭＰＬＩＥＲ［３
１：０］ Ｒ［３２］ ＝ＳＩＧＮＥＤおよびＭＰＬＩＥＲ
［３１］ サイクル２−５ ： 変化無し被乗数ラッチ サイクル１： Ｒ［３１：０］ ＝ＭＣＡＮＤ Ｒ［３２］ ＝ＳＩＧＮＥＤおよびＭＣＡＮＤ
［３１］ サイクル２−５ ： 変化無し桁上げ保存初期化器 サイクル１：ｉ＝０，１，．．．，３２に対して： ＳＩ［ｉ］＝ＡＣＣＵＭおよびＡＣＣＶＡＬ［ｉ］ ＣＩ［ｉ］＝Ｒ［０］およびＮＯＴ（Ｄ［ｉ］） サイクル２−５ ： 変化無し桁上げ保存ラッチＡ サイクル１−３：フェーズ２で、Ｓ０［３２：０］およ
びＣ０［３２：０］がそれぞれＳ６［３２：０］並びに
Ｃ６［３２：０］からロードされる。 サイクル４−５：変化無し。桁上げ保存ラッチＢ サイクル１−４：フェーズ１で、Ｓ４［３２：０］およ
びＣ４［３２：０］がそれぞれＳ３［３２：０］並びに
Ｃ３［３２：０］からロードされる。 サイクル５ ：変化無し。マルチプレクサＡ サイクル１： Ｓ１［３２：０］＝ＳＩ［３２：
０］ Ｃ１［３２：０］＝ＣＩ［３２：０］ サイクル２−５： Ｓ１［３２：０］＝Ｓ０［３２：
０］ Ｃ１［３２：０］＝Ｃ０［３２：０］ブースエンコーダ サイクル１： Ｂ１［４：０］＝ＢｏｏｔｈＥｎｃ
（Ｒ［２：０］） Ｂ２［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［４：２］） Ｂ４［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［６：４］） Ｂ５［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［８：６］） サイクル２： Ｂ１［４：０］＝ＢｏｏｔｈＥｎｃ
（Ｒ［１０：８］） Ｂ２［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［１２：１
０］） Ｂ４［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［１４：１
２］） Ｂ５［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［１６：１
４］） サイクル３： Ｂ１［４：０］＝ＢｏｏｔｈＥｎｃ
（Ｒ［１８：１６］） Ｂ２［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［２０：１
８］） Ｂ４［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［２２：２
０］） Ｂ５［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［２４：２
２］） サイクル４： Ｂ１［４：０］＝ＢｏｏｔｈＥｎｃ
（Ｒ［２６：２４］） Ｂ２［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［２８：２
６］） Ｂ４［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［３０：２
８］） Ｂ５［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［３２：３
０］） サイクル５：変化無し ここでＢｏｏｔｈＥｎｃ機能は下記の表で指定される：
０］＊ＭＣＡＮＤ ［３１：０］＋ＡＣＣＶＡＬ［６
３：０］を５サイクルの間に計算し、種々のブロックは
各サイクル毎に下記の機能を実行する：乗数ラッチ サイクル１： Ｒ［３１：０］ ＝ＭＰＬＩＥＲ［３
１：０］ Ｒ［３２］ ＝ＳＩＧＮＥＤおよびＭＰＬＩＥＲ
［３１］ サイクル２−５ ： 変化無し被乗数ラッチ サイクル１： Ｒ［３１：０］ ＝ＭＣＡＮＤ Ｒ［３２］ ＝ＳＩＧＮＥＤおよびＭＣＡＮＤ
［３１］ サイクル２−５ ： 変化無し桁上げ保存初期化器 サイクル１：ｉ＝０，１，．．．，３２に対して： ＳＩ［ｉ］＝ＡＣＣＵＭおよびＡＣＣＶＡＬ［ｉ］ ＣＩ［ｉ］＝Ｒ［０］およびＮＯＴ（Ｄ［ｉ］） サイクル２−５ ： 変化無し桁上げ保存ラッチＡ サイクル１−３：フェーズ２で、Ｓ０［３２：０］およ
びＣ０［３２：０］がそれぞれＳ６［３２：０］並びに
Ｃ６［３２：０］からロードされる。 サイクル４−５：変化無し。桁上げ保存ラッチＢ サイクル１−４：フェーズ１で、Ｓ４［３２：０］およ
びＣ４［３２：０］がそれぞれＳ３［３２：０］並びに
Ｃ３［３２：０］からロードされる。 サイクル５ ：変化無し。マルチプレクサＡ サイクル１： Ｓ１［３２：０］＝ＳＩ［３２：
０］ Ｃ１［３２：０］＝ＣＩ［３２：０］ サイクル２−５： Ｓ１［３２：０］＝Ｓ０［３２：
０］ Ｃ１［３２：０］＝Ｃ０［３２：０］ブースエンコーダ サイクル１： Ｂ１［４：０］＝ＢｏｏｔｈＥｎｃ
（Ｒ［２：０］） Ｂ２［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［４：２］） Ｂ４［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［６：４］） Ｂ５［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［８：６］） サイクル２： Ｂ１［４：０］＝ＢｏｏｔｈＥｎｃ
（Ｒ［１０：８］） Ｂ２［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［１２：１
０］） Ｂ４［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［１４：１
２］） Ｂ５［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［１６：１
４］） サイクル３： Ｂ１［４：０］＝ＢｏｏｔｈＥｎｃ
（Ｒ［１８：１６］） Ｂ２［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［２０：１
８］） Ｂ４［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［２２：２
０］） Ｂ５［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［２４：２
２］） サイクル４： Ｂ１［４：０］＝ＢｏｏｔｈＥｎｃ
（Ｒ［２６：２４］） Ｂ２［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［２８：２
６］） Ｂ４［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［３０：２
８］） Ｂ５［４：０］＝ＢｏｏｔｈＥｎｃ（Ｒ［３２：３
０］） サイクル５：変化無し ここでＢｏｏｔｈＥｎｃ機能は下記の表で指定される：
【表１６】
【００９８】掛け算器行１，２，４および５ 全てのサイクルに於いて、掛け算器行ｋは入力Ｄ［３
２：０］，Ｂｋ［４：０］，ＡＨｋ［１：０］，Ｓｋ
［３２：０］およびＣｋ［３２：０］をとり、下記の式
に従って出力Ｓ（ｋ＋１）［３２：０］，Ｃ（ｋ＋１）
［３２：０］，ＳＬｋ［１：０］およびＣＬｋ［１：
０］を生成する：
２：０］，Ｂｋ［４：０］，ＡＨｋ［１：０］，Ｓｋ
［３２：０］およびＣｋ［３２：０］をとり、下記の式
に従って出力Ｓ（ｋ＋１）［３２：０］，Ｃ（ｋ＋１）
［３２：０］，ＳＬｋ［１：０］およびＣＬｋ［１：
０］を生成する：
【００９９】最初にマルチプレクサを用い、下記の表に
従ってＸ［３３：０］並びにＸＣを生成する：
従ってＸ［３３：０］並びにＸＣを生成する：
【表１７】 次に CLk[0] =XC; (CLk[1],SLk[0]) =Sk[0],Ck[0]およびX[0]の２ビット和； (C(k+1)[0],SLk[1]) =Sk[1],Ck[1]およびX[1]の２ビット和； ｉ＝２，３，．．．，３２に対して： (C(k+1)[i-1],S(k+1)[i-2]) =Sk[i],Ck[i]およびX[i]の２ビット和； (S(k+1)[32],S(k+1)[31]) =AHk[0],NOT(Ck[32]),NOT(Ck[32]) および NOT(X[33]) の２ビット和； C(k+1)[32] =NOT(AHk[1])
【０１００】これらは内部信号ＡＣＣＨＩ［３１：０］
を含むサイクル１：ｉ＝０，１，．．，３０に対して : ACCHI[i]=ACCUM およびACCVAL[i+33] ACCHI[31]=SIGNED およびACCUM およびACCVAL[63] AH1[1:0]=ACCHI[1:0] AH2[1:0]=ACCHI[3:2] AH4[1:0]=ACCHI[5:4] AH5[1:0]=ACCHI[7:6] サイクル２： AH1[1:0]=ACCHI[9:8] AH2[1:0]=ACCHI[11:10] AH4[1:0]=ACCHI[13:12] AH5[1:0]=ACCHI[15:14] サイクル３： AH1[1:0]=ACCHI[17:16] AH2[1:0]=ACCHI[19:18] AH4[1:0]=ACCHI[21:20] AH5[1:0]=ACCHI[23:22] サイクル４： AH1[1:0]=ACCHI[25:24] AH2[1:0]=ACCHI[27:26] AH4[1:0]=ACCHI[29:28] AH5[1:0]=ACCHI[31:30] サイクル５：変化無し桁上げ保存低ラッチ サイクル１： SL[7:0] =(SL5[1:0],SL4[1:0],SL2
[1:0],SL1[1:0]) CL[7:0] =(CL5[1:0],CL4[1:0],CL2[1:0],CL1[1:0]) サイクル２： SL[15:8] =(SL5[1:0],SL4[1:0],SL2
[1:0],SL1[1:0]) CL[15:8] =(CL5[1:0],CL4[1:0],CL2[1:0],CL1[1:0]) サイクル３： SL[23:16] =(SL5[1:0],SL4[1:0],SL2
[1:0],SL1[1:0]) CL[23:16] =(CL5[1:0],CL4[1:0],CL2[1:0],CL1[1:0]) サイクル４： SL[31:24] =(SL5[1:0],SL4[1:0],SL2
[1:0],SL1[1:0]) CL[31:24] =(CL5[1:0],CL4[1:0],CL2[1:0],CL1[1:0]) サイクル５：変化無しマルチプレクサＢ サイクル１−４： SF[31:0] = SL[31:0] CF[31:0] = CL[31:0] サイクル５ ： SF[31:0] = S6[31:0] CF[31:0] = C6[31:0]マルチプレクサＣ サイクル１−４： CIN=R[0] サイクル５ ： CIN=NEWC桁上げラッチ サイクル１−３：変化無し サイクル４ ：NEWC=COUT サイクル５ ：変化無し最終加算器 全てのサイクルに於いて：(COUT,SUM[31:0])=SF[31:0],
CF[31:0]およびCIN の３３ビット和。結果ラッチ サイクル１−３：変化無し サイクル４ ：RESULT[31:0] =SUM[31:0] サイクル５ ：RESULT[63:32] =SUM[31:0]
を含むサイクル１：ｉ＝０，１，．．，３０に対して : ACCHI[i]=ACCUM およびACCVAL[i+33] ACCHI[31]=SIGNED およびACCUM およびACCVAL[63] AH1[1:0]=ACCHI[1:0] AH2[1:0]=ACCHI[3:2] AH4[1:0]=ACCHI[5:4] AH5[1:0]=ACCHI[7:6] サイクル２： AH1[1:0]=ACCHI[9:8] AH2[1:0]=ACCHI[11:10] AH4[1:0]=ACCHI[13:12] AH5[1:0]=ACCHI[15:14] サイクル３： AH1[1:0]=ACCHI[17:16] AH2[1:0]=ACCHI[19:18] AH4[1:0]=ACCHI[21:20] AH5[1:0]=ACCHI[23:22] サイクル４： AH1[1:0]=ACCHI[25:24] AH2[1:0]=ACCHI[27:26] AH4[1:0]=ACCHI[29:28] AH5[1:0]=ACCHI[31:30] サイクル５：変化無し桁上げ保存低ラッチ サイクル１： SL[7:0] =(SL5[1:0],SL4[1:0],SL2
[1:0],SL1[1:0]) CL[7:0] =(CL5[1:0],CL4[1:0],CL2[1:0],CL1[1:0]) サイクル２： SL[15:8] =(SL5[1:0],SL4[1:0],SL2
[1:0],SL1[1:0]) CL[15:8] =(CL5[1:0],CL4[1:0],CL2[1:0],CL1[1:0]) サイクル３： SL[23:16] =(SL5[1:0],SL4[1:0],SL2
[1:0],SL1[1:0]) CL[23:16] =(CL5[1:0],CL4[1:0],CL2[1:0],CL1[1:0]) サイクル４： SL[31:24] =(SL5[1:0],SL4[1:0],SL2
[1:0],SL1[1:0]) CL[31:24] =(CL5[1:0],CL4[1:0],CL2[1:0],CL1[1:0]) サイクル５：変化無しマルチプレクサＢ サイクル１−４： SF[31:0] = SL[31:0] CF[31:0] = CL[31:0] サイクル５ ： SF[31:0] = S6[31:0] CF[31:0] = C6[31:0]マルチプレクサＣ サイクル１−４： CIN=R[0] サイクル５ ： CIN=NEWC桁上げラッチ サイクル１−３：変化無し サイクル４ ：NEWC=COUT サイクル５ ：変化無し最終加算器 全てのサイクルに於いて：(COUT,SUM[31:0])=SF[31:0],
CF[31:0]およびCIN の３３ビット和。結果ラッチ サイクル１−３：変化無し サイクル４ ：RESULT[31:0] =SUM[31:0] サイクル５ ：RESULT[63:32] =SUM[31:0]
【０１０１】図６並びに図７は共に、Ｎビット被乗数
（ＭＣＡＮＤ［］）とＮビット乗数（ＭＰＬＩＥ
Ｒ［］）とを掛け算し、続いて２Ｎビットの累算値（Ａ
ＣＣＶＡＬ［］）を加算するための、掛け算累算回路を
図示しており、この例ではＮ＝３２である。Ｎビット乗
数は乗数ラッチ２の中に取り込まれ、Ｍビット被乗数が
被乗数ラッチ４の中に取り込まれる。２Ｎビット累算値
の下位部分が、桁上げ保存初期化器６に送られ、２Ｎビ
ット累算値の上位部分は累算値上位ラッチ８に送られ
る。桁上げ保存初期化器６はＮビット被乗数（Ｄ［］）
を受け取り、これのビットのビット毎反転またはゼロ
を、それぞれ乗数ラッチ２の最下位ビットの値が１であ
るかまたはゼロであるかに応じて、生成する。この結果
はマルチプレクサＡ１０に送られ、桁上げ値または保存
値のいずれかひとつとなる。桁上げ値または保存値のも
う一方は累算値の最下位ビットを構成する。
（ＭＣＡＮＤ［］）とＮビット乗数（ＭＰＬＩＥ
Ｒ［］）とを掛け算し、続いて２Ｎビットの累算値（Ａ
ＣＣＶＡＬ［］）を加算するための、掛け算累算回路を
図示しており、この例ではＮ＝３２である。Ｎビット乗
数は乗数ラッチ２の中に取り込まれ、Ｍビット被乗数が
被乗数ラッチ４の中に取り込まれる。２Ｎビット累算値
の下位部分が、桁上げ保存初期化器６に送られ、２Ｎビ
ット累算値の上位部分は累算値上位ラッチ８に送られ
る。桁上げ保存初期化器６はＮビット被乗数（Ｄ［］）
を受け取り、これのビットのビット毎反転またはゼロ
を、それぞれ乗数ラッチ２の最下位ビットの値が１であ
るかまたはゼロであるかに応じて、生成する。この結果
はマルチプレクサＡ１０に送られ、桁上げ値または保存
値のいずれかひとつとなる。桁上げ値または保存値のも
う一方は累算値の最下位ビットを構成する。
【０１０２】Ｎビット乗数はまた、一連のブースエンコ
ーダ１２にも送られ、これは修正されたブース被加数を
生成し、これは後続の掛け算器行のそれぞれひとつに送
られる。
ーダ１２にも送られ、これは修正されたブース被加数を
生成し、これは後続の掛け算器行のそれぞれひとつに送
られる。
【０１０３】図７に示されるように、掛け算器行１４，
１６，１８，２０の順番は各々先に説明した掛け算器ア
ルゴリズムを実行するものと仮定している。この掛け算
器アルゴリズムは各々の繰り返し演算に於いて、累算値
の２ビットを組み入れている。各サイクルでの各々の掛
け算器行１４，１６，１８，２０への入力は、ブース桁
（Ｂ１［］，Ｂ２［］，Ｂ４［］，Ｂ５［］）、累算値
高ラッチ８の中に格納されている累算値からのビット、
被乗数ラッチ４からのＮビット被乗数のビット並びに直
接または間接的に先に実行された掛け算器行からの保存
値および桁上げ値である。
１６，１８，２０の順番は各々先に説明した掛け算器ア
ルゴリズムを実行するものと仮定している。この掛け算
器アルゴリズムは各々の繰り返し演算に於いて、累算値
の２ビットを組み入れている。各サイクルでの各々の掛
け算器行１４，１６，１８，２０への入力は、ブース桁
（Ｂ１［］，Ｂ２［］，Ｂ４［］，Ｂ５［］）、累算値
高ラッチ８の中に格納されている累算値からのビット、
被乗数ラッチ４からのＮビット被乗数のビット並びに直
接または間接的に先に実行された掛け算器行からの保存
値および桁上げ値である。
【０１０４】各々の掛け算器行からの出力は、以降の繰
り返し演算ではもはや変化しない最下位ビット（ＳＬ，
ＣＬ）と、現行の保存値および桁上げ値である。これら
の最下位ビットは桁上げ低ラッチ２４の中に累算され
る。保存値並びに桁上げ値（Ｓ６［］，Ｃ６［］）は桁
上げ保存ラッチＡ２２とマルチプレクサＡ１０を経由し
て、最初の掛け算器行１４に送り返される。最後の掛け
算繰り返し演算が完了すると、最後の掛け算器行２０お
よび桁上げ保存低ラッチ２４からの桁上げ値並びに保存
値はそれぞれ最終加算器２６に送られ、ここでそれらは
２サイクルにわたって加算され（桁上げ保存低ラッチ２
４からの値は最終加算器２６に第１サイクルで送られ、
最終掛け算器行２０からの値は第２サイクルで送られ
る）、その結果は結果ラッチ２８の中に格納される。マ
ルチプレクサＣ３０は１の補数を取る初期化の時に出た
桁上げビットＲ［０］を最終加算器２６の第１加算サイ
クル中に供給し、最終加算器の第１と第２サイクルとの
間では必要に応じて任意の桁上げビットを供給するよう
に作用する。
り返し演算ではもはや変化しない最下位ビット（ＳＬ，
ＣＬ）と、現行の保存値および桁上げ値である。これら
の最下位ビットは桁上げ低ラッチ２４の中に累算され
る。保存値並びに桁上げ値（Ｓ６［］，Ｃ６［］）は桁
上げ保存ラッチＡ２２とマルチプレクサＡ１０を経由し
て、最初の掛け算器行１４に送り返される。最後の掛け
算繰り返し演算が完了すると、最後の掛け算器行２０お
よび桁上げ保存低ラッチ２４からの桁上げ値並びに保存
値はそれぞれ最終加算器２６に送られ、ここでそれらは
２サイクルにわたって加算され（桁上げ保存低ラッチ２
４からの値は最終加算器２６に第１サイクルで送られ、
最終掛け算器行２０からの値は第２サイクルで送られ
る）、その結果は結果ラッチ２８の中に格納される。マ
ルチプレクサＣ３０は１の補数を取る初期化の時に出た
桁上げビットＲ［０］を最終加算器２６の第１加算サイ
クル中に供給し、最終加算器の第１と第２サイクルとの
間では必要に応じて任意の桁上げビットを供給するよう
に作用する。
【０１０５】本発明の例示を目的とした実施例を添付図
を参照してここに詳細に説明してきたが、本発明はこれ
らの詳細な実施例に制限されるものではなく、当業者に
よって種々の変更並びに修正を添付の特許請求の項に定
義されている本発明の範囲並びに精神から逸脱すること
なく行えることは理解されよう。
を参照してここに詳細に説明してきたが、本発明はこれ
らの詳細な実施例に制限されるものではなく、当業者に
よって種々の変更並びに修正を添付の特許請求の項に定
義されている本発明の範囲並びに精神から逸脱すること
なく行えることは理解されよう。
【図１】集積回路マイクロプロセッサ内の機能ユニット
を図示する。
を図示する。
【図２】レジスタ資源の使用と、種々のプログラム命令
ワードに応答して実行される算術演算とを図式的に図示
し、３２＊３２＋３２−＞３２掛け算累算演算に応答す
る資源の使用を図示する。
ワードに応答して実行される算術演算とを図式的に図示
し、３２＊３２＋３２−＞３２掛け算累算演算に応答す
る資源の使用を図示する。
【図３】レジスタ資源の使用と、種々のプログラム命令
ワードに応答して実行される算術演算とを図式的に図示
し、３２＊３２＋６４−＞６４掛け算累算演算に応答す
る資源の使用を図示する。
ワードに応答して実行される算術演算とを図式的に図示
し、３２＊３２＋６４−＞６４掛け算累算演算に応答す
る資源の使用を図示する。
【図４】レジスタ資源の使用と、種々のプログラム命令
ワードに応答して実行される算術演算とを図式的に図示
し、３２＊３２−＞３２掛け算演算に応答する資源の使
用を図示する。
ワードに応答して実行される算術演算とを図式的に図示
し、３２＊３２−＞３２掛け算演算に応答する資源の使
用を図示する。
【図５】レジスタ資源の使用と、種々のプログラム命令
ワードに応答して実行される算術演算とを図式的に図示
し、３２＊３２−＞６４掛け算演算に応答する資源の使
用を図示する。
ワードに応答して実行される算術演算とを図式的に図示
し、３２＊３２−＞６４掛け算演算に応答する資源の使
用を図示する。
【図６】掛け算累算器ユニットの部分を図示し、データ
取り込み部分を主として図示する。
取り込み部分を主として図示する。
【図７】掛け算累算器ユニットの部分を図示し、演算処
理部分を主として図示する。
理部分を主として図示する。
２ 乗数ラッチ ４ 被乗数ラッチ ６ 桁上げ保存初期化器 １０ マルチプレクサ １２ ブースエンコーダ １４，１６，１８，２０ 掛け算器行 ２６ 最終加算器 ２８ 結果ラッチ ３２ 命令ワード １０２ 処理装置コア １０４ メモリシステム １０６ レジスタバンク １０８ 掛け算累算器 １１４ 書き込みデータレジスタ １１６ 命令パイプライン １１８ 命令デコーダ １２０ 読み込みデータレジスタ １２２ プログラム計数レジスタ １２４ プログラム計数器更新器 １２６ 現行プログラム状態レジスタ １２８ 保存プログラム状態レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド ビビアン ジャガー イギリス国ケンブリッジ，チェリー ヒン トン，マンドリル クロース 48
Claims (10)
- 【請求項１】 データ処理装置であって： （ｉ） Ｎビットデータ処理レジスタのレジスタバン
ク；そして（ｉｉ）前記レジスタバンクに結合され、前
記Ｎビットデータ処理レジスタ内に保持されている被演
算子に対して掛け算累算演算処理を実行するための掛け
算累算器とを含み；ここに於いて（ｉｉｉ）前記掛け算
累算器は掛け算累算命令の第１クラスに応答して、第１
データ処理レジスタ内に保持されているＮビット被演算
子と第２データ処理レジスタ内に保持されているＮビッ
ト被演算子とを掛け算し、そして第３データ処理レジス
タ内に保持されているＮビット被演算子を加算して、第
４データ処理レジスタの中に格納されるＮビットの結果
を算出し、前記第１、第２、第３および第４データ処理
レジスタは掛け算累算命令の前記第１クラスの中のフィ
ールドとして独立に指定され；そして（ｉｖ）前記掛け
算累算は掛け算累算命令の第２クラスに応答して、第１
データ処理レジスタ内に保持されているＮビット被演算
子と第２データ処理レジスタ内に保持されているＮビッ
ト被演算子とを掛け算し、そして第３データ処理レジス
タ内に保持されている２Ｎビット被演算子を加算して、
第４データ処理レジスタの中に格納される２Ｎビットの
結果を算出し、前記第１、第２、第３および第４データ
処理レジスタは掛け算累算命令の前記第１クラスの中の
フィールドとして独立に指定されている、前記装置。 - 【請求項２】 請求項第１項記載の装置に於いて、前記
掛け算累算器は掛け算と、累算とを単一組み合わせ演算
として実行する、前記装置。 - 【請求項３】 請求項第１項記載の装置に於いて、 前記掛け算累算器は掛け算命令の第一クラスに応答し
て、第１データ処理レジスタ内に保持されているＮビッ
ト被演算子と第２データ処理レジスタ内に保持されてい
るＮビット被演算子とを掛け算してＮビットの結果を算
出し、これは第３データ処理レジスタ内に格納され、前
記第１、第２、および第３データ処理レジスタは前記掛
け算命令の第１クラスの中のフィールドとして独立に指
定されており；そして前記掛け算累算器は掛け算命令の
第２クラスに応答して、第１データ処理レジスタ内に保
持されているＮビット被演算子と第２データ処理レジス
タ内に保持されているＮビット被演算子とを掛け算して
２Ｎビットの結果を算出し、これは第３並びに第４デー
タ処理レジスタ内に格納され、前記第１、第２、第３及
び第４データ処理レジスタは前記掛け算命令の第２クラ
スの中のフィールドとして独立に指定されている、前記
装置。 - 【請求項４】 請求項第１項記載の装置に於いて、前記
データ処理レジスタを指定する前記フィールドが、前記
第１クラスの掛け算累算命令に含まれるの命令ビットお
よび前記第２クラスの掛け算累算命令に含まれる命令の
半分以上を占めないことを特徴とする、前記装置。 - 【請求項５】 請求項第１項記載の装置に於いて、前記
データ処理レジスタの前記バンクが１６個以下のデータ
処理レジスタを含む、前記装置。 - 【請求項６】 請求項第１項記載の装置に於いて、前記
装置が集積回路マイクロプロセッサを含む、前記装置。 - 【請求項７】 請求項第１項記載の装置に於いて、前記
第１クラスの掛け算累算命令に含まれる命令および前記
第２クラスの掛け算累算命令に含まれる命令が、条件付
き実行コードを含み、そして前記条件付き実行コードに
応答して命令がスキップされるべきかまたは実行される
べきかの制御を行うための装置を含む、前記装置。 - 【請求項８】 請求項第１項記載の装置に於いて、前記
掛け算累算器が専用のハードウェア掛け算累算器であ
る、前記装置。 - 【請求項９】 請求項第１項記載の装置に於いて、Ｎが
３２に等しい前記装置。 - 【請求項１０】 Ｎビットデータ処理レジスタのレジス
タバンクと、前記レジスタバンクに結合され、前記Ｎビ
ットデータ処理レジスタ内に保持されている被演算子に
対して掛け算累算演算処理を実行するための掛け算累算
器とを有する装置を使用したデータ処理の方法であっ
て、該方法が： （ｉ）掛け算累算命令の第１クラスに応答して、第１デ
ータ処理レジスタ内に保持されているＮビット被演算子
と第２データ処理レジスタ内に保持されているＮビット
被演算子とを掛け算し、そして第３データ処理レジスタ
内に保持されているＮビット被演算子を加算して、第４
データ処理レジスタの中に格納されるＮビットの結果を
算出し、前記第１、第２、第３および第４データ処理レ
ジスタは掛け算累算命令の前記第１クラスの中のフィー
ルドとして独立に指定され；そして（ｉｉ）掛け算累算
命令の第２クラスに応答して、第１データ処理レジスタ
内に保持されているＮビット被演算子と第２データ処理
レジスタ内に保持されているＮビット被演算子とを掛け
算し、そして第３データ処理レジスタ内に保持されてい
る２Ｎビット被演算子を加算して、第４データ処理レジ
スタの中に格納される２Ｎビットの結果を算出し、前記
第１、第２、第３および第４データ処理レジスタは掛け
算累算命令の前記第１クラスの中のフィールドとして独
立に指定される、以上の手順を含む、前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9414272A GB2291515B (en) | 1994-07-14 | 1994-07-14 | Data processing using multiply-accumulate instructions |
| GB94142726 | 1994-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863353A true JPH0863353A (ja) | 1996-03-08 |
| JP3605181B2 JP3605181B2 (ja) | 2004-12-22 |
Family
ID=10758362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14923095A Expired - Lifetime JP3605181B2 (ja) | 1994-07-14 | 1995-06-15 | 掛け算累算命令を使用したデータ処理 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5583804A (ja) |
| JP (1) | JP3605181B2 (ja) |
| GB (1) | GB2291515B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7668897B2 (en) | 2003-06-16 | 2010-02-23 | Arm Limited | Result partitioning within SIMD data processing systems |
| KR100986375B1 (ko) * | 2006-01-20 | 2010-10-08 | 콸콤 인코포레이티드 | 피연산자의 빠른 조건부 선택 |
| JP2012506588A (ja) * | 2008-10-22 | 2012-03-15 | エスティー‐エリクソン、ソシエテ、アノニム | デジタル・シグナル・プロセッサの演算論理装置 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2307072B (en) | 1994-06-10 | 1998-05-13 | Advanced Risc Mach Ltd | Interoperability with multiple instruction sets |
| US5784305A (en) * | 1995-05-01 | 1998-07-21 | Nec Corporation | Multiply-adder unit |
| JPH1049368A (ja) * | 1996-07-30 | 1998-02-20 | Mitsubishi Electric Corp | 条件実行命令を有するマイクロプロセッサ |
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