JPH0863452A

JPH0863452A - Ｓｉｍｄプロセッサ

Info

Publication number: JPH0863452A
Application number: JP6201654A
Authority: JP
Inventors: Junichi Goto; 順一後藤; Ichiro Tamiya; 一郎民谷
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-08-26
Filing date: 1994-08-26
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】ＳＩＭＤプロセッサにおいて、各単位プロセ
ッサが数１０００画素程度までの部分画像を処理できる
ように、ローカルおよび共有メモリに対して、画像処理
に適したアドレス発生を少ないハードウェアで実現す
る。【構成】第１のアドレス発生器２６がメモリ２５から
画像信号を単位プロセッサ１に供給する。この信号には
単位プロセッサ１が必要としない信号も含まれており、
それに対して演算を行わないように制御信号発生器２８
がレジスタ１１Ｃに信号を供給する。同時にこの信号
は、メモリ１２内の信号の読み出しも停止するように、
第２のアドレス発生器２７にも供給される。画像処理に
おいては各単位プロセッサが処理する画像信号の並び方
の形状がメモリ２５内において同形であり、単に位置が
ずれていることが多い。従ってアドレス発生器２７と制
御信号発生器２８は制御部６に搭載し、画像の位置のず
れを吸収するために、遅延器１８，２１を単位プロセッ
サ毎に搭載する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理等を並列実行
するマルチプロセッサシステム、特にＳＩＭＤプロセッ
サに関する。

【０００２】

【従来の技術】従来のＳＩＭＤ型プロセッサの公知例と
して、磯西，宮田，岩瀬，「セルラアレイ型大規模並列
プロセッサのアーキテクチャ」，情処学会研究会資料，
計算機アーキテクチャ７３−９（１９８８．１０）があ
る。単位プロセッサと画素データを対応させて処理を行
うことにより、単位プロセッサの数だけ並列に処理する
ことができる。即ち、２次元配列の画素データが、２次
元格子状に接続された単位プロセッサ内のレジスタまた
はローカルメモリに格納され、その周囲の画素データの
アクセスは、２次元配列の画素データ全体のシフト操作
を単位プロセッサ間データ転送によって行うことで可能
となる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
技術では、ある単位プロセッサがその周囲の画素データ
にアクセスするためには、単位プロセッサ間でのデータ
転送が必要であり、ハードウェア的には配線数の増大を
招いていた。

【０００４】本発明の目的は、各単位プロセッサ内で処
理を完結できるように、複数の画素データからなる部分
画像を保持することができる単位プロセッサローカルメ
モリ部を搭載し、かつそのアドレスの発生を、必要最小
限のハードウェアで実現する手段を提供することにあ
る。

【０００５】

【課題を解決するための手段】第１の発明は、Ｎ個（Ｎ
は自然数）の単位プロセッサからなる単位プロセッサ群
と、制御部とを備えるＳＩＭＤプロセッサにおいて、前
記制御部が、アドレス発生器と、制御部ローカルメモリ
とを備え、前記単位プロセッサ群の各単位プロセッサ
が、単位プロセッサローカルメモリ部と、演算部と、ア
ドレス入力端子と、アドレス出力端子と、遅延部と、デ
ータ入力端子と、データ出力端子と、データバスとを備
え、前記遅延器が、前記アドレス入力端子に入力される
信号を予め定められた期間だけ遅延させて前記アドレス
出力端子に出力し、前記アドレス入力端子に入力される
信号が前記単位プロセッサローカルメモリ部にアドレス
として供給され、前記データ入力端子と前記データ出力
端子が前記データバスにより接続され、前記データバス
が前記単位プロセッサローカルメモリ部にデータを供給
し、前記データバスと前記単位プロセッサローカルメモ
リ部とが前記演算部にデータを供給し、前記アドレス発
生器が前記単位プロセッサ群の第１の単位プロセッサの
前記アドレス入力端子にアドレスを供給し、前記単位プ
ロセッサ群の第ｉの単位プロセッサ（ｉは１からＮ−１
までの自然数）の前記アドレス出力端子が前記単位プロ
セッサ群の第（ｉ＋１）の単位プロセッサの前記アドレ
ス入力端子に接続され、前記第ｉの単位プロセッサの前
記データ出力端子が前記第（ｉ＋１）の単位プロセッサ
の前記データ入力端子に接続されることを特徴とする。

【０００６】また第２の発明は、第１の発明において、
前記単位プロセッサ群の各単位プロセッサの前記遅延器
の遅延期間が、単位プロセッサ毎に独立に定められるこ
とを特徴とする。

【０００７】また第３の発明は、第１の発明において、
前記制御部が、タイミング信号発生器を備え、前記タイ
ミング信号発生器の出力信号が、第１の状態と第２の状
態を各々予め定められた任意の期間ずつ交互に取り、前
記タイミング信号発生器の出力信号が前記アドレス発生
器に供給され、前記タイミング信号発生器の出力信号が
前記第２の状態においては、前記アドレス発生器がアド
レス発生を停止することを特徴とする。

【０００８】また第４の発明は、第３の発明において、
前記単位プロセッサ群の各単位プロセッサが、演算制御
信号入力端子と、演算制御信号出力端子と、第２の遅延
器とを備え、前記第２の遅延器が、前記演算制御信号入
力端子に入力される信号を予め定められた期間だけ遅延
させて前記演算制御信号出力端子に出力し、前記演算制
御信号入力端子に入力される信号が前記演算部に供給さ
れ、前記演算制御信号入力端子に入力される信号が前記
第２の状態においては、前記演算部が演算を停止し、前
記タイミング信号発生器が前記単位プロセッサ群の第１
の単位プロセッサの前記演算制御信号出力端子に信号を
供給し、前記第ｉの単位プロセッサの前記演算制御信号
出力端子が前記第（ｉ＋１）の単位プロセッサの前記演
算制御信号入力端子に接続されることを特徴とする。

【０００９】また第５の発明は、第４の発明において、
前記単位プロセッサ群の各単位プロセッサの前記第２の
遅延器の遅延期間が、単位プロセッサ毎に独立に定めら
れることを特徴とする。

【００１０】また第６の発明は、第１の発明において、
前記単位プロセッサ群の各単位プロセッサにおいて、前
記演算部の出力が前記単位プロセッサローカルメモリ部
に供給されることを特徴とする。

【００１１】また第７の発明は、第１の発明において、
前記単位プロセッサ群の各単位プロセッサが、第２のデ
ータ入力端子と、第２のデータ出力端子と、第２のデー
タバスとを備え、前記第２のデータ入力端子と前記第２
のデータ出力端子とが前記第２のデータバスにより接続
され、前記演算部が前記第２のデータバスにデータを供
給し、前記ｉの単位プロセッサの前記第２のデータ出力
端子が前記第（ｉ＋１）の単位プロセッサの前記第２の
データ入力端子に接続されることを特徴とする。

【００１２】また第８の発明は、第１の発明において、
前記制御部が第２のアドレス発生器を備え、前記第２の
アドレス発生器が前記制御部ローカルメモリにアドレス
を供給することを特徴とする。

【００１３】また第９の発明は、第１の発明において、
前記単位プロセッサ群の各単位プロセッサにおいて、前
記データ入力端子と、前記データバスと、前記データ出
力端子と、前記アドレス入力端子と、前記遅延器と、前
記アドレス出力端子とが多重化されていることを特徴と
する。

【００１４】また第１０の発明は、第４の発明におい
て、前記単位プロセッサ群の各単位プロセッサにおい
て、前記演算制御信号入力端子と、前記第２の遅延器
と、前記演算制御信号出力端子とが多重化されているこ
とを特徴とする。

【００１５】

【作用】本発明は、画像処理において、各単位プロセッ
サが必要とする画素データの並び方の形状が共通である
ことと、各単位プロセッサが画素データを必要とするタ
イミングにずれがあることに着目し、アドレス発生器は
制御部のみに搭載し、各単位プロセッサにはタイミング
のずれに応じてアドレスおよびその他の制御信号を遅延
させて供給する。これにより必要最小限の制御手段によ
って、各単位プロセッサが必要とする画素データを正し
く供給することを可能としている。

【００１６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１７】図１は、本発明の一実施例を示す図であ
る。ＳＩＭＤプロセッサは、単位プロセッサ群５と、制
御部６とから構成される。

【００１８】この単位プロセッサ群５では、単位プロセ
ッサ数Ｎが４、演算部１１がセレクタ（ＳＥＬ）１１
ｄ，算術論理演算器（ＡＬＵ）１１ａ，加算器１１ｂお
よびレジスタ（ＲＥＧ）１１ｃで構成され、単位プロセ
ッサローカルメモリ部１２が単位プロセッサローカルメ
モリコア（ＰＥＭ）１２ａおよびセレクタ（ＳＥＬ）１
２ｂで構成される場合を示す。

【００１９】制御部６は、制御部ローカルメモリ（ＣＵ
Ｍ）２５と、第１のアドレス発生器（ＧＵＡＧＵ）２６
と、第２のアドレス発生器（ＰＥＡＧＵ）２７と、タイ
ミング信号発生器（ＴＧ）２８とから構成されている。

【００２０】図１において、１，２，３，４は単位プロ
セッサ、１３はデータ入力端子、１４はデータ出力端
子、１５はデータバス、１６はアドレス入力端子、１７
はアドレス出力端子、１８は第１の遅延器、１９は演算
制御信号入力端子、２０は演算制御信号出力端子、２１
は第２の遅延器、２２は第２のデータ入力端子、２３は
第２のデータ出力端子、２４は第２のデータバスであ
る。

【００２１】画像処理の１つであるパタンマッチングを
例に上げて説明する。一般にパタンマッチングは、ある
画像に最も類似した同じ大きさの画像を、それよりも大
きい画像の中から捜し出すという処理である。図２
（ａ）および図２（ｂ）は、本実施例でのパタンマッチ
ングの処理内容を説明するための図である。以降の説明
では、４画素×４画素の大きさの画像をブロックと呼ぶ
こととする。本実施例のパタンマッチングは、注目ブロ
ック１００に最も類似したブロックを、それよりも大き
い１１画素×１１画素の大きさ（ここでの大きさは一例
である）の参照画像１０１の中から捜し出すというもの
である。

【００２２】２つの画像の相違の指標（相違度）として
以下の式を用いる。

【００２３】

【数１】

【００２４】上式で、Ｐ₀（ｉ，ｊ）は、注目ブロック
１００において、その左上の画素を（０，０）として、
右方向ｉ番目，下方向ｊ番目の画素の輝度値を示し、Ｐ
₁（ｘ＋ｉ，ｙ＋ｊ）は、参照画像１０１において、そ
の左上の画素から右方向にｘ＋ｉ番目，下方向にｙ＋ｊ
番目の画素の輝度値を示す。即ちＤ（ｘ，ｙ）は、注目
ブロック１００内の１６個の各画素値と、参照画像１０
１内において左上の画素が（ｘ，ｙ）の位置にあるブロ
ックの各画素値との差分絶対値の累算値であり、この値
が小さい程、（ｘ，ｙ）の位置にあるブロックは注目ブ
ロック１００に類似しているといえる。また（ｘ，ｙ）
の可能な組み合わせが、（０，０）〜（７，７）である
ので、参照画像１０１内のブロックの個数は６４個であ
る。

【００２５】注目ブロック１００内の１６個の各画素値
は、図１の第１の単位プロセッサ１，第２の単位プロセ
ッサ２，第３の単位プロセッサ３，第４の単位プロセッ
サ４の各単位プロセッサローカルメモリコア１２ａ内に
おいて、図２（ａ）に示す各画素の番号に等しいアドレ
スに記憶されているものとする。同様に参照画像１０１
の各画素値は、図１の制御部６の制御部ローカルメモリ
２５内において、図２（ｂ）に示す各画素の番号に等し
いアドレスに記憶されているものとする。

【００２６】これらの画素値を処理するために、４個の
単位プロセッサに対して次のように処理を割り当てる。
第１の単位プロセッサ１は、参照画像１０１内の画素番
号０の画素を左上とするブロックと注目ブロック１００
に対して、式（１）を計算する。同様にして、第２の単
位プロセッサ２，第３の単位プロセッサ３および第４の
単位プロセッサ４は、それぞれ画素番号１，画素番号２
および画素番号３の画素を左上とするブロックと注目ブ
ロック１００に対して、式（１）を計算する。

【００２７】制御部６の基本動作は、命令メモリ中に記
憶された命令語シーケンスを逐次読み出し、制御信号を
生成して単位プロセッサ群５および制御部６自身に供給
することにより動作を行うという、いわゆるストアード
プログラム方式とする。

【００２８】先ず制御部ローカルメモリ２５に記憶され
ている参照画像１０１の内、第１の単位プロセッサ１，
第２の単位プロセッサ２，第３の単位プロセッサ３およ
び第４の単位プロセッサ４に処理が割り当てられている
部分参照画像１０１ａの画素値を読み出す動作を説明す
る。そのために、第１のアドレス発生器２６は、部分参
照画素１０１ａの画素の各アドレス（本実施例の場合、
上述したように各アドレスは画素の番号に等しい）を、
１サイクルに１画素ずつ発生する。即ち、図２（ｃ）の
矢印が示す順である。またリードイネーブル信号も第１
のアドレス発生器２６で発生するものとする。

【００２９】このようなアドレス発生を行うためには、
アドレスに１を加算することを６回繰り返し、続いて５
を加算し（画素６から画素１１に移るから）、再び１を
加算することを６回繰り返す。同様の動作を繰り返して
画素３９までのアドレスを発生する。このアドレス発生
のフローチャートを図３に示す。

【００３０】図３において、ＡＤＲＳはアドレスを保持
する変数、ＤＩＳＰ１，ＤＩＳＰ２は各々アドレスの加
算値を保持する変数、ＣＮＴ１，ＣＮＴ２は各々横方向
と縦方向の回数上限を保持するための変数である。従っ
て第１のアドレス発生器２６の構成は、上記の各変数に
相当するレジスタを備えることになり、第１のアドレス
発生器２６がアドレス発生を行う前に、これらのレジス
タに適当な値を設定するための命令語を、命令語シーケ
ンスに記述する必要がある。実際のアドレス発生は、ア
ドレス発生の開始を指示する命令語の発行をトリガとし
て、設定されたレジスタ内容に従って、第１のアドレス
発生器２６が自律的に実行するものとする。

【００３１】このような動作を行うアドレス発生器とし
ては、例えば、後藤他，「超高速ビデオ信号処理プロセ
ッサ（Ｓ−ＶＳＰ）における制御方式」，信学技報ＩＣ
Ｄ９１−１０１，ＰＰ．２３−２９（１９９１）に記載
されているものがある。

【００３２】以上のようにして読み出された部分参照画
像１０１ａの各画素は、１サイクルに１画素ずつ第１の
単位プロセッサ１のデータ入力端子１３に供給される
（データ入力端子１３に接続される演算部１１内のセレ
クタ１１ｄはデータ入力端子１３の信号を選択するよう
に設定しておく）。この動作の時間的な流れを図４の第
１のアドレス発生器２６の段に示す。各数字が第１のア
ドレス発生器２６が発生する各画素のアドレスである。

【００３３】次に、第１の単位プロセッサ１内におけ
る、単位プロセッサローカルメモリコア１２ａに記憶さ
れている図２（ａ）の注目ブロック１００の読み出し動
作を説明する。

【００３４】本実施例では、単位プロセッサローカルメ
モリコア１２ａのためのアドレス発生は、図２（ａ）に
示すように画素０から画素１５までの単純なシーケンシ
ャルである。従って第２のアドレス発生器２７として
は、単純なインクリメントカウンタで十分である。ただ
し汎用性を求めるならば、第１のアドレス発生器２６と
同一構成のアドレス発生器が望ましい。シーケンシャル
なアドレス発生は、第１のアドレス発生器２６の構成に
よっても可能である。いずれにしても第１のアドレス発
生器２６と同様に、第２のアドレス発生器２７も、アド
レス発生開始を指示する命令語をトリガとして自律的な
アドレス発生を実行し、またリードイネーブル信号も発
生するものとする。

【００３５】第２のアドレス発生器２７のアドレス発生
を第１のアドレス発生器２６のそれと同時に開始するこ
とにより（両者に同時にアドレス発生開始を指示できる
命令語を備えることが必要である）、図２（ａ）の注目
ブロック１００内の画素０から画素３の各々は、図２
（ｂ）の部分参照画像１０１ａの画素０から画素３の各
々と同期して、第１の単位プロセッサ１の算術論理演算
器１１ａに供給される。算術論理演算器１１ａは、その
２つの入力に対して差分絶対値を出力するよう予め設定
されているものとする（後述するようにパタンマッチン
グを行うためには、２個の入力の大小を比較する必要も
ある。算術論理演算器としては、差分絶対値の他にも加
減算，論理和，論理積等の複数の演算が、制御信号によ
って選択的に実行できるものが広く用いられており、本
実施例の算術論理演算器１１ａも同様のものとし、ここ
では制御部６からの制御信号によって差分絶対値を実行
するよう制御するものである）。以上の時間的様子を、
既に説明した図４の第１のアドレス発生器２６の発生ア
ドレスと対応させて、第１の単位プロセッサ１の段に示
す。０，１，２，３の各数字が、第２のアドレス発生器
２７が発生している画素０，画素１，画素２，画素３の
アドレスである（“第１の単位プロセッサ”の段とした
のは、図１に示すように第２のアドレス発生器２７の出
力は第１の単位プロセッサに遅延無くそのまま入力され
るからである）。

【００３６】ところが次のサイクルで読み出される部分
参照画像１０１ａの画素４は、第１の単位プロセッサ１
が処理するように割り当てられている画素ではないの
で、これを演算に用いないようにしなければならない。
続く画素５，画素６についても同様である。

【００３７】このために、図４に示すようにこの３サイ
クルの期間、第２のアドレス発生器２７のアドレス発生
を停止させることとする（破線の部分）。そして部分参
照画像１０１ａの画素１１が読み出される４サイクル後
にアドレス発生を再開し、注目ブロック１００の画素
４，画素５，画素６，画素７を読み出し、続く３サイク
ル再び停止する。以下同様の動作を繰り返すことによ
り、第１の単位プロセッサ１においては、その単位プロ
セッサローカルメモリコア１２ａ内の注目ブロック１０
０の各画素は、部分参照画像１０１ａの対応する画素と
同期して、算術論理演算器１１ａに供給されることとな
る。

【００３８】このような動作を実現するために、制御部
６内にタイミング信号発生器２８を備え、図４のタイミ
ング信号発生器２８の段に示すような信号を発生させ
る。“ＯＮ”と記した期間がアドレス発生期間であり、
“ＯＦＦ”と記した期間がアドレス発生停止期間であ
る。この信号と動作クロックとの論理積を第２のアドレ
ス発生器２７に供給する動作クロックとする等の方法に
より、第２のアドレス発生器２７のアドレス発生を停止
することができる。

【００３９】図５にタイミング信号発生器２８の動作の
フローチャートを示す。ＣＮＴ１＝４，ＣＮＴ２＝３，
ＣＮＴ３＝４は各々、“ＯＮ”の期間が４サイクル，
“ＯＦＦ”の期間が３サイクル，その“ＯＮ”と“ＯＦ
Ｆ”を４回繰り返すということを設定している。変数Ｏ
ＵＴＰＵＴが出力信号を表す。変数ＤＵＭＭＹ１が０か
ら３まで変化する期間（ＣＮＴ１より小さい期間）、Ｏ
ＵＴＰＵＴ＝１となって“ＯＮ”の期間であることを示
す。変数ＤＵＭＭＹ２が０から２まで変化する期間（Ｃ
ＮＴ２より小さい期間）、ＯＵＴＰＵＴ＝０となって
“ＯＦＦ”の期間であることを示す。そして変数ＤＵＭ
ＭＹ３が０から３までの期間（ＣＮＴ３より小さい期
間）、以上を繰り返す。

【００４０】次に、第１の単位プロセッサ１の演算部１
１に着目する。上述したように、部分参照画像１０１ａ
の不要な画素が読み出されている期間は、第２のアドレ
ス発生器２７はアドレス発生を停止しているが、物理的
には単位プロセッサローカルメモリコア１２ａは何らか
の値を出力していると考えられ、さらに算術論理演算器
１１ａはこの値を入力として演算を行い、その結果は続
く加算器１１ｂおよびレジスタ１１ｃによって累算され
てしまう。この演算は不要な演算であるので、実行を停
止しなければならない。そのために、レジスタ１１ｃと
して、書き込みのイネーブル／ディスイネーブルが制御
できる型のものを使用し、そして図１に示すように、タ
イミング信号発生器２８の出力信号を演算制御信号入力
端子１９を介してレジスタ１１ｃに供給し、イネーブル
／ディスイネーブル制御を行うものとする。即ち第２の
アドレス発生器２７がアドレス発生する期間は、レジス
タ１１ｃの書き込みもイネーブルとし、第２のアドレス
発生器２７がアドレス発生を停止する期間は、レジスタ
１１ｃの書き込みもディスイネーブルとする。

【００４１】以上により、第１の単位プロセッサ１にお
いては、図２（ａ）の注目ブロック１００と図２（ｂ）
の画素０を左上とするブロックとの相違度である式
（１）を計算することが可能となる。しかし第２の単位
プロセッサ２においては、部分参照画像１０１ａの画素
の内、演算に用いるべき画素が制御部ローカルメモリ２
５から読み出されるタイミングは、第１の単位プロセッ
サ１の場合に比べて１サイクル遅れている。さらに第３
の単位プロセッサ３，第４の単位プロセッサ４の順に、
この遅れが１サイクルずつ増える。

【００４２】そこで各単位プロセッサに第１の遅延器１
８を設けることにより、この遅れを吸収することとす
る。レジスタ１１ｃのイネーブル／ディスイネーブルの
制御信号に関しても、第２の遅延器２１を設けることと
する。これらの遅延器は、１サイクルの遅延量を持つよ
うに予め設定する。これにより、第２の単位プロセッサ
２，第３の単位プロセッサ３，第４の単位プロセッサ４
の各々においても、図２（ａ）の注目ブロック１００と
図２（ｂ）の画素１，画素２，画素３を左上とする各々
のブロックとの相違度を計算することが可能となる。

【００４３】図４には、第１のアドレス発生器２６，第
１の単位プロセッサ１，第２の単位プロセッサ２，第３
の単位プロセッサ３，第４の単位プロセッサ４を併せた
動作のタイムチャートを示す。

【００４４】以上は、図２（ｂ）の部分参照画像１０１
ａを対象とした式（１）の計算の説明である。即ち参照
画像１０１の中の、画素０，画素１，画素２，画素３を
左上とする４個のブロックを対象としたに過ぎない。前
述したように参照画像１０１内には６４個のブロックが
存在するので、残り６０個のブロックについても計算を
行う必要がある。

【００４５】注目ブロック１００は変わらず、部分参照
画像１０１ａのみが変わる。即ち、図２（ｂ）の画素
４，画素５，画素６，画素７を各々左上とする４個のブ
ロックを対象とした計算を、第１の単位プロセッサ１，
第２の単位プロセッサ２，第３の単位プロセッサ３，第
４の単位プロセッサ４に新たに割り当てることとなる。
即ち図６に示す部分参照画像１０２を、第１のアドレス
発生器２６のアドレス発生によって、制御部ローカルメ
モリ２５から読み出すことである。そのアドレス発生の
様子は、アドレスの初期値が４であることを除いて図２
（ｃ）と同様である。つまりアドレス発生に先だって、
アドレスの初期値を４に設定する命令語の実行が必要と
なる。その後の動作は、既に説明した図２（ｂ）の部分
参照画像１０１ａの場合と同様である。

【００４６】以降、第１のアドレス発生器２６のアドレ
ス初期値の設定を変えることにより、読み出すべき部分
参照画像の位置をずらして行くことで、参照画像１０１
全体を処理対象に用いることができる。これは部分参照
画像の大きさが横７画素×縦４画素で一定であり、その
左上の位置のみが、図７の円で囲んだ画素に逐次移って
行くからである。この図より部分参照画像は参照画像１
０１中に１６個存在し、各部分参照画像が、第１の単位
プロセッサ１，第２の単位プロセッサ２，第３の単位プ
ロセッサ３，第４の単位プロセッサ４に割り当てられて
処理される。従って各単位プロセッサは、合計で参照画
像１０１中の１６個のブロックを処理することとなる。

【００４７】以上述べた動作は、参照画像１０１全体に
わたる相違度（式（１）の値）の計算である。その他に
も、この計算の実行に先立っての種々の初期設定，前述
したように式（１）の最小値を見つける処理等が必要で
ある。

【００４８】先ず初期値設定では以下のような命令語が
実行される。第１のアドレス発生器２６，タイミング信
号発生器２８，第２のアドレス発生器２７の各動作を決
めるレジスタ設定のための命令語（第１のアドレス発生
器２６ならばアドレスの初期値設定，縦横のアドレス加
算値，縦横のカウント値）、算術論理演算値１１ａに差
分絶対値演算を実行するように設定する命令語（あるい
はこれは差分絶対値演算が必要となるサイクルの度に、
制御信号を供給するという方法も考えられる）、セレク
タ１１ｄ，セレクタ１２ｂを各々データ入力端子１３
側，レジスタ１１ｃ側を選択するように設定する命令語
（上述同様、必要となるサイクルの度に適宜制御信号を
供給する方法も可能である）、レジスタ１１ｃの内容を
０にする（クリアする）命令語である。

【００４９】注目ブロック１００に最も類似したブロッ
クを見つけるということは、参照画像１０１全体で６４
個ある相違度の中から最小値を見つけることである。こ
れを、各単位プロセッサが、自分が計算する１６個の相
違度の中から最小値を見つけ、最後にこれら４個の単位
プロセッサが見つけた最小値の中からさらに最小値を見
つけるという方法で行う。そのための各単位プロセッサ
ローカルメモリコア１２ａの同一のアドレスに、相違度
の最小値を記憶する変数領域を確保する必要がある。具
体的には初期設定として、表現し得る最も大きい値をそ
のアドレスに記憶する命令語を実行することである。

【００５０】最小値と共に、式（１）のｘ，ｙに相当す
る情報、即ち参照画像１０１中における各ブロックの位
置情報も記憶する必要があり、最小値と同様にそのため
の変数領域も確保する。部分参照画像の位置と各単位プ
ロセッサが扱うブロックの位置は１対１に対応するの
で、第１のアドレス発生器２６のアドレス初期値を各単
位プロセッサに供給し、これを位置情報として記憶する
という方法が可能である。

【００５１】また上記した、各単位プロセッサ毎での相
違度の最小値検出を行うために、各単位プロセッサは、
注目ブロック１００と部分参照画像中の自分に割り当て
られたブロックに対しての相違度の計算が完了する度
に、その時点での相違度の最小値と、たった今求められ
た最新の相違度との比較を行い、後者の方が小さければ
新たな最小値として記憶し、そうでなければ最小値はそ
のままとするという処理を行う。その際、セレクタ１１
ｄとセレクタ１２ｂの選択を共にレジスタ１１ｃ側に、
算術論理演算器１１ａの演算を減算にし、算術論理演算
器１１ａの右側の入力には単位プロセッサローカルメモ
リコア１２ａ内に記憶しているその時点での最小値を入
力し、左側の入力にはたった今求めた相違度を入力す
る。そして減算結果の正負によって、後者を最小値の記
憶領域に記憶する（最小値更新）か、何もしないかの処
理を選択する。

【００５２】記憶領域を指定するアドレスは、命令語中
にアドレスをそのまま記述するものとし、第２のアドレ
ス発生器２７を通して単位プロセッサローカルメモリコ
ア１２ａに供給される、あるいは第２のアドレス発生器
２７と別のアドレス信号線を設けて供給される等、いく
つかの方法が考えられる。このアドレス信号と同時に読
み出し／書き込みイネーブル信号も各単位プロセッサに
供給されるものとする。各単位プロセッサが、上記の減
算結果の正負によって、単位プロセッサローカルメモリ
コア１２ａへの書き込みイネーブル信号の供給を制御す
ることにより、最小値の更新／更新無しの選択を行うこ
とができる。

【００５３】各単位プロセッサが扱う参照画像１０１中
におけるブロックの位置情報に関しては、上記の相違度
の最小値の更新／更新無しの処理の後、その時点の部分
参照画像の読み出しに用いた第１のアドレス発生器２６
のアドレス初期値を制御部６から各単位プロセッサに供
給し、各単位プロセッサでは相違度の最小値と同様にし
て更新／更新無しの処理を行う方法が可能である。

【００５４】その後レジスタ１１ｃのクリア，セレクタ
１１ｄ及びセレクタ１２ｂの選択を各々元に戻すという
処理を行い、次の部分参照画像を対象とした相違度の計
算を行う。以降これを繰り返して、参照画像１０１全体
にわたって、各単位プロセッサが相違度の最小値を検出
して行く。

【００５５】以上の各単位プロセッサにおける最小値検
出及びブロックの位置情報の処理に必要となる制御信号
の供給方法としては、以下の２通りが考えられる。第１
は、第２のアドレス発生器２７のアドレスおよびタイミ
ング信号発生器２８の信号と同様に、第１の遅延器１
８，第２の遅延器２１と同一の遅延を各単位プロセッサ
毎に持たせて、第１の単位プロセッサ１が相違度の計算
を完了した時点で、制御部６が第１の単位プロセッサ１
のみに供給する方法である。第２の方法は、第４の単位
プロセッサ４が相違度の計算を完了した時点で、最小値
検出の処理に必要となる制御信号を、制御部６が４個の
単位プロセッサに同時に供給する方法である。

【００５６】以上の方法により、参照画像１０１の全体
にわたって各単位プロセッサが最小値およびブロックの
位置情報の検出が完了したら、各単位プロセッサが持つ
これらの情報を、各単位プロセッサの番号と共に第２の
データバス２４を介して制御部６に集め（図には示して
いないが、第４の単位プロセッサ４の第２のデータ出力
端子２３を制御部６にフィードバックするなどして）、
その中から相違度の最小値を見つけ、さらにこれに対応
するブロックの位置情報と単位プロセッサの番号を基
に、ｘとｙを求めることができる。

【００５７】パタンマッチングの他の例として以下の処
理がある。図８に示すように、参照画像内のブロックの
取り方として、実線の円が示すような縦横とも１画素お
きとなる画素を左上の画素とするブロックを取り、これ
らと注目ブロックとのパタンマッチングを先ず行う。そ
の結果、画素Ｘが最も類似していたとし、その周囲の８
個の画素（画素ａから画素ｈ）を左上の画素とするブロ
ックに関して再びパタンマッチングを行うという２段階
の方法がある。これらは演算量を削減するための手法で
ある。

【００５８】この手法を、第２および第５の発明によ
る、各単位プロセッサの遅延器の遅延量を独立して設定
できるという特徴によって、以下のように処理すること
ができる。この場合８個の単位プロセッサを備えるもの
とし、画素ａから画素ｈを左上とする各ブロックを、第
１の単位プロセッサから第８の単位プロセッサで処理す
るものとする。

【００５９】１段階目においては、参照画像内の各ブロ
ックを各単位プロセッサが正しく取り込むためには、第
１の遅延器１８および第２の遅延器２１の遅延量を２サ
イクル分とする必要がある。２段階目では、図８の８個
の画素を取り込むためには、画素ａ，画素ｂ，画素ｃ間
の遅延、即ち第１の単位プロセッサ，第２の単位プロセ
ッサの遅延は１サイクル分とし、画素ｃ，画素ｄ間の遅
延，即ち第３の単位プロセッサの遅延は９サイクル分と
し（参照画像が図２（ｂ）のように記憶されている場
合、画素ｃから画素ｄへは、下に１画素で１１サイク
ル，左に２画素で−２サイクルであるから）、画素ｄ，
画素ｅ間の遅延，即ち第４の単位プロセッサの遅延は２
サイクル分とし、画素ｃ，画素ｆ間の遅延は再び９サイ
クルとし、画素ｆ，画素ｇ，画素ｈ間の遅延は再び１サ
イクルの遅延とする。

【００６０】以上の遅延量の設定によって画素ａから画
素ｈに対して相違度を計算し、１段階目の画素Ｘの相違
度と付随する情報を保持しておくものとして、合計９個
の相違度から最小値を見い出すことにより、最終的な最
終値とそのブロックの位置を求めることができる。

【００６１】また図１に示す実施例では、演算部１１に
は算術論理演算部１１ａ，加算器１１ｄ，レジスタ１１
ｃのみを搭載しているが、乗算器を搭載して、乗算結果
を加算器１１ｂおよびレジスタ１１ｃによって累算する
ことにより、積和演算器を構成すれば、フィルタ処理も
可能となる。

【００６２】

【発明の効果】以上説明したように、本発明によるＳＩ
ＭＤプロセッサは、画像処理では、実施例で説明したパ
タンマッチングのように、メモリ中の画素データに対し
て矩形状にアクセスすることが多く行われる。このよう
なアクセスを可能にするアドレス発生器は、カウンタ，
レジスタ，加算器等を備える必要があり、ハードウェア
量が大きくなる。本発明によれば、このようなアドレス
発生器を単位プロセッサには搭載せず、制御部のみに搭
載することで、画像処理に必要な画素データへのアクセ
スが可能となる。しかもどのようなアドレス発生のパタ
ン（矩形の大きさや位置等）を設定するかは、第１の単
位プロセッサのみについて考慮すれば良い。それ以降の
単位プロセッサは第１の単位プロセッサと同様の動作が
単に遅延を持って実行されるということのみ考慮すれば
良いので、アプリケーションプログラムの開発も容易で
ある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】実施例のパタンマッチングに必要なアドレス発
生を説明するための図である。

【図３】第１のアドレス発生器２６の動作のフローチャ
ートを示す図である。

【図４】本発明のＳＩＭＤプロセッサの実施例における
動作のタイムチャートを示す図である。

【図５】タイミング信号発生器２８の動作のフローチャ
ートを示す図である。

【図６】実施例のパタンマッチングに必要なアドレス発
生を説明するための図である。

【図７】実施例のパタンマッチングに必要なアドレス発
生を説明するための図である。

【図８】実施例のパタンマッチングの他の手法における
単位プロセッサ内の遅延量設定を説明するための図であ
る。

【符号の説明】

１，２，３，４単位プロセッサ５単位プロセッサ群６制御部１１演算部１１ａ算術論理演算器１１ｂ加算器１１ｃレジスタ１２単位プロセッサローカルメモリ部１２ａ単位プロセッサローカルメモリコア１３データ入力端子１４データ出力端子１５データバス１６アドレス入力端子１７アドレス出力端子１８第１の遅延器１９演算制御信号入力端子２０演算制御信号出力端子２１第２の遅延器２２第２のデータ入力端子２３第２のデータ出力端子２４第２のデータバス２５制御部ローカルメモリ２６第１のアドレス発生器２７第２のアドレス発生器２８タイミング信号発生器

Claims

【特許請求の範囲】

【請求項１】Ｎ個（Ｎは自然数）の単位プロセッサから
なる単位プロセッサ群と、制御部とを備えるＳＩＭＤプ
ロセッサにおいて、前記制御部が、アドレス発生器と、制御部ローカルメモ
リとを備え、前記単位プロセッサ群の各単位プロセッサが、単位プロ
セッサローカルメモリ部と、演算部と、アドレス入力端
子と、アドレス出力端子と、遅延部と、データ入力端子
と、データ出力端子と、データバスとを備え、前記遅延器が、前記アドレス入力端子に入力される信号
を予め定められた期間だけ遅延させて前記アドレス出力
端子に出力し、前記アドレス入力端子に入力される信号
が前記単位プロセッサローカルメモリ部にアドレスとし
て供給され、前記データ入力端子と前記データ出力端子
が前記データバスにより接続され、前記データバスが前
記単位プロセッサローカルメモリ部にデータを供給し、
前記データバスと前記単位プロセッサローカルメモリ部
とが前記演算部にデータを供給し、前記アドレス発生器
が前記単位プロセッサ群の第１の単位プロセッサの前記
アドレス入力端子にアドレスを供給し、前記単位プロセ
ッサ群の第ｉの単位プロセッサ（ｉは１からＮ−１まで
の自然数）の前記アドレス出力端子が前記単位プロセッ
サ群の第（ｉ＋１）の単位プロセッサの前記アドレス入
力端子に接続され、前記第ｉの単位プロセッサの前記デ
ータ出力端子が前記第（ｉ＋１）の単位プロセッサの前
記データ入力端子に接続されることを特徴とするＳＩＭ
Ｄプロセッサ。
【請求項２】前記単位プロセッサ群の各単位プロセッサ
の前記遅延器の遅延期間が、単位プロセッサ毎に独立に
定められることを特徴とする請求項１記載のＳＩＭＤプ
ロセッサ。
【請求項３】前記制御部が、タイミング信号発生器を備
え、前記タイミング信号発生器の出力信号が、第１の状
態と第２の状態を各々予め定められた任意の期間ずつ交
互に取り、前記タイミング信号発生器の出力信号が前記
アドレス発生器に供給され、前記タイミング信号発生器
の出力信号が前記第２の状態においては、前記アドレス
発生器がアドレス発生を停止することを特徴とする請求
項１記載のＳＩＭＤプロセッサ。
【請求項４】前記単位プロセッサ群の各単位プロセッサ
が、演算制御信号入力端子と、演算制御信号出力端子
と、第２の遅延器とを備え、前記第２の遅延器が、前記
演算制御信号入力端子に入力される信号を予め定められ
た期間だけ遅延させて前記演算制御信号出力端子に出力
し、前記演算制御信号入力端子に入力される信号が前記
演算部に供給され、前記演算制御信号入力端子に入力さ
れる信号が前記第２の状態においては、前記演算部が演
算を停止し、前記タイミング信号発生器が前記単位プロ
セッサ群の第１の単位プロセッサの前記演算制御信号出
力端子に信号を供給し、前記第ｉの単位プロセッサの前
記演算制御信号出力端子が前記第（ｉ＋１）の単位プロ
セッサの前記演算制御信号入力端子に接続されることを
特徴とする請求項３記載のＳＩＭＤプロセッサ。
【請求項５】前記単位プロセッサ群の各単位プロセッサ
の前記第２の遅延器の遅延期間が、単位プロセッサ毎に
独立に定められることを特徴とする請求項４記載のＳＩ
ＭＤプロセッサ。
【請求項６】前記単位プロセッサ群の各単位プロセッサ
において、前記演算部の出力が前記単位プロセッサロー
カルメモリ部に供給されることを特徴とする請求項１記
載のＳＩＭＤプロセッサ。
【請求項７】前記単位プロセッサ群の各単位プロセッサ
が、第２のデータ入力端子と、第２のデータ出力端子
と、第２のデータバスとを備え、前記第２のデータ入力
端子と前記第２のデータ出力端子とが前記第２のデータ
バスにより接続され、前記演算部が前記第２のデータバ
スにデータを供給し、前記ｉの単位プロセッサの前記第
２のデータ出力端子が前記第（ｉ＋１）の単位プロセッ
サの前記第２のデータ入力端子に接続されることを特徴
とする請求項１記載のＳＩＭＤプロセッサ。
【請求項８】前記制御部が第２のアドレス発生器を備
え、前記第２のアドレス発生器が前記制御部ローカルメ
モリにアドレスを供給することを特徴とする請求項１記
載のＳＩＭＤプロセッサ。
【請求項９】前記単位プロセッサ群の各単位プロセッサ
において、前記データ入力端子と、前記データバスと、
前記データ出力端子と、前記アドレス入力端子と、前記
遅延器と、前記アドレス出力端子とが多重化されている
ことを特徴とする請求項１記載のＳＩＭＤプロセッサ。
【請求項１０】前記単位プロセッサ群の各単位プロセッ
サにおいて、前記演算制御信号入力端子と、前記第２の
遅延器と、前記演算制御信号出力端子とが多重化されて
いることを特徴とする請求項４記載のＳＩＭＤプロセッ
サ。