JPH0863515A - 集積回路のレイアウト設計方法 - Google Patents
集積回路のレイアウト設計方法Info
- Publication number
- JPH0863515A JPH0863515A JP6222640A JP22264094A JPH0863515A JP H0863515 A JPH0863515 A JP H0863515A JP 6222640 A JP6222640 A JP 6222640A JP 22264094 A JP22264094 A JP 22264094A JP H0863515 A JPH0863515 A JP H0863515A
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- Japan
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Abstract
(57)【要約】
【目的】 スタンダードセル方式ＬＳＩの階層レイアウ
トを行うためのＣＡＤ装置による自動配置配線処理方法
において、無駄領域を消減する。 【構成】 従来法による自動レイアウトを実行後無駄領
域幅を計算し、その結果からスタンダードセルブロック
内のフィードスルーセル挿入数を制御して再レイアウト
することでスタンダードセルブロックサイズの微調整を
行う。 【効果】 チップ面積の縮小化を図ることができる。
トを行うためのＣＡＤ装置による自動配置配線処理方法
において、無駄領域を消減する。 【構成】 従来法による自動レイアウトを実行後無駄領
域幅を計算し、その結果からスタンダードセルブロック
内のフィードスルーセル挿入数を制御して再レイアウト
することでスタンダードセルブロックサイズの微調整を
行う。 【効果】 チップ面積の縮小化を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路のレイアウト
設計方法に関し、特にスタンダードセル方式ＬＳＩの階
層レイアウトにおいてチップ全体の面積を小さくするこ
とを目的とし、スタンダードセルブロック（以下単にブ
ロックとも称する。）内の自動配置配線処理の中で、ブ
ロックの縦と横のサイズに対して細かな制御を行うため
の設計方法に関するものである。
設計方法に関し、特にスタンダードセル方式ＬＳＩの階
層レイアウトにおいてチップ全体の面積を小さくするこ
とを目的とし、スタンダードセルブロック（以下単にブ
ロックとも称する。）内の自動配置配線処理の中で、ブ
ロックの縦と横のサイズに対して細かな制御を行うため
の設計方法に関するものである。
【０００２】
【従来の技術】スタンダードセル方式ＬＳＩの大規模な
レイアウト設計では、データを部分回路（ブロック）に
分割し、階層的なデータ構造に置き換え、各階層毎にレ
イアウトを行う階層レイアウト設計が主流となってい
る。階層レイアウト設計の処理手順は、階層構造を持っ
たレイアウトデータを生成後、各ブロックの面積推定と
ブロックの概略配置およびブロック内のスタンダードセ
ルの段数の決定を上位階層で行い、つづいてブロック内
においてスタンダードセルの自動配置配線処理を下位階
層において行い、その後さらに上位階層でブロックの配
線を行う。しかしレイアウト後の各ブロックの形状は、
最初の見積りとは異なるため、チップ全体の領域内には
無駄な領域が散在していることが多い。そこでさらにチ
ップ全体の面積を小さくするべく各ブロックの縦横比を
うまく設定することが必要となる。スタンダードセルブ
ロックはセル列の段数を変えることにより縦横比を制御
することができるため、セル列段数の最適化処理すなわ
ち、セル列段数を変えて再度ブロック内をレイアウト
し、これを繰り返すことにより無駄な領域を少なくし、
チップ面積を小さくすることができる。
レイアウト設計では、データを部分回路（ブロック）に
分割し、階層的なデータ構造に置き換え、各階層毎にレ
イアウトを行う階層レイアウト設計が主流となってい
る。階層レイアウト設計の処理手順は、階層構造を持っ
たレイアウトデータを生成後、各ブロックの面積推定と
ブロックの概略配置およびブロック内のスタンダードセ
ルの段数の決定を上位階層で行い、つづいてブロック内
においてスタンダードセルの自動配置配線処理を下位階
層において行い、その後さらに上位階層でブロックの配
線を行う。しかしレイアウト後の各ブロックの形状は、
最初の見積りとは異なるため、チップ全体の領域内には
無駄な領域が散在していることが多い。そこでさらにチ
ップ全体の面積を小さくするべく各ブロックの縦横比を
うまく設定することが必要となる。スタンダードセルブ
ロックはセル列の段数を変えることにより縦横比を制御
することができるため、セル列段数の最適化処理すなわ
ち、セル列段数を変えて再度ブロック内をレイアウト
し、これを繰り返すことにより無駄な領域を少なくし、
チップ面積を小さくすることができる。
【０００３】
【発明が解決しようとする課題】従来の方法では、ブロ
ックの形状を変更するのにブロック内のセル列段数を変
えて再レイアウトすることによりブロックの縦横比を制
御していた。しかしセル列の段数を変えるだけでは大雑
把な制御しかできない。
ックの形状を変更するのにブロック内のセル列段数を変
えて再レイアウトすることによりブロックの縦横比を制
御していた。しかしセル列の段数を変えるだけでは大雑
把な制御しかできない。
【０００４】本発明は、従来の方法によるセル列段数最
適化処理よりも、ブロックの縦横比の細かな制御を行う
ことができ、それによりチップ全体の面積をさらに小さ
くすることができる集積回路のレイアウト設計方法を提
供することを目的とする。
適化処理よりも、ブロックの縦横比の細かな制御を行う
ことができ、それによりチップ全体の面積をさらに小さ
くすることができる集積回路のレイアウト設計方法を提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上述した目的
を達成するためにスタンダードセルブロックの縦と横の
大きさを制御するための方法であり、従来方法で設計し
た階層レイアウトデータに対して施される。これは従来
方法で得られたセル列段数最適化後のレイアウトデータ
の上位階層の結果から、各ブロックに対して縦方向およ
び横方向に無駄領域が存在するかどうか調べ、無駄領域
が存在する場合はその領域幅を計算する過程と、縦方向
及び横方向のうち一方に無駄領域がなく、もう一方に無
駄領域が存在するスタンダードセルブロックを選ぶ過程
と、その無駄領域幅の値から、スタンダードセルブロッ
クの自動配置処理の中で、フィードスルーセルの挿入処
理および目的関数の制御を行うことによりそのブロック
のレイアウト処理を再実行する過程とを有し、これらの
過程を全体のチップ面積の改善がなくなるまで繰り返す
ことを特徴とするものである。
を達成するためにスタンダードセルブロックの縦と横の
大きさを制御するための方法であり、従来方法で設計し
た階層レイアウトデータに対して施される。これは従来
方法で得られたセル列段数最適化後のレイアウトデータ
の上位階層の結果から、各ブロックに対して縦方向およ
び横方向に無駄領域が存在するかどうか調べ、無駄領域
が存在する場合はその領域幅を計算する過程と、縦方向
及び横方向のうち一方に無駄領域がなく、もう一方に無
駄領域が存在するスタンダードセルブロックを選ぶ過程
と、その無駄領域幅の値から、スタンダードセルブロッ
クの自動配置処理の中で、フィードスルーセルの挿入処
理および目的関数の制御を行うことによりそのブロック
のレイアウト処理を再実行する過程とを有し、これらの
過程を全体のチップ面積の改善がなくなるまで繰り返す
ことを特徴とするものである。
【０００６】
【作用】スタンダードセルの配線は縦方向と横方向の配
線要素からなるが、縦方向の配線を多く使用すると横方
向の配線が少なくなり、縦方向の配線を少なくすると横
方向の配線が多くなる性質がある。つまり縦方向の配線
が多いとセルの間に配線を通過させるためのフィードス
ルーセルが多く必要となり、結果として図４（ｂ）に示
すように横方向のブロックサイズが大きくなる。また横
方向の配線が多いと図４（ａ）に示すようにチャネル
（配線領域）幅が大きくなり縦方向のブロックサイズが
大きくなる。このため通常はブロック面積が最小になる
ように縦横の線分をバランスさせて配置配線が行われる
ように最適なフィードスルーセルが挿入され、効率の良
い配線結果を求める。しかしブロックの面積を最小にし
てもチップ全体の面積が最小になるとは限らない。本発
明では、チップ全体の無駄領域を考慮し、縦方向の配線
を意識的に増減させることによりブロックのサイズを制
御して、チップ面積の最適化を容易にする。
線要素からなるが、縦方向の配線を多く使用すると横方
向の配線が少なくなり、縦方向の配線を少なくすると横
方向の配線が多くなる性質がある。つまり縦方向の配線
が多いとセルの間に配線を通過させるためのフィードス
ルーセルが多く必要となり、結果として図４（ｂ）に示
すように横方向のブロックサイズが大きくなる。また横
方向の配線が多いと図４（ａ）に示すようにチャネル
（配線領域）幅が大きくなり縦方向のブロックサイズが
大きくなる。このため通常はブロック面積が最小になる
ように縦横の線分をバランスさせて配置配線が行われる
ように最適なフィードスルーセルが挿入され、効率の良
い配線結果を求める。しかしブロックの面積を最小にし
てもチップ全体の面積が最小になるとは限らない。本発
明では、チップ全体の無駄領域を考慮し、縦方向の配線
を意識的に増減させることによりブロックのサイズを制
御して、チップ面積の最適化を容易にする。
【０００７】
【実施例】本発明は、電子計算機を利用した設計支援装
置の一部の機能として実現され、図１に示す処理手順で
実行される。まずｓｔｅｐ１で従来の方法で得られたセ
ル列段数最適化後のレイアウトデータを取り込み、ｓｔ
ｅｐ２で各チャネル（配線領域）１１内の幹線データか
ら必要チャネル幅を計算し、これらの値とブロックサイ
ズから水平方向と垂直方向の２つの制約グラフを作成
し、クリティカルパス（最長経路）とその長さを求め
る。ここでグラフノードはブロックを表し、グラフエッ
ヂブロックの隣接関係を表している。グラフエッヂの長
さは、ブロックサイズとチャネル幅から計算された２つ
のブロック中心間の最低必要距離である。クリティカル
パスの長さは、このレイアウトデータのサイズに相当す
る。そして各ノードに対して、そのノードを通るパス長
とクリティカルパス長との差をそのノードに対応するブ
ロックのその方向に対する無駄領域１３幅とし、すべて
のブロックに対して水平と垂直の両方向の無駄領域幅を
求める。
置の一部の機能として実現され、図１に示す処理手順で
実行される。まずｓｔｅｐ１で従来の方法で得られたセ
ル列段数最適化後のレイアウトデータを取り込み、ｓｔ
ｅｐ２で各チャネル（配線領域）１１内の幹線データか
ら必要チャネル幅を計算し、これらの値とブロックサイ
ズから水平方向と垂直方向の２つの制約グラフを作成
し、クリティカルパス（最長経路）とその長さを求め
る。ここでグラフノードはブロックを表し、グラフエッ
ヂブロックの隣接関係を表している。グラフエッヂの長
さは、ブロックサイズとチャネル幅から計算された２つ
のブロック中心間の最低必要距離である。クリティカル
パスの長さは、このレイアウトデータのサイズに相当す
る。そして各ノードに対して、そのノードを通るパス長
とクリティカルパス長との差をそのノードに対応するブ
ロックのその方向に対する無駄領域１３幅とし、すべて
のブロックに対して水平と垂直の両方向の無駄領域幅を
求める。
【０００８】例えば図２の例においては、図３が各方向
の制約グラフであり、実線がクリティカルパスである。
ここで垂直方向の制約グラフのクリティカルパス（bott
om）−（Ｃ）−（Ａ）−（top ）の長さと（Ｂ）を通る
パス（bottom）−（Ｃ）−（Ｂ）−（top ）の長さの差
はｗｖ１であり、水平方向の制約グラフのクリティカル
パス（left）−（Ｃ）−（right ）とパス（left）−
（Ａ）−（Ｂ）−（right ）のパス長の差はｗｈ１であ
る。ブロックＡは、垂直方向はクリティカルパス上にあ
るため無駄領域幅は０となり、水平方向の無駄領域幅は
ｗｈ1 となる。ブロックＢは垂直方向がｗｖ1 、水平方
向がｗｈ1 であり、ブロックＣは両方とも０である。
の制約グラフであり、実線がクリティカルパスである。
ここで垂直方向の制約グラフのクリティカルパス（bott
om）−（Ｃ）−（Ａ）−（top ）の長さと（Ｂ）を通る
パス（bottom）−（Ｃ）−（Ｂ）−（top ）の長さの差
はｗｖ１であり、水平方向の制約グラフのクリティカル
パス（left）−（Ｃ）−（right ）とパス（left）−
（Ａ）−（Ｂ）−（right ）のパス長の差はｗｈ１であ
る。ブロックＡは、垂直方向はクリティカルパス上にあ
るため無駄領域幅は０となり、水平方向の無駄領域幅は
ｗｈ1 となる。ブロックＢは垂直方向がｗｖ1 、水平方
向がｗｈ1 であり、ブロックＣは両方とも０である。
【０００９】次にｓｔｅｐ３において一方がクリティカ
ルパス上にあり、もう一方に無駄領域１３が存在するス
タンダードセルブロックを選ぶ。なければ処理終了とな
り、存在すればｓｔｅｐ４においてブロックを１つ選
ぶ。（図２）の例では、ブロックＡだけが選ばれる。
ルパス上にあり、もう一方に無駄領域１３が存在するス
タンダードセルブロックを選ぶ。なければ処理終了とな
り、存在すればｓｔｅｐ４においてブロックを１つ選
ぶ。（図２）の例では、ブロックＡだけが選ばれる。
【００１０】候補となるブロックが選ばれた後、その下
位の階層であるスタンダードセル１５のレイアウトを再
実行する。この時、無駄領域が水平方向にある場合と垂
直方向にある場合の２通りが考えられる。まず水平方向
に無駄領域がある場合は、垂直方向の配線の多いレイア
ウトを行う。すなわち自動配置処理の時に、目的関数中
の水平方向の配線の重みを大きくすることにより、フィ
ードスルーセル１７を多く挿入し、配線時には、これら
をなるべく利用する。ただしフィードスルーセル１７の
挿入によるセル列長の増加は無駄領域幅を越えないよう
に制限しておく。これにより、図４（ｂ）のように横方
向の線分が少なくなり、チャネル幅が少なくなる。全体
としては、図５（ｂ）のように横方向におけるブロック
サイズが小さくなり、チップサイズも小さくなる。しか
し元のレイアウトが既に十分なフィードスルーセルを使
用していた場合、この方法だけでは十分な効果が得られ
ない。そのためセル列段数を１段減らし、垂直方向の重
みを大きくすることによりフィードスルーセルを少なく
したレイアウトも行う。そして結果の良い方を採用す
る。
位の階層であるスタンダードセル１５のレイアウトを再
実行する。この時、無駄領域が水平方向にある場合と垂
直方向にある場合の２通りが考えられる。まず水平方向
に無駄領域がある場合は、垂直方向の配線の多いレイア
ウトを行う。すなわち自動配置処理の時に、目的関数中
の水平方向の配線の重みを大きくすることにより、フィ
ードスルーセル１７を多く挿入し、配線時には、これら
をなるべく利用する。ただしフィードスルーセル１７の
挿入によるセル列長の増加は無駄領域幅を越えないよう
に制限しておく。これにより、図４（ｂ）のように横方
向の線分が少なくなり、チャネル幅が少なくなる。全体
としては、図５（ｂ）のように横方向におけるブロック
サイズが小さくなり、チップサイズも小さくなる。しか
し元のレイアウトが既に十分なフィードスルーセルを使
用していた場合、この方法だけでは十分な効果が得られ
ない。そのためセル列段数を１段減らし、垂直方向の重
みを大きくすることによりフィードスルーセルを少なく
したレイアウトも行う。そして結果の良い方を採用す
る。
【００１１】次に垂直方向に無駄領域がある場合には、
同様の考えから、セル列の段数はそのままで、フィード
スルーセルの少ないレイアウト（図４（ａ）、図５
（ａ））と、セル列の段数を１段増やし、フィードスル
ーセルの多いレイアウトを行い結果の良い方を採用す
る。これらの処理を繰り返し行うことにより、ブロック
サイズの調整を従来の方法よりも細かく制御することが
でき、結果としてチップ面積がさらに小さくできる。
同様の考えから、セル列の段数はそのままで、フィード
スルーセルの少ないレイアウト（図４（ａ）、図５
（ａ））と、セル列の段数を１段増やし、フィードスル
ーセルの多いレイアウトを行い結果の良い方を採用す
る。これらの処理を繰り返し行うことにより、ブロック
サイズの調整を従来の方法よりも細かく制御することが
でき、結果としてチップ面積がさらに小さくできる。
【００１２】
【発明の効果】本発明により、スタンダードセルブロッ
ク内の縦方向配線の量を制御することでそれらが影響を
及ぼすブロックの縦横のサイズを細かく制御することに
より、ブロックの面積よりもチップ全体の面積を優先し
てチップ面積の最適化を計ることが容易になる。
ク内の縦方向配線の量を制御することでそれらが影響を
及ぼすブロックの縦横のサイズを細かく制御することに
より、ブロックの面積よりもチップ全体の面積を優先し
てチップ面積の最適化を計ることが容易になる。
【図１】本発明の実施例を説明するフローチャートであ
る。
る。
【図２】本発明の実施例を説明するためのスタンダード
セルブロック方式ＬＳＩの上位階層のレイアウト図であ
る。
セルブロック方式ＬＳＩの上位階層のレイアウト図であ
る。
【図３】本発明の実施例を説明する制約グラフである。
【図４】本発明の実施例のＡブロックの配線を説明する
説明図である。
説明図である。
【図５】本発明の実施例を説明するためのスタンダード
セルブロック方式ＬＳＩの一ブロックのレイアウト図で
ある。
セルブロック方式ＬＳＩの一ブロックのレイアウト図で
ある。
１１ 配線領域 １３ 無駄領域 １５ スタンダードセル １７ フィードスルー
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｗ
Claims (1)
- 【請求項１】 スタンダードセル方式ＬＳＩの階層レイ
アウト設計におけるスタンダードセルブロック内の自動
配置配線処理において、再レイアウト時のスタンダード
セルブロックの大きさを制御するための方法において、 スタンダードセルブロックが配置されている上位階層の
レイアウト結果から、各スタンダードセルブロックに対
して縦方向および横方向に無駄領域が存在するかどうか
調べ、その方向に無駄領域が存在する場合はその領域幅
を計算する過程と、 縦方向及び横方向のうち一方に無駄領域がなく、もう一
方に無駄領域が存在するスタンダードセルブロックを選
ぶ過程と、 その無駄領域幅の値から、スタンダードセルブロックの
自動配置配線処理における、フィードスルーセルの挿入
処理および目的関数の制御を行うことによりそのスタン
ダードセルブロックのレイアウト処理を再実行する過程
とを有し、 これらの過程を全体のチップ面積の改善の余地がなくな
るまで繰り返し行うことを特徴とする集積回路のレイア
ウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222640A JPH0863515A (ja) | 1994-08-24 | 1994-08-24 | 集積回路のレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222640A JPH0863515A (ja) | 1994-08-24 | 1994-08-24 | 集積回路のレイアウト設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863515A true JPH0863515A (ja) | 1996-03-08 |
Family
ID=16785629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6222640A Withdrawn JPH0863515A (ja) | 1994-08-24 | 1994-08-24 | 集積回路のレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863515A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495693A (en) * | 1994-12-19 | 1996-03-05 | General Motors Corporation | Vehicle door assembly |
| US7456660B2 (en) | 2003-10-31 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
-
1994
- 1994-08-24 JP JP6222640A patent/JPH0863515A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495693A (en) * | 1994-12-19 | 1996-03-05 | General Motors Corporation | Vehicle door assembly |
| US7456660B2 (en) | 2003-10-31 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US7791373B2 (en) | 2003-10-31 | 2010-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US8143919B2 (en) | 2003-10-31 | 2012-03-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a display device |
| US8704551B2 (en) | 2003-10-31 | 2014-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a display device |
| US9166600B2 (en) | 2003-10-31 | 2015-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |