JPH0863585A

JPH0863585A - 並列プロセッサ

Info

Publication number: JPH0863585A
Application number: JP19662094A
Authority: JP
Inventors: Masuyoshi Kurokawa; 益義黒川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-08-22
Filing date: 1994-08-22
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】並列演算処理により処理能力を向上させつ
つ、可能な限り構成を簡略化して回路規模の増大を抑え
た並列プロセッサを提供する。【構成】映像編集装置１は、単位演算処理回路１０_i
をｎ個（１≦ｉ≦ｎ）直列に接続した、いわゆるＳＩＭ
Ｄ方式の並列プロセッサである。並列プロセッサ１は、
例えば水平期間Ｈ_kにおいて入力データ端子からシリア
ルに入力された１水平期間分の映像信号の画素値Ｄ_iを
パラレルに変換し、水平期間Ｈ_kに続く水平ブランキン
グ期間Ｂ_kにおいて各第１の演算処理回路１４_iに供給
し、さらに続く水平期間Ｈ_k+1において、画素値Ｄ_iに
ついて演算処理回路１４_iが所定の処理を施してメモリ
回路１６０_iに記憶させ、続く水平期間Ｈ_k+2におい
て、さらに所定の演算処理を施して演算処理結果Ｑ_iを
生成し、その演算処理結果Ｑ _iを続く水平ブランキング
期間Ｂ_k+2において出力シフトレジスタ１８に供給し、
続く水平期間Ｈ_k+3において順次シリアルに出力データ
端子から出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号等の演算処理
に用いられる並列プロセッサに関する。

【０００２】

【従来の技術】一般に、並列プロセッサを用いたディジ
タルシグナルプロセッサ（ＤＳＰ）は、映像信号等に対
して演算処理を行う演算処理部分と映像信号の各画素の
数値（画素値）および演算処理結果等のデータを記憶す
るメモリ部分とは別個の素子により実現され、これらの
素子の間をデータバス等で接続して構成される。このよ
うな構成のＤＳＰにおいては、演算処理部分の処理速度
に応じた速度でメモリ部分から演算処理部分にデータを
読み出し、あるいは、演算処理部分からメモリ部分に演
算処理の結果得られたデータを書き込む必要がある。

【０００３】しかしながら、メモリ部分から演算処理部
分へのデータの読み出しの速度は、データバスのビット
幅、および、メモリ部分に用いられる素子のデータ入出
力の動作速度、つまり演算処理部分とメモリ部分との間
の通信速度により制限される。すなわち、演算処理部分
とメモリ部分との間の通信速度によりＤＳＰ自体の処理
速度が制限されてしまう。従って、演算処理部分とメモ
リ部分とを別個の素子を用いたＤＳＰの設計において
は、これらの素子を接続するデータバスによる動作速度
上の制限を取り除くことができるようにデータバスを取
り扱うことが重要であり、また、高速、高性能なＤＳＰ
を設計する上で最も難しい問題であった。

【０００４】演算処理部分とメモリ部分とを別個の素子
で実現したＤＳＰにおける演算処理部分とメモリ部分と
の間の通信速度の問題を解決するために、映像信号処理
の分野では、リニアアレイプロセッサと呼ばれる並列プ
ロセッサが用いられるようになってきている。リニアア
レイプロセッサは、演算処理部分とメモリ部分との間の
通信速度により生じる問題を解決するために考え出され
たものであり、演算処理の対象となる信号に含まれる各
データ、すなわち１水平期間（ライン）分の映像信号に
含まれる各画素値に対応させて演算処理回路、および、
メモリ回路を同一素子上に構成し、１水平期間分の映像
信号の画素値をメモリ回路に取り込んでから各画素値に
対応する演算処理回路により各画素についてプログラマ
ブルに同一の演算処理を行う。リニアアレイプロセッサ
における演算処理は、ＳＩＭＤ（Single Instruction M
ultiple Data）処理方式とも呼ばれる。リニアアレイプ
ロセッサによれば、演算処理部分とメモリ部分との間の
通信速度に起因する問題を取り除くことができるので、
高速かつ高性能なＤＳＰを構成することができる。

【０００５】リニアアレイプロセッサとしては、従来か
ら文献「Chiders J. et al, "SVP:Serial Video Proces
sor", IEEE 1990 CICC, p17.3.1 」に記載されたものが
知られている。以下、図４を参照して上記文献に記載さ
れた従来の並列プロセッサの演算処理回路（プロセッサ
エレメント８）の構成を説明する。図４は、上記文献に
記載された従来の並列プロセッサに用いられているプロ
セッサエレメント（ＰＥ）８の構成を示す図である。な
お、図４に示したプロセッサエレメント８は、上記文献
に図４（figure 4-1: 〜figure 4-11:）として記載され
ているものであり、図示の都合上ＲＦ０／ＤＩＲ回路９
４、および、ＲＦ１／ＤＯＲ回路９６の部分を簡略化し
て示してある。プロセッサエレメント８は、入力信号選
択回路８０、レジスタＡ８２、レジスタＭ８４、レジス
タＢ８６、レジスタＣ９０、Ｌ／Ｒ制御回路９２、ＲＦ
Ｏ／ＤＩＲ回路９４、ＲＦＩ／ＤＯＲ回路９６、およ
び、算術演算回路９８から構成されている。

【０００６】入力信号選択回路８０は、２つの２入力１
出力のマルチプレクサ８００，８０２から構成される。
レジスタＡ８２、レジスタＭ８４、レジスタＢ８６は、
それぞれ８入力１出力のマルチプレクサ８２０，８４
０，８６０、および、Ｄフリップフロップ８２２，８４
２，８６２から構成される。レジスタＣ９０は、２つの
２入力１出力のマルチプレクサ９００，９０２、８入力
１出力のマルチプレクサ９０４、および、Ｄフリップフ
ロップ９０６から構成される。

【０００７】Ｌ／Ｒ制御回路９２は、４入力１出力のマ
ルチプレクサ９２０、および、プロセッサエレメント８
を用いた並列プロセッサにおいて、各プロセッサエレメ
ント８に共通して用いられる１０２４入力１出力のＮＯ
Ｒ回路９２２から構成される。算術演算回路９８は、Ｏ
Ｒ回路９８０、ＡＮＤ回路９８２、および、全加算回路
として動作するＡＬＵ９８４から構成される。上記文献
に記載された並列プロセッサは、それぞれプロセッサエ
レメント８、および、メモリ回路から構成される単位プ
ロセッサが多数直列に接続されて構成されており、さら
に、各単位プロセッサに対応する画素値を直列（シリア
ル）形式の映像信号から分離して供給する入力用シフト
レジスタ回路、および、各単位プロセッサの演算結果を
シリアルな信号に変換して出力する出力用シフトレジス
タを有している。

【０００８】

【発明が解決しようとする課題】上述した従来の並列プ
ロセッサにおいては、１水平期間分の画素値の処理に費
やすことができる処理時間が画像信号の水平期間に制限
されてしまい、可能な演算処理量が限られてしまうとい
う問題がある。従って、多くの演算処理を１水平期間分
の画素値に対して行うには、並列プロセッサの演算処理
性能を向上させる必要がある。演算処理性能の向上のた
めには、プロセッサエレメント自体の高速化、または、
複数の各プロセッサエレメントが複数のＡＬＵ（算術演
算回路）を用いて並列演算処理を行うといった解決策が
ある。

【０００９】本発明の並列プロセッサは、上述した従来
技術の問題に鑑みてなされたものであり、演算処理能力
の向上のために上述の２つの解決策の内の後者を採用し
た並列プロセッサ、すなわち、各プロセッサエレメント
に複数のＡＬＵを設け、これらのＡＬＵに並列演算処理
を行わせることにより処理能力を向上させた並列プロセ
ッサを提供することを第１の目的とする。また、並列演
算処理により処理能力を向上させつつ、可能な限り構成
を簡略化して回路規模の増大を抑えた並列プロセッサを
提供することを第２の目的とする。

【００１０】

【課題を解決するための手段】上述の目的を達成するた
めに本発明の並列プロセッサは、１周期あたり複数のデ
ータからなる入力信号に演算処理を行う並列プロセッサ
であって、それぞれが複数の段数に直列結合された１デ
ータごとの演算処理を行う単位演算手段を有する単位演
算ユニットを、前記複数のデータ数に応じた数だけ並列
に設けた単位演算ユニット群を具備し、該単位演算ユニ
ット群の単位演算ユニット内の同じ段の位置の単位演算
手段は、同じ演算処理を行うように構成され、前記それ
ぞれの単位演算ユニットは、前記周期的に入力される入
力信号の内、対応するデータを受入れ、それぞれの段の
単位演算手段が、前記周期ごとに所定の演算処理を行
い、次段の単位演算手段に出力するように構成されてい
る。

【００１１】好適には、前記単位演算ユニットの各段の
単位演算手段は、隣接する単位演算ユニットの同じ段の
位置の単位演算手段とデータの交換が可能なように構成
されている。好適には、同一の前記単位演算ユニットに
含まれる前記各単位演算手段は、それぞれ所望の演算処
理を分割してその一部ずつを行い、該単位演算ユニット
全体で該所望の演算処理を行う。好適には、前記単位演
算手段は、それぞれメモリ手段と演算手段とを有し、該
演算手段は対応する該メモリ手段を介して同一の前記単
位演算ユニットの次段の該演算手段に結合されている。

【００１２】好適には、前記周期ごとに直列形式の前記
入力信号のデータを順次、受け入れて該データそれぞれ
を保持するシフトレジスタを有し、前記シフトレジスタ
に保持された前記データそれぞれを対応する前記単位演
算ユニットの最先段の前記単位演算手段に対して並列的
に出力するデータ入力手段をさらに有する。好適には、
前記周期ごとに前記単位演算ユニットの最後段の前記単
位演算手段それぞれの前記演算処理の結果を並列的に入
力して保持するシフトレジスタを有し、前記シフトレジ
スタに保持された前記演算処理の結果を順次、直列的に
出力するデータ出力手段をさらに有する。

【００１３】好適には、前記入力信号は直列形式の映像
信号であり、前記データは該映像信号の１水平期間分の
画素それぞれの画素データであり、前記周期は該映像信
号の連続する１水平期間および１水平ブランキング期間
であって、前記データ入力手段のシフトレジスタは、前
記１水平期間に前記画素データを順次、受け入れて該画
素データそれぞれを保持し、前記データ入力手段は、前
記１水平ブランキング期間に前記シフトレジスタに保持
された前記画素データそれぞれを対応する前記単位演算
ユニットの最先段の前記単位演算手段に対して並列的に
出力し、前記単位演算手段は、前記１水平期間にそれぞ
れ前記演算処理を行い、前記データ出力手段のシフトレ
ジスタは、前記１水平ブランキング期間に単位演算ユニ
ットの最後段の前記単位演算手段それぞれの演算処理の
結果を並列的に入力して保持し、前記データ出力手段
は、前記レジスタに保持された前記演算処理の結果を順
次、直列的に出力する。

【００１４】

【作用】データ入力手段は、各単位演算処理手段に対応
する入力用レジスタを有する１種のシリアル／パラレル
変換回路としての動作をする。すなわち、データ入力手
段は水平期間にシリアル（直列）に入力された映像信号
の各画素の数値（画素値）、例えば輝度信号成分の値を
これらの入力用レジスタに順次保持し、映像信号の水平
ブランキング期間に、各入力用レジスタから各画素値を
対応する単位演算処理手段にパラレル（並列）に供給す
る。

【００１５】結合された単位演算手段にはそれぞれ、画
素値が供給された水平ブランキング期間に続く水平期間
に、データ入力手段から供給された画素値について所定
の演算処理を行う。各単位演算手段の演算処理結果は、
続く水平ブランキング期間にデータ出力手段に供給され
る。各結合された単位演算手段は処理の対象となるデー
タに対して並列的に演算処理を行うことにより、単位演
算手段の演算処理能力を向上させ、複数の並列プロセッ
サを接続する構成の並列プロセッサよりも回路規模の増
大を抑える。また、各結合された単位演算手段におい
て、データ入力手段に近い単位演算手段からデータ出力
手段に近い単位演算手段へデータの流れを１方向化する
ことにより構成を簡略化している。

【００１６】メモリ手段は、演算手段に対するそれぞれ
１ビット幅の２つの出力バスと１つの入力バスにより、
データ入力手段から供給された、例えば８ビット構成の
画素値、演算手段による画素値に対する演算処理の中間
値および結果を記憶し、演算手段へこれらの値を１ビッ
トずつ２個の入力データとして供給し、演算処理手段か
らの１個の出力データを１ビットずつ記憶する。演算手
段は、例えば１ビット幅の２個の入力データについて演
算処理を行い、１ビット幅の１個の出力データとして出
力する。各演算手段は、メモリ手段に記憶された８ビッ
ト幅の各データについて１ビットずつ各単位演算手段の
演算手段に共通の処理を行って所定の演算処理、例えば
フレーム間動き検出等の処理を行う。

【００１７】データ出力手段は、各単位演算手段に対応
する出力用レジスタを有しており、１種のパラレル／シ
リアル変換手段として動作する。すなわち、水平ブラン
キング期間に各結合された単位演算手段から対応する出
力用レジスタにパラレルに供給される各単位演算手段の
演算結果を保持し、保持した演算結果を続く水平期間の
間に順次シリアルに出力する。

【００１８】

【実施例】以下、図１〜図３を参照して本発明の並列プ
ロセッサ１の構成を説明する。図１は、本発明の並列プ
ロセッサ１の構成を示す図である。まず、データ記録装
置１の構成および動作の概要を説明する。図１に示す本
発明の並列プロセッサ１は、それぞれ制御回路１２のデ
ータ入力レジスタ１２０_i、演算処理回路１４_i，１
６、および、出力シフトレジスタ１８のデータ出力レジ
スタ１８０_iから構成される単位演算処理回路１０_iを
ｎ個（ｉ，ｎは整数、１≦ｉ≦ｎ、以下同じ）直列に、
例えば７６８個、１，０２４個、２，２００個といった
数、映像信号の１水平期間分の各画素に対応して接続し
た構成になっており、いわゆるＳＩＭＤ（Single Instr
uction Multiple Data）方式の動作により、１水平期間
（１ライン、または、１Ｈ）分の映像信号の各画素の輝
度信号等の数値（画素値Ｄ_i）について並列的に演算処
理を行う。

【００１９】すなわち、並列プロセッサ１は、例えば水
平期間Ｈ_k（ｋは整数）において入力データ端子からシ
リアル（直列）に順次入力された１水平期間分の映像信
号の画素値Ｄ_iを、入力シフトレジスタ１２によりパラ
レル（並列）に変換し、水平期間Ｈ_kに続く水平ブラン
キング期間Ｂ_kにおいて各第１の演算処理回路１４_iに
供給し、さらに続く水平期間Ｈ_k+1において、画素値Ｄ
_iについて演算処理回路１４_iが所定の処理を施してメ
モリ回路１６０_iに記憶させ、続く水平期間Ｈ _k+2にお
いて、さらに所定の演算処理を施して演算処理結果Ｑ_i
を生成し、その演算処理結果Ｑ_iを続く水平ブランキン
グ期間Ｂ_k+2において出力シフトレジスタ１８に供給
し、続く水平期間Ｈ_k+3において順次シリアルに出力デ
ータ端子から出力する。

【００２０】映像信号の１水平期間に含まれる各画素そ
れぞれに対応する演算回路を単一の半導体素子上に実現
するために、それぞれの単位演算処理回路１０_iの演算
回路には、１ビット算術演算ユニット（ＡＬＵ）といっ
た簡素化されたものが用いられる。簡素化した演算回路
を用いているので、単一の単位演算処理回路１０_iの演
算処理能力はあまり高くはない。しかし、単位演算処理
回路１０_iは各画素に対応しているので、データ記録装
置１全体としての処理能力は非常に高くなっている。各
単位演算処理回路１０_iにおいて、実時間的（リアルタ
イム）に各画素値Ｄ _iの画像処理を行うためには、各単
位演算処理回路１０_iは、１水平期間（ライン）の掃引
時間で１ピクセルの画素を処理せねばならない。

【００２１】一般に、画像処理を行うプロセッサシステ
ムの処理能力を上げるためには、演算回路の動作速度を
上げる、演算回路が１ステップで画素値Ｄ_iに対して複
雑な処理を行うことができるように各演算回路の機能を
向上させる、あるいは、各単位演算処理回路１０_iを複
数の演算処理回路により構成して、これらの演算処理回
路に並列的に演算処理を行わせる等の方法が考えられ
る。本発明のデータ記録装置１は、３番目に示した複数
の単位演算処理回路１０_iを複数の演算処理回路で構成
し、処理能力を向上させるために回路構成を工夫したも
のである。

【００２２】プロセッサシステムの処理能力向上のため
の上述の３つの方法の中で、最初に示した方法は、半導
体素子製造上のプロセスに主に依存しており、本発明と
は関連がないので触れない。また、２番目に述べた方法
は、１ステップで行うことができる機能を上げると、演
算回路の半導体素子上の面積が増大してしまうので、並
列プロセッサ（リニアアレイプロッセッサ）には向かな
い。３番目に示した並列処理を行う並列プロセッサの構
成で一般的なものは、例えばデータ入力レジスタ、演算
処理回路、および、データ出力レジスタの３つのブロッ
クから構成される演算回路（処理ブロック）を、複数搭
載し、そのそれぞれの処理ブロックのＩ／Ｏ間を接続す
る方法であり、このＩ／Ｏ間の接続方法をバスとする、
あるいは、セレクタにより接続を可変にするといったも
のである。

【００２３】しかし、このような構成では、処理ブロッ
クから、別の処理ブロックへ転送する際のＩ／Ｏのビッ
ト幅で転送するデータ量が制限されてしまい、処理途中
のデータを後段の処理ブロックに転送する時のネックに
なってしまう。またこの転送を行うためにレーテンシー
が１ライン分余分にかかる。このような不具合を回避す
るために、単一の半導体素子に単位演算処理回路を複数
搭載する本発明のデータ記録装置１においては、入力シ
フトレジスタと出力シフトレジスタを半導体素子全体の
Ｉ／Ｏにのみ用い、これらのシフトレジスタの間にメモ
リ回路と演算回路を多段接続した構成を採用している。
本実施例においては説明の便宜上、多段接続中最も構成
が簡単な２個の演算処理回路を用いたデータ記録装置１
を例に説明する。

【００２４】データ記録装置１においては、単位演算処
理回路１０_iの２個の演算回路Ａ１４２_i、演算回路Ｂ
１６２_iで演算処理を分割して行うように構成し、前段
の演算処理回路１４_iは担当する処理が終わった時点で
後段の演算処理回路１６_iのメモリ回路Ｂ１６０_iに演
算処理の結果を書き込むことにより画素値Ｄ_iを順に処
理してゆく。すなわち、データの転送の際に、演算処理
回路１４_iの演算回路Ａ１４２_iはメモリ回路Ａ１４０
_i、および、メモリ回路Ｂ１６０_iにデータの書き込み
が可能なように構成されている。以上のようにデータ記
録装置１を構成することにより、演算処理回路１４_i，
１６_i間のデータの転送を、常に、上述のネックなし
に、多くのステップ数が必要な処理を、各単位演算処理
回路１０_iに分散して実行可能としている。従って、１
ピクセルに対する処理時間は、演算処理回路１４_i，１
６_iの段数分のラインの掃引時間まで可能になる。

【００２５】図１を参照して並列プロセッサ１の構成を
説明する。データ入力レジスタ１２０_iは、入力シフト
レジスタ１２を構成しており、それぞれ並列プロセッサ
１への入力データ端子から水平期間Ｈ_kに入力される、
例えば８ビット幅の映像信号の画素値Ｄ_iを順次シフト
して保持し、続く水平ブランキング期間Ｂ_kにおいてメ
モリ回路Ａ１４０_iに供給して記憶させる。データ出力
レジスタ１８０_iは、出力シフトレジスタ１８を構成し
ており、それぞれ水平期間Ｈ_k+1において演算処理回路
１４_i，１６_iにより所定の演算処理が施された画素値
Ｄ_iに対応する演算処理結果Ｑ_iを、続く水平ブランキ
ング期間Ｂ_k+1において記憶し、さらに記憶した演算処
理結果Ｑ_iを水平期間Ｈ_k+2において出力データ端子か
ら順次シフトしてシリアルに出力する。なお、データ入
力レジスタ１２０_iおよびデータ出力レジスタ１８０_i
については、図２を参照してさらに後述する。

【００２６】演算処理回路１４_iは、メモリ回路（ＭＥ
ＭＡ）１４０_i、および、演算回路（ＡＬＵＡ）１４２
_iから構成される。メモリ回路Ａ１４０_iは、例えば複
数の８ビットレジスタを有しており、データ入力レジス
タ１２０_iから供給されたデータを記憶し、演算制御回
路２０の制御に従って、これらの８ビットレジスタに記
憶されている任意の２個の１ビット幅のデータ（１ビッ
トデータ）をそれぞれ演算回路Ａ１４２_iの端子ｉｎｐ
１，ｉｎｐ２を介して演算回路Ａ１４２_i等に供給し、
また、端子ｗｏｕｔを介して演算回路Ａ１４２_iの加算
結果等を読み込んで記憶する。

【００２７】演算回路Ａ１４２_iは、１ビットプロセッ
サであって、演算制御回路２０の制御に従って、例えば
１回の演算処理につき、入力された２個の１ビットデー
タ、あるいは、数値１または数値０、および、入力され
た１ビットデータを加算し、その加算結果の値（数値）
またはキャリーをメモリ回路Ａ１４０_i、および、演算
処理回路１６_iの演算回路１６２_iに入力する。さらに
演算回路Ａ１４２_iは、それぞれ前置および後置された
（前段および後段の、あるいは、隣接する）単位演算処
理回路１０_i-1，１０_i+1のメモリ回路Ａ１４０_i-1，
１４０_i+1、および、演算回路Ａ１４２_i-1，１４２
_i+1との間に２ビット幅のデータ端子Ｘ_i（Ｘ１_i，Ｘ
２_i），Ｘ_i+1（Ｘ１_i+1，Ｘ２_i+ ₁）、および、デー
タ端子Ｙ_i（Ｙ１_i，Ｙ２_i），Ｙ_i+1（Ｙ１_i+1，Ｙ
２_i+ ₁）を有しており、データ端子Ｙ_iにより前段の単
位演算処理回路１０_i-1のデータ端子Ｘ_iからデータを
受け、データ端子Ｘ_i+1により後段の単位演算処理回路
１０_i+1のデータ端子Ｙ_i+1にデータを送出し、データ
端子Ｙ_iにより前段の単位演算処理回路１０_i-1の端子
Ｘ_iからデータを受け、データ端子Ｙ_i+1により後段の
単位演算処理回路１０_i+1のデータ端子Ｘ_i+1からデー
タを受ける。ただし、単位演算処理回路１０₁の前段、
および、単位演算処理回路１０_nの後段は存在しないの
で、操作入力装置１０₁，１０_nのデータ端子Ｙ₁，Ｙ
_n+1には、数値０が入力されている。

【００２８】演算処理回路１６_iは、メモリ回路（ＭＥ
ＭＢ）１６０_i、および、演算回路Ｂ（ＡＬＵＢ）１６
２_iから構成される。メモリ回路Ｂ１６０_iは、メモリ
回路Ａ１４０_iと同様に構成されており、演算処理回路
１４_iの演算回路Ａ１４２_iから端子ｗｏｕｔを介して
供給されたデータを記憶し、演算制御回路２０の制御に
従って、記憶している任意の２個の１ビット幅のデータ
をそれぞれ演算回路Ｂ１６２_iの端子ｉｎｐ１，ｉｎｐ
２を介して演算回路Ｂ１６２_i等に供給し、端子ｗｏｕ
ｔを介して演算回路Ａ１６２_iの加算結果等を読み込ん
で記憶する。ただし、演算回路Ａ１４２_iと演算回路１
６２_iの演算処理は独立している。

【００２９】演算回路Ｂ１６２_iは、１ビットプロセッ
サであって、演算制御回路２０の制御に従って、演算回
路１４２_iと同様の演算処理を行い、その結果ををメモ
リ回路Ｂ１６０_i、および、出力シフトレジスタ１８の
データ出力レジスタ１８０_iに入力する。さらに演算回
路Ｂ１６２_iは演算回路Ａ１４２_iと同様に、それぞれ
前置および後置された単位演算処理回路１０_i-1，１０
_i+1のメモリ回路Ｂ１６０_i-1，１６０_i+1、および、
演算回路Ｂ１６２_i-1，１６２_i+1との間に２ビット幅
のデータ端子Ｘ_i，Ｘ_i+1、および、データ端子Ｙ_i，
Ｙ_i+1を有しており、隣接する単位演算処理回路１０
_i+1，１０_i-1とのデータの送受信を行う。単位演算処
理回路１０₁，１０_n+1の演算回路１６２₁，１６２_n
のデータ端子Ｙ₁，Ｙ _n+1には、演算回路Ａ１４２₁，
１４２_nと同様に数値０が入力されている。

【００３０】これらのデータ端子Ｘ_i，Ｘ_i+1、およ
び、データ端子Ｙ_i，Ｙ_i+1により、単位演算処理回路
１０_iは、隣接する単位演算処理回路１０_i-1，１０
_i+1との間でデータの送受信が可能であり、隣接する単
位演算処理回路１０_i-1，１０_i+ ₁のデータを利用した
演算処理を行うことも可能である。

【００３１】データ入力レジスタ１２０_i、データ出力
レジスタ１８０ｉ、メモリ回路Ａ１４０_i、および、演
算回路Ａ１４２_iが単位演算処理回路１０_iを構成す
る。なお、プロセッサエレメントと演算回路は同義であ
り、単位プロセッサと単位演算処理回路は同義である。

【００３２】メモリ回路Ａ１４０_i、メモリ回路Ｂ１６
０_iに記憶された８ビットデータを、演算回路Ａ１４２
_i、演算回路Ｂ１６２_iが上述のように１ビットづつ複
数回演算処理することにより、水平期間Ｈ_k+1におい
て、水平期間Ｈ_kに並列プロセッサ１に入力された画素
値Ｄ_iについて所定の演算処理を行うことができる。ま
た、演算制御回路２０は、全ての演算回路Ａ１４２_i、
および、演算回路Ｂ１６２_iのそれぞれ同一のデータ、
例えばメモリ回路Ａ１４０_iのｍ（ｍは整数）番目のレ
ジスタｐ（ｐは整数）番目のビットに１ビットデータの
読み出し、あるいは、書き込みを行わせ、また、演算制
御回路２０は演算回路Ａ１４２_iに同一の演算処理を行
わせる。従って、単位演算処理回路１０_iはそれぞれ入
力された画素値Ｄ_iについて同一の演算処理を行うこと
になる。すなわち、並列プロセッサ１はＳＩＭＤ方式の
並列プロセッサである。演算制御回路２０は、各単位演
算処理回路１０_iを制御して所定の演算処理を行わせ
る。なお、図１においては、演算制御回路２０から各構
成要素への制御信号は省略されており、また、上述の図
１を参照した説明においても制御信号に関する記載は省
略してある。単位演算処理回路１０_iの構成は、図２お
よび図３を参照して後述する。

【００３３】次に、図２を参照して単位演算処理回路１
０_iを構成する各部分の接続および動作を説明する。
図２は、図１に示した単位演算処理回路１０_iを構成す
るデータ入力レジスタ（ＤＩＲ）１２０_i、データ出力
レジスタ（ＤＯＲ）１８０_i、メモリ回路Ａ１４０_i、
メモリ回路Ｂ１６０_i、および、演算回路Ａ１４２_i，
Ｂ１４２_iの接続を示す図である。なお、図２に示す単
位演算処理回路１０_iの各構成要素は、図１に同一符号
を付して示した並列プロセッサ１の各構成要素に同じで
ある。データ入力レジスタ１２０_iは、上述のように８
ビット幅のデータバスで隣接する単位演算処理回路１０
_i-1，１０_i+1のデータ入力レジスタ１２０_i-1，１０
０_i+1と接続されており、演算制御回路２０から入力さ
れる制御信号ＣＤＩＲに従って、並列プロセッサ１の入
力データ端子に８ビット幅の画素値Ｄ_iが１個入力され
るたびに順次その内容を後段にシフトしてゆく。従っ
て、水平期間の終了時点では、データ入力レジスタ１２
０_iはそれぞれ画素値Ｄ_iを記憶することになる。続く
水平ブランキング期間に、データ入力レジスタ１２０_i
に記憶された画素値Ｄ_iは、制御信号ＣＰＥに従ってメ
モリ回路Ａ１４０_iに読み出されて記憶される。ここ
で、データ入力レジスタ１２０_iの各ビットは、メモリ
回路Ａ１４０ _iと同じメモリ空間にあり、画素値Ｄ_iは
メモリ回路Ａ１４０_iに１ビットずつ読み出される。

【００３４】データ出力レジスタ１８０_iは、上述のよ
うに８ビット幅のデータバスで隣接する単位演算処理回
路１０_i-1，１０_i+1のデータ出力レジスタ１８
０_i-1，１８０_i+1と接続されており、演算制御回路２
０から入力される制御信号ＣＤＯＲに従って、並列プロ
セッサ１の入力データ端子に８ビット幅の画素値Ｄ_iが
１個入力されるたびに順次その内容を後段にシフトして
ゆく。従って、水平期間の並列プロセッサ１の出力デー
タ端子には、その水平期間に先立つ水平ブランキング期
間にデータ出力レジスタ１８０_iに記憶された演算処理
結果Ｑ_iが、画素値Ｄ _iと同じデータレート（データ速
度）で順次出力される。ここで、データ出力レジスタ１
８０_iの各ビットは、メモリ回路Ｂ１６０_iと同じメモ
リ空間にあり、演算処理結果Ｑ_iはメモリ回路Ｂ１６０
_iから１ビットずつ書き込まれる。

【００３５】メモリ回路Ａ１４０_iは、２出力１入力構
成のメモリ回路であって、演算制御回路２０から入力さ
れる制御信号ＣＭＥＭに従って、データ入力レジスタ１
２０ _iから画素値Ｄ_iを読み出して記憶する。またメモ
リ回路Ａ１４０_iは、制御信号ＣＭＥＭに従って、任意
のレジスタの任意のビットの値を演算回路Ａ１４２_iの
端子ｉｎｐ１，ｉｎｐ２から演算回路Ａ１４２_i、およ
び、端子Ｘ_i，Ｘ_i+1を介して隣接する単位演算処理回
路１０_i-1，１０_i+1の演算回路Ａ１４２_i-1，１４２
_i+1の端子Ｙ_i，Ｙ_i+1に供給する。またメモリ回路Ａ
１４０_iは、演算制御回路２０から入力される制御信号
ＣＭＥＭに従って、任意のレジスタの任意のビットに、
端子ｗｏｕｔを介して演算回路Ａ１４２_iから入力され
た加算結果等を記憶する。

【００３６】メモリ回路Ａ１６０_iは、メモリ回路Ａ１
４０_iと同様の構成となっており、同様の動作を行う。
すなわち、演算制御回路２０から入力される制御信号Ｃ
ＭＥＭに従って、メモリ回路Ａ１４０_iは、制御信号Ｃ
ＭＥＭに従って、任意のレジスタの任意のビットの値を
演算回路Ｂ１６２_iの端子ｉｎｐ１，ｉｎｐ２から演算
回路Ｂ１６２_i、および、端子Ｘ_i，Ｘ_i+1を介して隣
接する単位演算処理回路１０_i-1，１０_i+1の演算回路
Ｂ１６２_i-1，１６２_i+1の端子Ｙ_i，Ｙ_i+1に供給す
る。またメモリ回路Ａ１４０_iは、演算制御回路２０か
ら入力される制御信号ＣＭＥＭに従って、任意のレジス
タの任意のビットに、端子ｗｏｕｔを介して演算回路Ａ
１４２_i、演算回路Ｂ１６２_iから入力された加算結果
等を記憶する。なお、メモリ回路Ａ１４０_i、メモリ回
路Ｂ１６０_iを３ポート構成とした理由は後述する。

【００３７】演算回路Ａ１４２_iは、演算制御回路２０
から入力される制御信号ＣＰＥに従って、メモリ回路Ａ
１４０_i、隣接する単位演算処理回路１０_i-1，１０
_i+1のメモリ回路Ａ１４０_i-1，１４０_i+1の端子
Ｘ_i，Ｘ_i+1から演算回路Ａ１４２ _iの端子Ｙ_i，Ｙ
_i+1を介して、メモリ回路Ａ１４０_iから端子ｉｎｐ
１，ｉｎｐ２を介してデータを受ける。また、演算回路
Ａ１４２_iは、演算制御回路２０から入力される制御信
号ＣＰＥに従って、その加算結果等を端子ｗｏｕｔを介
してメモリ回路Ａ１４０_i、メモリ回路Ｂ１６０_iに入
力して記憶させる。

【００３８】演算回路Ｂ１６２_iは、演算回路Ａ１４２
_iと同様の動作を行う。すなわち、演算制御回路２０か
ら入力される制御信号ＣＰＥに従って、メモリ回路Ｂ１
６０ _i、隣接する単位演算処理回路１０_i-1，１０_i+1
のメモリ回路Ｂ１６０_i-1，１６０_i+1の端子Ｘ_i，Ｘ
_i+1から演算回路Ｂ１６２_iの端子Ｙ_i，Ｙ_i+1を介し
て、メモリ回路Ｂ１６０_iから端子ｉｎｐ１，ｉｎｐ２
を介してデータを受ける。また、演算回路Ａ１４２
_iは、演算制御回路２０から入力される制御信号ＣＰＥ
に従って、その加算結果等を端子ｗｏｕｔを介してメモ
リ回路Ａ１４０_i、メモリ回路Ｂ１６０_iに入力して記
憶させ、あるいは、データ出力レジスタ１８０_iに演算
処理結果Ｑ_iを書き込んで記憶させる。

【００３９】バッファ回路１４４_i，１４６_i，１６４
_i，１６６_iは、それぞれ演算制御回路２０の制御に従
って、データの流れを制御する。すなわち、バッファ回
路１４４_iは演算回路Ａ１４２_iがメモリ回路Ａ１４０
_iにデータを書き込む場合はデータを通過させ、それ以
外の場合には出力端子を高インピーダンス状態とする。
また、バッファ回路１４６_iは、演算回路Ａ１４２_iが
メモリ回路Ｂ１６０_iにデータを書き込む場合はデータ
を通過させ、それ以外の場合には出力端子を高インピー
ダンス状態とする。また、バッファ回路１６４_iは、演
算回路Ａ１６２ _iがメモリ回路Ｂ１６０_iにデータを書
き込む場合はデータを通過させ、それ以外の場合には出
力端子を高インピーダンス状態とする。バッファ回路１
６６_iは、演算回路Ａ１６２_iがデータ出力レジスタ１
８０_iにデータを書き込む場合はデータを通過させ、そ
れ以外の場合には出力端子を高インピーダンス状態とす
る。

【００４０】なお、入力シフトレジスタ１２に入力され
る画素値Ｄ_i、および、出力シフトレジスタ１８から出
力されるデータ記録装置１による演算処理の結果得られ
た演算処理結果Ｑ_iが有効である期間は、入力シフトレ
ジスタ１２、および、出力シフトレジスタ１８が動作し
ているために、入力シフトレジスタ１２からのデータの
読み出し、および、出力シフトレジスタ１８へのデータ
の書き込みはできない。従って、これらのシフトレジス
タのアクセスはブランキング期間に完了している必要が
ある。

【００４１】図２に示したように単位演算処理回路１０
_iを構成することにより、データの流は、データ入力レ
ジスタ１２０_i、演算処理回路１４_i、演算処理回路１
６_i、データ出力レジスタ１８０_iの１方向となり、単
位演算処理回路１０_iの構成が単純になる。従って、デ
ータ記録装置１の演算処理能力が飛躍的に向上するにも
かかわらず、回路規模の増大は最小限となる。図２に示
したように、演算回路Ａ１４２_i、演算回路Ｂ１６２_i
とメモリ回路Ａ１４０_i、メモリ回路Ｂ１６０_iとの入
出力を、演算回路Ａ１４２_i、演算回路Ｂ１６２_i側か
らみて２入力１出力とした理由は、図３を参照して後述
する演算回路Ａ１４２_i、演算回路Ｂ１６２_iが２入力
１出力の演算処理を基本としているからである。なお、
演算回路Ａ１４２_iの全加算回路２４０_iは３入力２出
力であるが、これらの内、キャリーに関する１出力およ
び１入力は演算回路Ａ１４２_i内部で保存されており、
演算回路Ａ１４２_i全体としては２入力１出力で足りる
ことになる。

【００４２】データの転送を行う際に、演算回路Ａ１４
２_iは、同一ブロックのメモリ回路Ａ１４０_iメモリと
ともに次段の演算処理回路１６_iのメモリ回路Ｂ１６０
_iにもデータの書き込みが可能である必要がある。メモ
リ回路Ｂ１６０_iにとってみれば、その上下のプロセッ
サ、すなわち演算回路Ａ１４２_i、演算回路Ｂ１６２ _i
からのデータの書き込みに対応する必要があり、演算回
路Ａ１４２_i、演算回路Ｂ１６２_iそれぞれからの書き
込みビットラインを独立に設けるか、あるいは、演算回
路Ａ１４２_i、演算回路Ｂ１６２_iで書き込みビットラ
インを共有する必要がある。

【００４３】以下、図３を参照して演算回路Ａ１４
２_i、演算回路Ｂ１６２_iの構成を説明する。図３は、
図１および図２に示した演算回路Ａ１４２_i、演算回路
Ｂ１６２_iの構成を示す図である。演算回路Ａ１４
２_i、演算回路Ｂ１６２_iは同一の回路構成、および、
同一の機能を有し、同一の動作をする。演算回路Ａ１４
２_i、演算回路Ｂ１６２_iは、上述のように、全加算回
路（ＦＡ；ＦｕｌｌＡｄｄｅｒ）２４０_iを算術演算
処理ユニットとして有する２入力（ｉｎｐ１，ｉｎｐ
２）１出力（ｗｏｕｔ）の１ビットプロセッサである。
セレクタ回路（ＳＥＬ）２００_iは、演算制御回路２０
から入力される制御信号ＣＰＥに含まれる３ビット幅の
制御信号ＣＰＥａ２〜ＣＰＥａ０に従って、隣接する単
位演算処理回路１０_i-1，１０_i+1のメモリ回路Ａ１４
０_i-1、メモリ回路Ｂ１６０_i-1、メモリ回路Ａ１４０
_i+1、メモリ回路Ｂ１６０_i+1の端子ｉｎｐ１，ｉｎｐ
２から端子Ｙ_i（Ｙ１_i，Ｙ２_i），Ｙ_i+1（Ｙ
１_i+1，Ｙ２_i+ ₁）を介して入力されたそれぞれ２個、
合計４個の１ビットデータ、および、メモリ回路Ａ１４
０_i、メモリ回路Ｂ１６０_iの端子ｉｎｐ１から入力さ
れた１ビットデータの内の１つを選択してセレクタ回路
（ａｓ１）２１２_iに入力する。

【００４４】セレクタ回路２０２_iは、演算制御回路２
０から入力される制御信号ＣＰＥに含まれる３ビット幅
の制御信号ＣＰＥｂ２〜ＣＰＥｂ０に従って、隣接する
単位演算処理回路１０_i-1，１０_i+1のメモリ回路Ａ１
４０_i-1、メモリ回路Ｂ１６０_i-1、メモリ回路Ａ１４
０_i+1、メモリ回路Ｂ１６０_i+1の端子ｉｎｐ１，ｉｎ
ｐ２から端子Ｙ_i，Ｙ_i+1を介して入力されたそれぞれ
２個、合計４個の１ビットデータ、および、メモリ回路
Ａ１４０_i、メモリ回路Ｂ１６０_iの端子ｉｎｐ２から
入力された１ビットデータの内の１つを選択して、レジ
スタ回路（ＲＥＧ）２２８_i、セレクタ回路（ｍｓ１）
２０６_i、および、セレクタ回路（ｂｓ１）２１８_iに
入力する。なお、従来の技術として示したプロセッサエ
レメント８においては、原文に従ってセレクタ回路をマ
ルチプレクサと記載したが、データ幅等を除いてこれら
は実質的に同じものである。

【００４５】入力セレクタｍｓ２０４_iは、セレクタ回
路２０６_i、および、レジスタ回路（ｍｒ１）２０８_i
とから構成されており、セレクタ回路２０６_iは、セレ
クタ回路２０６_iに入力されているレジスタ回路２０８
_iの出力信号、セレクタ回路２０２_iの出力信号（信号
Ｉ２）、および、数値１，０のいずれかを、演算制御回
路２０から入力される制御信号ＣＰＥに含まれる制御信
号ＣＰＥｃ１，０に従って選択し、レジスタ回路２０８
_iに入力する。レジスタ回路２０８_iは、セレクタ回路
２０６_iから入力される信号を、制御信号ＣＰＥに含ま
れるクロック信号ＣＫが活性化（アサート）するタイミ
ングでラッチして保持し、ＯＲ回路（ｍｏ３）およびセ
レクタ回路（ｄｓ）２３０_iの選択信号入力端子に入力
する。ここで、クロック信号ＣＫは、演算回路Ａ１４２
_i、演算回路Ｂ１６２_iの動作周期を規定する。

【００４６】すなわち、セレクタ回路２０６_iがレジス
タ回路２０８_iの出力信号を選択し、クロック信号ＣＫ
がアサートされた場合には、それ以前の入力セレクタｍ
ｓ２０４_iの出力信号の値が保持され、セレクタ回路２
０６_iが信号Ｉ２を選択し、クロック信号ＣＫがアサー
トされた場合には、入力セレクタｍｓ２０４_iの出力信
号の値は信号Ｉ１の値となり、セレクタ回路２０６_iが
数値１を選択し、クロック信号ＣＫがアサートされた場
合には、入力セレクタｍｓ２０４_iの出力信号の値は数
値１となり、セレクタ回路２０６_iが数値０を選択し、
クロック信号ＣＫがアサートされた場合には、入力セレ
クタｍｓ２０４_iの出力信号の値は数値０となる。

【００４７】入力セレクタｍｓ２０４_iは、入力セレク
タｍｓ２０４_iの出力信号をマスクする役割を有してい
る。すなわち、入力セレクタｍｓ２０４_iの出力信号、
および、コマンド信号ＣＭＤ１の論理値が１である場合
には、ＡＮＤ回路２３６_iの出力信号は入力セレクタｍ
ｓ２０４_iの出力信号に一致し、入力セレクタｍｓ２０
４_iの出力信号、および、コマンド信号ＣＭＤ１の論理
値が０である場合にはＡＮＤ回路２３６_iの出力信号は
常に論理値０となる。また、入力セレクタｍｓ２０４_i
は、演算回路Ａ１４２_i、演算回路Ｂ１６２ _iそれぞれ
における分岐条件を記憶する役割も有している。並列プ
ロセッサ１のようなＳＩＭＤ方式の並列プロセッサにお
いては、単位演算処理回路１０_iごとに条件による出力
データの選択（分岐条件）をソフトウェア的に設定する
ことができない。従って、入力セレクタｍｓ２０４_iの
出力信号によりセレクタ回路２４２_iを制御してハード
ウェア的に条件分岐処理を実現している。

【００４８】入力セレクタａｓ２１０_iは、セレクタ回
路２１２_i、および、レジスタ回路（ａｒ１）２１４_i
とから構成されており、セレクタ回路２１２_iは、セレ
クタ回路２１２_iに入力されているレジスタ回路２１４
_iの出力信号、セレクタ回路２００_iの出力信号（信号
Ｉ１）、および、数値１，０のいずれかを、演算制御回
路２０から入力される制御信号ＣＰＥに含まれる制御信
号ＣＰＥｄ１，０に従って選択し、レジスタ回路２１４
_iに入力する。レジスタ回路２１４_iは、セレクタ回路
２１２_iから入力される信号を、クロック信号ＣＫがア
サートするタイミングでラッチして保持し、ＡＮＤ回路
（ｍａ１）２３６_iに入力する。

【００４９】すなわち、セレクタ回路２１２_iがレジス
タ回路２１４_iの出力信号を選択し、クロック信号ＣＫ
がアサートされた場合には、それ以前の入力セレクタａ
ｓ２１０_iの出力信号の値が保持され、セレクタ回路２
１２_iが信号Ｉ１の出力信号を選択し、クロック信号Ｃ
Ｋがアサートされた場合には、入力セレクタａｓ２１０
_iの出力信号の値は信号Ｉ１の値となり、セレクタ回路
２１２_iが数値１を選択し、クロック信号ＣＫがアサー
トされた場合には、入力セレクタａｓ２１０_iの出力信
号の値は数値１となり、セレクタ回路２１２_iが数値０
を選択し、クロック信号ＣＫがアサートされた場合に
は、入力セレクタａｓ２１０_iの出力信号の値は数値０
となる。

【００５０】入力セレクタｂｓ２１６_iは、セレクタ回
路２１８_i、および、レジスタ回路（ｂｒ１）２２０_i
とから構成されており、セレクタ回路２１８_iは、セレ
クタ回路２１８_iに入力されているレジスタ回路２１４
_iの出力信号、信号Ｉ２、および、数値１，０のいずれ
かを、演算制御回路２０から入力される制御信号ＣＰＥ
に含まれる制御信号ＣＰＥｅ１，０に従って選択し、レ
ジスタ回路２１４_iに入力する。レジスタ回路２１４_i
は、セレクタ回路２１８_iから入力される信号を、クロ
ック信号ＣＫがアサートするタイミングでラッチして保
持し、全加算回路２４０_iの端子Ｂに入力する。

【００５１】すなわち、セレクタ回路２１８_iがレジス
タ回路２１４_iの出力信号を選択し、クロック信号ＣＫ
がアサートされた場合には、それ以前の入力セレクタｂ
ｓ２１６_iの出力信号の値が保持され、セレクタ回路２
１８_iが信号Ｉ２を選択し、クロック信号ＣＫがアサー
トされた場合には、入力セレクタｂｓ２１６_iの出力信
号の値は信号Ｉ２の値となり、セレクタ回路２１８_iが
数値１を選択し、クロック信号ＣＫがアサートされた場
合には、入力セレクタｂｓ２１６_iの出力信号の値は数
値１となり、セレクタ回路２１８_iが数値０を選択し、
クロック信号ＣＫがアサートされた場合には、入力セレ
クタｂｓ２１６_iの出力信号の値は数値０となる。

【００５２】入力セレクタｃｓ２２２_iは、セレクタ回
路（ｃｓ１）２２４_i、および、レジスタ回路（ｃｒ
１）２２６_iとから構成されており、セレクタ回路２２
４_iは、セレクタ回路２２４_iに入力されているレジス
タ回路２２６_iの出力信号、全加算回路２４０_iのキャ
リー出力（ＣＹ）、および、数値１，０のいずれかを、
演算制御回路２０から入力される制御信号ＣＰＥに含ま
れる制御信号ＣＰＥｆ１，０に従って選択し、レジスタ
回路２２６_iに入力する。レジスタ回路２２６_iは、セ
レクタ回路２２４_iから入力される信号を、クロック信
号ＣＫがアサートするタイミングでラッチして保持し、
全加算回路２４０_iの端子Ｃに入力する。

【００５３】すなわち、セレクタ回路２２４_iがレジス
タ回路２２６_iの出力信号を選択し、クロック信号ＣＫ
がアサートされた場合には、それ以前の入力セレクタｃ
ｓ２２２_iの出力信号の値が保持され、セレクタ回路２
２４_iが全加算回路２４０_iのキャリー出力ＣＹを選択
し、クロック信号ＣＫがアサートされた場合には、入力
セレクタｃｓ２２２_iの出力信号の値は全加算回路２４
０_iのキャリー出力ＣＹの値となり、セレクタ回路２２
４_iが数値１を選択し、クロック信号ＣＫがアサートさ
れた場合には、入力セレクタｃｓ２２２_iの出力信号の
値は数値１となり、セレクタ回路２２４_iが数値０を選
択し、クロック信号ＣＫがアサートされた場合には、入
力セレクタｃｓ２２２_iの出力信号の値は数値０とな
る。以上述べた入力セレクタａｓ２１０_i、入力セレク
タｂｓ２１６_i、および、入力セレクタｃｓ２２２_iに
より全加算回路２４０_iに入力する信号を選択すること
により、全加算回路２４０_iを様々な用途に使用可能で
ある。

【００５４】レジスタ回路２２８_iは、信号Ｉ２を、ク
ロック信号ＣＫがアサートされたタイミングでラッチし
てセレクタ回路２３０_iに入力する。レジスタ回路２２
８_iは、セレクタ回路２３０_iに入力する信号Ｉ２と全
加算回路２４０_iの出力信号（信号ＳＭ、信号ＣＹ）と
のタイミングを合わせる役割を有する。ＯＲ回路２３２
_iは、レジスタ回路２０８_iの出力信号と制御信号ＣＰ
Ｅに含まれるコマンド信号ＣＭＤ１との論理和演算を行
って、その結果をＡＮＤ回路２３６_iに入力する。コマ
ンド信号ＣＭＤ１が論理値１の場合にはＯＲ回路２３２
_iの出力信号の論理値は常に１となる。従って、ＡＮＤ
回路２３６_iの出力信号は、常に入力セレクタａｓ２１
０_iの出力信号に一致する。また、コマンド信号ＣＭＤ
１の論理値が０であって、入力セレクタｍｓ２０４_iの
出力信号の論理値が０である場合にのみＡＮＤ回路２３
６_iの出力信号の論理値は常に０となりマスクされる。
すなわち、コマンド信号ＣＭＤ１は、入力セレクタｍｓ
２０４_iの出力信号による入力セレクタａｓ２１０_iの
出力信号のマスクを制御する役割を有する。

【００５５】ＸＯＲ回路（ｘｏ２）２３８_iは、制御信
号ＣＰＥに含まれるコマンド信号ＣＭＤ２とＡＮＤ回路
２３６_iの出力信号との排他的論理和演算を行って、そ
の結果を全加算回路２４０_iの端子Ａに入力する。コマ
ンド信号ＣＭＤ２が論理値１である場合にはＸＯＲ回路
２３８_iの出力信号はＡＮＤ回路２３６_iの出力信号の
論理値を反転した信号となり、コマンド信号ＣＭＤ２が
論理値０の場合には、ＸＯＲ回路２３８_iの論理値はＡ
ＮＤ回路２３６_iの出力信号と一致する。従って、コマ
ンド信号ＣＭＤ２は、演算制御回路２０が入力セレクタ
ａｓ２１０_iの出力信号の論理値を反転するために用い
られる。

【００５６】全加算回路２４０_iは、ＸＯＲ回路２３８
_iの出力信号、入力セレクタｂｓ２１６_iの出力信号、
および、入力セレクタｃｓ２２２_iの出力信号に基づい
て全加算算術演算処理を行って、その加算結果（数値；
信号ＳＭ）をそれぞれセレクタ回路２４２_iに、加算結
果のキャリー（信号ＣＹ）をセレクタ回路（ｗｓ）２４
２_iおよびセレクタ回路２２４_iに入力する。全加算回
路２４０_iの入力信号と出力信号との関係は下表に示す
通りである。

【００５７】

【表１】

【００５８】セレクタ回路２３０_iは、入力セレクタｍ
ｓ２０４_iの出力信号の論理値が０である場合にレジス
タ回路２２８_iの出力信号を選択し、入力セレクタｍｓ
２０４_iの出力信号の論理値が１である場合に信号ＳＭ
を選択して、セレクタ回路２４２_iに入力する。セレク
タ回路２４２_iは、演算制御回路２０から入力される制
御信号ＣＰＥに含まれる制御信号ＣＰＥｇ１，ＣＰＥｇ
０に従って、セレクタ回路２３０_iの出力信号、信号Ｓ
Ｍ、および、信号ＣＹのいずれかを選択して、演算回路
Ａ１４２ _i、演算回路Ｂ１６２_iの端子ｗｏｕｔから出
力する。

【００５９】なお、以上述べた並列プロセッサ１の各構
成要素において、演算回路Ａ１４２ _i、演算回路Ｂ１６
２_i、および、メモリ回路Ａ１４０_i、メモリ回路１６
０_iが本発明に係る単位演算ユニットに相当し、入力シ
フトレジスタ１２がデータ入力手段、出力シフトレジス
タ１８がデータ出力手段に相当する。

【００６０】以下、並列プロセッサ１の動作を説明す
る。まず、並列プロセッサ１の全体的な動作を概略的に
説明する。水平期間Ｈ_kにおいて、並列プロセッサ１に
は、入力データ端子から８ビット幅の映像信号の画素値
Ｄ_iが順次入力される。入力シフトレジスタ１２のデー
タ入力レジスタ１２０_iは、演算制御回路２０の制御信
号ＣＤＩＲに従って、入力された画素値Ｄ_iを順次シフ
トする。水平期間Ｈ_kが終わる時点では、各画素値Ｄ_i
は対応するデータ入力レジスタ１２０_iに保持される。
なお同時に、水平期間Ｈ_kにおいて、演算処理回路１４
_iは、水平期間Ｈ_k-1において入力された画素値’Ｄ_i
から演算処理結果’Ｑ_iを得るための演算処理を行い、
演算処理回路１６_iは水平期間Ｈ_k-2において入力され
た画素値”Ｄ_iに対応する演算処理結果”Ｑ_iを得るた
めの演算処理を行い、出力シフトレジスタ１８は水平期
間Ｈ_k-3において入力された画素値'"Ｄ_iに対応する演
算処理結果'"Ｑ_iを順次並列プロセッサ１の出力データ
端子から出力する。

【００６１】続く水平ブランキング期間Ｂ_kにおいて、
メモリ回路Ａ１４０_iは、制御信号ＣＭＥＭに従って、
データ入力レジスタ１２０_iから１ビットづつ画素値Ｄ
_iを読み込んで、メモリ回路Ａ１４０_iの所定のアドレ
スに記憶する。なお同時に、水平ブランキング期間Ｂ_k
においては、水平期間Ｈ_k-2において入力された画素
値”Ｄ_iに対応する演算処理結果’Ｑ_iが出力シフトレ
ジスタ１８に書き込まれる。

【００６２】続く水平期間Ｈ_k+1において、演算処理回
路１４_i，１６_iは、演算制御回路２０から入力される
制御信号ＣＰＥ，ＣＭＥＭに従って、メモリ回路Ａ１４
０_i、メモリ回路Ｂ１６０_i、および、隣接する単位演
算処理回路１０_i-1，１０_i+ ₁のメモリ回路Ａ１４０
_i-1、メモリ回路Ｂ１６０_i-1、メモリ回路Ａ１４０_i+
₁、メモリ回路Ｂ１６０_i+1に記憶された画素値
Ｄ_i-1，Ｄ_i，Ｄ_i+1、および、演算回路Ａ１４
２_i-1、演算回路Ｂ１６２_i-1、メモリ回路Ａ１４２
_i+1、演算回路Ｂ１６２_i+1の演算処理の中間値につい
て１ビットごとに処理を行って、それぞれ画素値
Ｄ_i，’Ｄ_iに対応する演算処理結果Ｑ_i，’Ｑ_iを算
出する。算出された演算処理結果Ｑ_i，’Ｑ_iは、メモ
リ回路Ｂ１６０_iの所定のアドレスに記憶される。なお
同時に、水平期間Ｈ_k+1において、次の画素値Ｄ_i’が
順次入力シフトレジスタ１２に入力され、演算処理結
果”Ｑ_iが出力シフトレジスタ１８から順次出力されて
いる。

【００６３】続く水平ブランキング期間Ｂ_k+1におい
て、メモリ回路Ｂ１６０_iは、演算制御回路２０から入
力される制御信号ＣＭＥＭに従って、演算処理結果’Ｑ
_iを出力シフトレジスタ１８のデータ出力レジスタ１８
０_iに１ビットずつ書き込む。なお同時に、水平ブラン
キング期間Ｂ_k+1において、入力シフトレジスタ１２か
ら演算回路Ａ１４２_iに水平期間Ｈ_k+1に入力された画
素値Ｄ_i’が読み込まれる。

【００６４】続く水平期間Ｈ_k+2において、出力シフト
レジスタ１８は、演算制御回路２０の制御信号ＣＤＯＲ
に従って書き込まれた演算処理結果’Ｑ_iを順次シフト
して並列プロセッサ１の出力データ端子から順次出力す
る。なお同時に、水平期間Ｈ_k+2において、次の画素値
Ｄ_i”が順次入力シフトレジスタ１２に入力され、演算
処理回路１４_i，１６_iは、それぞれ水平期間Ｈ_k+ ₁，
Ｈ_kに入力された画素値Ｄ_i’，Ｄ_iに対応する演算処
理結果Ｑ_i’，Ｑ_iを算出するための演算処理を行って
いる。以上述べたように並列プロセッサ１の単位演算処
理回路１０_iは演算制御回路２０の制御に従って、順次
入力シフトレジスタ１２から順次入力される画素値Ｄ _i
を、演算処理回路１４_i，１６_iがパイプライン演算の
形式で２水平期間の内に順次演算処理し、演算処理結果
Ｑ_iを算出して順次出力シフトレジスタ１８から出力す
る。

【００６５】以下、演算回路Ａ１４２_i、演算回路Ｂ１
６２_iそれぞれにより種々の演算処理動作が可能である
ことを説明する。上述のように、演算回路Ａ１４２_i、
演算回路Ｂ１６２_iは同一の機能を有し、また、同一の
動作を行うことができるので、演算回路Ａ１４２_iにお
ける演算処理動作についてのみ説明する。まず、演算回
路Ａ１４２_iによる論理演算について説明する。演算回
路Ａ１４２_iによる論理演算は、まず、演算制御回路２
０によりコマンド信号ＣＭＤ１、および、コマンド信号
ＣＭＤ２を論理値０に設定し、次に、演算制御回路２０
により制御信号ＣＰＥｄ１，ＣＰＥｄ０，ＣＰＥｅ１，
ＣＰＥｅ０，ＣＰＥｆ１，ＣＰＥｆ０を設定して、入力
セレクタａｓ２１０_i、入力セレクタｂｓ２１６_i、お
よび、入力セレクタｃｓ２２２_iの出力信号を設定し、
次に、制御信号ＣＰＥｇ１，ＣＰＥｇ０を設定して信号
ＳＭ，ＣＹのいずれかを出力することにより行われる。

【００６６】すなわち、入力セレクタｃｓ２２２_iの出
力信号の論理値を０にして、信号ＣＹに入力セレクタａ
ｓ２１０_i、および、入力セレクタｂｓ２１６_iの出力
信号のＡＮＤ（論理積）演算結果を得ることができる。
また、入力セレクタｃｓ２２２_iの出力信号の論理値を
１にして、信号ＣＹに入力セレクタａｓ２１０_i、およ
び、入力セレクタｂｓ２１６_iの出力信号のＯＲ（論理
和）演算結果を得ることができる。

【００６７】また、入力セレクタｃｓ２２２_iの出力信
号の論理値を０にして、信号ＳＭに入力セレクタａｓ２
１０_i、および、入力セレクタｂｓ２１６_iの出力信号
のＸＯＲ（排他的論理和）演算結果を得ることができ
る。また、入力セレクタｃｓ２２２_iの出力信号の論理
値を１にして、信号ＳＭに入力セレクタａｓ２１０_i、
および、入力セレクタｂｓ２１６_iの出力信号のＸＮＯ
Ｒ（反転排他的論理和）演算結果を得ることができる。

【００６８】また、入力セレクタｂｓ２１６_iの出力信
号の論理値を０、入力セレクタｃｓ２２２_iの出力信号
の論理値を１にして、信号ＳＭに全加算回路２４０_iの
端子Ａへの入力信号のＮＯＴ（否定）演算結果を得るこ
とができる。また、入力セレクタｂｓ２１６_iの出力信
号の論理値を０、入力セレクタｃｓ２２２_iの出力信号
の論理値を１、コマンド信号ＣＭＤ１の論理値を１にし
て、信号ＳＭに入力セレクタａｓ２１０_i、および、入
力セレクタｍｓ２０４_iの出力信号の論理値のＮＡＮＤ
（反転論理積）演算結果を得ることができる。

【００６９】これらの各論理演算処理を繰り返すことに
より、換言すると複合論理演算処理を行うことにより任
意の論理演算処理を実現することができる。例えば１動
作周期でＮＡＮＤ演算を行う他に、複合論理演算処理に
よりＮＡＮＤ演算を行うことができる。まず、演算回路
Ａ１４２_iの第１の動作周期において、演算制御回路２
０により入力セレクタｃｓ２２２_iの出力信号の論理値
を０にして、セレクタ回路２４２_iを制御して信号ＣＹ
をメモリ回路Ａ１４０_i，Ｂ１６０_i（演算回路Ｂ１６
２_iの場合はメモリ回路Ｂ１６０_iのみ、以下演算回路
Ａ１４２_i、演算回路Ｂ１６２_iの動作説明において同
じ）に記憶させる。次に第２の動作周期において、演算
制御回路２０によりメモリ回路Ａ１４０_i，Ｂ１６０_i
に記憶された第１の動作周期におけるＡＮＤ演算結果を
全加算回路２４０_iの端子Ａに入力して入力セレクタｂ
ｓ２１６_iの出力信号の論理値を０、入力セレクタｃｓ
２２２_iの出力信号の論理値を１に設定して、２動作周
期でＮＡＮＤ演算結果を得ることができる。このよう
に、複合論理演算処理により、演算回路Ａ１４２_i、演
算回路Ｂ１６２_i等に記憶された任意のデータについて
任意の論理演算を行うことができる。

【００７０】さらに、主要な演算処理について説明す
る。演算回路Ａ１４２_iによるメモリ回路Ａ１４０_i，
Ｂ１６０_iに記憶された２個のデータに対する２の補数
表現での加算演算処理は、以下のように行われる。全加
算回路２４０_iは全加算演算処理が可能なので、複数の
演算処理によりメモリ回路Ａ１４０_i、メモリ回路Ｂ１
６０_iに記憶された２個の多ビットデータ、例えば８ビ
ットの画素値Ｄ_iと定数Ａの加算演算処理が可能であ
る。まず第１の動作周期において、演算制御回路２０
は、入力セレクタｃｓ２２２ _iに論理値０を出力させ、
コマンド信号ＣＭＤ１、および、コマンド信号ＣＭＤ２
に論理値０を設定する。さらに、加算演算処理の対象と
なる画素値Ｄ_iと定数ＡのＬＳＢ（最下位ビット；ビッ
ト０）をそれぞれセレクタ回路２００_i，２０２_iを介
して信号Ｉ１，Ｉ２として入力セレクタａｓ２１０_i、
および、入力セレクタｂｓ２１６_iに入力し、それぞれ
の出力信号とさせ、それぞれ全加算回路２４０_iの端子
Ａ、端子Ｂに入力させる。さらに、セレクタ回路２４２
_iを制御して信号ＳＭを端子ｗｏｕｔから出力させ、メ
モリ回路Ａ１４０_i、メモリ回路Ｂ１６０_iの所定のア
ドレスのＬＳＢに記憶させ、信号ＣＹを入力セレクタｃ
ｓ２２２_iに出力させ、全加算回路２４０_iの端子Ｃに
入力させる。

【００７１】続いて次の動作周期ごとに順次、演算制御
回路２０は、画素値Ｄ_iおよび定数Ａの下位ビットから
順に加算演算処理を行ってその結果をメモリ回路Ａ１４
０_i、メモリ回路Ｂ１６０_iの所定のアドレスの下位ビ
ットから書き込ませてゆく。すなわち、演算制御回路２
０は動作周期ごとに、画素値Ｄ_i、および、定数Ａの下
位ビットから順に入力セレクタａｓ２１０_i、および、
レジスタ回路２１４ _iに読み込ませ、入力セレクタｃｓ
２２２_iに一つ前の動作周期の信号ＣＹを出力させて全
加算回路２４０_iに入力する。この結果得られた信号Ｓ
Ｍを順次メモリ回路Ａ１４０_i、メモリ回路Ｂ１６０_i
の所定のアドレスの下位ビットから順に書き込ませてゆ
く。以上述べた演算処理を、演算制御回路２０が演算回
路Ａ１４２_iに画素値Ｄ_iおよび定数ＡのＭＳＢ（最上
位ビット；ビット７）まで行わせることにより、多ビッ
トデータ同士の加算演算処理を行うことが可能である。

【００７２】なお同様に、演算回路Ａ１４２_iにより、
２の補数表現での加算演算処理とほぼ同様の処理によ
り、２の補数表現での減算演算処理を行うことも可能で
ある。すなわち画素値Ｄ_iから定数Ａを減算する場合、
まず第１の動作周期において、演算制御回路２０は、入
力セレクタｃｓ２２２_iに論理値１を出力させ、コマン
ド信号ＣＭＤ１に論理値０を、コマンド信号ＣＭＤ２に
論理値１を設定する。さらに、減数である定数ＡのＬＳ
Ｂの値を入力セレクタａｓ２１０_iに出力させ、被減数
である画素値Ｄ_iのＬＳＢを入力セレクタｂｓ２１６_i
に出力させてそれぞれ全加算回路２４０_iの端子Ａ、端
子Ｂに入力させる。さらに、セレクタ回路２４２_iを制
御して信号ＳＭを端子ｗｏｕｔから出力させ、演算回路
Ａ１４２ _iの所定のアドレスのＬＳＢに記憶させ、信号
ＣＹを入力セレクタｃｓ２２２_iの出力として全加算回
路２４０_iの端子Ｃに入力させる。

【００７３】続いて次の動作周期ごとに順次、演算制御
回路２０は、画素値Ｄ_iおよび定数Ａの下位ビットから
順に加算演算処理を行ってその結果をメモリ回路Ａ１４
０_i、メモリ回路Ｂ１６０_iの所定のアドレスの下位ビ
ットから書き込ませてゆく。すなわち、演算制御回路２
０は動作周期ごとに、画素値Ｄ_i、および、定数Ａの下
位ビットから順に入力セレクタａｓ２１０_i、および、
レジスタ回路２１４ _iに読み込ませ、入力セレクタｃｓ
２２２_iに一つ前の動作周期の信号ＣＹを出力させて全
加算回路２４０_iに入力する。この結果得られた信号Ｓ
Ｍを順次メモリ回路Ａ１４０_i、メモリ回路Ｂ１６０_i
の所定のアドレスの下位ビットから順に書き込ませてゆ
く。

【００７４】以上述べた演算処理を、演算制御回路２０
が演算回路Ａ１４２_iに画素値Ｄ_iおよび定数ＡのＭＳ
Ｂ（ビット７）まで行わせることにより、多ビットデー
タ同士の減算演算処理を行うことが可能である。以上述
べた加算演算処理と減算演算処理との差は、ＬＳＢに対
する演算の際に入力セレクタｃｓ２２２_iの出力が論理
値１であること、減数を全加算回路２４０_iの端子Ａか
ら入力し、被減数を全加算回路２４０_iの端子Ｂから入
力すること、および、コマンド信号ＣＭＤ２を論理値１
に設定することの３点である。

【００７５】以下、演算回路Ａ１４２_iによる乗算演算
処理を説明する。演算回路Ａ１４２_iによるメモリ回路
Ａ１４０_i、メモリ回路Ｂ１６０_iに記憶された２個の
データ、例えば被乗数を画素値Ｄ_i、乗数を定数Ａとし
た２進数表現（ストレートバイナリ）での乗算演算処理
は以下に述べるように、被乗数を乗数に従ってシフト加
算してゆくことによって行われる。まず演算制御回路２
０は、メモリ回路Ａ１４０_i、メモリ回路Ｂ１６０_iの
端子ｉｎｐ２から演算回路Ａ１４２_iに乗数（定数Ａ）
のＬＳＢを信号Ｉ２として入力し、入力セレクタｍｓ２
０４_iに乗数の信号Ｉ２を出力させ、コマンド信号ＣＭ
Ｄ１に論理値１を設定する。これらの設定により、入力
セレクタｍｓ２０４ _iの出力信号の論理値が１である場
合には全加算回路２４０_iの端子Ａへ乗数のＬＳＢが入
力され、入力セレクタｍｓ２０４_iの出力信号の論理値
が０である場合には全加算回路２４０_iの端子Ａへ論理
値０が入力されることになる。さらに演算制御回路２０
は、入力セレクタｂｓ２１６_i、および、入力セレクタ
ｃｓ２２２_iに全加算回路２４０_iの端子Ｂ、および、
端子Ｃへ論理値０を入力させるように設定する。

【００７６】以上の設定を行った後に、演算制御回路２
０は演算回路Ａ１４２_iの動作周期ごとに、メモリ回路
Ａ１４０_i、メモリ回路Ｂ１６０_iに端子ｉｎｐ１を介
して被乗数（画素値Ｄ_i）をＬＳＢから順に演算回路Ａ
１４２_iに信号Ｉ１として入力させ、信号Ｉ１の値を入
力セレクタａｓ２１０_iから出力させて得られた全加算
回路２４０_iの端子ＳＭの出力信号の値を所定のアドレ
スに乗算中間結果としてメモリ回路Ａ１４０_i、メモリ
回路Ｂ１６０_iの所定のアドレスのＬＳＢから順に書き
込んでゆく。以上の処理により、乗数のＬＳＢに関する
乗算演算処理が終了する。

【００７７】乗数のビット１〜ビット７に関する乗算演
算処理は、以下の通りである。演算制御回路２０は、メ
モリ回路Ａ１４０_i、メモリ回路Ｂ１６０_iに乗数の一
つ上位のビットの値、つまり、前回の演算で乗数のビッ
ト（ｑ−１）（ｑ＝１，２，…，７）の乗算演算処理を
行った場合には乗数のビットｑの値を信号Ｉ２として演
算回路Ａ１４２_iに入力させ、信号Ｉ２の値を入力セレ
クタｍｓ２０４ _iに出力させる。被乗数のＬＳＢについ
て演算を行う場合、演算制御回路２０は上述した加算演
算処理と同様に、入力セレクタｃｓ２２２_iに論理値０
を全加算回路２４０_iの端子Ｃに入力させ、被乗数のＬ
ＳＢ以外のビット（ビット１〜ビット７）について演算
処理を行う場合には入力セレクタｃｓ２２２_iに、前の
動作周期における全加算回路２４０_iの端子ＣＹの出力
信号の値を全加算回路２４０_iの端子Ｃに入力させるよ
うに設定する。

【００７８】次に演算制御回路２０は、メモリ回路Ａ１
４０_i、メモリ回路Ｂ１６０_iに被乗数のビット０から
ビット７までを演算回路Ａ１４２_iに信号Ｉ１として入
力させ、入力セレクタａｓ２１０_iに被乗数のビット０
〜ビット７の値を順次出力させてその都度、全加算回路
２４０_iの端子ＳＭから演算結果を順次得させ、メモリ
回路Ａ１４０_i、メモリ回路Ｂ１６０_iの所定のアドレ
スのワーキングバッファＷのＬＳＢから順に記憶させ
る。さらに、演算制御回路２０は、メモリ回路Ａ１４０
_i、メモリ回路Ｂ１６０_i、および、演算回路Ａ１４２
_iに、上述した加算演算処理によりワーキングバッファ
Ｗに記憶された値、および、メモリ回路Ａ１４０_i、メ
モリ回路Ｂ１６０_iに記憶されている乗算中間結果のビ
ットｑからビット（ｑ＋７）までを加算させ、その加算
結果を乗算中間結果に記憶させる。

【００７９】演算制御回路２０は、メモリ回路Ａ１４０
_i、メモリ回路Ｂ１６０_i、および、演算回路Ａ１４２
_iに、以上の乗数のビットｑについての処理を乗数のビ
ット０からビット７まで行わせることにより乗数、およ
び、被乗数の乗算演算処理を行う。以上の乗算演算処理
を下表参照して説明する。なお下表においては記載の都
合上、４ビット長の乗数、および、４ビット長に被乗数
について示してある。下表に示すように、乗数のビット
Ａ０〜Ａ３（上述の説明においてはＡ０〜Ａ７）につい
て被乗数の全てのビットＤ０〜Ｄ３（上述の説明におい
てはＤ０〜Ｄ７）の乗算を行い、これらを加算してワー
キングバッファＷに記憶する。

【００８０】つまり、ワーキングバッファＷの内容は、
乗数Ａのビット０（Ａ０）に関する演算処理が終わった
時点で（A0*D3 ＋A0*D2 ＋A0*D1 ＋A0*D0 ）となり、乗
数Ａのビット１（Ａ１）に関する演算処理が終わった時
点で（A1*D3 ＋A1*D2 ＋A1*D1 ＋A1*D0 ）となり、乗数
Ａのビット２（Ａ２）に関する演算処理が終わった時点
で（A2*D3 ＋A2*D2 ＋A2*D1 ＋A2*D0 ）となり、乗数Ａ
のビット３（Ａ３）に関する演算処理が終わった時点で
（A3*D3 ＋A3*D2 ＋A3*D1 ＋A3*D0 ）となり、これらの
値が乗算中間結果の所定の位置に加算され、乗算演算の
結果Ｓのビット７（Ｓ７）にキャリーが書き込まれて乗
算演算の結果が得られる。

【００８１】

【表２】 A0;W0= A0*D3 ＋A0*D2 ＋A0*D1 ＋A0*D0 A1;W1= A1*D3 ＋A1*D2 ＋A1*D1 ＋A1*D0 ＋０ A2;W2= A2*D3 ＋A2*D2 ＋A2*D1 ＋A2*D0 ＋０＋０ A3;W3= A3*D3 ＋A3*D2 ＋A3*D1 ＋A3*D0 ＋０＋０＋０Ｓ７Ｓ６Ｓ５Ｓ４Ｓ３Ｓ２Ｓ１Ｓ０Ｓ＝Ｗ０＋Ｗ１＋Ｗ２＋Ｗ３だだし、Ａ０〜Ａ３は乗数Ａの各ビットを示し、Ｄ０〜
Ｄ３は被乗数Ｄ_iの各ビットを示し、Ｓ０〜Ｓ７は乗算
演算の結果の各ビットを示し、Ｗはワーキングバッファ
Ｗの内容を示し、＊は乗算を示す。

【００８２】以下、演算回路Ａ１４２_iごとにメモリ回
路Ａ１４０_i、メモリ回路Ｂ１６０ _iに記憶された条件
を示すデータ（条件データ）のビットの論理値に従っ
て、各演算回路１０６_iにおいて演算処理の内容を変更
する方法を説明する。演算制御回路２０は、メモリ回路
Ａ１４０_i、メモリ回路Ｂ１６０_i条件データの所定の
ビットを演算回路Ａ１４２_iに入力させ、入力セレクタ
ｍｓ２０４_iからその値を出力させ、セレクタ回路２３
０_iを制御させる。さらに演算制御回路２０は、セレク
タ回路２３０_iの出力信号を端子ｗｏｕｔから出力させ
るようにセレクタ回路２４２_iを制御することにより、
メモリ回路Ａ１４０_i、メモリ回路Ｂ１６０_iに記憶さ
れた条件データにより演算回路Ａ１４２_iそれぞれにお
いて異なる処理を行わせることが可能である。すなわち
演算制御回路２０は、条件データのビットの論理値によ
り、信号Ｉ２の値、あるいは、信号ＳＭのいずれかの値
を演算回路Ａ１４２_iの端子ｗｏｕｔからの出力信号の
値とすることができる。

【００８３】以下、この条件分岐を用いて２の補数表現
のデータ、例えば画素値Ｄ_iの絶対値を求める方法を説
明する。まず演算制御回路２０は、コマンド信号ＣＭＤ
１を論理値０に設定し、コマンド信号ＣＭＤ２を論理値
１に設定し、メモリ回路１０４_iに画素値Ｄ_iの符号を
示すサインビットを演算回路Ａ１４２_iに入力させ、入
力セレクタｍｓ２０４_iにサインビットの値を出力させ
る。さらに演算制御回路２０は、メモリ回路Ａ１４
０_i、メモリ回路Ｂ１６０_iに画素値Ｄ_iの各ビットを
ＬＳＢから順に端子ｉｎｐ２を介して信号Ｉ２として入
力させ、画素値Ｄ_iのＬＳＢに関する処理においては入
力セレクタｃｓ２２２_iに論理値１を出力させ、入力セ
レクタａｓ２１０_iに論理値０を出力させ、画素値Ｄ_i
のＬＳＢ以外に関する処理においては入力セレクタｃｓ
２２２_iに信号ＣＹの値を出力させ、入力セレクタａｓ
２１０_iに論理値０を出力させる。

【００８４】上述の設定において、演算回路Ａ１４２_i
は、サインビットが論理値０である場合には、信号Ｉ２
をそのまま端子ｗｏｕｔから出力する。一方、全加算回
路２４０_iの信号ＳＭは、画素値Ｄ_iの全ビットを反転
して１を加えた値、換言すると、画素値Ｄ_iの符号を反
転した値となる。すなわち、演算制御回路２０は、画素
値Ｄ_iのサインビットが論理値１、つまり画素値Ｄ_iが
負である場合にはセレクタ回路２３０_iに信号ＳＭを選
択させて、セレクタ回路２４２_iを介して画素値Ｄ_iの
符号を反転した値を端子ｗｏｕｔから出力させ、サイン
ビットが論理値０、つまり画素値Ｄ_iが正である場合に
はセレクタ回路２３０_iに信号Ｉ２を選択させて画素値
Ｄ_iをそのまま端子ｗｏｕｔから出力させることができ
る。このような演算回路Ａ１４２_iの出力信号は、画素
値Ｄ_iの絶対値に他ならない。

【００８５】演算回路Ａ１４２_iが、上述の各演算処理
動作を画素値Ｄ_iに対して行い、さらに演算回路Ａ１４
２_iがメモリ回路Ｂ１６０_iを介して演算回路Ｂ１６２
_iに演算処理結果を入力し、並列的に演算処理を行わせ
ることにより、データ記録装置１の演算処理速度は飛躍
的に向上する。また、演算処理結果Ｑ_i、あるいは、演
算処理の中間結果のビット幅は、入力された画素値Ｄ_i
のビット幅に比べて大きくなることが多い。しかし、本
発明の並列プロセッサによれば、それぞれ単一の演算回
路を有する複数の単位演算処理回路を有する並列プロセ
ッサを複数個直列に接続して演算処理速度を向上させる
場合の並列プロセッサ間のデータ入出力に要する転送時
間、および、バス幅に起因する種々の制限がないので演
算処理上の制限が少ない。

【００８６】なお、上述した本発明の並列プロセッサの
実施例においては、演算回路Ａ１４２_iによる論理演算
処理、加算演算処理、減算演算処理、乗算演算処理、お
よび、絶対値の算出の各演算処理処理について示した
が、本発明の並列プロセッサ１において、これらの演算
処理を任意に組み合わせて、画素値Ｄ_iおよびその他の
メモリ回路Ａ１４０_i、メモリ回路Ｂ１６０_iに記憶さ
れた情報について任意の処理を行うことができる。ま
た、２の補数表現されたデータに対する乗算演算処理
も、上述した単純２進数に対する乗算演算処理にサイン
ビットに関する処理を加えた、ほぼ同様の演算処理によ
り行うことが可能である。

【００８７】また、上述した実施例においては、演算回
路Ａ１４２_iは入力セレクタａｓ２１０_iに信号Ｉ１を
入力し、入力セレクタｂｓ２１６_iに信号Ｉ２を入力す
るように構成されているが、この構成は並列プロセッサ
１の入出力構成（１バンク２ポート構成）に起因してい
る。また、演算制御回路２０からメモリ回路Ａ１４
０_i、メモリ回路Ｂ１６０_iに入力される制御信号ＣＭ
ＥＭの内容を適宜変更することにより、データを入れ換
えて全加算回路２４０_iの端子Ａ、端子Ｂへのデータ供
給することも可能である。

【００８８】また、本発明の並列プロセッサ１の演算回
路Ａ１４２_i、演算回路Ｂ１６２_iは、ＤＳＰの演算回
路として充分な機能を実現しながら、従来技術として示
したプロセッサエレメント８に比べて非常に簡略化され
ている。つまり、入力セレクタｍｓ２０４_i、入力セレ
クタａｓ２１０_i、入力セレクタｂｓ２１６_i、およ
び、入力セレクタｃｓ２２２_iに相当するプロセッサエ
レメント８の部分がそれぞれ８入力１出力のセレクタで
構成されているのに対し、本発明の並列プロセッサ１に
おいては４入力１出力のセレクタ回路２０６_i，２１
２，２１８，２２４により構成されている。従って、本
発明の並列プロセッサによれば、回路規模を大幅に削減
可能であり、高性能かつ安価な並列プロセッサを提供す
ることが可能となる。このような全加算回路２４０_iへ
のデータ入力回路の簡略化は、入力セレクタｍｓ２０４
_i、入力セレクタａｓ２１０_i、入力セレクタｂｓ２１
６_i、入力セレクタｃｓ２２２_iにセレクタ回路２００
_i，２０２_iを前置し、単位演算処理回路１０_iに隣接
する単位演算処理回路１０_i-1，１０_i+1からのデータ
をセレクタ回路２００_i，２０２_iにより前もって選択
して演算回路Ａ１４２_i、演算回路Ｂ１６２_iの内部回
路に導くことにより可能となっている。

【００８９】また、演算回路Ａ１４２_i、演算回路Ｂ１
６２_iは、セレクタ回路２００_i，２０２_iにより隣接
する単位演算処理回路１０_i-1，１０_i+1からのデータ
とメモリ回路Ａ１４０_i、メモリ回路Ｂ１６０_iからの
データを選択している。このような選択によっては、上
述した各演算処理においては全加算回路２４０_iの端子
Ａ、および、端子Ｂに供給するデータの値に制限を生じ
ない。仮に、特殊な場合において全加算回路２４０_iの
端子Ａ、および、端子Ｂに供給するデータの値の制限が
生じたとしても、ソフトウェア的に回避することができ
る。演算処理回路１４_i，１６_i間でデータの転送を行
わない場合、各演算処理回路１４_i，１６は独立に動作
することが出来る。従って、入力シフトレジスタ１２、
および、出力シフトレジスタ１８を演算処理回路１
４_i，１６それぞれに設けた場合に比べ、入力シフトレ
ジスタ１２、および、出力シフトレジスタ１８が占める
半導体素子上の面積、および、これらの動作に必要な消
費電力が削減される。また、演算処理回路１４_i，１６
の数は、各単位演算処理回路１０_iに２段に限らず、任
意の段数（ｎ）とすることができる。この場合、データ
記録装置１において各画素値Ｄ_iの処理に費やすことが
可能な処理時間はｎ水平掃引時間となる。上述の実施例
に示した他、本発明の並列プロセッサは、例えば変形例
として上述したように、種々の構成をとることができ
る。

【００９０】

【発明の効果】以上述べたように本発明の並列プロセッ
サによれば、各プロセッサエレメントに複数のＡＬＵを
設け、これらのＡＬＵに並列演算処理を行わせることに
より並列プロセッサの処理能力を向上させることができ
る。また、並列演算処理を行うことにより、並列プロセ
ッサの処理能力を向上させつつ、可能な限り構成を簡略
化して回路規模の増大を抑えることができる。また、各
演算処理回路のＡＬＵにおいては、独立に演算処理が行
えるので、リアルタイムで画像処理を行う際に要求され
る処理を１つの演算処理回路で処理しきれない場合であ
っても、複数の演算処理回路を搭載することにより計算
の途中経過等の結果に比してビット数の多いデータの入
出力のためのビット幅、および、データの転送のために
要する時間等に起因する制限を排除することができる。

【図面の簡単な説明】

【図１】本発明の並列プロセッサの構成を示す図であ
る。

【図２】図１に示した単位演算処理回路を構成するデー
タ入力レジスタ（ＤＩＲ）、データ出力レジスタ（ＤＯ
Ｒ）、メモリ回路（ＭＥＭ）、および、演算回路（Ｐ
Ｅ）の接続を示す図である。

【図３】図１および図２に示した演算回路の構成を示す
図である。

【図４】文献「Chiders J. et al,"SVP:Serial Video P
rocessor", IEEE 1990 CICC, p17.3.1」に記載された従
来のプロセッサエレメントの構成を示す図である。

【符号の説明】

１…並列プロセッサ、１０…単位演算処理回路、１２…
入力シフトレジスタ、１２０…データ入力レジスタ、１
４，１６…演算処理回路、１４０，１６０…メモリ回
路、１４２，１６２…演算回路、１４４，１４６，１６
４，１６６…バッファ回路、１８…出力シフトレジス
タ、１８０…データ出力レジスタ、２００，２０２…セ
レクタ回路、２０４…入力セレクタｍｓ、２１０…入力
セレクタａｓ、２１６…入力セレクタｂｓ、２２２…入
力セレクタｃｓ、２０６，２１２，２１８，２２４，２
３０，２４２…セレクタ回路、２０８，２１４，２２
０，２２６，２２８…レジスタ回路、２３２…ＯＲ回
路、２３６…ＡＮＤ回路、２３８…ＸＯＲ回路、２４０
…全加算回路

Claims

【特許請求の範囲】

【請求項１】１周期あたり複数のデータからなる入力信
号に演算処理を行う並列プロセッサであって、それぞれが複数の段数に直列結合された１データごとの
演算処理を行う単位演算手段を有する単位演算ユニット
を、前記複数のデータ数に応じた数だけ並列に設けた単
位演算ユニット群を具備し、該単位演算ユニット群の単
位演算ユニット内の同じ段の位置の単位演算手段は、同
じ演算処理を行うように構成され、前記それぞれの単位演算ユニットは、前記周期的に入力
される入力信号の内、対応するデータを受入れ、それぞ
れの段の単位演算手段が、前記周期ごとに所定の演算処
理を行い、次段の単位演算手段に出力するように構成さ
れている並列プロセッサ。
【請求項２】前記単位演算ユニットの各段の単位演算手
段は、隣接する単位演算ユニットの同じ段の位置の単位
演算手段とデータの交換が可能なように構成されている
請求項１に記載の並列プロセッサ。
【請求項３】同一の前記単位演算ユニットに含まれる前
記各単位演算手段は、それぞれ所望の演算処理を分割し
てその一部ずつを行い、該単位演算ユニット全体で該所
望の演算処理を行う請求項１または２に記載の並列プロ
セッサ。
【請求項４】前記単位演算手段は、それぞれメモリ手段
と演算手段とを有し、該演算手段は対応する該メモリ手
段を介して同一の前記単位演算ユニットの次段の該演算
手段に結合されている請求項１〜３のいずれかに記載の
並列プロセッサ。
【請求項５】前記周期ごとに直列形式の前記入力信号の
データを順次、受け入れて該データそれぞれを保持する
シフトレジスタを有し、前記シフトレジスタに保持され
た前記データそれぞれを対応する前記単位演算ユニット
の最先段の前記単位演算手段に対して並列的に出力する
データ入力手段をさらに有する請求項１〜４のいずれか
に記載の並列プロセッサ。
【請求項６】前記周期ごとに前記単位演算ユニットの最
後段の前記単位演算手段それぞれの前記演算処理の結果
を並列的に入力して保持するシフトレジスタを有し、前
記レジスタに保持された前記演算処理の結果を順次、直
列的に出力するデータ出力手段をさらに有する請求項５
に記載の並列プロセッサ。
【請求項７】前記入力信号は直列形式の映像信号であ
り、前記データは該映像信号の１水平期間分の画素それ
ぞれの画素データであり、前記周期は該映像信号の連続
する１水平期間および１水平ブランキング期間であっ
て、前記データ入力手段のシフトレジスタは、前記１水平期
間に前記画素データを順次、受け入れて該画素データそ
れぞれを保持し、前記データ入力手段は、前記１水平ブ
ランキング期間に前記シフトレジスタに保持された前記
画素データそれぞれを対応する前記単位演算ユニットの
最先段の前記単位演算手段に対して並列的に出力し、前記単位演算手段は、前記１水平期間にそれぞれ前記演
算処理を行い、前記データ出力手段のシフトレジスタは、前記１水平ブ
ランキング期間に単位演算ユニットの最後段の前記単位
演算手段それぞれの演算処理の結果を並列的に入力して
保持し、前記データ出力手段は、前記レジスタに保持さ
れた前記演算処理の結果を順次、直列的に出力する請求
項６に記載の並列プロセッサ。