JPH0864827A

JPH0864827A - 半導体装置及びその製造方法

Info

Publication number: JPH0864827A
Application number: JP6198151A
Authority: JP
Inventors: Katsutada Horiuchi; 勝忠堀内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-08-23
Filing date: 1994-08-23
Publication date: 1996-03-08

Abstract

(57)【要約】【構成】支持基板上に絶縁膜を介して半導体膜，ゲート
絶縁膜、及び単結晶半導体超薄膜が順に構成された半導
体基板を用意する。基板の主表面上に第二のゲート絶縁
膜を介して形成された上部ゲート電極の加工に於いて、
第二のゲート絶縁膜，単結晶半導体超薄膜，ゲート絶縁
膜、及び半導体膜も同一マスクにより一括加工し、単結
晶半導体超薄膜の上下にゲート電極を構成する。各ゲー
ト電極の側壁は濃度差酸化法を用いて絶縁膜をゲート電
極と自己整合で形成し、単結晶半導体超薄膜の側壁から
ソース，ドレイン引出し電極を介してソース，ドレイン
拡散層を構成する。【効果】ゲート・ソース，ドレイン間重畳容量の低減，
ゲート間合わせずれ解消による動作特性のばらつき改
善，位置合せ余裕解消による素子寸法の微細化，製造工
程数の低減が図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は絶縁膜上に構成された半
導体装置及びその製造方法に係り、特に、電流駆動能力
に優れた超薄膜二重ゲート構造ＭＯＳ型トランジスタと
その製造方法に関する。

【０００２】

【従来の技術】半導体基板上に絶縁膜を介して構成され
た単結晶超薄膜にトランジスタを形成する技術はＳＯＩ
技術と称されており公知である。特に、単結晶超薄膜を
薄いゲート絶縁膜を介して上下から挾むようにゲート電
極を配置した構造も二重ゲート構造と称されて公知であ
る。

【０００３】図２は上記二重ゲート構造を有する半導体
装置の断面構造を示す。図に於いて、１は半導体基板、
２は埋込み絶縁膜、５０は単結晶超薄膜であり、絶縁膜
２４及び９０を介して第一のゲート電極１４０と第二の
ゲート電極１１０により挾まれる構成となっている。９
０は素子間分離絶縁膜、１８０，１９０は単結晶超薄膜
５０内に形成されたソース拡散層及びドレイン拡散層で
あり、２５及び２６はソース電極及びドレイン電極であ
る。

【０００４】上記構造は素子間分離絶縁膜９０，第一の
ゲート絶縁膜及び第一のゲート電極１４０、更には厚い
半導体膜又は絶縁膜９１までを半導体基板５０に形成
し、厚い半導体膜又は絶縁膜９１表面を平坦化研磨し、
ウエハ貼合せ技術により絶縁膜２が表面に形成された別
の半導体基板１と貼合せる技術に基づいている。貼合せ
工程の後、半導体基板５０の裏面側から研削，研磨によ
り素子間分離絶縁膜９０の裏面で規定される厚さまで薄
膜化し、単結晶超薄膜５０を形成している。

【０００５】この工程により形成した単結晶超薄膜５０
領域に第二のゲート電極１１０，ソース拡散層１８０，
ドレイン拡散層１９０等を従来製造工程に基づいて形成
している。上記の従来製造方法に基づく超薄膜二重ゲー
ト構造トランジスタにおいては半導体基板に製造された
通常トランジスタに比べて２倍以上の大電流化が可能で
ある。

【０００６】

【発明が解決しようとする課題】従来の二重ゲートトラ
ンジスタは製造方法からも明らかなように、第二のゲー
ト電極１１０は第一のゲート電極１４０に位置合せして
別途に形成されるためゲート電極間の位置ずれが避けら
れなかった。特に、ソース，ドレイン拡散層180、及び
１９０は第二のゲート電極１１０をマスクとして超薄膜
５０に導入するため、ソース，ドレイン拡散層１８０、
及び１９０と第一のゲート電極間の寄生容量が上記位置
ずれに従って、ばらつき、このためトランジスタの動特
性がばらつくという欠点があった。

【０００７】ＭＯＳトランジスタの基本動作速度はＣを
寄生容量，Ｖを電源電圧，Ｉをソース・ドレイン電流と
するとＣ・Ｖ／Ｉに比例するが、二重ゲートトランジス
タではゲート容量の倍増とソース，ドレイン拡散層１８
０、及び１９０と第一のゲート電極間寄生容量の増加の
ために駆動電流増加の特徴も基本動作速度向上の効果は
小さかった。更に、この構造ではゲート電極形成が二回
にわたり、さらに製造工程途中にパターン付きウエハの
貼合せ（貼合せ強度向上のための高温熱処理工程を含
む）と研削，研磨工程等従来の半導体装置製造工程に比
べて清浄でない製造工程を経過せねばならず、通常のト
ランジスタに比べて製造工程数の増加が避けられなかっ
た。これにより製造原価の上昇と良品歩留りの低下が避
けられなかった。

【０００８】特にパターン付きウエハの貼合せ工程は、
半導体表面に絶縁膜等が形成された反りの状態が異なる
二枚のウエハを貼合せるため、パターン歪が避けられ
ず、位置合わせで重大な支障が生じる欠点があった。

【０００９】また、従来の二重ゲートトランジスタの他
の欠点は、ゲート直下からソース電極までの電流経路が
超薄膜の膜厚で規定されるため、チャネルコンダクタン
スの増加の特徴が大きなソース直列抵抗のため阻害され
る欠点を有していた。

【００１０】

【課題を解決するための手段】本発明においては、超薄
膜二重ゲートトランジスタの上記した欠点を解消するた
め、支持基板の上に絶縁膜，半導体薄膜，薄い第一のゲ
ート絶縁膜，単結晶超薄膜が順に構成された多層構造半
導体基板を準備する。上記基板の単結晶超薄膜に通常の
ＭＯＳトランジスタの製造方法に基づき、第二のゲート
絶縁膜，ゲート電極を形成し、引き続いてゲート電極加
工マスクのまま第二のゲート絶縁膜，単結晶超薄膜，第
一のゲート絶縁膜、更には半導体薄膜をパターニングし
て第一のゲート電極を形成する。

【００１１】尚、半導体薄膜の上記パターニングに先だ
って、少なくとも単結晶超薄膜の側面部を覆うように薄
い側壁絶縁膜を構成させる。半導体薄膜のパターニング
の後、側壁絶縁膜をマスクとして第一のゲート電極の側
壁から不純物を拡散により導入して低抵抗化させる。同
時に第二のゲート電極も上部から不純物を導入して低抵
抗化してもよい。その後、単結晶超薄膜の側面部の絶縁
膜を除去してから湿式熱酸化法により第一及び第二のゲ
ート電極の露出部に厚い酸化膜を、単結晶超薄膜の側面
部には薄い酸化膜を形成する。

【００１２】単結晶超薄膜の側面部の薄い酸化膜膜厚分
をエッチング除去すると第一及び第二のゲート電極部に
のみ自己整合的に絶縁膜が残置される。この状態より不
純物が高濃度に添加された半導体薄膜を全面に堆積し、
その後の熱処理により単結晶超薄膜の側面から不純物を
拡散させてソース，ドレイン拡散層を形成する。その
後、不純物が高濃度に添加された半導体薄膜をパターニ
ングしてソース，ドレイン引出し電極とする。最後に絶
縁膜の堆積と所望箇所への開口、更には配線金属膜の堆
積とそのパターニングによりソース，ドレイン電極等を
形成すれば良い。尚、第一及び第二のゲート電極の露出
部に厚い酸化膜が選択的に形成される現象は高濃度に不
純物が添加された半導体領域で増速酸化が行われる現象
に基づく。

【００１３】

【作用】上記手法に基づけば超薄膜下部に配置される第
一のゲート電極と単結晶超薄膜及び第二のゲート電極は
同一マスクにより自己整合の関係で構成されるのでソー
ス，ドレイン拡散層と第一のゲート電極間の寄生容量の
ばらつきは本質的に解消される。上記手法に基づけば、
製造工程数も通常のＭＯＳトランジスタと同等であり、
通常のＭＯＳトランジスタ製造における微細化技術がそ
のまま適用できるばかりでなく、従来の二重ゲートトラ
ンジスタの製造に比べて製造工程数の低減が可能とな
る。その上、製造工程途中に研削，研磨等の清浄でない
工程を使用せずにすむ。従って、製造原価の上昇を伴う
ことなく大電流特性に優れ、超高速動作が可能な微細な
トランジスタを実現することができる。

【００１４】更に、本発明に基づけば第一及び第二のゲ
ート電極寸法ばかりでなくその側壁に形成する絶縁膜の
膜厚も同一製造工程で同一条件で形成可能となり、寄生
容量低減が容易となる。側壁絶縁膜の形成で、第一及び
第二のゲート絶縁膜に着目すると、超薄膜端部からの酸
化が進行するため端部では内部に較べて膜厚が厚く構成
される現象も付加される。これにより超薄膜端部に構成
されるソース，ドレイン拡散層と第一、及び第二のゲー
ト電極の重畳部におけるゲート絶縁膜膜厚を選択的に厚
く構成できる。従って、ゲート端で通常問題となるソー
ス・ゲート間短絡不良等の不良発生を低減でき、且つ、
ソース・ゲート及びドレイン・ゲート間重畳寄生容量も
低減できる効果がある。即ち、信頼性に優れ、且つ、高
速動作特性を有する二重ゲートトランジスタを提供する
ことができる。

【００１５】更に、本発明ではソース抵抗として作用す
るゲート電極端部から金属配線との接続までをトランジ
スタが形成される単結晶超薄膜の膜厚に制限されること
なく十分に厚い別の半導体膜，金属膜、あるいは金属珪
化膜で構成できるので従来二重ゲート構造トランジスタ
のソース抵抗が活性層を構成する超薄膜半導体の膜厚で
制限されて低減できず、結果的に大電流化上の障害とな
っていた欠点を解消できる効果もある。

【００１６】

【実施例】

（実施例１）図１は実施例１に基づく半導体装置の断面
図、図３から図１０は実施例１に基づく半導体装置の製
造工程を示す断面図である。なお、図３以下では、埋込
絶縁膜２底部の支持基板１の図示を省略している。

【００１７】各図で、左側はトランジスタのゲート長方
向断面を、右側にはゲート幅方向断面を示す。半導体基
板よりなる支持基板１上に順に５００ｎｍ厚のシリコン
（Ｓｉ）熱酸化膜よりなる埋込絶縁膜２，３００ｎｍ厚
のＳｉ膜３，５ｎｍ厚のＳｉ熱酸化膜よりなる第一のゲ
ート絶縁膜４、及び１００ｎｍ厚のＳｉ単結晶超薄膜５
が構成された多層半導体基板を用意する。多層半導体基
板は絶縁膜２が主表面に形成された第一の単結晶Ｓｉ基
板と主表面にゲート絶縁膜４、及びＳｉ膜３が順次形成
された第二の単結晶Ｓｉ基板とを直接貼合せ法により接
着させ、１１００℃程度の高温熱処理により結合強度を
高めた後、第一のＳｉ基板の裏面側から研削、及び研磨
により略薄層化した後、層厚分布を補正するように局所
エッチングを施して超薄膜化して形成する。

【００１８】上記多層半導体基板で、Ｓｉ膜３には高濃
度の燐、又は硼素等の不純物を高濃度に添加し、低抵抗
化したものであってもよい。更に、第一のゲート絶縁膜
４はＳｉ酸化膜ではなく、例えば、酸化膜を窒化した窒
化酸化膜、あるいはＳｉ窒化膜、その他の堆積絶縁膜で
あってもよい。尚、多層半導体基板の製造方法はこの手
法に基づく方法に限定されることなく、例えば、酸素イ
オン注入法により半導体基板の所定深さ位置に所望膜厚
の酸化膜を形成する手法に基づいてもよい（図３）。

【００１９】図３で示される多層半導体基板の単結晶Ｓ
ｉ超薄膜５の表面の薄いＳｉ酸化膜６とＳｉ窒化膜７か
らなる積層膜を形成し、所望領域に選択的に残置するよ
うにパターニングしてから積層膜をマスクにして５×１
０¹⁵／cm²の燐をＳｉ膜３にイオン注入し、その後の熱
処理により低抵抗Ｓｉ膜領域８を形成した（図４）。

【００２０】図４の状態からＳｉ窒化膜７を酸化マスク
とする選択酸化を施して露出されているＳｉ超薄膜５側
面、及び低抵抗Ｓｉ膜領域８表面に５０ｎｍ厚の酸化膜
９を形成してから薄いＳｉ酸化膜６とＳｉ窒化膜７から
なる積層膜を選択的に除去した。この状態から露出され
ているＳｉ超薄膜５の表面に改めて５ｎｍ厚の熱酸化膜
を形成して第二のゲート絶縁膜１０を形成した。その
後、後述する第一のゲート電極と第二のゲート電極の接
続のための開口を酸化膜９の所望箇所に形成した（図
５）。

【００２１】図５の状態より化学気相反応による３００
ｎｍ厚のＳｉ膜と１００ｎｍ厚のＳｉ酸化膜を堆積し、
そのパターニングにより最小寸法２００ｎｍ幅の第二の
ゲート電極１２、及びゲート保護絶縁膜１３を形成し
た。Ｓｉ膜には堆積時に高濃度の不純物を添加しても良
い（図６）。

【００２２】図６の状態より第二のゲート絶縁膜１０と
Ｓｉ超薄膜５、及び酸化膜９ををゲート保護絶縁膜１３
をマスクとして異方性ドライエッチングにより加工し
た。その後、１０ｎｍ厚のＳｉ窒化膜を全面に堆積して
から異方性ドライエッチングにより平坦部分のＳｉ窒化
膜を選択的に除去して第二のゲート電極１２、及びＳｉ
超薄膜５の側壁部にのみＳｉ窒化膜１４を残置させた
（図７）。

【００２３】図７の状態から残置しているゲート保護絶
縁膜１３をマスクとして異方性ドライエッチングを施
し、Ｓｉ膜３を略垂直加工して第一のゲート電極１５を
パターニングした。その後、ゲート保護絶縁膜１３を除
去してからＳｉ窒化膜１４を拡散阻止マスクとして露出
されている第一のゲート電極１５の側壁から、また第二
のゲート電極１２の上部からＰＯＣｌ₃を拡散源する燐
の拡散を行い、第一のゲート電極１５を低抵抗化させた
（図８）。

【００２４】図８の状態からＳｉ窒化膜１４を選択的に
除去し、第一のゲート電極１５と単結晶Ｓｉ超薄膜５の
側壁、及び第二のゲート電極１２の上面と側壁面を露出
させた。続いて、酸化温度８００℃の湿式熱酸化法によ
り露出面に酸化膜を形成してゲート側壁絶縁膜１６とし
た。湿式熱酸化で、燐が高濃度に添加された第一のゲー
ト電極１５、及び第二のゲート電極１２の露出面には１
５０ｎｍ厚の酸化膜を形成したが低不純物濃度の単結晶
Ｓｉ超薄膜５の側壁には１５ｎｍの酸化膜が形成された
だけであった。その後、単結晶Ｓｉ超薄膜５の側壁に形
成された酸化膜を水で稀釈したフッ化水素（ＨＦ）溶液
で完全に除去したが、この工程により第一のゲート電極
１５、及び第二のゲート電極１２の側壁絶縁膜の膜厚は
１２０ｎｍとなった。この状態より燐が高濃度に添加さ
れた低抵抗Ｓｉ膜１７を３００ｎｍの厚さで堆積し、そ
の後の熱処理により単結晶Ｓｉ超薄膜５の側壁部に高濃
度のｎ型ソース拡散層１８、及びドレイン拡散層１９を
形成させた（図９）。

【００２５】図９の状態から第二のゲート電極１２のパ
ターンを８００ｎｍ太らせた相似形状の白黒反転マスク
により第二のゲート電極１２上面と上面がほぼ一致する
ごとき厚さのレジスト膜パターン２０を第二のゲート電
極１２から略一定距離になるように配置してからレジス
ト膜パターン２０と第二のゲート電極１２以外の凹部を
埋めるように第二のレジスト膜２１を塗布して表面を平
坦化させた。

【００２６】続いて、第二のレジスト膜２１表面からレ
ジスト膜をドライエッチングにより均一に除去して第二
のゲート電極上の低抵抗Ｓｉ膜１７面を露出させた。続
いて、等方性ドライエッチングにより低抵抗Ｓｉ膜１７
をその略膜厚分だけエッチングした。この工程により低
抵抗Ｓｉ膜１７は第二のゲート電極１２上で選択的に除
去される（図１０）。

【００２７】図１０の状態からレジスト膜パターン２
０、及びレジスト膜２１を全面的に除去してから低抵抗
Ｓｉ膜１７をパターニングしてソース引出し電極２２と
ドレイン引出し電極２３を形成した。尚、図１０で示し
た第二のゲート電極１２上の低抵抗Ｓｉ膜１７の除去工
程を省略し、ソース引出し電極２２とドレイン引出し電
極２３の形成工程で第二のゲート電極１２上のＳｉ膜１
７を除去しても何らさしつかえない。ソース引出し電極
２２とドレイン引出し電極２３の形成の後、全面に配線
層間絶縁膜２４を堆積し、その所望箇所に開口を施して
からＡｌを主材料とする金属膜を蒸着とそのパターニン
グによりソース金属配線２５，ドレイン金属配線２６，
ゲート金属配線２７を含む配線層を形成した（図１）。

【００２８】製造工程順に従って製造された本実施例の
半導体装置では、１０ｎｍ以下と極めて薄い単結晶半導
体薄膜をゲート絶縁膜を介して上下から挟みこむように
二つのゲート電極で制御する二重ゲート完全空乏型ＭＯ
Ｓトランジスタに関し、上部のゲート電極１２，チャネ
ルを構成する超薄膜単結晶半導体層５、及び下部のゲー
ト電極１５を同一断面形状で且つ、自己整合の関係で構
成できる。この構成で、ソース，ドレイン拡散領域１８
及び１９は超薄膜単結晶半導体層５の側壁から導入され
るため、ソース，ドレイン拡散層１８及び１９が上下の
各々のゲート電極と重畳する面積も自己整合の関係で一
義的に決定される。これにより上下のゲート電極が自己
整合でなく構成されていた従来の二重ゲート構造に於い
て、上部ゲート電極を拡散素子マスクとして導入された
ソース，ドレイン拡散層は下部ゲート電極との重畳面積
が素子ごとにばらつき入出力容量が特定できなかった欠
点、更に最悪の場合はソース，ドレイン領域と下部ゲー
ト電極が重畳せず、いわゆる、オフセット領域が形成さ
れて下部ゲート電極の効果が変動することに起因する電
流の低減、又はばらつき等の問題を本質的に解消するこ
とができた。

【００２９】本実施例に基づく半導体装置に於いて、単
結晶半導体超薄膜４は第一のゲート電極１５及び第二の
ゲート電極１６と同一マスクにより自己整合の関係でパ
ターニングされ、且つ第一のゲート電極１５及び第二の
ゲート電極１６の側壁には高不純物濃度領域での形成膜
厚が低不純物濃度領域上の１０倍以上に達する濃度差酸
化法を利用して形成できる。側壁絶縁膜１６の形成は一
度の湿式低温酸化と単結晶半導体超薄膜４の側壁に形成
された薄い酸化膜の除去により実現でき、第一のゲート
電極１５及び第二のゲート電極１６と自己整合的に構成
される。従って、複数工程による従来の側壁絶縁膜の形
成法に比べて製造工程が簡略化され、膜厚ばらつきの低
減、及びチャネル長等の精密制御が可能となった。

【００３０】本実施例に基づく半導体装置では、側壁絶
縁膜の形成に堆積絶縁膜を用いることなく、リソグラフ
技術で決定される最小寸法で加工したゲート電極の側壁
を熱酸化させて形成した絶縁膜を残置させている。従っ
て、ゲート電極の寸法は更に微細化することが可能とな
り、最新鋭の製造装置を用いることなく大電流，高速動
作に適した超微細半導体装置を従来装置で実現すること
が可能となった。

【００３１】更に本実施例に基づく半導体装置に於いて
はソース，ドレイン拡散層１８及び１９を導入すべき単
結晶超薄膜５幅はゲート側壁絶縁膜１６の形成に基づ
き、ゲート電極１２及び１５の幅より大きく構成され、
単結晶超薄膜５端部はゲート側壁絶縁膜１６に挟まれた
領域に一致するように規定されて構成される。これによ
り単結晶超薄膜５端部はゲート側壁絶縁膜１６により保
護され、ソース，ドレイン拡散層の導入前処理時におけ
るゲート絶縁膜４及び６の予期せぬ削れを防ぐことがで
き、ソース，ドレイン拡散層１８及び１９と第一又は第
二のゲート電極１５、又は１２との短絡不良の発生も防
止することができた。

【００３２】本実施例に基づく半導体装置では１００ｎ
ｍ以下と極薄の単結晶半導体超薄膜５の端部に形成され
るソース，ドレイン拡散層１８、及び１９は十分に広い
電流経路を構成するソース，ドレイン引出し電極２２及
び２３に接続されてから金属電極２５及び２６に接続さ
れる構成となっている。これにより従来の半導体超薄膜
による半導体装置のように金属電極２５及び２６との接
続孔に至るまでの電流経路が単結晶半導体超薄膜で規定
された狭隘な状態に比べてソース，ドレイン直列抵抗を
低減することができた。即ち、金属電極２５及び２６と
の接続孔からゲート電極端までの間隔が０.３μｍ，ゲ
ート幅１０μｍのマスク構成のトランジスタに於いて、
従来構造トランジスタのソース，ドレイン直列抵抗が
９.６Ω と無視できない大きさであったのに対し、本実
施例に基づくトランジスタに於いては３.２Ω と１／３
に直列抵抗を低減することができた。

【００３３】本実施例に基づく半導体装置では第一及び
第二のゲート電極１５及び１２へ添加する不純物として
ｎ導電型不純物を用いた。これはｎ導電型不純物が高濃
度に添加された半導体領域面の方がｐ導電型高濃度不純
物添加の半導体領域面に比べて湿式熱酸化による濃度差
酸化膜形成現象がより顕著である事実に基づく。即ち、
不純物を導入しない単結晶半導体超薄膜５側壁に形成さ
れる膜厚が１０ｎｍなる条件に於いてｎ導電型高濃度半
導体領域上では１５０ｎｍ、ｐ導電型高濃度半導体領域
上では４０ｎｍの酸化膜が形成された。このように、十
分の膜厚を有する絶縁膜をゲート側壁に残置する目的に
はｎ導電型の高濃度不純物をゲート電極１２、及び１５
に添加することが好ましい。

【００３４】本実施例に基づく半導体装置の製造におい
て、第一及び第二のゲート電極１５及び１２への不純物
添加は第一のゲート電極１５加工後、同一製造工程で同
時に実施されており、製造の簡略化が達成されている。

【００３５】（実施例２）図１１は本発明の第二の実施
例による半導体装置の製造工程途中の断面図であり、完
成した断面図は図１となる。実施例１に基づき図７の状
態まで半導体装置を製造した。第二のゲート電極長は
０.３μｍに設定した。この状態よりPOCl₃を拡散源と
する燐の拡散を行い、Ｓｉ膜３全体を低抵抗化させ、単
結晶半導体超薄膜５下部まで低抵抗化させた。尚、上部
ゲート電極１２への不純物導入はゲート加工前に予めＰ
ＯＣｌ₃を拡散源とする燐の拡散を実施し、低抵抗化し
ておく（図１１）。

【００３６】図１１の状態より拡散マスクとして用いた
シリコン窒化膜１４を熱燐酸液で選択除去してからゲー
ト保護絶縁膜１３をエッチングマスクとした垂直ドライ
エッチングを施し、第一のゲート電極１５を形成した。
その後、第一のゲート電極１５の加工マスクに用いたゲ
ート保護絶縁膜１３を除去し、８００℃なる低温湿式酸
化法により高濃度ｎ導電型に変換された第一のゲート電
極１５及び第二のゲート電極１２の露出面に２００ｎｍ
の酸化膜を、高濃度ｎ導電型不純物が導入されていない
単結晶半導体超薄膜５の露出側壁面には２５ｎｍの酸化
膜を成長させた。

【００３７】この状態より単結晶半導体超薄膜５の露出
側壁面に形成された酸化膜を水で稀釈したフッ化水素溶
液で除去したが、この工程により第一のゲート電極１
５、及び第二のゲート電極１２の側壁絶縁膜１６の膜厚
は１５０ｎｍとなった。側壁絶縁膜１６の選択残置の
後、実施例１に従って燐が高濃度に添加された低抵抗Ｓ
ｉ膜１７の堆積とその後の熱処理による単結晶Ｓｉ超薄
膜５の側壁部にｎ導電型ソース拡散層１８、及びドレイ
ン拡散層１９の形成、更にはソース引出し電極２２，ド
レイン引出し電極２３、及びソース金属配線２５，ドレ
イン金属配線２６，ゲート金属配線等を形成した（図
１）。

【００３８】本実施例に基づいて製造された半導体装置
では第一のゲート電極１５の加工を単結晶半導体超薄膜
５の側壁への不純物導入阻止に用いたＳｉ窒化膜１４を
除去してから実施することができる。これにより実施例
１に基づく半導体装置に較べて、第一のゲート電極１５
の寸法を第二のゲート電極１２と殆ど同一寸法にするこ
とができた。これにより、第一のゲート電極１５を加工
マスク寸法と殆ど同一にすることができ、第一のゲート
電極１５とソース，ドレイン拡散層との重畳寄生容量も
低減することができた。

【００３９】本実施例に基づく半導体装置の製造工程
で、側壁絶縁膜１６を実施例１に較べてやや厚く構成し
たが側壁絶縁膜１６の形成膜厚を厚く形成するに従い第
一のゲート絶縁膜４及び第二のゲート絶縁膜１０の膜厚
は内部に較べて側壁部で厚くなるように構成した。即
ち、内部での膜厚が５ｎｍであるのに対し、側壁部での
膜厚は８ｎｍ以上の膜厚となっていた。この結果、ゲー
ト電極１５及び１２とソース，ドレイン拡散層間の絶縁
耐圧が向上され、約６.５ボルトと１.５倍以上向上し
た。

【００４０】（実施例３）実施例２で、図７の状態まで
半導体装置を製造した後、更に、約３０ｎｍの厚さＳｉ
膜３を垂直方向にエッチングを進めてからＰＯＣｌ₃を
拡散源とする燐の拡散を行い、Ｓｉ膜３全体を低抵抗化
させ、単結晶半導体超薄膜５下部まで低抵抗化させた。
その後、実施例２に従い第一のゲート電極１５の加工以
降の製造工程を施して半導体装置を製造した。

【００４１】本実施例に基づく半導体装置ではＳｉ膜３
への燐の高濃度拡散工程に関し製造歩留りを向上するこ
とができた。即ち、第一のゲート絶縁膜４の加工で、加
工ばらつきの為、単結晶半導体超薄膜５の一部が側壁部
で露出され、単結晶半導体超薄膜５へ誤って燐が導入さ
れる不良が実施例２に基づく半導体装置の製造方法では
ある確率で存在したが、不良は本実施例に基づくことに
より完全に解消することができた。この不良は第一のゲ
ート絶縁膜４の加工で、単結晶半導体超薄膜５が露出さ
れていなくとも第一のゲート絶縁膜４の一部が露出され
ていた場合、燐の拡散工程中に第一のゲート絶縁膜４が
燐ガラス化されることにより第一のゲート絶縁膜４が拡
散阻止の役割を果たし得なくなる為と考えられる。

【００４２】上記考察に基づき本実施例に基づく半導体
装置の製造で、第一のゲート絶縁膜４をＳｉ酸化膜の代
わりにＳｉ窒化膜で構成した半導体装置を形成したとこ
ろ、第一のゲート絶縁膜４の一部が露出されていた場合
にも単結晶半導体超薄膜５への燐の導入を完全に防ぐこ
とができた。従って、第一のゲート絶縁膜４、更には第
二のゲート絶縁膜１０として不純物拡散阻止効果の大き
いＳｉ窒化膜を用いることが有効である。

【００４３】尚、実施例１に基づく半導体装置の製造の
ように、第一のゲート電極１５の加工の後に燐の高濃度
拡散を施す場合にも拡散阻止膜として作用させる第二の
ゲート電極１２の側壁に残置するＳｉ窒化膜１４は第一
のゲート絶縁膜４の加工、及びＳｉ膜３の僅かなエッチ
ングの後に形成し、第一のゲート絶縁膜４の側壁がＳｉ
窒化膜１４により保護される構成とすることが望まし
い。

【００４４】（実施例４）図１２は本発明の第四の実施
例に基づく半導体装置の製造工程を示す断面図、図１３
はその完成断面図である。図１２及び図１３は何れもト
ランジスタのチャネル長方向断面図である。実施例１に
従いゲート側壁絶縁膜１６の形成と単結晶Ｓｉ超薄膜５
側壁の露出までを施した。この状態より不純物が添加さ
れていないＳｉ膜を全面に堆積した後、ｐチャネル型Ｍ
ＯＳトランジスタ構成部分のＳｉ膜をレジスト膜で選択
的に覆い、レジスト膜をマスクとする砒素の高濃度イオ
ン注入，レジスト膜の除去、更には注入イオンの活性化
熱処理を施してｎチャネル型ＭＯＳトランジスタ構成領
域上のＳｉ膜のみを選択的にｎ導電型低抵抗Ｓｉ膜１７
に変換させた。

【００４５】上記熱処理により単結晶Ｓｉ超薄膜５の側
壁部にｎ導電型のソース拡散層１８、及びドレイン拡散
層１９も同時に形成された。次に７５０℃なる低温湿式
酸化法によりＳｉ堆積膜表面に酸化膜３８を形成させた
がｎ導電型低抵抗Ｓｉ膜１７領域上では約１５０ｎｍ、
ｐチャネル型ＭＯＳトランジスタ構成部分の不純物が未
だ導入されていないＳｉ膜上では約８ｎｍの酸化膜が形
成された。ｎ導電型低抵抗Ｓｉ膜１７領域上に形成され
た厚い酸化膜３８をイオン注入阻止マスクとする硼素の
高濃度イオン注入とその後の熱処理を施し、ｎ導電型低
抵抗Ｓｉ膜１７領域と自己整合の関係で隣接する領域の
Ｓｉ膜をｐ導電型低抵抗Ｓｉ膜２８に変換させた。熱処
理により単結晶Ｓｉ超薄膜５１の側壁部にｐ導電型のソ
ース拡散層３０、及びドレイン拡散層２９も同時に形成
された（図１２）。

【００４６】図１２の状態よりイオン注入阻止酸化膜３
８を除去してから実施例１に従い、ｎ導電型のソース引
出し電極３１、及びドレイン引出し電極３２，ｐ導電型
のソース引出し電極３４，ドレイン引出し電極３３の形
成、更には配線保護絶縁膜２４の形成，接地電位金属配
線３５，出力金属端子３６，電源供給金属配線３７を含
む所望の金属配線を施した（図１３）。

【００４７】上記の製造工程を経て製造された本実施例
に基づく半導体装置では単結晶Ｓｉ超薄膜５及び５１を
ゲート絶縁膜４及び１０を介して第一のゲート電極１５
及び第二のゲート電極１２により上下から挾みこむよう
に構成された二重ゲート構造トランジスタによる相補型
ＭＯＳトランジスタを自己整合の構成で製造することが
できた。相補型トランジスタでは上下のゲート電極、及
びソース，ドレイン拡散層の何れもが互いに自己整合の
関係で構成されているのでゲート電極とソース，ドレイ
ン間寄生容量を極小に設計することができ、且つ、第一
及び第二のゲート電極間の位置合せ余裕が本質的に無視
できるため素子寸法を微細化することができた。これに
より二重ゲート構造の特徴と合せて超高速動作を可能と
する相補型トランジスタを実現することができた。

【００４８】更に、本実施例に基づく半導体装置では従
来の二重ゲート構造トランジスタの製法における複雑で
高価な製造手法、即ち、ミラー反転マスクを用いて途中
工程まで製造したパターン付きウエハを半導体製造工程
と異質のウエハ貼合せ技術により製造工程途中に施す手
法を必要としない為、高性能の相補トランジスタを廉価
に供給することができた。尚、本実施例に基づく相補型
ＭＯＳトランジスタは二重ゲート構造にも係らず通常基
板に製造する従来構造の相補型ＭＯＳトランジスタの製
造に用いる同一のホトリソグラフマスクのみで製造でき
るので新たなマスク設計や新たな半導体装置製造設備の
導入を要しないで超高速動作が可能な高性能相補型ＭＯ
Ｓトランジスタを廉価に提供することができる。

【００４９】（実施例５）本実施例は、請求項１から１
５記載の本発明に基づいて製造された半導体装置により
構成された信号伝送処理装置に関し、特に、非同期伝送
方式（ＡＴＭ交換器と称される）に関する信号伝送処理
装置であり、その構成図を図１４により説明する。

【００５０】図１４に於いて、光ファイバにより超高速
で直列的に伝送されてきた情報信号は電気信号に変換し
（Ｏ／Ｅ変換）、且つ並列化（Ｓ／Ｐ変換）させる装置
を介して本発明の実施例１に基づいて製造された二重ゲ
ート型ＭＯＳトランジスタで構成される集積回路（ＢＦ
ＭＬＳＩ）に導入した。

【００５１】上記集積回路で番地付処理された電気信号
は直列化（Ｐ／Ｓ変換）及び光信号化(Ｅ／Ｏ変換)され
て光ファイバで出力される。ＢＦＭＬＳＩは多重器(Ｍ
ＵＸ)，バッファメモリ（ＢＦＭ）、及び分離器（ＤＭ
ＵＸ）により構成される。ＢＦＭＬＳＩはメモリ制御Ｌ
ＳＩ、及び空アドレス振分け制御の機能を有するＬＳＩ
（空アドレスＦＩＦＯメモリＬＳＩ）により制御され
る。本信号伝送処理装置は伝送すべき番地と無関係に送
られてくる超高速伝送信号を所望番地に超高速で伝送す
るスイッチの機能を有する装置である。

【００５２】ＢＦＭＬＳＩは入力光信号の伝送速度に比
べて著しく動作速度が遅い為、入力信号を直接スイッチ
ングできず、入力信号を一時記憶させ、記憶された信号
をスイッチングしてから超高速な光信号に変換して所望
番地に伝送する方式を用いている。ＢＦＭＬＳＩの動作
速度が遅ければ、大きな記憶容量が要求される。本実施
例に基づくＡＴＭ交換器ではＢＦＭＬＳＩが実施例１に
基づき製造された半導体装置で構成されることにより従
来のＢＦＭＬＳＩに比べて動作速度が三倍と高速で、且
つ、廉価なため、ＢＦＭＬＳＩの記憶容量を従来比で約
１／３と低減することが可能となった。これによりＡＴ
Ｍ交換器の製造原価を低減することができた。

【００５３】（実施例６）次に、実施例６を図１５の計
算機のブロック図で説明する。本実施例は、請求項１か
ら１５記載の本発明に基づいて製造された半導体装置を
命令や演算を処理するプロセッサ５００が、複数個並列
に接続された高速大型計算機に適用した例である。

【００５４】本実施例では、本発明を実施した相補型半
導体装置の集積度が高いため、命令や演算を処理するプ
ロセッサ５００や，システム制御装置５０１や，主記憶
装置５０２などを、１辺が約１０〜３０mmのシリコン半
導体チップで構成出来た。これら命令や演算を処理する
プロセッサ５００と，システム制御装置５０１と，化合
物半導体集積回路よりなるデータ通信インタフェース５
０３を、同一セラミック基板５０６に実装した。また、
データ通信インタフェース５０３と，データ通信制御装
置５０４を、同一セラミック基板５０７に実装した。こ
れらセラミック基板５０６並びに５０７と，主記憶装置
５０２を実装したセラミック基板を、大きさが１辺約５
０cm程度、あるいはそれ以下の基板に実装し、大型計算
機の中央処理ユニット５０８を形成した。

【００５５】中央処理ユニット５０８内データ通信や，
複数の中央処理ユニット間データ通信、あるいはデータ
通信インタフェース５０３と入出力プロセッサ５０５を
実装した基板５０９との間のデータの通信は、図中の両
端矢印線で示される光ファイバ５１０を介して行われ
た。この計算機では、命令や演算を処理するプロセッサ
５００や，システム制御装置５０１や，主記憶装置５０
２などの半導体装置が、並列に高速で動作し、また、デ
ータの通信を光を媒体に行ったため、１秒間当りの命令
処理回数を大幅に増加することができた。

【００５６】尚、本実施例では大型電子計算機の例につ
いて記載したが、本発明の請求項１から１５の製造方法
に基づく半導体装置は大型電子計算機としてシステム化
された装置に限定されるのではなく、プロセッサ５００
だけを製造する場合にも適用される。プロセッサを多数
台並列接続させたいわゆる、超並列プロセッサの構成素
子の製造に関しても当然適用される。

【００５７】

【発明の効果】本発明に基づけば大電流化が期待でき、
超高速動作が可能な高性能超薄膜二重ゲートトランジス
タに関し、ゲート・ソース，ドレイン間重畳容量の低
減，ゲート間合わせずれ解消による動作特性のばらつき
改善，位置合せ余裕解消による素子寸法の微細化，製造
工程数の低減，製造方法の簡略化、更には新たなマスク
設計や新たな半導体装置製造設備の導入を要しない超高
速動作が可能な半導体装置の廉価提供等の効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１及び２の半導体装置の断面
図。

【図２】従来の半導体装置の断面図。

【図３】本発明の実施例１の半導体装置の製造の第一工
程を示す断面図。

【図４】本発明の実施例１の半導体装置の製造の第二工
程を示す断面図。

【図５】本発明の実施例１の半導体装置の製造の第三工
程を示す断面図。

【図６】本発明の実施例１の半導体装置の製造の第四工
程を示す断面図。

【図７】本発明の実施例１の半導体装置の製造の第五工
程を示す断面図。

【図８】本発明の実施例１の半導体装置の製造の第六工
程を示す断面図。

【図９】本発明の実施例１の半導体装置の製造の第七工
程を示す断面図。

【図１０】本発明の実施例１の半導体装置の製造の第八
工程を示す断面図。

【図１１】本発明の実施例２の半導体装置の製造工程を
示す断面図。

【図１２】本発明の実施例４の半導体装置の製造工程を
示す断面図。

【図１３】本発明の実施例４の半導体装置の断面図。

【図１４】本発明の実施例５による信号伝送処理装置の
説明図。

【図１５】本発明の実施例６による計算機のブロック
図。

【符号の説明】

２…埋込み絶縁膜、４…第一のゲート絶縁膜、５…Ｓｉ
単結晶超薄膜、６…薄いＳｉ酸化膜、９…酸化膜、１０
…第二のゲート絶縁膜、１１…開口、１２…第二のゲー
ト電極、１５…第一のゲート電極、１６…ゲート側壁絶
縁膜、１８…ｎ型ソース拡散層、１９…ｎ型ドレイン拡
散層、２２及び３１…ｎ型ソース引出し電極、２３…ｎ
型ドレイン引出し電極、２４…配線層間絶縁膜、２５…
ソース金属配線、２６…ドレイン金属配線、２７…ゲー
ト金属配線。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 ３０１Ｈ 9056−4Ｍ６１７Ｓ

Claims

【特許請求の範囲】

【請求項１】絶縁膜上に第一のゲート電極，第一のゲー
ト絶縁膜，単結晶半導体薄膜，第二のゲート絶縁膜，第
二のゲート電極の順で構成された半導体装置において、
上記単結晶半導体薄膜の端部と上記第一のゲート電極の
端部までの間隔は上記単結晶半導体薄膜の端部と上記第
二のゲート電極の端部までの間隔と等しくなるように構
成されたことを特徴とする半導体装置。
【請求項２】請求項１において、上記単結晶半導体薄膜
の両側壁はそれぞれソース，ドレイン引出し電極を構成
する低抵抗半導体膜に各々接続される半導体装置。
【請求項３】請求項１において、上記第一及び第二のゲ
ート電極がｎ導電型低抵抗多結晶半導体膜で構成されて
いる半導体装置。
【請求項４】絶縁膜上に第一のゲート電極，第一のゲー
ト絶縁膜，単結晶半導体薄膜，第二のゲート絶縁膜，第
二のゲート電極の順で構成された半導体装置において、
上記第一のゲート絶縁膜はシリコン窒化膜、又は、シリ
コン窒化酸化膜で構成されていることを特徴とする半導
体装置。
【請求項５】絶縁膜上に第一のゲート電極，第一のゲー
ト絶縁膜，単結晶半導体薄膜，第二のゲート絶縁膜，第
二のゲート電極の順で構成された半導体装置において、
上記第一及び第二のゲート絶縁膜の各々の膜厚はチャネ
ル中央部で薄く、チャネル端部で厚くなるように構成さ
れたことを特徴とする半導体装置。
【請求項６】絶縁膜上に第一のゲート電極，第一のゲー
ト絶縁膜，単結晶半導体薄膜，第二のゲート絶縁膜，第
二のゲート電極の順で構成された半導体装置の製造方法
において、上記単結晶半導体薄膜と第一のゲート電極は
上記第二のゲート電極をマスクとして加工されたことを
特徴とする半導体装置の製造方法。
【請求項７】絶縁膜上に第一のゲート電極，第一のゲー
ト絶縁膜，単結晶半導体薄膜，第二のゲート絶縁膜，第
二のゲート電極の順で構成された半導体装置の製造方法
において、上記第一のゲート電極と第二のゲート電極の
側壁に構成される絶縁膜は同一製造工程で形成されるこ
とを特徴とする半導体装置の製造方法。
【請求項８】請求項６または７において、上記第一のゲ
ート電極と第二のゲート電極の側壁部にのみ絶縁膜が選
択的に残置されるように、上記単結晶半導体薄膜側壁の
絶縁膜を除去する半導体装置の製造方法。
【請求項９】請求項６，７または８において、上記第一
のゲート電極と第二のゲート電極の側壁に構成される絶
縁膜は熱酸化法により形成される半導体装置の製造方
法。
【請求項１０】絶縁膜上に第一のゲート電極，第一のゲ
ート絶縁膜，単結晶半導体薄膜，第二のゲート絶縁膜，
第二のゲート電極の順で構成された半導体装置の製造方
法において、上記第二のゲート電極と第二のゲート絶縁
膜，上記単結晶半導体薄膜と第一のゲート絶縁膜、及び
上記第一のゲート電極のパターニングの後に第一のゲー
ト電極に不純物が選択的に導入されることを特徴とする
半導体装置の製造方法。
【請求項１１】絶縁膜上に第一のゲート電極，第一のゲ
ート絶縁膜，単結晶半導体薄膜，第二のゲート絶縁膜，
第二のゲート電極の順で構成された半導体装置の製造方
法において、上記第一のゲート電極と第二のゲート電極
は同一製造工程により不純物が導入されることを特徴と
する半導体装置の製造方法。
【請求項１２】請求項１０において、上記不純物導入工
程は上記第二のゲート電極と第二のゲート絶縁膜，上記
単結晶半導体薄膜と第一のゲート絶縁膜のパターニング
の後になされる半導体装置の製造方法。
【請求項１３】請求項１０において、上記不純物導入工
程は上記第二のゲート電極と第二のゲート絶縁膜，上記
単結晶半導体薄膜と第一のゲート絶縁膜のパターニング
の後、下地半導体膜を同一マスクで所望厚さ除去してか
らなされる半導体装置の製造方法。
【請求項１４】請求項１，２，３，４または５におい
て、上記半導体装置は相補型ＭＯＳトランジスタよりな
る半導体装置。
【請求項１５】請求項６，７，８，９，１０，１１，１
２または１３において、上記半導体装置の製造方法によ
り製造された半導体装置は相補型ＭＯＳトランジスタで
ある半導体装置の製造方法。
【請求項１６】請求項１，２，３，４，５または１４に
おいて、上記半導体装置により構成される非同期型伝送
モード装置。
【請求項１７】請求項１，２，３，４，５または１４に
おいて、上記半導体装置により構成されるプロセッサ装
置。