JPH0865064A - トランスコンダクタ - Google Patents
トランスコンダクタInfo
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- JPH0865064A JPH0865064A JP7195610A JP19561095A JPH0865064A JP H0865064 A JPH0865064 A JP H0865064A JP 7195610 A JP7195610 A JP 7195610A JP 19561095 A JP19561095 A JP 19561095A JP H0865064 A JPH0865064 A JP H0865064A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/4578—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with BiFET transistors as the active amplifying circuit
- H03F3/45843—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with BiFET transistors as the active amplifying circuit by using feedforward means
- H03F3/45878—Measuring at the common source circuit of the differential amplifier
- H03F3/45883—Controlling the active amplifying circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
- H03F3/45282—Long tailed pairs
- H03F3/45286—Non-folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/4578—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with BiFET transistors as the active amplifying circuit
- H03F3/45784—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with BiFET transistors as the active amplifying circuit by using feedback means
- H03F3/45789—Measuring at the loading circuit of the differential amplifier
- H03F3/45807—Controlling the loading circuit of the differential amplifier
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45648—Indexing scheme relating to differential amplifiers the LC comprising two current sources, which are not cascode current sources
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 アクティブ負荷の出力抵抗を変えることによ
り，トランスコンダクタを内蔵したインテグレータのゲ
インを制御する。 【解決手段】 少なくとも２つの入力端子（Ｉ１，Ｉ
２）と，少なくとも２つの出力端子（Ｏ１，Ｏ２）とを
有するトランスコンダクタンス・ステージ（３）により
構成され，前記トランスコンダクタンス・ステージ
（３）の出力端子（Ｏ１，Ｏ２）に接続されたアクティ
ブ負荷（４）と，前記出力端子（Ｏ１，Ｏ２）とアクテ
ィブ負荷（４）との間に接続されたアクティブ負荷
（４）用の制御回路（５）とを具備するものである。
り，トランスコンダクタを内蔵したインテグレータのゲ
インを制御する。 【解決手段】 少なくとも２つの入力端子（Ｉ１，Ｉ
２）と，少なくとも２つの出力端子（Ｏ１，Ｏ２）とを
有するトランスコンダクタンス・ステージ（３）により
構成され，前記トランスコンダクタンス・ステージ
（３）の出力端子（Ｏ１，Ｏ２）に接続されたアクティ
ブ負荷（４）と，前記出力端子（Ｏ１，Ｏ２）とアクテ
ィブ負荷（４）との間に接続されたアクティブ負荷
（４）用の制御回路（５）とを具備するものである。
Description
【０００１】
【発明の属する技術分野】本発明は，第１の基準電圧と
第２の基準電圧との間に接続され，少なくとも２つの入
力端子と，２つの出力端子を有するトランスコンダクタ
ンス・ステージで構成された，制御されるゲイン・トラ
ンスコンダクタに関するものである。
第２の基準電圧との間に接続され，少なくとも２つの入
力端子と，２つの出力端子を有するトランスコンダクタ
ンス・ステージで構成された，制御されるゲイン・トラ
ンスコンダクタに関するものである。
【０００２】また，本発明は，特に，フィルタ・インテ
グレータの実施に関するものであるが，それに限定され
るものではなく，以下の説明は図示の都合上，その応用
例を参照して行うものである。
グレータの実施に関するものであるが，それに限定され
るものではなく，以下の説明は図示の都合上，その応用
例を参照して行うものである。
【０００３】
【従来の技術】トランスコンダクタは，基本的には電圧
が制御されたトランスコンダクタンス差動ステージであ
る。これは，インテグレータおよびアクティブ・フィル
タ構成部品および発振器とインピーダンス変換回路を形
成するために用いられる。
が制御されたトランスコンダクタンス差動ステージであ
る。これは，インテグレータおよびアクティブ・フィル
タ構成部品および発振器とインピーダンス変換回路を形
成するために用いられる。
【０００４】実際のインテグレータは，例えば，図６の
１に一般的に示されているように，通常，負荷キャパシ
タンスＣと並列に接続された有限出力抵抗Ｒ0 を有する
トランスコンダクタンス・ステージ２によって構成され
る。
１に一般的に示されているように，通常，負荷キャパシ
タンスＣと並列に接続された有限出力抵抗Ｒ0 を有する
トランスコンダクタンス・ステージ２によって構成され
る。
【０００５】インテグレータ１の変換機能ＦｄＴ，すな
わち，出力電圧信号Ｖ0 のフーリエ変換の入力電圧信号
Ｖｉに対する比率は，以下の式（１）によりで求められ
る。すなわち， ＦｄＴ＝Ｖｏ／Ｖｉ ＝ｇｍ＊Ｒ0 ／（１＋ｊ＊ω＊Ｒ0 ＊Ｃ） ・・・（１） である。ここで，ｇｍはトランスコンダクタ２のトラン
スコンダクタンスである。したがって，値の低い出力抵
抗Ｒ0 の存在でも，ゲインＡ＝ｇｍ＊Ｒ0 をもたらして
しまい，インテグレータ１の精度を低くしてしまう。
わち，出力電圧信号Ｖ0 のフーリエ変換の入力電圧信号
Ｖｉに対する比率は，以下の式（１）によりで求められ
る。すなわち， ＦｄＴ＝Ｖｏ／Ｖｉ ＝ｇｍ＊Ｒ0 ／（１＋ｊ＊ω＊Ｒ0 ＊Ｃ） ・・・（１） である。ここで，ｇｍはトランスコンダクタ２のトラン
スコンダクタンスである。したがって，値の低い出力抵
抗Ｒ0 の存在でも，ゲインＡ＝ｇｍ＊Ｒ0 をもたらして
しまい，インテグレータ１の精度を低くしてしまう。
【０００６】図７において，ＡとＢにより示されている
のは，理想的なインテグレータと実際の，すなわち，精
度の低いインテグレータの周波数応答を示している。こ
の図から，理想的なインテグレータからの周波数応答は
低い値の脈動（pulsation)ωでダンピングを示すことが
分かる。実際のインテグレータ１の変換機能ＦｄＴの相
は， φ（ω）＝−ａｒｃｔａｇ ω＊Ｒ0 ＊Ｃ ＝−ａｒｃｔａｇ ω／ωD ・・・（２） となり，ここで，ωD = １／（Ｒ0 ＊Ｃ）は，ゲインＡ
＝ｇｍ＊Ｒ0 に対応した脈動である。
のは，理想的なインテグレータと実際の，すなわち，精
度の低いインテグレータの周波数応答を示している。こ
の図から，理想的なインテグレータからの周波数応答は
低い値の脈動（pulsation)ωでダンピングを示すことが
分かる。実際のインテグレータ１の変換機能ＦｄＴの相
は， φ（ω）＝−ａｒｃｔａｇ ω＊Ｒ0 ＊Ｃ ＝−ａｒｃｔａｇ ω／ωD ・・・（２） となり，ここで，ωD = １／（Ｒ0 ＊Ｃ）は，ゲインＡ
＝ｇｍ＊Ｒ0 に対応した脈動である。
【０００７】ωO で示され，ｇｍ／Ｃ比に等しい，作動
時（operating)の脈動では，フェーズφは以下の値を有
している。すなわち， φ（ωO ）＝−ａｒｃｔａｇ ωO ／ωD ＝−ａｒｃｔａｇ Ａ ・・・（３） である。
時（operating)の脈動では，フェーズφは以下の値を有
している。すなわち， φ（ωO ）＝−ａｒｃｔａｇ ωO ／ωD ＝−ａｒｃｔａｇ Ａ ・・・（３） である。
【０００８】等価脈動ωｐに存在し，作動時における脈
動ωO で理想的なトランスコンダクタの極に加えられる
第２の等価極の効果も考慮に入れると，インテグレータ
１の変換機能は，以下のように表現することもできる。
すなわち， Ｆｄｔ ＝Ｖｏ／Ｖｉ ＝Ａ／（（１＋ｊ＊ω／ωD ）＊（１＋ｊ＊ω／ωP ）） ・・・（４） である。ここで，Ａ＝ｇｍ＊Ｒ0 はトランスコンダクタ
２のゲインであり，ωD＝１／（Ｒ0 ＊Ｃ）は，このゲ
インに対応する脈動である。
動ωO で理想的なトランスコンダクタの極に加えられる
第２の等価極の効果も考慮に入れると，インテグレータ
１の変換機能は，以下のように表現することもできる。
すなわち， Ｆｄｔ ＝Ｖｏ／Ｖｉ ＝Ａ／（（１＋ｊ＊ω／ωD ）＊（１＋ｊ＊ω／ωP ）） ・・・（４） である。ここで，Ａ＝ｇｍ＊Ｒ0 はトランスコンダクタ
２のゲインであり，ωD＝１／（Ｒ0 ＊Ｃ）は，このゲ
インに対応する脈動である。
【０００９】インテグレータ１のフェーズ・オーバーフ
ローは，作動時における脈動ωO であり， Δφ＝φ（ωO ）−（−π／２）・・・（５） により求められる差によって示される。
ローは，作動時における脈動ωO であり， Δφ＝φ（ωO ）−（−π／２）・・・（５） により求められる差によって示される。
【００１０】そして，単純な数学的計算で，以下の式が
求められる。すなわち， Δφ＝ａｒｃｔａｇ（ωD ／ωO ）−ａｒｃｔａｇ（ωD ／ωP ） ＝ａｒｃｔａｇ［（１／Ａ−ωO ／ωP ）／（１＋１／Ａ＊ωO ／ωP ）］ ・・・（６） である。
求められる。すなわち， Δφ＝ａｒｃｔａｇ（ωD ／ωO ）−ａｒｃｔａｇ（ωD ／ωP ） ＝ａｒｃｔａｇ［（１／Ａ−ωO ／ωP ）／（１＋１／Ａ＊ωO ／ωP ）］ ・・・（６） である。
【００１１】ゲインが１より大きく，第２の極脈動ωP
が作動時における脈動ωO から離れている場合には，上
記式（６）は以下の形になる。すなわち， Δφ＝ａｒｃｔａｇ（１／Ａ−ωO ／ωP ） ・・・（７） である。
が作動時における脈動ωO から離れている場合には，上
記式（６）は以下の形になる。すなわち， Δφ＝ａｒｃｔａｇ（１／Ａ−ωO ／ωP ） ・・・（７） である。
【００１２】上記式（７）は，フェーズ・オーバーフロ
ーΔφが，ゲインＡの変動と第２の等価極の周波数位
置，すなわち，脈動ωP の影響を受けることを示してい
る。
ーΔφが，ゲインＡの変動と第２の等価極の周波数位
置，すなわち，脈動ωP の影響を受けることを示してい
る。
【００１３】図８には，脈動ωP でゲインＡおよび第２
の極を有する（曲線Ｉ参照）一般的な，精度の低いイン
テグレータの周波数応答（あるいはボード線図）が示さ
れている。
の極を有する（曲線Ｉ参照）一般的な，精度の低いイン
テグレータの周波数応答（あるいはボード線図）が示さ
れている。
【００１４】図８の曲線ＩＩは，フェーズ・オーバーフ
ローが（ＡからＡ’への）ゲインの変動によって起きる
ときに同じインテグレータからの周波数応答を示し，曲
線ＩＩＩはゲインＡと第２の極ωP が同じパーセントで
変動するインテグレータからの周波数応答を示してい
る。また，曲線ＩＩＩは作動時における脈動ωO での曲
線Ｉと同じフェーズ・オーバーフローΔφを示してい
る。
ローが（ＡからＡ’への）ゲインの変動によって起きる
ときに同じインテグレータからの周波数応答を示し，曲
線ＩＩＩはゲインＡと第２の極ωP が同じパーセントで
変動するインテグレータからの周波数応答を示してい
る。また，曲線ＩＩＩは作動時における脈動ωO での曲
線Ｉと同じフェーズ・オーバーフローΔφを示してい
る。
【００１５】脈動ωP での第２の極からの関与（contri
bution) を別にすれば，ゲインＡでのフェーズ・オーバ
ーフローΔφの式は以下のようになる。すなわち， Δφ＝１／Ａ・・・（８） である。
bution) を別にすれば，ゲインＡでのフェーズ・オーバ
ーフローΔφの式は以下のようになる。すなわち， Δφ＝１／Ａ・・・（８） である。
【００１６】ゲインＡの，設計値からの偏差は，ユニテ
ィ・インテグレータ・ゲインと共に，脈動ωO でのフェ
ーズ・オーバーフローの変動をもたらすことが上記式
（８）からわかる。
ィ・インテグレータ・ゲインと共に，脈動ωO でのフェ
ーズ・オーバーフローの変動をもたらすことが上記式
（８）からわかる。
【００１７】さらに，インテグレータ１がフィルタの設
計に用いられている場合，フェーズ・オーバーフローの
変動は，すでによく知られていることなので，ここでは
説明を省略するが，四次セルの，いわゆるＱ値の精度
（フィルタの実施の重要な部分）を低下させてしまう場
合がある。
計に用いられている場合，フェーズ・オーバーフローの
変動は，すでによく知られていることなので，ここでは
説明を省略するが，四次セルの，いわゆるＱ値の精度
（フィルタの実施の重要な部分）を低下させてしまう場
合がある。
【００１８】最後に，有限な抵抗Ｒ0 の存在は上に述べ
た四次セルの入／出力ゲインＧにおける減衰をもたら
す。したがって，このゲイン誤差ΔＧは，設計段階で求
められる理想的なゲインを提供するために，設計段階で
補正しなければならない。
た四次セルの入／出力ゲインＧにおける減衰をもたら
す。したがって，このゲイン誤差ΔＧは，設計段階で求
められる理想的なゲインを提供するために，設計段階で
補正しなければならない。
【００１９】
【発明が解決しようとする課題】上記したように，イン
テグレータ１のゲインＡに逆比例するフェーズ・オーバ
ーフローΔφを制限するするためには，特に高いゲイン
Ａを有するインテグレータ１の使用が考えられる。こう
した方法で，ゲインＡにおける変動は無視できる程度の
強度のフェーズ・オーバーフローを誘発する場合があ
る。
テグレータ１のゲインＡに逆比例するフェーズ・オーバ
ーフローΔφを制限するするためには，特に高いゲイン
Ａを有するインテグレータ１の使用が考えられる。こう
した方法で，ゲインＡにおける変動は無視できる程度の
強度のフェーズ・オーバーフローを誘発する場合があ
る。
【００２０】しかし，これは実際には高い出力抵抗Ｒ0
を有するトランスコンダクタ２を設計する必要性を意味
し，これは垂直ｐｎｐタイプのトランジスタの使用を不
可能にする一定レベルの高い周波数を用いた技術による
実施を困難にしてしまう。
を有するトランスコンダクタ２を設計する必要性を意味
し，これは垂直ｐｎｐタイプのトランジスタの使用を不
可能にする一定レベルの高い周波数を用いた技術による
実施を困難にしてしまう。
【００２１】低供給電圧用の技術を用いた場合にも同様
の問題が発生し，カスケード構成のＰＭＯＳトランジス
タはアクティブな負荷のために用いることができない。
の問題が発生し，カスケード構成のＰＭＯＳトランジス
タはアクティブな負荷のために用いることができない。
【００２２】現在用いられている第２の設計戦略では，
低値センタ（low-value center) あるいは“公称”ゲイ
ンを有するインテグレータの設計が行われ，これはその
公称値から偏差に対する制御されたタイプのゲインであ
る。この方法では，フェーズ・オーバーフローΔφが依
存しているゲインＡの偏差は，可能な範囲で最も良くキ
ャンセルすることができる。
低値センタ（low-value center) あるいは“公称”ゲイ
ンを有するインテグレータの設計が行われ，これはその
公称値から偏差に対する制御されたタイプのゲインであ
る。この方法では，フェーズ・オーバーフローΔφが依
存しているゲインＡの偏差は，可能な範囲で最も良くキ
ャンセルすることができる。
【００２３】さらに，２つの値，ＡｍｉｎとＡｍａｘの
範囲以内にゲインを制限することにより，以下の“公
称”ゲインを有するフィルタの四次セルを提供すること
ができる。すなわち， Ａｎｏｍ＝２／（１／Ａｍｉｎ＋１／Ａｍａｘ） ・・・（９） である。これによって，ゲイン誤差ΔＧの最少化を図る
ことができる。
範囲以内にゲインを制限することにより，以下の“公
称”ゲインを有するフィルタの四次セルを提供すること
ができる。すなわち， Ａｎｏｍ＝２／（１／Ａｍｉｎ＋１／Ａｍａｘ） ・・・（９） である。これによって，ゲイン誤差ΔＧの最少化を図る
ことができる。
【００２４】低ゲイン・インテグレータおよびセルを用
いることにより，低い供給電源で作動する単純なアクテ
ィブ負荷および回路技術の利用が可能になる。ほぼ一定
のゲインＡを得るために，従来の技術ではトランスコン
ダクタンス・ステージ３のトランスコンダクタンスｇｍ
の変動に従って変動する負荷Ｌの利用が提案されてき
た。
いることにより，低い供給電源で作動する単純なアクテ
ィブ負荷および回路技術の利用が可能になる。ほぼ一定
のゲインＡを得るために，従来の技術ではトランスコン
ダクタンス・ステージ３のトランスコンダクタンスｇｍ
の変動に従って変動する負荷Ｌの利用が提案されてき
た。
【００２５】この課題は，Ｂａｓｃｈｉｒｏｔｔｏ，Ｒ
ｅｚｚｉ，ＣａｓｔｅｌｌｏおよびＡｌｉｎｉが“Ｄｅ
ｓｉｇｎ ｏｆ Ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ Ｂｉ
ＭＯＳ ｃｏｎｔｉｎｕｏｕｓ−ｔｉｍｅ ｆｉｌｔｅ
ｒｓ ｗｉｔｈ ｌｏｗ ｏｕｔｐｕｔ ｉｍｐｅｄａ
ｎｃｅ ｔｒａｎｓｃｏｎｄｕｃｔｏｒ”の中で述べて
いるように，Ａ／ｇｍに等しい電圧で制御される負荷Ｌ
を用いることによって達成される。
ｅｚｚｉ，ＣａｓｔｅｌｌｏおよびＡｌｉｎｉが“Ｄｅ
ｓｉｇｎ ｏｆ Ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ Ｂｉ
ＭＯＳ ｃｏｎｔｉｎｕｏｕｓ−ｔｉｍｅ ｆｉｌｔｅ
ｒｓ ｗｉｔｈ ｌｏｗ ｏｕｔｐｕｔ ｉｍｐｅｄａ
ｎｃｅ ｔｒａｎｓｃｏｎｄｕｃｔｏｒ”の中で述べて
いるように，Ａ／ｇｍに等しい電圧で制御される負荷Ｌ
を用いることによって達成される。
【００２６】上記トランスコンダクタンス・ステージ３
のトランスコンダクタンスと負荷Ｌは同じ方向に変動す
るので，ゲインＡは電圧および電流レベルと同様の電気
パラメータでは変動しない。
のトランスコンダクタンスと負荷Ｌは同じ方向に変動す
るので，ゲインＡは電圧および電流レベルと同様の電気
パラメータでは変動しない。
【００２７】トランスコンダクタンスｇL の変動負荷は
ＣＭＯＳ相補性電界効果トランジスタによって提供され
る。トランジスタ２のゲインは以下の通りとなる。すな
わち， Ａ＝ｇｍ／ｇL ＝２／α・・・（１０） である。ここで，αは負荷Ｌを構成するＣＭＯＳトラン
ジスタを流れる分流を示している。
ＣＭＯＳ相補性電界効果トランジスタによって提供され
る。トランジスタ２のゲインは以下の通りとなる。すな
わち， Ａ＝ｇｍ／ｇL ＝２／α・・・（１０） である。ここで，αは負荷Ｌを構成するＣＭＯＳトラン
ジスタを流れる分流を示している。
【００２８】実際には，こうした方式は，特に，相補性
ＣＭＯＳトランジスタの実施に影響を及ぼすプロセス・
パラメータの存在から，ゲイン変動を除去することはで
きない。この方式では，本出願人が欧州特許Ｎｏ．９２
８３０１４０．７において述べているように，補償回路
の利用を必要とする。
ＣＭＯＳトランジスタの実施に影響を及ぼすプロセス・
パラメータの存在から，ゲイン変動を除去することはで
きない。この方式では，本出願人が欧州特許Ｎｏ．９２
８３０１４０．７において述べているように，補償回路
の利用を必要とする。
【００２９】本発明の前提となる技術的課題は，操作お
よび加工条件とは無関係に，被制御ゲイン・インテグレ
ータを作成し，先行技術に伴う上に述べたような制約を
克服するための構造的，機能的特徴を備えたトランスコ
ンダクタンス・ステージを提供できるトランスコンダク
タを得ることを目的とする。すなわち，アクティブ負荷
の出力抵抗を変えることにより，トランスコンダクタを
内蔵したインテグレータのゲインを高精度に制御するこ
とを目的とする。
よび加工条件とは無関係に，被制御ゲイン・インテグレ
ータを作成し，先行技術に伴う上に述べたような制約を
克服するための構造的，機能的特徴を備えたトランスコ
ンダクタンス・ステージを提供できるトランスコンダク
タを得ることを目的とする。すなわち，アクティブ負荷
の出力抵抗を変えることにより，トランスコンダクタを
内蔵したインテグレータのゲインを高精度に制御するこ
とを目的とする。
【００３０】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るトランスコンダクタにあっては，
少なくとも２つの入力端子（Ｉ１，Ｉ２）と，少なくと
も２つの出力端子（Ｏ１，Ｏ２）とを有するトランスコ
ンダクタンス・ステージ（３）により構成され，前記ト
ランスコンダクタンス・ステージ（３）の出力端子（Ｏ
１，Ｏ２）に接続されたアクティブ負荷（４）と，前記
出力端子（Ｏ１，Ｏ２）とアクティブ負荷（４）との間
に接続されたアクティブ負荷（４）用の制御回路（５）
とを具備するものである。
めに，請求項１に係るトランスコンダクタにあっては，
少なくとも２つの入力端子（Ｉ１，Ｉ２）と，少なくと
も２つの出力端子（Ｏ１，Ｏ２）とを有するトランスコ
ンダクタンス・ステージ（３）により構成され，前記ト
ランスコンダクタンス・ステージ（３）の出力端子（Ｏ
１，Ｏ２）に接続されたアクティブ負荷（４）と，前記
出力端子（Ｏ１，Ｏ２）とアクティブ負荷（４）との間
に接続されたアクティブ負荷（４）用の制御回路（５）
とを具備するものである。
【００３１】また，請求項２に係るトランスコンダクタ
にあっては，前記アクティブ負荷（４）が，少なくと
も，それぞれ第１および第２の端子（Ｓ１３，Ｓ１４，
Ｄ１３，Ｄ１４）と制御端子（Ｇ１３，Ｇ１４）を有す
る少なくとも一対のトランジスタ（Ｍ１３，Ｍ１４）に
より構成され，前記トランジスタ対の前記第１（Ｓ１
３，Ｓ１４）および第２（Ｄ１３，Ｄ１４）の端子が相
互に接続されており，前記制御端子（Ｇ１３，Ｇ１４）
が制御回路（５）に接続されているものである。
にあっては，前記アクティブ負荷（４）が，少なくと
も，それぞれ第１および第２の端子（Ｓ１３，Ｓ１４，
Ｄ１３，Ｄ１４）と制御端子（Ｇ１３，Ｇ１４）を有す
る少なくとも一対のトランジスタ（Ｍ１３，Ｍ１４）に
より構成され，前記トランジスタ対の前記第１（Ｓ１
３，Ｓ１４）および第２（Ｄ１３，Ｄ１４）の端子が相
互に接続されており，前記制御端子（Ｇ１３，Ｇ１４）
が制御回路（５）に接続されているものである。
【００３２】また，請求項３に係るトランスコンダクタ
にあっては，前記アクティブ負荷（４）が，それぞれ供
給電圧基準（ＶD ）とトランスコンダクタンス・ステー
ジ（３）の出力端子（Ｏ１，Ｏ２）に対応する１つとの
間に接続されている第１（８）および第２（９）の負荷
回路により構成されているものである。
にあっては，前記アクティブ負荷（４）が，それぞれ供
給電圧基準（ＶD ）とトランスコンダクタンス・ステー
ジ（３）の出力端子（Ｏ１，Ｏ２）に対応する１つとの
間に接続されている第１（８）および第２（９）の負荷
回路により構成されているものである。
【００３３】また，請求項４に係るトランスコンダクタ
にあっては，前記第１および第２の負荷回路（８，９）
は，少なくとも一対の，それぞれの制御端子（Ｇ１３，
Ｇ１４；Ｇ１５，Ｇ１６）が前記制御回路（５）に対応
する出力端子に接続されている並列に接続されたトラン
ジスタ（Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６）により構成
されているものである。
にあっては，前記第１および第２の負荷回路（８，９）
は，少なくとも一対の，それぞれの制御端子（Ｇ１３，
Ｇ１４；Ｇ１５，Ｇ１６）が前記制御回路（５）に対応
する出力端子に接続されている並列に接続されたトラン
ジスタ（Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６）により構成
されているものである。
【００３４】また，請求項５に係るトランスコンダクタ
にあっては，前記少なくとも一対のトランジスタ（Ｍ１
３，Ｍ１４）が，ｐ−チャンネルＭＯＳタイプである。
にあっては，前記少なくとも一対のトランジスタ（Ｍ１
３，Ｍ１４）が，ｐ−チャンネルＭＯＳタイプである。
【００３５】また，請求項６に係るトランスコンダクタ
にあっては，前記ＭＯＳトランジスタ（Ｍ１３，Ｍ１
４）のドレイン端子（Ｄ１３，Ｄ１４）が，トランスコ
ンダクタンス・ステージ（３）の対応する出力端子（Ｏ
１）に接続されているものである。
にあっては，前記ＭＯＳトランジスタ（Ｍ１３，Ｍ１
４）のドレイン端子（Ｄ１３，Ｄ１４）が，トランスコ
ンダクタンス・ステージ（３）の対応する出力端子（Ｏ
１）に接続されているものである。
【００３６】また，請求項７に係るトランスコンダクタ
にあっては，前記制御回路（５）が，前記トランスコン
ダクタンス・ステージ（３）の出力端子（Ｏ１，Ｏ２）
に接続されたコモンモード・フィードバック回路（６）
と，その出力が，前記コモンモード・フィードバック回
路（６）に接続されたＤＣゲイン調整回路（７）と，前
記ＤＣゲイン調整回路（７）と前記アクティブ負荷
（４）との間に接続された電流ミラー回路部（５ａ）に
より構成されているものである。
にあっては，前記制御回路（５）が，前記トランスコン
ダクタンス・ステージ（３）の出力端子（Ｏ１，Ｏ２）
に接続されたコモンモード・フィードバック回路（６）
と，その出力が，前記コモンモード・フィードバック回
路（６）に接続されたＤＣゲイン調整回路（７）と，前
記ＤＣゲイン調整回路（７）と前記アクティブ負荷
（４）との間に接続された電流ミラー回路部（５ａ）に
より構成されているものである。
【００３７】また，請求項８に係るトランスコンダクタ
にあっては，前記コモンモード・フィードバック回路
（６）が，少なくとも，それぞれ一対のトランジスタ
（Ｍ５，Ｍ６；Ｍ７，Ｍ８）により構成され，少なくと
も，１つの端子（Ｓ５，Ｓ６；Ｓ７，Ｓ８）が共通で電
流発生器（Ａ３，Ａ４）に接続され，各対（Ｍ５，Ｍ
８）のトランジスタの制御端子（Ｇ５，Ｇ８）がトラン
スコンダクタンス・ステージ（３）の出力端子（Ｏ１，
Ｏ２）の対応する１つに接続されている一対の差動セル
により構成されているものである。
にあっては，前記コモンモード・フィードバック回路
（６）が，少なくとも，それぞれ一対のトランジスタ
（Ｍ５，Ｍ６；Ｍ７，Ｍ８）により構成され，少なくと
も，１つの端子（Ｓ５，Ｓ６；Ｓ７，Ｓ８）が共通で電
流発生器（Ａ３，Ａ４）に接続され，各対（Ｍ５，Ｍ
８）のトランジスタの制御端子（Ｇ５，Ｇ８）がトラン
スコンダクタンス・ステージ（３）の出力端子（Ｏ１，
Ｏ２）の対応する１つに接続されている一対の差動セル
により構成されているものである。
【００３８】また，請求項９に係るトランスコンダクタ
にあっては，前記ＤＣゲイン調整回路（７）が，少なく
とも１つの端子（Ｓ９，Ｓ１０）が共通で，前記コモン
モード・フィードバック回路（６）に接続されている，
少なくとも１つのトランジスタ対（Ｍ９，Ｍ１０）によ
り構成されているものである。
にあっては，前記ＤＣゲイン調整回路（７）が，少なく
とも１つの端子（Ｓ９，Ｓ１０）が共通で，前記コモン
モード・フィードバック回路（６）に接続されている，
少なくとも１つのトランジスタ対（Ｍ９，Ｍ１０）によ
り構成されているものである。
【００３９】また，請求項１０に係るトランスコンダク
タにあっては，前記トランスコンダクタンス・ステージ
（３），前記アクティブ負荷（４）および前記制御回路
（５）のレプリカである回路部（１０）により構成さ
れ，前記レプリカ回路部（１０）の出力端子がトランス
コンダクタの制御回路（５）に接続されているものであ
る。
タにあっては，前記トランスコンダクタンス・ステージ
（３），前記アクティブ負荷（４）および前記制御回路
（５）のレプリカである回路部（１０）により構成さ
れ，前記レプリカ回路部（１０）の出力端子がトランス
コンダクタの制御回路（５）に接続されているものであ
る。
【００４０】また，請求項１１に係るトランスコンダク
タにあっては，前記レプリカ回路部（１０）が，前記ト
ランスコンダクタンス・ステージ（３）のレプリカであ
る第２のトランスコンダクタンス・ステージ（１１）に
構成され，その入力端子に対して定電圧が供給されるも
のである。
タにあっては，前記レプリカ回路部（１０）が，前記ト
ランスコンダクタンス・ステージ（３）のレプリカであ
る第２のトランスコンダクタンス・ステージ（１１）に
構成され，その入力端子に対して定電圧が供給されるも
のである。
【００４１】また，請求項１２に係るトランスコンダク
タにあっては，前記レプリカ回路部（１０）が，さら
に，４つの入力端子（Ｉ３，Ｉ４，Ｉ５，Ｉ６）と２つ
の出力端子（２５，２６）とを有する差動アンプ（１
２）を含んでおり，前記差動アンプ（１２）の最初の２
つの入力端子（Ｉ３，Ｉ４）が，前記第２のトランスコ
ンダクタンス・ステージ（１１）の出力端子（１３，１
４）に接続されており，前記差動アンプ（１２）の第２
の入力端子（Ｉ５，Ｉ６）に対して定電圧が供給される
ものである。
タにあっては，前記レプリカ回路部（１０）が，さら
に，４つの入力端子（Ｉ３，Ｉ４，Ｉ５，Ｉ６）と２つ
の出力端子（２５，２６）とを有する差動アンプ（１
２）を含んでおり，前記差動アンプ（１２）の最初の２
つの入力端子（Ｉ３，Ｉ４）が，前記第２のトランスコ
ンダクタンス・ステージ（１１）の出力端子（１３，１
４）に接続されており，前記差動アンプ（１２）の第２
の入力端子（Ｉ５，Ｉ６）に対して定電圧が供給される
ものである。
【００４２】また，請求項１３に係るトランスコンダク
タにあっては，前記レプリカ回路部（１０）の内部で，
前記制御回路（５）が，第２のトランスコンダクタンス
・ステージ（１１）の出力端子（１３，１４）に接続さ
れたコモンモード・フィードバック回路（１６）と，そ
の出力が前記コモンモード・フィードバック回路（１
６）に接続されたＤＣゲイン調整回路（１７）と，前記
ＤＣゲイン調整回路（１７）と前記レプリカのアクティ
ブ負荷（１４）との間に接続された電流ミラー回路部
（１５）とにより構成されるものである。
タにあっては，前記レプリカ回路部（１０）の内部で，
前記制御回路（５）が，第２のトランスコンダクタンス
・ステージ（１１）の出力端子（１３，１４）に接続さ
れたコモンモード・フィードバック回路（１６）と，そ
の出力が前記コモンモード・フィードバック回路（１
６）に接続されたＤＣゲイン調整回路（１７）と，前記
ＤＣゲイン調整回路（１７）と前記レプリカのアクティ
ブ負荷（１４）との間に接続された電流ミラー回路部
（１５）とにより構成されるものである。
【００４３】また，請求項１４に係るトランスコンダク
タンスにあっては，前記差動アンプ（１２）の前記出力
端子（２５，２６）が，前記ＤＣゲイン調整回路（１
７）および前記制御回路（５）に接続され，所定の電圧
値（Ｖｃ）を供給するものである。
タンスにあっては，前記差動アンプ（１２）の前記出力
端子（２５，２６）が，前記ＤＣゲイン調整回路（１
７）および前記制御回路（５）に接続され，所定の電圧
値（Ｖｃ）を供給するものである。
【００４４】また，請求項１５に係るトランスコンダク
タンスにあっては，前記第２のトランスコンダクタンス
・ステージ（１１）が，前記トランスコンダクタンス・
ステージ（３）に供給されるものと等しいバイアス電流
によって調整されるトランスコンダクタンス（ｇｍ）を
有しているものである。
タンスにあっては，前記第２のトランスコンダクタンス
・ステージ（１１）が，前記トランスコンダクタンス・
ステージ（３）に供給されるものと等しいバイアス電流
によって調整されるトランスコンダクタンス（ｇｍ）を
有しているものである。
【００４５】以上を要約すると，本発明が依存している
課題解決のための技術的思想は，アクティブ負荷の出力
抵抗を変えることにより，トランスコンダクタを内蔵し
たインテグレータのゲインを制御するというものであ
る。
課題解決のための技術的思想は，アクティブ負荷の出力
抵抗を変えることにより，トランスコンダクタを内蔵し
たインテグレータのゲインを制御するというものであ
る。
【００４６】こうした技術的思想に基づいて，上記の技
術的課題は，制御回路によって制御されるアクティブ負
荷により構成され，該アクティブ負荷と該制御回路が相
互に接続されると同時に，トランスコンダクタンス・ス
テージの出力に接続されていると特徴づけられるトラン
スコンダクタンス・ステージによって解決される。
術的課題は，制御回路によって制御されるアクティブ負
荷により構成され，該アクティブ負荷と該制御回路が相
互に接続されると同時に，トランスコンダクタンス・ス
テージの出力に接続されていると特徴づけられるトラン
スコンダクタンス・ステージによって解決される。
【００４７】
【発明の実施の形態】以下，この発明に係るトランスコ
ンダクタの実施例を図面に基づいて詳細に説明する。
ンダクタの実施例を図面に基づいて詳細に説明する。
【００４８】図９には，入力回路部２０によって構成さ
れる従来（参考）のトランスコンダクタ２の概略構成が
示されている。この入力回路部２０は，そのソース端子
Ｓ１およびＳ２が第１のコモン端子Ｘ１に接続されてい
る一対のｎ−チャンネルＭＯＳトランジスタＭ１および
Ｍ２により構成されている。
れる従来（参考）のトランスコンダクタ２の概略構成が
示されている。この入力回路部２０は，そのソース端子
Ｓ１およびＳ２が第１のコモン端子Ｘ１に接続されてい
る一対のｎ−チャンネルＭＯＳトランジスタＭ１および
Ｍ２により構成されている。
【００４９】コモン端子Ｘ１は，電流Ｉ0 の第１の発生
器Ａ１を介して接地されている。ｎ−チャンネルＭＯＳ
トランジスタＭ１およびＭ２のゲート端子Ｇ１およびＧ
２は，トランスコンダクタ２の入力端子Ｉ１およびＩ２
をぞれぞれ構成する。
器Ａ１を介して接地されている。ｎ−チャンネルＭＯＳ
トランジスタＭ１およびＭ２のゲート端子Ｇ１およびＧ
２は，トランスコンダクタ２の入力端子Ｉ１およびＩ２
をぞれぞれ構成する。
【００５０】入力回路部２０は，一対のバイポーラ・ト
ランジスタＴ１およびＴ２によって構成される出力回路
部２１に接続されている。具体的には，ＭＯＳトランジ
スタＭ１およびＭ２のドレイン端子Ｄ１およびＤ２は，
バイポーラ・トランジスタＴ１およびＴ２のエミッタ端
子Ｅ１およびＥ２に接続されている。これらのバイポー
ラトランジスタＴ１およびＴ２のベース端子Ｂ１および
Ｂ２は共に第２のコモン端子Ｘ２に接続されている。
ランジスタＴ１およびＴ２によって構成される出力回路
部２１に接続されている。具体的には，ＭＯＳトランジ
スタＭ１およびＭ２のドレイン端子Ｄ１およびＤ２は，
バイポーラ・トランジスタＴ１およびＴ２のエミッタ端
子Ｅ１およびＥ２に接続されている。これらのバイポー
ラトランジスタＴ１およびＴ２のベース端子Ｂ１および
Ｂ２は共に第２のコモン端子Ｘ２に接続されている。
【００５１】相互に直列関係にある，ダイオードＤおよ
び抵抗性バイアス素子Ｒは，第２のコモン端子Ｘ２およ
び第１のコモン端子Ｘ１との間に接続されている。第２
のコモン端子Ｘ２には，同調電流と呼ばれる電流Ｉｄの
第２の発生器Ａ２も接続されている。
び抵抗性バイアス素子Ｒは，第２のコモン端子Ｘ２およ
び第１のコモン端子Ｘ１との間に接続されている。第２
のコモン端子Ｘ２には，同調電流と呼ばれる電流Ｉｄの
第２の発生器Ａ２も接続されている。
【００５２】バイポーラ・トランジスタＴ１およびＴ２
のコレクタ端子Ｃ１およびＣ２はトランスコンダクタ２
の出力端子Ｏ１およびＯ２を構成し，バイアス回路部２
２の一部である，ｐ−チャンネル・タイプの別のＭＯＳ
トランジスタＭ３およびＭ４のドレイン端子Ｄ３および
Ｄ４に接続されている。
のコレクタ端子Ｃ１およびＣ２はトランスコンダクタ２
の出力端子Ｏ１およびＯ２を構成し，バイアス回路部２
２の一部である，ｐ−チャンネル・タイプの別のＭＯＳ
トランジスタＭ３およびＭ４のドレイン端子Ｄ３および
Ｄ４に接続されている。
【００５３】トランジスタＭ３およびＭ４は，電流反転
構成で相互に接続されており，ソース端子Ｓ３およびＳ
４は供給基準電圧ＶD に接続され，さらに，ゲート端子
Ｇ３およびＧ４は，制御電圧ＶC が印加される第３のコ
モン端子Ｘ３に共に接続されている。
構成で相互に接続されており，ソース端子Ｓ３およびＳ
４は供給基準電圧ＶD に接続され，さらに，ゲート端子
Ｇ３およびＧ４は，制御電圧ＶC が印加される第３のコ
モン端子Ｘ３に共に接続されている。
【００５４】第１の近似化として，図９に示したトラン
スコンダクタ２のゲインＡの式は，以下の通りである。
すなわち， Ａ＝ｇｍNMOS／ｇｄｓPMOS・・・（１１） である。ここで，ｇｍNMOSはｎ−チャンネルＭＯＳトラ
ンジスタＭ１およびＭ２のトランスコンダクタンスであ
り， ｇｍNMOS＝ＩM ［（Ｖｇｓ−Ｖｔｈ）−ｖｄｓNMOS／２）］ ・・・（１２） の式で求められ，Ｖｇｓはゲート・ソース電圧，Ｖｔｈ
は閾値電圧，ＶｄｓNMOSはＭＯＳトランジスタＭ１およ
びＭ２自体のドレイン・ソース電圧，そして，Ｉ M はそ
こを流れる電流である。
スコンダクタ２のゲインＡの式は，以下の通りである。
すなわち， Ａ＝ｇｍNMOS／ｇｄｓPMOS・・・（１１） である。ここで，ｇｍNMOSはｎ−チャンネルＭＯＳトラ
ンジスタＭ１およびＭ２のトランスコンダクタンスであ
り， ｇｍNMOS＝ＩM ［（Ｖｇｓ−Ｖｔｈ）−ｖｄｓNMOS／２）］ ・・・（１２） の式で求められ，Ｖｇｓはゲート・ソース電圧，Ｖｔｈ
は閾値電圧，ＶｄｓNMOSはＭＯＳトランジスタＭ１およ
びＭ２自体のドレイン・ソース電圧，そして，Ｉ M はそ
こを流れる電流である。
【００５５】また，式（１１）におけるｇｄｓPMOSは，
ｐ−チャンネルＭＯＳトランジスタＭ３およびＭ４のド
レイン・ソース・コンダクタンスであり， ｇｄｓPMOS＝λ＊ＩM ／（１＋λ＊ＶｄｓPMOS） ・・・（１３） の式で求められる。
ｐ−チャンネルＭＯＳトランジスタＭ３およびＭ４のド
レイン・ソース・コンダクタンスであり， ｇｄｓPMOS＝λ＊ＩM ／（１＋λ＊ＶｄｓPMOS） ・・・（１３） の式で求められる。
【００５６】ここで，λはチャンネル変調係数，Ｖｄｓ
PMOSはＭＯＳトランジスタＭ３およびＭ４自体のドレイ
ン・ソース電圧であり，ＩM はトランジスタＭ１および
Ｍ２を流れる電流である。ＭＯＳトランジスタＭ１およ
びＭ２の電圧ＶｆｓNMOSは，同調電圧Ｉｄと関連してお
り，ゲインＡもこの電流に依存している。一方，Ｖｄｓ
PMOSは，コモン・モード出力電圧を設定する回路によっ
て一定の値に保持されるものである。
PMOSはＭＯＳトランジスタＭ３およびＭ４自体のドレイ
ン・ソース電圧であり，ＩM はトランジスタＭ１および
Ｍ２を流れる電流である。ＭＯＳトランジスタＭ１およ
びＭ２の電圧ＶｆｓNMOSは，同調電圧Ｉｄと関連してお
り，ゲインＡもこの電流に依存している。一方，Ｖｄｓ
PMOSは，コモン・モード出力電圧を設定する回路によっ
て一定の値に保持されるものである。
【００５７】図１に，本発明に係る被制御ゲイン・トラ
ンスコンダクタ２０をより図式的に示す。このトランス
コンダクタ２０はトランスコンダクタンス・ステージ
３，アクティブ負荷４，制御回路５と，トランスコンダ
クタンス・ステージ３と，信号アース（ＧＮＤ）などの
電圧基準間に接続されたコンデンサＣによって構成され
ている。
ンスコンダクタ２０をより図式的に示す。このトランス
コンダクタ２０はトランスコンダクタンス・ステージ
３，アクティブ負荷４，制御回路５と，トランスコンダ
クタンス・ステージ３と，信号アース（ＧＮＤ）などの
電圧基準間に接続されたコンデンサＣによって構成され
ている。
【００５８】アクティブ負荷４と制御回路５は，トラン
スコンダクタンス・ステージ３の出力端子とコンデンサ
Ｃとの間で並列に接続されている。アクティブ負荷４
は，二重の負荷回路８，９，特に，すべてｐ−チャンネ
ル・タイプのＭＯＳトランジスタＭ１３，Ｍ１４および
Ｍ１５，Ｍ１６による二重の対によって構成されている
（図３参照）。
スコンダクタンス・ステージ３の出力端子とコンデンサ
Ｃとの間で並列に接続されている。アクティブ負荷４
は，二重の負荷回路８，９，特に，すべてｐ−チャンネ
ル・タイプのＭＯＳトランジスタＭ１３，Ｍ１４および
Ｍ１５，Ｍ１６による二重の対によって構成されている
（図３参照）。
【００５９】これらの２つのトランジスタ対の１つだ
け，すなわち，トランジスタＭ１３とＭ１４で構成され
た負荷回路８を図２に示す。ソース端子Ｓ１３およびＳ
１４は供給基準電圧ＶD に接続されている。ドレイン端
子Ｄ１３およびＤ１４は相互に接続されている。これら
のＭＯＳトランジスタＭ１３およびＭ１４には，それぞ
れ電流Ｉ1 とＩ2 が流れており，異なったチャンネル長
Ｌ1 とＬ2 によって特徴づけられる。
け，すなわち，トランジスタＭ１３とＭ１４で構成され
た負荷回路８を図２に示す。ソース端子Ｓ１３およびＳ
１４は供給基準電圧ＶD に接続されている。ドレイン端
子Ｄ１３およびＤ１４は相互に接続されている。これら
のＭＯＳトランジスタＭ１３およびＭ１４には，それぞ
れ電流Ｉ1 とＩ2 が流れており，異なったチャンネル長
Ｌ1 とＬ2 によって特徴づけられる。
【００６０】図２の構成は，以下の式で示されるような
ドレイン−ソース・コンダクタンスｇｄｓを有してい
る。すなわち， ｇｄｓ＝λ（Ｌ1 ）＊ＩM1／（１＋λ（Ｌ1 ）＊ＶｄｓPMOS） ＋λ（Ｌ2)＊ＩM2／（１＋λ（Ｌ2 ）＊ＶｄｓPMOS） ・・・（１４） である。
ドレイン−ソース・コンダクタンスｇｄｓを有してい
る。すなわち， ｇｄｓ＝λ（Ｌ1 ）＊ＩM1／（１＋λ（Ｌ1 ）＊ＶｄｓPMOS） ＋λ（Ｌ2)＊ＩM2／（１＋λ（Ｌ2 ）＊ＶｄｓPMOS） ・・・（１４） である。
【００６１】次に，トランスコンダクタ２の回路の好ま
しい実施例を図３に示す。従来のもの（図９参照）と類
似したトランスコンダクタンス・ステージ３と，その出
力端子Ｏ１およびＯ２に接続されたトランスコンダクタ
・コモンモード信号用のコモンモード・フィードバック
回路６によって構成されている。
しい実施例を図３に示す。従来のもの（図９参照）と類
似したトランスコンダクタンス・ステージ３と，その出
力端子Ｏ１およびＯ２に接続されたトランスコンダクタ
・コモンモード信号用のコモンモード・フィードバック
回路６によって構成されている。
【００６２】コモンモード・フィードバック回路６は，
二重差動回路によって構成され，第１のセルは，そのソ
ース端子Ｓ５およびＳ６が共通で，電流ＩM を供給して
いる第１の電流発生器Ａ３に接続されているｎ−チャン
ネル・タイプのＭＯＳトランジスタＭ５およびＭ６によ
る第１のＭＯＳトランジスタ対により構成されているこ
とを特徴としている。
二重差動回路によって構成され，第１のセルは，そのソ
ース端子Ｓ５およびＳ６が共通で，電流ＩM を供給して
いる第１の電流発生器Ａ３に接続されているｎ−チャン
ネル・タイプのＭＯＳトランジスタＭ５およびＭ６によ
る第１のＭＯＳトランジスタ対により構成されているこ
とを特徴としている。
【００６３】ＭＯＳトランジスタＭ５は，そのゲート端
子Ｇ５がトランスコンダクタンス・ステージ３の出力端
子Ｏ２に接続されており，一方，そのドレイン端子Ｄ５
は供給基準電圧ＶD に接続されている。
子Ｇ５がトランスコンダクタンス・ステージ３の出力端
子Ｏ２に接続されており，一方，そのドレイン端子Ｄ５
は供給基準電圧ＶD に接続されている。
【００６４】ＭＯＳトランジスタＭ６は，そのゲート端
子Ｇ６が，これもｎ−チャンネル・タイプで第２のセル
に含まれている第２のＭＯＳトランジスタ対Ｍ７および
Ｍ８のＭＯＳトランジスタＭ７のゲート端子Ｇ７に接続
されている。
子Ｇ６が，これもｎ−チャンネル・タイプで第２のセル
に含まれている第２のＭＯＳトランジスタ対Ｍ７および
Ｍ８のＭＯＳトランジスタＭ７のゲート端子Ｇ７に接続
されている。
【００６５】第２のＭＯＳトランジスタ対Ｍ７およびＭ
８は，そのソース端子Ｓ７およびＳ８が相互に接続され
ると同時に，それぞれ，電流ＩM を供給する別の第２の
電流発生器Ａ４に接続されている。
８は，そのソース端子Ｓ７およびＳ８が相互に接続され
ると同時に，それぞれ，電流ＩM を供給する別の第２の
電流発生器Ａ４に接続されている。
【００６６】第２のＭＯＳトランジスタＭ８のゲート端
子Ｇ８はトランスコンダクタンス・ステージ３の第１の
出力端子Ｏ１に接続され，ドレイン端子Ｄ８は供給基準
電圧ＶD に接続されている。
子Ｇ８はトランスコンダクタンス・ステージ３の第１の
出力端子Ｏ１に接続され，ドレイン端子Ｄ８は供給基準
電圧ＶD に接続されている。
【００６７】ＭＯＳトランジスタＭ６およびＭ７のドレ
イン端子Ｄ６とＤ７は，それぞれ，ここではＤＣゲイン
調整回路７に接続されている。コモンモード・フィード
バック回路６とＤＣゲイン調整回路７とは，図１に示し
た制御回路５の一部を構成するものである。
イン端子Ｄ６とＤ７は，それぞれ，ここではＤＣゲイン
調整回路７に接続されている。コモンモード・フィード
バック回路６とＤＣゲイン調整回路７とは，図１に示し
た制御回路５の一部を構成するものである。
【００６８】ＤＣゲイン調整回路７は，すべてｎ−チャ
ンネル・タイプのＭＯＳトランジスタＭ９およびＭ１０
による第１の対，およびＭＯＳトランジスタＭ１１およ
びＭ１２による第２の対により構成されている。
ンネル・タイプのＭＯＳトランジスタＭ９およびＭ１０
による第１の対，およびＭＯＳトランジスタＭ１１およ
びＭ１２による第２の対により構成されている。
【００６９】ＭＯＳトランジスタＭ９およびＭ１０は，
そのソース端子Ｓ９およびＳ１０が相互に接続されると
同時に，コモンモード・フィードバック回路６に含まれ
ているＭＯＳトランジスタＭ６のドレイン端子Ｄ６にも
接続されている。
そのソース端子Ｓ９およびＳ１０が相互に接続されると
同時に，コモンモード・フィードバック回路６に含まれ
ているＭＯＳトランジスタＭ６のドレイン端子Ｄ６にも
接続されている。
【００７０】同様に，ＭＯＳトランジスタＭ１１および
Ｍ１２のソース端子Ｓ１１およびＳ１２は相互に接続さ
れると同時に，コモンモード・フィードバック回路６に
含まれるＭＯＳトランジスタＭ７のドレイン端子Ｄ７に
も接続されている。
Ｍ１２のソース端子Ｓ１１およびＳ１２は相互に接続さ
れると同時に，コモンモード・フィードバック回路６に
含まれるＭＯＳトランジスタＭ７のドレイン端子Ｄ７に
も接続されている。
【００７１】ＭＯＳトランジスタＭ９およびＭ１２は，
そのゲート端子Ｇ９およびＧ１２が相互に接続され，第
１のコモン端子Ｙ１を形成すると共に，そのドレイン端
子Ｄ９およびＤ１２も相互に接続され，第２のコモン端
子Ｙ２を形成している。
そのゲート端子Ｇ９およびＧ１２が相互に接続され，第
１のコモン端子Ｙ１を形成すると共に，そのドレイン端
子Ｄ９およびＤ１２も相互に接続され，第２のコモン端
子Ｙ２を形成している。
【００７２】ＭＯＳトランジスタＭ１０およびＭ１１
は，そのドレイン端子Ｄ１０およびＤ１１が相互に接続
され，第３のコモン端子Ｙ３を形成すると同時に，その
ゲート端子Ｇ１０およびＧ１１が相互に接続され，第４
のコモン端子Ｙ４を形成している。
は，そのドレイン端子Ｄ１０およびＤ１１が相互に接続
され，第３のコモン端子Ｙ３を形成すると同時に，その
ゲート端子Ｇ１０およびＧ１１が相互に接続され，第４
のコモン端子Ｙ４を形成している。
【００７３】制御電圧ＶC は，その高い方の電位が第４
のコモン端子Ｙ４にいくＤＣゲイン調整回路７のコモン
端子Ｙ４およびＹ１の間に印加される。コモン端子Ｙ２
およびＹ３は，制御回路に含まれる電流反転部５ａに組
み込まれたｐ−チャンネル・タイプのＭＯＳトランジス
タＭ１ＡおよびＭ２Ａの対に接続されている。
のコモン端子Ｙ４にいくＤＣゲイン調整回路７のコモン
端子Ｙ４およびＹ１の間に印加される。コモン端子Ｙ２
およびＹ３は，制御回路に含まれる電流反転部５ａに組
み込まれたｐ−チャンネル・タイプのＭＯＳトランジス
タＭ１ＡおよびＭ２Ａの対に接続されている。
【００７４】ＭＯＳトランジスタＭ１Ａのゲート端子Ｇ
１Ａはトランスコンダクタのアクティブ負荷４に組み込
まれたトランジスタ対を構成する負荷回路８，９の両方
に接続されている。より具体的には，ゲート端子Ｇ１Ａ
はゲート端子Ｇ１４およびＧ１５に接続されている。
１Ａはトランスコンダクタのアクティブ負荷４に組み込
まれたトランジスタ対を構成する負荷回路８，９の両方
に接続されている。より具体的には，ゲート端子Ｇ１Ａ
はゲート端子Ｇ１４およびＧ１５に接続されている。
【００７５】ＭＯＳトランジスタＭ２Ａのゲート端子Ｇ
２Ａも，トランスコンダクタのアクティブ負荷４に組み
込まれたトランジスタ対ＷＯ構成する負荷回路８，９の
両方に接続されている。特に，このゲート端子Ｇ２Ａは
ゲート端子Ｇ１３およびＧ１６に接続されている。
２Ａも，トランスコンダクタのアクティブ負荷４に組み
込まれたトランジスタ対ＷＯ構成する負荷回路８，９の
両方に接続されている。特に，このゲート端子Ｇ２Ａは
ゲート端子Ｇ１３およびＧ１６に接続されている。
【００７６】アクティブ負荷４の第１の負荷回路８を形
成しているｐ−チャンネルＭＯＳトランジスタＭ１３お
よびＭ１４の対は，そのドレイン端子Ｄ１３およびＤ１
４がトランスコンダクタンス・ステージ３の出力端子Ｏ
１に接続されている。
成しているｐ−チャンネルＭＯＳトランジスタＭ１３お
よびＭ１４の対は，そのドレイン端子Ｄ１３およびＤ１
４がトランスコンダクタンス・ステージ３の出力端子Ｏ
１に接続されている。
【００７７】アクティブ負荷４の第２の負荷回路９を形
成するトランジスタＭ１５，Ｍ１６の第２の対は，その
ドレイン端子Ｄ１５とＤ１６がトランスコンダクタンス
・ステージ３の出力端子Ｏ２に接続されている。
成するトランジスタＭ１５，Ｍ１６の第２の対は，その
ドレイン端子Ｄ１５とＤ１６がトランスコンダクタンス
・ステージ３の出力端子Ｏ２に接続されている。
【００７８】コモンモード・フィードバック回路６は，
差動信号に対してトランスコンダクタンス・ステージ３
と同じ線形性範囲を有するように選択される。
差動信号に対してトランスコンダクタンス・ステージ３
と同じ線形性範囲を有するように選択される。
【００７９】以下に，本発明に係るトランスコンダクタ
２の動作について説明する。図３に示すコモンモード・
フィードバック回路６は，トランスコンダクタンス・ス
テージ３の出力端子Ｏ１とＯ２の電圧を所定の値Ｖｃｍ
に設定する。こうした状態で，ＭＯＳトランジスタＭ６
およびＭ７に入力される電流は，以下の通りとなる。
２の動作について説明する。図３に示すコモンモード・
フィードバック回路６は，トランスコンダクタンス・ス
テージ３の出力端子Ｏ１とＯ２の電圧を所定の値Ｖｃｍ
に設定する。こうした状態で，ＭＯＳトランジスタＭ６
およびＭ７に入力される電流は，以下の通りとなる。
【００８０】すなわち， Ｉ1 ＝Ｉ2 ＝ＩM ／２・・・（１５） である。トランジスタＭ１ＡおよびＭ２Ａに流れる電流
の合計は，したがって，Ｉ1 ＋Ｉ2 ＝ＩM となる。
の合計は，したがって，Ｉ1 ＋Ｉ2 ＝ＩM となる。
【００８１】制御電圧Ｖｃで動作すると，上記の式（１
４）で示されるような等価ドレイン−ソース・コンダク
タンスｇｄｓが得られる。
４）で示されるような等価ドレイン−ソース・コンダク
タンスｇｄｓが得られる。
【００８２】負荷回路８および９内におけるトランジス
タＭ１３，Ｍ１６とＭ１５およびＭ１６の電流反転部５
ａ内のＭＯＳトランジスタＭ２ＡおよびＭ１Ａに対する
それぞれの電流反転接続により，トランスコンダクタ２
の全体的なアクティブ負荷がトランジスタ対Ｍ１Ａおよ
びＭ２Ａのドレイン−ソース・コンダクタンスｇｄｓと
まったく同一になる。
タＭ１３，Ｍ１６とＭ１５およびＭ１６の電流反転部５
ａ内のＭＯＳトランジスタＭ２ＡおよびＭ１Ａに対する
それぞれの電流反転接続により，トランスコンダクタ２
の全体的なアクティブ負荷がトランジスタ対Ｍ１Ａおよ
びＭ２Ａのドレイン−ソース・コンダクタンスｇｄｓと
まったく同一になる。
【００８３】電圧Ｖｃは，図４に示されるような適切な
バイアス・レプリカ回路１０によって発生される。バイ
アス・レプリカ回路１０は，実際にはトランスコンダク
タンス・ステージ３のレプリカである第２のトランスコ
ンダクタンス・ステージ１１により構成されている。し
かし，このトランスコンダクタンス・ステージ１１に
は，信号電圧ではなく定電圧ΔＶが入力される。
バイアス・レプリカ回路１０によって発生される。バイ
アス・レプリカ回路１０は，実際にはトランスコンダク
タンス・ステージ３のレプリカである第２のトランスコ
ンダクタンス・ステージ１１により構成されている。し
かし，このトランスコンダクタンス・ステージ１１に
は，信号電圧ではなく定電圧ΔＶが入力される。
【００８４】図４に示した負荷回路１８および１９は，
負荷回路８および９のレプリカで，アクティブ負荷４を
形成しており，それぞれ，トランスコンダクタンス・ス
テージ１１の出力端子１３と１４に接続されている。
負荷回路８および９のレプリカで，アクティブ負荷４を
形成しており，それぞれ，トランスコンダクタンス・ス
テージ１１の出力端子１３と１４に接続されている。
【００８５】バイアス・レプリカ回路１０に含まれてい
るＭＯＳトランジスタは，図３に示した回路アーキテク
チャの対応するＭＯＳトランジスタと同じ番号で示され
ており，そのレプリカされた機能を示すために“Ｒ”が
付加されている。したがって，図４に示した回路部分１
５，１６，１７は，図３に示した部分５ａ，６，７とま
ったく対応している。
るＭＯＳトランジスタは，図３に示した回路アーキテク
チャの対応するＭＯＳトランジスタと同じ番号で示され
ており，そのレプリカされた機能を示すために“Ｒ”が
付加されている。したがって，図４に示した回路部分１
５，１６，１７は，図３に示した部分５ａ，６，７とま
ったく対応している。
【００８６】回路部分１６は回路６と同様，コモンモー
ド・フィードバック回路とみなすことができ，トランス
コンダクタンス・ステージ１１のコモンモード電圧Ｖｃ
ｍを制御する。トランスコンダクタンス・ステージ１１
の出力端子１３と１４の間には電位差ＶOUT が存在し，
このステージ以後は，この電位差を出力電圧と表現す
る。バイアス・レプリカ回路１０はさらに，４つの入力
端子Ｉ3 ，Ｉ4 ，Ｉ5 ，Ｉ6 および２つの出力端子２
５，２６を有する差動アンプ１２を含んでいる。
ド・フィードバック回路とみなすことができ，トランス
コンダクタンス・ステージ１１のコモンモード電圧Ｖｃ
ｍを制御する。トランスコンダクタンス・ステージ１１
の出力端子１３と１４の間には電位差ＶOUT が存在し，
このステージ以後は，この電位差を出力電圧と表現す
る。バイアス・レプリカ回路１０はさらに，４つの入力
端子Ｉ3 ，Ｉ4 ，Ｉ5 ，Ｉ6 および２つの出力端子２
５，２６を有する差動アンプ１２を含んでいる。
【００８７】図５は，４つの入力端子を有する上記差動
アンプ１２を具体化した回路を示している。入力端子Ｉ
3 およびＩ4 は，トランスコンダクタンス・ステージの
出力端子１３と１４にそれぞれ接続されており，入力端
子Ｉ5 とＩ6 はΔＶ＊Ａに等しい定電圧を受け取る。こ
こで，Ａは求められているゲインである。
アンプ１２を具体化した回路を示している。入力端子Ｉ
3 およびＩ4 は，トランスコンダクタンス・ステージの
出力端子１３と１４にそれぞれ接続されており，入力端
子Ｉ5 とＩ6 はΔＶ＊Ａに等しい定電圧を受け取る。こ
こで，Ａは求められているゲインである。
【００８８】差動アンプ１２の出力端子２５は，ＭＯＳ
トランジスタＭ１２ＲおよびＭ９Ｒのゲート端子Ｇ１２
ＲおよびＧ９Ｒに接続されており，出力端子２６はＭＯ
ＳトランジスタＭ１０ＲおよびＭ１１Ｒのゲート端子Ｇ
１０ＲおよびＧ１１Ｒに接続されている。
トランジスタＭ１２ＲおよびＭ９Ｒのゲート端子Ｇ１２
ＲおよびＧ９Ｒに接続されており，出力端子２６はＭＯ
ＳトランジスタＭ１０ＲおよびＭ１１Ｒのゲート端子Ｇ
１０ＲおよびＧ１１Ｒに接続されている。
【００８９】出力端子２６の電圧と出力端子２５の電圧
の差は制御電圧ＶC を発生し，この制御電圧ＶC は図３
に示したＤＣゲイン調整回路７のコモン端子Ｙ４とＹ１
に印加される。
の差は制御電圧ＶC を発生し，この制御電圧ＶC は図３
に示したＤＣゲイン調整回路７のコモン端子Ｙ４とＹ１
に印加される。
【００９０】ＤＣゲインはフィードバック・オペアンプ
によって設定される。第２のトランスコンダクタンス・
ステージ１１からの出力電圧ＶOUT がΔＶ＊Ａの値に等
しいときこのループは安定する。したがって，目標のゲ
インＡが得られることになる。
によって設定される。第２のトランスコンダクタンス・
ステージ１１からの出力電圧ＶOUT がΔＶ＊Ａの値に等
しいときこのループは安定する。したがって，目標のゲ
インＡが得られることになる。
【図１】本発明を具体化した被制御ゲイン・トランスコ
ンダクタの構成を示すブロック図である。
ンダクタの構成を示すブロック図である。
【図２】図１に示したトランスコンダクタ部分の詳細を
示す回路図である。
示す回路図である。
【図３】図１に示したトランスコンダクタの構成を示す
回路図である。
回路図である。
【図４】図１に示したトランスコンダクタに関連したレ
プリカ回路の構成を示す回路図である。
プリカ回路の構成を示す回路図である。
【図５】図４に示したレプリカ回路の差動アンプ部分の
構成を示す回路図である。
構成を示す回路図である。
【図６】従来におけるトランスコンダクタを内蔵したイ
ンテグレータを示す回路図である。
ンテグレータを示す回路図である。
【図７】図１に示したインテグレータによる理想的な
（理論的）周波数と実際の周波数を示すグラフである。
（理論的）周波数と実際の周波数を示すグラフである。
【図８】第２の極ゲインおよび脈動変動（パスル変動）
が発生した場合における図６示したイテグレータの周波
数応答を示すグラフである。
が発生した場合における図６示したイテグレータの周波
数応答を示すグラフである。
【図９】従来におけるトランスコンダクタンス・ステー
ジをより詳細に示す回路図である。
ジをより詳細に示す回路図である。
３ トランスコンダクタンス・ステージ ４ アクティブ負荷 ５ 制御回路 ６ コモンモード・フィードバック回路 ７ ＤＣゲイン調整回路 ８ 負荷回路 ９ 負荷回路 １０ バイアス・レプリカ回路部 １１ 第２のトランスコンダクタンス・ステージ １２ 差動アンプ ２０ トランスコンダクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロベルト アリーニ イタリア国，イ−27049 パビア，ストゥ ラデッラ，ビア ディ ビットリオ 24 (72)発明者 リナルド カステッロ イタリア国，イ−20043 ミラノ，アルコ ーレ，ビア ゴルジ，13 (72)発明者 ジャンフランコ バイ イタリア国，イ−27100 パビア，ビア アレンデ，77／ディ
Claims (15)
- 【請求項１】 少なくとも２つの入力端子と，少なくと
も２つの出力端子とを有するトランスコンダクタンス・
ステージにより構成され，前記トランスコンダクタンス
・ステージの出力端子に接続されたアクティブ負荷と，
前記出力端子とアクティブ負荷との間に接続されたアク
ティブ負荷用の制御回路とを具備することを特徴とする
トランスコンダクタ。 - 【請求項２】 前記アクティブ負荷が，少なくとも，そ
れぞれ第１および第２の端子と制御端子を有する少なく
とも一対のトランジスタにより構成され，前記トランジ
スタ対の前記第１および第２の端子が相互に接続されて
おり，前記制御端子が制御回路に接続されていることを
特徴とする請求項１に記載のトランスコンダクタ。 - 【請求項３】 前記アクティブ負荷が，それぞれ供給基
準電圧とトランスコンダクタンス・ステージの出力端子
に対応する１つとの間に接続されている第１および第２
の負荷回路により構成されていることを特徴とする請求
項１に記載のトランスコンダクタ。 - 【請求項４】 前記第１および第２の負荷回路は，少な
くとも一対の，それぞれの制御端子が前記制御回路に対
応する出力端子に接続されている並列に接続されたトラ
ンジスタにより構成されていることを特徴とする請求項
３に記載のトランスコンダクタ。 - 【請求項５】 前記少なくとも一対のトランジスタが，
ｐ−チャンネルＭＯＳタイプであることを特徴とする請
求項２に記載のトランスコンダクタ。 - 【請求項６】 前記ＭＯＳトランジスタのドレイン端子
が，トランスコンダクタンス・ステージの対応する出力
端子に接続されていることを特徴とする請求項５に記載
のトランスコンダクタ。 - 【請求項７】 前記制御回路が，前記トランスコンダク
タンス・ステージの出力端子に接続されたコモンモード
・フィードバック回路と，その出力が，前記コモンモー
ド・フィードバック回路に接続されたＤＣゲイン調整回
路と，前記ＤＣゲイン調整回路と前記アクティブ負荷と
の間に接続された電流ミラー回路により構成されている
ことを特徴とする請求項１に記載のトランスコンダク
タ。 - 【請求項８】 前記コモンモード・フィードバック回路
が，少なくとも，それぞれ一対のトランジスタにより構
成され，少なくとも，１つの端子が共通で電流発生器に
接続され，各対のトランジスタの制御端子がトランスコ
ンダクタンス・ステージの出力端子の対応する１つに接
続されている一対の差動セルにより構成されていること
を特徴とする請求項７に記載のトランスコンダクタ。 - 【請求項９】 前記ＤＣゲイン調整回路が，少なくとも
１つの端子が共通で，前記コモンモード・フィードバッ
ク回路に接続されている，少なくとも１つのトランジス
タ対により構成されていることを特徴とする請求項７に
記載のトランスコンダクタ。 - 【請求項１０】 前記トランスコンダクタンス・ステー
ジ，前記アクティブ負荷および前記制御回路のレプリカ
である回路部により構成され，前記レプリカ回路部の出
力端子がトランスコンダクタの制御回路に接続されてい
ることを特徴とする請求項１に記載のトランスコンダク
タ。 - 【請求項１１】 前記レプリカ回路部が，前記トランス
コンダクタンス・ステージのレプリカである第２のトラ
ンスコンダクタンス・ステージに構成され，その入力端
子に対して定電圧が供給されることを特徴とする請求項
１０に記載のトランスコンダクタ。 - 【請求項１２】 前記レプリカ回路部が，さらに，４つ
の入力端子と２つの出力端子とを有する差動アンプを含
んでおり，前記差動アンプの最初の２つの入力端子が，
前記第２のトランスコンダクタンス・ステージの出力端
子に接続されており，前記差動アンプの第２の入力端子
に対して定電圧が供給されることを特徴とする請求項１
０に記載のトランスコンダクタ。 - 【請求項１３】 前記レプリカ回路部の内部で，前記制
御回路が，第２のトランスコンダクタンス・ステージの
出力端子に接続されたコモンモード・フィードバック回
路と，その出力が前記コモンモード・フィードバック回
路に接続されたＤＣゲイン調整回路と，前記ＤＣゲイン
調整回路と前記レプリカのアクティブ負荷との間に接続
された電流ミラー回路部とにより構成されることを特徴
とする請求項１０に記載のトランスコンダクタ。 - 【請求項１４】 前記差動アンプの前記出力端子が，前
記ＤＣゲイン調整回路および前記制御回路に接続され，
所定の電圧値を供給することを特徴とする請求項１２に
記載のトランスコンダクタ。 - 【請求項１５】 前記第２のトランスコンダクタンス・
ステージが，前記トランスコンダクタンス・ステージに
供給されるものと等しいバイアス電流によって調整され
るトランスコンダクタンスを有していることを特徴とす
る請求項１０に記載のトランスコンダクタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830390A EP0695030B1 (en) | 1994-07-29 | 1994-07-29 | Transconductor stage with controlled gain |
| IT948303904 | 1994-07-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0865064A true JPH0865064A (ja) | 1996-03-08 |
| JP3482040B2 JP3482040B2 (ja) | 2003-12-22 |
Family
ID=8218500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19561095A Expired - Lifetime JP3482040B2 (ja) | 1994-07-29 | 1995-07-31 | トランスコンダクタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5621358A (ja) |
| EP (1) | EP0695030B1 (ja) |
| JP (1) | JP3482040B2 (ja) |
| DE (1) | DE69427471T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002148296A (ja) * | 2000-11-13 | 2002-05-22 | Suwa Denshi Kk | 水晶振動子のｃｉ測定方法および水晶発振回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69614248T2 (de) * | 1996-05-31 | 2001-11-15 | Co.Ri.M.Me., Catania | BICMOS Transkonduktanzdifferenzstufe für Hochfrequenzfilter |
| JPH11195940A (ja) * | 1998-01-06 | 1999-07-21 | Mitsubishi Electric Corp | 可変利得増幅器 |
| US6191655B1 (en) | 1999-08-27 | 2001-02-20 | Conexant Systems, Inc. | Six inverting amplifier transconductance stage and methods for its use |
| TW472985U (en) * | 2001-01-05 | 2002-01-11 | Elan Microelectronics Corp | Current-controlled CMOS amplification circuit |
| US6737919B2 (en) | 2001-05-25 | 2004-05-18 | Infineon Technologies North America Corp. | Method and apparatus for calibrating a Gm cell utilizing a replica Gm cell |
| DE10220332B4 (de) | 2002-05-07 | 2004-07-15 | Xignal Technologies Ag | Integrierte Schaltungsanordnung mit einem aktiven Filter und Verfahren zum Trimmen eines aktiven Filters |
| US6975169B2 (en) * | 2004-01-21 | 2005-12-13 | International Business Machines Corporation | Low-voltage differential amplifier |
| US7236054B2 (en) * | 2004-01-28 | 2007-06-26 | Silicon Storage Technology, Inc. | Multi-operational amplifier system |
| JP4866158B2 (ja) * | 2006-06-20 | 2012-02-01 | 富士通セミコンダクター株式会社 | レギュレータ回路 |
| SG184239A1 (en) | 2010-03-24 | 2012-11-29 | Agency Science Tech & Res | A gm-ratioed amplifier |
| JP2018174477A (ja) * | 2017-03-31 | 2018-11-08 | エイブリック株式会社 | トランスコンダクタンス増幅器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342005A (en) * | 1980-06-26 | 1982-07-27 | Rca Corporation | Television intermediate frequency amplifier with feedback stabilization |
| JPH01137810A (ja) * | 1987-11-25 | 1989-05-30 | Toko Inc | バイカッド回路 |
| JPH02301308A (ja) * | 1989-05-16 | 1990-12-13 | Iwatsu Electric Co Ltd | ゲイン可変回路 |
| IT1247657B (it) * | 1990-12-21 | 1994-12-28 | Sgs Thomson Microelectronics | Amplificatore operazionale cmos di potenza con uscita differenziale. |
| DE69204655T2 (de) * | 1992-03-20 | 1996-02-22 | Sgs Thomson Microelectronics | Schaltungsanordnung zur Abhängigkeitsunterdrückung vom Temperatur und von Herstellungsvariabelen der Steilheit einer differentiellen Transkonduktanzstufe. |
-
1994
- 1994-07-29 DE DE69427471T patent/DE69427471T2/de not_active Expired - Lifetime
- 1994-07-29 EP EP94830390A patent/EP0695030B1/en not_active Expired - Lifetime
-
1995
- 1995-05-31 US US08/454,924 patent/US5621358A/en not_active Expired - Lifetime
- 1995-07-31 JP JP19561095A patent/JP3482040B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002148296A (ja) * | 2000-11-13 | 2002-05-22 | Suwa Denshi Kk | 水晶振動子のｃｉ測定方法および水晶発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69427471D1 (de) | 2001-07-19 |
| EP0695030B1 (en) | 2001-06-13 |
| JP3482040B2 (ja) | 2003-12-22 |
| US5621358A (en) | 1997-04-15 |
| EP0695030A1 (en) | 1996-01-31 |
| DE69427471T2 (de) | 2002-04-25 |
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