JPH0865118A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0865118A JPH0865118A JP6198889A JP19888994A JPH0865118A JP H0865118 A JPH0865118 A JP H0865118A JP 6198889 A JP6198889 A JP 6198889A JP 19888994 A JP19888994 A JP 19888994A JP H0865118 A JPH0865118 A JP H0865118A
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- pulse
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】 半導体集積回路に関するものであり、電源が
投入されたとき、入力端子または出力端子の信号レベル
を予め決められたレベルに設定することを可能にする改
良である。 【構成】 信号が入力されたときにワンショットパルス
を発生するパルス発生回路１と、パルス発生回路１が出
力するワンショットパルスにより予め決められたレベル
に設定されるラッチ回路４を有する入力バッファ２、ま
たは、出力バッファ３とを有する半導体集積回路であ
る。
投入されたとき、入力端子または出力端子の信号レベル
を予め決められたレベルに設定することを可能にする改
良である。 【構成】 信号が入力されたときにワンショットパルス
を発生するパルス発生回路１と、パルス発生回路１が出
力するワンショットパルスにより予め決められたレベル
に設定されるラッチ回路４を有する入力バッファ２、ま
たは、出力バッファ３とを有する半導体集積回路であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関す
る。特に、電源が投入されたとき、入力端子または出力
端子の信号レベルを予め決められたレベルに設定するこ
とを可能にする改良に関する。
る。特に、電源が投入されたとき、入力端子または出力
端子の信号レベルを予め決められたレベルに設定するこ
とを可能にする改良に関する。
【０００２】
【従来の技術】従来、半導体集積回路は、パワーオンリ
セット回路を内部に有し、電源が投入されたときパワー
オンリセット回路よりリセットパルスを発生させ、内部
に設けられているフリップフロップ回路やメモリー回路
をリセットして、初期状態に戻すようにしている。
セット回路を内部に有し、電源が投入されたときパワー
オンリセット回路よりリセットパルスを発生させ、内部
に設けられているフリップフロップ回路やメモリー回路
をリセットして、初期状態に戻すようにしている。
【０００３】図６参照 図６は従来技術に係る半導体集積回路の回路図である。
図６において、１は信号が入力されたときにワンショッ
トパルスを発生するパルス発生回路であり、電源電圧が
パルス発生回路１の入力に印加されるように接続されて
いるので、電源が投入されたときリセットパルスを発生
するパワーオンリセット回路として動作する。２は入力
バッファであり、３は出力バッファであり、４はラッチ
回路である。６はリセットパルスにより初期状態に戻さ
れる必要のある、フリップフロップ回路やメモリー回路
等の内部回路である。入力バッファ２や出力バッファ３
にはラッチ回路４が設けられているので、一旦、信号レ
ベルが“Ｈ”または“Ｌ”になれば、その値を保持して
いる。内部回路６のクリア端子はパワーオンリセット回
路として動作するパルス発生回路１に接続されているの
で、電源投入時にはワンショットパルスが入力され、内
部回路６は初期状態にリセットされる。
図６において、１は信号が入力されたときにワンショッ
トパルスを発生するパルス発生回路であり、電源電圧が
パルス発生回路１の入力に印加されるように接続されて
いるので、電源が投入されたときリセットパルスを発生
するパワーオンリセット回路として動作する。２は入力
バッファであり、３は出力バッファであり、４はラッチ
回路である。６はリセットパルスにより初期状態に戻さ
れる必要のある、フリップフロップ回路やメモリー回路
等の内部回路である。入力バッファ２や出力バッファ３
にはラッチ回路４が設けられているので、一旦、信号レ
ベルが“Ｈ”または“Ｌ”になれば、その値を保持して
いる。内部回路６のクリア端子はパワーオンリセット回
路として動作するパルス発生回路１に接続されているの
で、電源投入時にはワンショットパルスが入力され、内
部回路６は初期状態にリセットされる。
【０００４】
【発明が解決しようとする課題】ところで、半導体集積
回路の入力端子をオープンにしたままでバーンイン試験
すると、入力端子の信号レベルが中間レベルとなること
がある。このような場合は、ラッチ回路４は中間レベル
を保持してしまい、その結果次段のトランジスタの寿命
を縮めてしまうことになりかねない。また、半導体集積
回路に接続状態を設定するテスト端子を有することがあ
る。この場合に、このテスト端子には信号を入力し、他
の入力端子はオープンにしたままでバーンイン試験する
と、接続状態を設定していない回路については、信号レ
ベルが中間レベルとなることがあり、トランジスタの寿
命を縮めてしまう恐れがある。
回路の入力端子をオープンにしたままでバーンイン試験
すると、入力端子の信号レベルが中間レベルとなること
がある。このような場合は、ラッチ回路４は中間レベル
を保持してしまい、その結果次段のトランジスタの寿命
を縮めてしまうことになりかねない。また、半導体集積
回路に接続状態を設定するテスト端子を有することがあ
る。この場合に、このテスト端子には信号を入力し、他
の入力端子はオープンにしたままでバーンイン試験する
と、接続状態を設定していない回路については、信号レ
ベルが中間レベルとなることがあり、トランジスタの寿
命を縮めてしまう恐れがある。
【０００５】これを避けるために、半導体集積回路の外
部より入力端子の信号レベルを設定する、または、半導
体集積回路の入力端子にプルアップ抵抗またはプルダウ
ン抵抗を内蔵させる、ことが考えられる。しかし、前者
の方法は、各入力端子にレベルを設定するための配線を
バーンイン試験ボード上に必要とし、バーンイン試験ボ
ードの構造が複雑になる。また、後者の方法では、バー
ンイン試験ボードは電源の配線を引き回すだけで済み複
雑になることはないが、半導体集積回路をシステムに実
装したとき電源が投入されている間、抵抗に電流が流
れ、システムの省電力化の流れに反することになる。
部より入力端子の信号レベルを設定する、または、半導
体集積回路の入力端子にプルアップ抵抗またはプルダウ
ン抵抗を内蔵させる、ことが考えられる。しかし、前者
の方法は、各入力端子にレベルを設定するための配線を
バーンイン試験ボード上に必要とし、バーンイン試験ボ
ードの構造が複雑になる。また、後者の方法では、バー
ンイン試験ボードは電源の配線を引き回すだけで済み複
雑になることはないが、半導体集積回路をシステムに実
装したとき電源が投入されている間、抵抗に電流が流
れ、システムの省電力化の流れに反することになる。
【０００６】さらに、システムに実装された半導体集積
回路に電源を投入するとき、信号レベルが中間レベルと
なることに伴い、投入直後の数百ミリ秒の間は誤動作を
避け、時間が経過して信号レベルが“Ｈ”かまたは
“Ｌ”に確定し、安定した動作ができるようになるま
で、タイマー回路により動作開始を遅らせる必要があっ
た。
回路に電源を投入するとき、信号レベルが中間レベルと
なることに伴い、投入直後の数百ミリ秒の間は誤動作を
避け、時間が経過して信号レベルが“Ｈ”かまたは
“Ｌ”に確定し、安定した動作ができるようになるま
で、タイマー回路により動作開始を遅らせる必要があっ
た。
【０００７】本発明の目的は、これらの問題を解消する
ことにあり、電源投入時に入力端子または出力端子の信
号レベル、または、入力端子と出力端子との信号レベル
を“Ｈ”かまたは“Ｌ”に確定しうるようにする半導体
集積回路を提供することにある。
ことにあり、電源投入時に入力端子または出力端子の信
号レベル、または、入力端子と出力端子との信号レベル
を“Ｈ”かまたは“Ｌ”に確定しうるようにする半導体
集積回路を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的は、次のいず
れによっても達成することができる。
れによっても達成することができる。
【０００９】第１の手段は、信号が入力されたときにワ
ンショットパルスを発生するパルス発生回路（１）と、
このパルス発生回路（１）が出力するワンショットパル
スにより予め決められたレベルに設定されるラッチ回路
（４）を有する入力バッファ（２）、または、出力バッ
ファ（３）とを有する半導体集積回路である。
ンショットパルスを発生するパルス発生回路（１）と、
このパルス発生回路（１）が出力するワンショットパル
スにより予め決められたレベルに設定されるラッチ回路
（４）を有する入力バッファ（２）、または、出力バッ
ファ（３）とを有する半導体集積回路である。
【００１０】第２の手段は、信号が入力されたときにワ
ンショットパルスを発生するパルス発生回路（１）と、
このパルス発生回路（１）が出力するワンショットパル
スにより予め決められたレベルに設定されるラッチ回路
（４）を有する入力バッファ（２）と、前記のパルス発
生回路（１）が出力するワンショットパルスにより予め
決められたレベルに設定されるラッチ回路（４）を有す
る出力バッファ（３）とを有する半導体集積回路であ
る。
ンショットパルスを発生するパルス発生回路（１）と、
このパルス発生回路（１）が出力するワンショットパル
スにより予め決められたレベルに設定されるラッチ回路
（４）を有する入力バッファ（２）と、前記のパルス発
生回路（１）が出力するワンショットパルスにより予め
決められたレベルに設定されるラッチ回路（４）を有す
る出力バッファ（３）とを有する半導体集積回路であ
る。
【００１１】そして、前記のパルス発生回路（１）は、
電源電圧が予め決められた値以上に変動したとき出力を
発する電源電圧監視回路（５）の出力信号に応答してワ
ンショットパルスを発生するようにしてあると、電源投
入時だけでなく、電源が一旦低下して後正常状態に復帰
した時にも有効に作用し都合がよい。
電源電圧が予め決められた値以上に変動したとき出力を
発する電源電圧監視回路（５）の出力信号に応答してワ
ンショットパルスを発生するようにしてあると、電源投
入時だけでなく、電源が一旦低下して後正常状態に復帰
した時にも有効に作用し都合がよい。
【００１２】
【作用】本発明に係る半導体集積回路は、信号が入力さ
れたときにワンショットパルスを発生するパルス発生回
路１と、入力バッファ２または出力バッファ３、あるい
は、入力バッファ２と出力バッファ３とにパルス発生回
路１が出力するワンショットパルスにより予め決められ
たレベルに設定されるラッチ回路４とを有している。パ
ルス発生回路１の入力端子に電源電圧を印加するように
接続しておけば、パワーオンリセット回路として動作す
る。そこで、バーンイン試験のために電源が投入され、
ワンショットパルスがラッチ回路４に入力されると、ラ
ッチ回路２が予め決められた“Ｈ”かまたは“Ｌ”レベ
ルに確定されることになる。このため、トランジスタの
寿命を縮めることもなく、また、ラッチ回路４は短時間
でラッチされるので、システムの実行を待つ必要もな
い。なお、プルアップ抵抗やプルダウン抵抗を有してい
ないので省電力化を妨げることはない。
れたときにワンショットパルスを発生するパルス発生回
路１と、入力バッファ２または出力バッファ３、あるい
は、入力バッファ２と出力バッファ３とにパルス発生回
路１が出力するワンショットパルスにより予め決められ
たレベルに設定されるラッチ回路４とを有している。パ
ルス発生回路１の入力端子に電源電圧を印加するように
接続しておけば、パワーオンリセット回路として動作す
る。そこで、バーンイン試験のために電源が投入され、
ワンショットパルスがラッチ回路４に入力されると、ラ
ッチ回路２が予め決められた“Ｈ”かまたは“Ｌ”レベ
ルに確定されることになる。このため、トランジスタの
寿命を縮めることもなく、また、ラッチ回路４は短時間
でラッチされるので、システムの実行を待つ必要もな
い。なお、プルアップ抵抗やプルダウン抵抗を有してい
ないので省電力化を妨げることはない。
【００１３】
【実施例】以下、図面を参照して、本発明の１実施例に
係る半導体集積回路についてさらに詳細に説明する。
係る半導体集積回路についてさらに詳細に説明する。
【００１４】図１参照 図１は本発明の１実施例に係る半導体集積回路の回路図
である。図１において、１はインバータとＡＮＤゲート
とからなるパルス発生回路であり、パルス発生回路１の
入力端子Ｔ1 には電源電圧Ｖccが印加されるように接続
されており、パワーオンリセット回路として動作する。
２は入力バッファであり、３は出力バッファである。４
は２個のインバータを逆並列接続したラッチ回路であ
り、入力バッファ２や出力バッファ３に設けられてい
る。入力バッファ２のラッチ回路４の内部ノードＮ１０
と接地ＧＮＤ間に設けられているＮＭＯＳトランジスタ
Ｑ1 のゲートとパルス発生回路１の出力端子Ｔ2 とが接
続されている。同様に、出力バッファ３のラッチ回路４
の内部ノードＮ２０と接地ＧＮＤ間に設けられているＮ
ＭＯＳトランジスタＱ2 のゲートとパルス発生回路１の
出力端子Ｔ2 とが接続されている。６はフリップフロッ
プ回路やメモリー回路等の内部回路であり、内部回路６
のクリア端子はパルス発生回路１の出力端子Ｔ2 に接続
されている。電源投入時の各部の動作波形を図２に示
す。
である。図１において、１はインバータとＡＮＤゲート
とからなるパルス発生回路であり、パルス発生回路１の
入力端子Ｔ1 には電源電圧Ｖccが印加されるように接続
されており、パワーオンリセット回路として動作する。
２は入力バッファであり、３は出力バッファである。４
は２個のインバータを逆並列接続したラッチ回路であ
り、入力バッファ２や出力バッファ３に設けられてい
る。入力バッファ２のラッチ回路４の内部ノードＮ１０
と接地ＧＮＤ間に設けられているＮＭＯＳトランジスタ
Ｑ1 のゲートとパルス発生回路１の出力端子Ｔ2 とが接
続されている。同様に、出力バッファ３のラッチ回路４
の内部ノードＮ２０と接地ＧＮＤ間に設けられているＮ
ＭＯＳトランジスタＱ2 のゲートとパルス発生回路１の
出力端子Ｔ2 とが接続されている。６はフリップフロッ
プ回路やメモリー回路等の内部回路であり、内部回路６
のクリア端子はパルス発生回路１の出力端子Ｔ2 に接続
されている。電源投入時の各部の動作波形を図２に示
す。
【００１５】図２参照 図２において、電源電圧Ｖccが立ち上がると、パルス発
生回路１の入力端子Ｔ1 に印加され、出力端子Ｔ2 にワ
ンショットパルスが現れる。そして、このワンショット
パルスが、入力バッファ２のＮＭＯＳトランジスタＱ1
のゲートと出力バッファ３のＮＭＯＳトランジスタＱ2
のゲートとに入力され、入力バッファ２の内部ノードＮ
１０と出力バッファ３の内部ノードＮ２０とは、電源投
入前の不定の状態から、“Ｌ”に保持される。出力バッ
ファ３のラッチ回路４の外部ノードＮ２１は、電源投入
前の不定の状態から、Ｎ２０を反転した“Ｈ”に保持さ
れる。
生回路１の入力端子Ｔ1 に印加され、出力端子Ｔ2 にワ
ンショットパルスが現れる。そして、このワンショット
パルスが、入力バッファ２のＮＭＯＳトランジスタＱ1
のゲートと出力バッファ３のＮＭＯＳトランジスタＱ2
のゲートとに入力され、入力バッファ２の内部ノードＮ
１０と出力バッファ３の内部ノードＮ２０とは、電源投
入前の不定の状態から、“Ｌ”に保持される。出力バッ
ファ３のラッチ回路４の外部ノードＮ２１は、電源投入
前の不定の状態から、Ｎ２０を反転した“Ｈ”に保持さ
れる。
【００１６】このようにして、半導体集積回路の入力端
子をオープンのままバーンイン試験しても信号レベルが
確定されているので、トランジスタの寿命を短縮するこ
とはない。また、システムに実装したときも電源投入と
同時に動作可能となり、従来のように待つ必要がない。
なお、このシステムに実装したとき、この半導体集積回
路の次段が従来技術に係る半導体集積回路であっても、
出力端子の信号レベルも確定されているので、電源投入
と同時に動作可能となる。
子をオープンのままバーンイン試験しても信号レベルが
確定されているので、トランジスタの寿命を短縮するこ
とはない。また、システムに実装したときも電源投入と
同時に動作可能となり、従来のように待つ必要がない。
なお、このシステムに実装したとき、この半導体集積回
路の次段が従来技術に係る半導体集積回路であっても、
出力端子の信号レベルも確定されているので、電源投入
と同時に動作可能となる。
【００１７】なお、従来と同様、ワンショットパルスは
内部回路６のクリア端子にも入力されているので、内部
回路６は初期状態にリセットされる。
内部回路６のクリア端子にも入力されているので、内部
回路６は初期状態にリセットされる。
【００１８】図３参照 図３は入力バッファ２または出力バッファ３の信号レベ
ルを予め決められたレベルに設定する他の接続を示す回
路図である。図３において、Ａをもって示す入力バッフ
ァ２では、ラッチ回路４の外部ノードＮ３１と接地との
間に接続されたＮＭＯＳトランジスタＱ3 のゲートにワ
ンショットパルスが印加される。Ｂをもって示す入力バ
ッファ２では、ラッチ回路４の内部ノードＮ４０と電源
との間に接続されたＰＭＯＳトランジスタＱ4 のゲート
にインバータを介してワンショットパルスが印加され
る。Ｃをもって示す出力バッファ３では、ラッチ回路４
の外部ノードＮ５１と接地との間に接続されたＮＭＯＳ
トランジスタＱ5 のゲートにワンショットパルスが印加
される。Ｄをもって示す出力バッファ３では、ラッチ回
路４の内部ノードＮ６０と電源との間に接続されたＰＭ
ＯＳトランジスタＱ6のゲートにインバータを介してワ
ンショットパルスが印加される。電源投入時の各部の動
作波形を図４に示す。
ルを予め決められたレベルに設定する他の接続を示す回
路図である。図３において、Ａをもって示す入力バッフ
ァ２では、ラッチ回路４の外部ノードＮ３１と接地との
間に接続されたＮＭＯＳトランジスタＱ3 のゲートにワ
ンショットパルスが印加される。Ｂをもって示す入力バ
ッファ２では、ラッチ回路４の内部ノードＮ４０と電源
との間に接続されたＰＭＯＳトランジスタＱ4 のゲート
にインバータを介してワンショットパルスが印加され
る。Ｃをもって示す出力バッファ３では、ラッチ回路４
の外部ノードＮ５１と接地との間に接続されたＮＭＯＳ
トランジスタＱ5 のゲートにワンショットパルスが印加
される。Ｄをもって示す出力バッファ３では、ラッチ回
路４の内部ノードＮ６０と電源との間に接続されたＰＭ
ＯＳトランジスタＱ6のゲートにインバータを介してワ
ンショットパルスが印加される。電源投入時の各部の動
作波形を図４に示す。
【００１９】図４参照 図４において、電源電圧Ｖccが立ち上がり、出力端子Ｔ
2 にワンショットパルスが現れる。そして、Ａをもって
示す入力バッファ２の内部ノードＮ３０とＢをもって示
す入力バッファ２の内部ノードＮ４０とは、電源投入前
の不定の状態から、“Ｈ”に保持される。Ｃをもって示
す出力バッファ３のラッチ回路４の外部ノードＮ５１と
Ｄをもって示す出力バッファ３のラッチ回路４の外部ノ
ードＮ６１とは、電源投入前の不定の状態から、“Ｌ”
に保持される。
2 にワンショットパルスが現れる。そして、Ａをもって
示す入力バッファ２の内部ノードＮ３０とＢをもって示
す入力バッファ２の内部ノードＮ４０とは、電源投入前
の不定の状態から、“Ｈ”に保持される。Ｃをもって示
す出力バッファ３のラッチ回路４の外部ノードＮ５１と
Ｄをもって示す出力バッファ３のラッチ回路４の外部ノ
ードＮ６１とは、電源投入前の不定の状態から、“Ｌ”
に保持される。
【００２０】図５参照 図５はワンショットパルスを発生させる他の場合を示す
図である。図５において、５は電源電圧監視回路であ
り、電源電圧Ｖccが入力され、パルス発生回路１に出力
している。電源電圧監視回路５は電源が投入されたとき
にパルスを出力するだけでなく、電源電圧が一旦予め決
められている値以下に低下した後正常値に回復したとき
にもパルスを出力する機能を有している。従って、パル
ス発生回路１も電源が投入されたときと、一旦低下した
後正常値に回復したときとにワンショットパルスを発生
する。
図である。図５において、５は電源電圧監視回路であ
り、電源電圧Ｖccが入力され、パルス発生回路１に出力
している。電源電圧監視回路５は電源が投入されたとき
にパルスを出力するだけでなく、電源電圧が一旦予め決
められている値以下に低下した後正常値に回復したとき
にもパルスを出力する機能を有している。従って、パル
ス発生回路１も電源が投入されたときと、一旦低下した
後正常値に回復したときとにワンショットパルスを発生
する。
【００２１】これに伴い、入力バッファ２も出力バッフ
ァ３も内部回路６も電源が投入されたときのみならず、
一旦低下した後正常値に回復したときにもリセットされ
ることになる。
ァ３も内部回路６も電源が投入されたときのみならず、
一旦低下した後正常値に回復したときにもリセットされ
ることになる。
【００２２】
【発明の効果】以上説明したように、本発明に係る半導
体集積回路によれば、入力バッファや出力バッファにあ
るラッチ回路がパワーオンリセット回路によってリセッ
トされるようになされているので、電源投入により入力
バッファや出力バッファの信号レベルが“Ｈ”または
“Ｌ”に設定される。このため、信号レベルが中間にな
らず、トランジスタがバーンイン試験で破損することは
ない。また、電源投入と同時に動作を開始しうるので都
合がよい。
体集積回路によれば、入力バッファや出力バッファにあ
るラッチ回路がパワーオンリセット回路によってリセッ
トされるようになされているので、電源投入により入力
バッファや出力バッファの信号レベルが“Ｈ”または
“Ｌ”に設定される。このため、信号レベルが中間にな
らず、トランジスタがバーンイン試験で破損することは
ない。また、電源投入と同時に動作を開始しうるので都
合がよい。
【図１】本発明に係る半導体集積回路の回路図である。
【図２】図１の回路の動作波形図である。
【図３】本発明に係る半導体集積回路の他の回路図であ
る。
る。
【図４】図３の回路の動作波形図である。
【図５】本発明に係るパルス発生回路への他の接続を示
す図である。
す図である。
【図６】従来技術に係る半導体集積回路の回路図であ
る。
る。
１ パルス発生回路 ２ 入力バッファ ３ 出力バッファ ４ ラッチ回路 ５ 電源電圧監視回路 ６ 内部回路
Claims (3)
- 【請求項１】 信号が入力されたときにワンショットパ
ルスを発生するパルス発生回路と、 該パルス発生回路が出力するワンショットパルスにより
予め決められたレベルに設定されるラッチ回路を有する
入力バッファ、または、出力バッファとを有することを
特徴とする半導体集積回路。 - 【請求項２】 信号が入力されたときにワンショットパ
ルスを発生するパルス発生回路と、 該パルス発生回路が出力するワンショットパルスにより
予め決められたレベルに設定されるラッチ回路を有する
入力バッファと、 前記パルス発生回路が出力するワンショットパルスによ
り予め決められたレベルに設定されるラッチ回路を有す
る出力バッファとを有することを特徴とする半導体集積
回路。 - 【請求項３】 前記パルス発生回路は、電源電圧が予め
決められた値以上に変動したとき出力を発する電源電圧
監視回路の出力信号を入力され、該電源電圧監視回路の
出力信号に応答してワンショットパルスを発生すること
を特徴とする請求項１または請求項２記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198889A JPH0865118A (ja) | 1994-08-24 | 1994-08-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198889A JPH0865118A (ja) | 1994-08-24 | 1994-08-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865118A true JPH0865118A (ja) | 1996-03-08 |
Family
ID=16398629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6198889A Withdrawn JPH0865118A (ja) | 1994-08-24 | 1994-08-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014160917A (ja) * | 2013-02-19 | 2014-09-04 | Nec Engineering Ltd | 制御回路、回路システム、および、制御方法 |
-
1994
- 1994-08-24 JP JP6198889A patent/JPH0865118A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014160917A (ja) * | 2013-02-19 | 2014-09-04 | Nec Engineering Ltd | 制御回路、回路システム、および、制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |