JPH0865138A - 信号線駆動回路 - Google Patents
信号線駆動回路Info
- Publication number
- JPH0865138A JPH0865138A JP6196746A JP19674694A JPH0865138A JP H0865138 A JPH0865138 A JP H0865138A JP 6196746 A JP6196746 A JP 6196746A JP 19674694 A JP19674694 A JP 19674694A JP H0865138 A JPH0865138 A JP H0865138A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- signal line
- load transistor
- reference voltage
- side load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 本発明は、信号線の電圧変化範囲を小さくし
た上で、更に信号線の電位変化を高速にした信号線駆動
回路の実現を目的とする。 【構成】 信号線１の電位を変化させるように駆動する
信号線駆動回路２と、信号線の電位変化範囲の高電位側
を、電源の高電位ＶＣＣより所定量低くする高電位側負
荷トランジスタＴ０３と、信号線の電位変化範囲の低電
位側を、電源の低電位ＶＳＳより所定量高くする低電位
側負荷トランジスタＴ０４と、信号線の電位と第１の参
照電圧ＶＲＥＦ１とを比較し、信号線の電位がＶＲＥＦ
１以下の時にはＴ０３をオン状態にし、ＶＲＥＦ１以上
の時にはＴ０３をオフ状態にする第１の比較回路３と、
信号線の電位と第２の参照電圧ＶＲＥＦ２とを比較し、
信号線の電位がＶＲＥＦ２以上の時にはＴ０４をオン状
態にし、ＶＲＥＦ２以下の時にはＴ０４をオフ状態にす
る第２の比較回路４とを備える。
た上で、更に信号線の電位変化を高速にした信号線駆動
回路の実現を目的とする。 【構成】 信号線１の電位を変化させるように駆動する
信号線駆動回路２と、信号線の電位変化範囲の高電位側
を、電源の高電位ＶＣＣより所定量低くする高電位側負
荷トランジスタＴ０３と、信号線の電位変化範囲の低電
位側を、電源の低電位ＶＳＳより所定量高くする低電位
側負荷トランジスタＴ０４と、信号線の電位と第１の参
照電圧ＶＲＥＦ１とを比較し、信号線の電位がＶＲＥＦ
１以下の時にはＴ０３をオン状態にし、ＶＲＥＦ１以上
の時にはＴ０３をオフ状態にする第１の比較回路３と、
信号線の電位と第２の参照電圧ＶＲＥＦ２とを比較し、
信号線の電位がＶＲＥＦ２以上の時にはＴ０４をオン状
態にし、ＶＲＥＦ２以下の時にはＴ０４をオフ状態にす
る第２の比較回路４とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路等で使用
される信号線駆動回路に関し、特に半導体集積回路の高
速化を図ることが可能な信号線駆動回路に関する。
される信号線駆動回路に関し、特に半導体集積回路の高
速化を図ることが可能な信号線駆動回路に関する。
【０００２】
【従来の技術】半導体集積回路においては、高速化と共
に、大容量化が図られている。近年、半導体集積回路、
特に半導体記憶装置（メモリ）の大容量化に伴いチップ
面積は増大する傾向にある。それに伴って、配線長も増
加する傾向にあり、配線容量も増加するため信号線駆動
回路の駆動能力が同じであれば信号の伝搬時間長くな
り、高速化を図る上で問題になる。
に、大容量化が図られている。近年、半導体集積回路、
特に半導体記憶装置（メモリ）の大容量化に伴いチップ
面積は増大する傾向にある。それに伴って、配線長も増
加する傾向にあり、配線容量も増加するため信号線駆動
回路の駆動能力が同じであれば信号の伝搬時間長くな
り、高速化を図る上で問題になる。
【０００３】長距離の配線を通常のＣＭＯＳインバータ
等で電源電圧の電圧振幅まで駆動する場合、信号の遅延
時間は、配線の容量、ドライブ回路の駆動能力、及び振
幅等で決定される。そこで、信号の遅延時間を短くする
ために、電圧振幅を抑える方法が用いられる。例えば、
ＭＯＳメモリでは、電圧振幅を抑えるために、信号を伝
えるための配線プルダウン駆動トランジスタと電圧振幅
を抑えるための配線プルアップ負荷トランジスタとを利
用する技術が主として用いられてきた。
等で電源電圧の電圧振幅まで駆動する場合、信号の遅延
時間は、配線の容量、ドライブ回路の駆動能力、及び振
幅等で決定される。そこで、信号の遅延時間を短くする
ために、電圧振幅を抑える方法が用いられる。例えば、
ＭＯＳメモリでは、電圧振幅を抑えるために、信号を伝
えるための配線プルダウン駆動トランジスタと電圧振幅
を抑えるための配線プルアップ負荷トランジスタとを利
用する技術が主として用いられてきた。
【０００４】図６は従来の回路例を示す図であり、
（１）はＮＭＯＳ配線プルダウン駆動トランジスタＴ０
１とＮＭＯＳ配線プルアップ負荷トランジスタＴ０２を
組み合わせた例を示し、（２）はＮＭＯＳ配線プルダウ
ン駆動トランジスタＴ０３とＰＭＯＳ配線プルアップ負
荷トランジスタＴ０４を組み合わせた例を示す。
（１）はＮＭＯＳ配線プルダウン駆動トランジスタＴ０
１とＮＭＯＳ配線プルアップ負荷トランジスタＴ０２を
組み合わせた例を示し、（２）はＮＭＯＳ配線プルダウ
ン駆動トランジスタＴ０３とＰＭＯＳ配線プルアップ負
荷トランジスタＴ０４を組み合わせた例を示す。
【０００５】
【発明が解決しようとする課題】図６の（１）の例にお
いては、ＮＭＯＳ配線プルダウン駆動トランジスタＴ０
１がオフ状態の時には、信号線電位（配線のプリチャー
ジ電圧レベル）は電源電圧ＶＣＣからＮＭＯＳ配線プル
アップ負荷トランジスタＴ０２の閾値電圧Ｖｔｈを差し
引いた値であり、ＮＭＯＳ配線プルダウン駆動トランジ
スタＴ０１がオン状態の時には、信号線電位は接地電位
ＶＳＳになる。ＮＭＯＳ配線プルダウン駆動トランジス
タＴ０１が、オフ状態からオン状態に遷移を開始する時
点には、ＮＭＯＳ配線プルアップ負荷トランジスタＴ０
２はオフ状態にあるため、ＮＭＯＳ配線プルダウン駆動
トランジスタＴ０１がオン状態になると信号線の寄生容
量に蓄積された電荷がＮＭＯＳ配線プルダウン駆動トラ
ンジスタＴ０１を通って接地線に流れるため、プルダウ
ン動作の初期段階では高速に電圧が変化する。逆に、Ｎ
ＭＯＳ配線プルダウン駆動トランジスタＴ０１が、オン
状態からオフ状態に遷移を開始する場合には、ＮＭＯＳ
配線プルアップ負荷トランジスタＴ０２は、初期段階に
はオン状態であり信号線の電位を急速に上昇させるが、
ゲート・ソース間電圧ＶＧＳが減少してオフ状態になる
方向に変化するため途中からオフ状態になり、プルアッ
プ動作が遅くなる。
いては、ＮＭＯＳ配線プルダウン駆動トランジスタＴ０
１がオフ状態の時には、信号線電位（配線のプリチャー
ジ電圧レベル）は電源電圧ＶＣＣからＮＭＯＳ配線プル
アップ負荷トランジスタＴ０２の閾値電圧Ｖｔｈを差し
引いた値であり、ＮＭＯＳ配線プルダウン駆動トランジ
スタＴ０１がオン状態の時には、信号線電位は接地電位
ＶＳＳになる。ＮＭＯＳ配線プルダウン駆動トランジス
タＴ０１が、オフ状態からオン状態に遷移を開始する時
点には、ＮＭＯＳ配線プルアップ負荷トランジスタＴ０
２はオフ状態にあるため、ＮＭＯＳ配線プルダウン駆動
トランジスタＴ０１がオン状態になると信号線の寄生容
量に蓄積された電荷がＮＭＯＳ配線プルダウン駆動トラ
ンジスタＴ０１を通って接地線に流れるため、プルダウ
ン動作の初期段階では高速に電圧が変化する。逆に、Ｎ
ＭＯＳ配線プルダウン駆動トランジスタＴ０１が、オン
状態からオフ状態に遷移を開始する場合には、ＮＭＯＳ
配線プルアップ負荷トランジスタＴ０２は、初期段階に
はオン状態であり信号線の電位を急速に上昇させるが、
ゲート・ソース間電圧ＶＧＳが減少してオフ状態になる
方向に変化するため途中からオフ状態になり、プルアッ
プ動作が遅くなる。
【０００６】図６の（２）の場合、配線プルアップ負荷
トランジスタがＰＭＯＳであるため、配線のプルアップ
は高速に行えるが、ＮＭＯＳ配線プルダウン駆動トラン
ジスタＴ０３がオフ状態からオン状態に遷移する場合、
遷移開始時点で配線プルアップ負荷トランジスタＴ０４
はオン状態であり、オン抵抗は非常に小さい。そのた
め、ＮＭＯＳ配線プルダウン駆動トランジスタＴ０３が
オン状態になっても、電源線ＶＣＣから電荷が供給され
るため、信号線の電位はゆっくり変化し、プルダウン動
作が遅くなる。
トランジスタがＰＭＯＳであるため、配線のプルアップ
は高速に行えるが、ＮＭＯＳ配線プルダウン駆動トラン
ジスタＴ０３がオフ状態からオン状態に遷移する場合、
遷移開始時点で配線プルアップ負荷トランジスタＴ０４
はオン状態であり、オン抵抗は非常に小さい。そのた
め、ＮＭＯＳ配線プルダウン駆動トランジスタＴ０３が
オン状態になっても、電源線ＶＣＣから電荷が供給され
るため、信号線の電位はゆっくり変化し、プルダウン動
作が遅くなる。
【０００７】以上、配線プルダウン駆動トランジスタと
配線プルアップ負荷トランジスタとを利用する従来の技
術について説明したが、配線プルアップ駆動トランジス
タと配線プルダウン負荷トランジスタとを利用する場合
も同様の問題が生じる。以上のように、従来の回路にお
いては、配線をプルアップ又はプルダウンする負荷トラ
ンジスタが、信号電圧伝搬の初期段階において電圧を抑
制するように作用したり、途中から負荷トランジスタの
駆動能力が低下したりするため、十分な高速化が図れな
いという問題があった。本発明はこのような問題を解決
するもので、信号伝搬の高速化を図ることを目的とす
る。
配線プルアップ負荷トランジスタとを利用する従来の技
術について説明したが、配線プルアップ駆動トランジス
タと配線プルダウン負荷トランジスタとを利用する場合
も同様の問題が生じる。以上のように、従来の回路にお
いては、配線をプルアップ又はプルダウンする負荷トラ
ンジスタが、信号電圧伝搬の初期段階において電圧を抑
制するように作用したり、途中から負荷トランジスタの
駆動能力が低下したりするため、十分な高速化が図れな
いという問題があった。本発明はこのような問題を解決
するもので、信号伝搬の高速化を図ることを目的とす
る。
【０００８】
【課題を解決するための手段】図１は本発明の信号線駆
動回路の原理構成図である。図１において、参照番号Ｔ
０１とＴ０２は、入力１と入力２に応じて、信号線１を
駆動する駆動回路２を構成するトランジスタである。Ｔ
Ｏ３は、信号線１の電位変化範囲の低電位側を、電源の
低電位ＶＳＳより所定量高くする高電位側負荷トランジ
スタである。Ｔ０４は、信号線１の電位変化範囲の高電
位側を、電源の高電位ＶＣＣより所定量低くする低電位
側負荷トランジスタである。３は信号線１の電位と第１
の参照電圧ＶＲＥＦ１とを比較し、信号線１の電位が第
１の参照電圧ＶＲＥＦ１以下の時には高電位側負荷トラ
ンジスタＴＯ３をオン状態にし、信号線１の電位が第１
の参照電圧ＶＲＥＦ１以上の時には高電位側負荷トラン
ジスタＴＯ３をオフ状態にする第１の比較回路である。
４は信号線１の電位と第２の参照電圧ＶＲＥＦ２とを比
較し、信号線１の電位が第２の参照電圧ＶＲＥＦ２以上
の時には低電位側負荷トランジスタＴＯ４をオン状態に
し、信号線１の電位が第２の参照電圧ＶＲＥＦ２以下の
時には低電位側負荷トランジスタＴＯ４をオフ状態にす
る第２の比較回路である。
動回路の原理構成図である。図１において、参照番号Ｔ
０１とＴ０２は、入力１と入力２に応じて、信号線１を
駆動する駆動回路２を構成するトランジスタである。Ｔ
Ｏ３は、信号線１の電位変化範囲の低電位側を、電源の
低電位ＶＳＳより所定量高くする高電位側負荷トランジ
スタである。Ｔ０４は、信号線１の電位変化範囲の高電
位側を、電源の高電位ＶＣＣより所定量低くする低電位
側負荷トランジスタである。３は信号線１の電位と第１
の参照電圧ＶＲＥＦ１とを比較し、信号線１の電位が第
１の参照電圧ＶＲＥＦ１以下の時には高電位側負荷トラ
ンジスタＴＯ３をオン状態にし、信号線１の電位が第１
の参照電圧ＶＲＥＦ１以上の時には高電位側負荷トラン
ジスタＴＯ３をオフ状態にする第１の比較回路である。
４は信号線１の電位と第２の参照電圧ＶＲＥＦ２とを比
較し、信号線１の電位が第２の参照電圧ＶＲＥＦ２以上
の時には低電位側負荷トランジスタＴＯ４をオン状態に
し、信号線１の電位が第２の参照電圧ＶＲＥＦ２以下の
時には低電位側負荷トランジスタＴＯ４をオフ状態にす
る第２の比較回路である。
【０００９】図１では、高電位側負荷トランジスタＴ０
３は、Ｐチャンネルトランジスタで構成され、低電位側
負荷トランジスタＴ０４は、Ｎチャンネルトランジスタ
で構成されている。また、図１では、第１の比較回路３
は、入力の一方に第１の参照電圧ＶＲＥＦ１が入力さ
れ、入力のもう一方は信号線１に接続され、出力が高電
位側負荷トランジスタＴ０３のゲートに接続される差動
増幅器であり、第２の比較回路４は、入力の一方に第２
の参照電圧ＶＲＥＦ２が入力され、入力のもう一方は信
号線１に接続され、出力が低電位側負荷トランジスタＴ
０４のゲートに接続される差動増幅器である。
３は、Ｐチャンネルトランジスタで構成され、低電位側
負荷トランジスタＴ０４は、Ｎチャンネルトランジスタ
で構成されている。また、図１では、第１の比較回路３
は、入力の一方に第１の参照電圧ＶＲＥＦ１が入力さ
れ、入力のもう一方は信号線１に接続され、出力が高電
位側負荷トランジスタＴ０３のゲートに接続される差動
増幅器であり、第２の比較回路４は、入力の一方に第２
の参照電圧ＶＲＥＦ２が入力され、入力のもう一方は信
号線１に接続され、出力が低電位側負荷トランジスタＴ
０４のゲートに接続される差動増幅器である。
【００１０】
【作用】図２は、図１の回路における各部の電位変動を
示す図であり、入力１、２と、図１の各ノードａ、ｂ、
ｃの電位変動を示している。信号線１の電位、すなわち
ノードａの電位が第１の参照電圧ＶＲＥＦ１より高い
時、ノードｂは「高（Ｈ）」レベルになり、高電位側負
荷トランジスタＴＯ３はオフ状態になる。同様に、ノー
ドａの電位が第２の参照電圧ＶＲＥＦ２より小さい時、
ノードｃは「低（Ｌ）」レベルになり、低電位側負荷ト
ランジスタＴＯ４はオフ状態になる。
示す図であり、入力１、２と、図１の各ノードａ、ｂ、
ｃの電位変動を示している。信号線１の電位、すなわち
ノードａの電位が第１の参照電圧ＶＲＥＦ１より高い
時、ノードｂは「高（Ｈ）」レベルになり、高電位側負
荷トランジスタＴＯ３はオフ状態になる。同様に、ノー
ドａの電位が第２の参照電圧ＶＲＥＦ２より小さい時、
ノードｃは「低（Ｌ）」レベルになり、低電位側負荷ト
ランジスタＴＯ４はオフ状態になる。
【００１１】入力１と２が「低」レベルの時には、駆動
回路２のＴ０１はオン状態であり、Ｔ０２はオフ状態で
あり、信号線１の電位は電源の高電位ＶＣＣに近い電位
になるため、Ｔ０４がオン状態になり、信号線１の電位
は電源の低電位ＶＳＳよりＴ０１とＴ０４のオン抵抗比
で決まる所定量高い電位になり、振幅が抑制される。Ｖ
ＲＥＦ２は、この電位より若干低く設定されている。
回路２のＴ０１はオン状態であり、Ｔ０２はオフ状態で
あり、信号線１の電位は電源の高電位ＶＣＣに近い電位
になるため、Ｔ０４がオン状態になり、信号線１の電位
は電源の低電位ＶＳＳよりＴ０１とＴ０４のオン抵抗比
で決まる所定量高い電位になり、振幅が抑制される。Ｖ
ＲＥＦ２は、この電位より若干低く設定されている。
【００１２】この状態から、入力１と２が「高」レベル
に遷移すると、Ｔ０１がオフ状態になり、Ｔ０２がオン
状態になり、信号線１の電位は低下を始める。低下を開
始して、直ぐにＶＲＥＦ２以下になるので、Ｔ０４はオ
フ状態になり、信号線はＴ０２を介して電源の低電位側
ＶＳＳに接続されるだけであるから、信号線１の電位は
ＶＲＥＦ１まで急激に低下する。
に遷移すると、Ｔ０１がオフ状態になり、Ｔ０２がオン
状態になり、信号線１の電位は低下を始める。低下を開
始して、直ぐにＶＲＥＦ２以下になるので、Ｔ０４はオ
フ状態になり、信号線はＴ０２を介して電源の低電位側
ＶＳＳに接続されるだけであるから、信号線１の電位は
ＶＲＥＦ１まで急激に低下する。
【００１３】信号線１の電位がＶＲＥＦ１まで低下する
と、差動増幅器３の出力が「低」レベルに変化し、高電
位側負荷トランジスタＴ０３がオン状態になり、信号線
１の電位は、電源の高電位ＶＣＣよりＴ０２とＴ０３の
オン抵抗比で決まる所定量低い電位になり、電圧振幅が
抑制される。ＶＲＥＦ１はこの電位より若干高く設定さ
れている。
と、差動増幅器３の出力が「低」レベルに変化し、高電
位側負荷トランジスタＴ０３がオン状態になり、信号線
１の電位は、電源の高電位ＶＣＣよりＴ０２とＴ０３の
オン抵抗比で決まる所定量低い電位になり、電圧振幅が
抑制される。ＶＲＥＦ１はこの電位より若干高く設定さ
れている。
【００１４】この状態から、逆に入力１と２が「低」レ
ベルに遷移すると、Ｔ０１がオン状態になり、Ｔ０２が
オフ状態になり、信号線１の電位は上昇を始める。上昇
を開始して、直ぐにＶＲＥＦ１以上になるので、Ｔ０３
はオフ状態になり、信号線はＴ０１を介して電源の高電
位側ＶＣＣに接続されるだけであるから、信号線１の電
位はＶＲＥＦ２まで急激に上昇する。
ベルに遷移すると、Ｔ０１がオン状態になり、Ｔ０２が
オフ状態になり、信号線１の電位は上昇を始める。上昇
を開始して、直ぐにＶＲＥＦ１以上になるので、Ｔ０３
はオフ状態になり、信号線はＴ０１を介して電源の高電
位側ＶＣＣに接続されるだけであるから、信号線１の電
位はＶＲＥＦ２まで急激に上昇する。
【００１５】信号線１の電位がＶＲＥＦ２まで上昇する
と、差動増幅器４の出力が「高」レベルに変化し、低電
位側負荷トランジスタＴ０４がオン状態になり、信号線
１の電位は、電源の低電位ＶＳＳよりＴ０１とＴ０４の
オン抵抗比で決まる所定量電位になり、電圧振幅が抑制
される。
と、差動増幅器４の出力が「高」レベルに変化し、低電
位側負荷トランジスタＴ０４がオン状態になり、信号線
１の電位は、電源の低電位ＶＳＳよりＴ０１とＴ０４の
オン抵抗比で決まる所定量電位になり、電圧振幅が抑制
される。
【００１６】
【実施例】図３は、本発明の第１実施例の回路構成を示
す図である。図３の回路は、図１の回路において、差動
増幅器３をＰＭＯＳカレントミラー負荷型ＮＭＯＳ差動
増幅回路で、差動増幅器４をＮＭＯＳカレントミラー負
荷型ＰＭＯＳ差動増幅回路で構成したものである。ＰＭ
ＯＳカレントミラー負荷型ＮＭＯＳ差動増幅回路におい
ては、ノードａの電位がＶＲＥＦ１より低い場合には、
ＶＲＥＦ１が入力されるトランジスタがオン状態にな
り、ノードｂの電位は「低」になる。ノードａの電位が
ＶＲＥＦ１より高い場合には、ＶＲＥＦ１が入力される
トランジスタがオフ状態になり、ノードｂの電位は
「高」になる。ＮＭＯＳカレントミラー負荷型ＰＭＯＳ
差動増幅回路においては、ノードａの電位がＶＲＥＦ２
より低い場合には、ＶＲＥＦ２が入力されるトランジス
タがオフ状態になり、ノードｃの電位は「低」になる。
ノードａの電位がＶＲＥＦ２より高い場合には、ＶＲＥ
Ｆ２が入力されるトランジスタがオン状態になり、ノー
ドｃの電位は「高」になる。
す図である。図３の回路は、図１の回路において、差動
増幅器３をＰＭＯＳカレントミラー負荷型ＮＭＯＳ差動
増幅回路で、差動増幅器４をＮＭＯＳカレントミラー負
荷型ＰＭＯＳ差動増幅回路で構成したものである。ＰＭ
ＯＳカレントミラー負荷型ＮＭＯＳ差動増幅回路におい
ては、ノードａの電位がＶＲＥＦ１より低い場合には、
ＶＲＥＦ１が入力されるトランジスタがオン状態にな
り、ノードｂの電位は「低」になる。ノードａの電位が
ＶＲＥＦ１より高い場合には、ＶＲＥＦ１が入力される
トランジスタがオフ状態になり、ノードｂの電位は
「高」になる。ＮＭＯＳカレントミラー負荷型ＰＭＯＳ
差動増幅回路においては、ノードａの電位がＶＲＥＦ２
より低い場合には、ＶＲＥＦ２が入力されるトランジス
タがオフ状態になり、ノードｃの電位は「低」になる。
ノードａの電位がＶＲＥＦ２より高い場合には、ＶＲＥ
Ｆ２が入力されるトランジスタがオン状態になり、ノー
ドｃの電位は「高」になる。
【００１７】図４は、本発明の第２実施例の回路構成を
示す図である。図４の回路は、図３の第１実施例の回路
において、差動増幅器４もＰＭＯＳカレントミラー負荷
型ＮＭＯＳ差動増幅回路で構成したものである。動作
は、第１実施例と同様である。この場合、ＶＲＥＦ１と
２の電圧条件によっては、２つの差動増幅回路のＭＯＳ
トランジスタのタイプを異なるものにした方が、応答性
が改善される場合もあり得る。
示す図である。図４の回路は、図３の第１実施例の回路
において、差動増幅器４もＰＭＯＳカレントミラー負荷
型ＮＭＯＳ差動増幅回路で構成したものである。動作
は、第１実施例と同様である。この場合、ＶＲＥＦ１と
２の電圧条件によっては、２つの差動増幅回路のＭＯＳ
トランジスタのタイプを異なるものにした方が、応答性
が改善される場合もあり得る。
【００１８】図５は、本発明の第３実施例の回路構成を
示す図である。図５の回路は、図１の回路において、差
動増幅器３と４の替わりに比較回路を、閾値電圧の異な
る反転増幅器を用いた回路である。この反転増幅器の閾
値電圧は、主としてＰＭＯＳトランジスタとＮＭＯＳト
ランジスタのチャンネル幅の比率を変えることで変化さ
せることができる。従って、ＶＲＥＦ１とＶＲＥＦ２に
応じてそれぞれの反転増幅器のトランジスタのチャンネ
ル幅の比率を選択する。
示す図である。図５の回路は、図１の回路において、差
動増幅器３と４の替わりに比較回路を、閾値電圧の異な
る反転増幅器を用いた回路である。この反転増幅器の閾
値電圧は、主としてＰＭＯＳトランジスタとＮＭＯＳト
ランジスタのチャンネル幅の比率を変えることで変化さ
せることができる。従って、ＶＲＥＦ１とＶＲＥＦ２に
応じてそれぞれの反転増幅器のトランジスタのチャンネ
ル幅の比率を選択する。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
電圧振幅を抑制した上で、配線を高速に駆動できるた
め、信号伝搬が高速に行える信号線駆動回路が実現さ
れ、半導体集積回路の高速化が図れる。
電圧振幅を抑制した上で、配線を高速に駆動できるた
め、信号伝搬が高速に行える信号線駆動回路が実現さ
れ、半導体集積回路の高速化が図れる。
【図１】本発明の原理構成を示す図である。
【図２】本発明の原理を説明する図である。
【図３】本発明の第１実施例の回路図である。
【図４】本発明の第２実施例の回路図である。
【図５】本発明の第３実施例の回路図である。
【図６】従来の信号線の駆動回路を示す図である。
１…信号線 ２…駆動回路 ３…第１の比較回路 ４…第２の比較回路 Ｔ０３…高電位側負荷トランジスタ Ｔ０４…低電位側負荷トランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/017
Claims (6)
- 【請求項１】 信号に応じて信号線（１）の電位を変化
させるように駆動する駆動回路（２）と、 前記信号線の電位変化範囲の低電位側を、電源の低電位
（ＶＳＳ）より所定量高くする高電位側負荷トランジス
タ（Ｔ０３）と、 前記信号線の電位変化範囲の高電位側を、電源の高電位
（ＶＣＣ）より所定量低くする低電位側負荷トランジス
タ（Ｔ０４）と、 前記信号線の電位と第１の参照電圧（ＶＲＥＦ１）とを
比較し、前記信号線の電位が前記第１の参照電圧以下の
時には前記高電位側負荷トランジスタ（Ｔ０３）をオン
状態にし、前記信号線の電位が前記第１の参照電圧以上
の時には前記高電位側負荷トランジスタをオフ状態にす
る第１の比較回路（３）と、 前記信号線の電位と第２の参照電圧（ＶＲＥＦ２）とを
比較し、前記信号線の電位が前記第２の参照電圧以上の
時には前記低電位側負荷トランジスタ（Ｔ０４）をオン
状態にし、前記信号線の電位が前記第２の参照電圧以下
の時には前記低電位側負荷トランジスタをオフ状態にす
る第２の比較回路（４）とを備えることを特徴とする信
号線駆動回路。 - 【請求項２】 前記高電位側負荷トランジスタは、Ｐチ
ャンネルトランジスタであり、 前記低電位側負荷トランジスタは、Ｎチャンネルトラン
ジスタであることを特徴とする請求項１に記載の信号線
駆動回路。 - 【請求項３】 前記第１の比較回路は、入力の一方に前
記第１の参照電圧が入力され、入力のもう一方は前記信
号線に接続され、出力が前記高電位側負荷トランジスタ
のゲートに接続される差動増幅器であり、 前記第２の比較回路は、入力の一方に前記第２の参照電
圧が入力され、入力のもう一方は前記信号線に接続さ
れ、出力が前記低電位側負荷トランジスタのゲートに接
続される差動増幅器であることを特徴とする請求項１に
記載の信号線駆動回路。 - 【請求項４】 前記第１及び第２の比較回路の差動増幅
器は、ＰＭＯＳカレントミラー負荷型ＮＭＯＳ差動増幅
回路であることを特徴とする請求項３に記載の信号線駆
動回路。 - 【請求項５】 前記第１及び第２の比較回路の差動増幅
器の一方は、ＰＭＯＳカレントミラー負荷型ＮＭＯＳ差
動増幅回路であり、もう一方はＮＭＯＳカレントミラー
負荷型ＰＭＯＳ差動増幅回路であることを特徴とする請
求項３に記載の信号線駆動回路。 - 【請求項６】 前記第１及び第２の比較回路の差動増幅
器は、異なる閾値を有するＣＭＯＳインバータであるこ
とを特徴とする請求項３に記載の信号線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6196746A JPH0865138A (ja) | 1994-08-22 | 1994-08-22 | 信号線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6196746A JPH0865138A (ja) | 1994-08-22 | 1994-08-22 | 信号線駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865138A true JPH0865138A (ja) | 1996-03-08 |
Family
ID=16362924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6196746A Withdrawn JPH0865138A (ja) | 1994-08-22 | 1994-08-22 | 信号線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865138A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000049586A (ja) * | 1998-07-27 | 2000-02-18 | New Japan Radio Co Ltd | Ｃｍｏｓ出力回路 |
| DE10331607A1 (de) * | 2003-07-12 | 2005-02-17 | Infineon Technologies Ag | Ausgangstreiber für eine integrierte Schaltung und Verfahren zum Ansteuern eines Ausgangstreibers |
| KR100687104B1 (ko) * | 2000-03-07 | 2007-02-26 | 노바텍 마이크로일렉트로닉스 코포레이션 | 신호 레벨 천이시에 발생하는 노이즈에 대항하는 면역화 방법 및 장치 |
-
1994
- 1994-08-22 JP JP6196746A patent/JPH0865138A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000049586A (ja) * | 1998-07-27 | 2000-02-18 | New Japan Radio Co Ltd | Ｃｍｏｓ出力回路 |
| KR100687104B1 (ko) * | 2000-03-07 | 2007-02-26 | 노바텍 마이크로일렉트로닉스 코포레이션 | 신호 레벨 천이시에 발생하는 노이즈에 대항하는 면역화 방법 및 장치 |
| DE10331607A1 (de) * | 2003-07-12 | 2005-02-17 | Infineon Technologies Ag | Ausgangstreiber für eine integrierte Schaltung und Verfahren zum Ansteuern eines Ausgangstreibers |
| US7145369B2 (en) | 2003-07-12 | 2006-12-05 | Infineon Technologies Ag | Output driver for an integrated circuit and method for driving an output driver |
| DE10331607B4 (de) * | 2003-07-12 | 2007-02-15 | Infineon Technologies Ag | Ausgangstreiber für eine integrierte Schaltung und Verfahren zum Ansteuern eines Ausgangstreibers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0132641B1 (ko) | 기판 바이어스 회로 | |
| KR100324940B1 (ko) | Mos논리회로및그mos논리회로를포함하는반도체장치 | |
| EP0542227B1 (en) | Output buffer circuit | |
| US5698994A (en) | Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit | |
| JPH0720060B2 (ja) | 出力回路装置 | |
| KR960011964B1 (ko) | 출력버퍼장치 | |
| US5055713A (en) | Output circuit of semiconductor integrated circuit | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| US7068063B2 (en) | Output buffer circuit | |
| US4880998A (en) | Bipolar transistor and CMOS transistor logic circuit having improved discharge capabilities | |
| US6307399B1 (en) | High speed buffer circuit with improved noise immunity | |
| EP0541242A1 (en) | Low power complementary MOSFET digital signal buffer circuit | |
| US5057713A (en) | Bipolar MOS logic circuit and semiconductor integrated circuit | |
| EP0619652A2 (en) | Data output circuit | |
| JPH0865138A (ja) | 信号線駆動回路 | |
| US5146109A (en) | Circuit for driving a floating circuit in response to a digital signal | |
| JPH0677804A (ja) | 出力回路 | |
| JP4017250B2 (ja) | 安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法 | |
| US5361000A (en) | Reference potential generating circuit | |
| JP2746117B2 (ja) | 基板バイアス回路 | |
| JP3175989B2 (ja) | 出力バッファ回路 | |
| US5426377A (en) | BiMIS circuit | |
| US5077492A (en) | Bicmos circuitry having a combination cmos gate and a bipolar transistor | |
| US20060066353A1 (en) | Output circuit with reduced gate voltage swings | |
| US5831908A (en) | Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |