JPH0865139A - 半導体集積回路装置および電子装置 - Google Patents

Abstract

(57)【要約】 【目的】 組み合わせ回路が持っている最大限のスルー
プットで動作し、デバイスの特性ばらつきや温度変化、
電源電圧変動などに自動的に追従する半導体集積回路装
置ならびに電子装置を得る。 【構成】 半導体チップ（不図示）上に形成したラッチ
LTH1，LTH2、組み合わせ回路LOG、及び制御回路CONTか
ら構成される順序回路において、ラッチLTH1の出力によ
り動作を開始する組み合わせ回路LOGの負電源Ｖssと電
源ライン１間、及び正電源Ｖddと電源ライン２間に、組
み合わせ回路LOGの動作安定状態を検出する動作状態検
出回路SEN1，SEN2を各々接続する。この動作状態検出回
路の検出信号S1，S2に基づいて制御回路CONTがクロック
信号CKを出力し、この信号CKによりラッチLTH1，LTH2の
動作タイミングを制御して、データ列DATAを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置およ
び電子装置に係り、特に組み合わせ回路を有する順序回
路で構成される自己同期型の半導体集積回路装置および
電子装置に関する。

【０００２】

【従来の技術】この種の従来の順序回路を図１１に示
す。このような構成の順序回路は、例ええば、アイ・イ
ー・イー・イー、ジャーナル・オブ・ソリッド・ステー
ト・サーキット、第２３巻、第１号、第１１１頁から第
１１７頁、１９８８年２月(IEEEJOURNAL OF SOLID-STAT
E CIRCUITS,VOL 23,NO 1, pp.111-117, FEBRUARY 1988)
に記載されている。

【０００３】図１１に示した順序回路は、組み合わせ回
路ＬＯＧ、ラッチＬＴＨ１、ＬＴＨ２、ディレイライン
ＤＬ、およびそれらを制御する制御回路ＣＯＮＴ０で構
成されている。ディレイラインＤＬは組み合わせ回路Ｌ
ＯＧとは別のパスで組み込まれており、組み合わせ回路
ＬＯＧの最大遅延時間より長い遅延が得られるように設
計されている。

【０００４】この順序回路の動作は、以下の通りであ
る。まず、前段からのクロックＬ１によりラッチＬＴＨ
１の出力が変化すると、組み合わせ回路ＬＯＧの入力が
変化し、組み合わせ回路ＬＯＧは遷移状態に移行する。
時間が経過し、組み合わせ回路ＬＯＧの出力が決定され
ると、組み合わせ回路ＬＯＧの出力は安定状態になる。
この一連の動作と並行して、ラッチＬＴＨ１の出力が変
化するタイミングと同じタイミングで、ディレイライン
ＤＬへクロックＬ１が与えられる。上述のようにディレ
イラインＤＬは組み合わせ回路ＬＯＧの最大遅延時間の
ディレイを得られるように設計されているので、組み合
わせ回路ＬＯＧが安定状態になったタイミングでディレ
イラインＤＬの出力が変化する。制御回路ＣＯＮＴ０は
ディレイラインＤＬの出力によってクロックＬ２を発生
し、ラッチＬＴＨ２が組み合わせ回路ＬＯＧの出力をラ
ッチし、データ列ＤＡＴＡを出力する。

【０００５】なお、組み合わせ回路の一例としてはＡＮ
Ｄ回路、ＯＲ回路、比較器、加算器、デコーダ、エンコ
ーダなどがあり、順序回路の一例としては各種フリップ
フロップ、各種カウンタ、各種シフトレジスタなどがあ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、前述し
た従来の回路方式では、組み合わせ回路ＬＯＧの最大遅
延時間を予め見積もる必要がある。その為には、組み合
わせ回路ＬＯＧを構成するデバイスの特性ばらつきや、
温度変化、組み合わせ回路ＬＯＧへ供給される電源の電
圧変動等を考慮する必要があり、組み合わせ回路ＬＯＧ
の最大遅延時間に合わせて回路全体のスピードを決定し
なければならない。従って、ディレイラインＤＬの遅延
時間は組み合わせ回路ＬＯＧの遅延時間の平均値に比べ
て大きな値となり、回路のスループット、すなわち単位
時間内で出力されるデータ量が回路が本来有する値より
もかなり小さい値に制限されてしまう問題点が有った。

【０００７】そこで、本発明の目的は、組み合わせ回路
の本来有するスループット性能を得ることができる順序
回路を備えた自己同期型の半導体集積回路装置および電
子装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路は、少なくとも一つの組み
合わせ回路と、少なくとも一つのラッチと、前記組み合
わせ回路およびラッチを制御する少なくとも一つの制御
回路とから構成される順序回路を含む半導体集積回路装
置において、前記組み合わせ回路の内部動作の遷移状態
から安定状態への移行を検出する動作状態検出回路を少
なくとも一つ設け、前記制御回路が、前記動作状態検出
回路からの信号に基づいて前記順序回路を制御するよう
に構成したことを特徴とするものである。すなわち、従
来のディレイラインに替わって、組み合わせ回路の動作
状態を検出する動作状態検出回路を組合せ回路に直接接
続し、動作状態検出回路からの出力により、制御回路が
順序回路の動作タイミングを制御するように構成したも
のである。

【０００９】前記半導体集積回路において、動作状態検
出回路は、組み合わせ回路の動作状態を電源ラインに流
れる電源電流によって検出できるように、前記組み合わ
せ回路の正、負電源ラインの少なくとも一方に接続すれ
ばよい。また、前記動作状態検出回路は、カレントミラ
ー回路によって構成すれば好適である。

【００１０】或いは、前記動作状態検出回路は、組み合
わせ回路の正、負電源ライン以外の信号線からの信号に
よって、前記組み合わせ回路の動作状態を検出するよう
に構成してもよい。この場合、前記信号線は、前記組み
合わせ回路を構成する少なくとも一つのＭＯＳトランジ
スタのバックゲートに接続された信号線とすれば好適で
ある。

【００１１】さらに、前記制御回路に常に遷移状態にあ
る発振回路を少なくとも一つ設けると共に、前記制御回
路が、前記組み合わせ回路と前記発振回路との動作状態
を比較することにより、前記組み合わせ回路の動作状態
を検出して前記順序回路を制御するように構成してもよ
い。

【００１２】また、前記動作状態検出回路は、前記組み
合わせ回路のクリティカルパスとなる一部分の回路に接
続することにより、前記組み合わせ回路全体の動作状態
を検出するように構成することもできる。また、前記制
御回路から前記ラッチに供給しているクロック信号の周
波数を、より低い周波数のクロック信号に変換する分周
器を更に備え、該分周器の出力を外部に供給するように
構成してもよい。

【００１３】前記制御回路のクロック信号と外部から供
給される入力クロック信号とから前記ラッチを制御する
信号を生成する回路を更に少なくとも一つ設けることが
できる。さらに、前記制御回路は、前記動作状態検出回
路からの信号を用いて、前記ラッチを個別に制御するよ
うに構成してもよい。

【００１４】また、本発明に係る電子装置は、少なくと
も一つの半導体集積回路装置と、該半導体集積回路装置
を制御する制御装置からなる電子装置において、前記半
導体集積回路装置の内部状態の遷移状態から安定状態へ
の移行を検出する動作状態検出装置を少なくとも一つ設
け、前記制御装置が前記動作状態検出装置からの信号に
基づいて前記半導体集積回路装置の動作を制御すること
を特徴とするものである。

【００１５】

【作用】一般に、組み合わせ回路の前段のラッチの出力
が変化すると、組み合わせ回路の入力が変化し、組み合
わせ回路は遷移状態に移行する。時間が経過し、組み合
わせ回路の出力が決定されると、組み合わせ回路の出力
は安定状態になる。

【００１６】本発明に係る半導体集積回路装置によれ
ば、組み合わせ回路に直接接続している動作状態検出回
路を用いて、前記遷移状態と前記安定状態の二つの状態
の違いを検出する。動作状態検出回路が、組み合わせ回
路が安定状態になったことを検出すると、制御回路はク
ロック信号を発生する。このクロック信号により、組み
合わせ回路の後段ラッチが、組み合わせ回路の出力をラ
ッチしてデータ列ＤＡＴＡを出力し、この動作を繰り返
すことにより順序回路の動作が進行する。

【００１７】動作状態検出回路は、組み合わせ回路の
正、負電源ラインの少なくとも一方に接続することによ
り、電源ラインに流れる電源電流の前記二つの動作状態
に対応した電流の差を利用して組み合わせ回路の安定状
態を検出する。

【００１８】また、この動作状態検出回路をカレントミ
ラー回路構成にすることにより、増幅率を持った電流検
出を行うことができる。

【００１９】前記動作状態検出回路を、組み合わせ回路
の正、負電源ライン以外の信号線に接続した場合、例え
ば前記組み合わせ回路を構成する少なくとも一つのＭＯ
Ｓトランジスタのバックゲートに接続された信号線によ
っても、組み合わせ回路の動作状態の検出を行うことが
でき、その場合、組み合わせ回路は電源ラインに直接接
続できるので、組み合わせ回路に影響を与えずに動作状
態を検出することができる。

【００２０】さらに、前記制御回路に設けた常に遷移状
態にある発振回路の電源電流検出信号と、組み合わせ回
路の電源電流検出信号とを比較することにより、制御回
路は組み合わせ回路の内部状態の微小な変化を確実に検
出することができる。

【００２１】また、前記動作状態検出回路は、組み合わ
せ回路が複数の回路ブロックから構成される場合に、前
記組み合わせ回路のクリティカルパスとなる回路ブロッ
クに接続することにより、前記組み合わせ回路全体の動
作状態を検出することができる。

【００２２】前記制御回路から前記ラッチへ供給してい
るクロック信号の周波数を、より低い周波数のクロック
信号に変換する分周期を更に備え、該分周期の出力を外
部に供給するように構成したことにより、内部の組み合
わせ回路を高速に動作せても、外部の低い周波数のクロ
ック信号に合わせて出力することができる。

【００２３】また、前記制御回路のクロック信号と外部
から供給される入力クロック信号とから前記ラッチを制
御する信号を生成する回路は、外部回路のクロック信号
に同期させて内部の組み合わせ回路を動作させる。

【００２４】さらに、前記制御回路は、前記動作状態検
出回路からの信号を用いて、前記ラッチを個別に制御す
るように構成することにより、各ラッチの動作時間間隔
を伸縮自在な動作にすることができる。

【００２５】また、本発明に係る電子装置によれば、動
作状態検出装置は半導体集積回路装置の内部状態の遷移
状態から安定状態への移行を検出し、次の半導体集積回
路装置を動作させるので、半導体集積回路装置の持って
いる最大限のスループットで動作させることができる。

【００２６】

【実施例】次に、本発明に係る半導体集積回路装置およ
び電子装置の実施例につき、添付図面を参照しながら以
下詳細に説明する。 ＜実施例１＞図１は本発明に係る半導体集積回路装置の
第１の実施例を示す回路ブロック図である。本実施例の
順序回路は、半導体チップ（不図示）上に２つのラッチ
と組合せ回路と制御回路とから構成され、本発明の動作
原理を説明するのに最も簡単な実施例である。図１にお
いて、参照符号ＬＯＧは組合せ回路を示し、組み合わせ
回路ＬＯＧはラッチＬＴＨ１とラッチＬＴＨ２の間に接
続される。この組み合わせ回路ＬＯＧの電源ライン１と
負電源Ｖssの間、および電源ライン２と正電源Ｖddの間
に、それぞれの電源ライン１，２を流れる電流を検出す
る動作状態検出回路ＳＥＮ１，ＳＥＮ２を接続する。動
作状態検出回路ＳＥＮ１，ＳＥＮ２の各出力Ｓ１，Ｓ２
は、制御回路ＣＯＮＴに接続し、この制御回路ＣＯＮＴ
の出力をクロック信号ＣＫとしてラッチＬＴＨ１，ＬＴ
Ｈ２に供給する。

【００２７】このように構成される半導体集積回路装置
の順序回路の動作を、図１２に示したタイミング波形図
と共に説明する。時刻ｔ１で組み合わせ回路ＬＯＧの電
源ライン１，２に流れる電源電流Ｉdd，Ｉssがなくなる
と、動作状態検出回路ＳＥＮ１，ＳＥＮ２が時刻ｔ１で
それぞれ出力信号Ｓ１，Ｓ２を出力する。この出力信号
Ｓ１，Ｓ２を用いて制御回路ＣＯＮＴは、時刻ｔ２でク
ロック信号ＣＫを発生する。ラッチＬＴＨ１，ＬＴＨ２
がこのクロック信号ＣＫにより入力をラッチし、時刻ｔ
３で組み合わせ回路ＬＯＧに入力されているデータＤＡ
ＴＡが変化する。組み合わせ回路ＬＯＧに入力されてい
るデータＤＡＴＡが変化すると、組み合わせ回路ＬＯＧ
は遷移状態に変化するので、時刻ｔ４で組み合わせ回路
ＬＯＧの電源ライン１，２に電源電流Ｉdd，Ｉssが流れ
る。時刻ｔ５で動作状態検出回路ＳＥＮ１，ＳＥＮ２が
この電源電流Ｉdd，Ｉssを検出し、出力信号Ｓ１，Ｓ２
を変化させ、時刻ｔ６でクロック信号ＣＫが変化する。

【００２８】すなわち、定性的に動作を説明すれば以下
の通りである。ラッチＬＴＨ１の出力が変化すると、組
み合わせ回路ＬＯＧの入力が変化し、組み合わせ回路Ｌ
ＯＧは遷移状態に移り、電源電流Ｉdd，Ｉssが変化す
る。時間が経過し、組み合わせ回路ＬＯＧの出力が決定
されると、組み合わせ回路ＬＯＧの出力は安定状態に移
行し、電源電流Ｉdd，Ｉssが定常値（図１２の場合はゼ
ロ）に落ち着く。この遷移状態と安定状態での電源電流
Ｉdd，Ｉssのそれぞれの差を利用して、動作状態検出回
路ＳＥＮ１，ＳＥＮ２が組み合わせ回路ＬＯＧの遷移状
態と安定状態の二つの動作状態の検出を行い、制御回路
ＣＯＮＴを用いてクロック信号ＣＫを発生させる。

【００２９】このように、組み合わせ回路ＬＯＧが安定
状態になったことを検出して、順序回路を次の状態に移
しているので、その組み合わせ回路の持っている最大限
のスループットを得ることができる。

【００３０】また、組み合わせ回路ＬＯＧは、これを構
成するデバイスの特性ばらつきや温度変化、電源電圧変
動などの外来変動因子によって回路の遅延時間が変化す
るが、本発明では組み合わせ回路ＬＯＧが安定状態にな
ったことを検出して、順序回路を次の状態に移している
ので、上記遅延時間変動に自動的に追従した自己同期型
のクロック信号ＣＫを各ラッチＬＴＨ１，ＬＴＨ２に供
給することができる。

【００３１】なお、ここでラッチＬＴＨ１，ＬＴＨ２と
しては、例えば、図１３に示すような構成のラッチ回路
を好適に使用することができる。図１３において、Ｄ
１，Ｄ２，……，Ｄｎは各入力データ信号であり、クロ
ック信号ＣＫによりオン・オフするＭＯＳトランジスタ
を介してそれぞれインバータ４個からなるラッチ回路が
接続され、ラッチ出力信号Ｑ１，Ｑ２，……，Ｑｎとし
て出力される。

【００３２】＜実施例２＞図２を用いて、本発明に係る
半導体集積回路装置の第２の実施例を説明する。図２
は、実施例１の図１に示した組み合わせ回路ＬＯＧと動
作状態検出回路ＳＥＮ１，ＳＥＮ２を示す図であり、
（ａ）は負電源Ｖssと組み合わせ回路の電源ライン１の
間に動作状態検出回路ＳＥＮ１を設けた場合の回路ブロ
ック図であり、（ｂ）は正電源Ｖddと組み合わせ回路の
電源ライン２の間に動作状態検出回路ＳＥＮ２を設けた
場合の回路ブロック図である。

【００３３】図２（ａ）において、組み合わせ回路ＬＯ
ＧはＣＭＯＳ型の論理回路で構成されている。ＣＭＯＳ
型の論理ゲートの出力は常に反転出力となるので、多段
に接続されたＣＭＯＳ論理ゲート回路列においては、あ
る入力に対して、正、負、いずれか一方の電源ラインに
だけ流れるという遷移状態は存在しえず、従って負電源
ライン１だけ動作状態検出回路ＳＥＮ１を接続しても有
効に組み合わせ回路ＬＯＧの動作状態を検出することが
できる。また、図１の場合に比べて、動作状態検出回路
の構造が簡単になる効果も有る。なお、タイミング波形
は、図１２に示した波形図において、ＩddとＳ２の波形
を除いた図となり、詳細な動作は図１２を用いて説明し
たのと同様であるので省略する。

【００３４】図２（ｂ）においても、組み合わせ回路Ｌ
ＯＧはＣＭＯＳ型の論理回路で構成されている。従っ
て、図２（ａ）の場合と同様に、正電源ライン２だけ動
作状態検出回路ＳＥＮ２を接続しても有効に組み合わせ
回路ＬＯＧの動作状態を検出することができるし、図１
の場合に比べて、動作状態検出回路の構造が簡単になる
効果も有る。なお、タイミング波形は、図１２に示した
波形図において、ＩssとＳ１の波形を除いた図となり、
詳細な動作は図１２を用いて説明したのと同様であるの
で省略する。

【００３５】なお、本実施例では、組み合わせ回路ＬＯ
ＧがＣＭＯＳ型トランジスタで構成されているが、動作
状態検出回路ＳＥＮ１又はＳＥＮ２を接続することによ
り組み合わせ回路ＬＯＧの動作状態が検出できれば、組
み合わせ回路ＬＯＧはどのような回路方式のもので構成
されていてもよい。

【００３６】＜実施例３＞図３を用いて、本発明に係る
半導体集積回路装置の第３の実施例を説明する。図３
は、実施例１の図１に示した動作状態検出回路ＳＥＮ
１，ＳＥＮ２をカレントミラー回路で構成した場合の一
例を示す図である。

【００３７】図３において、カレントミラー回路Ｃ１は
一方のｎチャネルＭＯＳ（以下、ＮＭＯＳと称する。）
トランジスタのドレインとゲートが接続されると共に、
ゲート同志およびソース同志が接続された２個のＮＭＯ
ＳトランジスタＭＮ１から構成され、カレントミラー回
路Ｃ２は一方のｐチャネルＭＯＳ（以下、ＰＭＯＳと称
する。）トランジスタのドレインとゲートが接続される
と共に、ゲート同志およびソース同志が接続された２個
のＰＭＯＳトランジスタＭＰ１から構成されている。こ
のようなカレントミラー回路Ｃ１，Ｃ２を図１に示した
動作状態検出回路ＳＥＮ１，ＳＥＮ２として用いること
により、増幅率を持った電流検出が可能となるので微小
な電流変化を検出することができる。さらに、カレント
ミラー回路Ｃ１，Ｃ２を構成するＭＯＳトランジスタＭ
Ｎ１，ＭＰ１に低しきい値のＭＯＳトランジスタを用い
ることにより、組み合わせ回路ＬＯＧに影響を与えるこ
となく電源電流を検出することができる。

【００３８】本実施例では、カレントミラー回路Ｃ１，
Ｃ２にＭＯＳトランジスタを用いているが、バイポーラ
トランジスタを用いて構成してもよい。また、実施例２
のように、組み合わせ回路がＣＭＯＳ型の論理回路で構
成されている場合には、カレントミラー回路Ｃ１，Ｃ２
のいずれか一方だけでよいことは勿論である。

【００３９】＜実施例４＞図４を用いて、本発明に係る
半導体集積回路装置の第４の実施例を説明する。図４
は、組み合わせ回路ＬＯＧがＭＯＳトランジスタを含ん
でいる場合に、ＭＯＳトランジスタのバックゲートに動
作状態検出回路を接続した構成の一例を示す図である。

【００４０】図４において、組み合わせ回路ＬＯＧはＮ
ＭＯＳトランジスタＭＮＢとＰＭＯＳトランジスタＭＰ
Ｂを有し、これらのトランジスタＭＮＢ，ＭＰＢの各バ
ックゲートＢＮ，ＢＰに動作状態検出回路ＳＥＮ１Ｂお
よびＳＥＮ２Ｂをそれぞれ接続して、各出力信号Ｓ１
Ｂ，Ｓ２Ｂを図１と同様に制御回路（不図示）へ接続す
る。

【００４１】ＭＯＳトランジスタにドレイン電流が流れ
ると、そのバックゲートにも電流が流れるので、この電
流を検出することにより組み合わせ回路ＬＯＧの動作状
態の検出を行うことができる。実施例１の図１に示した
構成では、組み合わせ回路ＬＯＧの電源ライン１，２と
負電源Ｖss,正電源Ｖddの間に、それぞれ動作状態検出
回路ＳＥＮ１，ＳＥＮ２が挿入されていた。これに対し
て、本実施例では動作状態検出回路ＳＥＮ１Ｂ，ＳＥＮ
２ＢをそれぞれバックゲートＢＮ，ＢＰに接続する構成
としたことにより、組み合わせ回路ＬＯＧの電源ライン
１，２をそれぞれ負電源Ｖss，正電源Ｖddに直接接続で
きるので、組み合わせ回路ＬＯＧに影響を与えることな
く組み合わせ回路ＬＯＧの動作状態を検出することがで
きる。

【００４２】なお、本実施例では、ＣＭＯＳインバータ
を用いて組み合わせ回路ＬＯＧを構成しているが、一般
のＭＯＳトランジスタを用いた組み合わせ回路であって
も適用できることは言うまでもない。

【００４３】また、本実施例では、ＮＭＯＳトランジス
タＭＮＢのバックゲートＢＮに動作状態検出回路ＳＥＮ
１Ｂが接続され、ＰＭＯＳトランジスタＭＰＢのバック
ゲートＢＰに動作状態検出回路ＳＥＮ２Ｂが接続されて
いるが、どちらか一方に動作状態検出回路を設けてもよ
い。

【００４４】さらに、本実施例では、組み合わせ回路Ｌ
ＯＧ中のＮＭＯＳトランジスタＭＮＢおよびＰＭＯＳト
ランジスタＭＰＢの両方を用いて動作状態を検出してい
るが、組み合わせ回路ＬＯＧがＭＯＳトランジスタを少
なくとも一つ含んで構成されている場合には、そのＭＯ
Ｓトランジスタのバックゲートに動作状態検出回路を設
ければよい。

【００４５】また、動作状態検出回路ＳＥＮ１Ｂ，ＳＥ
Ｎ２Ｂとしては、実施例３の図３に示したカレントミラ
ー構成の動作状態検出回路Ｃ１，Ｃ２をそれぞれ用いる
ことができる。

【００４６】＜実施例５＞図５を用いて、本発明に係る
半導体集積回路装置の第５の実施例を説明する。図５
は、制御回路ＣＯＮＴの具体的な回路構成の一例を示す
要部回路図である。図５において、組み合わせ回路ＬＯ
Ｇには動作状態検出回路として、実施例３の図３に示し
たカレントミラー回路Ｃ１が電源ライン１と負電源Ｖss
との間に設けられ、この出力信号Ｓ１が制御回路ＣＯＮ
Ｔ内の差動増幅器ＤＩＦの一方の入力端に接続されてい
る。また、制御回路ＣＯＮＴ内には正電源Ｖddと負電源
Ｖss間に奇数段（図５の場合３段）のインバータの直列
回路からなるリングオシレータＲＩＮＧと、カレントミ
ラー回路Ｃ３が接続され、カレントミラー回路Ｃ３の出
力信号Ｓ３は、差動増幅器ＤＩＦの他方の入力端に接続
されている。ここで、カレントミラー回路Ｃ１は組み合
わせ回路ＬＯＧの電源電流を検出し、カレントミラー回
路Ｃ３はリングオシレータＲＩＮＧの電源電流を検出し
ている。また、差動増幅器ＤＩＦは、カレントミラーＣ
３の出力信号Ｓ３を参照信号として、カレントミラーＣ
１の出力信号Ｓ１を比較する。なお、インバータとして
は、周知のＭＯＳトランジスタ構成のインバータを用い
ればよい。

【００４７】リングオシレータＲＩＮＧを構成するＭＯ
Ｓトランジスタにオン電流が十分小さなものを用いる
と、組み合わせ回路ＬＯＧが遷移状態にあるときは、カ
レントミラー回路Ｃ１の出力信号Ｓ１はカレントミラー
回路Ｃ３の出力信号Ｓ３よりも大きくなる。一方、組み
合わせ回路が安定状態にあるときは、カレントミラー回
路Ｃ１の出力信号Ｓ１が小さくなるが、リングオシレー
タＲＩＮＧは常に内部状態が変化する遷移状態に有るの
で、カレントミラー回路Ｃ３の出力信号Ｓ３は一定値で
ある。このカレントミラー回路Ｃ３の出力信号Ｓ３の一
定値を組み合わせ回路が安定状態にあるときのカレント
ミラー回路Ｃ１の出力信号Ｓ１よりも大きく、かつ、遷
移状態にあるときの出力信号Ｓ１よりも小さく設定して
おけば、カレントミラーＣ１とＣ３の出力信号Ｓ１とＳ
３の差を差動増幅器ＤＩＦで検出することにより、組み
合わせ回路ＬＯＧの内部動作状態の微小な変化を確実に
検出してクロック信号ＣＫを出力することができる。な
お、カレントミラー回路Ｃ３の電流値の設定は、カレン
トミラー回路Ｃ３を構成するＭＯＳトランジスタのゲー
ト幅の比により設定できる。リングオシレータＲＩＮＧ
およびカレントミラー回路Ｃ３をバイポーラトランジス
タで構成する場合には、エミッタの面積比により設定す
ればよい。

【００４８】＜実施例６＞図６を用いて、本発明に係る
半導体集積回路装置の第６の実施例を説明する。図６
は、実施例１の図１で示したラッチＬＴＨ１とラッチＬ
ＴＨ２間の組み合わせ回路ＬＯＧが幾つかの回路ブロッ
クにわけられる場合の回路構成の一例を示す回路図であ
る。図６において、組み合わせ回路ＬＯＧは回路ブロッ
クＢ１，Ｂ２，Ｂ３，Ｂ４に分解されて、データ列ＤＡ
ＴＡが流れるパスは回路ブロックＢ１，Ｂ３を通るパス
と、回路ブロックＢ２，Ｂ３を通るパスと、回路ブロッ
クＢ４を通るパスの３通りがあるとする。そして、それ
ぞれの回路ブロックごとに、動作状態検出回路ＳＥＮ１
１，ＳＥＮ２１，ＳＥＮ３１，ＳＥＮ４１を設ける。各
動作状態検出回路の出力信号Ｓ１１，Ｓ２１，Ｓ３１，
Ｓ４１は、制御回路ＣＯＮＴに入力され、これらの信号
に基づいて制御回路ＣＯＮＴはクロック信号ＣＫを発生
し、このクロック信号ＣＫをラッチＬＴＨ１，ＬＴＨ２
に供給する。

【００４９】このように、組み合わせ回路を複数の回路
ブロックに分解すると共に、それぞれに動作状態検出回
路を設けることにより、各動作状態検出回路ＳＥＮ１１
〜ＳＥＮ４１にかかる負荷を軽くして高速に組み合わせ
回路ＬＯＧの動作状態を検出することができる。

【００５０】また、前段のラッチＬＴＨ１からのどのよ
うな出力に対してもそのパスがクリティカルパスとなる
ようなパス、すなわちパスの中で一番遅延時間の長いパ
スが存在すれば、そのクリティカルパスの動作状態を検
出するだけでよい。例えば、図６に示した回路ブロック
の中で回路ブロックＢ４がクリティカルパスであるとす
ると、その場合には、動作状態検出回路ＳＥＮ４１だけ
を設ければよい。

【００５１】＜実施例７＞図７を用いて、本発明に係る
半導体集積回路装置の第７の実施例を説明する。図７
は、マイクロプロセッサなどに用いるパイプラインの制
御に応用した場合の順序回路のブロック図である。図７
において、組み合わせ回路ＬＯＧ１０，ＬＯＧ２０，Ｌ
ＯＧ３０，ＬＯＧ４０は、パイプライン間にある算術論
理演算装置などの論理回路である。パイプラインラッチ
ＬＴＨ１，ＬＴＨ２間に組み合わせ回路ＬＯＧ１０、パ
イプラインラッチＬＴＨ２，ＬＴＨ３間に組み合わせ回
路ＬＯＧ２０、パイプラインラッチＬＴＨ３，ＬＴＨ４
間に組み合わせ回路ＬＯＧ３０、パイプラインラッチＬ
ＴＨ４，ＬＴＨ５間に組み合わせ回路ＬＯＧ４０が配置
され、各組み合わせ回路ＬＯＧ１０〜ＬＯＧ４０には負
電源Ｖss側の電源ラインに動作状態検出回路ＳＥＮ１０
〜ＳＥＮ４０がそれぞれ設けられている。各動作状態検
出回路ＳＥＮ１０〜ＳＥＮ４０の出力信号Ｓ１０〜Ｓ４
０は制御回路ＣＯＮＴに入力され、制御回路の出力であ
るクロック信号ＣＫは各パイプラインラッチＬＴＨ１〜
ＬＴＨ５に供給されると共に、分周回路ＤＥＶを介して
外部へ低周波化したクロック信号ＣＬＫとして出力され
る。

【００５２】このように構成することにより、組み合わ
せ回路ＬＯＧ１０〜ＬＯＧ４０の動作状態が終了し、出
力が安定状態になったことを各動作状態検出回路ＳＥＮ
１０〜ＳＥＮ４０を用いて検出して、これらの信号Ｓ１
０〜Ｓ４０に基づいて制御回路ＣＯＮＴはクロック信号
ＣＫを発生し、このクロック信号ＣＫを各パイプライン
ラッチＬＴＨ１〜ＬＴＨ５に供給して自己同期的に動作
させることができる。マイクロプロセッサ外部へは、こ
のクロック信号ＣＫを直接出力してもよいが、周辺回路
（不図示）の動作に合わせて分周回路ＤＥＶによって低
周波化したクロック信号ＣＬＫを出力する。

【００５３】従来の方式では、パイプライン間にある組
み合わせ回路の中で、クリティカルパスとなるパスの最
大遅延時間ｄｍａｘに、さらにデバイス特性のばらつき
や温度変化などの影響を考慮したオフセット時間ｔ０を
加えた時間により、パイプラインクロック周期を決定し
ていた。これに対して、本実施例では、自己同期的に動
作するので、上記のパイプラインのオフセット時間ｔ０
を考慮する必要がなくなり、パイプラインのクロックの
設計が容易になる。そして、自動的にデバイスの特性ば
らつきや温度変化、電源電圧変動などに追従する回路を
構成することができる。

【００５４】なお、動作状態検出回路ＳＥＮ１０〜ＳＥ
Ｎ４０を、正電源Ｖdd側に設けてもよく、或いは負電源
Ｖss側と正電源Ｖdd側の両方に設けてもよい。また、動
作状態検出回路の構成としては、実施例３の図３に示し
たカレントミラー回路Ｃ１，Ｃ２が使用できることは勿
論である。或いは、実施例５の図５に示したように、制
御回路ＣＯＮＴ内にリングオシレータＲＩＮＧ、カレン
トミラー回路Ｃ３，および差動増幅器ＤＩＦを設けて、
動作状態検出回路ＳＥＮ１０〜ＳＥＮ４０をそれぞれカ
レントミラー回路Ｃ１で構成してもよいことは言うまで
もない。

【００５５】＜実施例８＞図８を用いて、本発明に係る
半導体集積回路装置の第８の実施例を説明する。図８
は、実施例７の図７と同様にマイクロプロセッサなどに
用いるパイプラインの制御に応用した場合の順序回路の
ブロック図である。図８において、図７と同一構成部分
には同一の参照符号を付して、説明の便宜上その詳細な
説明は省略する。すなわち、制御回路ＣＯＮＴの出力で
あるクロック信号ＣＫが同期回路ＳＹＮを介して各パイ
プラインラッチＬＴＨ１〜ＬＴＨ５へ供給されている点
が実施例７と相違する。この同期回路ＳＹＮは、外部か
ら入力されたクロック信号ＣＬＫ０に、制御回路ＣＯＮ
Ｔからのクロック信号ＣＫを同期させたクロック信号Ｃ
Ｋ０を出力する。従って、各パイプラインラッチＬＴＨ
１〜ＬＴＨ５は、外部からのクロック信号ＣＬＫ０に同
期したクロック信号ＣＫ０によって制御される。

【００５６】このように構成することにより、組み合わ
せ回路ＬＯＧ１０〜ＬＯＧ４０を外部クロック信号ＣＬ
Ｋ０と同期して動作させることができるので、組み合わ
せ回路ＬＯＧ１０〜ＬＯＧ４０がそれぞれ本来持ってい
る最大限のスループットを得ながら、順序回路の出力を
外部のシステムと同期させることができる。

【００５７】＜実施例９＞図９を用いて、本発明に係る
半導体集積回路装置の第９の実施例を説明する。図９
は、制御回路を二つ用いた順序回路のブロック図であ
る。図９において、参照符号ＬＯＧ１，ＬＯＧ２は組み
合わせ回路、ＳＥＮ１１，ＳＥＮ２１，ＳＥＮ３１，Ｓ
ＥＮ４１は動作状態検出回路、ＬＴＨ１，ＬＴＨ２はラ
ッチ、およびＣＯＮＴ１，ＣＯＮＴ２は制御回路を示
す。

【００５８】前述した図１、図６〜図８に示した各実施
例では、制御回路ＣＯＮＴが一つで、その出力信号ＣＫ
は各ラッチにクロック信号として共通に供給していた
が、本実施例では、制御回路ＣＯＮＴ１，ＣＯＮＴ２を
各ラッチＬＴＨ１，ＬＴＨ２に対して個別に設けて、ク
ロック信号ＣＫ１１，ＣＫ２１をそれぞれのラッチに供
給している。

【００５９】このように構成される順序回路の動作は次
の通りである。組み合わせ回路ＬＯＧ１に設けた動作状
態検出回路ＳＥＮ１１，ＳＥＮ２１からの出力信号Ｓ１
１，Ｓ２１によって制御回路ＣＯＮＴ１で発生したクロ
ックＣＫ１１により、組み合わせ回路ＬＯＧ１が安定状
態になった時の出力をラッチＬＴＨ１でラッチし、この
ラッチＬＴＨ１の出力を組み合わせ回路ＬＯＧ２の入力
として与える。

【００６０】一方、組み合わせ回路ＬＯＧ２は前段のラ
ッチＬＴＨ１の出力を入力として受入れることにより、
動作を開始する。組み合わせ回路ＬＯＧ２の安定状態に
なった時の出力は、動作状態検出回路ＳＥＮ３１，ＳＥ
Ｎ４１により検出され、この出力信号Ｓ３１，Ｓ４１を
用いて、制御回路ＣＯＮＴ２でクロック信号ＣＫ２１を
発生し、このクロック信号ＣＫ２１によりラッチＬＴＨ
２でラッチし、データ列ＤＡＴＡとして出力される。こ
の時、組み合わせ回路ＬＯＧ２の出力は動作状態検出回
路ＳＥＮ３１，ＳＥＮ４１の出力信号Ｓ３１，Ｓ４１を
用いてラッチされるので、前段の組み合わせ回路ＬＯＧ
１はこの動作によって影響を受けない。

【００６１】このように複数の制御回路ＣＯＮＴ１，Ｃ
ＯＮＴ２を用いることにより、ラッチＬＴＨ１にはクロ
ック信号ＣＫ１１を供給し、ラッチＬＴＨ２には別のク
ロック信号ＣＫ２１を供給することができ、この結果、
各ラッチＬＴＨ１，ＬＴＨ２間の動作時間間隔がエラス
ティックな動作、すなわち伸縮自在な動作にすることが
できるので、各組み合わせ回路の固有の遅延時間でラッ
チ動作を行うラッチによって構成されたパイプラインを
制御することができる。

【００６２】＜実施例１０＞図１０を用いて、本発明に
係る電子装置の実施例を説明する。前述の実施例１〜実
施例９は一つの半導体集積回路チップ内部での実施例で
あるが、図１０に示した本実施例は、複数の半導体集積
回路装置からなる電子装置にも適用した場合の一実施例
である。図１０において、参照符号ＵＮＩＴ１は半導体
集積回路装置を示し、正電源Ｖddと負電源Ｖss間に接続
された半導体集積回路装置ＵＮＩＴ１に電源電流の変化
を検出する動作状態検出装置ＳＥＮ１Ｕを設け、この出
力信号Ｓ１Ｕは、制御装置ＣＯＮＴＵに接続する。制御
装置ＣＯＮＴＵの出力信号ＣＫ１Ｕを半導体集積回路装
置ＵＮＩＴ１に接続する。同様にして、正電源Ｖddと負
電源Ｖss間に接続された半導体集積回路装置ＵＮＩＴ２
にも、電源電流の変化を検出する動作状態検出装置ＳＥ
Ｎ２Ｕを設け、この出力信号Ｓ２Ｕを前記制御装置ＣＯ
ＮＴＵに接続する。制御装置ＣＯＮＴＵの出力信号ＣＫ
２Ｕは、半導体集積回路装置ＵＮＩＴ２に接続する。

【００６３】このように構成される電子装置において、
半導体集積回路装置ＵＮＩＴ１，ＵＮＩＴ２の動作が遷
移状態から安定状態になったことを、それぞれに直接接
続された動作状態検出装置ＳＥＮ１Ｕ，ＳＥＮ２Ｕが検
出し、検出信号Ｓ１Ｕ，Ｓ２Ｕを制御装置ＣＯＮＴＵに
伝送する。制御装置ＣＯＮＴＵは、これらの信号Ｓ１
Ｕ，Ｓ２Ｕに基づいて、それぞれに対応した出力信号Ｃ
Ｋ１Ｕ，ＣＫ２Ｕを発生して各半導体集積回路装置ＵＮ
ＩＴ１，ＵＮＩＴ２に伝送し、各半導体集積回路装置の
制御を行う。

【００６４】従って、本実施例の電子装置は、電子装置
を構成する各半導体集積回路装置ＵＮＩＴ１，ＵＮＩＴ
２の持っている最大限のスループットを得ることがで
き、各半導体集積回路装置ＵＮＩＴ１，ＵＮＩＴ２が持
っている固有の特性ばらつきや温度変化、電源電圧変動
などの外来変動因子による特性変化に自動的に追従した
制御を行うことができる。なお、本実施例では、各半導
体集積回路装置に設けた動作状態検出装置は負電源ライ
ン側だけに設けた場合を示したが、正電源側ラインに設
けてもよく、或いは両方に設けてもよいことは言うまで
もない。

【００６５】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。

【００６６】

【発明の効果】前述した実施例から明らかなように、本
発明によれば、組み合わせ回路に直接接続している動作
状態検出回路を用いて、組み合わせ回路が安定状態にな
ったことを検出し、この検出信号に基づいて順序回路を
制御する。このため、組み合わせ回路が持っている最大
限のスループットを得ることができ高速動作が可能であ
ると共に、デバイスの特性ばらつきや温度変化、電源電
圧変動などに自動的に追従する半導体集積回路装置なら
びに電子装置を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置の一実施例を
示すブロック図である。

【図２】図１に示した半導体集積回路装置の組み合わせ
回路がＣＭＯＳインバータで構成されている場合の動作
状態検出回路の接続例を示す要部回路図であり、（ａ）
は負電源ライン側に接続した場合、（ｂ）は正電源ライ
ン側に接続した場合である。

【図３】図１に示した半導体集積回路装置の動作状態検
出回路をカレントミラー回路で構成した場合を示す要部
回路図である。

【図４】本発明に係る半導体集積回路装置の別の実施例
を示す要部回路図である。

【図５】本発明に係る半導体集積回路装置のまた別の実
施例を示す要部回路図であり、制御回路内にリングオシ
レータを内蔵する場合の構成を示す図である。

【図６】本発明に係る半導体集積回路装置のさらに別の
実施例を示すブロック図であり、組み合わせ回路が複数
の回路ブロックに分解できる場合を示す図である。

【図７】本発明に係る半導体集積回路装置のまた別の実
施例を示すブロック図であり、パイプライン制御に適用
した場合の一例を示す図である。

【図８】本発明に係る半導体集積回路装置のまたさらに
別の実施例を示すブロック図であり、パイプライン制御
に適用した場合の別の例を示す図である。

【図９】本発明に係る半導体集積回路装置のまた別の実
施例を示すブロック図であり、制御回路を各組み合わせ
回路に対して個別に設けた場合を示す図である。

【図１０】本発明に係る電子装置の一実施例を示すブロ
ック図である。

【図１１】従来の順序回路の構成を示すブロック図であ
る。

【図１２】図１に示した半導体集積回路装置の動作を示
すタイミング波形図である。

【図１３】図１に示した半導体集積回路装置で使用する
ラッチの構成の一例を示す回路図である。

【符号の説明】

１…正電源側ライン、 ２…負電源側ライン、 Ｃ１，Ｃ２，Ｃ３…カレントミラー回路、 ＣＫ，ＣＫ１１，ＣＫ２１…クロック信号、 ＣＯＮＴ…制御回路、 ＣＯＮＴ１，ＣＯＮＴ２…制御回路、 ＣＯＮＴＵ…制御装置、 ＤＡＴＡ…データ列、 ＤＥＶ…分周回路、 ＤＩＦ…差動増幅器、 Ｉdd，Ｉss…電源電流、 ＬＯＧ，ＬＯＧ１〜ＬＯＧ４…組合せ回路、 ＬＴＨ１〜ＬＴＨ５…ラッチ、 ＳＥＮ１，ＳＥＮ２…動作状態検出回路、 ＳＥＮ１０〜ＳＥＮ４０…動作状態検出回路、 ＳＥＮ１Ｕ，ＳＥＮ２Ｕ…動作状態検出装置、 ＵＮＩＴ１，ＵＮＩＴ２…半導体集積回路装置、 Ｖdd…正電源、 Ｖss…負電源。

Claims (11)

【特許請求の範囲】
1. 【請求項１】少なくとも一つの組み合わせ回路と、少な
   くとも一つのラッチと、前記組み合わせ回路およびラッ
   チを制御する少なくとも一つの制御回路とから構成され
   る順序回路を含む半導体集積回路装置において、前記組
   み合わせ回路の内部動作の遷移状態から安定状態への移
   行を検出する動作状態検出回路を少なくとも一つ設け、
   前記制御回路が、前記動作状態検出回路からの信号に基
   づいて前記順序回路を制御するように構成したことを特
   徴とする半導体集積回路装置。
2. 【請求項２】前記動作状態検出回路は、組み合わせ回路
   の動作状態を電源ラインに流れる電源電流によって検出
   できるように、前記組み合わせ回路の正、負電源ライン
   の少なくとも一方に接続して成る請求項１に記載の半導
   体集積回路装置。
3. 【請求項３】前記動作状態検出回路は、カレントミラー
   回路によって構成される請求項２に記載の半導体集積回
   路装置。
4. 【請求項４】前記動作状態検出回路は、組み合わせ回路
   の正、負電源ライン以外の信号線からの信号によって、
   前記組み合わせ回路の動作状態を検出して成る請求項１
   に記載の半導体集積回路装置。
5. 【請求項５】前記信号線は、前記組み合わせ回路を構成
   する少なくとも一つのＭＯＳトランジスタのバックゲー
   トに接続された信号線である請求項４に記載の半導体集
   積回路装置。
6. 【請求項６】前記制御回路に常に遷移状態にある発振回
   路を少なくとも一つ設けると共に、前記制御回路が、前
   記組み合わせ回路と前記発振回路との動作状態を比較す
   ることにより、前記組み合わせ回路の動作状態を検出し
   て前記順序回路を制御するように構成した請求項１に記
   載の半導体集積回路装置。
7. 【請求項７】前記動作状態検出回路は、前記組み合わせ
   回路のクリティカルパスとなる一部分の回路に接続する
   ことにより、前記組み合わせ回路全体の動作状態を検出
   するように構成した請求項１に記載の半導体集積回路装
   置。
8. 【請求項８】前記制御回路から前記ラッチに供給してい
   るクロック信号の周波数を、より低い周波数のクロック
   信号に変換する分周器を更に備え、該分周器の出力を外
   部に供給するように構成した請求項１に記載の半導体集
   積回路装置。
9. 【請求項９】前記制御回路のクロック信号と外部から供
   給される入力クロック信号とから前記ラッチを制御する
   信号を生成する回路を更に少なくとも一つ設けて成る請
   求項１に記載の半導体集積回路装置。
10. 【請求項１０】前記制御回路は、前記動作状態検出回路
    からの信号を用いて、前記ラッチを個別に制御して成る
    請求項１に記載の半導体集積回路装置。
11. 【請求項１１】少なくとも一つの半導体集積回路装置
    と、該半導体集積回路装置を制御する制御装置からなる
    電子装置において、前記半導体集積回路装置の内部状態
    の遷移状態から安定状態への移行を検出する動作状態検
    出装置を少なくとも一つ設け、前記制御装置が前記動作
    状態検出装置からの信号に基づいて前記半導体集積回路
    装置の動作を制御することを特徴とする電子装置。