JPH0865341A - パケット・サイズの伝送速度を指定する方法及びシステム - Google Patents
パケット・サイズの伝送速度を指定する方法及びシステムInfo
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- JPH0865341A JPH0865341A JP19089095A JP19089095A JPH0865341A JP H0865341 A JPH0865341 A JP H0865341A JP 19089095 A JP19089095 A JP 19089095A JP 19089095 A JP19089095 A JP 19089095A JP H0865341 A JPH0865341 A JP H0865341A
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
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Abstract
(57)【要約】
【課題】 パケット・サイズ伝送速度を指定できるコン
ピュータ・システムを開示する。 【解決の手段】 コンピュータ・システムは複数のノー
ドを有しており、各ノードはＰ１３９４バス上で、コン
ピュータ・システムの少なくとも１つの他のノードに順
次接続される。ノードは可変バイト・サイズを有する通
信パケットをＰ１３９４バス上で伝送することによっ
て、互いに通信を行う。パケット・サイズ伝送速度は、
パケット当たりの平均伝送速度をまず確立することによ
って指定される。次に、システムは平均伝送速度の概算
値を判断し、この値に基づいて、長さＩまたは長さＩ＋
１の通信パケットを伝送するための平均伝送速度の周期
的変化を判断する。周期的変化が判明したら、システム
はこの概算値を表すパケットのシーケンスを生成するた
めの反復パターンを選択する。このシーケンスによっ
て、Ｉ個およびＩ＋１個のパケットの一様な伝送分布が
可能となる。
ピュータ・システムを開示する。 【解決の手段】 コンピュータ・システムは複数のノー
ドを有しており、各ノードはＰ１３９４バス上で、コン
ピュータ・システムの少なくとも１つの他のノードに順
次接続される。ノードは可変バイト・サイズを有する通
信パケットをＰ１３９４バス上で伝送することによっ
て、互いに通信を行う。パケット・サイズ伝送速度は、
パケット当たりの平均伝送速度をまず確立することによ
って指定される。次に、システムは平均伝送速度の概算
値を判断し、この値に基づいて、長さＩまたは長さＩ＋
１の通信パケットを伝送するための平均伝送速度の周期
的変化を判断する。周期的変化が判明したら、システム
はこの概算値を表すパケットのシーケンスを生成するた
めの反復パターンを選択する。このシーケンスによっ
て、Ｉ個およびＩ＋１個のパケットの一様な伝送分布が
可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は総括的にコンピュー
タ・システムでのデータ伝送に関し、詳細にいえばコン
ピュータ・システムでの非同期データ伝送のデータ転送
速度を指定する方法に関する。さらに詳細にいえば、本
発明はコンピュータ・システムの非巡回シリアル・バス
でパケット・サイズ伝送を合致させる方法に関する。
タ・システムでのデータ伝送に関し、詳細にいえばコン
ピュータ・システムでの非同期データ伝送のデータ転送
速度を指定する方法に関する。さらに詳細にいえば、本
発明はコンピュータ・システムの非巡回シリアル・バス
でパケット・サイズ伝送を合致させる方法に関する。
【０００２】
【従来の技術】ＩＥＥＥはＰ１３９４高性能シリアル・
バス（P1394 High Performance Serial Bus）で新しい
シリアル・バス規格を設定した。バス・プロトコルもＳ
ＣＳＩ−３シリアル・バス・プロトコル（SCSI-3 Seria
l Bus Protocol）で設定されており、この規格はＰ１３
９４シリアル・バスにおける等時性データ伝送のデータ
転送速度を指定する方法を規定している。データ転送速
度は、８０００パケット／秒が伝送されるものとして、
パケット当たりに伝送されるバイト数とされる。この転
送速度はＲ＝Ｉ（整数）＋Ｎ（分子）／Ｄ（分母）に等
しい。ただし、Ｉは３２ビット２進整数であり、Ｎおよ
びＤは両方とも２進整数で、Ｎ＜Ｄである。この転送速
度Ｒは伝送されるパケットあたりの平均バイト数であ
り、多くの場合、半端な伝送速度になる。
バス（P1394 High Performance Serial Bus）で新しい
シリアル・バス規格を設定した。バス・プロトコルもＳ
ＣＳＩ−３シリアル・バス・プロトコル（SCSI-3 Seria
l Bus Protocol）で設定されており、この規格はＰ１３
９４シリアル・バスにおける等時性データ伝送のデータ
転送速度を指定する方法を規定している。データ転送速
度は、８０００パケット／秒が伝送されるものとして、
パケット当たりに伝送されるバイト数とされる。この転
送速度はＲ＝Ｉ（整数）＋Ｎ（分子）／Ｄ（分母）に等
しい。ただし、Ｉは３２ビット２進整数であり、Ｎおよ
びＤは両方とも２進整数で、Ｎ＜Ｄである。この転送速
度Ｒは伝送されるパケットあたりの平均バイト数であ
り、多くの場合、半端な伝送速度になる。
【０００３】この問題の解決策の１つは長さＩ＋１のＮ
個のパケットを指定し、その後、長さＩのＤ−Ｎ個のパ
ケットをＤ個のパケットごとに伝送することである。し
かし、これには受信者が最大Ｎ個の付加的なバイト（シ
ステムが受信したデータを一定の転送速度Ｒで使用する
ものと仮定して）をバッファできる必要があるという望
ましくない副作用がある。さらに、この解決策はＮ秒な
いし（Ｎバイト／Ｒ（バイト／秒）×８０００）＝（１
／８０００）Ｎ／Ｒ秒の待ち時間をもたらす。
個のパケットを指定し、その後、長さＩのＤ−Ｎ個のパ
ケットをＤ個のパケットごとに伝送することである。し
かし、これには受信者が最大Ｎ個の付加的なバイト（シ
ステムが受信したデータを一定の転送速度Ｒで使用する
ものと仮定して）をバッファできる必要があるという望
ましくない副作用がある。さらに、この解決策はＮ秒な
いし（Ｎバイト／Ｒ（バイト／秒）×８０００）＝（１
／８０００）Ｎ／Ｒ秒の待ち時間をもたらす。
【０００４】好ましくは、各パケットの後で、送信され
たパケットの累積データ転送速度がＲ超であるか、Ｒ未
満であるかを決定するのが望ましい。Ｒ超である場合に
は、システムは次のパケットでＩバイトを送信しなけれ
ばならず、Ｒ未満である場合には、システムは次のパケ
ットでＩ＋１バイトを送信しなければならない。この計
算は各パケットが送信されてから長時間にわたる累積デ
ータ転送速度の反復計算を必要とし、またこの計算は除
算を正確に行うことを必要とする。この実施形態を使用
する際の欠点は、除算のアルゴリズムとハードウェア
が、必要なシリコンの面積の点で比較的高価なことであ
る。
たパケットの累積データ転送速度がＲ超であるか、Ｒ未
満であるかを決定するのが望ましい。Ｒ超である場合に
は、システムは次のパケットでＩバイトを送信しなけれ
ばならず、Ｒ未満である場合には、システムは次のパケ
ットでＩ＋１バイトを送信しなければならない。この計
算は各パケットが送信されてから長時間にわたる累積デ
ータ転送速度の反復計算を必要とし、またこの計算は除
算を正確に行うことを必要とする。この実施形態を使用
する際の欠点は、除算のアルゴリズムとハードウェア
が、必要なシリコンの面積の点で比較的高価なことであ
る。
【０００５】したがって、必要なものは実用上のＲ＝Ｉ
＋Ｎ／Ｄのすべての値に関するこの計算の結果を近似す
る複雑度が少なく、より単純な方法であるとともに、バ
ッファおよび待ち時間の公差の要件を最小限とする方法
である。この方法は、たとえば、４４１００バイト／秒
（Ｒ＝５＋４１／８０）、４４０５６バイト／秒（Ｒ＝
５＋５０７／１０００）、１１０２５バイト／秒（Ｒ＝
１＋１２１／３２０）、および２２０５０バイト／秒
（Ｒ＝２＋１２１／１６０）などの半端なデータ転送速
度を含む実用上の値を計算できることも必要である。
＋Ｎ／Ｄのすべての値に関するこの計算の結果を近似す
る複雑度が少なく、より単純な方法であるとともに、バ
ッファおよび待ち時間の公差の要件を最小限とする方法
である。この方法は、たとえば、４４１００バイト／秒
（Ｒ＝５＋４１／８０）、４４０５６バイト／秒（Ｒ＝
５＋５０７／１０００）、１１０２５バイト／秒（Ｒ＝
１＋１２１／３２０）、および２２０５０バイト／秒
（Ｒ＝２＋１２１／１６０）などの半端なデータ転送速
度を含む実用上の値を計算できることも必要である。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、コンピュータ・システムでデータ伝送を行うこ
とである。
目的は、コンピュータ・システムでデータ伝送を行うこ
とである。
【０００７】本発明の他の目的は、コンピュータ・シス
テムでの非同期データ伝送のデータ転送速度を指定する
方法を提供することである。
テムでの非同期データ伝送のデータ転送速度を指定する
方法を提供することである。
【０００８】本発明のさらに他の目的は、コンピュータ
・システムにおける非巡回シリアル・バスでのパケット
・サイズ伝送を合致させる方法を提供することである。
・システムにおける非巡回シリアル・バスでのパケット
・サイズ伝送を合致させる方法を提供することである。
【０００９】
【課題を解決するための手段】本発明によれば、パケッ
ト・サイズ伝送速度を指定できるコンピュータ・システ
ムが開示される。コンピュータ・システムは複数のノー
ドを有しており、各ノードはコンピュータ・システムの
少なくとも１つの他のノードへのＰ１３９４バスに接続
されている。ノードはバイト・サイズが可変の通信パケ
ットをＰ１３９４バスで伝送することによって互いに通
信を行う。パケット・サイズ伝送速度はパケットあたり
の平均伝送パケット数をまず設定することによって指定
される。次に、システムは平均伝送速度の概算値を決定
し、この値に基づいて、長さＩまたは長さＩ＋１の通信
パケットを伝送するための平均伝送速度における周期変
化を決定する。周期変化が判明したら、システムはこの
概算値を表すパケットのシーケンスを生成するための反
復パターンを選択する。このシーケンスはＩ個およびＩ
＋１個のパケットの一様な伝送分布を可能とする。シス
テムは選択を、反復パターンを検査して、伝送速度をＩ
からＩ＋１へ、あるいはその逆に変化させるかどうかを
判定し、かつ変更が必要であるとされた場合に、伝送速
度を変えることに基づいて行う。
ト・サイズ伝送速度を指定できるコンピュータ・システ
ムが開示される。コンピュータ・システムは複数のノー
ドを有しており、各ノードはコンピュータ・システムの
少なくとも１つの他のノードへのＰ１３９４バスに接続
されている。ノードはバイト・サイズが可変の通信パケ
ットをＰ１３９４バスで伝送することによって互いに通
信を行う。パケット・サイズ伝送速度はパケットあたり
の平均伝送パケット数をまず設定することによって指定
される。次に、システムは平均伝送速度の概算値を決定
し、この値に基づいて、長さＩまたは長さＩ＋１の通信
パケットを伝送するための平均伝送速度における周期変
化を決定する。周期変化が判明したら、システムはこの
概算値を表すパケットのシーケンスを生成するための反
復パターンを選択する。このシーケンスはＩ個およびＩ
＋１個のパケットの一様な伝送分布を可能とする。シス
テムは選択を、反復パターンを検査して、伝送速度をＩ
からＩ＋１へ、あるいはその逆に変化させるかどうかを
判定し、かつ変更が必要であるとされた場合に、伝送速
度を変えることに基づいて行う。
【００１０】本発明の上記およびその他の目的、特徴お
よび利点は、以下の詳細な説明から明らかとなろう。
よび利点は、以下の詳細な説明から明らかとなろう。
【００１１】本発明の新規な特徴と考えられる特性を首
記の特許請求の範囲に記載する。本発明自体、ならびに
その好ましい使用モード、その他の特徴および利点は、
しかしながら、例示的な実施例の以下の詳細な説明を、
添付図面と関連して参照することによって、もっともよ
く理解されよう。
記の特許請求の範囲に記載する。本発明自体、ならびに
その好ましい使用モード、その他の特徴および利点は、
しかしながら、例示的な実施例の以下の詳細な説明を、
添付図面と関連して参照することによって、もっともよ
く理解されよう。
【００１２】
【発明の実施の形態】図面、特に図１を参照すると、本
発明を用いることのできるデータ処理システム、すなわ
ちパーソナル・コンピュータ・システム１０が示されて
いる。図示のように、パーソナル・コンピュータ・シス
テム１０は相互接続された多数の構成要素からなってい
る。詳細にいえば、システム装置１２はオプションのモ
ニタ１４（周知のビデオ・ディスプレイなど）に結合さ
れており、これを駆動することができる。システム装置
１２はＰＣキーボード１６またはマウス１８などの入力
装置にもオプションで結合されている。マウス１８は左
右のボタン（図示せず）を含んでいる。左ボタンは一般
に、主選択ボタンとして用いられ、第１マウス・ボタン
ないしマウス・ボタン１と呼ばれることもある。右ボタ
ンは通常、以下で説明するように補助機能を選択するた
めに用いられる。右マウス・ボタンは第２マウス・ボタ
ンないしマウス・ボタン２と呼ばれることもある。プリ
ンタ２０などのオプションの出力装置もシステム装置１
２に接続することができる。さらに、システム装置１２
はディスケット駆動装置２２などの１台または複数台の
大容量記憶装置を含んでいることもできる。
発明を用いることのできるデータ処理システム、すなわ
ちパーソナル・コンピュータ・システム１０が示されて
いる。図示のように、パーソナル・コンピュータ・シス
テム１０は相互接続された多数の構成要素からなってい
る。詳細にいえば、システム装置１２はオプションのモ
ニタ１４（周知のビデオ・ディスプレイなど）に結合さ
れており、これを駆動することができる。システム装置
１２はＰＣキーボード１６またはマウス１８などの入力
装置にもオプションで結合されている。マウス１８は左
右のボタン（図示せず）を含んでいる。左ボタンは一般
に、主選択ボタンとして用いられ、第１マウス・ボタン
ないしマウス・ボタン１と呼ばれることもある。右ボタ
ンは通常、以下で説明するように補助機能を選択するた
めに用いられる。右マウス・ボタンは第２マウス・ボタ
ンないしマウス・ボタン２と呼ばれることもある。プリ
ンタ２０などのオプションの出力装置もシステム装置１
２に接続することができる。さらに、システム装置１２
はディスケット駆動装置２２などの１台または複数台の
大容量記憶装置を含んでいることもできる。
【００１３】以下で説明するように、システム装置１２
はＰＣキーボード１６、マウス１８、またはローカル・
エリア・ネットワーク・インタフェースなどの入力装置
に応答する。さらに、フロッピィ・ディスケット駆動装
置２２、ディスプレイ１４、プリンタ２０、およびロー
カル・エリア・ネットワーク通信システムなどの入出力
（Ｉ／Ｏ）装置が、周知の態様でシステム装置１２に接
続されている。もちろん、当分野の技術者には、その他
の周知の構成要素をシステム装置１２との対話のために
該装置と接続できることがわかろう。本発明によれば、
パーソナル・コンピュータ・システム１０はシステム・
プロセッサを含んでおり、該プロセッサはランダム・ア
クセス・メモリ（ＲＡＭ）、読みとり専用メモリ（ＲＯ
Ｍ）、および複数のＩ／Ｏ装置に相互接続されている。
はＰＣキーボード１６、マウス１８、またはローカル・
エリア・ネットワーク・インタフェースなどの入力装置
に応答する。さらに、フロッピィ・ディスケット駆動装
置２２、ディスプレイ１４、プリンタ２０、およびロー
カル・エリア・ネットワーク通信システムなどの入出力
（Ｉ／Ｏ）装置が、周知の態様でシステム装置１２に接
続されている。もちろん、当分野の技術者には、その他
の周知の構成要素をシステム装置１２との対話のために
該装置と接続できることがわかろう。本発明によれば、
パーソナル・コンピュータ・システム１０はシステム・
プロセッサを含んでおり、該プロセッサはランダム・ア
クセス・メモリ（ＲＡＭ）、読みとり専用メモリ（ＲＯ
Ｍ）、および複数のＩ／Ｏ装置に相互接続されている。
【００１４】通常の使用時に、パーソナル・コンピュー
タ・システム１０は独立したコンピューティング能力を
サーバとして小グループのユーザや単一ユーザに与える
ことができ、また個人や小企業が購入できるような低廉
な価格がつけられている。作動時に、システム・プロセ
ッサはＩＢＭのＯＳ／２やＤＯＳなどのオペレーティン
グ・システムの下で機能する。ＯＳ／２はインターナシ
ョナル・ビジネス・マシーンズ・コーポレーションの登
録商標である。オペレーティング・システムのタイプと
しては、Ｉ／Ｏ装置とオペレーティング・システムの間
の基本入出力システム（ＢＩＯＳ）インタフェースが挙
げられる。マザーボードないし母板上のＲＯＭに格納す
ることのできるＢＩＯＳはＰＯＳＴと呼ばれる電源入力
自己診断部分に納められている診断ルーチンを含んでい
る。
タ・システム１０は独立したコンピューティング能力を
サーバとして小グループのユーザや単一ユーザに与える
ことができ、また個人や小企業が購入できるような低廉
な価格がつけられている。作動時に、システム・プロセ
ッサはＩＢＭのＯＳ／２やＤＯＳなどのオペレーティン
グ・システムの下で機能する。ＯＳ／２はインターナシ
ョナル・ビジネス・マシーンズ・コーポレーションの登
録商標である。オペレーティング・システムのタイプと
しては、Ｉ／Ｏ装置とオペレーティング・システムの間
の基本入出力システム（ＢＩＯＳ）インタフェースが挙
げられる。マザーボードないし母板上のＲＯＭに格納す
ることのできるＢＩＯＳはＰＯＳＴと呼ばれる電源入力
自己診断部分に納められている診断ルーチンを含んでい
る。
【００１５】上述の構造を本発明に関連づける前に、パ
ーソナル・コンピュータ・システム１０の作動の要約を
検討するのがよいであろう。図２を参照すると、本発明
によるパーソナル・コンピュータ・システム１０の各種
の構成要素を説明するパーソナル・コンピュータ・シス
テム１０のブロック図が示されている。図２はさらに、
母板１１の構成要素、ならびにパーソナル・コンピュー
タ・システム１０のＩ／Ｏスロット４６ａ−４６ｄおよ
びその他のハードウェアとの母板１１の接続を示してい
る。母板１１には、マイクロプロセッサで構成されたシ
ステムの中央演算処理装置（ＣＰＵ）２６が接続されて
おり、該マイクロプロセッサは高速ＣＰＵローカル・バ
ス２４により、バス制御タイミング装置３８を介してメ
モリ制御装置５０に接続されている。メモリ制御装置は
さらに揮発性ランダム・アクセス・メモリ（ＲＡＭ）５
８に接続されている。任意適当なマイクロプロセッサを
ＣＰＵ２６に使用することができるが、適切なマイクロ
プロセッサの１つはＰｅｎｔｉｕｍである。「Ｐｅｎｔ
ｉｕｍ」はＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎの商標
である。
ーソナル・コンピュータ・システム１０の作動の要約を
検討するのがよいであろう。図２を参照すると、本発明
によるパーソナル・コンピュータ・システム１０の各種
の構成要素を説明するパーソナル・コンピュータ・シス
テム１０のブロック図が示されている。図２はさらに、
母板１１の構成要素、ならびにパーソナル・コンピュー
タ・システム１０のＩ／Ｏスロット４６ａ−４６ｄおよ
びその他のハードウェアとの母板１１の接続を示してい
る。母板１１には、マイクロプロセッサで構成されたシ
ステムの中央演算処理装置（ＣＰＵ）２６が接続されて
おり、該マイクロプロセッサは高速ＣＰＵローカル・バ
ス２４により、バス制御タイミング装置３８を介してメ
モリ制御装置５０に接続されている。メモリ制御装置は
さらに揮発性ランダム・アクセス・メモリ（ＲＡＭ）５
８に接続されている。任意適当なマイクロプロセッサを
ＣＰＵ２６に使用することができるが、適切なマイクロ
プロセッサの１つはＰｅｎｔｉｕｍである。「Ｐｅｎｔ
ｉｕｍ」はＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎの商標
である。
【００１６】本発明を以下で特に図２に示すブロック図
を参照して説明するが、以下の説明を始めるにあたり、
本発明による装置および方法を母板の他のハードウェア
構成で使用できることを意図していることを理解すべき
である。たとえば、システム・プロセッサはインテル８
０２８６、８０３８６、または８０４８６であってもよ
い。これらの特定のマイクロプロセッサはリアル・アド
レッシング・モードまたはプロテクト・アドレッシング
・モードで作動できる。各モードはマイクロプロセッサ
のメモリの異なる領域にアクセスするためのアドレッシ
ング手法をもたらす。
を参照して説明するが、以下の説明を始めるにあたり、
本発明による装置および方法を母板の他のハードウェア
構成で使用できることを意図していることを理解すべき
である。たとえば、システム・プロセッサはインテル８
０２８６、８０３８６、または８０４８６であってもよ
い。これらの特定のマイクロプロセッサはリアル・アド
レッシング・モードまたはプロテクト・アドレッシング
・モードで作動できる。各モードはマイクロプロセッサ
のメモリの異なる領域にアクセスするためのアドレッシ
ング手法をもたらす。
【００１７】図２に戻ると、ＣＰＵローカル・バス２４
（データ、アドレスおよび制御要素からなる）は、ＣＰ
Ｕ２６の接続のために、オプションの数値計算補助プロ
セッサ２７、キャッシュ・コントローラ２８、およびキ
ャッシュ・メモリ３０を備えている。ＣＰＵローカル・
バス２４には、バッファ３２も結合されている。バッフ
ァ３２自体は低速な（ＣＰＵローカル・バスに比較し
て）システム・バス３４に接続されており、該システム
・バスもアドレス、データおよび制御要素を含んでい
る。システム・バス３４はバッファ３２と他のバッファ
３６の間を延びている。システム・バス３４はさらに、
バス制御およびタイミング装置３８ならびにダイレクト
・メモリ・アクセス（ＤＭＡ）装置４０に接続されてい
る。ＤＭＡ装置４０は中央アービトレーション装置４８
およびＤＭＡコントローラ４１で構成されている。バッ
ファ３６はシステム・バス３４と、Ｐ１３９４シリアル
・バス４４などのシリアル・バスとの間のインタフェー
スをもたらす。バス４４には、Ｐ１３９４アダプタ・カ
ードを受け入れるための複数のＩ／Ｏスロット４６ａ−
４６ｄに接続されており、該スロットはさらにＩ／Ｏ装
置またはメモリに接続されている。図示の例において、
Ｉ／Ｏスロット４６ａはこれに接続されたハード・ディ
スク駆動装置を有しており、Ｉ／Ｏスロット４６ｂはこ
れに接続されたＣＤ−ＲＯＭ駆動装置を有しており、Ｉ
／Ｏスロット４６ｃはこれに接続されたアダプタ・カー
ドにＲＯＭを有している。アービトレーション制御バス
４２はＤＭＡコントローラ４１および中央アービトレー
ション装置４８を、Ｉ／Ｏスロット４６およびディスケ
ット・アダプタ８２に結合している。システム・バス３
４にはメモリ制御装置５０も接続されており、該装置は
メモリ・コントローラ５２、アドレス・マルチプレクサ
５４、およびデータ・バッファ５６で構成されている。
メモリ制御装置５０はさらに、ＲＡＭモジュール５８で
表されているランダム・アクセス・メモリに接続されて
いる。メモリ・コントローラ５２はＣＰＵ２６に対す
る、およびこれからのアドレスをＲＡＭ５８の特定の領
域にマップする論理を含んでいる。パーソナル・コンピ
ュータ・システム１０は基本の１メガバイトのＲＡＭモ
ジュールとともに示されているが、追加のメモリを図２
に示すようにオプションのメモリ・モジュール６０ない
し６４によって接続できることを理解されたい。
（データ、アドレスおよび制御要素からなる）は、ＣＰ
Ｕ２６の接続のために、オプションの数値計算補助プロ
セッサ２７、キャッシュ・コントローラ２８、およびキ
ャッシュ・メモリ３０を備えている。ＣＰＵローカル・
バス２４には、バッファ３２も結合されている。バッフ
ァ３２自体は低速な（ＣＰＵローカル・バスに比較し
て）システム・バス３４に接続されており、該システム
・バスもアドレス、データおよび制御要素を含んでい
る。システム・バス３４はバッファ３２と他のバッファ
３６の間を延びている。システム・バス３４はさらに、
バス制御およびタイミング装置３８ならびにダイレクト
・メモリ・アクセス（ＤＭＡ）装置４０に接続されてい
る。ＤＭＡ装置４０は中央アービトレーション装置４８
およびＤＭＡコントローラ４１で構成されている。バッ
ファ３６はシステム・バス３４と、Ｐ１３９４シリアル
・バス４４などのシリアル・バスとの間のインタフェー
スをもたらす。バス４４には、Ｐ１３９４アダプタ・カ
ードを受け入れるための複数のＩ／Ｏスロット４６ａ−
４６ｄに接続されており、該スロットはさらにＩ／Ｏ装
置またはメモリに接続されている。図示の例において、
Ｉ／Ｏスロット４６ａはこれに接続されたハード・ディ
スク駆動装置を有しており、Ｉ／Ｏスロット４６ｂはこ
れに接続されたＣＤ−ＲＯＭ駆動装置を有しており、Ｉ
／Ｏスロット４６ｃはこれに接続されたアダプタ・カー
ドにＲＯＭを有している。アービトレーション制御バス
４２はＤＭＡコントローラ４１および中央アービトレー
ション装置４８を、Ｉ／Ｏスロット４６およびディスケ
ット・アダプタ８２に結合している。システム・バス３
４にはメモリ制御装置５０も接続されており、該装置は
メモリ・コントローラ５２、アドレス・マルチプレクサ
５４、およびデータ・バッファ５６で構成されている。
メモリ制御装置５０はさらに、ＲＡＭモジュール５８で
表されているランダム・アクセス・メモリに接続されて
いる。メモリ・コントローラ５２はＣＰＵ２６に対す
る、およびこれからのアドレスをＲＡＭ５８の特定の領
域にマップする論理を含んでいる。パーソナル・コンピ
ュータ・システム１０は基本の１メガバイトのＲＡＭモ
ジュールとともに示されているが、追加のメモリを図２
に示すようにオプションのメモリ・モジュール６０ない
し６４によって接続できることを理解されたい。
【００１８】他のバッファ６６がシステム・バス３４と
母板Ｉ／Ｏバス６８の間に結合されている。母板Ｉ／Ｏ
バス６８はアドレス、データおよび制御それぞれの構成
要素を含んでいる。母板バス６８に沿って、ディスプレ
イ・アダプタ７０（オプションのディスプレイ１４の駆
動に使用される）、クロック７２、不揮発性ＲＡＭ７４
（以下では「ＮＶＲＡＭ」と呼ぶ）、ＲＳ２３２アダプ
タ７６、パラレル・アダプタ７８、複数個のタイマ８
０、ディスケット・アダプタ８２、ＰＣキーボード／マ
ウス・コントローラ８４および読取り専用メモリ（ＲＯ
Ｍ）８６などの各種のＩ／Ｏアダプタおよびその他の周
辺構成要素が結合されている。
母板Ｉ／Ｏバス６８の間に結合されている。母板Ｉ／Ｏ
バス６８はアドレス、データおよび制御それぞれの構成
要素を含んでいる。母板バス６８に沿って、ディスプレ
イ・アダプタ７０（オプションのディスプレイ１４の駆
動に使用される）、クロック７２、不揮発性ＲＡＭ７４
（以下では「ＮＶＲＡＭ」と呼ぶ）、ＲＳ２３２アダプ
タ７６、パラレル・アダプタ７８、複数個のタイマ８
０、ディスケット・アダプタ８２、ＰＣキーボード／マ
ウス・コントローラ８４および読取り専用メモリ（ＲＯ
Ｍ）８６などの各種のＩ／Ｏアダプタおよびその他の周
辺構成要素が結合されている。
【００１９】クロック７２は時刻の計算に使用される。
ＮＶＲＡＭ７４はシステム構成データを格納するために
使用される。すなわち、ＮＶＲＡＭには、システムの現
在の構成を記述した値が収められる。たとえば、ＮＶＲ
ＡＭ７４は固定ディスクまたはディスケット、ディスプ
レイのタイプ、メモリの量などを記述した情報を収納し
ている。特に重要なのは、ＮＶＲＡＭ７４がシステム・
コンソール構成、すなわち、ＰＣキーボードがキーボー
ド／マウス・コントローラ８４に接続されているのかど
うか、ディスプレイ・コントローラが利用できるのかど
うか、あるいはＡＳＣＩＩ端末装置がＲＳ２３２アダプ
タ７６に接続されているのかどうかを記述するために使
用されるデータを収納していることである。さらに、特
別な構成プログラムが実行された場合には、これらのデ
ータはＮＶＲＡＭ７４に格納される。構成プログラムの
目的は当該システムの特徴となる値をＮＶＲＡＭ７６に
格納することであり、これらの値はシステムの電力が切
られた場合に、保存される。
ＮＶＲＡＭ７４はシステム構成データを格納するために
使用される。すなわち、ＮＶＲＡＭには、システムの現
在の構成を記述した値が収められる。たとえば、ＮＶＲ
ＡＭ７４は固定ディスクまたはディスケット、ディスプ
レイのタイプ、メモリの量などを記述した情報を収納し
ている。特に重要なのは、ＮＶＲＡＭ７４がシステム・
コンソール構成、すなわち、ＰＣキーボードがキーボー
ド／マウス・コントローラ８４に接続されているのかど
うか、ディスプレイ・コントローラが利用できるのかど
うか、あるいはＡＳＣＩＩ端末装置がＲＳ２３２アダプ
タ７６に接続されているのかどうかを記述するために使
用されるデータを収納していることである。さらに、特
別な構成プログラムが実行された場合には、これらのデ
ータはＮＶＲＡＭ７４に格納される。構成プログラムの
目的は当該システムの特徴となる値をＮＶＲＡＭ７６に
格納することであり、これらの値はシステムの電力が切
られた場合に、保存される。
【００２０】キーボード／マウス・コントローラ８４に
は、ポートＡとＢが接続されている。これらのポートは
ＰＣキーボード（ＡＳＣＩＩ端末装置とは異なる）およ
びマウスをＰＣシステムに接続するために使用される。
ＲＳ２３２アダプタ装置７６には、ＲＳ２３２コネクタ
が結合されている。オプションのＡＳＣＩＩ端末装置を
このコネクタによってシステムに結合することができ
る。
は、ポートＡとＢが接続されている。これらのポートは
ＰＣキーボード（ＡＳＣＩＩ端末装置とは異なる）およ
びマウスをＰＣシステムに接続するために使用される。
ＲＳ２３２アダプタ装置７６には、ＲＳ２３２コネクタ
が結合されている。オプションのＡＳＣＩＩ端末装置を
このコネクタによってシステムに結合することができ
る。
【００２１】詳細にいえば、パーソナル・コンピュータ
・システム１０は任意適当なコンピュータ、たとえばＩ
ＢＭ ＰＳ／２コンピュータまたはＩＢＭ ＲＩＳＣ
ＳＹＳＴＥＭ／６０００コンピュータを利用して実施で
きる。これらのコンピュータは両方ともニューヨーク州
アーモンクのインターナショナル・ビジネス・マシーン
ズ・コーポレーションの製品である。「ＲＩＳＣ ＳＹ
ＳＴＥＭ／６０００」はインターナショナル・ビジネス
・マシーンズ・コーポレーションの商標であり、「ＰＳ
／２」は同社の登録商標である。
・システム１０は任意適当なコンピュータ、たとえばＩ
ＢＭ ＰＳ／２コンピュータまたはＩＢＭ ＲＩＳＣ
ＳＹＳＴＥＭ／６０００コンピュータを利用して実施で
きる。これらのコンピュータは両方ともニューヨーク州
アーモンクのインターナショナル・ビジネス・マシーン
ズ・コーポレーションの製品である。「ＲＩＳＣ ＳＹ
ＳＴＥＭ／６０００」はインターナショナル・ビジネス
・マシーンズ・コーポレーションの商標であり、「ＰＳ
／２」は同社の登録商標である。
【００２２】両方とも参照することにより、本明細書の
一部となるＩＥＥＥ Ｐ１３９４高性能シリアル・バス
規格およびＳＣＳＩ−３シリアル・バス・プロトコルに
よれば、等時性チャネル・データ伝送速度は速度Ｒ＝整
数Ｉ＋分子Ｎ／分母Ｄで設定され、この式はそのチャネ
ルで伝送されるパケット当たりの平均バイト数を確立す
る。この場合、各等時性パケット伝送について、パケッ
トがＩバイトを含むべきなのか、Ｉ＋１バイトを含むべ
きなのかを決定することがタスクとなる。簡単な近似は
Ｎ／ＤをＷ／Ｘ±Ｙ／Ｚ（ただし、Ｗ／ＸはＷ／５、Ｗ
／６、Ｗ／７、またはＷ／８などの「生成が容易」なデ
ータ転送速度であり、Ｎ／Ｄというデータ転送速度を近
似するものであり、＋または−Ｙ／ＺはＷ／Ｘに対して
生成されたパターンの周期変化として表される）で表す
ことである。
一部となるＩＥＥＥ Ｐ１３９４高性能シリアル・バス
規格およびＳＣＳＩ−３シリアル・バス・プロトコルに
よれば、等時性チャネル・データ伝送速度は速度Ｒ＝整
数Ｉ＋分子Ｎ／分母Ｄで設定され、この式はそのチャネ
ルで伝送されるパケット当たりの平均バイト数を確立す
る。この場合、各等時性パケット伝送について、パケッ
トがＩバイトを含むべきなのか、Ｉ＋１バイトを含むべ
きなのかを決定することがタスクとなる。簡単な近似は
Ｎ／ＤをＷ／Ｘ±Ｙ／Ｚ（ただし、Ｗ／ＸはＷ／５、Ｗ
／６、Ｗ／７、またはＷ／８などの「生成が容易」なデ
ータ転送速度であり、Ｎ／Ｄというデータ転送速度を近
似するものであり、＋または−Ｙ／ＺはＷ／Ｘに対して
生成されたパターンの周期変化として表される）で表す
ことである。
【００２３】データ転送速度Ｗ／Ｘを表すパケットのシ
ーケンスを生成する反復パターンを慎重に選択すること
により、システムはデータ・ストリームの始めからデー
タ・ストリーム内の任意の点までの間、Ｗ／Ｘに対する
データ転送速度の差がプラスまたはマイナス１バイト以
内になるようにできる。これは長さＩのパケットをデー
タ・ストリームのある部分にまとめ、長さＩ＋１のパケ
ットを他の部分にまとめるのではなく、できる限りの範
囲にわたって、ＩおよびＩ＋１のパケットを均等に分散
するパターンを選択することによって行われる。
ーケンスを生成する反復パターンを慎重に選択すること
により、システムはデータ・ストリームの始めからデー
タ・ストリーム内の任意の点までの間、Ｗ／Ｘに対する
データ転送速度の差がプラスまたはマイナス１バイト以
内になるようにできる。これは長さＩのパケットをデー
タ・ストリームのある部分にまとめ、長さＩ＋１のパケ
ットを他の部分にまとめるのではなく、できる限りの範
囲にわたって、ＩおよびＩ＋１のパケットを均等に分散
するパターンを選択することによって行われる。
【００２４】Ｗ／ＸがＮ／Ｄと等しくない場合には、Ｗ
／Ｘが生成するパケットのストリームを周期的に修正
し、Ｎ／Ｄと等しくする必要がある。これはＮ／ＤとＷ
／Ｘの差を取り、これを±Ｙ／Ｚとし、Ｚ個ごとに、こ
れらのうちのＹを差が正の場合には、ＩからＩ＋１へ、
差が負の場合には、Ｉ＋１からＩへ変えるようにするこ
とによって行われる。また、Ｙの変化をＺ個のパケット
に均等に分散させて、ストリームの始まりからストリー
ム内の任意の特定な点までのデータ転送速度の差、ここ
では、Ｄに対するＮすなわちＮ／Ｄからの差を最小限と
する必要がある。
／Ｘが生成するパケットのストリームを周期的に修正
し、Ｎ／Ｄと等しくする必要がある。これはＮ／ＤとＷ
／Ｘの差を取り、これを±Ｙ／Ｚとし、Ｚ個ごとに、こ
れらのうちのＹを差が正の場合には、ＩからＩ＋１へ、
差が負の場合には、Ｉ＋１からＩへ変えるようにするこ
とによって行われる。また、Ｙの変化をＺ個のパケット
に均等に分散させて、ストリームの始まりからストリー
ム内の任意の特定な点までのデータ転送速度の差、ここ
では、Ｄに対するＮすなわちＮ／Ｄからの差を最小限と
する必要がある。
【００２５】制御レジスタ１０２のフォーマットのサン
プルを図３に示す。パケット・カウント・ブロックＺ
は、パターンを最初から反復する前に、ビット１５−８
で指定されたパターンを使用して伝送すべきパケット数
を表す。パターン・ブロックＷはサイクルの開始当たり
１ビットずつ左から右へ繰り返し読み取ったビット・フ
ィールドを表し、「０」は「長さＩのパターンの伝送」
を、また「１」は「長さＩ＋１のパターンの伝送」を示
す。ＰＬブロックＸはビット１５−８のパターン・フィ
ールドの長さを表し、「００」＝５ビット、「０１」＝
６ビット、「１０」＝７ビット、「１１」＝８ビットで
ある。このパターン長は、シフト・レジスタ内のどのビ
ットに対して、最左端のビットが循環するのかを判定す
ることによって、以下で図示説明する左循環シフト・レ
ジスタの有効「長」を決定する。
プルを図３に示す。パケット・カウント・ブロックＺ
は、パターンを最初から反復する前に、ビット１５−８
で指定されたパターンを使用して伝送すべきパケット数
を表す。パターン・ブロックＷはサイクルの開始当たり
１ビットずつ左から右へ繰り返し読み取ったビット・フ
ィールドを表し、「０」は「長さＩのパターンの伝送」
を、また「１」は「長さＩ＋１のパターンの伝送」を示
す。ＰＬブロックＸはビット１５−８のパターン・フィ
ールドの長さを表し、「００」＝５ビット、「０１」＝
６ビット、「１０」＝７ビット、「１１」＝８ビットで
ある。このパターン長は、シフト・レジスタ内のどのビ
ットに対して、最左端のビットが循環するのかを判定す
ることによって、以下で図示説明する左循環シフト・レ
ジスタの有効「長」を決定する。
【００２６】ＰＣブロック（またはビット）は「パター
ン変化」を表し、「１」はパケット・カウント２がパタ
ーン変化を示したときに、システムが次にパターンが
「長さＩのパターンを伝送する」を示した場合に、「長
さ１＋長さＩ＋１のパターンを伝送する」に置き換える
ことを示す。ＰＣブロックが「０」の場合、これはパケ
ット・カウント２がパターン変化を示したときに、シス
テムが次にパターン・ブロックが「長さＩ＋１を伝送す
る」を示した場合に、「長さＩを伝送する」に置き換え
ることを示す。ＰＣビットはＮ／ＤとＷ／Ｘの間の差が
正であるか、負であるかも示す。パケット・カウント２
のブロックすなわちＹは、（パケット・カウント２）／
２から、システムが「パケット・カウント２」ごとにパ
ターン変化を行うことを示す。パケット・カウント２の
ブロックが０に等しい場合、パターン変化はまったく生
じない。
ン変化」を表し、「１」はパケット・カウント２がパタ
ーン変化を示したときに、システムが次にパターンが
「長さＩのパターンを伝送する」を示した場合に、「長
さ１＋長さＩ＋１のパターンを伝送する」に置き換える
ことを示す。ＰＣブロックが「０」の場合、これはパケ
ット・カウント２がパターン変化を示したときに、シス
テムが次にパターン・ブロックが「長さＩ＋１を伝送す
る」を示した場合に、「長さＩを伝送する」に置き換え
ることを示す。ＰＣビットはＮ／ＤとＷ／Ｘの間の差が
正であるか、負であるかも示す。パケット・カウント２
のブロックすなわちＹは、（パケット・カウント２）／
２から、システムが「パケット・カウント２」ごとにパ
ターン変化を行うことを示す。パケット・カウント２の
ブロックが０に等しい場合、パターン変化はまったく生
じない。
【００２７】カウンタ、レジスタ、およびシフト・レジ
スタの大きさについての個々の制限によって、Ｎ／Ｄの
ある値を実施することができなくなるが、当分野の技術
者には、本方法にしたがって実施できるＮ／Ｄの任意の
値に適合するように、制御レジスタを調節できることが
理解されよう。
スタの大きさについての個々の制限によって、Ｎ／Ｄの
ある値を実施することができなくなるが、当分野の技術
者には、本方法にしたがって実施できるＮ／Ｄの任意の
値に適合するように、制御レジスタを調節できることが
理解されよう。
【００２８】図４は図３の制御レジスタ１０２で見いだ
される情報のデータフロー図を表す。まず、システムは
当該ストリームに対して定義された分子「Ｎ」および分
母「Ｄ」に基づいて、適当な値を制御レジスタ１０２に
ロードする。システムはＮ／Ｄの値の特定のセットを適
切にプログラムできず、したがってストリームのセット
アップが打ち切られるのかどうかを判定し、かつリソー
スが利用できないことを示す。パケット・カウント・ブ
ロックはパケット・カウンタ１０４にロードされ、該カ
ウンタはロードされた数から０までカウント・ダウンす
る。伝送用のパターンは左循環シフト・レジスタ１０６
にロードされる。該レジスタはシフト・フィードバック
制御部１０８に接続されている。シフト・フィードバッ
ク制御部１０８はデコード回路１１０にも接続されてお
り、この回路からＰＬビットからのパターン変化基準を
取得し、左循環シフト・レジスタの出力からフィードバ
ックする。左循環シフト・レジスタ１０６はさらに、パ
ケット・サイズ選択論理１１２に接続しており、該論理
はＩまたはＩ＋１のいずれかを選択する。ＰＣビットは
パケット・サイズ選択論理１１２に作用して、Ｉまたは
Ｉ＋１のデータ・パケットのいずれを伝送するのかの選
択を援助する。パケット・カウント２のフィールドはパ
ケット・カウンタ２論理１１４にロードされ、該論理は
０までカウント・ダウンする。
される情報のデータフロー図を表す。まず、システムは
当該ストリームに対して定義された分子「Ｎ」および分
母「Ｄ」に基づいて、適当な値を制御レジスタ１０２に
ロードする。システムはＮ／Ｄの値の特定のセットを適
切にプログラムできず、したがってストリームのセット
アップが打ち切られるのかどうかを判定し、かつリソー
スが利用できないことを示す。パケット・カウント・ブ
ロックはパケット・カウンタ１０４にロードされ、該カ
ウンタはロードされた数から０までカウント・ダウンす
る。伝送用のパターンは左循環シフト・レジスタ１０６
にロードされる。該レジスタはシフト・フィードバック
制御部１０８に接続されている。シフト・フィードバッ
ク制御部１０８はデコード回路１１０にも接続されてお
り、この回路からＰＬビットからのパターン変化基準を
取得し、左循環シフト・レジスタの出力からフィードバ
ックする。左循環シフト・レジスタ１０６はさらに、パ
ケット・サイズ選択論理１１２に接続しており、該論理
はＩまたはＩ＋１のいずれかを選択する。ＰＣビットは
パケット・サイズ選択論理１１２に作用して、Ｉまたは
Ｉ＋１のデータ・パケットのいずれを伝送するのかの選
択を援助する。パケット・カウント２のフィールドはパ
ケット・カウンタ２論理１１４にロードされ、該論理は
０までカウント・ダウンする。
【００２９】レジスタ１０２がロードされると、カウン
タ１０４、レジスタ１０６およびカウンタ１１４はそれ
ぞれ、レジスタ１０２の「パケット・カウント」フィー
ルド、「パターン」フィールド、および１ビット右へシ
フトされた（「２による除算」）「パケット・カウント
２」フィールドからロードされる。レジスタ１０２がロ
ードされてから、この等時性チャネルでのパケット・デ
ータ伝送を活性化するものと想定する。
タ１０４、レジスタ１０６およびカウンタ１１４はそれ
ぞれ、レジスタ１０２の「パケット・カウント」フィー
ルド、「パターン」フィールド、および１ビット右へシ
フトされた（「２による除算」）「パケット・カウント
２」フィールドからロードされる。レジスタ１０２がロ
ードされてから、この等時性チャネルでのパケット・デ
ータ伝送を活性化するものと想定する。
【００３０】特定のチャネルでの等時性パケットの伝送
準備ができると、論理１１２の出力はパケット・データ
の長さがＩであるかＩ＋１であるかを選択する。「パケ
ット・カウンタ２」１１４が０までカウント・ダウンさ
れておらず、その後「パターン変化」が生じていない限
り、レジスタ１０６の最左端ビットの値が「０」であれ
ば、パケット・データ長はＩとなり、レジスタ１０６の
最左端ビットの値が「１」であれば、Ｉ＋１となる。
「パケット・カウンタ２」１１４が０までカウント・ダ
ウンされており、その後「パターン変化」が生じている
（かつレジスタ１０２の「パケット・カウント２」フィ
ールドが０に等しくない）場合であって、レジスタ１０
２のＰＣビット・フィールド値がレジスタ１０６の最左
端ビットに等しくなければ、パケット・データ長がＩで
あるか、Ｉ＋１であるかを判定するために、ＰＣビット
・フィールドの値が論理１１２のレジスタ１０６の最左
端ビットと置き換わる（これを「パターン変化」と呼
ぶ）。
準備ができると、論理１１２の出力はパケット・データ
の長さがＩであるかＩ＋１であるかを選択する。「パケ
ット・カウンタ２」１１４が０までカウント・ダウンさ
れておらず、その後「パターン変化」が生じていない限
り、レジスタ１０６の最左端ビットの値が「０」であれ
ば、パケット・データ長はＩとなり、レジスタ１０６の
最左端ビットの値が「１」であれば、Ｉ＋１となる。
「パケット・カウンタ２」１１４が０までカウント・ダ
ウンされており、その後「パターン変化」が生じている
（かつレジスタ１０２の「パケット・カウント２」フィ
ールドが０に等しくない）場合であって、レジスタ１０
２のＰＣビット・フィールド値がレジスタ１０６の最左
端ビットに等しくなければ、パケット・データ長がＩで
あるか、Ｉ＋１であるかを判定するために、ＰＣビット
・フィールドの値が論理１１２のレジスタ１０６の最左
端ビットと置き換わる（これを「パターン変化」と呼
ぶ）。
【００３１】パケット・データ長の選択後、次の２つの
イベントが生じる。
イベントが生じる。
【００３２】イベント１。「パケット・カウンタ」１１
４がゼロの場合、レジスタ１０２の「パケット・カウン
ト」フィールドは「パケット・カウンタ」１１４にロー
ドされ、レジスタ１０２の「パターン」フィールドはレ
ジスタ１０６にロードされ、１ビット位置右へシフトさ
れた（「２で除算した」）「パケット・カウント２」フ
ィールドは「パケット・カウンタ２」カウンタ１１４に
ロードされる。
４がゼロの場合、レジスタ１０２の「パケット・カウン
ト」フィールドは「パケット・カウンタ」１１４にロー
ドされ、レジスタ１０２の「パターン」フィールドはレ
ジスタ１０６にロードされ、１ビット位置右へシフトさ
れた（「２で除算した」）「パケット・カウント２」フ
ィールドは「パケット・カウンタ２」カウンタ１１４に
ロードされる。
【００３３】イベント２。「パケット・カウンタ」１０
４がゼロでない場合、次の４つのイベントが生じる。
４がゼロでない場合、次の４つのイベントが生じる。
【００３４】イベント１。「パケット・カウンタ」１０
４の値は１だけ減らされる。
４の値は１だけ減らされる。
【００３５】イベント２。レジスタ１０６は１ビット位
置だけ左へ循環シフトされ、最左端ビットはレジスタ１
０２のＰＬフィールドによって決定されるように４つの
最右端ビットのうちの１つへシフトされ、ＰＬフィール
ドのデコード部１１０が論理１０８を制御して、レジス
タ１０６の最左端ビットをフィードバック経路を制御
し、レジスタ１０２のＰＬフィールドによる決定にした
がって有効長が５、６、７、または８ビットの左循環レ
ジスタ１０６を作成するようになっている。
置だけ左へ循環シフトされ、最左端ビットはレジスタ１
０２のＰＬフィールドによって決定されるように４つの
最右端ビットのうちの１つへシフトされ、ＰＬフィール
ドのデコード部１１０が論理１０８を制御して、レジス
タ１０６の最左端ビットをフィードバック経路を制御
し、レジスタ１０２のＰＬフィールドによる決定にした
がって有効長が５、６、７、または８ビットの左循環レ
ジスタ１０６を作成するようになっている。
【００３６】イベント３。「パケット・カウンタ２」１
１４が非ゼロの場合、該カウンタは減少させられる。
１４が非ゼロの場合、該カウンタは減少させられる。
【００３７】イベント４。「パケット・カウンタ２」１
１４がゼロの場合、これはレジスタ１０２の「パケット
・カウント２」フィールドからロードされる。
１４がゼロの場合、これはレジスタ１０２の「パケット
・カウント２」フィールドからロードされる。
【００３８】Ｄが８０に等しいＮ／Ｄの、ＰＬが８であ
るパターンからのすべての考えられる表示の例を、表
１、表２、表３、（付録Ａ）に示す。
るパターンからのすべての考えられる表示の例を、表
１、表２、表３、（付録Ａ）に示す。
【００３９】「パターン」の長さがＮ＝７、Ｄ＝４１の
ＰＬに等しい場合の他の例は以下の通りである。
ＰＬに等しい場合の他の例は以下の通りである。
【００４０】 N/D ＝ （パターン） バイト・カウント PC (バイト・カウント２) 7/41 (00001000) 328 1 (22) 56/328=1/8+15/328 7/41 (0001000) 287 1 (36) 49/287=1/7+8/287 7/41 (000100) 246 1 (246) 42/246=1/6+1/246 7/41 (00100) 205 0 (34) 42/246=1/5-6/205 7/41 (001000) 41 X (0) 7/41=6X(001000)|(00100)
【００４１】データ転送速度の要件の例を次の表に示
す。
す。
【００４２】 N/D ＝ （パターン） バイト・カウント PC (バイト・カウント２) 41/80 (10101010) 80 1 (80) ＣＤ 44.1KHz 507/1000(10101010) 1000 1 (143) 衛生通信44.056KHz 121/320 (01001001) 320 1 (320) ＰＣオーディオ11.025KHz 121/320=3/8+1/320 121/320 (01010) 320 0 (46) ＰＣオーディオ11.025KHz 121/320=2/5-7/320 121/160 (11011101) 320 1 (160) ＰＣオーディオ22.05KHz 121/160=6/8+1/160 121/160 (11011) 320 0 (23) ＰＣオーディオ22.05KHz 121/160=4/5-7/160
【００４３】図４の実施形態は１チャンネル実施形態の
みを対象とするものである。多重非同期伝送チャネルも
より効率よく使用できる。このデータフローを順序づけ
し、利用するための関連状態機械機構によるデータフロ
ー図を図５に示す。状態機械４１０は一度に３２ビット
を処理する多目的論理演算装置（ＡＬＵ）４１２を含ん
でいる。第１マルチプレクサ（ＭＵＸ）４１４には、ア
キュミュレータ・レジスタ４２４からのデータ、および
適切なデータをレジスタ・バンク４１６へ送るためのそ
の他の入力が供給される。レジスタ・バンクはスタティ
ック・メモリで構成してもよい。レジスタ・バンク４１
６はＡＬＵ４１２のＡ入力へ、あるいはその他の入力
（図示せず）への供給を行う。第２マルチプレクサない
しＢマルチプレクサ４１８はマルチプレクサ４１４と同
じデータ情報を受け取るが、パケット・サイズ情報なら
びにサイクル・タイマ制御信号も受け取る。マルチプレ
クサ４１８はデータを、一度に１６ビットを保持するＢ
レジスタ４２０へシフトする。Ｂレジスタ４２０および
サイクル・タイマはＡＬＵ４１２のＢ入力への供給を行
う。Ｂレジスタ４２０はビット１５−０をカバーしてお
り、サイクル・タイマはビット３１−１６をカバーして
いる。ＡＬＵ制御装置４２２を使用して、桁上がり／借
り入力、ならびにＡＬＵ４１２のその他の機能を制御す
る。桁上がり／借り出力２のビット３２および１６は桁
上がり標識および借り標識４２４へ供給する。桁上がり
／借りＯＵＴのビット１６はＡＬＵ４１２のビット１５
に対する算術上の桁上がりまたは借りである（ＡＬＵ制
御レジスタ４２０によって指定されるＡＬＵ演算によっ
て左右される。加算は桁上がりをもたらし、除算は借り
をもたらす）。桁上がり／借りＯＵＴのビット３２はＡ
ＬＵ４１２のビット３１に対する算術上の桁上がりまた
は借りである（ＡＬＵ制御レジスタ４２０によって指定
されるＡＬＵ演算によって左右される。加算は桁上がり
をもたらすとともに、除算（ＣＯＭＰＡＲＥ（Ａ ｗｉ
ｔｈ Ｂ）を含む）は借りをもたらす。ＳＨＩＦＴ Ａ
演算も桁上がり／借りＯＵＴのビット３２を「左循環シ
フト」操作の一部としてＡ入力のビット３１の値にセッ
トする）。ＡＬＵ制御レジスタ４２０によって指定され
るＡＬＵ演算によっては、桁上がり／借りＯＵＴのビッ
ト１６または桁上がり／借りＯＵＴのビット３２のいず
れかが、ＡＬＵ出力ビット３１−０がアキュミュレータ
・レジスタ４２４にラッチされると同時に、各ＡＬＵ４
１２の操作の終了時に桁上がり／借り標識４２２にラッ
チされる。ゼロ検出論理４２４のビット１６はアキュミ
ュレータ・レジスタ４２４の出力ビット１５−０がすべ
てゼロに等しいかどうかを検出する。ゼロ検出論理４２
４のビット３２はアキュミュレータ・レジスタ４２４の
出力ビット３１−０がすべてゼロに等しいかどうかを検
出する。最後に、ＡＬＵ４１２からのＡＬＵの出力ビッ
ト３１−０はアキュミュレータ／ゼロ検出論理４２６に
供給され、アキュミュレータＯＵＴビット３１−０なら
びにゼロ検出ビット３２および１６へ進む。アキュミュ
レータＯＵＴビット３１−０はＭＵＸ４１４（この出力
はレジスタ・バンク４１６の入力へいく）へ進み、かつ
４１０を介して、Ｂマルチプレクサ４１８へ進む。
みを対象とするものである。多重非同期伝送チャネルも
より効率よく使用できる。このデータフローを順序づけ
し、利用するための関連状態機械機構によるデータフロ
ー図を図５に示す。状態機械４１０は一度に３２ビット
を処理する多目的論理演算装置（ＡＬＵ）４１２を含ん
でいる。第１マルチプレクサ（ＭＵＸ）４１４には、ア
キュミュレータ・レジスタ４２４からのデータ、および
適切なデータをレジスタ・バンク４１６へ送るためのそ
の他の入力が供給される。レジスタ・バンクはスタティ
ック・メモリで構成してもよい。レジスタ・バンク４１
６はＡＬＵ４１２のＡ入力へ、あるいはその他の入力
（図示せず）への供給を行う。第２マルチプレクサない
しＢマルチプレクサ４１８はマルチプレクサ４１４と同
じデータ情報を受け取るが、パケット・サイズ情報なら
びにサイクル・タイマ制御信号も受け取る。マルチプレ
クサ４１８はデータを、一度に１６ビットを保持するＢ
レジスタ４２０へシフトする。Ｂレジスタ４２０および
サイクル・タイマはＡＬＵ４１２のＢ入力への供給を行
う。Ｂレジスタ４２０はビット１５−０をカバーしてお
り、サイクル・タイマはビット３１−１６をカバーして
いる。ＡＬＵ制御装置４２２を使用して、桁上がり／借
り入力、ならびにＡＬＵ４１２のその他の機能を制御す
る。桁上がり／借り出力２のビット３２および１６は桁
上がり標識および借り標識４２４へ供給する。桁上がり
／借りＯＵＴのビット１６はＡＬＵ４１２のビット１５
に対する算術上の桁上がりまたは借りである（ＡＬＵ制
御レジスタ４２０によって指定されるＡＬＵ演算によっ
て左右される。加算は桁上がりをもたらし、除算は借り
をもたらす）。桁上がり／借りＯＵＴのビット３２はＡ
ＬＵ４１２のビット３１に対する算術上の桁上がりまた
は借りである（ＡＬＵ制御レジスタ４２０によって指定
されるＡＬＵ演算によって左右される。加算は桁上がり
をもたらすとともに、除算（ＣＯＭＰＡＲＥ（Ａ ｗｉ
ｔｈ Ｂ）を含む）は借りをもたらす。ＳＨＩＦＴ Ａ
演算も桁上がり／借りＯＵＴのビット３２を「左循環シ
フト」操作の一部としてＡ入力のビット３１の値にセッ
トする）。ＡＬＵ制御レジスタ４２０によって指定され
るＡＬＵ演算によっては、桁上がり／借りＯＵＴのビッ
ト１６または桁上がり／借りＯＵＴのビット３２のいず
れかが、ＡＬＵ出力ビット３１−０がアキュミュレータ
・レジスタ４２４にラッチされると同時に、各ＡＬＵ４
１２の操作の終了時に桁上がり／借り標識４２２にラッ
チされる。ゼロ検出論理４２４のビット１６はアキュミ
ュレータ・レジスタ４２４の出力ビット１５−０がすべ
てゼロに等しいかどうかを検出する。ゼロ検出論理４２
４のビット３２はアキュミュレータ・レジスタ４２４の
出力ビット３１−０がすべてゼロに等しいかどうかを検
出する。最後に、ＡＬＵ４１２からのＡＬＵの出力ビッ
ト３１−０はアキュミュレータ／ゼロ検出論理４２６に
供給され、アキュミュレータＯＵＴビット３１−０なら
びにゼロ検出ビット３２および１６へ進む。アキュミュ
レータＯＵＴビット３１−０はＭＵＸ４１４（この出力
はレジスタ・バンク４１６の入力へいく）へ進み、かつ
４１０を介して、Ｂマルチプレクサ４１８へ進む。
【００４４】３２ビットＡＬＵであるＡＬＵ４１２はい
くつかの関数をサポートできる。これらには、ビット３
２−１６については、Ａ＋Ｃ／Ｂ出力線１６、Ａ−Ｃ／
Ｂ出力線１６、「ＡとＢ」の比較、シフトＡおよびＡが
ある。ビット１５−０についてサポートされている関数
は、Ａ＋Ｂ、Ａ＋Ｂ＋１、Ａ−Ｂ、Ａ−Ｂ−１、Ａ＋
１、Ａ−１、ＡおよびＢ−Ａである。ＡＬＵ４１２のシ
フトＡ関数は入力Ａの高位８ビット、すなわちビット３
１−２４について１ビットだけ左へシフトし、入力Ａの
ビット３１、３０、２９、または２８のいずれかは入力
Ａのパターン・フィールド、すなわちビット２３および
２２に基づいて、アキュミュレータのビット２４へ循環
シフトされる。入力Ａのビット２３−１６はシフトされ
ずにアキュミュレータへ伝播される。
くつかの関数をサポートできる。これらには、ビット３
２−１６については、Ａ＋Ｃ／Ｂ出力線１６、Ａ−Ｃ／
Ｂ出力線１６、「ＡとＢ」の比較、シフトＡおよびＡが
ある。ビット１５−０についてサポートされている関数
は、Ａ＋Ｂ、Ａ＋Ｂ＋１、Ａ−Ｂ、Ａ−Ｂ−１、Ａ＋
１、Ａ−１、ＡおよびＢ−Ａである。ＡＬＵ４１２のシ
フトＡ関数は入力Ａの高位８ビット、すなわちビット３
１−２４について１ビットだけ左へシフトし、入力Ａの
ビット３１、３０、２９、または２８のいずれかは入力
Ａのパターン・フィールド、すなわちビット２３および
２２に基づいて、アキュミュレータのビット２４へ循環
シフトされる。入力Ａのビット２３−１６はシフトされ
ずにアキュミュレータへ伝播される。
【００４５】各伝送チャネル・リンクに関して、レジス
タ・バンクには、伝送パケット・サイズの計算に使用さ
れる５つのレジスタがある。図６に示す第１のレジスタ
は等時性データ伝送速度Ａレジスタ・ポートｎである。
このレジスタは伝送すべきパケット当たりのバイトの整
数値を表す整数バイト・カウントを保持する。データ・
ストリーム速度がＲ＝Ｉ＋Ｎ／Ｄ平均パケット・サイズ
で表される場合、このレジスタはＩの値を保持する。Ｉ
の最大許容値はサポートされている最大等時性パケット
・サイズによって決定され、このレジスタにプログラム
されたＩの値プラスヘッダおよびＮ／Ｄ（存在している
場合）が閾値を超えないようにするのはシステムの責任
である。予約フィールドは書き込み時にはゼロにセット
されなければならないが、読み取り時にはこのフィール
ドの内容は「問題ない」ものとなる。
タ・バンクには、伝送パケット・サイズの計算に使用さ
れる５つのレジスタがある。図６に示す第１のレジスタ
は等時性データ伝送速度Ａレジスタ・ポートｎである。
このレジスタは伝送すべきパケット当たりのバイトの整
数値を表す整数バイト・カウントを保持する。データ・
ストリーム速度がＲ＝Ｉ＋Ｎ／Ｄ平均パケット・サイズ
で表される場合、このレジスタはＩの値を保持する。Ｉ
の最大許容値はサポートされている最大等時性パケット
・サイズによって決定され、このレジスタにプログラム
されたＩの値プラスヘッダおよびＮ／Ｄ（存在している
場合）が閾値を超えないようにするのはシステムの責任
である。予約フィールドは書き込み時にはゼロにセット
されなければならないが、読み取り時にはこのフィール
ドの内容は「問題ない」ものとなる。
【００４６】第２のレジスタは図７に示されている等時
性データ伝送速度Ｂレジスタ・ポートｎである。このレ
ジスタは伝送すべきパケット当たりの平均バイト数の小
数部のカウント表示に関連した情報を保持する。データ
・ストリーム速度がＲ＝Ｉ＋Ｎ／Ｄ平均パケット・サイ
ズで表される場合、このレジスタはシステムが計算し
た、Ｎ／Ｄに関連した情報を保持する。Ｎ／Ｄからシス
テムが導いた各フィールドに許容される情報の最大値
は、これらのフィールドのサイズによって決定され、Ｎ
およびＤの値がＮ／Ｄを表す各フィールドの情報に対し
て一連の値が存在するとともに、依然プログラム可能で
あるようであるようにするのは、システムの責任であ
る。Ｎ／Ｄがこのような値を導けないようなものである
場合、システムはストリーム・ログインに応答しなけれ
ばならず、リソースを示す状況はストリームを確立する
のに利用することができない。
性データ伝送速度Ｂレジスタ・ポートｎである。このレ
ジスタは伝送すべきパケット当たりの平均バイト数の小
数部のカウント表示に関連した情報を保持する。データ
・ストリーム速度がＲ＝Ｉ＋Ｎ／Ｄ平均パケット・サイ
ズで表される場合、このレジスタはシステムが計算し
た、Ｎ／Ｄに関連した情報を保持する。Ｎ／Ｄからシス
テムが導いた各フィールドに許容される情報の最大値
は、これらのフィールドのサイズによって決定され、Ｎ
およびＤの値がＮ／Ｄを表す各フィールドの情報に対し
て一連の値が存在するとともに、依然プログラム可能で
あるようであるようにするのは、システムの責任であ
る。Ｎ／Ｄがこのような値を導けないようなものである
場合、システムはストリーム・ログインに応答しなけれ
ばならず、リソースを示す状況はストリームを確立する
のに利用することができない。
【００４７】図７のレジスタ・ポートはパターン・フィ
ールド、ＰＬフィールド、予約フィールド、およびＰＡ
ＣＫＥＴ＿ＣＯＵＮＴフィールドを含んでいる。パター
ン・フィールドは８ビットのパターンであり、そのうち
５ないし８ビットは当該ストリームの各パケットでＩビ
ットを伝送するのか、Ｉ＋１ビットを伝送するのかを計
算するためにシステムによって使用される。ＰＡＣＫＥ
Ｔ＿ＣＯＵＮＴブロックは当該レジスタおよび等時性デ
ータ伝送速度Ｃポートｎに保存されているデータを使用
して最初から繰り返す前に、これらのレジスタからのど
のフィールドであるかの決定に基づいて送信されるパケ
ットの数を表す。開始時に、システムは当該ストリーム
の各パケットでＩバイトが伝送されるのか、Ｉ＋１バイ
トが伝送されるのかを計算するために使用されるすべて
のカウンタおよびシフト・レジスタに再ロードする。パ
ターン・フィールドのＡＢ'１'（または、２進１）はＩ
＋１ビットが特定のパケットで伝送されることを示し、
パターン・フィールドのＢ'０'はＩビットが特定のパケ
ットで伝送されることを示す。
ールド、ＰＬフィールド、予約フィールド、およびＰＡ
ＣＫＥＴ＿ＣＯＵＮＴフィールドを含んでいる。パター
ン・フィールドは８ビットのパターンであり、そのうち
５ないし８ビットは当該ストリームの各パケットでＩビ
ットを伝送するのか、Ｉ＋１ビットを伝送するのかを計
算するためにシステムによって使用される。ＰＡＣＫＥ
Ｔ＿ＣＯＵＮＴブロックは当該レジスタおよび等時性デ
ータ伝送速度Ｃポートｎに保存されているデータを使用
して最初から繰り返す前に、これらのレジスタからのど
のフィールドであるかの決定に基づいて送信されるパケ
ットの数を表す。開始時に、システムは当該ストリーム
の各パケットでＩバイトが伝送されるのか、Ｉ＋１バイ
トが伝送されるのかを計算するために使用されるすべて
のカウンタおよびシフト・レジスタに再ロードする。パ
ターン・フィールドのＡＢ'１'（または、２進１）はＩ
＋１ビットが特定のパケットで伝送されることを示し、
パターン・フィールドのＢ'０'はＩビットが特定のパケ
ットで伝送されることを示す。
【００４８】パターン・フィールドはストリームの活動
化時に、当該レジスタから長さＰＬの循環左シフト・レ
ジスタ１０４へコピーされる。伝送される最初のパケッ
トはシフト・レジスタの最左端ビットの内容に基づい
て、ＩまたはＩ＋１のいずれかを含む。そのパケットの
長さが決定された後、レジスタがシフトされ、プロセス
は伝送される次のパケットについて繰り返される。ＰＡ
ＣＫＥＴ＿ＣＯＵＮＴパケットが伝送された後、シフト
・レジスタがパターン・フィールドから再ロードされ
る。
化時に、当該レジスタから長さＰＬの循環左シフト・レ
ジスタ１０４へコピーされる。伝送される最初のパケッ
トはシフト・レジスタの最左端ビットの内容に基づい
て、ＩまたはＩ＋１のいずれかを含む。そのパケットの
長さが決定された後、レジスタがシフトされ、プロセス
は伝送される次のパケットについて繰り返される。ＰＡ
ＣＫＥＴ＿ＣＯＵＮＴパケットが伝送された後、シフト
・レジスタがパターン・フィールドから再ロードされ
る。
【００４９】ＰＬフィールドは当該ポートから伝送され
るパケットがＩビットかＩ＋１ビットかを、各サイクル
で決定する手順で使用されるパターン・フィールドの長
さを選択するために使用される。Ｂ'００'が見つかった
場合には、パターン長はパターン・フィールドからのビ
ット４−０を使用して、５ビットにセットされる。Ｂ'
０１'が見つかった場合には、パターン長はパターン・
フィールドからのビット５−０を使用して、６ビットに
セットされる。Ｂ'１０'が見つかった場合には、パター
ン長はパターン・フィールドからのビット６−０を使用
して、７ビットにセットされる。Ｂ'１０'が見つかった
場合には、パターン長はパターン・フィールドからのビ
ット７−０を使用して、８ビットにセットされる。予約
ビット・フィールドは書き込み時にはゼロにセットしな
ければならないが、読み取り時にはこのフィールドの内
容は「問題ない」ものとなる。
るパケットがＩビットかＩ＋１ビットかを、各サイクル
で決定する手順で使用されるパターン・フィールドの長
さを選択するために使用される。Ｂ'００'が見つかった
場合には、パターン長はパターン・フィールドからのビ
ット４−０を使用して、５ビットにセットされる。Ｂ'
０１'が見つかった場合には、パターン長はパターン・
フィールドからのビット５−０を使用して、６ビットに
セットされる。Ｂ'１０'が見つかった場合には、パター
ン長はパターン・フィールドからのビット６−０を使用
して、７ビットにセットされる。Ｂ'１０'が見つかった
場合には、パターン長はパターン・フィールドからのビ
ット７−０を使用して、８ビットにセットされる。予約
ビット・フィールドは書き込み時にはゼロにセットしな
ければならないが、読み取り時にはこのフィールドの内
容は「問題ない」ものとなる。
【００５０】次のデータ伝送レジスタは等時性データ伝
送速度Ｃレジスタ・ポートｎであり、図８に示されてい
る。このレジスタは伝送すべきパケット当たりの平均バ
イト数の小数部のカウント表示に関連する情報を保持す
る。データ・ストリーム速度がＲ＝Ｉ＋Ｎ／Ｄ平均パケ
ット・サイズで表される場合には、このレジスタはシス
テムが計算した、Ｎ／Ｄに関連する情報を保持する。Ｎ
／Ｄからシステムによって導かれる各フィールドの情報
の最大許容値は、これらのフィールドのサイズによって
決定される。ＮおよびＤの値がＮ／Ｄを表す各フィール
ドの情報に対する一連の値が存在するとともに、依然プ
ログラム可能であるようなものにするのはシステムの責
任である。Ｎ／Ｄがこのような値を導けないようなもの
である場合、システムはストリーム・ログインに応答し
なければならず、リソースを示す状況はストリームを確
立するのに利用することができない。ストリーム・ログ
インはＳＣＳＩ−３シリアル・バス・プロトコル（ＡＮ
ＳＩ Ｘ３Ｔ１０）規格草案で定義される手順であり、
該草案は等時性ストリーム（チャネル）を使用して通信
を行うことを希望する装置がまずストリーム・データ転
送速度などについての詳細を備えた等時性ストリームの
使用を要求しなければならないと規定している（非同期
データ・パケットを使用して）。
送速度Ｃレジスタ・ポートｎであり、図８に示されてい
る。このレジスタは伝送すべきパケット当たりの平均バ
イト数の小数部のカウント表示に関連する情報を保持す
る。データ・ストリーム速度がＲ＝Ｉ＋Ｎ／Ｄ平均パケ
ット・サイズで表される場合には、このレジスタはシス
テムが計算した、Ｎ／Ｄに関連する情報を保持する。Ｎ
／Ｄからシステムによって導かれる各フィールドの情報
の最大許容値は、これらのフィールドのサイズによって
決定される。ＮおよびＤの値がＮ／Ｄを表す各フィール
ドの情報に対する一連の値が存在するとともに、依然プ
ログラム可能であるようなものにするのはシステムの責
任である。Ｎ／Ｄがこのような値を導けないようなもの
である場合、システムはストリーム・ログインに応答し
なければならず、リソースを示す状況はストリームを確
立するのに利用することができない。ストリーム・ログ
インはＳＣＳＩ−３シリアル・バス・プロトコル（ＡＮ
ＳＩ Ｘ３Ｔ１０）規格草案で定義される手順であり、
該草案は等時性ストリーム（チャネル）を使用して通信
を行うことを希望する装置がまずストリーム・データ転
送速度などについての詳細を備えた等時性ストリームの
使用を要求しなければならないと規定している（非同期
データ・パケットを使用して）。
【００５１】図８のＰＣビットはパケット変更ビットで
あり、シフト・レジスタの最左端出力に対して行われる
変更のタイプを決定するようにセットされ、これは当該
ポートから伝送されるパケットがＩバイトであるか、Ｉ
＋１バイトであるかを決定する。ＰＡＣＫＥＴ＿ＣＯＵ
ＮＴ＿２の値に基づいて値がセットされるカウンタがゼ
ロまでカウント・ダウンするたびに、特定の変化が生じ
ることのできる次のパケットにおけるＰＣの値に基づい
て、パケット変更が行われる。ゼロという２進値はシフ
ト・レジスタの出力が長さＩのパケットにＩ＋１の長さ
を示す次のパケットの変更が必要なことを示す。１とい
う２進値はシフト・レジスタの出力が長さＩ＋１のパケ
ットにＩの長さを示す次のパケットを、システムが変更
することを示す。予約部は書き込み時にはゼロにセット
しなければならないが、読み取り時にはこのフィールド
の内容は「問題ない」ものとなる。
あり、シフト・レジスタの最左端出力に対して行われる
変更のタイプを決定するようにセットされ、これは当該
ポートから伝送されるパケットがＩバイトであるか、Ｉ
＋１バイトであるかを決定する。ＰＡＣＫＥＴ＿ＣＯＵ
ＮＴ＿２の値に基づいて値がセットされるカウンタがゼ
ロまでカウント・ダウンするたびに、特定の変化が生じ
ることのできる次のパケットにおけるＰＣの値に基づい
て、パケット変更が行われる。ゼロという２進値はシフ
ト・レジスタの出力が長さＩのパケットにＩ＋１の長さ
を示す次のパケットの変更が必要なことを示す。１とい
う２進値はシフト・レジスタの出力が長さＩ＋１のパケ
ットにＩの長さを示す次のパケットを、システムが変更
することを示す。予約部は書き込み時にはゼロにセット
しなければならないが、読み取り時にはこのフィールド
の内容は「問題ない」ものとなる。
【００５２】図８のＰＡＣＫＥＴ＿ＣＯＵＮＴ＿２フィ
ールドはあるパケット変更から次のパケット変更までの
パケットの数を表す。作動中に、ＰＡＴＴＥＲＮおよび
ＰＡＣＫＥＴ＿ＣＯＵＮＴが等時性データ伝送速度Ｂレ
ジスタ・ポートｎからロードされると同時に、ＰＡＣＫ
ＥＴ＿ＣＯＵＮＴ＿２／２（切り捨て）、右シフトした
ＰＡＣＫＥＴ＿ＣＯＵＮＴ＿２がダウン・カウンタにロ
ードされる。このカウンタがゼロになると、パケット変
更が登録される。次の減分信号で、カウンタは減分され
るのではなく、ＰＡＣＫＥＴ＿ＣＯＵＮＴ＿２（未シフ
ト）がロードされる。カウンタは各パケットの伝送時に
減少を続け、ゼロに達したときにパターン変更を示し、
ＰＡＣＫＥＴ＿ＣＯＵＮＴがゼロになるまで、ＰＡＣＫ
ＥＴ＿ＣＯＵＮＴ＿２が再ロードされ、すべてのレジス
タおよびカウンタには、このカウンタに対するＰＡＣＫ
ＥＴ＿ＣＯＵＮＴ＿２／２などの元の値が再ロードされ
る。最初のパケット変更は伝送されるＰＡＣＫＥＴ＿Ｃ
ＯＵＮＴ＿２／２（切り捨て）パケットおよびまたはそ
れに引き続いて生じ、次いで、ＰＡＣＫＥＴ＿ＣＯＵＮ
Ｔがゼロになるまで、その後のＰＡＣＫＥＴ＿ＣＯＵＮ
Ｔ＿２ごとに生じ、シフト・レジスタおよびカウンタが
再ロードされる。
ールドはあるパケット変更から次のパケット変更までの
パケットの数を表す。作動中に、ＰＡＴＴＥＲＮおよび
ＰＡＣＫＥＴ＿ＣＯＵＮＴが等時性データ伝送速度Ｂレ
ジスタ・ポートｎからロードされると同時に、ＰＡＣＫ
ＥＴ＿ＣＯＵＮＴ＿２／２（切り捨て）、右シフトした
ＰＡＣＫＥＴ＿ＣＯＵＮＴ＿２がダウン・カウンタにロ
ードされる。このカウンタがゼロになると、パケット変
更が登録される。次の減分信号で、カウンタは減分され
るのではなく、ＰＡＣＫＥＴ＿ＣＯＵＮＴ＿２（未シフ
ト）がロードされる。カウンタは各パケットの伝送時に
減少を続け、ゼロに達したときにパターン変更を示し、
ＰＡＣＫＥＴ＿ＣＯＵＮＴがゼロになるまで、ＰＡＣＫ
ＥＴ＿ＣＯＵＮＴ＿２が再ロードされ、すべてのレジス
タおよびカウンタには、このカウンタに対するＰＡＣＫ
ＥＴ＿ＣＯＵＮＴ＿２／２などの元の値が再ロードされ
る。最初のパケット変更は伝送されるＰＡＣＫＥＴ＿Ｃ
ＯＵＮＴ＿２／２（切り捨て）パケットおよびまたはそ
れに引き続いて生じ、次いで、ＰＡＣＫＥＴ＿ＣＯＵＮ
Ｔがゼロになるまで、その後のＰＡＣＫＥＴ＿ＣＯＵＮ
Ｔ＿２ごとに生じ、シフト・レジスタおよびカウンタが
再ロードされる。
【００５３】次のデータ伝送レジスタは図９に示されて
いる等時性現行データ・サイズ伝送Ｂ作動レジスタ・ポ
ートｎである。このレジスタはチャネルが活動状態のと
き、システムによって修正されない。その代わり、レジ
スタの内容は等時性作動中に動的に修正される。その時
点で、内容は診断のためにシステムによってアクセスさ
れる。データ・サイズＢレジスタ・ポートｎへのシステ
ムによる書き込み時に、リンク論理へのリンクはそのレ
ジスタの内容をこれにコピーして、これを初期化する。
このチャネルが活動化されると、このレジスタはパケッ
ト・サイズ計算の中間結果を格納するために使用され
る。次のデータ伝送レジスタ、すなわち図１０に示す等
時性現行データ・サイズ伝送Ｃの作業レジスタ・ポート
ｎに同じことが行われ、図９のＢレジスタが行うのと同
じ機能をＣレジスタに対して行う。
いる等時性現行データ・サイズ伝送Ｂ作動レジスタ・ポ
ートｎである。このレジスタはチャネルが活動状態のと
き、システムによって修正されない。その代わり、レジ
スタの内容は等時性作動中に動的に修正される。その時
点で、内容は診断のためにシステムによってアクセスさ
れる。データ・サイズＢレジスタ・ポートｎへのシステ
ムによる書き込み時に、リンク論理へのリンクはそのレ
ジスタの内容をこれにコピーして、これを初期化する。
このチャネルが活動化されると、このレジスタはパケッ
ト・サイズ計算の中間結果を格納するために使用され
る。次のデータ伝送レジスタ、すなわち図１０に示す等
時性現行データ・サイズ伝送Ｃの作業レジスタ・ポート
ｎに同じことが行われ、図９のＢレジスタが行うのと同
じ機能をＣレジスタに対して行う。
【００５４】システムが等時性チャネルに対する何らか
のパケット・サイズ伝送計算を試みる前に、システムは
等時性チャネルについて等時性データ・サイズ伝送レジ
スタＡ、ＢおよびＣをロードしなければならない。シス
テムが等時性チャネルＢおよびＣをロードすると、シス
テムはデータを現行データ伝送作業レジスタＢおよびＣ
のそれぞれに同様にコピーする。次に、システムがチャ
ネルを活動化した後、システムは図１１に示した流れ図
に記載されている操作を行ってから、各パケットの伝送
を行って、伝送されるパケットのデータ部分のサイズを
計算する。この情報は次いで、パケット・ヘッダにパケ
ット・サイズ・フィールドを生成し、適正な数のデータ
・バイトをシステム・メモリからオンチップ・パケット
伝送バッファに取り出すために使用される。不十分な伝
送を最小限とするために、このパケットに対してパケッ
トを伝送する次の機会に先立って、この計算を最大２つ
のパケットに行う。
のパケット・サイズ伝送計算を試みる前に、システムは
等時性チャネルについて等時性データ・サイズ伝送レジ
スタＡ、ＢおよびＣをロードしなければならない。シス
テムが等時性チャネルＢおよびＣをロードすると、シス
テムはデータを現行データ伝送作業レジスタＢおよびＣ
のそれぞれに同様にコピーする。次に、システムがチャ
ネルを活動化した後、システムは図１１に示した流れ図
に記載されている操作を行ってから、各パケットの伝送
を行って、伝送されるパケットのデータ部分のサイズを
計算する。この情報は次いで、パケット・ヘッダにパケ
ット・サイズ・フィールドを生成し、適正な数のデータ
・バイトをシステム・メモリからオンチップ・パケット
伝送バッファに取り出すために使用される。不十分な伝
送を最小限とするために、このパケットに対してパケッ
トを伝送する次の機会に先立って、この計算を最大２つ
のパケットに行う。
【００５５】図１１を参照すると、ステップ１０１０
で、システムはＡＬＵまたはデータフローが使用されて
いるかどうかを判定し、また、使用されているのであれ
ば、データフローＡＬＵが使用されなくなるまで監視を
続ける。使用されなくなった時点で、システムはステッ
プ１０１２へ進み、この特定のチャネルの次の２つのパ
ケットに対するパケット・サイズが計算されているかど
うかを判定し、計算されている場合には、ステップ１０
１０へ戻る。それ以外の場合には、システムはステップ
１０１４へ進み、等時性現行データ・サイズＢ作業レジ
スタの読み取りを行って、ビット３１−１６に対するＡ
ＬＵ制御をシフトＡにセットし、ビット１５−０に対す
るＡＬＵ制御をＡ−１にセットする。次いで、システム
はＡＣＣ／桁上がり標識（Ｃ／Ｂ ＯＵＴ１６）をロー
ドし、ビット２４を別々にセーブする。次に、ステップ
１０１６において、システムは桁上がり標識が１に等し
いかどうかを判定し、等しい場合には、ステップ１０１
８へ進む、それ以外の場合には、ステップ１０２０へ進
む。
で、システムはＡＬＵまたはデータフローが使用されて
いるかどうかを判定し、また、使用されているのであれ
ば、データフローＡＬＵが使用されなくなるまで監視を
続ける。使用されなくなった時点で、システムはステッ
プ１０１２へ進み、この特定のチャネルの次の２つのパ
ケットに対するパケット・サイズが計算されているかど
うかを判定し、計算されている場合には、ステップ１０
１０へ戻る。それ以外の場合には、システムはステップ
１０１４へ進み、等時性現行データ・サイズＢ作業レジ
スタの読み取りを行って、ビット３１−１６に対するＡ
ＬＵ制御をシフトＡにセットし、ビット１５−０に対す
るＡＬＵ制御をＡ−１にセットする。次いで、システム
はＡＣＣ／桁上がり標識（Ｃ／Ｂ ＯＵＴ１６）をロー
ドし、ビット２４を別々にセーブする。次に、ステップ
１０１６において、システムは桁上がり標識が１に等し
いかどうかを判定し、等しい場合には、ステップ１０１
８へ進む、それ以外の場合には、ステップ１０２０へ進
む。
【００５６】ステップ１０１８において、システムは等
時性データ伝送速度Ｃレジスタを読み取り、ＡＬＵ制御
をＡロードＡＣＣにセットし、ＡＣＣを等時性現行デー
タ・サイズＣ作業レジスタに書き込み、等時性データ伝
送速度Ｂレジスタを読みとって、ＡＬＵ制御をＡにセッ
トし、ＡＣＣをロードする。次に、ステップ１０２２に
おいて、システムはＡＣＣ（ビット１５−０）がゼロに
なっているかどうかを判定する。ゼロになっていない場
合には、システムはステップ１０２４において、ＡＣＣ
を等時性データ・サイズ伝送Ｂ作業レジスタに書き込
み、ステップ１０１４に戻る。ゼロになっている場合に
は、システムはステップ１０２６へ進み、待ち行列に入
れられる次のパケットのパケット・サイズが、等時性デ
ータ伝送速度Ａレジスタを指す１に等しいとの判断を行
い、システムが完了する。
時性データ伝送速度Ｃレジスタを読み取り、ＡＬＵ制御
をＡロードＡＣＣにセットし、ＡＣＣを等時性現行デー
タ・サイズＣ作業レジスタに書き込み、等時性データ伝
送速度Ｂレジスタを読みとって、ＡＬＵ制御をＡにセッ
トし、ＡＣＣをロードする。次に、ステップ１０２２に
おいて、システムはＡＣＣ（ビット１５−０）がゼロに
なっているかどうかを判定する。ゼロになっていない場
合には、システムはステップ１０２４において、ＡＣＣ
を等時性データ・サイズ伝送Ｂ作業レジスタに書き込
み、ステップ１０１４に戻る。ゼロになっている場合に
は、システムはステップ１０２６へ進み、待ち行列に入
れられる次のパケットのパケット・サイズが、等時性デ
ータ伝送速度Ａレジスタを指す１に等しいとの判断を行
い、システムが完了する。
【００５７】ステップ１０２０において、システムはＡ
ＣＣを等時性現行データ・サイズ伝送Ｂ作業レジスタに
書き込み、等時性現行データ・サイズＣ作業レジスタを
読み取り、ＡＬＵ制御３１−１６をＡにセットし、ＡＬ
Ｕ制御１５−０をＡ−１にセットし、ＡＣＣ／桁上がり
（Ｃ／Ｂ ＯＵＴ１６）をロードする。次に、ステップ
１０２８において、システムはＰＡＴＴＥＲＮ＿ＣＯＵ
ＮＴ＿２がゼロに等しいことを意味する１に、桁上がり
ＩＮＤがセットされているかどうかを判断する。セット
されている場合には、システムはステップ１０３０にお
いて、等時性データ伝送速度Ｃレジスタを読み取り、Ａ
ＬＵ制御をＡにセットし、パターン変更保留をセット
し、ＡＣＣ／桁上がりＩＮＤ（ゼロ）をロードしてか
ら、ステップ１０２８へ戻る。桁上がりＩＮＤが１にセ
ットされている場合には、システムはステップ１０３２
へ進み、ＡＣＣを等時性現行データ・サイズ伝送Ｃ作業
レジスタへ書き込む。ステップ１０３４において、シス
テムは「パターン変更」、「パターン変更保留」および
「セーブ済みビット２４」の論理関数である（（パター
ン変更ＸＯＲセーブ済みビット２４）ＡＮＤ（パターン
変更保留））が使用可能となっているかどうかを判断
し、使用可能となっている場合には、ステップ１０３６
へ進む。ステップ１０３６において、システムはリセッ
ト・パターン変更保留がゼロというセーブ済みビット２
４であるかどうか判断し、そうでない場合には、ステッ
プ１０３８へ進む。ステップ１０３８において、システ
ムは待ち行列に入れられる次のパケットのパケット・サ
イズをＩに等しくセットする（完了前に、等時性伝送速
度Ａレジスタを参照）。ステップ１０３６のセーブ済み
ビット２４がゼロの場合には、システムはステップ１０
４２へ進み、待ち行列に入れられる次のパケットのパケ
ット・サイズをＩ＋１に等しくセットし（等時性伝送速
度Ａレジスタ参照）、システムは完了する。ステップ１
０３４において、判定がノーである場合には、システム
はステップ１０４０へ進み、セーブ済みビット２４がゼ
ロにセットされているかどうかを判断し、セットされて
いる場合には、ステップ１０３８へ進む。それ以外の場
合には、システムはステップ１０４２へ進み、いずれか
のステップの完了時に、システムは終了する。
ＣＣを等時性現行データ・サイズ伝送Ｂ作業レジスタに
書き込み、等時性現行データ・サイズＣ作業レジスタを
読み取り、ＡＬＵ制御３１−１６をＡにセットし、ＡＬ
Ｕ制御１５−０をＡ−１にセットし、ＡＣＣ／桁上がり
（Ｃ／Ｂ ＯＵＴ１６）をロードする。次に、ステップ
１０２８において、システムはＰＡＴＴＥＲＮ＿ＣＯＵ
ＮＴ＿２がゼロに等しいことを意味する１に、桁上がり
ＩＮＤがセットされているかどうかを判断する。セット
されている場合には、システムはステップ１０３０にお
いて、等時性データ伝送速度Ｃレジスタを読み取り、Ａ
ＬＵ制御をＡにセットし、パターン変更保留をセット
し、ＡＣＣ／桁上がりＩＮＤ（ゼロ）をロードしてか
ら、ステップ１０２８へ戻る。桁上がりＩＮＤが１にセ
ットされている場合には、システムはステップ１０３２
へ進み、ＡＣＣを等時性現行データ・サイズ伝送Ｃ作業
レジスタへ書き込む。ステップ１０３４において、シス
テムは「パターン変更」、「パターン変更保留」および
「セーブ済みビット２４」の論理関数である（（パター
ン変更ＸＯＲセーブ済みビット２４）ＡＮＤ（パターン
変更保留））が使用可能となっているかどうかを判断
し、使用可能となっている場合には、ステップ１０３６
へ進む。ステップ１０３６において、システムはリセッ
ト・パターン変更保留がゼロというセーブ済みビット２
４であるかどうか判断し、そうでない場合には、ステッ
プ１０３８へ進む。ステップ１０３８において、システ
ムは待ち行列に入れられる次のパケットのパケット・サ
イズをＩに等しくセットする（完了前に、等時性伝送速
度Ａレジスタを参照）。ステップ１０３６のセーブ済み
ビット２４がゼロの場合には、システムはステップ１０
４２へ進み、待ち行列に入れられる次のパケットのパケ
ット・サイズをＩ＋１に等しくセットし（等時性伝送速
度Ａレジスタ参照）、システムは完了する。ステップ１
０３４において、判定がノーである場合には、システム
はステップ１０４０へ進み、セーブ済みビット２４がゼ
ロにセットされているかどうかを判断し、セットされて
いる場合には、ステップ１０３８へ進む。それ以外の場
合には、システムはステップ１０４２へ進み、いずれか
のステップの完了時に、システムは終了する。
【００５８】図１４および図１５の流れ図ならびに図５
に示す状態機械は連続して再使用可能であるから、複数
の伝送チャネルに対するパケット・サイズ計算を行うこ
とができる。また、この状態機械が計算を行うのにＡＬ
Ｕおよびデータフローを使用していない場合には、他の
状態機械がその計算のために同じＡＬＵおよびデータフ
ローをしようすることができる。さらに他の状態機械を
設けて、ただ１つの状態機械がある時点で当該データフ
ローを使用し、これらのリソースを競合して使用しよう
とする状態機械の間で優先順位をつけることができる。
に示す状態機械は連続して再使用可能であるから、複数
の伝送チャネルに対するパケット・サイズ計算を行うこ
とができる。また、この状態機械が計算を行うのにＡＬ
Ｕおよびデータフローを使用していない場合には、他の
状態機械がその計算のために同じＡＬＵおよびデータフ
ローをしようすることができる。さらに他の状態機械を
設けて、ただ１つの状態機械がある時点で当該データフ
ローを使用し、これらのリソースを競合して使用しよう
とする状態機械の間で優先順位をつけることができる。
【００５９】このデータフローの他の使い方の例として
は、データ受信ＤＭＡ格納操作、データ伝送ＤＭＡ取り
出し操作、および制御ブロックＤＭＡ取り出し操作のた
めのバイト・カウントおよび開始アドレスの計算があ
る。他の例としては、サイクル・カウントをプログラム
する（任意のチャネルに関して）ためにサイクル・タイ
マを比較して、プログラムされたイベントが特定のサイ
クル番号で発生できるようにすることがある。また、デ
ータフローを使用するシステムは、任意のチャネルに関
してプログラムできるプログラムされた同期カウント値
にしたがって、同期コードをヘッダのＳＹフィールドに
送るべきかどうかには関わりなく、データのパケットが
チャネルに送られるたびに計算を行う。さらに、データ
フローを中間アドレス／バイトの格納および検索に使用
して、パケットの受信の進行中に状態機械が自身の作動
を一時停止できるようにすることもできる。作動を一時
停止したところからレジュームすることも、あるいは、
ＣＲＣエラーがパケットの受信中に検出された場合に、
そのパケットの始まりにある受信バス状態から再開する
こともできる。
は、データ受信ＤＭＡ格納操作、データ伝送ＤＭＡ取り
出し操作、および制御ブロックＤＭＡ取り出し操作のた
めのバイト・カウントおよび開始アドレスの計算があ
る。他の例としては、サイクル・カウントをプログラム
する（任意のチャネルに関して）ためにサイクル・タイ
マを比較して、プログラムされたイベントが特定のサイ
クル番号で発生できるようにすることがある。また、デ
ータフローを使用するシステムは、任意のチャネルに関
してプログラムできるプログラムされた同期カウント値
にしたがって、同期コードをヘッダのＳＹフィールドに
送るべきかどうかには関わりなく、データのパケットが
チャネルに送られるたびに計算を行う。さらに、データ
フローを中間アドレス／バイトの格納および検索に使用
して、パケットの受信の進行中に状態機械が自身の作動
を一時停止できるようにすることもできる。作動を一時
停止したところからレジュームすることも、あるいは、
ＣＲＣエラーがパケットの受信中に検出された場合に、
そのパケットの始まりにある受信バス状態から再開する
こともできる。
【００６０】ＡＬＵの操作に含まれる付加的な等時性ポ
ート・レジスタを図１１−図１３、図１６−図２４に示
す。図１１には、等時性伝送バッファ・アドレス・レジ
スタ・ポートｎが示されている。リンク・チップがポー
トＮに対する伝送制御ブロックを取り出した場合、バッ
ファ・アドレス・ポインタはここに格納される。等時性
パケットに対するデータがこのバッファから取り出され
ると、このレジスタは取り出されるデータの量だけ増加
し、これによってバッファから取り出される残りのデー
タの先頭をポイントする。
ート・レジスタを図１１−図１３、図１６−図２４に示
す。図１１には、等時性伝送バッファ・アドレス・レジ
スタ・ポートｎが示されている。リンク・チップがポー
トＮに対する伝送制御ブロックを取り出した場合、バッ
ファ・アドレス・ポインタはここに格納される。等時性
パケットに対するデータがこのバッファから取り出され
ると、このレジスタは取り出されるデータの量だけ増加
し、これによってバッファから取り出される残りのデー
タの先頭をポイントする。
【００６１】図１２は、リンク・チップがポートｎに対
する、バッファ・サイズ・クァドレットを格納している
伝送制御ブロックを取り出すときに使用される等時性バ
ッファ・サイズ・レジスタ・ポートｎを示す。等時性パ
ケットのデータがこのバッファから取り出されると、こ
のレジスタのバッファ・サイズ・フィールドは取り出さ
れるデータの量だけ減少し、これによってバッファから
取り出される残りのデータのサイズを収納する。
する、バッファ・サイズ・クァドレットを格納している
伝送制御ブロックを取り出すときに使用される等時性バ
ッファ・サイズ・レジスタ・ポートｎを示す。等時性パ
ケットのデータがこのバッファから取り出されると、こ
のレジスタのバッファ・サイズ・フィールドは取り出さ
れるデータの量だけ減少し、これによってバッファから
取り出される残りのデータのサイズを収納する。
【００６２】図１３は次の等時性バッファ制御ブロック
の３２ビット・アドレスを保持する、等時性伝送制御ア
ドレス・レジスタ・ポートｎを示す。
の３２ビット・アドレスを保持する、等時性伝送制御ア
ドレス・レジスタ・ポートｎを示す。
【００６３】図１６は秒数／サイクル・カウント・ビッ
ト・ブロックを使用して、ポーズ、リジューム、スター
ト、またはストップなどのイベントが当該チャネルで生
じるＰ１３９４サイクル数を識別する等時性伝送秒数／
サイクル・カウント・レジスタ・ポートｎを示す。予約
ブロックは書き込み時には０にセットされなければなら
ないが、読み込み時には、このフィールドの内容は「問
題ない」ものである。
ト・ブロックを使用して、ポーズ、リジューム、スター
ト、またはストップなどのイベントが当該チャネルで生
じるＰ１３９４サイクル数を識別する等時性伝送秒数／
サイクル・カウント・レジスタ・ポートｎを示す。予約
ブロックは書き込み時には０にセットされなければなら
ないが、読み込み時には、このフィールドの内容は「問
題ない」ものである。
【００６４】図１７は当該チャネルで同期パケットのあ
るスタートから同期パケットの次のスタートまでに伝送
すべきパケットの数を識別するために使用される等時性
伝送同期期間レジスタ・ポートｎを示す。このレジスタ
が「０」の場合、同期のスタートはストリームの最初の
パケットだけに送られる。それ以外の場合には、同期の
スタートは最初のパケットおよびパケット番号が（Ｎ×
同期期間）（Ｎは正の整数）に等しいパケットから送ら
れる。
るスタートから同期パケットの次のスタートまでに伝送
すべきパケットの数を識別するために使用される等時性
伝送同期期間レジスタ・ポートｎを示す。このレジスタ
が「０」の場合、同期のスタートはストリームの最初の
パケットだけに送られる。それ以外の場合には、同期の
スタートは最初のパケットおよびパケット番号が（Ｎ×
同期期間）（Ｎは正の整数）に等しいパケットから送ら
れる。
【００６５】図１８はリンク・チップがポートＮに対す
る受信制御ブロックを取り出すときにバッファ・アドレ
ス・ポインタを格納するために使用される等時性受信バ
ッファ・アドレス・レジスタ・ポートｎを示す。等時性
パケットからのデータがこのバッファに格納されると、
このレジスタは格納されるデータの量だけ増加し、これ
によってデータがまだ格納されていない残りのバッファ
の先頭をポイントする。
る受信制御ブロックを取り出すときにバッファ・アドレ
ス・ポインタを格納するために使用される等時性受信バ
ッファ・アドレス・レジスタ・ポートｎを示す。等時性
パケットからのデータがこのバッファに格納されると、
このレジスタは格納されるデータの量だけ増加し、これ
によってデータがまだ格納されていない残りのバッファ
の先頭をポイントする。
【００６６】図１９は論理チップがポートＮに対する受
信制御ブロックを取り出すときにバッファ・サイズ・ク
ァドレットを格納するために使用される等時性受信バッ
ファ・サイズ・レジスタ・ポートｎを示す。等時性パケ
ットのデータがこのバッファに格納されると、このレジ
スタのバッファ・サイズ・フィールドが格納されるデー
タの量だけ増加し、これによってデータがまだ格納され
ていない残りのバッファのサイズを収納する。
信制御ブロックを取り出すときにバッファ・サイズ・ク
ァドレットを格納するために使用される等時性受信バッ
ファ・サイズ・レジスタ・ポートｎを示す。等時性パケ
ットのデータがこのバッファに格納されると、このレジ
スタのバッファ・サイズ・フィールドが格納されるデー
タの量だけ増加し、これによってデータがまだ格納され
ていない残りのバッファのサイズを収納する。
【００６７】図２０は次の等時性バッファ制御ブロック
の３２ビット・アドレスを保持する等時性受信制御アド
レス・レジスタ・ポートｎを示す。リンク・チップがポ
ートＮに対する受信制御ブロックを取り出すと、制御ブ
ロック・アドレス・ポインタは取り出された制御ブロッ
クからの次の制御ブロック・アドレス・フィールドによ
って上書きされる。
の３２ビット・アドレスを保持する等時性受信制御アド
レス・レジスタ・ポートｎを示す。リンク・チップがポ
ートＮに対する受信制御ブロックを取り出すと、制御ブ
ロック・アドレス・ポインタは取り出された制御ブロッ
クからの次の制御ブロック・アドレス・フィールドによ
って上書きされる。
【００６８】図２１はポーズ、リジューム、スタート、
ストップ、サイクル数後にＳＯＳをスタート、ＳＯＳサ
イクル数をストップなどのイベントが当該チャネルで発
生するＰ１３９４サイクル数を秒数／サイクル・カウン
ト・フィールドが識別する等時性受信秒数／サイクル・
カウント・レジスタ・ポートｎを示す。予約フィールド
は書き込み時には０にセットされなければならないが、
読み込み時には、このフィールドの内容は「問題ない」
ものである。
ストップ、サイクル数後にＳＯＳをスタート、ＳＯＳサ
イクル数をストップなどのイベントが当該チャネルで発
生するＰ１３９４サイクル数を秒数／サイクル・カウン
ト・フィールドが識別する等時性受信秒数／サイクル・
カウント・レジスタ・ポートｎを示す。予約フィールド
は書き込み時には０にセットされなければならないが、
読み込み時には、このフィールドの内容は「問題ない」
ものである。
【００６９】図２２はチャネルが活動状態のときに上書
きされない等時性現行同期カウント伝送作動レジスタ・
ポートｎを示す。これらの内容は等時性操作中に論理チ
ップによって動的に修正される。診断のために、これら
の内容にシステムがアクセスすることもできる。さら
に、伝送同期期間レジスタ・ポートＮへの書き込みをシ
ステムが行った場合、リンク・チップはそのレジスタの
内容をこのレジスタにコピーし、これを初期化する。こ
のチャネルが活動化されると、このレジスタは同期計算
からの中間結果を格納するために使用される。
きされない等時性現行同期カウント伝送作動レジスタ・
ポートｎを示す。これらの内容は等時性操作中に論理チ
ップによって動的に修正される。診断のために、これら
の内容にシステムがアクセスすることもできる。さら
に、伝送同期期間レジスタ・ポートＮへの書き込みをシ
ステムが行った場合、リンク・チップはそのレジスタの
内容をこのレジスタにコピーし、これを初期化する。こ
のチャネルが活動化されると、このレジスタは同期計算
からの中間結果を格納するために使用される。
【００７０】任意のデータ転送速度で伝送を行う機能
を、制御ブロックの現在未使用のビットを使用すること
によって、使用可能または使用不能とすることができ
る。Ｒ＝Ｉ＋Ｎ／Ｄという指定されたデータ転送速度を
実現するに当たり、システムは伝送速度Ｒ１＝Ｉ＋Ｎ１
／Ｄ１を生成する。ただし、Ｒ１はＲよりも大きく、Ｎ
１／Ｄ１が最小可能量だけＮ／Ｄよりも大きいことを意
味する。この差によって、Ｎ１／Ｄ１−Ｎ／Ｄバイト／
パケットという経時誤差が生じる。等時性チャネルに８
０００パケット／秒があるので、これは８０００×（Ｎ
１／Ｄ１−Ｎ／Ｄ）バイト／秒と表記される。したがっ
て、システムはシステムがデータ伝送速度にもたらす経
時偏差を計算することができる。システムはこの情報を
使用して、システムの作動を周期的に一時停止し、一定
数のパケットに対して速度Ｉでデータを伝送して、シス
テムによってもたらされる誤差を補償することができ
る。
を、制御ブロックの現在未使用のビットを使用すること
によって、使用可能または使用不能とすることができ
る。Ｒ＝Ｉ＋Ｎ／Ｄという指定されたデータ転送速度を
実現するに当たり、システムは伝送速度Ｒ１＝Ｉ＋Ｎ１
／Ｄ１を生成する。ただし、Ｒ１はＲよりも大きく、Ｎ
１／Ｄ１が最小可能量だけＮ／Ｄよりも大きいことを意
味する。この差によって、Ｎ１／Ｄ１−Ｎ／Ｄバイト／
パケットという経時誤差が生じる。等時性チャネルに８
０００パケット／秒があるので、これは８０００×（Ｎ
１／Ｄ１−Ｎ／Ｄ）バイト／秒と表記される。したがっ
て、システムはシステムがデータ伝送速度にもたらす経
時偏差を計算することができる。システムはこの情報を
使用して、システムの作動を周期的に一時停止し、一定
数のパケットに対して速度Ｉでデータを伝送して、シス
テムによってもたらされる誤差を補償することができ
る。
【００７１】たとえば、Ｉ＋Ｎ１／Ｄ１という速度で１
秒間伝送を行った後、システムは８０００×（Ｎ１／Ｄ
１−Ｎ／Ｄ）個のパケットについてＩバイト／秒の速度
で伝送を行う（もっとも近い完全なパケットまで。残り
は経時偏差の次の計算に加えるためにセーブする）。こ
の後、次の秒の伝送損失が生じ、引き続いて、他のシス
テムが８０００×（Ｎ１／Ｄ１−Ｎ／Ｄ）＋前回の補正
計算からの残り（パケット）（もっとも近い完全なパケ
ットまでの）に対するＩビット／秒の補正を生成する。
この計算は各秒について累積される。
秒間伝送を行った後、システムは８０００×（Ｎ１／Ｄ
１−Ｎ／Ｄ）個のパケットについてＩバイト／秒の速度
で伝送を行う（もっとも近い完全なパケットまで。残り
は経時偏差の次の計算に加えるためにセーブする）。こ
の後、次の秒の伝送損失が生じ、引き続いて、他のシス
テムが８０００×（Ｎ１／Ｄ１−Ｎ／Ｄ）＋前回の補正
計算からの残り（パケット）（もっとも近い完全なパケ
ットまでの）に対するＩビット／秒の補正を生成する。
この計算は各秒について累積される。
【００７２】図２３は等時性データ・バッファ制御ブロ
ックのフォーマットを示す。図２４はリンク・チップが
サポートしている、リンク（Ｌ）ビット、サスペンド
（Ｓ）および割込み（Ｉ）ビットを含む等時性伝送リン
ク・リストを示す。図２５は等時性データ伝送のために
制御ブロック構造に埋め込まれた伝送速度の補正をシス
テムが行えるようにする手順を示す流れ図である。この
制御ブロックのフォーマット（図２３）はデータ・バッ
ファからデータを取り出して、ステップ２３１０に示す
ように、等時性チャネルでパケットに伝送するために使
用される。リンク・チップはシステムによってプログラ
ムされて、等時性チャネルに対する制御ブロックのチェ
インの最初の制御ブロックのアドレスがつけられ、これ
はチャネル・データ伝送速度Ｒ１＝Ｉ＋Ｎ１／Ｄ１を含
んでいる（ステップ２３１０）。次いで、等時性チャネ
ルが活動化されると（ステップ２３１０）、リンク・チ
ップはステップ２３１２で等時性伝送制御ブロック・ア
ドレス・レジスタ（図１３）に収められているアドレス
から始まる最初の伝送ブロックをシステム・メモリから
取り出す。伝送制御ブロックの最初の３２ビットは次い
で、伝送されるデータを含んでいる最初のデータ・バッ
ファのアドレス（図２３）を収めることになる。バッフ
ァ・アドレスは第２のレジスタ、すなわち等時性伝送バ
ッファ・アドレス・レジスタ（図１１）にロードされ
る。伝送制御ブロックの次の３２ビットは図１２に示す
第３のレジスタにロードされ、最後の３２ビット、すな
わち次の制御ブロック・アドレスは第１のレジスタ、す
なわち図１３の等時性伝送制御ブロック・アドレス・レ
ジスタにロードされる。ステップ２３１４において、ビ
ットＩ＝'１'により、割込みが制御ブロックの取り出し
後に通知されるが、これは本解決策の機構に関連してい
ない。通知後、割込み（ステップ２３１６）はステップ
２３１８へ進む。
ックのフォーマットを示す。図２４はリンク・チップが
サポートしている、リンク（Ｌ）ビット、サスペンド
（Ｓ）および割込み（Ｉ）ビットを含む等時性伝送リン
ク・リストを示す。図２５は等時性データ伝送のために
制御ブロック構造に埋め込まれた伝送速度の補正をシス
テムが行えるようにする手順を示す流れ図である。この
制御ブロックのフォーマット（図２３）はデータ・バッ
ファからデータを取り出して、ステップ２３１０に示す
ように、等時性チャネルでパケットに伝送するために使
用される。リンク・チップはシステムによってプログラ
ムされて、等時性チャネルに対する制御ブロックのチェ
インの最初の制御ブロックのアドレスがつけられ、これ
はチャネル・データ伝送速度Ｒ１＝Ｉ＋Ｎ１／Ｄ１を含
んでいる（ステップ２３１０）。次いで、等時性チャネ
ルが活動化されると（ステップ２３１０）、リンク・チ
ップはステップ２３１２で等時性伝送制御ブロック・ア
ドレス・レジスタ（図１３）に収められているアドレス
から始まる最初の伝送ブロックをシステム・メモリから
取り出す。伝送制御ブロックの最初の３２ビットは次い
で、伝送されるデータを含んでいる最初のデータ・バッ
ファのアドレス（図２３）を収めることになる。バッフ
ァ・アドレスは第２のレジスタ、すなわち等時性伝送バ
ッファ・アドレス・レジスタ（図１１）にロードされ
る。伝送制御ブロックの次の３２ビットは図１２に示す
第３のレジスタにロードされ、最後の３２ビット、すな
わち次の制御ブロック・アドレスは第１のレジスタ、す
なわち図１３の等時性伝送制御ブロック・アドレス・レ
ジスタにロードされる。ステップ２３１４において、ビ
ットＩ＝'１'により、割込みが制御ブロックの取り出し
後に通知されるが、これは本解決策の機構に関連してい
ない。通知後、割込み（ステップ２３１６）はステップ
２３１８へ進む。
【００７３】ステップ２３１８において、一時停止ビッ
ト（Ｓ）が制御ブロックに付加されるので、取り出した
制御ブロックに対してＳ＝０である場合、システムはス
テップ２３２０において、パケット・ヘッダがこの制御
ブロックの取り出し後（ステップ２３２２）であるが、
次のブロックが使用可能となる前に生成されたパケット
・サイズ伝送パケットを判断する。取り出した制御ブロ
ックに対してＳ＝'１'である場合（ステップ２３１
８）、この制御ブロックの取り出し（ステップ２３２
２）後であるが、次のブロックの前にヘッダが生成され
たすべてのパケットは長さがＩバイトであり（ステップ
２３２４）、パケット・サイズを判定するための上述の
方法の操作は、制御ブロックが取り出され、Ｓ＝'０'に
なるまで一時停止される。システムは次いで、伝送デー
タ・バッファおよび制御ブロックを構成して、一定量の
データを計算可能な時間の間、Ｓ＝'０'の制御ブロック
をポイントするか、あるいはこれによってポイントされ
るデータ・バッファに伝送し、次いで、一定量のデータ
を制御ブロックがＳ＝'１'である伝送データ・バッファ
に入れて、上述の方法で周期的なシステム補正を行える
ようにする。
ト（Ｓ）が制御ブロックに付加されるので、取り出した
制御ブロックに対してＳ＝０である場合、システムはス
テップ２３２０において、パケット・ヘッダがこの制御
ブロックの取り出し後（ステップ２３２２）であるが、
次のブロックが使用可能となる前に生成されたパケット
・サイズ伝送パケットを判断する。取り出した制御ブロ
ックに対してＳ＝'１'である場合（ステップ２３１
８）、この制御ブロックの取り出し（ステップ２３２
２）後であるが、次のブロックの前にヘッダが生成され
たすべてのパケットは長さがＩバイトであり（ステップ
２３２４）、パケット・サイズを判定するための上述の
方法の操作は、制御ブロックが取り出され、Ｓ＝'０'に
なるまで一時停止される。システムは次いで、伝送デー
タ・バッファおよび制御ブロックを構成して、一定量の
データを計算可能な時間の間、Ｓ＝'０'の制御ブロック
をポイントするか、あるいはこれによってポイントされ
るデータ・バッファに伝送し、次いで、一定量のデータ
を制御ブロックがＳ＝'１'である伝送データ・バッファ
に入れて、上述の方法で周期的なシステム補正を行える
ようにする。
【００７４】リンク・チップは次いで、その等時性チャ
ネルの以降の伝送パケットに対するデータ・バッファが
空になるまで、該データ・バッファから伝送データを取
り出す（ステップ２３２８）。リンク・チップは次い
で、次の制御ブロック・アドレスを使用して、チェイン
の最後に到達しない限り（ステップ２３３４）、すなわ
ちリンク・ビット（Ｌ）が１にセットされない限り（ス
テップ２３３２）、チェイン内の次の制御ブロックを取
り出す（ステップ２３３０）。
ネルの以降の伝送パケットに対するデータ・バッファが
空になるまで、該データ・バッファから伝送データを取
り出す（ステップ２３２８）。リンク・チップは次い
で、次の制御ブロック・アドレスを使用して、チェイン
の最後に到達しない限り（ステップ２３３４）、すなわ
ちリンク・ビット（Ｌ）が１にセットされない限り（ス
テップ２３３２）、チェイン内の次の制御ブロックを取
り出す（ステップ２３３０）。
【００７５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００７６】（１）各ノードがコンピュータ・システム
内の少なくとも１つの他のノードに接続され、これらの
ノードが可変バイト・サイズを有する通信パケットを伝
送することによって互いに通信を行う、複数のノードを
有するコンピュータ・システムにおいて、パケット当た
りのバイトの平均伝送速度を確立するステップと、前記
平均伝送速度を概算値を判定するステップと、前記概算
値に基づいて、長さＩまたは長さＩ＋１の通信パケット
を伝送するための前記平均伝送速度の周期的な変化を判
断するステップと、前記周期的変化に基づいて、前記概
算値を表すパケットのシーケンスであって、Ｉ個および
Ｉ＋１個のパケットの一様な伝送分布を可能とするシー
ケンスを生成するための反復パターンを選択するステッ
プとからなるパケット・サイズの伝送速度を指定する方
法。 （２）前記選択ステップが前記反復パターンを検査し
て、前記伝送速度がＩからＩ＋１へ、あるいはその逆に
変化するかどうかを判断するステップと、変更が必要で
あるとの指示があった場合に、前記伝送速度を変更する
ステップとをさらに含んでいることを特徴とする、上記
（１）に記載の方法。 （３）前記伝送が非同期で行われることを特徴とする、
上記（１）に記載の方法。 （４）前記コンピュータ・システムが前記ノードを接続
するための非循環バスを含んでいることを特徴とする、
上記（１）に記載の方法。 （５）前記コンピュータ・システムが前記伝送パケット
が伝送される複数の伝送チャネルを含んでいることを特
徴とする、上記（１）に記載の方法。 （６）各ノードがコンピュータ・システム内の少なくと
も１つの他のノードに接続され、これらのノードが可変
バイト・サイズを有する通信パケットを伝送することに
よって互いに通信を行う、複数のノードを有するコンピ
ュータ・システムにおいて、パケット当たりのバイトの
平均伝送速度を確立する手段と、前記平均伝送速度を概
算値を判定する手段と、前記概算値に基づいて、長さＩ
または長さＩ＋１の通信パケットを伝送するための前記
平均伝送速度の周期的な変化を判断する手段と、前記周
期的変化に基づいて、前記概算値を表すパケットのシー
ケンスであって、Ｉ個およびＩ＋１個のパケットの一様
な伝送分布を可能とするシーケンスを生成するための反
復パターンを選択する手段とからなるパケット・サイズ
の伝送速度を指定するシステム。 （７）前記選択手段が前記反復パターンを検査して、前
記伝送速度がＩからＩ＋１へ、あるいはその逆に変化す
るかどうかを判断する手段と、変更が必要であるとの指
示があった場合に、前記伝送速度を変更する手段とをさ
らに含んでいることを特徴とする、上記（６）に記載の
システム。 （８）前記伝送が非同期で行われることを特徴とする、
上記（６）に記載のシステム。 （９）前記コンピュータ・システムが前記ノードを接続
するための非循環バスを含んでいることを特徴とする、
上記（６）に記載のシステム。 （１０）前記コンピュータ・システムが前記伝送パケッ
トが伝送される複数の伝送チャネルを含んでいることを
特徴とする、上記（６）に記載のシステム。
内の少なくとも１つの他のノードに接続され、これらの
ノードが可変バイト・サイズを有する通信パケットを伝
送することによって互いに通信を行う、複数のノードを
有するコンピュータ・システムにおいて、パケット当た
りのバイトの平均伝送速度を確立するステップと、前記
平均伝送速度を概算値を判定するステップと、前記概算
値に基づいて、長さＩまたは長さＩ＋１の通信パケット
を伝送するための前記平均伝送速度の周期的な変化を判
断するステップと、前記周期的変化に基づいて、前記概
算値を表すパケットのシーケンスであって、Ｉ個および
Ｉ＋１個のパケットの一様な伝送分布を可能とするシー
ケンスを生成するための反復パターンを選択するステッ
プとからなるパケット・サイズの伝送速度を指定する方
法。 （２）前記選択ステップが前記反復パターンを検査し
て、前記伝送速度がＩからＩ＋１へ、あるいはその逆に
変化するかどうかを判断するステップと、変更が必要で
あるとの指示があった場合に、前記伝送速度を変更する
ステップとをさらに含んでいることを特徴とする、上記
（１）に記載の方法。 （３）前記伝送が非同期で行われることを特徴とする、
上記（１）に記載の方法。 （４）前記コンピュータ・システムが前記ノードを接続
するための非循環バスを含んでいることを特徴とする、
上記（１）に記載の方法。 （５）前記コンピュータ・システムが前記伝送パケット
が伝送される複数の伝送チャネルを含んでいることを特
徴とする、上記（１）に記載の方法。 （６）各ノードがコンピュータ・システム内の少なくと
も１つの他のノードに接続され、これらのノードが可変
バイト・サイズを有する通信パケットを伝送することに
よって互いに通信を行う、複数のノードを有するコンピ
ュータ・システムにおいて、パケット当たりのバイトの
平均伝送速度を確立する手段と、前記平均伝送速度を概
算値を判定する手段と、前記概算値に基づいて、長さＩ
または長さＩ＋１の通信パケットを伝送するための前記
平均伝送速度の周期的な変化を判断する手段と、前記周
期的変化に基づいて、前記概算値を表すパケットのシー
ケンスであって、Ｉ個およびＩ＋１個のパケットの一様
な伝送分布を可能とするシーケンスを生成するための反
復パターンを選択する手段とからなるパケット・サイズ
の伝送速度を指定するシステム。 （７）前記選択手段が前記反復パターンを検査して、前
記伝送速度がＩからＩ＋１へ、あるいはその逆に変化す
るかどうかを判断する手段と、変更が必要であるとの指
示があった場合に、前記伝送速度を変更する手段とをさ
らに含んでいることを特徴とする、上記（６）に記載の
システム。 （８）前記伝送が非同期で行われることを特徴とする、
上記（６）に記載のシステム。 （９）前記コンピュータ・システムが前記ノードを接続
するための非循環バスを含んでいることを特徴とする、
上記（６）に記載のシステム。 （１０）前記コンピュータ・システムが前記伝送パケッ
トが伝送される複数の伝送チャネルを含んでいることを
特徴とする、上記（６）に記載のシステム。
【図１】本発明を用いることのできるパーソナル・コン
ピュータの形態でのデータ処理システムの図である。
ピュータの形態でのデータ処理システムの図である。
【図２】本発明によるパーソナル・コンピュータ・シス
テムの各種の構成要素を示すパーソナル・コンピュータ
・システムのブロック図である。
テムの各種の構成要素を示すパーソナル・コンピュータ
・システムのブロック図である。
【図３】制御レジスタのフォーマットのサンプルを示す
図である。
図である。
【図４】図３の制御レジスタで見いだされる情報のデー
タフロー図である。
タフロー図である。
【図５】このデータフローを順序づけし、利用するため
の関連状態機械機構によるデータフロー図である。
の関連状態機械機構によるデータフロー図である。
【図６】等時性データ伝送速度Ａのレジスタ・ポートＮ
を示す図である。
を示す図である。
【図７】第２のレジスタが等時性データ伝送速度Ｂのレ
ジスタ・ポートＮであることを示す図である。
ジスタ・ポートＮであることを示す図である。
【図８】等時性データ伝送速度Ｃのレジスタ・ポートＮ
を示す図である。
を示す図である。
【図９】等時性現行データ伝送速度Ｂの作動レジスタ・
ポートＮを示す図である。
ポートＮを示す図である。
【図１０】データ伝送レジスタが等時性現行データ伝送
速度Ｃの作動レジスタ・ポートＮであることを示す図で
ある。
速度Ｃの作動レジスタ・ポートＮであることを示す図で
ある。
【図１１】等時性伝送バッファ・アドレス・レジスタの
ポートＮを示す図である。
ポートＮを示す図である。
【図１２】リンク・チップがポートＮに対する伝送制御
ブロックを取り出すときに使用される、バッファ・サイ
ズのクァドレットが格納される等時性伝送バッファ・サ
イズ・レジスタのポートＮを示す図である。
ブロックを取り出すときに使用される、バッファ・サイ
ズのクァドレットが格納される等時性伝送バッファ・サ
イズ・レジスタのポートＮを示す図である。
【図１３】次の等時性バッファ制御ブロックの３２ビッ
ト・アドレスを保持する、Ｎに対する等時性伝送制御ア
ドレス・レジスタを示す図である。
ト・アドレスを保持する、Ｎに対する等時性伝送制御ア
ドレス・レジスタを示す図である。
【図１４】伝送対象パケットのデータ部分のサイズを計
算するための演算を各パケット伝送の前に行う流れ図で
ある。
算するための演算を各パケット伝送の前に行う流れ図で
ある。
【図１５】伝送対象パケットのデータ部分のサイズを計
算するための演算を各パケット伝送の前に行う流れ図で
ある。
算するための演算を各パケット伝送の前に行う流れ図で
ある。
【図１６】秒数／サイクル・カウント・ビット・ブロッ
クを使用して、ポーズ、リジューム、スタート、または
ストップなどのイベントが当該チャネルで生じるＰ１３
９４サイクル数を識別する等時性伝送秒数／サイクル・
カウント・レジスタ・ポートＮを示す図である。
クを使用して、ポーズ、リジューム、スタート、または
ストップなどのイベントが当該チャネルで生じるＰ１３
９４サイクル数を識別する等時性伝送秒数／サイクル・
カウント・レジスタ・ポートＮを示す図である。
【図１７】当該チャネルで同期パケットのあるスタート
から同期パケットの次のスタートまでに伝送すべきパケ
ットの数を識別するために使用される等時性伝送同期期
間レジスタ・ポートＮを示す図である。
から同期パケットの次のスタートまでに伝送すべきパケ
ットの数を識別するために使用される等時性伝送同期期
間レジスタ・ポートＮを示す図である。
【図１８】リンク・チップがポートＮに対する受信制御
ブロックを取り出すときにバッファ・アドレス・ポイン
タを格納するために使用される等時性受信バッファ・ア
ドレス・レジスタ・ポートＮを示す図である。
ブロックを取り出すときにバッファ・アドレス・ポイン
タを格納するために使用される等時性受信バッファ・ア
ドレス・レジスタ・ポートＮを示す図である。
【図１９】リンク・チップがポートＮに対する受信制御
ブロックを取り出すときにバッファ・サイズ・クァドレ
ットを格納するために使用される等時性受信バッファ・
サイズ・レジスタ・ポートＮを示す図である。
ブロックを取り出すときにバッファ・サイズ・クァドレ
ットを格納するために使用される等時性受信バッファ・
サイズ・レジスタ・ポートＮを示す図である。
【図２０】次の等時性バッファ制御ブロックの３２ビッ
ト・アドレスを保持する等時性受信制御アドレス・レジ
スタ・ポートＮを示す図である。
ト・アドレスを保持する等時性受信制御アドレス・レジ
スタ・ポートＮを示す図である。
【図２１】イベントが当該チャネルで発生するＰ１３９
４サイクル数を秒数／サイクル・カウント・フィールド
が識別する等時性受信秒数／サイクル・カウント・レジ
スタ・ポートＮを示す図である。
４サイクル数を秒数／サイクル・カウント・フィールド
が識別する等時性受信秒数／サイクル・カウント・レジ
スタ・ポートＮを示す図である。
【図２２】チャネルが活動状態のときに上書きされない
等時性現行同期カウント伝送作動レジスタ・ポートＮを
示す図である。
等時性現行同期カウント伝送作動レジスタ・ポートＮを
示す図である。
【図２３】等時性データ・バッファ制御ブロックのフォ
ーマットを示す図である。
ーマットを示す図である。
【図２４】リンク・チップがサポートしている、リンク
（Ｌ）ビット、サスペンド（Ｓ）および割込み（Ｉ）ビ
ットを含む等時性伝送リンク・リストを示す図である。
（Ｌ）ビット、サスペンド（Ｓ）および割込み（Ｉ）ビ
ットを含む等時性伝送リンク・リストを示す図である。
【図２５】図２４の作動リンク・リストを示す流れ図で
ある。
ある。
１０ パーソナル・コンピュータ・システム １１ 母板 １２ システム装置 １４ ディスプレイ １６ キーボード １８ マウス ２０ プリンタ ２２ ディスケット駆動装置 ２４ ＣＰＵローカル・バス ２６ 中央演算処理装置（ＣＰＵ） ２７ 数値計算補助プロセッサ ２８ キャッシュ・コントローラ ３０ キャッシュ・メモリ ３２ バッファ ３４ システム・バス ３６ バッファ ３８ バス制御タイミング装置 ４０ ダイレクト・メモリ・アクセス（ＤＭＡ）装置 ４１ ＤＭＡコントローラ ４２ アービトレーション制御バス ４４ Ｐ１３９４シリアル・バス ４６ａ Ｉ／Ｏスロット ４６ｂ Ｉ／Ｏスロット ４６ｃ Ｉ／Ｏスロット ４６ｄ Ｉ／Ｏスロット ４８ 中央アービトレーション装置 ５０ メモリ制御装置 ５４ アドレス・マルチプレクサ ５６ データ・バッファ ５８ ランダム・アクセス・メモリ（ＲＡＭ） ６０ メモリ・モジュール ６１ メモリ・モジュール ６２ メモリ・モジュール ６３ メモリ・モジュール ６４ メモリ・モジュール ６６ バッファ ６８ 母板Ｉ／Ｏバス ７０ ディスプレイ・アダプタ ７２ クロック ７４ 不揮発性ＲＡＭ ７６ ＲＳ２３２アダプタ ７８ パラレル・アダプタ ８０ タイマ ８２ ディスケット・アダプタ ８４ ＰＣキーボード／マウス・コントローラ ８６ 読取り専用メモリ（ＲＯＭ） ８２ ディスケット・アダプタ
【表１】
【表２】
【表３】
Claims (10)
- 【請求項１】各ノードがコンピュータ・システム内の少
なくとも１つの他のノードに接続され、これらのノード
が可変バイト・サイズを有する通信パケットを伝送する
ことによって互いに通信を行う、複数のノードを有する
コンピュータ・システムにおいて、 パケット当たりのバイトの平均伝送速度を確立するステ
ップと、 前記平均伝送速度を概算値を判定するステップと、 前記概算値に基づいて、長さＩまたは長さＩ＋１の通信
パケットを伝送するための前記平均伝送速度の周期的な
変化を判断するステップと、 前記周期的変化に基づいて、前記概算値を表すパケット
のシーケンスであって、Ｉ個およびＩ＋１個のパケット
の一様な伝送分布を可能とするシーケンスを生成するた
めの反復パターンを選択するステップとからなるパケッ
ト・サイズの伝送速度を指定する方法。 - 【請求項２】前記選択ステップが前記反復パターンを検
査して、前記伝送速度がＩからＩ＋１へ、あるいはその
逆に変化するかどうかを判断するステップと、 変更が必要であるとの指示があった場合に、前記伝送速
度を変更するステップとをさらに含んでいることを特徴
とする、請求項１に記載の方法。 - 【請求項３】前記伝送が非同期で行われることを特徴と
する、請求項１に記載の方法。 - 【請求項４】前記コンピュータ・システムが前記ノード
を接続するための非循環バスを含んでいることを特徴と
する、請求項１に記載の方法。 - 【請求項５】前記コンピュータ・システムが前記伝送パ
ケットが伝送される複数の伝送チャネルを含んでいるこ
とを特徴とする、請求項１に記載の方法。 - 【請求項６】各ノードがコンピュータ・システム内の少
なくとも１つの他のノードに接続され、これらのノード
が可変バイト・サイズを有する通信パケットを伝送する
ことによって互いに通信を行う、複数のノードを有する
コンピュータ・システムにおいて、 パケット当たりのバイトの平均伝送速度を確立する手段
と、 前記平均伝送速度を概算値を判定する手段と、 前記概算値に基づいて、長さＩまたは長さＩ＋１の通信
パケットを伝送するための前記平均伝送速度の周期的な
変化を判断する手段と、 前記周期的変化に基づいて、前記概算値を表すパケット
のシーケンスであって、Ｉ個およびＩ＋１個のパケット
の一様な伝送分布を可能とするシーケンスを生成するた
めの反復パターンを選択する手段とからなるパケット・
サイズの伝送速度を指定するシステム。 - 【請求項７】前記選択手段が前記反復パターンを検査し
て、前記伝送速度がＩからＩ＋１へ、あるいはその逆に
変化するかどうかを判断する手段と、 変更が必要であるとの指示があった場合に、前記伝送速
度を変更する手段とをさらに含んでいることを特徴とす
る、請求項６に記載のシステム。 - 【請求項８】前記伝送が非同期で行われることを特徴と
する、請求項６に記載のシステム。 - 【請求項９】前記コンピュータ・システムが前記ノード
を接続するための非循環バスを含んでいることを特徴と
する、請求項６に記載のシステム。 - 【請求項１０】前記コンピュータ・システムが前記伝送
パケットが伝送される複数の伝送チャネルを含んでいる
ことを特徴とする、請求項６に記載のシステム。
Applications Claiming Priority (2)
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|---|---|---|---|
| US313680 | 1994-07-27 | ||
| US08/313,680 US5706439A (en) | 1994-09-27 | 1994-09-27 | Method and system for matching packet size for efficient transmission over a serial bus |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=23216673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7577782B2 (en) | 1996-02-02 | 2009-08-18 | Sony Corporation | Application programming interface for data transfer and bus management over a bus structure |
| US6631435B1 (en) * | 1996-02-02 | 2003-10-07 | Sony Corporation | Application programming interface for data transfer and bus management over a bus structure |
| US6519268B1 (en) * | 1996-03-07 | 2003-02-11 | Sony Corporation | Asynchronous data pipe for automatically managing asynchronous data transfers between an application and a bus structure |
| US6233637B1 (en) * | 1996-03-07 | 2001-05-15 | Sony Corporation | Isochronous data pipe for managing and manipulating a high-speed stream of isochronous data flowing between an application and a bus structure |
| JP2842831B2 (ja) * | 1996-03-27 | 1999-01-06 | 日本電気エンジニアリング株式会社 | データパケット伝送装置および方法 |
| US5892753A (en) * | 1996-12-02 | 1999-04-06 | International Business Machines Corporation | System and method for dynamically refining PMTU estimates in a multimedia datastream internet system |
| US5956723A (en) * | 1997-03-21 | 1999-09-21 | Lsi Logic Corporation | Maintaining identifier information in a memory using unique identifiers as a linked list |
| US6477143B1 (en) | 1998-01-25 | 2002-11-05 | Dror Ginossar | Method and apparatus for packet network congestion avoidance and control |
| US6167471A (en) | 1998-10-14 | 2000-12-26 | Sony Corporation | Method of and apparatus for dispatching a processing element to a program location based on channel number of received data |
| US7492393B2 (en) * | 1999-02-12 | 2009-02-17 | Sony Corporation | Method of and apparatus for generating a precise frame rate in digital video transmission from a computer system to a digital video device |
| US6385711B1 (en) | 1999-04-26 | 2002-05-07 | Dell Products, L.P. | 1394 hard disk sector format selection |
| US6859846B2 (en) * | 1999-05-12 | 2005-02-22 | Sony Corporation | Method of distributed recording whereby the need to transition to a second recording device from a first recording device is broadcast by the first recording device |
| US6247069B1 (en) | 1999-05-12 | 2001-06-12 | Sony Corporation | Automatically configuring storage array including a plurality of media storage devices for storing and providing data within a network of devices |
| KR100611998B1 (ko) * | 1999-08-27 | 2006-08-11 | 삼성전자주식회사 | 상위 프로토콜과 고속 시리얼 버스의 정합방법 |
| US6570849B1 (en) | 1999-10-15 | 2003-05-27 | Tropic Networks Inc. | TDM-quality voice over packet |
| US6721859B1 (en) | 1999-10-21 | 2004-04-13 | Sony Corporation | Multi-protocol media storage device implementing protocols optimized for storing and retrieving both asynchronous and isochronous data |
| US6523108B1 (en) | 1999-11-23 | 2003-02-18 | Sony Corporation | Method of and apparatus for extracting a string of bits from a binary bit string and depositing a string of bits onto a binary bit string |
| US7720821B1 (en) | 2000-06-30 | 2010-05-18 | Sony Corporation | Method of and apparatus for writing and reading time sensitive data within a storage device |
| US6904475B1 (en) | 2000-11-06 | 2005-06-07 | Sony Corporation | Programmable first-in first-out (FIFO) memory buffer for concurrent data stream handling |
| US7124292B2 (en) * | 2001-05-21 | 2006-10-17 | Sony Corporation | Automatically configuring storage array including a plurality of media storage devices for storing and providing data within a network of devices |
| WO2003077429A2 (en) * | 2002-03-04 | 2003-09-18 | Air Broadband Communications | Hybrid wireless access bridge and mobile access router system and method |
| US7970962B2 (en) * | 2002-03-15 | 2011-06-28 | Broadcom Corporation | Method and apparatus utilizing a tail bus to solve back-to-back data burst problems |
| US20030220111A1 (en) * | 2002-05-13 | 2003-11-27 | Kang Ki Bong | DSL mobile access router system and method |
| US20040218632A1 (en) * | 2003-02-21 | 2004-11-04 | Kang Ki Bong | Method and apparatus of maximizing packet throughput |
| US20050255849A1 (en) * | 2004-03-17 | 2005-11-17 | Kang Ki B | User movement prediction algorithm in wireless network environment |
| JP4212508B2 (ja) | 2004-04-14 | 2009-01-21 | 株式会社東芝 | パケット生成装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5058108A (en) * | 1984-06-01 | 1991-10-15 | Digital Equipment Corporation | Local area network for digital data processing system |
| NL9000338A (nl) * | 1989-06-02 | 1991-01-02 | Koninkl Philips Electronics Nv | Digitaal transmissiesysteem, zender en ontvanger te gebruiken in het transmissiesysteem en registratiedrager verkregen met de zender in de vorm van een optekeninrichting. |
| GB9008366D0 (en) * | 1990-04-12 | 1990-06-13 | British Aerospace | Data interaction architecture(dia)for real time embedded multi processor systems |
| US5353287A (en) * | 1992-03-25 | 1994-10-04 | Alcatel Network Systems, Inc. | Local area network with message priority |
-
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- 1994-09-27 US US08/313,680 patent/US5706439A/en not_active Expired - Fee Related
-
1995
- 1995-07-26 JP JP19089095A patent/JP3272204B2/ja not_active Expired - Fee Related
Also Published As
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