JPH086535A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 ４：２：２フォーマットの画像データを高速
にアクセスする。 【構成】 ４：２：２フォーマットのディジタル画像デ
ータを、メモリ制御部１により、輝度信号については、
画像フレームの上端より２ライン毎に第１のメモリ２、
第２のメモリ３、第２のメモリ３、第１のメモリ２の順
に繰り返して記憶し、色差信号については、画像フレー
ムの上端より２ライン毎に第２のメモリ３、第１のメモ
リ２、第１のメモリ２、第２のメモリ３の順に繰り返し
記憶するよう第１のメモリ及び第２のメモリを制御す
る。例えば、フレーム画像中の局所領域データの転送の
場合、Ｙ画像、及びＣｂ画像／Ｃｒ画像に対して、フレ
ーム中の局所領域のデータをライン単位に第１メモリ２
と第２のメモリ３とに分散させて格納するので、第１の
メモリ２に対しあるラインデータを転送しながら同時に
その近傍のラインデータを第２のメモリ３に対して転送
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カラー画像処理装置、
特に４：２：２フォーマットのインタレースビデオ信号
処理装置における画像メモリ装置に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；特開平３−２４８６１号公報 前記文献に記載された画像メモリ装置は、画像データの
水平方向の幅を走査幅として原点から注目画素までをラ
スタ走査した時の走査の全長と等しい長さのラスタ走査
を画像メモリ上において、この画像メモリの水平方向の
全長を走査幅として原点から行って到達した点を注目画
素に対応する画像メモリアドレスとするよう画像メモリ
を制御するものである。これにより、画像メモリの未使
用エリアを無くし、画像メモリの使用効率を高めること
ができる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
画像メモリ装置においては、次のような課題があった。
一般に画像メモリは、大容量かつ低コストであることが
要求されるので、低速なデバイスであるランダムアクセ
スメモリ（以下、ＤＲＡＭと呼ぶ）が用いられることが
多く、そのため高速化を必要とする画像処理装置、例え
ばＴＶ会議システムに対しては必ずしも十分な処理速度
を達成できないという問題点があった。

【０００４】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、４：２：２フォーマットのディジタ
ル画像データを記憶する画像メモリ装置において、以下
のようなメモリ、及びメモリ制御部を設けている。すな
わち、前記ディジタル画像データを記憶する第１のメモ
リと、前記第１のメモリと独立に制御され前記ディジタ
ル画像データを記憶する第２のメモリと、前記ディジタ
ル画像データのうち輝度信号については、画像フレーム
の上端より２ライン毎に第１のメモリ、第２のメモリ、
第２のメモリ、第１のメモリの順に繰り返して記憶し、
色差信号については、画像フレームの上端より２ライン
毎に第２のメモリ、第１のメモリ、第１のメモリ、第２
のメモリの順に繰り返し記憶するよう第１のメモリ及び
第２のメモリを制御するメモリ制御部とを、設けてい
る。第２の発明は、第１の発明と同様の画像メモリ装置
において、以下のようなメモリ、及びメモリ制御部を設
けている。すなわち、前記ディジタル画像データを記憶
する第１のメモリと、前記第１のメモリと独立に制御さ
れ前記ディジタル画像データを記憶する第２のメモリ
と、前記ディジタル画像データのうち輝度信号について
は、画像フレームの上端より２ライン毎に第１のメモ
リ、第２のメモリの順に繰り返して記憶し、色差信号に
ついては、画像フレームの上端より２ライン毎に第２の
メモリ、第１のメモリの順に繰り返し記憶するよう第１
のメモリ及び第２のメモリを制御するメモリ制御部と
を、設けている。

【０００５】

【作用】第１、第２の発明によれば、以上のように画像
メモリ装置を構成したので、ディジタル画像データが第
１のメモリ、第２のメモリに２ライン毎に飛び飛びに記
憶され、インタレースビデオ信号の場合において、同一
フィールドについて、第１のメモリ、及び第２のメモリ
を同時にアクセスが可能となる。同一ラインの輝度デー
タと色差データとが別々のメモリに記憶され、同一のア
ドレスの輝度データと色差データの同時アクセスが可能
となる。従って、前記課題を解決できるのである。

【０００６】

【実施例】図１は、本発明の実施例を示す画像メモリ装
置の構成ブロック図である。この画像メモリ装置は、メ
モリ制御部１、第１のメモリ２、及び第２のメモリ３を
有している。メモリ制御部１は、指示信号Ｓ１の入力す
るための信号線、及び画像信号Ｓ２の入出力するための
信号線によって外部と接続されている。さらに、メモリ
制御部１は、第１のロウアドレスストローブ信号（以
下、ＲＡＳ信号と呼ぶ）Ｓ３を出力する出力端子ＲＡＳ
０、第１のカラムアドレスストローブ信号（以下、ＣＡ
Ｓ信号と呼ぶ）Ｓ４を出力する出力端子ＣＡＳ０、書き
込みイネーブル信号（以下、ＷＥ信号と呼ぶ）Ｓ５を出
力する出力端子ＷＥ、出力イネーブル信号（以下、ＯＥ
信号と呼ぶ）Ｓ６を出力する出力端子ＯＥ、メモリアド
レス信号（以下、ＡＤＲ信号と呼ぶ）Ｓ７を出力する出
力端子ＡＤＲ、メモリデータ（以下、ＤＩＯ信号と呼
ぶ）Ｓ８を入出力する入出力端子ＤＩＯ、第２のＲＡＳ
信号Ｓ９を出力する出力端子ＲＡＳ１、第２のＣＡＳ信
号Ｓ１０を出力する出力端子ＣＡＳ１を有している。

【０００７】第１のメモリ２、及び第２のメモリ３は、
同様の構成であり、ＷＥ信号を入力する入力端子ＷＥ、
ＯＥ信号を入力する入力端子ＯＥ、ＡＤＲ信号を入力す
る入力端子ＡＤＲ、ＤＩＯ信号を入出力する端子ＤＩ
Ｏ、ＲＡＳ信号を入力する入力端子ＲＡＳ、ＣＡＳ信号
を入力する入力端子ＣＡＳをそれぞれ有している。メモ
リ制御部１の出力端子ＷＥ、ＯＥ、ＡＤＲ、及び入出力
端子ＤＩＯは、第１、及び第２のメモリ２、３の入力端
子ＷＥ、ＯＥ、ＡＤＲ、及び入出力端子ＤＩＯとそれぞ
れの信号線によって接続されている。メモリ制御部１の
出力端子ＲＡＳ０、ＣＡＳ０は、第１のメモリ２の入力
端子ＲＡＳ、ＣＡＳとそれぞれの信号線によって接続さ
れている。メモリ制御部１の出力端子ＲＡＳ１、ＣＡＳ
１は、第２のメモリ３の入力端子ＲＡＳ、ＣＡＳとそれ
ぞれの信号線によって接続されている。本実施例では、
第１のメモリ２、及び第２のメモリ３は、いずれも、４
Ｍ（２５６ｋ×１６）ビットのＤＲＡＭデバイスを２個
組み合わせて３２ビット幅として使用するものとし、ロ
ウアドレスの幅を５１２番地、カラムアドレスの幅を５
１２番地とする。従って、アドレス信号のための信号
線、メモリデータのための信号線はそれぞれ９ビット、
３２ビットのバス幅を持つ。

【０００８】以下、４：２：２のインタレースビデオ信
号を対象として画像メモリ装置の動作を説明する。ここ
で、４：２：２フォーマットの画像データとは、輝度信
号に比べ色差信号に対する人間の視覚感度（解像度）が
低いという事実に基づいて一般に利用されるデータフォ
ーマットの画像データのことであり、画像空間上、輝度
（Ｙ）信号２×２画素に対し色差（Ｃｂ）信号１×２画
素と色差（Ｃｒ）信号１×２画素が対応するようになっ
ている。また、インタレースビデオ信号とは、現行のＴ
Ｖ放送方式（ＮＴＳＣ方式、ＰＡＬ方式等）に規定され
るビデオ信号のように画像データの１フレームを２つの
フィールド画像に分解（交互のラインを別々のフィール
ドとする）した後、各フィールド毎にラスタ走査して得
られる信号である。従って、４：２：２フォーマットの
インタレースビデオ信号とは、例えば、現行のＴＶ放送
方式に基づくビデオ入力装置から得られるアナログコン
ポジットビデオ信号をアナログＲＧＢコンポーネント信
号に変換し、ＡＤ変換し、さらに４：２：２フォーマッ
トデータに変換することにより得られるディジタル信号
であり、ＴＶ会議システムやディジタルビデオ編集シス
テム等の画像処理装置に利用しやすい信号である。

【０００９】まず、外部装置（例えば、画像符号化装
置）からメモリ制御部１に対し指示信号Ｓ１が入力され
ると、メモリ制御部１では、指示信号Ｓ１の内容に応じ
て、第１のＲＡＳ信号Ｓ３、第１のＣＡＳ信号Ｓ４、Ｗ
Ｅ信号Ｓ５、ＡＤＲ信号Ｓ７、第２のＲＡＳ信号Ｓ９、
第２のＣＡＳ信号Ｓ１０のそれぞれを出力し、さらに、
画像信号Ｓ２を入力してＤＩＯ信号Ｓ８を出力、又はＤ
ＩＯ信号Ｓ８を入力して画像信号Ｓ２を出力する。指示
信号Ｓ１の内容としては、例えば、 （１） 第１、第２のメモリ２、３への書き込み、又は
読み出しの区分 （２） アクセスすべき画像上の位置（ｘ，ｙ） が含まれる。指示信号Ｓ１が第１、第２のメモリ２、３
への画像データの書き込みを示す時、メモリ制御部１
は、メモリ書き込みに適した第１のＲＡＳ信号Ｓ３，第
１のＣＡＳ信号Ｓ４、ＷＥ信号Ｓ５、ＯＥ信号Ｓ６、第
２のＲＡＳ信号Ｓ９、第２のＣＡＳ信号Ｓ１０を出力す
るとともに、後述する規則に従って画像上の位置（ｘ，
ｙ）に対応するメモリアドレスを計算してＡＤＲ信号Ｓ
７として、出力し、さらに画像信号Ｓ２を入力して、こ
の画像信号Ｓ２をＤＩＯ信号Ｓ８として出力する。

【００１０】この時、第１のメモリ２は、第１のＲＡＳ
信号Ｓ３、第１のＣＡＳ信号Ｓ４、ＷＥ信号Ｓ５、ＯＥ
信号Ｓ６、ＡＤＲ信号Ｓ７に基づいて、ＤＩＯ信号Ｓ８
上のデータを所定のメモリアドレスに記憶する。同様
に、第２のメモリ３は、第２のＲＡＳ信号Ｓ９、第２の
ＣＡＳ信号Ｓ１０、ＷＥ信号Ｓ５、ＯＥ信号Ｓ６、ＡＤ
Ｒ信号Ｓ７に基づいて、ＤＩＯ信号Ｓ８上のデータを所
定のメモリアドレスに記憶する。一方、指示信号Ｓ１が
メモリからのデータの読み出しを示す時、メモリ制御部
１は、メモリの読み出しに適した第１のＲＡＳ信号Ｓ
３、第１のＣＡＳ信号Ｓ４、ＷＥ信号Ｓ５、ＯＥ信号Ｓ
６、ＡＤＲ信号Ｓ７、第２のＲＡＳ信号Ｓ９、第２のＣ
ＡＳ信号Ｓ１０を出力すると共に、後述する規則に従っ
て画像上の位置（ｘ，ｙ）に対応するメモリアドレスを
計算してＡＤＲ信号Ｓ７として出力する。この時、第１
のメモリ２は、第１のＲＡＳ信号Ｓ３、第１のＣＡＳ信
号Ｓ４、ＷＥ信号Ｓ５、ＯＥ信号Ｓ６、ＡＤＲ信号Ｓ７
に基づいて所定のアドレスからデータを読み出しＤＩＯ
信号Ｓ８として出力する。同様に、第２のメモリ３は、
第２のＲＡＳ信号Ｓ９、第２のＣＡＳ信号Ｓ１０、ＷＥ
信号Ｓ５、ＯＥ信号Ｓ６、ＡＤＲ信号Ｓ７に基づいて所
定のアドレスからデータを読み出しＤＩＯ信号Ｓ８とし
て出力する。メモリ制御部１は、ＤＩＯ信号Ｓ８を入力
してこの信号を画像信号Ｓ２として外部装置に出力す
る。

【００１１】図２は、図１中の第１のメモリ２、第２の
メモリ３の動作タイミングの一例を示す図である。この
図を参照しつつ、図１中の第１のメモリ２、及び第２の
メモリ３の動作を詳細に説明する。なお、この場合、第
１のメモリ２と第２のメモリ３はページモード動作が可
能であるとして説明する。ここで、ＤＲＡＭのページモ
ードとは、ＲＡＳ信号をローレベルにしたままＣＡＳ信
号のレベルを繰り返し反転させることにより同一ロウア
ドレス上の異なるカラムアドレスのデータを連続的にア
クセスできるモードである。図２において、ＣＬＫはメ
モリ制御部１で内部で使用するタイミング発生用のクロ
ック信号、ＲＡＳ０、ＲＡＳ１、ＣＡＳ０、ＣＡＳ１、
ＷＥ、ＯＥ、ＡＤＲは、それぞれ第１のＲＡＳ信号Ｓ
３、第２のＲＡＳ信号Ｓ９、第１のＣＡＳ信号Ｓ４、第
２のＣＡＳ信号Ｓ１０、ＷＥ信号Ｓ５、ＯＥ信号Ｓ６、
ＡＤＲ信号Ｓ７を表す。また、Ｄinは、ＤＩＯ信号Ｓ８
のうち第１のメモリ２または第２のメモリ３への入力信
号を表し、Ｄout は、ＤＩＯ信号Ｓ８のうち第１のメモ
リ２または第２のメモリ３からの出力信号を表す。ま
ず、メモリ制御部１は、４データ（３２×４＝１２８ビ
ット）のメモリ書き込みを示す指示信号Ｓ１を入力する
と、図２中の期間Ｔ１に示されるような第１のＲＡＳ信
号Ｓ３、第２のＲＡＳ信号Ｓ９、第１のＣＡＳ信号Ｓ
４、第２のＣＡＳ信号Ｓ１０、ＷＥ信号Ｓ５、ＯＥ信号
Ｓ６、ＡＤＲ信号Ｓ７の各信号を出力する。この時、第
１のメモリ２は、第１のＲＡＳ信号Ｓ３の立ち下がり時
のＡＤＲ信号Ｓ７の値ａをロウアドレスとして取り込
み、第１のＣＡＳ信号Ｓ４の立ち下がり時のＡＤＲ信号
Ｓ７の値ｃ、及びＤin信号Ｓ８の値ｍをそれぞれカラム
アドレス、及び書き込みデータとして取り込み、ロウア
ドレスａ、カラムアドレスｃの格納場所にデータｍを記
憶する。

【００１２】続いて、第１のＣＡＳ信号Ｓ４の立ち下が
り時のＡＤＲ信号Ｓ７の値ｅ、及びＤin信号Ｓ８の値ｏ
を取り込み、ロウアドレスａ、カラムアドレスｅの格納
場所にデータｏを記憶する。一方、第２のメモリ３は、
第２のＲＡＳ信号Ｓ９の立ち下がり時のＡＤＲ信号Ｓ７
の値ｂをロウアドレスとして取り込み、第２のＣＡＳ信
号Ｓ１０の立ち下がり時のＡＤＲ信号Ｓ７の値ｄ、及び
Ｄin信号Ｓ８の値ｎをそれぞれカラムアドレス、及び書
き込みデータとして取り込み、ロウアドレスｂ、カラム
アドレスｄの格納場所にデータｎを記憶する。続いて、
第２のＣＡＳ信号Ｓ１０の立ち下がり時のＡＤＲ信号Ｓ
７の値ｆ、及びＤin信号Ｓ８の値ｐを取り込み、ロウア
ドレスｂ、カラムアドレスｆの格納場所にデータｐを記
憶する。次に、メモリ制御部１は、４データ（１２８ビ
ット）のメモリ読み出しを示す指示信号Ｓ１を入力する
と、図２中の期間Ｔ２に示されような第１のＲＡＳ信号
Ｓ３、第２のＲＡＳ信号Ｓ９、第１のＣＡＳ信号Ｓ４、
第２のＣＡＳ信号Ｓ１０、ＷＥ信号Ｓ５、ＯＥ信号Ｓ
６、ＡＤＲ信号Ｓ７の各信号を出力する。この時、第１
のメモリ２は、第１のＲＡＳ信号Ｓ３の立ち下がり時の
ＡＤＲ信号Ｓ７の値ｇをロウアドレスとして取り込み、
第１のＣＡＳ信号Ｓ４の立ち下がり時のＡＤＲ信号Ｓ７
の値ｉをカラムアドレスとして取り込み、ロウアドレス
ｇ、カラムアドレスｉの格納場所からデータｑを読み出
し、Ｄout 信号Ｓ８として出力する。続いて、第１のＣ
ＡＳ信号Ｓ４の立ち下がり時のＡＤＲ信号Ｓ７の値ｋを
カラムアドレスとして取り込み、ロウアドレスｇ、カラ
ムアドレスｋの格納場所からデータｓを読み出し、Ｄou
t 信号Ｓ８として出力する。一方、第２のメモリ３は、
第２のＲＡＳ信号Ｓ９の立ち下がり時のＡＤＲ信号Ｓ７
の値ｈをロウアドレスとして取り込み、第２のＣＡＳ信
号Ｓ１０の立ち下がり時のＡＤＲ信号Ｓ７の値ｊをカラ
ムアドレスとして取り込み、ロウアドレスｈ、カラムア
ドレスｊの格納場所からデータｒを読み出し、Ｄout 信
号Ｓ８として出力する。続いて、第２のＣＡＳ信号Ｓ１
０の立ち下がり時のＡＤＲ信号Ｓ７の値ｌをカラムアド
レスとして取り込み、ロウアドレスｈ、カラムアドレス
ｌの格納場所からデータｔを読み出し、Ｄout 信号Ｓ８
として出力する。以上説明したように、第１のメモリ２
と第２のメモリ３に対し、入力するＲＡＳ信号、及びＣ
ＡＳ信号のタイミングをずらすことによって、データバ
ス幅を増やさずにメモリデータの転送速度を、一方のメ
モリだけを使用する場合に比べ２倍に増やすことがで
き、高速性に優れた画像メモリ装置を実現できるという
利点がある。

【００１３】次に、メモリ制御部１におけるメモリアド
レスの計算方法について説明する。図３は、対象とする
４：２：２フォーマットの画像データの一例を示す図で
ある。輝度を示すＹ画像１０は、７２０×４８０画素、
色差を示すＣｂ画像１１は、３６０×４８０画素、Ｃｒ
画像１２は、３６０×４８０画素の大きさを持つ。図に
示すように、Ｙ画像１０を構成するラインデータを上か
らy0,y1,…,y479とし、Ｃｂ画像１１を構成するライン
データを上からcb0,cb1,…,cb479とし、Ｃｒ画像１２を
構成するラインデータを上からcr0,cr1,…,cr479とす
る。図４は、第１のメモリ２及び第２のメモリ３に対す
るメモリマップを示す図である。横方向はカラムアドレ
スＣＯＬを表し、縦方向はロウアドレスＲＯＷを表す。
図において、第１のメモリ２に対するメモリマップ２ａ
と第２のメモリマップ３に対するメモリマップ３ａとは
同じ形式を持つものとする。また、図中、Y0,Y1,…,Y23
9 の各々は、図３中のＹ画像１０中のあるラインデータ
を表し、C0,C1,…，C239の各々は、図３中のＣｂ画像１
１中のラインデータとこれに対応するＣｒ画像１２中の
ラインデータの合成データである。従って、Y0,Y1,…,Y
239,C0,C1,…,C239 の各々は、７２０画素分のデータで
あり、１画素当たり８ビットとして１８０×３２ビット
（１８０カラム）の大きさを持つ。図に示されるように
Ｙ画像１０中のラインデータ（Ｙラインデータ）は、メ
モリマップ上、他のＹラインデータに接するようにカラ
ムアドレス方向に並べる形とする。同様に、Ｃｂ画像１
１、及びＣｒ画像１２中のラインデータ（Ｃラインデー
タ）は、メモリマップ上、他のＣラインデータに接する
ようカラムアドレス方向に並べる形とする。これによ
り、メモリの使用効率を高めることになる。

【００１４】図５は、図３の画像データと図４のメモリ
マップの対応関係を示す図であり、第１のメモリ２、及
び第２のメモリ３のメモリマップにおけるラインデータ
Y0.Y1,…,Y239,C0,C1,…,C239 とＹ画像１０，Ｃｂ画像
１１、Ｃｒ画像１２におけるラインデータy0,y1,…,y47
9,cb0(cr0),cb1(cr1),…,cb479(cr479) の関係を示した
ものである。図５中の、cbi/cri(i=1,…,479) は、Ｃｂ
画像１１とＣｒ画像１２のＣラインデータの合成データ
を示す。図５に示すように、Ｙ画像１０については、画
像フレームの上端より２ライン毎に第１のメモリ２、第
２のメモリ３、第２のメモリ３、第１のメモリ２の順に
繰り返し記憶するように対応がなされている。一方、Ｃ
ｂ画像１１、及びＣｒ画像１２については、画像フレー
ムの上端より２ライン毎に第２のメモリ３、第１のメモ
リ２、第１のメモリ２、第２のメモリ３の順に繰り返し
記憶するよう対応がなされている。メモリ制御部１は、
メモリアドレスの計算に当り、指示信号Ｓ１を入力する
と、これに基づいてアクセスすべき画像上の位置（ｘ，
ｙ）を検出する。さらに、メモリ制御部１は、値ｙに基
づいてメモリマップにおけるラインデータの先頭位置を
計算し、さらに値ｘに基づいてメモリマップ上のアドレ
スを計算してこのアドレスを、ロウアドレス、及びカラ
ムアドレスとしてそれぞれ出力する。例えば、Ｙ画像１
０上の位置（８，１０）に対応するメモリアドレスを求
めるために、メモリ制御部１は、位置（８，１０）のラ
イン位置y10 に関し、図５の対応図より第２メモリ３の
ラインデータY4をアクセスすればよいことを検出し、ラ
インデータY4の先頭アドレス（ロウアドレス１番地、カ
ラムアドレス２０８番地）のカラム方向に８／４＝２ア
ドレス分シフトしたメモリアドレス（第２のメモリ３の
ロウアドレス１番地、カラムアドレス２１０番地）を計
算し出力する。次に、Ｙ画像１０、Ｃｂ画像１１／Ｃｒ
画像１２を上述したように第１のメモリ２、第２のメモ
リ３に記憶することにより画像データを高速にアクセス
することができる理由を以下（ａ）〜（ｃ）に説明す
る。

【００１５】（ａ） フレーム画像中の局所領域データ
の転送 図５に示すようにＹ画像１０、及びＣｂ画像１１／Ｃｒ
画像１２に対して、フレーム画像中の局所領域のデータ
をライン単位に第１メモリ２と第２のメモリ３とに分散
させて格納するので、第１のメモリ２に対しあるライン
データを転送しながら同時にその近傍のラインデータを
第２のメモリ３に対して転送でき、その結果、従来より
高速にデータ転送が行える。例えば、Ｙ画像１０の左上
端より１６×８画素分のフレームデータを転送するに
は、第１のメモリ２に対してラインデータy0を、第２の
メモリ３に対してラインデータy2をそれぞれ対応付けて
同時に１６画素（４カラムアドレス）分ずつデータ転送
し、以下、同様にy1とy3、y6とy4、y7とy5の各組み合わ
せに対し、第１のメモリ２、第２のメモリ３をそれぞれ
アクセスすればよい。また、Ｃｂ画像１１とＣｒ画像１
２の左上端より各々８×８画素分ずつのフレームデータ
を転送するには、第１のメモリ２に対しラインデータcb
2/cr2 を、第２のメモリ３に対しラインデータcb0/cr0
をそれぞれ対応付けて同時に２×８画素（４カラムアド
レス）分ずつデータ転送し、以下同様に、cb3/cr3 とcb
1/cr1、cb4/cr4 とcb6/cr6 、cb5/cr5 とcb7/cr7 の各
組み合わせに対し第１のメモリ２と第２のメモリ３をア
クセスすればよい。

【００１６】（ｂ） フィールド画像中の局所領域デー
タの転送 （ａ）の場合と同様に、Ｙ画像１０、及びＣｂ画像１１
／Ｃｒ画像１２に対して、フィールド画像中の局所領域
のデータをライン単位に第１メモリ２と第２のメモリ３
とに分散させて格納するので、第１のメモリ２に対しあ
るラインデータを転送しながら同時にその近傍のライン
データを第２のメモリ３に対して転送でき、その結果、
従来より高速にデータ転送が行える。例えば、Ｙ画像１
０の左上端より１６×８画素分のフィールドデータを転
送するには、第１のメモリ２に対してラインデータy0
を、第２のメモリ３に対してラインデータy2をそれぞれ
対応付けて同時に１６画素（４カラムアドレス）分ずつ
データ転送し、以下、同様にy6とy4、y8とy10 、y14 と
y12 の各組み合わせに対し、第１のメモリ２、第２のメ
モリ３をそれぞれアクセスすればよい。また、Ｃｂ画像
１１とＣｒ画像１２の左上端より各々８×８画素分ずつ
のフィールドデータを転送するには、第１のメモリ２に
対しラインデータcb2/cr2 を、第２のメモリ３に対しラ
インデータcb0/cr0 をそれぞれ対応付けて同時に２×８
画素（４カラムアドレス）分ずつデータ転送し、以下同
様に、cb4/cr4 とcb6/cr6 、cb10/cr10 とcb8/cr8 、cb
12/cr12 とcb14/cr14 の各組み合わせに対し第１のメモ
リ２と第２のメモリ３をアクセスすればよい。

【００１７】（ｃ） インタレースによるラスタ走査デ
ータの転送 図５に示すように、第１フィールド（Ｙ画像１０：y0,y
2,…,y478 、Ｃｂ画像１１：cb0,cb2,…,cb478、Ｃｒ画
像１２：cr0,cr2,…,cr478）、第２フィールド（Ｙ画像
１０：y1,y3,…,y479 、Ｃｂ画像１１：cb1,cb3,…,cb4
79、Ｃｒ画像１２：cr1,cr3,…,cr479）共に、Ｃｂ画像
１１、Ｃｒ画像１２の各ラインデータcbi/cri(i=0,1,
…,479）とそれに対応するＹ画像１０のラインデータyj
(j=i) とが第１のメモリ２と第２のメモリ３とに分かれ
て格納されるので、Ｙ画像１０のラインデータをインタ
レースによるラスタ走査に従って転送しながら、同時
に、対応するＣｂ画像１１、Ｃｒ画像１２のラインデー
タを転送することができる。以上説明したように、本実
施例では、以下の利点がある。メモリ制御部１が輝度信
号については画像フレームの上端より２ライン毎に第１
のメモリ２、第２のメモリ３、第２のメモリ３、第１の
メモリ２の順に繰り返し記憶し、色差信号については、
画像フレームの上端より２ライン毎に第２のメモリ３、
第１のメモリ２、第１のメモリ２、第２のメモリ３の順
に繰り返し記憶するよう、第１のメモリ２と第２のメモ
リ３を制御するので、４：２：２フォーマットデータに
おけるフレーム画像、フィールド画像のいずれに対して
もあるラインのデータとその近傍ラインのデータとをそ
れぞれ第１のメモリ２と第２のメモリ３とに対応付けて
同時にアクセスできるので、局所領域のデータ転送を高
速化できる。さらに、４：２：２インタレース画像空間
上の任意位置の色差信号とこれに対応する輝度信号とを
それぞれ第１のメモリ２と第２のメモリ３とに対応付け
て同時にアクセスできるのでインタレースによるラスタ
走査でのデータ転送を高速化できる。したがって、４：
２：２のインタレースビデオ信号を扱う画像処理装置、
例えば、ＴＶ会議システムやビデオ編集システムなどに
対して高速な画像メモリ装置を提供できる。

【００１８】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１のメモリ２、及び第２のメモリ３をいずれ
も４Ｍ（２５６ｋ×１６）ビットのＤＲＡＭデバイスを
２個組み合わせて３２ビットデータ幅として使用し、ロ
ウアドレス、カラムアドレスの幅を共に５１２番地と
し、さらに、ページモードアクセス動作を行うものとし
て説明したが、これらのメモリのアドレス幅、データ幅
を変えてもよい。 （２） ページモードアクセスによらずＤＲＡＭの通常
のランダムアクセス動作を用いてもよい。 （３） 第１のメモリ２、及び第２のメモリ３をＤＲＡ
Ｍにシリアルアクセス用の入出力端子が付加されたデュ
アルポートビデオＲＡＭとして構成することも可能であ
る。 （４） ４：２：２フォーマットのディジタル画像デー
タの例としてＹ画像１０が７２０×４８０画素の大きさ
の場合について動作を説明したが、他の任意の大きさで
あってもよい。 （５） １フレーム画像のメモリマップについて説明し
たが、対象とする用途によって、複数フレームの画像に
拡張することができる。例えば、図３に示すフレーム画
像が３枚必要な場合には、図４のメモリマップをロウア
ドレス方向に拡張してもよく、この場合、ロウアドレス
は１７０×３＝５１０番地分だけ使用することになる。 （６） ディジタル画像データのうち輝度信号について
は、画像フレームの上端より２ライン毎に第１のメモリ
２、第２のメモリ３の順に繰り返して記憶し、色差信号
については、画像フレームの上端より２ライン毎に第２
のメモリ３、第１のメモリ２の順に繰り返し記憶するよ
うにしても、前述した（ａ）〜（ｃ）と同様の利点があ
る。

【００１９】

【発明の効果】以上詳細に説明したように、第１、また
は第２の発明によれば、４：２：２フォーマットのディ
ジタル画像データのうち輝度信号については、画像フレ
ームの上端より２ライン毎に第１のメモリ、第２のメモ
リ、第２のメモリ、第１のメモリ、または第１のメモ
リ、第２のメモリの順に繰り返して記憶し、色差信号に
ついては、画像フレームの上端より２ライン毎に第２の
メモリ、第１のメモリ、第１のメモリ、第２のメモリ、
または第２のメモリ、第１のメモリの順に繰り返し記憶
するので、ディジタル画像データを高速にアクセスする
ことができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す画像メモリ装置の構成ブ
ロック図である。

【図２】図１中の第１、第２のメモリの動作タイミング
を示す図である。

【図３】４：２：２画像データの一例を示す図である。

【図４】メモリマップの一例を示す図である。

【図５】図３の画像データと図４のメモリマップの対応
を示す図である。

【符号の説明】

１ メモリ制御部 ２ 第１のメモリ ３ 第２のメモリ １０ Ｙ画像 １１ Ｃｂ画像 １２ Ｃｒ画像

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ４：２：２フォーマットのディジタル画
   像データを記憶する画像メモリ装置において、 前記ディジタル画像データを記憶する第１のメモリと、 前記第１のメモリと独立に制御され前記ディジタル画像
   データを記憶する第２のメモリと、 前記ディジタル画像データのうち輝度信号については、
   画像フレームの上端より２ライン毎に第１のメモリ、第
   ２のメモリ、第２のメモリ、第１のメモリの順に繰り返
   して記憶し、色差信号については、画像フレームの上端
   より２ライン毎に第２のメモリ、第１のメモリ、第１の
   メモリ、第２のメモリの順に繰り返し記憶するよう前記
   第１のメモリ及び第２のメモリを制御するメモリ制御部
   とを、 設けたことを特徴とする画像メモリ装置。
2. 【請求項２】 ４：２：２フォーマットのディジタル画
   像データを記憶する画像メモリ装置において、 前記ディジタル画像データを記憶する第１のメモリと、 前記第１のメモリと独立に制御され前記ディジタル画像
   データを記憶する第２のメモリと、 前記ディジタル画像データのうち輝度信号については、
   画像フレームの上端より２ライン毎に第１のメモリ、第
   ２のメモリの順に繰り返して記憶し、色差信号について
   は、画像フレームの上端より２ライン毎に第２のメモ
   リ、第１のメモリの順に繰り返し記憶するよう前記第１
   のメモリ及び第２のメモリを制御するメモリ制御部と
   を、 設けたことを特徴とする画像メモリ装置。