JPH0865704A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH0865704A JPH0865704A JP6198475A JP19847594A JPH0865704A JP H0865704 A JPH0865704 A JP H0865704A JP 6198475 A JP6198475 A JP 6198475A JP 19847594 A JP19847594 A JP 19847594A JP H0865704 A JPH0865704 A JP H0865704A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- pixel data
- image processing
- data
- reduction circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Studio Circuits (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】 従来と同じ容量、アクセスタイムのメモリ
で、メモリを有効的に使い、より多くの画素データの画
像処理を行なう。 【構成】 デジタル化したＮビットの輝度信号Ｙと色信
号Ｃを３／４Ｍ縮小回路１で画素データの数を３／４Ｍ
に縮小し、ラインメモリ１０ａ，１０ｂでデータの間を
詰める圧縮処理を行ない、ＭＮビット幅のメモリ１１で
書き込み、読み出しを行ない、ラインメモリ１３ａ，１
３ｂと４Ｍ／３拡大回路２により３／４Ｍ縮小回路と逆
の動作をしてデータを元に戻す。メモリ１１の書き込
み、読み出しのクロックの速さを変えることにより画像
の縮小、拡大ができる。
で、メモリを有効的に使い、より多くの画素データの画
像処理を行なう。 【構成】 デジタル化したＮビットの輝度信号Ｙと色信
号Ｃを３／４Ｍ縮小回路１で画素データの数を３／４Ｍ
に縮小し、ラインメモリ１０ａ，１０ｂでデータの間を
詰める圧縮処理を行ない、ＭＮビット幅のメモリ１１で
書き込み、読み出しを行ない、ラインメモリ１３ａ，１
３ｂと４Ｍ／３拡大回路２により３／４Ｍ縮小回路と逆
の動作をしてデータを元に戻す。メモリ１１の書き込
み、読み出しのクロックの速さを変えることにより画像
の縮小、拡大ができる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリを利用して画像
処理を行なう画像処理装置に関するものである。
処理を行なう画像処理装置に関するものである。
【０００２】
【従来の技術】図３は従来の画像処理装置の構成を示す
ものである。図３において、１０１、１０２はメモリで
あり、１０３はメモリ１０１、１０２のアドレスなどを
制御するメモリ制御回路である。
ものである。図３において、１０１、１０２はメモリで
あり、１０３はメモリ１０１、１０２のアドレスなどを
制御するメモリ制御回路である。
【０００３】以上のように構成された画像処理装置は、
デジタル化された輝度信号Ｙと色信号Ｃをそれぞれメモ
リ１０１、１０２に書き込み、これらメモリ１０１、１
０２から書き込みとは異なる速さのクロックで読み出す
ことにより、画像の縮小、拡大などを行なうことができ
る。
デジタル化された輝度信号Ｙと色信号Ｃをそれぞれメモ
リ１０１、１０２に書き込み、これらメモリ１０１、１
０２から書き込みとは異なる速さのクロックで読み出す
ことにより、画像の縮小、拡大などを行なうことができ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の画像処理装置では、メモリの容量が２の階乗である
ために、２５６、５１２、１０２４のような２の階乗の
水平画素の場合は良いが、特にＰＡＬ方式の場合など２
の階乗ではない場合、１段階大きめの容量のメモリを選
択するので、メモリが余ってしまい、メモリのコストが
高くなるという問題が有り、同じメモリ容量でいかに多
くの画素データを処理し、水平画素数を多くできないか
という課題があった。
来の画像処理装置では、メモリの容量が２の階乗である
ために、２５６、５１２、１０２４のような２の階乗の
水平画素の場合は良いが、特にＰＡＬ方式の場合など２
の階乗ではない場合、１段階大きめの容量のメモリを選
択するので、メモリが余ってしまい、メモリのコストが
高くなるという問題が有り、同じメモリ容量でいかに多
くの画素データを処理し、水平画素数を多くできないか
という課題があった。
【０００５】また、水平画素数を多くとろうとすると、
メモリの駆動クロックが高速になり、アクセスタイムの
遅い安価なメモリを使用できないという問題があった。
また、アクセスタイムに合わせて、水平画素数を少なく
しなければならなかった。
メモリの駆動クロックが高速になり、アクセスタイムの
遅い安価なメモリを使用できないという問題があった。
また、アクセスタイムに合わせて、水平画素数を少なく
しなければならなかった。
【０００６】本発明は、上記従来の課題を解決するもの
であり、従来方式に比べて同じメモリ容量、アクセスタ
イムで水平画素数を増やすことができ、従来よりも安価
で高画素な画像処理装置を提供することを目的とする。
であり、従来方式に比べて同じメモリ容量、アクセスタ
イムで水平画素数を増やすことができ、従来よりも安価
で高画素な画像処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、デジタル化された輝度信号Ｙと色信号Ｃ
のＮビットの入力画素データの輝度信号Ｙと色信号Ｃを
合成して、メモリに書き込む画素データの上位ＭＮビッ
トと下位ＭＮビット（Ｍ、Ｎは１以上の整数）の画素デ
ータの数を同じにするために３／４Ｍ縮小する３／４Ｍ
縮小回路と、この３／４Ｍ縮小回路からの画素データの
間を詰めて３／４Ｍ圧縮するＮビット幅の第１のライン
メモリと、この第１のラインメモリからの画素データを
書き込み／読み出しする２ＭＮビット幅のメモリと、こ
のメモリのアドレスなどの制御をするメモリ制御回路
と、このメモリから読み出された画素データを４Ｍ／３
拡大して第１のラインメモリと逆の動作をするＮビット
幅の第２のラインメモリと、第２のラインメモリからの
画素データを輝度信号Ｙと色信号Ｃに分離させ、３／４
Ｍ縮小回路の逆の動作をする４Ｍ／３拡大回路とを備え
たものである。
成するために、デジタル化された輝度信号Ｙと色信号Ｃ
のＮビットの入力画素データの輝度信号Ｙと色信号Ｃを
合成して、メモリに書き込む画素データの上位ＭＮビッ
トと下位ＭＮビット（Ｍ、Ｎは１以上の整数）の画素デ
ータの数を同じにするために３／４Ｍ縮小する３／４Ｍ
縮小回路と、この３／４Ｍ縮小回路からの画素データの
間を詰めて３／４Ｍ圧縮するＮビット幅の第１のライン
メモリと、この第１のラインメモリからの画素データを
書き込み／読み出しする２ＭＮビット幅のメモリと、こ
のメモリのアドレスなどの制御をするメモリ制御回路
と、このメモリから読み出された画素データを４Ｍ／３
拡大して第１のラインメモリと逆の動作をするＮビット
幅の第２のラインメモリと、第２のラインメモリからの
画素データを輝度信号Ｙと色信号Ｃに分離させ、３／４
Ｍ縮小回路の逆の動作をする４Ｍ／３拡大回路とを備え
たものである。
【０００８】
【作用】本発明は、上記構成により、メモリに書き込む
前に、輝度信号Ｙと色信号Ｃの画素データの総数を３／
４Ｍにすることにより画素データの総数を３／４Ｍにし
て圧縮した後にメモリに書き込むことにより、メモリの
容量が従来の３／４Ｍで足りるようになり、メモリのコ
ストが安価になる。また、従来と同じ容量、アクセスタ
イムのメモリでも、４Ｍ／３倍の画素データを処理する
ことができる。
前に、輝度信号Ｙと色信号Ｃの画素データの総数を３／
４Ｍにすることにより画素データの総数を３／４Ｍにし
て圧縮した後にメモリに書き込むことにより、メモリの
容量が従来の３／４Ｍで足りるようになり、メモリのコ
ストが安価になる。また、従来と同じ容量、アクセスタ
イムのメモリでも、４Ｍ／３倍の画素データを処理する
ことができる。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例における画
像処理装置の構成を示すものである。図１において、１
は３／４Ｍ（４Ｍ分の３）縮小回路、２は４Ｍ／３（３
分の４Ｍ）拡大回路である。３／４Ｍ縮小回路１におい
て、３、４、５、６、７、８はフリップフロップまたは
ラッチであり、９はセレクタである。４Ｍ／３拡大回路
２において、１４、１５、１６はフリップフロップまた
はラッチであり、１７は２段のフリップフロップまたは
ラッチであり、１８はセレクタである。１０ａ、１０ｂ
は第１のラインメモリ、１１はメモリ、１２はメモリ制
御回路、１３ａ，１３ｂは第２のラインメモリである。
しながら説明する。図１は本発明の一実施例における画
像処理装置の構成を示すものである。図１において、１
は３／４Ｍ（４Ｍ分の３）縮小回路、２は４Ｍ／３（３
分の４Ｍ）拡大回路である。３／４Ｍ縮小回路１におい
て、３、４、５、６、７、８はフリップフロップまたは
ラッチであり、９はセレクタである。４Ｍ／３拡大回路
２において、１４、１５、１６はフリップフロップまた
はラッチであり、１７は２段のフリップフロップまたは
ラッチであり、１８はセレクタである。１０ａ、１０ｂ
は第１のラインメモリ、１１はメモリ、１２はメモリ制
御回路、１３ａ，１３ｂは第２のラインメモリである。
【００１０】次に上記実施例の動作について説明する。
まず３／４Ｍ縮小回路１は、デジタル化されたＮビット
（Ｎは１以上の整数）の輝度信号Ｙと色信号Ｃを入力
し、図２ののように輝度信号Ｙと色信号Ｃのデータの
総数を３／４Ｍにし、Ｙａ、Ｃａのデータの数を互いに
同じにする。すなわち、フリップフロップ３によりライ
ンメモリ１０ａに入力する輝度信号Ｙを取り込み、フリ
ップフロップ４によりラインメモリ１０ｂに入力する輝
度信号Ｙを取り込む。取り込むデータは、図２のにお
いて、Ｙ1 、Ｙ2 、Ｙ3 、Ｙ5 、Ｙ6 、Ｙ7 、Ｙ9 、Ｙ
10、Ｙ11をフリップフロップ３で取り込み、Ｙ4 、
Ｙ8 、Ｙ12をフリップフロップ４で取り込む。フリップ
フロップ７、８では、Ｃ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 、
Ｃ11の色信号のデータを２クロック分シフトさせる。次
に、セレクタ９により、フリップフロップ４で取り込ん
だ輝度信号Ｙとフリップフロップ７、８でシフトした色
信号Ｃを合成させる。一方、フリップフロップ５、６
は、輝度信号Ｙ1 と色信号Ｃ1 、Ｙ 2 とＹ4 、Ｙ3 とＣ
3 などを同期させるため、フリップフロップ３で取り込
んだデータを２クロック分シフトさせる。以上の動作に
より、画素データの総数を３／４Ｍにし、Ｙａ、Ｃａの
データの数を互いに同じにすることができる。
まず３／４Ｍ縮小回路１は、デジタル化されたＮビット
（Ｎは１以上の整数）の輝度信号Ｙと色信号Ｃを入力
し、図２ののように輝度信号Ｙと色信号Ｃのデータの
総数を３／４Ｍにし、Ｙａ、Ｃａのデータの数を互いに
同じにする。すなわち、フリップフロップ３によりライ
ンメモリ１０ａに入力する輝度信号Ｙを取り込み、フリ
ップフロップ４によりラインメモリ１０ｂに入力する輝
度信号Ｙを取り込む。取り込むデータは、図２のにお
いて、Ｙ1 、Ｙ2 、Ｙ3 、Ｙ5 、Ｙ6 、Ｙ7 、Ｙ9 、Ｙ
10、Ｙ11をフリップフロップ３で取り込み、Ｙ4 、
Ｙ8 、Ｙ12をフリップフロップ４で取り込む。フリップ
フロップ７、８では、Ｃ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 、
Ｃ11の色信号のデータを２クロック分シフトさせる。次
に、セレクタ９により、フリップフロップ４で取り込ん
だ輝度信号Ｙとフリップフロップ７、８でシフトした色
信号Ｃを合成させる。一方、フリップフロップ５、６
は、輝度信号Ｙ1 と色信号Ｃ1 、Ｙ 2 とＹ4 、Ｙ3 とＣ
3 などを同期させるため、フリップフロップ３で取り込
んだデータを２クロック分シフトさせる。以上の動作に
より、画素データの総数を３／４Ｍにし、Ｙａ、Ｃａの
データの数を互いに同じにすることができる。
【００１１】ラインメモリ１０ａ、１０ｂは、３／４Ｍ
Ｈ×Ｎビット（Ｈは水平画素数）のラインメモリであ
り、３／４Ｍ縮小回路１からのデータＹａ、Ｃａを書き
込み、図２ののように間を詰めて３／４Ｍ圧縮して読
み出し、メモリ１１に入力する。メモリ１１は２ＭＮビ
ット幅（Ｍ，Ｎは１以上の整数）のメモリであり、この
実施例はＭは１の場合である。メモリ制御回路１２は、
ラインメモリ１０ａ、１０ｂの出力Ｙｂ，Ｃｂのメモリ
１１に対する書き込み／読み出しを行なう。書き込みは
Ｙｂを上位ＭＮビットにＣｂを下位ＭＮビットに行なう
（上位／下位逆も可）。この時、書き込みの時とは異な
る速さのクロックで読み出すことにより、画像の縮小、
拡大ができる。次に、３／４ＭＨ×Ｎビットのラインメ
モリ１３ａ，１３ｂは、それぞれメモリ１１から読み出
されたデータＹｃ，Ｃｃを書き込み、図２ののような
間の空いたタイミングで読み出し、ラインメモリ１０
ａ、１０ｂの逆の動作をする。
Ｈ×Ｎビット（Ｈは水平画素数）のラインメモリであ
り、３／４Ｍ縮小回路１からのデータＹａ、Ｃａを書き
込み、図２ののように間を詰めて３／４Ｍ圧縮して読
み出し、メモリ１１に入力する。メモリ１１は２ＭＮビ
ット幅（Ｍ，Ｎは１以上の整数）のメモリであり、この
実施例はＭは１の場合である。メモリ制御回路１２は、
ラインメモリ１０ａ、１０ｂの出力Ｙｂ，Ｃｂのメモリ
１１に対する書き込み／読み出しを行なう。書き込みは
Ｙｂを上位ＭＮビットにＣｂを下位ＭＮビットに行なう
（上位／下位逆も可）。この時、書き込みの時とは異な
る速さのクロックで読み出すことにより、画像の縮小、
拡大ができる。次に、３／４ＭＨ×Ｎビットのラインメ
モリ１３ａ，１３ｂは、それぞれメモリ１１から読み出
されたデータＹｃ，Ｃｃを書き込み、図２ののような
間の空いたタイミングで読み出し、ラインメモリ１０
ａ、１０ｂの逆の動作をする。
【００１２】次に４Ｍ／３拡大回路２は、ラインメモリ
１３ａ、１３ｂから読み出されたデータＹｄ，Ｃｄを取
り込み、輝度信号Ｙと色信号Ｃを分離させ図２ののタ
イミングに戻す。すなわち、フリップフロップ１６で図
２ののＣｄのＣ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 、Ｃ11を
取り込み、ラインメモリ１３ａからのデータＹｄをフリ
ップフロップ１４で取り込み、フリップフロップ１５で
図２ののＣｄのＹ4、Ｙ8 、Ｙ12を取り込み、フリッ
プフロップ１７で２クロック分シフトさせ、セレクタ１
８でフリップフロップ１４からのデータとフリップフロ
ップ１７からのデータを合成させる。この結果、Ｙｏ，
Ｃｏは、図２ののようになる。すなわち、４Ｍ／３拡
大回路２により、３／４Ｍ縮小回路１の逆の動作をし
て、データの順序を元に戻すことができる。
１３ａ、１３ｂから読み出されたデータＹｄ，Ｃｄを取
り込み、輝度信号Ｙと色信号Ｃを分離させ図２ののタ
イミングに戻す。すなわち、フリップフロップ１６で図
２ののＣｄのＣ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 、Ｃ11を
取り込み、ラインメモリ１３ａからのデータＹｄをフリ
ップフロップ１４で取り込み、フリップフロップ１５で
図２ののＣｄのＹ4、Ｙ8 、Ｙ12を取り込み、フリッ
プフロップ１７で２クロック分シフトさせ、セレクタ１
８でフリップフロップ１４からのデータとフリップフロ
ップ１７からのデータを合成させる。この結果、Ｙｏ，
Ｃｏは、図２ののようになる。すなわち、４Ｍ／３拡
大回路２により、３／４Ｍ縮小回路１の逆の動作をし
て、データの順序を元に戻すことができる。
【００１３】以上のように、本実施例によれば、メモリ
１１に書き込む前に画素データを３／４Ｍに縮小するこ
とにより、同じメモリの容量、アクセスタイムで４Ｍ／
３倍の画素データの画像処理ができる。なお、上記実施
例は、Ｍ＝１の場合であるが、Ｍは１以上の整数の場合
も、Ｍ＝１の場合の考え方で容易に実現できる。
１１に書き込む前に画素データを３／４Ｍに縮小するこ
とにより、同じメモリの容量、アクセスタイムで４Ｍ／
３倍の画素データの画像処理ができる。なお、上記実施
例は、Ｍ＝１の場合であるが、Ｍは１以上の整数の場合
も、Ｍ＝１の場合の考え方で容易に実現できる。
【００１４】
【発明の効果】本発明は、上記実施例から明らかなよう
に、メモリに書き込む前に、データの数を３／４Ｍに縮
小することにより、従来の３／４Ｍの容量のメモリで画
像処理を行なうことができ、メモリのコストの削減がで
きる。また、同じ容量、アクセスタイムのメモリで、従
来の４Ｍ／３倍の画素データを処理できる。以上のこと
から、従来の画像処理装置よりも安価で高画素な画像処
理装置を実現することができる。
に、メモリに書き込む前に、データの数を３／４Ｍに縮
小することにより、従来の３／４Ｍの容量のメモリで画
像処理を行なうことができ、メモリのコストの削減がで
きる。また、同じ容量、アクセスタイムのメモリで、従
来の４Ｍ／３倍の画素データを処理できる。以上のこと
から、従来の画像処理装置よりも安価で高画素な画像処
理装置を実現することができる。
【図１】本発明の一実施例における画像処理装置の概略
ブロック図
ブロック図
【図２】同装置におけるタイミング図
【図３】従来の画像処理装置の概略ブロック図
１ ３／４Ｍ縮小回路 ２ ４Ｍ／３拡大回路 ３、４、５、６、７、８、１４、１５、１６、１７ フ
リップフロップまたはラッチ ９、１８ セレクタ １０ａ、１０ｂ、１３ａ、１３ｂ ラインメモリ １１ メモリ １２ メモリ制御回路
リップフロップまたはラッチ ９、１８ セレクタ １０ａ、１０ｂ、１３ａ、１３ｂ ラインメモリ １１ メモリ １２ メモリ制御回路
Claims (2)
- 【請求項１】 デジタル化された輝度信号Ｙと色信号Ｃ
のＮビットの入力画素データの輝度信号Ｙと色信号Ｃを
合成して、メモリに書き込む画素データの上位ＭＮビッ
トと下位ＭＮビット（Ｍ、Ｎは１以上の整数）の画素デ
ータの数を同じにするために３／４Ｍ縮小する手段と、
前記メモリから読み出したデータを４Ｍ／３に拡大する
手段とを備えた画像処理装置。 - 【請求項２】 メモリに書き込む前に画素データの総数
を３／４Ｍに圧縮する３／４Ｍ縮小回路と、前記３／４
Ｍ縮小回路からの画素データの間を詰めて３／４Ｍ圧縮
するＮビット幅の第１のラインメモリと、前記第１のラ
インメモリからの画素データを書き込み／読み出しする
２ＭＮビット幅のメモリと、このメモリのアドレスなど
の制御をするメモリ制御回路と、前記メモリから読み出
された画素データを４Ｍ／３拡大して前記第１のライン
メモリと逆の動作をするＮビット幅の第２のラインメモ
リと、前記第２のラインメモリからの画素データを輝度
信号Ｙと色信号Ｃに分離させ、３／４Ｍ縮小回路の逆の
動作をする４Ｍ／３拡大回路とを備えた画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198475A JPH0865704A (ja) | 1994-08-23 | 1994-08-23 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198475A JPH0865704A (ja) | 1994-08-23 | 1994-08-23 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865704A true JPH0865704A (ja) | 1996-03-08 |
Family
ID=16391732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6198475A Pending JPH0865704A (ja) | 1994-08-23 | 1994-08-23 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865704A (ja) |
-
1994
- 1994-08-23 JP JP6198475A patent/JPH0865704A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040184306A1 (en) | Memory device | |
| JP2959519B2 (ja) | グラフィックス表示装置 | |
| JPH0865704A (ja) | 画像処理装置 | |
| JP2000311241A (ja) | 画像処理装置 | |
| JPH06282643A (ja) | 画像合成効果装置 | |
| JPH10304356A (ja) | 並列画像圧縮処理装置 | |
| JP2000029443A (ja) | アニメ―ション回路を具えるスクリ―ンドライバ | |
| US5905821A (en) | Compression/expansion circuit having transfer means and storage means with address management of the storage means | |
| JP4662325B2 (ja) | 画像処理装置及び画像処理方法 | |
| JP3992269B2 (ja) | 画像処理装置及び方法 | |
| JPH01136465A (ja) | 画像処理装置 | |
| JPH07118002B2 (ja) | 画像処理装置 | |
| JP2753349B2 (ja) | 任意角回転画像データ入出力方法及びその入出力回路並びにこれらを用いた電子ファイル装置 | |
| JPH0286267A (ja) | 半導体メモリ | |
| JP2903949B2 (ja) | ラスタ型画像表示システム用信号処理装置 | |
| JP2006141001A (ja) | 電力消耗が減少した画像処理装置及び方法 | |
| JPH10322571A (ja) | 映像信号処理装置及び方法 | |
| EP1784783A1 (en) | Method of address-controlling memory with single buffer structure | |
| JPS63156291A (ja) | 画像メモリ | |
| JP3142708B2 (ja) | 画像表示装置 | |
| JPS6331282A (ja) | 映像信号処理装置 | |
| JPH04204594A (ja) | 高精細表示装置 | |
| JP2719327B2 (ja) | 画像処理装置用バッファリング装置 | |
| JPH11113021A (ja) | フレームメモリの使用方法及びそのフレームメモリの読み出し回路 | |
| JPH02109480A (ja) | テレビ受信機 |