JPH086737A - 耐障害データ記憶サブシステム及びデータ処理システム - Google Patents

耐障害データ記憶サブシステム及びデータ処理システム

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JPH086737A
JPH086737A JP7057600A JP5760095A JPH086737A JP H086737 A JPH086737 A JP H086737A JP 7057600 A JP7057600 A JP 7057600A JP 5760095 A JP5760095 A JP 5760095A JP H086737 A JPH086737 A JP H086737A
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Abstract

(57)【要約】 【目的】記憶装置コントローラの動的に変更可能なマル
チパス階層配列を含む耐障害ディスク記憶サブシステム
を提供する。 【構成】複数個の記憶装置コントローラが１４、４０設
けられ、それらコントローラの各々は記憶装置をエミュ
レートするように適応可能であり、複数個のデータ入力
ポート３２及び複数個のデータ出力ポート３４を持った
キャッシュ・メモリ２２を含む。その記憶装置コントロ
ーラにおける処理エレメントは、特定のデータ入力ポー
トと選択されたデータ出力ポートとを選択的に相互接続
するために利用される。そこで、１つの記憶装置コント
ローラのデータ出力ポート３４と、記憶装置をエミュレ
ートする１つ又は複数個の別の記憶装置コントローラの
データ入力ポート３２とを結合するための相互接続が行
われ、記憶装置コントローラの変更可能な階層配列を作
成する。そこで、記憶装置は、記憶装置コントローラの
階層配列の最低レベルのそれぞれに接続される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、概して云えば、改良さ
れたデータ処理システムに関するものであり、詳しく云
えば、データ処理システムにおいて利用するための耐障
害データ記憶サブシステムに関するものである。更に詳
しく云えば、本発明は、記憶装置コントローラの動的に
変更可能なマルチパス階層配列を含むデータ記憶サブシ
ステムに関するものである。
【０００２】
【従来の技術】典型的なデータ処理システムは、一般
に、コントロール装置及びチャネルを通して中央処理装
置に直接的に又は間接的に接続された１つ又は複数個の
記憶装置を持っている。これら記憶装置の機能は、所与
のデータ記憶タスクを遂行する場合に中央処理装置によ
って利用されるデータ及びプログラムを記憶することで
ある。
【０００３】現在のデータ処理システムでは、種々なタ
イプの記憶装置が利用されている。これらの異なるタイ
プの記憶装置の応答時間及び容量はかなり相異してお
り、システムのスループットを最大にするためには、特
定なタイプの記憶装置の選択は、それの応答時間を中央
処理装置の要件に適合させること及びそれの容量をデー
タ処理システムのデータ記憶のニーズに適合させること
に関連するしている。システムのスループットにおける
インパクトを最小にするために、多くのデータ処理シス
テムは多数の種々なタイプの記憶装置を使用している。
アクセス・タイム及び容量は記憶装置のコストにも影響
するので、典型的なシステムは、頻繁に利用されるデー
タに対しては高速アクセス小容量の直接にアクセス可能
なモノリシック・メモリを有し、低い頻度で利用される
データに対してはそれぞれのコントロール装置を介して
そのシステムに接続された一連のテープ記憶装置又はデ
ィスク記憶装置を有する。これら後者の記憶装置の記憶
容量は、一般に、データ処理システム内で利用される半
導体メモリよりも数桁倍も大きく、従って、１データ・
バイト当たりの記憶コストはかなり小さい。
【０００４】現在、システムによって操作されるべきデ
ータの量が莫大であるコンピュータ・システムが開発さ
れている。例えば、数百個の直接アクセス記憶装置（Ｄ
ＡＳＤ）にまたがって分散した膨大な量のデータを扱う
ことができるデータ記憶システムが提案されている。そ
のようなシステムに対する個々のファイルは１０ギガバ
イトの大きさになるものとして提案されている。そのよ
うな大きな記憶システムは、障害が生じた時にその記憶
システム全体を回復させるには何時間も又は何日も要す
るので、非常に信頼性が高くなければならない。更に、
そのような記憶システムは、データの効率的な利用を可
能にするために、非常に高いデータ転送速度を維持しな
ければならない。
【０００５】従って、大きなデータ処理システムにメモ
リへのアクセスを失わせる障害を１つも許してはならな
いことが望ましいことは明らかである。
【０００６】従来技術は、この問題を解決するためのい
くつかの技法を提案している。最も簡単な方法は、２組
の記憶装置を利用してすべてのデータの二重ファイルを
保持することである。この方法はデータの信頼性の問題
を解決するけれども、この方法は記憶装置のコストを２
倍にし、しかも、記憶されたデータを変更するにはすべ
て２つのレコードを書き換える必要があるので、システ
ム・パフォーマンスに関して何らかのインパクトが生じ
る。更に、一次のレコードが利用可能でない場合、その
二重レコードを保持しているトラックを把握するという
付加的な要件も必要となる。
【０００７】別の方法として、データ・レコード或いは
データ・レコードのグループに付随した、いわゆる「エ
ラー訂正コード（ＥＣＣ）」ビットを利用するシステム
がある。エラー訂正コード・ロジックを利用すると、誤
って読み取られた少量のデータを、これらビットを利用
して訂正することが可能である。
【０００８】更に最近では、「ＲＡＩＤ」として一般に
知られている安価なディスクの大きい冗長なアレイの利
用が提案されている。そのようなアレイは、データの完
全二重性に基づく通常の方法よりも低いコストで高いデ
ータ信頼性を得る機会を与える。ＲＡＩＤ技法を利用し
た種々の構成のディスク・アレイが提案されており、そ
のようなシステムは、典型的には、高いデータ信頼性及
び可用性を与える。高いデータ信頼性は、データ喪失に
対する予期の時間が非常に長いことを意味し、そのよう
なシステムの可用性は、システムの修復及び失われたデ
ータの回復に費やされる時間が時間全体のうちのわずか
な部分であることを意味する。これらのディスク・アレ
イはデータ信頼性の高めるけれども、そのようなシステ
ムは、データの回復を中断させるに十分な大きさのエラ
ー又は障害が生じた場合、依然としてデータを喪失し易
い。
【０００９】これらの問題を克服するための１つの提案
された方法が米国特許第５,１４０,５９２号に示されて
いる。そこに示された方法及び装置は、第１レベルのコ
ントローラ及び第２レベルのコントローラに分けられた
コントローラ装置を利用することによってディスク・ア
レイ・システムの信頼性を高めることを提案している。
それら第１レベル及び第２レベルのコントローラは、第
１レベルのコントローラに関連した第２レベルのコント
ローラの障害がその障害を生じた第２レベルのコントロ
ーラにより利用されるパスへの同位コントローラの切り
替えを生じされるであろう。このシステムはコントロー
ラの障害に対しては安全保護を与えるけれども、制御機
能が２つの異なるレベルの記憶装置コントローラの間で
分けられる特殊な相互接続されたコントローラを必要と
するということは、実施及び維持することが更に困難で
ある余分な複雑性を作り出している。
【００１０】従って、標準的な技術を利用して簡単に且
つ効率的に実施可能なそして高度の信頼性を与える耐障
害データ記憶サブシステムに対する要求が存在すること
は明らかである。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、改良されたデータ処理システムを提供することにあ
る。
【００１２】本発明のもう１つの目的は、データ処理シ
ステムにおいて利用するための耐障害データ記憶サブシ
ステムを提供することにある。
【００１３】本発明の更にもう１つの目的は、記憶装置
コントローラの動的に変更可能なマルチパス階層配列を
含む改良されたデータ記憶サブシステムを提供すること
にある。
【００１４】
【課題を解決するための手段】上記の目的は、次に説明
するようにして達成される。複数個の記憶装置コントロ
ーラが設けられ、それらコントローラの各々は記憶装置
をエミュレートするように適応可能であり、複数個のデ
ータ入力ポート及び複数個のデータ出力ポートを持った
キャッシュ・メモリを含む。その記憶装置コントローラ
における処理エレメントは、特定のデータ入力ポートと
選択されたデータ出力ポートとを選択的に相互接続する
ために利用される。そこで、１つの記憶装置コントロー
ラのデータ出力ポートと、記憶装置をエミュレートする
１つ又は複数個の別の記憶装置コントローラのデータ入
力ポートとを結合するための相互接続が行われ、記憶装
置コントローラの変更可能な階層配列を作成する。そこ
で、記憶装置は、記憶装置コントローラの階層配列の最
低レベルのそれぞれに接続される。記憶装置コントロー
ラはタイプ及び容量を変更可能であるので、アクセス速
度及び冗長性の種々の組合せを施し得るものである。
【００１５】本発明の上記及び更なる目的、特徴、及び
利点は以下の詳細な説明において明らかとなるであろ
う。
【００１６】
【実施例】図面、特に、図１を参照すると、本発明の方
法及びシステムを実施するために利用可能なデータ処理
システムの部分的な概略表示が示される。図示のよう
に、データ処理システムは、例えば、ＩＢＭ ＡＳ／４
００コンピュータのような任意の適当なコンピュータを
利用して実施可能なホスト・プロセッサ１０を含む。更
に、ホスト・プロセッサ１０に接続された記憶サブシス
テム１２が示される。そのような記憶サブシステムにお
いては一般的であるように、記憶サブシステム１２に
は、コントローラ１４及び１つ又は複数個の直接アクセ
ス記憶装置（ＤＡＳＤ）１６も示される。従って、当業
者には明らかである方法で、ホスト・プロセッサ１０に
より利用されたデータは記憶サブシステム１２における
１つ又は複数個の直接アクセス記憶装置１６に記憶可能
であり、或いはそこから検索可能である。
【００１７】図２を参照すると、本発明の耐障害データ
記憶サブシステムを実施するために利用可能な記憶装置
コントローラの高レベル・ブロック図が示される。図示
のように、記憶装置コントローラ１４は、コントローラ
回路２０とマルチポート・キャッシュ及び処理エレメン
ト２２とを含む。データを受けるためのその記憶装置コ
ントローラ１４への入力が設けられる。記憶装置コント
ローラ１４と結合して、マルチポート・キャッシュ及び
処理エレメント２２が記憶装置をエミュレートするため
に利用可能である。従って、記憶装置コントローラ１４
はホスト・プロセッサに接続可能であり、ホスト・プロ
セッサにとって透明な態様で、複数個のディスク記憶装
置におけるデータ記憶の制御を行うために利用可能であ
る。
【００１８】更に図２には、電源２４及びバックアップ
電源２４Ａが示される。当業者には明らかであるよう
に、コントローラ回路２０を利用して制御される冗長な
電源を設けることは、主電源の故障が、記憶装置コント
ローラ１４の機能の結果、システムにとって透明となっ
てバックアップ電源２４Ａに継ぎ目なく切り替わるとい
う点でシステムに対する高度の信頼性を与えることがで
きる。
【００１９】同様に、冷却ファン２６がバックアップ冷
却ファン２６Ａと共に示される。前述のように、これら
の冗長な冷却ファン・システムは、冷却ファンの故障が
過熱状態により記憶装置コントローラ１４の損傷を生じ
させることのないようにするために利用可能である。同
様に、バックアップのコントローラ回路２０Ａ及びバッ
クアップのマルチポート・キャッシュ及び処理エレメン
ト２２Ａも図２に概略的に示される。このように、記憶
装置コントローラ１４におけるすべての素子の突発的な
故障は、それらバックアップに切り替えることによって
克服可能である。これらバックアップ切替え技法は当業
者には明らかであろう。
【００２０】従って、図２において示されるように、デ
ィスク記憶装置をエミュレートすることができるマルチ
ポート・キャッシュ及び処理エレメント並びに多数の冗
長なサブシステムを持った記憶装置コントローラを設け
ることが可能であることは当業者には明らかである。図
２の記憶装置コントローラは、ＩＢＭ３９９０記憶制御
装置を利用して実施可能である。そのＩＢＭ３９９０記
憶制御装置のモデル３及びモデル６は、図２に示された
ようにマルチポート・キャッシュ及び処理エレメントを
与える。
【００２１】図３を参照すると、図２の記憶装置コント
ローラ１４を利用して実施可能な記憶装置コントローラ
の動的に変更可能なマルチパス階層配列の概略的表示が
示される。図示のように、記憶装置コントローラ１４
は、複数個のチャネルを介して複数個のホスト・プロセ
ッサ１０に接続される。明瞭にするために、図２の複数
個の冗長なサブシステムは、図３には示されない。図示
のように、複数個のチャネルを利用して、複数個のホス
ト・プロセッサが記憶装置コントローラ１４に接続可能
であり、どのホスト・プロセッサが、或時点で時間通り
に記憶装置コントローラ１４をアクセスすることを許さ
れるかを決定するために簡単な競合解決技法が利用可能
である。
【００２２】図３に示された記憶装置コントローラ１４
を参照すると、図２のマルチポート・キャッシュ及び処
理エレメント２２部分だけが示される。図示のように、
複数個の処理エレメント３０が設けられる。各処理エレ
メント３０は、マルチポート・キャッシュ２２の入力ポ
ート３２に結合されたデータを個々の処理エレメント３
０の多数の出力ポート３４の１つに選択的に結合させる
ために、プロセッサ及び選択されたコントロール・ロジ
ックより成ることが望ましい。
【００２３】次に、本発明の重要な特徴に従って、記憶
装置コントローラ１４における処理エレメント３０の選
択された出力ポート３４が第２グループの記憶装置コン
トローラ４０の入力ポート３２に結合される。前述のよ
うに、マルチポート・キャッシュ及び処理エレメント２
２は、ディスク記憶装置をエミュレートするために記憶
装置コントローラ１４と組み合わせて利用可能であるの
で、図示のように、記憶装置コントローラ１４は、その
中の処理エレメント３０を介して記憶装置コントローラ
４０の入力ポート３２にデータを書き込むことができ
る。従って、記憶装置コントローラ１４の出力ポートに
結合された記憶装置コントローラ４０は、ここでは説明
の便宜上、「仮想」記憶装置を実施するものであると云
うことができる。このように、記憶装置コントローラの
高信頼性の動的に変更可能なマルチパス階層配列が与え
られる。
【００２４】図３に示されるように、それぞれが複数個
のディスク記憶装置４４を有する一対のディスク・アレ
イ４２が記憶装置コントローラ４０の出力ポート３４に
結合可能である。勿論、更に詳細に後述するように、図
３に示された階層配列は、本来、対称的である必要はな
い。異なるタイプ及び容量の記憶装置コントローラの種
々な組合せが、所望の範囲のデータ信頼性及びアクセス
速度を実現するために利用可能である。
【００２５】図４を参照すると、種々なコントローラ・
タイプを含む動的に変更可能なマルチパス階層配列にお
けるそのような記憶装置コントローラの組合せの一実施
例の概略的表示が示される。図４に示されるように、ホ
スト・プロセッサ１０は、ＲＡＩＤ−１コントローラを
導入した記憶装置コントローラ１４に結合される。前述
のように、ＲＡＩＤ−１コントローラを導入した記憶装
置コントローラ１４はホスト・プロセッサ１０にとって
は仮想記憶装置のように見えるであろう。当業者には明
らかであるように、ＲＡＩＤ−１コントローラは、デー
タ信頼性に対する最も簡単な方法を実施する。ＲＡＩＤ
−１コントローラは、そのコントローラに書き込まれた
データが２つのディスク記憶装置において二重にされる
という、いわゆる「二重化（ｍｉｒｒｏｒｅｄ）ディス
ク」を利用する。この方法は、極めて価値のあるデータ
を利用するシステムにおいては全く一般的である。しか
し、そのようなシステムは、各データ書込みが一対のデ
ィスク両方に行われることを必要とする。又、データが
その二重化ディスクにおいて二重にされるので、アクセ
ス・タイムを減少させることが可能である。それは、各
データ読取りが所望のデータへのシークの短い方のディ
スクにおいて行うことができるためである。
【００２６】次に、本発明の重要な要素によれば、記憶
装置コントローラ１４の出力は、それぞれ、代わりの記
憶装置コントローラ４０に結合される。図４に示された
実施例では、各記憶装置コントローラ４０は、いわゆる
ＲＡＩＤ−５コントローラを実施するために利用され
る。前述のように、各記憶装置コントローラは記憶装置
をエミュレートするので、記憶装置コントローラ１４の
出力は記憶装置コントローラ４０に結合され、記憶装置
コントローラ１４において実施されたＲＡＩＤ−１コン
トローラは、このエミュレーションによって与えられた
２つの仮想ディスク記憶装置にデータを書き込むもので
あると云うことができる。
【００２７】結局、ＲＡＩＤ−５ディスク・アレイ４２
が設けられ、各記憶装置コントローラ４０の出力に結合
される。各ＲＡＩＤ−５ディスク・アレイ４２は複数個
のディスク記憶装置４４を有するのが望ましく、そして
当業者には明らかであるように、ＲＡＩＤ−５ディスク
・アレイは、そのアレイにおける各ディスクを横切って
データ及びチェック情報をストライプする技法を利用し
て実施される。ＲＡＩＤ−５ディスク・アレイは、典型
的には、１ディスク当たりの大きな転送パフォーマンス
及び高い有用な記憶容量パーセンテージを維持しなが
ら、ＲＡＩＤ−１システムの１ディスク当たりの速度に
近い小さな読取り−変更−書込みのパフォーマンスを与
える。ＲＡＩＤ−５ディスク・アレイにおける複数個の
ディスクにデータを分散することによって、そのような
アレイと関連したアクセス・パフォーマンス・ペナルテ
ィが少なくなる。
【００２８】図４を参照すると、当業者には明らかなよ
うに、図示された記憶装置コントローラの動的に変更可
能なマルチパス階層配列は、従来技術で知られたデータ
記憶サブシステムを利用して、前に可能でなかった方法
でＲＡＩＤ−１技術の特徴とＲＡＩＤ−５技術との結合
を可能にする。
【００２９】最後に、図５を参照すると、本来、非同期
的である記憶装置の動的に変更可能なマルチパス階層配
列の第２実施例の概略表示が示される。図４に関連して
前述したように、ＲＡＩＤ−１コントローラを導入した
記憶装置コントローラ１４がホスト・プロセッサ１０に
結合される。記憶装置コントローラ１４はディスク記憶
装置をエミュレートする入力を有するので、ホスト・プ
ロセッサ１０は記憶装置コントローラ１４を利用して簡
単に且つ効率的にデータを記憶することが可能である。
【００３０】しかし、図４に示された対称的な階層関係
とは対照的に、図５に示された実施例は、ＲＡＩＤ−１
システムにおける２つの二重化ディスクの１つに対して
実際のディスク記憶装置４４を利用する。第２の二重化
ディスク装置に結合されるべき記憶装置コントローラ１
４の他方の出力は、図５に示された実施例ではＲＡＩＤ
−５コントローラを実施した記憶装置コントローラ４０
に接続される。そこで、上記のように、ＲＡＩＤ−５デ
ィスク・アレイ４２が記憶装置コントローラ４０の出力
に結合される。ＲＡＩＤ−５ディスク・アレイ４２は、
当業者にはよく知られた方法で多数のディスク記憶装置
４４を含むことが望ましい。
【００３１】従って、図５を参照すると、当業者には明
らかなように、本願において開示された記憶装置コント
ローラの動的に変更可能なマルチパス階層配列を利用し
て、特定のシステムに対する所望のシステム・パラメー
タに特に適用可能である記憶装置コントローラのタイプ
及び容量の混合が作成可能である。ＲＡＩＤ−１コント
ローラを実施するために記憶装置コントローラ１４を利
用することによって、及び記憶装置コントローラ１４に
結合されたディスク記憶装置４４において記憶されるべ
きデータ及び記憶装置コントローラ４０を介してＲＡＩ
Ｄ−５ディスク・アレイ４２において記憶されるべきデ
ータを二重化することによって、単一のディスク記憶装
置のアクセス速度がディスク・アレイのデータ信頼性と
効果的に結合可能である。記憶装置への入力をエミュレ
ートする入力を持った記憶装置コントローラを設けるこ
とによって、及びここに示された方法でそれら記憶装置
コントローラを相互接続することによって、特定のデー
タ処理システムに対する正確な仕様に適合したデータ記
憶サブシステムが作成可能である。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３３】（１）記憶装置をエミュレートするように
適合した複数個の記憶装置コントローラにして、各記憶
装置コントローラは、複数個のデータ入力ポート、複数
個のデータ出力ポート、及び選択されたデータ入力ポー
トと選択されたデータ出力ポートとを選択的に相互接続
するための少なくとも１つの処理エレメントを含んだキ
ャッシュ・メモリを有するものと、第１の記憶装置コン
トローラにおけるキャッシュ・メモリのデータ出力ポー
トを第２の記憶装置コントローラにおけるキャッシュ・
メモリのデータ入力ポートに結合するための相互接続手
段と、前記第２の記憶装置コントローラにおけるキャッ
シュ・メモリのデータ出力ポートに選択的に結合された
第１の記憶装置と、を含み、以て、記憶装置コントロー
ラの動的に変更可能なマルチパス階層配列が設定される
ことを特徴とする耐障害データ記憶サブシステム。 （２）前記の第１記憶装置コントローラにおけるキャッ
シュ・メモリのデータ出力ポートと第３の記憶装置コン
トローラにおけるキャッシュ・メモリのデータ入力ポー
トとを結合するための第２の相互接続手段を含むことを
特徴とする上記（１）に記載の耐障害データ記憶サブシ
ステム。 （３）前記第３の記憶装置コントローラにおけるキャッ
シュ・メモリのデータ出力ポートに選択的に結合された
第２の記憶装置を含むことを特徴とする上記（２）に記
載の耐障害データ記憶サブシステム。 （４）前記第１の記憶装置コントローラにおけるキャッ
シュ・メモリのデータ出力ポートに結合された第２の記
憶装置を含むことを特徴とする上記（１）に記載の耐障
害データ記憶サブシステム。 （５）前記第１の記憶装置コントローラはＲＡＩＤ−１
コントローラを含むことを特徴とする上記（２）に記載
の耐障害データ記憶サブシステム。 （６）前記第２の記憶装置コントローラはＲＡＩＤ−５
コントローラを含むことを特徴とする上記（５）に記載
の耐障害データ記憶サブシステム。 （７）前記第３の記憶装置コントローラはＲＡＩＤ−５
コントローラを含むことを特徴とする上記（６）に記載
の耐障害データ記憶サブシステム。 （８）前記複数個の記憶装置コントローラの各々は複数
個の冗長な電源を含むことを特徴とする上記（１）に記
載の耐障害データ記憶サブシステム。 （９）前記複数個の記憶装置コントローラの各々は複数
個の冗長な冷却ファンを含むことを特徴とする上記
（１）に記載の耐障害データ記憶サブシステム。 （１０）ホスト・プロセッサと、記憶装置をエミュレー
トするように適合した複数個の記憶装置コントローラに
して、各記憶装置コントローラは、複数個のデータ入力
ポート、複数個のデータ出力ポート、及び選択されたデ
ータ入力ポートと選択されたデータ出力ポートとを選択
的に相互接続するための少なくとも１つの処理エレメン
トを含んだキャッシュ・メモリを有するものと、前記ホ
スト・プロセッサと第１の記憶装置コントローラにおけ
るキャッシュ・メモリのデータ入力ポートとを結合する
ための第１の相互接続手段と、前記第１の記憶装置コン
トローラにおけるキャッシュ・メモリのデータ出力ポー
トと前記第２の記憶装置コントローラにおけるキャッシ
ュ・メモリのデータ入力ポートとを結合するための第２
の相互接続手段と、前記第２の記憶装置コントローラに
おけるキャッシュ・メモリのデータ出力ポートに選択的
に結合された第１の記憶装置と、を含み、以て、記憶装
置コントローラの動的に変更可能なマルチパス階層配列
が設定されることを特徴とするデータ処理システム。 （１１）前記の第１記憶装置コントローラにおけるキャ
ッシュ・メモリのデータ出力ポートと第３の記憶装置コ
ントローラにおけるキャッシュ・メモリのデータ入力ポ
ートとを結合するための第３の相互接続手段を含むこと
を特徴とする上記（１０）に記載のデータ処理システ
ム。 （１２）前記第３の記憶装置コントローラにおけるキャ
ッシュ・メモリのデータ出力ポートに選択的に結合され
た第２の記憶装置を含むことを特徴とする上記（１１）
に記載のデータ処理システム。 （１３）前記第１の記憶装置コントローラにおけるキャ
ッシュ・メモリのデータ出力ポートに結合された第２の
記憶装置を含むことを特徴とする上記（１０）に記載の
データ処理システム。 （１４）前記第１の記憶装置コントローラはＲＡＩＤ−
１コントローラを含むことを特徴とする上記（１１）に
記載のデータ処理システム。 （１５）前記第２の記憶装置コントローラはＲＡＩＤ−
５コントローラを含むことを特徴とする上記（１４）に
記載のデータ処理システム。 （１６）前記第３の記憶装置コントローラはＲＡＩＤ−
５コントローラを含むことを特徴とする上記（１５）に
記載のデータ処理システム。 （１７）前記複数個の記憶装置コントローラの各々は複
数個の冗長な電源を含むことを特徴とする上記（１０）
に記載のデータ処理システム。 （１８）前記複数個の記憶装置コントローラの各々は複
数個の冗長な冷却ファンを含むことを特徴とする上記
（１０）に記載のデータ処理システム。
【００３４】
【発明の効果】本発明の実施例に従って、 １．改良されたデータ処理システムを提供することがで
きる。 ２．データ処理システムにおいて利用するための耐障害
データ記憶サブシステムを提供することができる。 ３．記憶装置コントローラの動的に変更可能なマルチパ
ス階層配列を含む改良されたデータ記憶サブシステムを
提供することができる。
【図面の簡単な説明】
【図１】本発明の方法及びシステムを実施するため利用
可能なデータ処理システムの部分的な概略表示である。
【図２】本発明の耐障害データ記憶サブシステムを実施
するために利用可能な記憶装置コントローラの高レベル
・ブロック図である。
【図３】本発明の耐障害データ記憶サブシステムを実施
するために利用可能な記憶装置コントローラの動的に変
更可能なマルチパス階層配列の概略表示である。
【図４】種々のコントローラ・タイプを含む記憶装置コ
ントローラの動的に変更可能なマルチパス階層配列の一
実施例の概略表示である。
【図５】種々のコントローラ・タイプを含む記憶装置コ
ントローラの動的に変更可能なマルチパス階層配列の第
２の実施例の概略表示である。
【符号の説明】
１４ 記憶装置コントローラ ３２ 入力ポート ３４ 出力ポート ４０ 記憶装置コントローラ ４２ ＲＡＩＤ−５ディスク・アレイ ４４ ディスク記憶装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン・ワイ・ウグ アメリカ合衆国カリフォルニア州、サン・ ノゼ、タイル・レーン 21599 (72)発明者 ジョン・アール・パヴェザ アメリカ合衆国カリフォルニア州、モーガ ン・ヒル、ラ・パラ・コート 15500 (72)発明者 ルロイド・アール・シップマン、ジュニア アメリカ合衆国カリフォルニア州、サン・ ノゼ、カグラノ・コート 1092 (72)発明者 クリスト・ジェイ・ザイド アメリカ合衆国カリフォルニア州、ギルロ イ、デェーク・ドライブ 10265

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】記憶装置をエミュレートするように適合し
    た複数個の記憶装置コントローラにして、各記憶装置コ
    ントローラは、複数個のデータ入力ポート、複数個のデ
    ータ出力ポート、及び選択されたデータ入力ポートと選
    択されたデータ出力ポートとを選択的に相互接続するた
    めの少なくとも１つの処理エレメントを含んだキャッシ
    ュ・メモリを有するものと、 第１の記憶装置コントローラにおけるキャッシュ・メモ
    リのデータ出力ポートを第２の記憶装置コントローラに
    おけるキャッシュ・メモリのデータ入力ポートに結合す
    るための相互接続手段と、 前記第２の記憶装置コントローラにおけるキャッシュ・
    メモリのデータ出力ポートに選択的に結合された第１の
    記憶装置と、 を含み、 以て、記憶装置コントローラの動的に変更可能なマルチ
    パス階層配列が設定されることを特徴とする耐障害デー
    タ記憶サブシステム。
  2. 【請求項２】前記の第１記憶装置コントローラにおける
    キャッシュ・メモリのデータ出力ポートと第３の記憶装
    置コントローラにおけるキャッシュ・メモリのデータ入
    力ポートとを結合するための第２の相互接続手段を含む
    ことを特徴とする請求項１に記載の耐障害データ記憶サ
    ブシステム。
  3. 【請求項３】前記第３の記憶装置コントローラにおける
    キャッシュ・メモリのデータ出力ポートに選択的に結合
    された第２の記憶装置を含むことを特徴とする請求項２
    に記載の耐障害データ記憶サブシステム。
  4. 【請求項４】前記第１の記憶装置コントローラにおける
    キャッシュ・メモリのデータ出力ポートに結合された第
    ２の記憶装置を含むことを特徴とする請求項１に記載の
    耐障害データ記憶サブシステム。
  5. 【請求項５】前記第１の記憶装置コントローラはＲＡＩ
    Ｄ−１コントローラを含むことを特徴とする請求項２に
    記載の耐障害データ記憶サブシステム。
  6. 【請求項６】前記第２の記憶装置コントローラはＲＡＩ
    Ｄ−５コントローラを含むことを特徴とする請求項５に
    記載の耐障害データ記憶サブシステム。
  7. 【請求項７】前記第３の記憶装置コントローラはＲＡＩ
    Ｄ−５コントローラを含むことを特徴とする請求項６に
    記載の耐障害データ記憶サブシステム。
  8. 【請求項８】前記複数個の記憶装置コントローラの各々
    は複数個の冗長な電源を含むことを特徴とする請求項１
    に記載の耐障害データ記憶サブシステム。
  9. 【請求項９】前記複数個の記憶装置コントローラの各々
    は複数個の冗長な冷却ファンを含むことを特徴とする請
    求項１に記載の耐障害データ記憶サブシステム。
  10. 【請求項１０】ホスト・プロセッサと、 記憶装置をエミュレートするように適合した複数個の記
    憶装置コントローラにして、各記憶装置コントローラ
    は、複数個のデータ入力ポート、複数個のデータ出力ポ
    ート、及び選択されたデータ入力ポートと選択されたデ
    ータ出力ポートとを選択的に相互接続するための少なく
    とも１つの処理エレメントを含んだキャッシュ・メモリ
    を有するものと、 前記ホスト・プロセッサと第１の記憶装置コントローラ
    におけるキャッシュ・メモリのデータ入力ポートとを結
    合するための第１の相互接続手段と、 前記第１の記憶装置コントローラにおけるキャッシュ・
    メモリのデータ出力ポートと前記第２の記憶装置コント
    ローラにおけるキャッシュ・メモリのデータ入力ポート
    とを結合するための第２の相互接続手段と、 前記第２の記憶装置コントローラにおけるキャッシュ・
    メモリのデータ出力ポートに選択的に結合された第１の
    記憶装置と、 を含み、 以て、記憶装置コントローラの動的に変更可能なマルチ
    パス階層配列が設定されることを特徴とするデータ処理
    システム。
  11. 【請求項１１】前記の第１記憶装置コントローラにおけ
    るキャッシュ・メモリのデータ出力ポートと第３の記憶
    装置コントローラにおけるキャッシュ・メモリのデータ
    入力ポートとを結合するための第３の相互接続手段を含
    むことを特徴とする請求項１０に記載のデータ処理シス
    テム。
  12. 【請求項１２】前記第３の記憶装置コントローラにおけ
    るキャッシュ・メモリのデータ出力ポートに選択的に結
    合された第２の記憶装置を含むことを特徴とする請求項
    １１に記載のデータ処理システム。
  13. 【請求項１３】前記第１の記憶装置コントローラにおけ
    るキャッシュ・メモリのデータ出力ポートに結合された
    第２の記憶装置を含むことを特徴とする請求項１０に記
    載のデータ処理システム。
  14. 【請求項１４】前記第１の記憶装置コントローラはＲＡ
    ＩＤ−１コントローラを含むことを特徴とする請求項１
    １に記載のデータ処理システム。
  15. 【請求項１５】前記第２の記憶装置コントローラはＲＡ
    ＩＤ−５コントローラを含むことを特徴とする請求項１
    ４に記載のデータ処理システム。
  16. 【請求項１６】前記第３の記憶装置コントローラはＲＡ
    ＩＤ−５コントローラを含むことを特徴とする請求項１
    ５に記載のデータ処理システム。
  17. 【請求項１７】前記複数個の記憶装置コントローラの各
    々は複数個の冗長な電源を含むことを特徴とする請求項
    １０に記載のデータ処理システム。
  18. 【請求項１８】前記複数個の記憶装置コントローラの各
    々は複数個の冗長な冷却ファンを含むことを特徴とする
    請求項１０に記載のデータ処理システム。
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