JPH0870223A - オフセットキャンセル回路 - Google Patents
オフセットキャンセル回路Info
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- JPH0870223A JPH0870223A JP6205125A JP20512594A JPH0870223A JP H0870223 A JPH0870223 A JP H0870223A JP 6205125 A JP6205125 A JP 6205125A JP 20512594 A JP20512594 A JP 20512594A JP H0870223 A JPH0870223 A JP H0870223A
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- 230000003321 amplification Effects 0.000 claims description 21
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 8
- 238000005513 bias potential Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 入力信号のゲインとオフセット制御のゲイン
を別々に設定し、入力信号のゲインを改善する。 【構成】 差動増幅部Ａ１中のＴｒ１１，１２が差動動
作で入力信号を増幅する。差動増幅部Ａ２中のＴｒ２
１，２２は、オフセット制御端子ＶＡＰ，ＶＡＮからの
オフセット制御信号の電位に基づいて差動動作し、出力
端子ＤＯＰ，ＤＯＮの電位をそれぞれバイアスする。そ
のため、出力信号中のオフセットの量が制御される。一
方、電流制御部２６は電流源２５に流れる電流量を制御
し、出力信号の電位及びオフセット制御量に対するゲイ
ンの自由な制御を可能にする。
を別々に設定し、入力信号のゲインを改善する。 【構成】 差動増幅部Ａ１中のＴｒ１１，１２が差動動
作で入力信号を増幅する。差動増幅部Ａ２中のＴｒ２
１，２２は、オフセット制御端子ＶＡＰ，ＶＡＮからの
オフセット制御信号の電位に基づいて差動動作し、出力
端子ＤＯＰ，ＤＯＮの電位をそれぞれバイアスする。そ
のため、出力信号中のオフセットの量が制御される。一
方、電流制御部２６は電流源２５に流れる電流量を制御
し、出力信号の電位及びオフセット制御量に対するゲイ
ンの自由な制御を可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、光通信の信号伝送にお
ける信号受信装置等で使用されるオフセットキャンセル
回路に関するものである。
ける信号受信装置等で使用されるオフセットキャンセル
回路に関するものである。
【０００２】
【従来の技術】図２は、従来のオフセットキャンセル回
路を示す回路図である。一般的に用いられる図２のオフ
セットキャンセル回路は、入力端子ＤＩからの入力信号
の電位をベースに入力するｎｐｎ型トランジスタ（以
下、Ｔｒという）１と制御端子ＶＡからの制御信号の電
位をベースに入力するＴｒ２を有した差動増幅回路で構
成されている。各Ｔｒ１，２のコレクタは、負荷抵抗
３，４をそれぞれ介して電源電位Ｖｃｃに接続され、各
Ｔｒ１，２のエミッタはエミッタ抵抗５，６を介して互
いに接続されている。エミッタ抵抗５，６の接続点が電
流源７を介して接地電位Ｖｅｅに接続されている。各Ｔ
ｒ１，２のコレクタには、出力端子ＤＯＰ，ＤＯＮがそ
れぞれ接続されている。次に、図２のオフセットキャン
セル回路の動作を説明する。図２のオフセットキャンセ
ル回路は入力信号と制御信号の電位差を増幅する。入力
信号と制御信号の電位差を差動増幅した結果の電位差が
出力端子ＤＯＰ，ＤＯＮから出力される。ここで、制御
端子ＶＡの電位を変化させることによってＴｒ２の抵抗
が変化し、そのＴｒ２のコレクタの電位が変化する。即
ち、制御信号によってオフセットキャンセル回路におけ
るスレッショルド電圧が変化し、出力端子ＤＯＰ，ＤＯ
Ｎの間の電位差中のオフセットが制御される。
路を示す回路図である。一般的に用いられる図２のオフ
セットキャンセル回路は、入力端子ＤＩからの入力信号
の電位をベースに入力するｎｐｎ型トランジスタ（以
下、Ｔｒという）１と制御端子ＶＡからの制御信号の電
位をベースに入力するＴｒ２を有した差動増幅回路で構
成されている。各Ｔｒ１，２のコレクタは、負荷抵抗
３，４をそれぞれ介して電源電位Ｖｃｃに接続され、各
Ｔｒ１，２のエミッタはエミッタ抵抗５，６を介して互
いに接続されている。エミッタ抵抗５，６の接続点が電
流源７を介して接地電位Ｖｅｅに接続されている。各Ｔ
ｒ１，２のコレクタには、出力端子ＤＯＰ，ＤＯＮがそ
れぞれ接続されている。次に、図２のオフセットキャン
セル回路の動作を説明する。図２のオフセットキャンセ
ル回路は入力信号と制御信号の電位差を増幅する。入力
信号と制御信号の電位差を差動増幅した結果の電位差が
出力端子ＤＯＰ，ＤＯＮから出力される。ここで、制御
端子ＶＡの電位を変化させることによってＴｒ２の抵抗
が変化し、そのＴｒ２のコレクタの電位が変化する。即
ち、制御信号によってオフセットキャンセル回路におけ
るスレッショルド電圧が変化し、出力端子ＤＯＰ，ＤＯ
Ｎの間の電位差中のオフセットが制御される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
オフセットキャンセル回路においては、次のような課題
があった。即ち、差動増幅回路における片相の入力端子
である制御端子ＶＡには制御信号を入力する構成である
ので、入力信号を差動増幅する場合に比べて、ゲインが
６ｄＢ低くなるという課題があった。また、入力信号に
対するゲインと制御信号のゲイン及びダイナミックレン
ジを別々に設定することが不可能であるという問題もあ
った。
オフセットキャンセル回路においては、次のような課題
があった。即ち、差動増幅回路における片相の入力端子
である制御端子ＶＡには制御信号を入力する構成である
ので、入力信号を差動増幅する場合に比べて、ゲインが
６ｄＢ低くなるという課題があった。また、入力信号に
対するゲインと制御信号のゲイン及びダイナミックレン
ジを別々に設定することが不可能であるという問題もあ
った。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、オフセットキャンセル回路を次のよ
うな構成にしている。第１及び第２電極とその第１及び
第２電極間の導通状態を制御する制御電極とを持ち該第
１電極同士が接続されてそれぞれ差動動作を行う第１及
び第２のトランジスタと、前記各第１及び第２のトラン
ジスタの第２電極と電源間にそれぞれ接続された第１及
び第２の負荷抵抗と、前記第１及び第２のトランジスタ
の第１電極同士の接続ノードに接続され、該第１及び第
２のトランジスタに電流を供給する第１の電流源とを有
し、１対の差動信号入力端子を介して前記各第１及び第
２のトランジスタの制御電極に与えられた入力信号の電
位を差動増幅する第１の差動増幅部と、前記第１及び第
２電極と制御電極とを持ち該第１電極同士が接続されて
それぞれ差動動作を行う第３及び第４のトランジスタ
と、前記第３及び第４のトランジスタの第１電極同士の
接続ノードに接続され、該第３及び第４のトランジスタ
に電流を供給する第２の電流源とを有し、前記３及び第
４のトランジスタの第２電極は前記第１及び第２の負荷
抵抗を介して電源にそれぞれ接続されかつ制御電極には
１対のオフセット制御端子を介したオフセット制御信号
の電位がそれぞれ印加され、前記第１の差動増幅部の出
力信号中のオフセットを補償する第２の差動増幅部と
を、備えている。
を解決するために、オフセットキャンセル回路を次のよ
うな構成にしている。第１及び第２電極とその第１及び
第２電極間の導通状態を制御する制御電極とを持ち該第
１電極同士が接続されてそれぞれ差動動作を行う第１及
び第２のトランジスタと、前記各第１及び第２のトラン
ジスタの第２電極と電源間にそれぞれ接続された第１及
び第２の負荷抵抗と、前記第１及び第２のトランジスタ
の第１電極同士の接続ノードに接続され、該第１及び第
２のトランジスタに電流を供給する第１の電流源とを有
し、１対の差動信号入力端子を介して前記各第１及び第
２のトランジスタの制御電極に与えられた入力信号の電
位を差動増幅する第１の差動増幅部と、前記第１及び第
２電極と制御電極とを持ち該第１電極同士が接続されて
それぞれ差動動作を行う第３及び第４のトランジスタ
と、前記第３及び第４のトランジスタの第１電極同士の
接続ノードに接続され、該第３及び第４のトランジスタ
に電流を供給する第２の電流源とを有し、前記３及び第
４のトランジスタの第２電極は前記第１及び第２の負荷
抵抗を介して電源にそれぞれ接続されかつ制御電極には
１対のオフセット制御端子を介したオフセット制御信号
の電位がそれぞれ印加され、前記第１の差動増幅部の出
力信号中のオフセットを補償する第２の差動増幅部と
を、備えている。
【０００５】第２の発明は、第１の発明における第１及
び第２のトランジスタと第１の電流源とを有し、１対の
差動信号入力端子を介して前記第１及び第２のトランジ
スタの制御電極に与えられた入力信号を差動増幅する第
１の差動増幅部と、請求項１記載の第３及び第４のトラ
ンジスタと第２の電流源とを有し、１対のオフセット制
御端子を介して第３及び第４のトランジスタに与えられ
たオフセット制御信号を差動増幅する第２の差動増幅部
とをオフセットキャンセル回路に備えている。さらに、
このオフセットキャンセル回路には、第１及び第２電極
とその第１及び第２電極間の導通状態を制御する制御電
極とを持ち該第１電極同士が接続されかつ該各制御電極
に１対のゲイン制御端子から与えられたゲイン制御信号
の電位に対する差動動作をそれぞれ行う第５及び第６の
トランジスタをそれぞれ有し、前記第５及び第６のトラ
ンジスタの第１電極同士の接続ノードが前記第１のトラ
ンジスタまたは第２のトランジスタの第２電極にそれぞ
れ接続され、前記第１の差動増幅部における差動増幅の
ゲインを制御する第３及び第４の差動増幅部と、前記第
１及び第２電極と制御電極とを持ち該第１電極同士が接
続されかつ該各制御電極に１対のゲイン制御端子から与
えられたゲイン制御信号の電位に対する差動動作をそれ
ぞれ行う第７及び第８のトランジスタをそれぞれ有し、
前記第７及び第８のトランジスタの第１電極同士の接続
ノードが前記第３のトランジスタまたは第４のトランジ
スタの第２電極にそれぞれ接続され、前記第２の差動増
幅部における差動増幅のゲインを制御する第５及び第６
の差動増幅部とが、設けられている。第３の発明は、第
１または第２の発明におけるオフセットキャンセル回路
に、前記第２の電流源が供給する電流を制御する電流制
御部を設けている。
び第２のトランジスタと第１の電流源とを有し、１対の
差動信号入力端子を介して前記第１及び第２のトランジ
スタの制御電極に与えられた入力信号を差動増幅する第
１の差動増幅部と、請求項１記載の第３及び第４のトラ
ンジスタと第２の電流源とを有し、１対のオフセット制
御端子を介して第３及び第４のトランジスタに与えられ
たオフセット制御信号を差動増幅する第２の差動増幅部
とをオフセットキャンセル回路に備えている。さらに、
このオフセットキャンセル回路には、第１及び第２電極
とその第１及び第２電極間の導通状態を制御する制御電
極とを持ち該第１電極同士が接続されかつ該各制御電極
に１対のゲイン制御端子から与えられたゲイン制御信号
の電位に対する差動動作をそれぞれ行う第５及び第６の
トランジスタをそれぞれ有し、前記第５及び第６のトラ
ンジスタの第１電極同士の接続ノードが前記第１のトラ
ンジスタまたは第２のトランジスタの第２電極にそれぞ
れ接続され、前記第１の差動増幅部における差動増幅の
ゲインを制御する第３及び第４の差動増幅部と、前記第
１及び第２電極と制御電極とを持ち該第１電極同士が接
続されかつ該各制御電極に１対のゲイン制御端子から与
えられたゲイン制御信号の電位に対する差動動作をそれ
ぞれ行う第７及び第８のトランジスタをそれぞれ有し、
前記第７及び第８のトランジスタの第１電極同士の接続
ノードが前記第３のトランジスタまたは第４のトランジ
スタの第２電極にそれぞれ接続され、前記第２の差動増
幅部における差動増幅のゲインを制御する第５及び第６
の差動増幅部とが、設けられている。第３の発明は、第
１または第２の発明におけるオフセットキャンセル回路
に、前記第２の電流源が供給する電流を制御する電流制
御部を設けている。
【０００６】
【作用】第１の発明によれば、以上のようにオフセット
キャンセル回路を構成したので、第１の差動増幅部中の
第１及び第２のトランジスタの各制御電極には、差動信
号入力端子を介した入力信号の振幅に対応する電位が与
えられる。第１及び第２のトランジスタの差動動作によ
って、その入力信号が差動増幅される。ここで、入力信
号中或いはこのオフセットキャンセル回路にオフセット
が存在する場合、差動増幅結果の出力信号にもオフセッ
ト分が含まれる。第２の差動増幅部中の第３及び第４の
トランジスタの制御電極には、例えば、その出力信号中
のオフセットを除去するためのオフセット制御信号に対
応する電位が与えられ、第３及び第４のトランジスタが
オフセット制御信号を差動増幅して出力信号中のオフセ
ットを除去する。第２の発明は、第３及び第４の差動増
幅部は、第１の差動増幅部中の第１及び第２のトランジ
スタの各差動動作におけるゲインをゲイン制御信号の電
位に基づいて制御する。また、第４及び第５の差動増幅
部は、第２の差動増幅部中の第３及び第４のトランジス
タの各差動動作におけるゲインをゲイン制御信号の電位
に基づいて制御する。第３の発明は、第１または第２の
発明における第２の電流源が電流制御部によって制御さ
れ、第２の差動増幅部に流れる電流が制御される。その
ため、第２の差動増幅部によるオフセット制御量が制御
される。従って、前記課題を解決できるのである。
キャンセル回路を構成したので、第１の差動増幅部中の
第１及び第２のトランジスタの各制御電極には、差動信
号入力端子を介した入力信号の振幅に対応する電位が与
えられる。第１及び第２のトランジスタの差動動作によ
って、その入力信号が差動増幅される。ここで、入力信
号中或いはこのオフセットキャンセル回路にオフセット
が存在する場合、差動増幅結果の出力信号にもオフセッ
ト分が含まれる。第２の差動増幅部中の第３及び第４の
トランジスタの制御電極には、例えば、その出力信号中
のオフセットを除去するためのオフセット制御信号に対
応する電位が与えられ、第３及び第４のトランジスタが
オフセット制御信号を差動増幅して出力信号中のオフセ
ットを除去する。第２の発明は、第３及び第４の差動増
幅部は、第１の差動増幅部中の第１及び第２のトランジ
スタの各差動動作におけるゲインをゲイン制御信号の電
位に基づいて制御する。また、第４及び第５の差動増幅
部は、第２の差動増幅部中の第３及び第４のトランジス
タの各差動動作におけるゲインをゲイン制御信号の電位
に基づいて制御する。第３の発明は、第１または第２の
発明における第２の電流源が電流制御部によって制御さ
れ、第２の差動増幅部に流れる電流が制御される。その
ため、第２の差動増幅部によるオフセット制御量が制御
される。従って、前記課題を解決できるのである。
【０００７】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すオフセットキャン
セル回路の回路図である。このオフセットキャンセル回
路は、第１及び第２の差動増幅部Ａ１，Ａ２を備えてい
る。差動増幅部Ａ１は、入力信号用の１対の差動信号入
力端子ＤＩＰ，ＤＩＮを有し、それらの端子ＤＩＰ，Ｄ
ＩＮは第１及び第２のトランジスタであるＴｒ１１，１
２の制御電極のベースにそれぞれ接続されている。Ｔｒ
１１，１２の第２電極であるコレクタは第１及び第２の
負荷抵抗１３，１４をそれぞれ介して電源電位Ｖｃｃに
接続され、抵抗１３，１４と各Ｔｒ１１，１２のコレク
タの接続ノードＮ１１，１２が、１対の差動出力端子Ｄ
ＯＰ，ＤＯＮに接続されている。Ｔｒ１１，１２の第１
電極の各エミッタ同士はエミッタ抵抗１５，１６を介し
て互いに接続され、そのら抵抗１５，１６の接続点が、
第１の電流源１７を介して接地電位Ｖｅｅに接続されて
いる。差動増幅部Ａ２は、オフセット制御信号用の１対
のオフセット制御端子ＶＡＰ，ＶＡＮとを有し、それら
の端子ＶＡＰ，ＶＡＮが、第３及び第４のトランジスタ
であるＴｒ２１，２２のベースに接続されている。Ｔｒ
２１，２２のコレクタは、抵抗１３，１４を介して電源
電位Ｖｃｃに接続され、Ｔｒ２１，２２のエミッタ同士
はエミッタ抵抗２３，２４を介して互いに接続されてい
る。即ち、これらＴｒ２１，２２における負荷抵抗は、
差動増幅部Ａ１と共に負荷抵抗１３，１４を共用する構
成である。抵抗２３，２４の接続点が第２の電流源２５
を介して接地電位Ｖｅｅに接続されている。電流源２５
には、電流制御部２６が接続されている。電流制御部２
６は電流源２５に対する制御を行い、その結果電流源２
５から送出される電流が制御される構成となってとい
る。
セル回路の回路図である。このオフセットキャンセル回
路は、第１及び第２の差動増幅部Ａ１，Ａ２を備えてい
る。差動増幅部Ａ１は、入力信号用の１対の差動信号入
力端子ＤＩＰ，ＤＩＮを有し、それらの端子ＤＩＰ，Ｄ
ＩＮは第１及び第２のトランジスタであるＴｒ１１，１
２の制御電極のベースにそれぞれ接続されている。Ｔｒ
１１，１２の第２電極であるコレクタは第１及び第２の
負荷抵抗１３，１４をそれぞれ介して電源電位Ｖｃｃに
接続され、抵抗１３，１４と各Ｔｒ１１，１２のコレク
タの接続ノードＮ１１，１２が、１対の差動出力端子Ｄ
ＯＰ，ＤＯＮに接続されている。Ｔｒ１１，１２の第１
電極の各エミッタ同士はエミッタ抵抗１５，１６を介し
て互いに接続され、そのら抵抗１５，１６の接続点が、
第１の電流源１７を介して接地電位Ｖｅｅに接続されて
いる。差動増幅部Ａ２は、オフセット制御信号用の１対
のオフセット制御端子ＶＡＰ，ＶＡＮとを有し、それら
の端子ＶＡＰ，ＶＡＮが、第３及び第４のトランジスタ
であるＴｒ２１，２２のベースに接続されている。Ｔｒ
２１，２２のコレクタは、抵抗１３，１４を介して電源
電位Ｖｃｃに接続され、Ｔｒ２１，２２のエミッタ同士
はエミッタ抵抗２３，２４を介して互いに接続されてい
る。即ち、これらＴｒ２１，２２における負荷抵抗は、
差動増幅部Ａ１と共に負荷抵抗１３，１４を共用する構
成である。抵抗２３，２４の接続点が第２の電流源２５
を介して接地電位Ｖｅｅに接続されている。電流源２５
には、電流制御部２６が接続されている。電流制御部２
６は電流源２５に対する制御を行い、その結果電流源２
５から送出される電流が制御される構成となってとい
る。
【０００８】次に、図１のオフセットキャンセル回路の
動作を説明する。入力信号が差動信号入力端子ＤＩＰ，
ＤＩＮ間に印加され、各入力端子ＤＩＰ，ＤＩＮの電位
によってＴｒ１１，１２の導通状態がそれぞれ変化す
る。一方、制御信号が制御端子ＶＡＰ，ＶＡＮに印加さ
れ、Ｔｒ２１，２２の導通状態も制御端子ＶＡＰ，ＶＡ
Ｎの電位によってそれぞれ変化する。負荷抵抗１３，１
４には、各Ｔｒ１１，１２，２１，２２の導通状態と電
流源１７，２５に対応した電流が流れ、ノードＮ１１，
１２の電位、即ち端子ＤＯＰ，ＤＯＮの電位が設定され
る。図３は、オフセットの説明図である。図３の（ｉ）
のように、入力信号にオフセット、つまり差動信号入力
端子ＤＩＰ，ＤＩＮ間の電位差にオフセットがあるとす
ると、オフセット制御端子ＶＡＰ，ＶＡＮの電位が等し
いとき、各端子ＤＯＰ，ＤＯＮ間の電位差におけるオフ
セット電圧は、入力端子ＤＩＰ，ＤＩＮ間の電位差と差
動増幅部Ａ１の持つゲインとの積となる。つまり、図３
の（ii）のようになる。ここで、差動入力信号のオフセ
ット電位差をＶoffI、差動増幅Ａ１のゲインをＧA1とす
ると出力端子間ＤＯＰ，ＤＯＮ間におけるオフセット電
位差ＶoffO1 は、次の（１）式になる。
動作を説明する。入力信号が差動信号入力端子ＤＩＰ，
ＤＩＮ間に印加され、各入力端子ＤＩＰ，ＤＩＮの電位
によってＴｒ１１，１２の導通状態がそれぞれ変化す
る。一方、制御信号が制御端子ＶＡＰ，ＶＡＮに印加さ
れ、Ｔｒ２１，２２の導通状態も制御端子ＶＡＰ，ＶＡ
Ｎの電位によってそれぞれ変化する。負荷抵抗１３，１
４には、各Ｔｒ１１，１２，２１，２２の導通状態と電
流源１７，２５に対応した電流が流れ、ノードＮ１１，
１２の電位、即ち端子ＤＯＰ，ＤＯＮの電位が設定され
る。図３は、オフセットの説明図である。図３の（ｉ）
のように、入力信号にオフセット、つまり差動信号入力
端子ＤＩＰ，ＤＩＮ間の電位差にオフセットがあるとす
ると、オフセット制御端子ＶＡＰ，ＶＡＮの電位が等し
いとき、各端子ＤＯＰ，ＤＯＮ間の電位差におけるオフ
セット電圧は、入力端子ＤＩＰ，ＤＩＮ間の電位差と差
動増幅部Ａ１の持つゲインとの積となる。つまり、図３
の（ii）のようになる。ここで、差動入力信号のオフセ
ット電位差をＶoffI、差動増幅Ａ１のゲインをＧA1とす
ると出力端子間ＤＯＰ，ＤＯＮ間におけるオフセット電
位差ＶoffO1 は、次の（１）式になる。
【０００９】 ＶoffO1 ＝ＶoffI×ＧA1 ・・・（１） また、同様に各オフセット制御端子ＶＡＰ，ＶＡＮ間の
電位差をＶoffA、差動増幅部Ａ２のゲインをＧA2とする
と、出力端子間ＤＯＰ，ＤＯＮ間におけるオフセット電
位差ＶoffO2 は次の（２）式となる。 ＶoffO2 ＝ＶoffA×ＧA2 ・・・（２） ここで、次の（３）式のなるように、オフセット制端子
制御ＶＡＰ，ＶＡＮの電位を制御することにより、図３
の（iii)のように、入力端子ＤＩＰ，ＤＩＮ間のオフセ
ットを補償することができる。 ＶoffO1 −ＶoffO2 ＝０ ・・・（３） 次に、電流源２５に付加された電流制御部２６の動作に
ついて説明する。電流制御部２６は電流源２５を制御
し、これにより差動増幅部Ａ２に流れる電流が制御され
る。この電流制御部２６の制御によって差動増幅部Ａ２
を流れる電流Ｉ２が変化すると抵抗１３，１４に流れる
電流が変化し、ノードＮ１１，Ｎ１２の電位が変化す
る。即ち、端子ＤＯＰ，ＤＯＮの電位が共にバイアスさ
れる。差動増幅部Ａ２に流れる電流が、例えばΔＩ2 変
化すると、出力端子ＤＯＰ，ＤＯＮのバイアス電位の変
化量ΔＶは、次の（４）式となる。ただし、Ｒ13は抵抗
１３の抵抗値である。
電位差をＶoffA、差動増幅部Ａ２のゲインをＧA2とする
と、出力端子間ＤＯＰ，ＤＯＮ間におけるオフセット電
位差ＶoffO2 は次の（２）式となる。 ＶoffO2 ＝ＶoffA×ＧA2 ・・・（２） ここで、次の（３）式のなるように、オフセット制端子
制御ＶＡＰ，ＶＡＮの電位を制御することにより、図３
の（iii)のように、入力端子ＤＩＰ，ＤＩＮ間のオフセ
ットを補償することができる。 ＶoffO1 −ＶoffO2 ＝０ ・・・（３） 次に、電流源２５に付加された電流制御部２６の動作に
ついて説明する。電流制御部２６は電流源２５を制御
し、これにより差動増幅部Ａ２に流れる電流が制御され
る。この電流制御部２６の制御によって差動増幅部Ａ２
を流れる電流Ｉ２が変化すると抵抗１３，１４に流れる
電流が変化し、ノードＮ１１，Ｎ１２の電位が変化す
る。即ち、端子ＤＯＰ，ＤＯＮの電位が共にバイアスさ
れる。差動増幅部Ａ２に流れる電流が、例えばΔＩ2 変
化すると、出力端子ＤＯＰ，ＤＯＮのバイアス電位の変
化量ΔＶは、次の（４）式となる。ただし、Ｒ13は抵抗
１３の抵抗値である。
【００１０】 ΔＶ＝１／２×ΔＩ2 ×Ｒ13 ・・・（４） このように、電流制御部２６はその制御量に応じ、出力
信号のバイアス電位を自由に設定することを可能する。
また、この電流Ｉ２の変化によって、差動増幅部Ａ２に
おけるゲインが変化するため、電流制御部２６の制御に
より、オフセット制御量のゲインを変化させることがで
きる。以上のように、本実施例では、入力信号用の差動
増幅部Ａ１と、オフセット制御用の差動増幅部Ａ２を別
々に備えているので、入力信号に対する差動増幅を行う
ことができ、入力信号に対するゲインを向上でききる。
また、差動増幅部Ａ１における抵抗１５，１６及び電流
源１７と、差動増幅部Ａ２における抵抗２３，２４及び
電流源２５の特性とを、それぞれ別々に設定できるの
で、入力信号に対するオフセットを補償すると共にこの
オフセットキャンセル回路に存在するオフセットも補償
でき、結果として入力信号とオフセット制御信号のゲイ
ン及びダイナミックレンジを独立に設定できる。さら
に、差動増幅部Ａ２の電流源２５を制御する電流制御部
２６を設けているので、出力信号の電位及びオフセット
制御量のゲインを自由に制御すること可能となり、オフ
セット制御信号のみで制御しきれないオフセットを容易
に補償することができる。
信号のバイアス電位を自由に設定することを可能する。
また、この電流Ｉ２の変化によって、差動増幅部Ａ２に
おけるゲインが変化するため、電流制御部２６の制御に
より、オフセット制御量のゲインを変化させることがで
きる。以上のように、本実施例では、入力信号用の差動
増幅部Ａ１と、オフセット制御用の差動増幅部Ａ２を別
々に備えているので、入力信号に対する差動増幅を行う
ことができ、入力信号に対するゲインを向上でききる。
また、差動増幅部Ａ１における抵抗１５，１６及び電流
源１７と、差動増幅部Ａ２における抵抗２３，２４及び
電流源２５の特性とを、それぞれ別々に設定できるの
で、入力信号に対するオフセットを補償すると共にこの
オフセットキャンセル回路に存在するオフセットも補償
でき、結果として入力信号とオフセット制御信号のゲイ
ン及びダイナミックレンジを独立に設定できる。さら
に、差動増幅部Ａ２の電流源２５を制御する電流制御部
２６を設けているので、出力信号の電位及びオフセット
制御量のゲインを自由に制御すること可能となり、オフ
セット制御信号のみで制御しきれないオフセットを容易
に補償することができる。
【００１１】第２の実施例 図４は、本発明の第２の実施を示すオフセットキャンセ
ル回路の回路図であり、図１と共通する要素には共通の
符号が付されている。図３の回路は、第１の実施例のオ
フセットキャンセル回路の第１及び第２の差動増幅部Ａ
１，Ａ２における各Ｔｒ１１，１２，２１，２２のコレ
クタに、新たに第３〜第６の差動増幅部Ａ３〜６を縦積
みに設けた構成となっている。このオフセットキャンセ
ル回路の差動増幅部Ａ１は、第１の実施例と同様に、１
対の差動信号入力端子ＤＩＰ，ＤＩＮと、端子ＤＩＰ，
ＤＩＮにそれぞれのベースが接続されたは２個のｎｐｎ
型Ｔｒ１１，１２と、Ｔｒ１１，１２のエミッタ同士を
接続するエミッタ抵抗１５，１６と、それら抵抗１５，
１６の接続点と接地電位Ｖｅｅ間に設けられた電流源１
７を備えている。Ｔｒ１１のコレクタに差動増幅部Ａ３
が接続されている。差動増幅部Ａ３は、ゲイン制御信号
の振幅を入力する１対のゲイン制御端子ＶＢＰ，ＶＢＮ
にベースがそれぞれ接続された第５及び第６のトランジ
スタであるＴｒ３１，３２を有し、各Ｔｒ３１，３２の
コレクタが負荷抵抗３３，３４を介して電源電位Ｖｃｃ
に接続されている。各Ｔｒ３１，３２のエミッタはエミ
ッタ抵抗３５，３６を介して互いに接続され、エミッタ
抵抗３５，３６の接続点がＴｒ１１のコレクタに接続さ
れている。Ｔｒ１２のコレクタには差動増幅部Ａ４が接
続されている。差動増幅部Ａ４は、ゲイン制御端子ＶＢ
Ｐ，ＶＢＮにベースがそれぞれ接続された第５及び第６
のトランジスタであるＴｒ４１，４２を有し、各Ｔｒ４
１，４２のコレクタが負荷抵抗４３，４４を介して電源
電位Ｖｃｃに接続されている。各Ｔｒ４１，４２のエミ
ッタはエミッタ抵抗４５，４６を介して互いに接続され
ている。抵抗３５，３６の接続点がＴｒ１２のコレクタ
に接続されている。
ル回路の回路図であり、図１と共通する要素には共通の
符号が付されている。図３の回路は、第１の実施例のオ
フセットキャンセル回路の第１及び第２の差動増幅部Ａ
１，Ａ２における各Ｔｒ１１，１２，２１，２２のコレ
クタに、新たに第３〜第６の差動増幅部Ａ３〜６を縦積
みに設けた構成となっている。このオフセットキャンセ
ル回路の差動増幅部Ａ１は、第１の実施例と同様に、１
対の差動信号入力端子ＤＩＰ，ＤＩＮと、端子ＤＩＰ，
ＤＩＮにそれぞれのベースが接続されたは２個のｎｐｎ
型Ｔｒ１１，１２と、Ｔｒ１１，１２のエミッタ同士を
接続するエミッタ抵抗１５，１６と、それら抵抗１５，
１６の接続点と接地電位Ｖｅｅ間に設けられた電流源１
７を備えている。Ｔｒ１１のコレクタに差動増幅部Ａ３
が接続されている。差動増幅部Ａ３は、ゲイン制御信号
の振幅を入力する１対のゲイン制御端子ＶＢＰ，ＶＢＮ
にベースがそれぞれ接続された第５及び第６のトランジ
スタであるＴｒ３１，３２を有し、各Ｔｒ３１，３２の
コレクタが負荷抵抗３３，３４を介して電源電位Ｖｃｃ
に接続されている。各Ｔｒ３１，３２のエミッタはエミ
ッタ抵抗３５，３６を介して互いに接続され、エミッタ
抵抗３５，３６の接続点がＴｒ１１のコレクタに接続さ
れている。Ｔｒ１２のコレクタには差動増幅部Ａ４が接
続されている。差動増幅部Ａ４は、ゲイン制御端子ＶＢ
Ｐ，ＶＢＮにベースがそれぞれ接続された第５及び第６
のトランジスタであるＴｒ４１，４２を有し、各Ｔｒ４
１，４２のコレクタが負荷抵抗４３，４４を介して電源
電位Ｖｃｃに接続されている。各Ｔｒ４１，４２のエミ
ッタはエミッタ抵抗４５，４６を介して互いに接続され
ている。抵抗３５，３６の接続点がＴｒ１２のコレクタ
に接続されている。
【００１２】一方、このオフセットキャンセル回路の差
動増幅部Ａ２は、第１の実施例と同様に、１対のオフセ
ット制御端子ＶＡＰ，ＶＡＮにそれぞれのベースが接続
されたＴｒ２１，２２と、Ｔｒ２１，２２のエミッタ同
士を接続するエミッタ抵抗２３，２４とを有し、抵抗２
３，２４の接続点が電流源２５を介して接地電位Ｖｅｅ
に接続されている。また、電流源２５には、第１の実施
例と同様の電流制御部２６が接続されている。Ｔｒ２１
のコレクタには、差動増幅部Ａ５が接続されている。差
動増幅部Ａ５は１対のゲイン制御端子ＶＢＰ，ＶＢＮに
それぞれのベースが接続された第７及び第８のトランジ
スタであるＴｒ５１，５２を有している。それらＴｒ５
１，５２のコレクタは抵抗４３，４４を介して電源電位
Ｖｃｃにそれぞれ接続され、各Ｔｒ５１，５２のエミッ
タ同士はエミッタ抵抗５３，５４を介して互いに接続さ
れている。即ち、これら各Ｔｒ５１，５２は、差動増幅
部Ａ４と共に負荷抵抗４３，４４を共用する構成であ
る。抵抗５３，５４の接続点がＴｒ２１のコレクタに接
続されている。Ｔｒ２２のコレクタには、差動増幅部Ａ
６が接続されている。差動増幅部Ａ６は１対のゲイン制
御端子ＶＢＰ，ＶＢＮにそれぞれのベースが接続された
第７及び第８のトランジスタであるＴｒ６１，６２を有
している。それらＴｒ６１，６２のコレクタは抵抗３
３，３４を介して電源電位Ｖｃｃにそれぞれ接続され、
Ｔｒ６１，６２のエミッタ同士はエミッタ抵抗６３，６
４を介して互いに接続されている。即ち、これらＴｒ６
１，６２は、差動増幅部Ａ３と共に負荷抵抗３３，３４
を共用する構成である。抵抗６３，６４の接続点がＴｒ
２２のコレクタに接続されている。このオフセットキャ
ンセル回路の差動出力端子であるい１対の出力端子ＤＯ
Ｐ，ＤＯＮは、各抵抗３３，４４とＴｒ３１，４２のコ
レクタの接続ノードＮ３１，Ｎ４２に接続されている。
動増幅部Ａ２は、第１の実施例と同様に、１対のオフセ
ット制御端子ＶＡＰ，ＶＡＮにそれぞれのベースが接続
されたＴｒ２１，２２と、Ｔｒ２１，２２のエミッタ同
士を接続するエミッタ抵抗２３，２４とを有し、抵抗２
３，２４の接続点が電流源２５を介して接地電位Ｖｅｅ
に接続されている。また、電流源２５には、第１の実施
例と同様の電流制御部２６が接続されている。Ｔｒ２１
のコレクタには、差動増幅部Ａ５が接続されている。差
動増幅部Ａ５は１対のゲイン制御端子ＶＢＰ，ＶＢＮに
それぞれのベースが接続された第７及び第８のトランジ
スタであるＴｒ５１，５２を有している。それらＴｒ５
１，５２のコレクタは抵抗４３，４４を介して電源電位
Ｖｃｃにそれぞれ接続され、各Ｔｒ５１，５２のエミッ
タ同士はエミッタ抵抗５３，５４を介して互いに接続さ
れている。即ち、これら各Ｔｒ５１，５２は、差動増幅
部Ａ４と共に負荷抵抗４３，４４を共用する構成であ
る。抵抗５３，５４の接続点がＴｒ２１のコレクタに接
続されている。Ｔｒ２２のコレクタには、差動増幅部Ａ
６が接続されている。差動増幅部Ａ６は１対のゲイン制
御端子ＶＢＰ，ＶＢＮにそれぞれのベースが接続された
第７及び第８のトランジスタであるＴｒ６１，６２を有
している。それらＴｒ６１，６２のコレクタは抵抗３
３，３４を介して電源電位Ｖｃｃにそれぞれ接続され、
Ｔｒ６１，６２のエミッタ同士はエミッタ抵抗６３，６
４を介して互いに接続されている。即ち、これらＴｒ６
１，６２は、差動増幅部Ａ３と共に負荷抵抗３３，３４
を共用する構成である。抵抗６３，６４の接続点がＴｒ
２２のコレクタに接続されている。このオフセットキャ
ンセル回路の差動出力端子であるい１対の出力端子ＤＯ
Ｐ，ＤＯＮは、各抵抗３３，４４とＴｒ３１，４２のコ
レクタの接続ノードＮ３１，Ｎ４２に接続されている。
【００１３】次に、このオフセットキャンセル回路の動
作を説明する。第１の実施例と同様に、差動増幅部Ａ１
は入力端子ＤＩＰ，ＤＩＮの電位に応じた入力信号の差
動増幅を行い、差動増幅部Ａ２はオフセット制御端子Ｖ
ＡＰ，ＶＡＮに与えられた電位に基づきオフセット制御
量を制御する。また、電流制御部２６は出力端子ＤＯ
Ｐ，ＤＯＮのバイアス電位を設定する。一方、新たに設
けられた差動増幅部Ａ３〜Ａ６は、差動増幅部Ａ１，Ａ
２における入力信号の差動増幅とオフセット制御量のゲ
インを制御する。例えば、差動増幅部Ａ１，Ａ３に着目
して電流源１７に流れる電流をＩ１、抵抗３３の抵抗値
をＲ33、抵抗１５の抵抗値をＲ15、及びＴｒ３１のコレ
クタ電流をＩ31とすると、本実施例の回路の入力信号に
対するゲインはＧV は、概略次の（５）式で表すことが
できる。
作を説明する。第１の実施例と同様に、差動増幅部Ａ１
は入力端子ＤＩＰ，ＤＩＮの電位に応じた入力信号の差
動増幅を行い、差動増幅部Ａ２はオフセット制御端子Ｖ
ＡＰ，ＶＡＮに与えられた電位に基づきオフセット制御
量を制御する。また、電流制御部２６は出力端子ＤＯ
Ｐ，ＤＯＮのバイアス電位を設定する。一方、新たに設
けられた差動増幅部Ａ３〜Ａ６は、差動増幅部Ａ１，Ａ
２における入力信号の差動増幅とオフセット制御量のゲ
インを制御する。例えば、差動増幅部Ａ１，Ａ３に着目
して電流源１７に流れる電流をＩ１、抵抗３３の抵抗値
をＲ33、抵抗１５の抵抗値をＲ15、及びＴｒ３１のコレ
クタ電流をＩ31とすると、本実施例の回路の入力信号に
対するゲインはＧV は、概略次の（５）式で表すことが
できる。
【００１４】
【数１】 である。
【００１５】電流Ｉ31はゲイン制御端子ＶＢＰ，ＶＢＮ
間に電位差に比例する。そのため、ゲイン制御端子ＶＢ
Ｐ，ＶＢＮ間に電位差を制御することによってゲインＧ
V を自由に設定することができる。また、同様に、ゲイ
ン制御端子ＶＢＰ，ＶＢＮの電位に基づいて、差動増幅
部Ａ５，Ａ６を流れる電流が変化し、オフセット制御量
におけるゲインも変化する。以上のように、本実施例で
は、第１のオフセットキャンセル回路に、新たにゲイン
可変用の差動増幅部Ａ３〜Ａ６を設けているので、ゲイ
ン制御端子ＶＢＰ，ＶＢＮの電位を駆動することで各ゲ
インを制御することができ、ＡＧＣ（Auto Gain Contro
l ）機能或いはＭＧＣ（Manual Gain Control ）機能を
オフセットキャンセル回路に追加することができる。
間に電位差に比例する。そのため、ゲイン制御端子ＶＢ
Ｐ，ＶＢＮ間に電位差を制御することによってゲインＧ
V を自由に設定することができる。また、同様に、ゲイ
ン制御端子ＶＢＰ，ＶＢＮの電位に基づいて、差動増幅
部Ａ５，Ａ６を流れる電流が変化し、オフセット制御量
におけるゲインも変化する。以上のように、本実施例で
は、第１のオフセットキャンセル回路に、新たにゲイン
可変用の差動増幅部Ａ３〜Ａ６を設けているので、ゲイ
ン制御端子ＶＢＰ，ＶＢＮの電位を駆動することで各ゲ
インを制御することができ、ＡＧＣ（Auto Gain Contro
l ）機能或いはＭＧＣ（Manual Gain Control ）機能を
オフセットキャンセル回路に追加することができる。
【００１６】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１の実施例において、電流制御部２６は差動
増幅部Ａ２の電流源２５を制御する構成にしているが、
電流制御部２６が差動増幅部Ａ１中の電流源１７を制御
する構成としてもよく、また、電流制御部２６が電流源
１７，２５の両方を制御する構成にしてもよい。いずれ
の場合にも、入力信号に対するオフセット制御量の比率
を変化させることができ、第１の実施例におけるオフセ
ットキャンセル回路の機能を損なうことはない。 （２） 第２の実施例では、第１の実施例に対して電流
バイパス型のゲイン制御用差動増幅部Ａ３〜Ａ６を設け
たが、それらは加算型或いは掛け算型等のすべての増幅
回路を用いて構成することも可能である。 （３） 第１及び第２の実施例の各差動増幅部Ａ１〜Ａ
６中のＴｒのエミッタは、抵抗を介して互いに接続され
ているが、抵抗を介さず直接接続してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１の実施例において、電流制御部２６は差動
増幅部Ａ２の電流源２５を制御する構成にしているが、
電流制御部２６が差動増幅部Ａ１中の電流源１７を制御
する構成としてもよく、また、電流制御部２６が電流源
１７，２５の両方を制御する構成にしてもよい。いずれ
の場合にも、入力信号に対するオフセット制御量の比率
を変化させることができ、第１の実施例におけるオフセ
ットキャンセル回路の機能を損なうことはない。 （２） 第２の実施例では、第１の実施例に対して電流
バイパス型のゲイン制御用差動増幅部Ａ３〜Ａ６を設け
たが、それらは加算型或いは掛け算型等のすべての増幅
回路を用いて構成することも可能である。 （３） 第１及び第２の実施例の各差動増幅部Ａ１〜Ａ
６中のＴｒのエミッタは、抵抗を介して互いに接続され
ているが、抵抗を介さず直接接続してもよい。
【００１７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力信号を差動増幅する第１の差動増幅部
と、オフセット制御信号を差動増幅する第２の差動増幅
部を別々に備えているので、入力信号に対するゲインを
向上でききる。また、第１の差動増幅部と第２の差動増
幅部を別々にしているので、入力信号に対するゲインと
オフセット制御のゲインを別々設定することができる。
第２の発明によれば、第１の発明における第１の差動増
幅部中の第１及び第２のトランジスタの各差動動作にお
けるゲインをゲイン制御信号の電位に基づいて制御する
第３及び第４の差動増幅部と、第２の差動増幅部中の第
３及び第４のトランジスタの各差動動作におけるゲイン
をゲイン制御信号の電位に基づいて制御する第４及び第
５の差動増幅部とを設けているので、例えば、ＡＧＣ機
能或いはＭＧＣ機能をオフセットキャンセル回路に追加
することができる。第３の発明によれば、第１または第
２の発明における第２の電流源を制御する電流制御部を
設けているので、そのため、第２の差動増幅部によるオ
フセット制御量を自由に変更することができ、例えば、
オフセット制御信号のみで制御しきれないオフセットの
除去も可能となる。
によれば、入力信号を差動増幅する第１の差動増幅部
と、オフセット制御信号を差動増幅する第２の差動増幅
部を別々に備えているので、入力信号に対するゲインを
向上でききる。また、第１の差動増幅部と第２の差動増
幅部を別々にしているので、入力信号に対するゲインと
オフセット制御のゲインを別々設定することができる。
第２の発明によれば、第１の発明における第１の差動増
幅部中の第１及び第２のトランジスタの各差動動作にお
けるゲインをゲイン制御信号の電位に基づいて制御する
第３及び第４の差動増幅部と、第２の差動増幅部中の第
３及び第４のトランジスタの各差動動作におけるゲイン
をゲイン制御信号の電位に基づいて制御する第４及び第
５の差動増幅部とを設けているので、例えば、ＡＧＣ機
能或いはＭＧＣ機能をオフセットキャンセル回路に追加
することができる。第３の発明によれば、第１または第
２の発明における第２の電流源を制御する電流制御部を
設けているので、そのため、第２の差動増幅部によるオ
フセット制御量を自由に変更することができ、例えば、
オフセット制御信号のみで制御しきれないオフセットの
除去も可能となる。
【図１】本発明の第１の実施例を示すオフセットキャン
セル回路の回路図である。
セル回路の回路図である。
【図２】従来のオフセットキャンセル回路の回路図であ
る。
る。
【図３】オフセットの説明図である。
【図４】本発明の第２の実施例を示すオフセットキャン
セル回路の回路図である。
セル回路の回路図である。
１１，１２，２１，２２ 第１〜第４のトラン
ジスタ １３，１４ 第１及び第２の負荷
抵抗 １７，２５ 第１及び第２の電流
源 ２６ 電流制御部 ３１，４１ 第５のトランジスタ ３２，４２ 第６のトランジスタ ５１，６１ 第７のトランジスタ ５２，６２ 第８のトランジスタ Ａ１〜Ａ６ 第１〜第６の差動増
幅部
ジスタ １３，１４ 第１及び第２の負荷
抵抗 １７，２５ 第１及び第２の電流
源 ２６ 電流制御部 ３１，４１ 第５のトランジスタ ３２，４２ 第６のトランジスタ ５１，６１ 第７のトランジスタ ５２，６２ 第８のトランジスタ Ａ１〜Ａ６ 第１〜第６の差動増
幅部
Claims (3)
- 【請求項１】 第１及び第２電極とその第１及び第２電
極間の導通状態を制御する制御電極とを持ち該第１電極
同士が接続されてそれぞれ差動動作を行う第１及び第２
のトランジスタと、前記各第１及び第２のトランジスタ
の第２電極と電源間にそれぞれ接続された第１及び第２
の負荷抵抗と、前記第１及び第２のトランジスタの第１
電極同士の接続ノードに接続され、該第１及び第２のト
ランジスタに電流を供給する第１の電流源とを有し、１
対の差動信号入力端子を介して前記各第１及び第２のト
ランジスタの制御電極に与えられた入力信号の電位を差
動増幅する第１の差動増幅部と、 前記第１及び第２電極と制御電極とを持ち該第１電極同
士が接続されてそれぞれ差動動作を行う第３及び第４の
トランジスタと、前記第３及び第４のトランジスタの第
１電極同士の接続ノードに接続され、該第３及び第４の
トランジスタに電流を供給する第２の電流源とを有し、
前記３及び第４のトランジスタの第２電極は前記第１及
び第２の負荷抵抗を介して電源にそれぞれ接続されかつ
制御電極には１対のオフセット制御端子を介したオフセ
ット制御信号の電位がそれぞれ印加され、前記第１の差
動増幅部の出力信号中のオフセットを補償する第２の差
動増幅部とを、 備えたことを特徴とするオフセットキャンセル回路。 - 【請求項２】 請求項１記載の第１及び第２のトランジ
スタと第１の電流源とを有し、１対の差動信号入力端子
を介して前記第１及び第２のトランジスタの制御電極に
与えられた入力信号を差動増幅する第１の差動増幅部
と、 請求項１記載の第３及び第４のトランジスタと第２の電
流源とを有し、１対のオフセット制御端子を介して第３
及び第４のトランジスタに与えられたオフセット制御信
号を差動増幅する第２の差動増幅部とを備え、 第１及び第２電極とその第１及び第２電極間の導通状態
を制御する制御電極とを持ち該第１電極同士が接続され
かつ該各制御電極に１対のゲイン制御端子から与えられ
たゲイン制御信号の電位に対する差動動作をそれぞれ行
う第５及び第６のトランジスタをそれぞれ有し、前記第
５及び第６のトランジスタの第１電極同士の接続ノード
が前記第１のトランジスタまたは第２のトランジスタの
第２電極にそれぞれ接続され、前記第１の差動増幅部に
おける差動増幅のゲインを制御する第３及び第４の差動
増幅部と、 前記第１及び第２電極と制御電極とを持ち該第１電極同
士が接続されかつ該各制御電極に１対のゲイン制御端子
から与えられたゲイン制御信号の電位に対する差動動作
をそれぞれ行う第７及び第８のトランジスタをそれぞれ
有し、前記第７及び第８のトランジスタの第１電極同士
の接続ノードが前記第３のトランジスタまたは第４のト
ランジスタの第２電極にそれぞれ接続され、前記第２の
差動増幅部における差動増幅のゲインを制御する第５及
び第６の差動増幅部とを、 設けたことを特徴とするオフセットキャンセル回路。 - 【請求項３】 前記第２の電流源が供給する電流を制御
する電流制御部を設けたことを特徴とする請求項１また
は２記載のオフセットキャンセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205125A JPH0870223A (ja) | 1994-08-30 | 1994-08-30 | オフセットキャンセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205125A JPH0870223A (ja) | 1994-08-30 | 1994-08-30 | オフセットキャンセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870223A true JPH0870223A (ja) | 1996-03-12 |
Family
ID=16501848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6205125A Pending JPH0870223A (ja) | 1994-08-30 | 1994-08-30 | オフセットキャンセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870223A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352401A (ja) * | 2005-06-15 | 2006-12-28 | Nec Electronics Corp | 可変利得増幅回路及びそのｄｃオフセット補正方法並びに無線受信装置 |
| KR100725994B1 (ko) * | 2005-09-06 | 2007-06-08 | 삼성전자주식회사 | 저전력 멀티-레벨 펄스 진폭 변조 드라이버 및 상기드라이버를 포함하는 반도체 장치 |
| WO2012102300A1 (ja) * | 2011-01-25 | 2012-08-02 | 日本電信電話株式会社 | 光信号検出回路および光受信器 |
| JP2013255056A (ja) * | 2012-06-06 | 2013-12-19 | Nippon Telegr & Teleph Corp <Ntt> | 光信号検出回路 |
| WO2022169075A1 (ko) * | 2021-02-02 | 2022-08-11 | 중앙대학교 산학협력단 | 오프셋 출력전압의 제거를 위한 회로 및 이를 포함하는 전자 장치 |
-
1994
- 1994-08-30 JP JP6205125A patent/JPH0870223A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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