JPH0870241A

JPH0870241A - 遅延回路

Info

Publication number: JPH0870241A
Application number: JP22590294A
Authority: JP
Inventors: Satoshi Yamamoto; 聡山本; Tomohiro Ura; 智宏浦
Original assignee: Nippon Motorola Ltd; Motorola Japan Ltd
Current assignee: Motorola Solutions Japan Ltd
Priority date: 1994-08-26
Filing date: 1994-08-26
Publication date: 1996-03-12

Abstract

(57)【要約】【目的】待機時間を短縮し、高周波パルス信号に対応
する遅延回路を提供すること。【構成】入力端子Ｖｉｎからの入力信号の反転信号を
出力する第一インバータ回路２と、第一インバータ回路
２の出力に基づいて遅延時間の時定数を決定する抵抗Ｒ
及び容量ＣからなるＲＣ時定数回路３と、ＲＣ時定数回
路３の容量Ｃの充放電を促進する充放電回路４と、充放
電回路４の入出力端の電位レベルが電位レベルＶｒｅｆ
よりも低い場合、出力端より低電位レベルＶｓｓを出力
し、充放電回路４の入出力端の電位レベルが電位レベル
Ｖｒｅｆよりも高い場合、出力端より高電位レベルＶｃ
ｃを出力するコンパレータ５と、コンパレータ５の出力
信号の反転信号を出力する第二インバータ回路６とを備
えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、遅延回路に係り、特
に、待機時間の短縮化を図った遅延回路に関する。

【０００２】

【従来の技術】近年、半導体技術の急速な進歩に伴い、
電子回路内で電気信号のタイミングを調整するための遅
延回路が数多く利用されている。遅延回路は、電気信号
が伝播する速度は有限であることから、経路の異なると
ころを伝送されてきた複数の電気信号の位相を揃えるた
めに、先に進んでいる信号を必要な時間だけ遅らせ（遅
れてきた信号を速くすることは原理的にできない）、信
号間の時間差を補正するための回路であり、また、例え
ば、電子回路において信号間に所定の時間差を生じさせ
たい場合等のように、タイミング調整が要求されるとき
に、必要なタイミングを精度良く安定に得るために用い
られるものである。

【０００３】従来、このような遅延回路として、例え
ば、図８に示すようなヒステリシス特性を有する出力段
を備えた遅延回路１０１がある。図８は、従来の遅延回
路１０１の構成を示す回路図である。図８に示す遅延回
路１０１は、入力段となるインバータ回路１０２、ＲＣ
時定数回路１０３、出力段となるシュミットトリガ回路
１０４及びインバータ回路１０５から構成されている。

【０００４】インバータ回路１０２は、ＰチャネルＭＯ
ＳトランジスタＰ１１とＮチャネルＭＯＳトランジスタ
Ｎ１１とから構成されるＣＭＯＳインバータであり、入
力端側を入力端子Ｖｉｎに接続するとともに、出力端側
を次段のＲＣ時定数回路１０３に接続している。

【０００５】ＲＣ時定数回路１０３は、抵抗Ｒ１と容量
Ｃ１とから構成される時定数回路であり、入力端側をイ
ンバータ回路１０２の出力端側に接続するとともに、出
力端側を次段のシュミットトリガ回路１０４に接続して
いる。なお、遅延回路１０１における遅延時間は、抵抗
Ｒ１の抵抗値と、容量Ｃ１のキャパシタンスとに基づい
て決定される。

【０００６】シュミットトリガ回路１０４は、入力端側
をＲＣ時定数回路１０３に接続するとともに、出力端側
を次段のインバータ回路１０４に接続し、異なる２つの
閾値（この場合、３．０Ｖと、２．２Ｖ）を有すること
で、遅延回路１０１にヒステリシス特性を持たせるもの
であり、これによって、入力電位レベルが変動すること
によるチャタリングを防止している。

【０００７】インバータ回路１０５は、ＰチャネルＭＯ
ＳトランジスタＰ２２とＮチャネルＭＯＳトランジスタ
Ｎ２２とから構成されるＣＭＯＳインバータであり、入
力端側をシュミットトリガ回路１０５の出力端側に接続
するとともに、出力端側を出力端子Ｖｏｕｔに接続して
いる。

【０００８】以上の構成において、図９及び図１０に基
づいて動作例を説明する。図９は、図８に示す遅延回路
１０１の各ノードにおける電圧レベルを示す図であり、
図１０は、図９における各電圧レベルの合成図である。
なお、図９及び図１０中の（Ｘ），（Ｙ），（Ｚ）は、
それぞれ、図８中におけるノード（Ｘ），（Ｙ），
（Ｚ）の電位を示す。

【０００９】図９（ａ）に示すように、インバータ回路
１０２に１つのパルス信号として、“Ｈ”が入力される
と、まず、ＲＣ時定数回路１０３により、徐々にノード
（Ｙ）の電位が下がり（図９（ｂ）の前半部分を参
照）、ノード（Ｙ）の電位が２．２Ｖよりも小さくなる
とシュミットトリガ回路１０４が作動してインバータ回
路１０５から“Ｈ”が出力される（図９（ｃ）の前半部
分を参照）。

【００１０】一方、インバータ回路１０２に“Ｌ”が入
力されると、ＲＣ時定数回路１０３により、徐々にノー
ド（Ｙ）の電位が上がり（図９（ｂ）の後半部分を参
照）、ノード（Ｙ）の電位が３．０Ｖよりも大きくなる
と再びシュミットトリガ回路１０４が作動してインバー
タ回路１０５から“Ｌ”が出力される（図９（ｃ）の後
半部分を参照）。これによって、入力端子Ｖｉｎから入
力されたパルス信号は、所定時間（以下、遅延時間ｔｄ
という）遅延されて出力端子Ｖｏｕｔから出力される。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の遅延回路１０１にあっては、入力電位レベル
の偏道によるチャタリング防止のため、出力段にヒステ
リシス特性を有するシュミットトリガ回路１０４を備え
ていたため、以下に述べるような問題点があった。

【００１２】すなわち、最終出力段であるインバータ回
路１０４の出力レベルが“Ｈ”となってから、ＲＣ時定
数回路１０３によりノード（Ｙ）の電位がさらに下が
り、ノード（Ｙ）の電位がほぼ低電位電源線Ｖｓｓ（＝
ＧＮＤ）の電位レベルに達するまで（具体的には、ノー
ド（Ｙ）の電位レベルが０．２Ｖよりも小さくなるま
で）の一定時間（以下、待機時間ｔｗという）は、入力
端子Ｖｉｎに次のパルス信号が入力されても遅延回路１
０１は原理的に正しく作動しない。

【００１３】したがって、従来の置換回路１０１では、
遅延時間ｔｄ＋待機時間ｔｗよりも短い時間間隔でのパ
ルス入力に対しては対応できず、周期の短いパルス信
号、つまり、高い周波数のパルス信号を扱う電子回路内
には利用することができなかった。

【００１４】本発明は、このような事情のもとになされ
たものであり、その目的は、待機時間を短縮し、高周波
パルス信号に対応する遅延回路を提供することにある。

【００１５】

【課題を解決するための手段】請求項１の発明は、図１
に示すように、入力端子Ｖｉｎから入力されるパルス信
号を所定時間経過後に出力端子Ｖｏｕｔより出力する遅
延回路１において、前記入力端子Ｖｉｎに入力端を接続
するとともに、次段回路の入力端側に出力端を接続し、
入力端から入力された信号の反転信号を出力端より出力
する第一インバータ回路２と、前記第一インバータ回路
２の出力端に入力端を接続するとともに、次段回路の入
力端側に出力端を接続し、遅延時間の時定数を決定する
抵抗Ｒ及び容量ＣからなるＲＣ時定数回路３と、前記Ｒ
Ｃ時定数回路３の出力端に入出力端を接続し、該ＲＣ時
定数回路３における容量Ｃの充放電を促進する充放電回
路４と、前記充放電回路４の入出力端に入力端を接続す
るとともに、次段回路の入力端側に出力端を接続し、該
充放電回路４の入出力端の電位レベルが所定の電位レベ
ルＶｒｅｆよりも低い場合、出力端より低電位レベルＶ
ｓｓを出力し、一方、該充放電回路４の入出力端の電位
レベルが所定の電位レベルＶｒｅｆよりも高い場合、出
力端より高電位レベルＶｃｃを出力するコンパレータ５
と、前記コンパレータ５の出力端に入力端を接続すると
ともに、前記出力端子Ｖｏｕｔに出力端を接続し、入力
端から入力された信号の反転信号を出力端より出力する
第二インバータ回路６と、を備えることを特徴とする。

【００１６】請求項２の発明は、図２に示すように、入
力端子Ｖｉｎから入力されるパルス信号を所定時間経過
後に出力端子Ｖｏｕｔより出力する遅延回路１’におい
て、前記入力端子Ｖｉｎに入力端を接続するとともに、
次段回路の入力端側に出力端を接続し、入力端から入力
された信号の反転信号を出力端より出力するインバータ
回路２’と、前記インバータ回路２’の出力端に入力端
を接続するとともに、次段回路の入力端側に出力端を接
続し、遅延時間の時定数を決定する抵抗Ｒ及び容量Ｃか
らなるＲＣ時定数回路３と、前記ＲＣ時定数回路３の出
力端に入出力端を接続し、該ＲＣ時定数回路３における
容量Ｃの充放電を促進する充放電回路４と、前記充放電
回路４の入出力端に入力端を接続するとともに、次段回
路の入力端側に出力端を接続し、該充放電回路４の入出
力端の電位レベルが第一電位レベルＶL よりも低い場
合、出力端より高電位レベルＶｃｃを出力し、該充放電
回路４の入出力端の電位レベルが第二電位レベルＶH よ
りも高い場合、出力端より低電位レベルＶｓｓを出力す
るヒステリシス特性を有するコンパレータ回路７と、を
備えることを特徴とする。

【００１７】請求項３の発明は、請求項１または請求項
２記載の発明において、前記充放電回路は、高電位電源
線と低電位電源線との間に、第一ＰチャネルＭＯＳトラ
ンジスタＰ３，第二ＰチャネルＭＯＳトランジスタＰ
４，第二ＮチャネルＭＯＳトランジスタＮ４，第一Ｎチ
ャネルＭＯＳトランジスタＮ３の順に直列に接続すると
ともに、該第二ＰチャネルＭＯＳトランジスタＰ４と該
第二ＮチャネルＭＯＳトランジスタＮ４との接続点を入
出力端とし、前記第一ＰチャネルＭＯＳトランジスタＰ
３と前記第一ＮチャネルＭＯＳトランジスタＮ３とのゲ
ートを共通接続して前記入力端子Ｖｉｎに接続するとと
もに、前記第二ＰチャネルＭＯＳトランジスタＰ４と前
記第二ＮチャネルＭＯＳトランジスタＮ４とのゲートを
共通接続して前記出力端子Ｖｏｕｔに接続してなること
を特徴とする。

【００１８】請求項４の発明は、請求項２または請求項
３記載の発明において、前記コンパレータ回路７は、一
方入力端を前記充放電回路４の入出力端に接続するとと
もに、他方入力端に低電位基準電圧ＶL を印加する第一
比較器８と、一方入力端に高電位基準電圧ＶH を印加す
るとともに、他方入力端を前記充放電回路４の入出力端
に接続する第二比較器９と、前記第一比較器８の出力端
をセット端子Ｓに接続するとともに、前記第二比較器９
の出力端をリセット端子Ｒに接続するＲＳフリップフロ
ップ１０と、から構成されることを特徴とする。

【００１９】

【作用】請求項１記載の発明によれば、充放電回路によ
りＲＣ時定数回路内の容量が急速に充電または放電され
るため、コンパレータに入力されるパルス信号の立ち上
がり及び立ち下がり時間が大幅に短縮され、これに伴
い、待機時間も大幅に短縮される。これによって、周期
の短い高周波パルス信号に対しても対応することが可能
となる。

【００２０】請求項２記載の発明によれば、充放電回路
によりＲＣ時定数回路内の容量が急速に充電または放電
されるため、ヒステリシス特性を有するコンパレータ回
路に入力されるパルス信号の立ち上がり及び立ち下がり
時間が大幅に短縮され、これに伴い、待機時間も大幅に
短縮される。これによって、ヒステリシス特性を有する
出力段を備えつつ、周期の短い高周波パルス信号に対し
ても対応することが可能となる。

【００２１】また、この場合、請求項３記載の発明によ
れば、充放電回路は、４個のＭＯＳトランジスタにより
構成されるため、前述の請求項１または請求項２記載の
発明に加えて、充放電回路を構成するための部品点数が
少なくてすむ。また、この場合の充放電回路は、ＣＭＯ
Ｓ技術による製造が可能なため、従来回路と比較して、
回路スペースや製造コストもほとんど増加せずに製造可
能である。

【００２２】さらに、この場合、請求項４記載の発明に
よれば、低電位基準電圧ＶL を基準電圧とする第一比較
器の比較結果信号がＲＳフリップフロップのセット端子
に入力され、高電位基準電圧ＶH を基準電圧とする第二
比較器の比較結果信号がＲＳフリップフロップのリセッ
ト端子に入力されることにより、前述の請求項２または
請求項３記載の発明に加えて、通常のコンパレータの組
み合わせで、例えば、シュミットトリガ回路やヒステリ
シスコンパレータ等と同等の機能が実現される。

【００２３】

【実施例】以下、本発明の好適な実施例を、図１〜図７
を参照して説明する。まず、本実施例の構成を説明す
る。

【００２４】図１は、本実施例１の遅延回路１の構成を
示す回路図である。図１において、本実施例の遅延回路
１は、大別して、第一インバータ回路２、ＲＣ時定数回
路３、充放電回路４、コンパレータ５、第二インバータ
回路６から構成されている。

【００２５】第一インバータ回路２は、高電位電源線と
低電位電源線との間に直列接続されたＰチャネルＭＯＳ
トランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１
とから構成されるＣＭＯＳインバータであり、互いのゲ
ートを共通接続して入力端として入力端子Ｖｉｎに接続
するとともに、ＰチャネルＭＯＳトランジスタＰ１とＮ
チャネルＭＯＳトランジスタＮ１との接続点を出力端と
して次段のＲＣ時定数回路３に接続しており、入力端子
Ｖｉｎから入力されるパルス信号の反転信号を次段のＲ
Ｃ時定数回路３に出力するものである。

【００２６】ＲＣ時定数回路３は、抵抗Ｒと容量Ｃとか
ら構成される時定数回路であり、抵抗Ｒの一方端を入力
端としてインバータ回路２の出力端に接続するととも
に、抵抗Ｒの他方端を出力端として次段の充放電回路４
に接続しており、さらに、出力端には、一方端を低電位
電源線に接続する容量Ｃの他方端を接続している。これ
によって、遅延回路１における遅延時間は、抵抗Ｒの抵
抗値と、容量Ｃのキャパシタンスとに基づいて決定され
る。

【００２７】充放電回路４は、高電位電源線と低電位電
源線との間に直列接続された第一ＰチャネルＭＯＳトラ
ンジスタＰ３、第二ＰチャネルＭＯＳトランジスタＰ
４、第二ＮチャネルＭＯＳトランジスタＮ４、第一Ｎチ
ャネルＭＯＳトランジスタＮ３から構成され、第二Ｐチ
ャネルＭＯＳトランジスタＰ４と第二ＮチャネルＭＯＳ
トランジスタＮ４との接続点を入出力端としてＲＣ時定
数回路３の出力端及びヒステリシスコンパレータ７の入
力端に接続しており、さらに、第一ＰチャネルＭＯＳト
ランジスタＰ３と第一ＮチャネルＭＯＳトランジスタＮ
３とのゲートを共通接続して入力端子Ｖｉｎに接続する
とともに、第二ＰチャネルＭＯＳトランジスタＰ４と第
二ＮチャネルＭＯＳトランジスタＮ４とのゲートを共通
接続して出力端子Ｖｏｕｔに接続しており、待機時間を
短くするためにＲＣ時定数回路３の容量Ｃに対して急速
に充放電を行うものである。

【００２８】コンパレータ５は、入力端を充放電回路４
の入出力端に接続するとともに、出力端を次段の第二イ
ンバータ回路６に接続しており、所定の閾値電圧Ｖｒｅ
ｆ（＝Ｖｃｃ／２）を有している。

【００２９】第二インバータ回路６は、高電位電源線と
低電位電源線との間に直列接続されたＰチャネルＭＯＳ
トランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２
とから構成されるＣＭＯＳインバータであり、互いのゲ
ートを共通接続して入力端としてヒステリシスコンパレ
ータ７の出力端に接続するとともに、ＰチャネルＭＯＳ
トランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２
との接続点を出力端として出力端子Ｖｏｕｔに接続して
おり、コンパレータ５から出力されるパルス信号の反転
信号を出力端子Ｖｏｕｔに出力するものである。

【００３０】上記した構成において、コンパレータ５に
入力される信号波形がノイズを含まない場合には問題が
ないが、信号波形にノイズが含まれることにより、コン
パレータ５の閾値電圧Ｖｒｅｆ近辺で変動した場合、ノ
イズによって時間が変化したり、また、チャタリングを
起こしたりするため、実際の使用時には、図２に示すよ
うに、ヒステリシス特性を有するヒステリシスコンパレ
ータを使用することが望ましい。

【００３１】図２は、本実施例２の遅延回路１の構成を
示す回路図である。図２における遅延回路１は、第一イ
ンバータ回路２と同一構成のインバータ回路２’と、Ｒ
Ｃ時定数回路３と、充放電回路４と、ヒステリシスコン
パレータ７とから構成されており、前述のコンパレータ
５及び第二インバータ回路６とをヒステリシス特性を有
するコンパレータ回路であるヒステリシスコンパレータ
７に置換したものである。

【００３２】ヒステリシスコンパレータ７は、入力端を
充放電回路４の入出力端に接続するとともに、出力端を
出力端子Ｖｏｕｔに接続しており、異なる２つの閾値
（この場合、ＶL ＝Ｖｃｃ／２−Ｖα１と、ＶH ＝Ｖｃ
ｃ／２＋Ｖα２）を有することで、遅延回路１にチャタ
リング防止のためのヒステリシス特性を持たせるための
回路である。なお、Ｖα１、Ｖα２は、ヒステリシスコ
ンパレータ７の動作点であり、立ち上がり、立ち下がり
での遅延時間差は、Ｖα１とＶα２とで微調整すること
ができる。この場合、Ｖα１＝Ｖα２であれば、立ち上
がり、立ち下がりの遅滞時間が揃うことから好ましく、
Ｖα１＋Ｖα２の値は、信号のノイズレベルによって決
定される。

【００３３】図３は、図２におけるヒステリシスコンパ
レータに代わるヒステリシス特性を備えたコンパレータ
回路７’の構成例を示す回路図である。図３に示すよう
に、本例でのコンパレータ回路７’は、第一比較器８
と、第二比較器９と、ＲＳフリップフロップ１０とから
構成されている。

【００３４】第一比較器８は、一方入力端を充放電回路
４の入出力端に接続するとともに、他方入力端に低電位
基準電圧ＶL を印加してなるコンパレータであり、第二
比較器９は、一方入力端に高電位基準電圧ＶH を印加す
るとともに、他方入力端を充放電回路４の入出力端に接
続してなるコンパレータである。

【００３５】ＲＳフリップフロップ１０は、第一比較器
８の出力端をセット端子Ｓに接続するとともに、第二比
較器９の出力端をリセット端子Ｒに接続することによっ
て、ＶH −ＶL のヒステリシスを有する出力を行うもの
である。

【００３６】以下、本実施例２の遅延回路１’の動作例
を図４〜図７に基づいて説明する。図４は、図２に示す
遅延回路１’の各ノードにおける電圧レベルを示す図、
図５は、図４における各電圧レベルの合成図であり、図
６は、図５の前半部分の拡大図、図７は、図５の後半部
分の拡大図である。なお、図４〜図７中の（Ａ），
（Ｂ），（Ｃ）は、それぞれ、図２中における各ノード
（Ａ），（Ｂ），（Ｃ）の電位を示す。

【００３７】まず、本実施例における遅延回路１’の初
期条件として、入力端子Ｖｉｎに印加される電位レベ
ル、すなわち、ノード（Ａ）における電位レベルはＶｓ
ｓ（＝“Ｌ”）、ノード（Ｂ）における電位レベルＥｂ
とし、Ｅｂ＝Ｖｃｃ（＝“Ｈ”）とする。

【００３８】入力端子Ｖｉｎの電位レベルがＶｓｓから
Ｖｃｃに立ち上がると、ＰチャネルＭＯＳトランジスタ
Ｐ１がオフ、ＮチャネルＭＯＳトランジスタＮ１がオン
となり、容量Ｃの放電が開始される。この場合、ノード
（Ａ）の電位レベルは、Ｖｃｃなので、第一Ｐチャネル
ＭＯＳトランジスタＰ３はオフ、第一ＮチャネルＭＯＳ
トランジスタＮ３はオンとなる。

【００３９】ノード（Ｂ）の電位レベルＥｂがヒステリ
シスコンパレータ７の立ち下がり閾電圧ＶL （＝２．２
Ｖ）に達するまでは、出力端子Ｖｏｕｔの電位レベル、
すなわち、ノード（Ｃ）における電位レベルはＶｓｓな
ので、第二ＰチャネルＭＯＳトランジスタＰ４はオン、
第二ＮチャネルＭＯＳトランジスタＮ４はオフとなる。
したがって、ノード（Ｂ）の電位レベルＥｂは〔数１〕
に従って下降する。

【００４０】

【数１】そして、ノード（Ｂ）の電位レベルＥｂがヒス
テリシスコンパレータ７の立ち下がり閾電圧ＶL （＝
２．２Ｖ）に達すると、出力端子Ｖｏｕｔの電位レベル
が反転し、ノード（Ｃ）における電位レベルはＶｃｃと
なり、第二ＰチャネルＭＯＳトランジスタＰ４はオフ、
第二ＮチャネルＭＯＳトランジスタＮ４はオンとなっ
て、容量ＣはＮチャネルＭＯＳトランジスタＮ１を介し
て放電されるとともに、第二ＮチャネルＭＯＳトランジ
スタＮ４及び第一ＮチャネルＭＯＳトランジスタＮ３を
介して放電される。したがって、ノード（Ｂ）の電位レ
ベルＥｂは〔数２〕に従って下降する。

【００４１】

【数２】ここで、（Ｒｏｎ２＋Ｒｏｎ３）を（Ｒｏｎ１
＋Ｒ）と比較して十分小さくなるようにすると、τ２τ
１となり、図６に示すように、ヒステリシスコンパレー
タ７及び第二インバータ回路６の出力反転後ノード
（Ｂ）の電位レベルＥｂは、第二ＮチャネルＭＯＳトラ
ンジスタＮ４及び第一ＮチャネルＭＯＳトランジスタＮ
３のない場合と比較して速やかにＶｓｓに近づく。

【００４２】次に、入力端子Ｖｉｎに印加される電位レ
ベル、すなわち、ノード（Ａ）における電位レベルはＶ
ｃｃ（＝“Ｈ”）、ノード（Ｂ）における電位レベルを
Ｅｂとし、Ｅｂ＝Ｖｓｓ（＝“Ｌ”）とする。

【００４３】入力端子Ｖｉｎの電位レベルがＶｃｃから
Ｖｓｓに立ち下がると、ＰチャネルＭＯＳトランジスタ
Ｐ１がオンとなり、容量Ｃに対して充電が開始される。
この場合、ノード（Ａ）の電位レベルは、Ｖｓｓなの
で、第一ＰチャネルＭＯＳトランジスタＰ３はオン、第
一ＮチャネルＭＯＳトランジスタＮ３はオフとなる。

【００４４】ノード（Ｂ）の電位レベルＥｂがヒステリ
シスコンパレータ７の立ち上がり閾電圧ＶH （＝３．０
Ｖ）に達するまでは、出力端子Ｖｏｕｔの電位レベル、
すなわち、ノード（Ｃ）における電位レベルはＶｃｃな
ので、第二ＰチャネルＭＯＳトランジスタＰ４はオフ、
第二ＮチャネルＭＯＳトランジスタＮ４はオンとなる。
したがって、ノード（Ｂ）の電位レベルＥｂは〔数３〕
に従って上昇する。

【００４５】

【数３】そして、ノード（Ｂ）の電位レベルＥｂがヒス
テリシスコンパレータ７の立ち上がり閾電圧ＶH （＝
３．０Ｖ）に達すると、出力端子Ｖｏｕｔの電位レベル
が反転し、ノード（Ｃ）における電位レベルはＶｓｓと
なり、第二ＰチャネルＭＯＳトランジスタＰ４はオン、
第二ＮチャネルＭＯＳトランジスタＮ４はオフとなっ
て、容量ＣはＰチャネルＭＯＳトランジスタＰ１を介し
て供給される電流に加えて、第一ＰチャネルＭＯＳトラ
ンジスタＰ３及び第二ＰチャネルＭＯＳトランジスタＰ
４を介して供給される電流によって充電される。したが
って、ノード（Ｂ）の電位レベルＥｂは〔数４〕に従っ
て上昇する。

【００４６】

【数４】ここで、（Ｒｏｎ５＋Ｒｏｎ６）を（Ｒｏｎ４
＋Ｒ）と比較して十分小さくなるようにすると、τ４τ
３となり、図７に示すように、ヒステリシスコンパレー
タ７及び第二インバータ回路６の出力反転後ノード
（Ｂ）の電位レベルＥｂは、第一ＰチャネルＭＯＳトラ
ンジスタＰ３及び第二ＰチャネルＭＯＳトランジスタＰ
４のない場合と比較して速やかにＶｃｃに近づく。

【００４７】このように本実施例では、充放電回路４に
よってＲＣ時定数回路３内の容量Ｃを急速に充電または
放電することにより、ヒステリシスコンパレータ７に入
力するパルス信号の立ち上がり及び立ち下がり時間を大
幅に短縮でき、待機時間を大幅に短縮することができ
る。したがって、ヒステリシス特性を有する出力段を備
えつつ、周期の短い高周波パルス信号に対しても対応す
る遅延回路１’を提供することができる。

【００４８】また、この場合、充放電回路４は、わずか
４個のＭＯＳトランジスタＰ３，Ｐ４，Ｎ３，Ｎ４によ
り構成されるため、充放電回路４を構成するために追加
する部品点数が少なくてすみ、回路スペースや製造コス
トもほとんど増加することがない。

【００４９】以上、本発明者によってなされた発明を好
適な実施例に基づき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００５０】例えば、上記実施例では、ヒステリシス特
性を有するコンパレータ回路として、ヒステリシスコン
パレータ７やコンパレータ回路７’が用いられていた
が、これらの代わりに反転出力可能なシュミットトリガ
回路（インバーテッドシュミットトリガ回路）を用いる
ものであってもよい。

【００５１】また、例えば、上記実施例では、ＲＣ時定
数回路３における抵抗及び容量や、充放電回路４におけ
る各ＭＯＳトランジスタのオン抵抗は任意に設定可能で
あることはいうまでもなく、さらに、この場合、ＲＣ時
定数回路３における容量の一方端は、停電位電源線に接
続されているが、高電位電源線に接続してあっても構わ
ない。

【００５２】

【発明の効果】請求項１記載の発明では、充放電回路に
よりＲＣ時定数回路内の容量を急速に充電または放電す
ることにより、コンパレータに入力するパルス信号の立
ち上がり及び立ち下がり時間を大幅に短縮することがで
き、これに伴って待機時間も大幅に短縮できる。したが
って、周期の短い高周波パルス信号に対しても対応する
遅延回路を提供することができる。

【００５３】請求項２記載の発明では、充放電回路によ
ってＲＣ時定数回路内の容量を急速に充電または放電す
ることにより、ヒステリシス特性を有するコンパレータ
回路に入力するパルス信号の立ち上がり及び立ち下がり
時間を大幅に短縮でき、これに伴い、待機時間も大幅に
短縮することができる。したがって、ヒステリシス特性
を有する出力段を備えつつ、周期の短い高周波パルス信
号に対しても対応する遅延回路を提供することができ
る。

【００５４】また、この場合、請求項３記載の発明で
は、充放電回路は、わずか４個のＭＯＳトランジスタに
より構成されるため、前述の請求項１または請求項２記
載の発明に加えて、充放電回路を構成するために追加す
る部品点数が少なくてすみ、この場合、充放電回路は、
ＣＭＯＳ技術による製造が可能なため、従来回路と比較
して、回路スペースや製造コストもほとんど増加するこ
となく製造することができる。

【００５５】さらに、この場合、請求項４記載の発明で
は、低電位基準電圧ＶL を基準電圧とする第一比較器の
比較結果信号をＲＳフリップフロップのセット端子に入
力するとともに、高電位基準電圧ＶH を基準電圧とする
第二比較器の比較結果信号をＲＳフリップフロップのリ
セット端子に入力することにより、前述の請求項２また
は請求項３記載の発明に加えて、通常のコンパレータの
組み合わせだけで、例えば、シュミットトリガ回路やヒ
ステリシスコンパレータ等と同等のヒステリシスを有す
るコンパレータ回路を実現することができる。

【図面の簡単な説明】

【図１】本実施例１の遅延回路の構成を示す回路図であ
る。

【図２】本実施例２の遅延回路の構成を示す回路図であ
る。

【図３】図２におけるヒステリシスコンパレータに代わ
るヒステリシス特性を備えたコンパレータ回路の構成例
を示す回路図である。

【図４】図３に示す遅延回路の各ノードにおける電圧レ
ベルを示す図である。

【図５】図４における各電圧レベルの合成図である。

【図６】図５の前半部分の拡大図である。

【図７】図５の後半部分の拡大図である。

【図８】従来の遅延回路の構成を示す回路図である。

【図９】図８に示す遅延回路の各ノードにおける電圧レ
ベルを示す図である。

【図１０】図９における各電圧レベルの合成図である。

【符号の説明】

１遅延回路２第一インバータ回路２’ インバータ回路３ＲＣ時定数回路４充放電回路５コンパレータ６第二インバータ回路７ヒステリシスコンパレータ（コンパレー
タ回路）７’ コンパレータ回路８第一コンパレータ９第二コンパレータ１０ＲＳフリップフロップ

【数式１】

【数式２】

【数式３】

【数式４】

Claims

【特許請求の範囲】

【請求項１】入力端子から入力されるパルス信号を所定
時間経過後に出力端子より出力する遅延回路において、前記入力端子に入力端を接続するとともに、次段回路の
入力端側に出力端を接続し、入力端から入力された信号
の反転信号を出力端より出力する第一インバータ回路
と、前記第一インバータ回路の出力端に入力端を接続すると
ともに、次段回路の入力端側に出力端を接続し、遅延時
間の時定数を決定する抵抗及び容量からなるＲＣ時定数
回路と、前記ＲＣ時定数回路の出力端に入出力端を接続し、該Ｒ
Ｃ時定数回路における容量の充放電を促進する充放電回
路と、前記充放電回路の入出力端に入力端を接続するととも
に、次段回路の入力端側に出力端を接続し、該充放電回
路の入出力端の電位レベルが所定の電位レベルよりも低
い場合、出力端より低電位レベルを出力し、一方、該充
放電回路の入出力端の電位レベルが所定の電位レベルよ
りも高い場合、出力端より高電位レベルを出力するコン
パレータと、前記コンパレータの出力端に入力端を接続するととも
に、前記出力端子に出力端を接続し、入力端から入力さ
れた信号の反転信号を出力端より出力する第二インバー
タ回路と、を備えることを特徴とする遅延回路。
【請求項２】入力端子から入力されるパルス信号を所定
時間経過後に出力端子より出力する遅延回路において、前記入力端子に入力端を接続するとともに、次段回路の
入力端側に出力端を接続し、入力端から入力された信号
の反転信号を出力端より出力するインバータ回路と、前記インバータ回路の出力端に入力端を接続するととも
に、次段回路の入力端側に出力端を接続し、遅延時間の
時定数を決定する抵抗及び容量からなるＲＣ時定数回路
と、前記ＲＣ時定数回路の出力端に入出力端を接続し、該Ｒ
Ｃ時定数回路における容量の充放電を促進する充放電回
路と、前記充放電回路の入出力端に入力端を接続するととも
に、次段回路の入力端側に出力端を接続し、該充放電回
路の入出力端の電位レベルが第一電位レベルよりも低い
場合、出力端より高電位レベルを出力し、該充放電回路
の入出力端の電位レベルが第二電位レベルよりも高い場
合、出力端より低電位レベルを出力するヒステリシス特
性を有するコンパレータ回路と、を備えることを特徴とする遅延回路。
【請求項３】前記充放電回路は、高電位電源線と低電位
電源線との間に、第一ＰチャネルＭＯＳトランジスタ，
第二ＰチャネルＭＯＳトランジスタ，第二ＮチャネルＭ
ＯＳトランジスタ，第一ＮチャネルＭＯＳトランジスタ
の順に直列に接続するとともに、該第二ＰチャネルＭＯ
Ｓトランジスタと該第二ＮチャネルＭＯＳトランジスタ
との接続点を入出力端とし、前記第一ＰチャネルＭＯＳトランジスタと前記第一Ｎチ
ャネルＭＯＳトランジスタとのゲートを共通接続して前
記入力端子に接続するとともに、前記第二ＰチャネルＭ
ＯＳトランジスタと前記第二ＮチャネルＭＯＳトランジ
スタとのゲートを共通接続して前記出力端子に接続して
なることを特徴とする請求項１または２記載の遅延回
路。
【請求項４】前記コンパレータ回路は、一方入力端を前記充放電回路の入出力端に接続するとと
もに、他方入力端に低電位基準電圧を印加する第一比較
器と、一方入力端に高電位基準電圧を印加するとともに、他方
入力端を前記充放電回路の入出力端に接続する第二比較
器と、前記第一比較器の出力端をセット端子に接続するととも
に、前記第二比較器の出力端をリセット端子に接続する
ＲＳフリップフロップと、から構成されることを特徴とする請求項２または３記載
の遅延回路。