JPH0875876A - Time a/d converting apparatus - Google Patents
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Landscapes
- Manipulation Of Pulses (AREA)
- Optical Radar Systems And Details Thereof (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Measuring Phase Differences (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば任意の位相関係
にある２つのパルス信号の位相差等、微小時間を数値化
する時間Ａ／Ｄ変換装置に関する。この時間Ａ／Ｄ変換
装置は、例えば２つのパルスの位相差の正確な測定から
レーザ光線の反射波から対象物までの距離を測定するレ
ーザレーダ装置などに適用することができる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time A / D converter which digitizes a minute time such as a phase difference between two pulse signals having an arbitrary phase relationship. This time A / D conversion device can be applied to, for example, a laser radar device that measures the distance from a reflected wave of a laser beam to an object by accurately measuring the phase difference between two pulses.
【０００２】[0002]
【従来の技術】従来、この種の装置として、特開平５ー
３７３７８号公報に示す時間Ａ／Ｄ変換装置がある。こ
の時間Ａ／Ｄ変換装置は、図８に示すようなパルス位相
差号化回路を用いている。この図８において、複数の遅
延素子（ゲートディレイ）をリング状に連結してリング
遅延パルス発生回路１を構成し、任意のタイミングで入
力されるパルス信号（第１のパルス信号）ＰＡを周回さ
せるとともにその周回回数をカウンタ２にてカウント
し、任意の位相差をもって入力される別のパルス信号
（検出パルス信号）ＰＢによりパルスセレクタ３にてパ
ルス信号ＰＡの周回位置を特定し、その特定位置をエン
コーダ４にてエンコードする。そのエンコードされた特
定位置とカウンタ２のカウント数により２つのパルス信
号ＰＡ，ＰＢの位相差（時間差）をディジタル値で得
る、すなわち符号化するようにしている。この符号化さ
れた信号はラッチ回路５にてラッチされる。2. Description of the Related Art Conventionally, as a device of this type, there is a time A / D conversion device disclosed in Japanese Patent Application Laid-Open No. 5-37378. This time A / D converter uses a pulse phase difference encoding circuit as shown in FIG. In FIG. 8, a ring delay pulse generation circuit 1 is configured by connecting a plurality of delay elements (gate delays) in a ring shape, and a pulse signal (first pulse signal) PA input at arbitrary timing is circulated. At the same time, the counter 2 counts the number of revolutions, the pulse selector 3 identifies the orbital position of the pulse signal PA by another pulse signal (detection pulse signal) PB input with an arbitrary phase difference, and the specific position is determined. Encode with the encoder 4. Based on the encoded specific position and the count number of the counter 2, the phase difference (time difference) between the two pulse signals PA and PB is obtained as a digital value, that is, encoded. The encoded signal is latched by the latch circuit 5.
【０００３】このような構成により、ゲートディレイ１
段分の遅延時間による高分解能で２つのパルス信号Ｐ
Ａ，ＰＢの時間差を検出することができる。With such a configuration, the gate delay 1
Two pulse signals P with high resolution due to the delay time of a step
The time difference between A and PB can be detected.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記の
時間Ａ／Ｄ変換装置をレーザレーダの光往復時間測定、
例えば先行車両の位置をレーザレーダを用いて測定しよ
うとした場合、反射光の入力タイミングを示すパルス信
号ＰＢとしては反射光の入力毎に複数発生し、そのよう
な非定期なタイミングによる複数のパルス信号ＰＢに対
しては回路が不安定な状態でラッチ作動等をするため、
正確なデータを得ることができないという問題がある。However, the above-mentioned time A / D converter is used to measure the optical round trip time of a laser radar,
For example, when an attempt is made to measure the position of the preceding vehicle using a laser radar, a plurality of pulse signals PB indicating the input timing of the reflected light are generated for each input of the reflected light, and a plurality of pulses are generated at such irregular timings. For the signal PB, because the circuit operates in an unstable state, the latch operation is performed.
There is a problem that accurate data cannot be obtained.
【０００５】本発明は上記問題に鑑みてなされたもの
で、上記非定期なタイミングにて入力される複数のパル
ス信号に対して安定したデータを得るようにすることを
目的とする。The present invention has been made in view of the above problems, and an object thereof is to obtain stable data for a plurality of pulse signals input at the irregular timing.
【０００６】[0006]
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明においては、第１のパ
ルス信号（ＰＡ）を入力して該第１のパルス信号を複数
の遅延素子を通過させるとともに、この第１のパルス信
号の入力後に時間的に異なる複数の検出パルス信号（Ｐ
Ｂ）が入力された時に、前記第１のパルス信号の通過し
た遅延素子の個数にて前記第１のパルス信号と前記複数
のパルス信号のそれぞれの位相差を符号化して測定時間
差データを得るようにした時間Ａ／Ｄ変換装置におい
て、前記検出パルス信号の入力時点から所定の期間内に
入力される、後続の検出パルス信号に対しては、前記第
１のパルス信号と前記後続の検出パルス信号の位相差を
符号化する作動を禁止する禁止手段（２３０〜２５０）
を設けたことを特徴としている。In order to achieve the above object, the present invention provides a first pulse signal (PA) by inputting a plurality of the first pulse signals in the invention described in claim 1. While passing through the delay element, a plurality of detection pulse signals (P
When B) is input, the phase difference between each of the first pulse signal and the plurality of pulse signals is encoded by the number of delay elements through which the first pulse signal has passed to obtain measurement time difference data. In the time A / D conversion device, the first pulse signal and the subsequent detection pulse signal are input to the subsequent detection pulse signal that is input within a predetermined period from the input time point of the detection pulse signal. (230-250) for prohibiting the operation of encoding the phase difference of
It is characterized by the provision of.
【０００７】請求項２に記載の発明においては、パルス
信号を入力する入力手段（１００）と、該入力手段に第
１のパルス信号が入力された時にその第１のパルス信号
（ＰＡ）を複数の遅延素子を通過させるとともに、この
第１のパルス信号の入力後に時間的に異なる複数の検出
パルス信号（ＰＢ）が前記入力手段に入力された時に、
前記第１のパルス信号の通過した遅延素子の個数にて前
記第１のパルス信号と前記複数のパルス信号のそれぞれ
の位相差を符号化して測定時間差データを得るようにし
た時間Ａ／Ｄ変換装置において、前記検出パルス信号が
前記入力手段に入力された時点から所定の期間内は、後
続の検出パルス信号に対し前記入力手段の入力作動を禁
止する禁止手段（２３０〜２５０）を設けたことを特徴
としている。According to the second aspect of the invention, a plurality of input means (100) for inputting the pulse signal and a plurality of the first pulse signals (PA) when the first pulse signal is input to the input means. When the plurality of detection pulse signals (PB) different in time are input to the input means after the first pulse signal is input,
A time A / D conversion device that obtains measurement time difference data by encoding the phase difference between the first pulse signal and the plurality of pulse signals by the number of delay elements through which the first pulse signal has passed. In the above, a prohibiting means (230 to 250) for prohibiting the input operation of the input means for the subsequent detection pulse signal is provided within a predetermined period from the time when the detection pulse signal is input to the input means. It has a feature.
【０００８】請求項３に記載の発明では、請求項２に記
載の発明において、前記禁止手段は、前記検出パルス信
号が前記入力手段に入力されたことを示す信号に基づい
て、所定のマスク時間に相当する信号を作成する回路手
段（２３０〜２５０）を有し、この回路手段からの前記
信号により前記所定の期間内の前記入力手段の入力作動
を禁止するものであることを特徴としている。According to a third aspect of the present invention, in the second aspect of the invention, the prohibiting means is configured to perform a predetermined mask time based on a signal indicating that the detection pulse signal has been input to the input means. It has a circuit means (230 to 250) for generating a signal corresponding to (1), and prohibits the input operation of the input means within the predetermined period by the signal from this circuit means.
【０００９】請求項４に記載の発明では、請求項２又は
３に記載の発明において、前記検出パルス信号に続いて
発生する前記後続の検出パルス信号の発生タイミングを
検出する発生タイミング検出手段（３５０〜３７０，３
８０〜３８２，５１０〜５３４）と、この発生タイミン
グ検出手段により検出された前記後続の検出パルス信号
の発生タイミングに基づき、次回の前記後続の検出パル
ス信号の検出に対する前記所定の期間を変化させる期間
変更手段（２４５，２４６，２６０，５００〜５０２）
を有することを特徴としている。According to a fourth aspect of the present invention, in the second or third aspect of the present invention, generation timing detection means (350) for detecting the generation timing of the subsequent detection pulse signal generated subsequent to the detection pulse signal. ~ 370,3
80 to 382, 510 to 534) and the generation timing of the subsequent detection pulse signal detected by the generation timing detection means, the period for changing the predetermined period for the next detection of the subsequent detection pulse signal. Change means (245, 246, 260, 500 to 502)
It is characterized by having.
【００１０】請求項５に記載の発明では、請求項２乃至
４のいずれか１つに記載の発明において、基準時間分だ
け位相が異なる基準時間測定用の２つのパルス信号（Ｓ
ＴＤＰＡ，ＳＴＤＰＢ）を用いて、前記複数の遅延素子
の通過個数により前記２つのパルス信号の位相差を符号
化して基準時間差データを得る手段（基準信号発生回路
１７０からの２つのパルス信号に基づきパルス位相差符
号化回路１１０で基準時間差データを得る部分）と、前
記測定時間差データを前記基準時間差データで補正する
補正手段（１５０）とを有することを特徴としている。According to a fifth aspect of the invention, in the invention according to any one of the second to fourth aspects, two pulse signals (S) for measuring a reference time having different phases by a reference time are used.
TDPA, STDPB) to obtain reference time difference data by encoding the phase difference between the two pulse signals according to the number of passages of the plurality of delay elements (pulse based on the two pulse signals from the reference signal generating circuit 170). The phase difference encoding circuit 110 has a portion for obtaining reference time difference data) and a correction means (150) for correcting the measured time difference data with the reference time difference data.
【００１１】請求項６に記載の発明では、請求項５に記
載の発明において、前記基準時間測定用の２つのパルス
信号を発生する基準信号発生手段（１７０）を有するこ
とを特徴としている。請求項７に記載の発明では、請求
項６に記載の発明において、前記入力手段は、前記第１
のパルス信号およびそれに続く前記複数の検出パルス信
号の入力と前記基準信号発生手段からの前記２つのパル
ス信号の入力とを選択的に行う手段（３００，３１０）
を有し、前記複数の遅延素子を用い、前記測定時間差デ
ータを得る作動と前記基準時間差データを得る作動を時
分割的に行わせるようにしたことを特徴としている。According to a sixth aspect of the present invention, the invention according to the fifth aspect is characterized by further comprising a reference signal generating means (170) for generating the two pulse signals for measuring the reference time. In the invention according to claim 7, in the invention according to claim 6, the input means is the first
Means (300, 310) for selectively inputting the pulse signal and the plurality of detection pulse signals thereafter and inputting the two pulse signals from the reference signal generating means.
It is characterized in that the plurality of delay elements are used to perform the operation for obtaining the measured time difference data and the operation for obtaining the reference time difference data in a time division manner.
【００１２】請求項８に記載の発明では、請求項２乃至
７のいずか１つに記載の発明において、前記入力手段に
入力される前記複数の検出パルス信号の個数を制限する
手段（２３０）を有することを特徴としている。請求項
９に記載の発明では、請求項２乃至８のいずか１つに記
載の発明において、前記複数の検出パルス信号に対して
得られた複数の測定時間差データをそれぞれ格納する複
数の格納手段（１２０〜１２２）を有することを特徴と
している。According to an eighth aspect of the invention, in the invention according to any one of the second to seventh aspects, means for limiting the number of the plurality of detection pulse signals input to the input means (230). ) Is included. According to a ninth aspect of the present invention, in the invention according to any one of the second to eighth aspects, a plurality of storages for respectively storing a plurality of measurement time difference data obtained for the plurality of detection pulse signals. It is characterized by having means (120 to 122).
【００１３】請求項１０に記載の発明では、請求項２乃
至９のいずか１つに記載の発明において、前記複数の遅
延素子がリング状に形成されたリング遅延パルス発生手
段（１）と、前記第１のパルス信号が前記リング状の複
数の遅延素子を周回する回数をカウントするカウント手
段（２）と、前記検出パルス信号が入力された時点の前
記第１のパルス信号の通過位置を特定する位置特定手段
（３，４）とを備え、前記カウント手段のカウント値と
前記位置特定手段の特定位置とにより前記測定時間差デ
ータを得るようにしたことを特徴としている。According to a tenth aspect of the present invention, in the invention according to any one of the second to ninth aspects, the plurality of delay elements are ring delay pulse generating means (1) formed in a ring shape. , Counting means (2) for counting the number of times the first pulse signal goes around the plurality of ring-shaped delay elements, and a passing position of the first pulse signal at the time when the detection pulse signal is input. It is characterized in that it comprises position specifying means (3, 4) for specifying, and the measurement time difference data is obtained from the count value of the counting means and the specific position of the position specifying means.
【００１４】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。The reference numerals in parentheses of the above-mentioned means indicate the correspondence with the concrete means described in the embodiments described later.
【００１５】[0015]
【発明の作用効果】請求項１記載の発明においては、第
１のパルス信号が入力されると、該第１のパルス信号を
複数の遅延素子を通過させる。この後、時間的に異なる
複数の検出パルス信号が入力された時に、前記第１のパ
ルス信号の通過した遅延素子の個数にて前記第１のパル
ス信号と前記複数のパルス信号のそれぞれの位相差を符
号化して測定時間差データを得るようにしている。ここ
で、前記検出パルス信号の入力時点から所定の期間内に
入力される、後続の検出パルス信号に対しては、前記第
１のパルス信号と前記後続の検出パルス信号の位相差を
符号化する作動が禁止される。According to the invention of claim 1, when the first pulse signal is input, the first pulse signal is passed through the plurality of delay elements. After that, when a plurality of temporally different detection pulse signals are input, the phase difference between each of the first pulse signal and the plurality of pulse signals depends on the number of delay elements through which the first pulse signal passes. Is encoded to obtain the measurement time difference data. Here, the phase difference between the first pulse signal and the subsequent detection pulse signal is encoded with respect to the subsequent detection pulse signal input within a predetermined period from the input time point of the detection pulse signal. The operation is prohibited.
【００１６】従って、第１のパルス信号と検出パルス信
号の位相差を符号化する作動が安定しない内に後続の検
出パルス信号に対する符号化作動を行うと、不安定なデ
ータを得てしまう可能性があるが、そのような所定の期
間内に入力される後続の検出パルス信号に対しては符号
化作動を禁止するようにしているので、そのような期間
外の後続の検出パルス信号に対して符号化作動を行うよ
うにすることにより安定した測定時間差データを得るこ
とができる。Therefore, if the encoding operation for the subsequent detection pulse signal is performed before the operation for encoding the phase difference between the first pulse signal and the detection pulse signal is unstable, unstable data may be obtained. However, since the encoding operation is prohibited for the subsequent detection pulse signal input within such a predetermined period, for the subsequent detection pulse signal outside such a period, Stable measurement time difference data can be obtained by performing the encoding operation.
【００１７】請求項２に記載の発明においては、パルス
信号を入力する入力手段に対し、前記検出パルス信号が
前記入力手段に入力された時点から所定の期間内は、後
続の検出パルス信号に対し前記入力手段の入力作動を禁
止するようにしている。従って、上記のような不安定状
態にある所定期間内の入力作動を禁止して、請求項１に
記載したような効果を奏する。According to the second aspect of the invention, for the input means for inputting the pulse signal, the detection pulse signal is input to the subsequent detection pulse signal within a predetermined period from the time when the detection pulse signal is input to the input means. The input operation of the input means is prohibited. Therefore, the input operation within the predetermined period in the unstable state as described above is prohibited, and the effect as described in claim 1 is obtained.
【００１８】上記のような所定の期間は、請求項３に記
載のように、前記検出パルス信号が前記入力手段に入力
されたことを示す信号に基づいて作成された所定のマス
ク時間とすることができる。また、請求項４に記載の発
明においては、前記後続の検出パルス信号の発生タイミ
ングに基づき、次回の後続の検出パルス信号の検出に対
する前記所定の期間を変化させようにしている。The predetermined period as described above may be a predetermined mask time created on the basis of a signal indicating that the detection pulse signal is input to the input means, as set forth in claim 3. You can Further, in the invention according to claim 4, the predetermined period for the detection of the next subsequent detection pulse signal is changed based on the generation timing of the subsequent detection pulse signal.
【００１９】従って、後続の検出パルス信号が入力作動
を禁止する所定の期間との関係でその期間内に入るか否
かの微妙な位置関係にある場合に、毎回の検出におい
て、その検出パルス信号が検出されたり、されなかった
りするという状態を、いわゆるヒステリシス作用にてな
くすことができる。また、請求項５に記載の発明におい
ては、基準時間分だけ位相が異なる基準時間測定用の２
つのパルス信号を用いて、前記複数の遅延素子の通過個
数により前記２つのパルス信号の位相差を符号化して基
準時間差データを得、前記測定時間差データを前記基準
時間差データで補正するようにしている。Therefore, when the subsequent detection pulse signal has a delicate positional relationship with the predetermined period in which the input operation is prohibited within the predetermined period, the detection pulse signal is detected in each detection. The state in which is detected or not detected can be eliminated by a so-called hysteresis action. In addition, in the invention described in claim 5, 2 for measuring the reference time whose phase is different by the reference time is used.
Using one pulse signal, the phase difference between the two pulse signals is encoded by the number of passages of the plurality of delay elements to obtain reference time difference data, and the measured time difference data is corrected with the reference time difference data. .
【００２０】従って、前記複数の遅延素子が温度、電源
電圧の変動により影響を受けるようなことがあっても基
準時間差データによる補正にて高精度な位相差を示すデ
ータを得ることができる。上記の基準時間測定用の２つ
のパルス信号は、請求項６に記載のように基準時間測定
用の２つのパルス信号を発生する基準信号発生手段によ
り得ることができる。Therefore, even if the plurality of delay elements are affected by temperature and power supply voltage fluctuations, highly accurate phase difference data can be obtained by correction using the reference time difference data. The two pulse signals for measuring the reference time can be obtained by the reference signal generating means for generating the two pulse signals for measuring the reference time.
【００２１】また、請求項７に記載の発明においては、
前記第１のパルス信号およびそれに続く前記複数の検出
パルス信号の入力と前記基準信号発生手段からの前記２
つのパルス信号の入力とを選択的に行うようにし、測定
時間差データを得る作動と基準時間差データを得る作動
を時分割的に行わうようにすることにより、複数の遅延
素子をそれぞれの作動に対して共通使用しているので、
そのための回路面積を少なくすることができる。Further, in the invention according to claim 7,
The input of the first pulse signal and the plurality of detection pulse signals following the first pulse signal, and the second signal from the reference signal generating means.
By inputting two pulse signals selectively and performing the operation for obtaining the measured time difference data and the operation for obtaining the reference time difference data in a time-division manner, a plurality of delay elements are provided for each operation. Since they are commonly used,
Therefore, the circuit area can be reduced.
【００２２】請求項８に記載の発明においては、入力手
段に入力される複数の検出パルス信号の個数を制限する
ようにしているから、その個数外の検出パルスに対する
不要な符号化作動等を防止し、所望の検出パルスに対す
るデータのみを得ることができる。また、上記のような
複数の検出パルス信号に対して得られた複数の測定時間
差データに対しては、請求項９に記載のように、それぞ
れのデータを複数の格納手段にそれぞれ格納するように
することにより、その格納された複数のデータに基づい
てデータ処理を行うことができる。In the invention described in claim 8, since the number of the plurality of detection pulse signals input to the input means is limited, unnecessary encoding operation or the like for detection pulses outside the number is prevented. However, only the data for the desired detection pulse can be obtained. Further, as to the plurality of measurement time difference data obtained for the plurality of detection pulse signals as described above, each data may be stored in each of the plurality of storage means as described in claim 9. By doing so, data processing can be performed based on the plurality of stored data.
【００２３】さらに、上記のような複数の遅延素子の個
数の特定に対しては、請求項１０に記載のように、複数
の遅延素子をリング状に形成し、このリング状の複数の
遅延素子を第１のパルス信号が周回する回数と、検出パ
ルス信号が入力された時点の第１のパルス信号の通過位
置の特定位置とにより行うことができる。Further, in order to specify the number of the plurality of delay elements as described above, a plurality of delay elements are formed in a ring shape as described in claim 10, and the plurality of ring-shaped delay elements are formed. Can be performed based on the number of times the first pulse signal circulates and the specific position of the passage position of the first pulse signal at the time when the detection pulse signal is input.
【００２４】[0024]
【実施例】以下本発明を図に示す実施例について説明す
る。まず、この実施例の基本的な考え方について説明す
る。この種の時間Ａ／Ｄ変換装置においては、ゲートデ
ィレイ１段当たりの遅延時間が温度、電源電圧の変動に
よる影響を受けやすい。このため、上記特開平５ー３７
３７８号公報においては、図９に示すような構成を採用
している。Embodiments of the present invention will be described below with reference to the drawings. First, the basic idea of this embodiment will be described. In this type of time A / D conversion device, the delay time per stage of gate delay is easily affected by temperature and power supply voltage fluctuations. Therefore, the above-mentioned JP-A-5-37
In Japanese Patent No. 378, a configuration as shown in FIG. 9 is adopted.
【００２５】すなわち、２つのパルス信号ＰＡ，ＰＢの
時間差を検出する場合に、もう１つのパルス信号ＰＣを
用い、このパルス信号ＰＣを水晶発振器およびカウンタ
によりパルス信号ＰＡの発生から正確な一定時間後に出
力されるものとする。そして、ＳＥＬ信号により、まず
パルス信号ＰＢを選択するようにしておき、パルス位相
差符号化回路１００にて２つのパルス信号ＰＡ，ＰＢの
時間差ＴABに対応するディジタル値ＤABを検出する。こ
の後、ＳＥＬ信号によりパルス信号ＰＣを選択するよう
にし、パルス信号ＰＡ，ＰＣの時間差ＴACに対応するデ
ィジタル値ＤACを検出するようにする。すなわち、時間
的に分割して両ディジタル値ＤAB，ＤACを検出するよう
にする。ここで、そのＴACの値は水晶発振器等により正
確な時間に設定されているため、測定時間ＴABはＴAB＝
（ＤAB／ＤAC）・ＴACにて求められる。That is, when the time difference between the two pulse signals PA and PB is detected, another pulse signal PC is used, and this pulse signal PC is generated by the crystal oscillator and the counter after an accurate fixed time from the generation of the pulse signal PA. It shall be output. Then, the pulse signal PB is first selected by the SEL signal, and the pulse phase difference encoding circuit 100 detects the digital value D AB corresponding to the time difference T AB between the two pulse signals PA and PB. After that, the pulse signal PC is selected by the SEL signal, and the digital value D AC corresponding to the time difference T AC between the pulse signals PA and PC is detected. That is, the two digital values D AB and D AC are divided in time so as to be detected. Since the value of T AC is set to an accurate time by a crystal oscillator or the like, the measurement time T AB is T AB =
(D AB / D AC ) / T AC .
【００２６】本実施例では、上記のように時分割による
パルス信号入力にて測定用のディジタル値と基準用のデ
ィジタル値を求め、その割り算（相対比率演算）にて、
測定時間を求めるようにしている。但し、基準用のディ
ジタル値を求める場合に上記においてはパルス信号ＰＡ
を用いていたが、本実施例では、基準時間計測用の２つ
のパルス信号ＳＴＤＰＡ，ＳＴＤＰＢを用いている。 （第１実施例）図１に、本発明の第１実施例を示す。In this embodiment, the digital value for measurement and the digital value for reference are obtained by pulse signal input by time division as described above, and the division (relative ratio calculation)
I try to find the measurement time. However, when obtaining the digital value for reference, in the above, the pulse signal PA
However, in this embodiment, two pulse signals STDPA and STDPB for reference time measurement are used. (First Embodiment) FIG. 1 shows a first embodiment of the present invention.
【００２７】この図１において、入力信号切換回路１０
０、パルス位相差符号化回路１１０、除算回路１５０
は、それぞれ図９における、ＳＥＬ信号による信号切換
部分、パルス位相差符号化回路１０、除算回路１１に相
当している。なお、パルス位相差符号化回路１１０は図
８に示すものと同様のものであるが、パルス信号ＰＢが
入力されずにカウンタ２がオーバーフローした場合に
は、オーバーフロー（ＯＶ）信号を出力するように構成
されている。In FIG. 1, the input signal switching circuit 10
0, pulse phase difference encoding circuit 110, division circuit 150
Correspond to the signal switching portion by the SEL signal, the pulse phase difference encoding circuit 10 and the division circuit 11 in FIG. 9, respectively. The pulse phase difference encoding circuit 110 is similar to that shown in FIG. 8, but when the counter 2 overflows without inputting the pulse signal PB, it outputs an overflow (OV) signal. It is configured.
【００２８】ここで、上記したパルス信号ＳＴＤＰＡ，
ＳＴＤＰＢは基準信号発生回路１７０において、水晶発
振器およびその発振パルスをカウントするカウンタによ
り高精度のパルス信号として出力される。この部分の構
成は、特開平５ー３７３７８号公報の図３に示す水晶発
振器およびカウンタの構成と同様のものである。この実
施例においては、特開平５ー３７３７８号公報に示すも
のと同様、レーザレーダの光往復時間測定に適用される
ものである。そして、まずレーザ光線発射時刻に対応し
て立ち上がる入力パルス信号ＰＡとレーザ光線受光時刻
に対応して立ち上がる入力パルス信号ＰＢを入力信号切
換回路１００を介しパルス位相差符号化回路１１０に入
力してそれぞれの時間差を示すディジタル値を得る。こ
の後、入力信号切換回路１００を基準信号発生回路１７
０からの信号入力側に切換え、パルス信号ＳＴＤＰＡ，
ＳＴＤＰＢをパルス位相差符号化回路１１０に入力して
その時間差を示すディジタル値を得る。両ディジタル値
がそろった段階で、両ディジタル値を除算回路１５０に
て除算し、温度、電源電圧の変動分を補償した正確なる
レーザレーダの光往復時間を得るようにしている。Here, the pulse signal STDPA,
STDPB is output as a highly accurate pulse signal in the reference signal generation circuit 170 by the crystal oscillator and the counter that counts its oscillation pulses. The structure of this portion is similar to that of the crystal oscillator and the counter shown in FIG. 3 of JP-A-5-37378. In this embodiment, like the one disclosed in JP-A-5-37378, it is applied to the optical round trip time measurement of a laser radar. Then, first, an input pulse signal PA which rises corresponding to the laser beam emission time and an input pulse signal PB which rises corresponding to the laser beam reception time are input to the pulse phase difference encoding circuit 110 via the input signal switching circuit 100, respectively. A digital value indicating the time difference of is obtained. After that, the input signal switching circuit 100 is connected to the reference signal generating circuit 17
Switching to the signal input side from 0, pulse signal STDPA,
STDPB is input to the pulse phase difference encoding circuit 110 to obtain a digital value indicating the time difference. When both digital values are complete, the two digital values are divided by a dividing circuit 150 to obtain an accurate optical round trip time of the laser radar that compensates for variations in temperature and power supply voltage.
【００２９】ここで、上記の作動を繰り返し行うため
に、メインシーケンサ１９０、ＰＢ計測シーケンサ１８
０、さらにデータの書き込み（格納）、転送を行うため
のバッファレジスタ（ＢＦＲ）１２０〜１２２、バッフ
ァゲート（ＢＰＧＴ）１２３〜１２６、レジスタ（ＣＶ
Ｒ）１４０〜１４４、トランスファゲート（ＣＶＧＴ）
１４５〜１４８が設けられている。また、除算回路１５
０にて除算して得られたデータは、レジスタ（ＤＴＲ）
１６０〜１６３に書き込まれるとともに、データゲート
（ＤＴＧＴ）１６４〜１６７から計測データとして出力
される。Here, in order to repeat the above operation, the main sequencer 190 and the PB measurement sequencer 18
0, buffer registers (BFR) 120 to 122 for writing (storing) and transferring data, buffer gates (BPGT) 123 to 126, registers (CV)
R) 140-144, transfer gate (CVGT)
145-148 are provided. Also, the division circuit 15
The data obtained by dividing by 0 is the register (DTR)
The data is written in 160 to 163 and is output as measurement data from the data gates (DTGT) 164 to 167.
【００３０】メインシーケンサ１９０は、図４に示すフ
ローに従って、ＭＳＱ０，ＳＩＧＲＳＴ，ＳＴＡＲＴ，
ＳＩＧＭＰＸの信号等を出力する。このＭＳＱ０信号は
ＰＢ計測中と基準信号計測中を識別するためのもので、
ＰＢ計測中はローレベル、基準信号計測中はハイレベル
になるものである。ＳＩＧＲＳＴ信号はＰＢ計測および
基準信号計測を開始するために入力信号切換回路１０
０、基準信号発生回路１７０をリセットするためのもの
である。ＳＴＡＲＴ信号は基準信号発生回路１７０より
パルス信号ＳＴＤＰＡ，ＳＴＤＰＢを発生させるタイミ
ングを与えるためのものである。ＳＩＧＭＰＸ信号は入
力信号切換回路１００の入力を入力パルス信号ＰＡ，Ｐ
Ｂ側と基準パルス信号ＳＴＤＰＡ，ＳＴＤＰＢ側のいず
れにするかを選択するためのものである。The main sequencer 190 follows MSQ0, SIGRST, START, according to the flow shown in FIG.
It outputs a signal such as SIGMPX. This MSQ0 signal is for distinguishing between PB measurement and reference signal measurement.
It is low level during PB measurement and high level during reference signal measurement. The SIGRST signal is input signal switching circuit 10 to start PB measurement and reference signal measurement.
0, for resetting the reference signal generating circuit 170. The START signal is for giving the timing for generating the pulse signals STDPA and STDBP from the reference signal generating circuit 170. The SIGMPX signal is input to the input signal switching circuit 100 by input pulse signals PA and P.
This is for selecting either the B side or the reference pulse signals STDPA, STDBP side.
【００３１】なお、入力パルス信号ＰＡとＳＴＤＰＡ，
入力パルス信号ＰＢとＳＴＤＰＢのうちＳＩＧＭＰＸ信
号により選択された方の信号がＰＡＣＫ、ＰＢＣＫ信号
となる。ＰＢ計測シーケンサ１８０は、メインシーケン
サ１９０からのＭＳＱ０信号によりＰＢ計測、基準信号
計測のいずれであるかを識別し、入力信号切換回路１０
０からのＰＡＣＫ，ＰＢＣＫ信号を入力して、バッファ
１２０〜１２２の書き込みタイミング制御およびパルス
信号ＰＢの取込み数の制御等を行う。このＰＢ計測シー
ケンサ１８０の具体的構成を図２に示す。Input pulse signal PA and STDPA,
One of the input pulse signals PB and STDPB selected by the SIGMPX signal becomes the PACK and PBCK signals. The PB measurement sequencer 180 discriminates whether PB measurement or reference signal measurement is performed by the MSQ0 signal from the main sequencer 190, and the input signal switching circuit 10
The PACK and PBCK signals from 0 are input to control the write timing of the buffers 120 to 122 and the number of pulse signals PB to be fetched. A concrete configuration of the PB measurement sequencer 180 is shown in FIG.
【００３２】Ｄタイプフリップフロップ２１０〜２１２
とデコーダ２００によってシーケンサを構成している。
デコーダ２００はＭＳＱ０，ＰＡＣＫ信号により初期化
される。Ｄタイプフリップフロップ２１０〜２１２は、
このデコーダ２００の出力状態をＰＢＣＫ信号が入力さ
れる毎に記憶出力する。デコーダ２００はＤタイプフリ
ップフロップ２１０〜２１２の出力を入力し、その出力
を順次変化させる。従って、Ｄタイプフリップフロップ
２１０〜２１２の出力はＰＢＣＫ信号の入力毎に変化す
る。すなわち、このデコーダ２００とＤタイプフリップ
フロップ２１０〜２１２はＰＢＣＫ信号の入力をカウン
トしてそれに応じた値を出力するカウンタとして機能す
る。D type flip-flops 210-212
The decoder 200 constitutes a sequencer.
The decoder 200 is initialized by the MSQ0 and PACK signals. The D type flip-flops 210 to 212 are
The output state of the decoder 200 is stored and output every time the PBCK signal is input. The decoder 200 receives the outputs of the D type flip-flops 210 to 212 and sequentially changes the outputs. Therefore, the outputs of the D-type flip-flops 210 to 212 change every time the PBCK signal is input. That is, the decoder 200 and the D type flip-flops 210 to 212 function as a counter that counts the input of the PBCK signal and outputs a value corresponding to it.
【００３３】Ｄタイプフリップフロップ２１０〜２１２
の出力はデコーダ２２０〜２２２にてデコードされる。
このデコードされたそれぞれの値はＰＢＣＫ信号の発生
回数に応じたものとなり、バッファレジスタ１２０〜１
２２に出力されてそれぞれの書き込みタイミングを与え
る。また、２３０〜２５０に示す回路は、非定期的に入
力されるパルス信号ＰＢに対して、マスク時間を生成す
るためのものである。このマスク時間の間は次のパルス
信号ＰＢが入力されてもその立ち上がり信号は無視され
るようになる。これは、非定期的にパルス信号ＰＢが入
力され、それについてパルス信号計測を行うと、パルス
位相差符号化回路１１０のラッチ回路５等の作動が不安
定な時に次のパルス計測が行われることになり、その結
果不安定な出力を行ってしまうのを防ぐためである。従
って、ラッチ回路５等の作動が安定するまでの時間につ
いてはパルス信号ＰＢの入力に対してマスクをかけるよ
うにし、そのマスク用の信号をこれらの回路２３０〜２
５０にて作成するようにしている。D type flip-flops 210-212
The output of is decoded by the decoders 220 to 222.
Each of the decoded values corresponds to the number of times the PBCK signal is generated, and the buffer registers 120 to 1
It is output to 22 to give each write timing. Further, the circuits shown at 230 to 250 are for generating a mask time for the pulse signal PB that is input irregularly. During this mask time, even if the next pulse signal PB is input, its rising signal is ignored. This is because when the pulse signal PB is input irregularly and the pulse signal is measured for the pulse signal PB, the next pulse measurement is performed when the operation of the latch circuit 5 or the like of the pulse phase difference encoding circuit 110 is unstable. This is to prevent unstable output as a result. Therefore, for the time until the operation of the latch circuit 5 or the like becomes stable, the input of the pulse signal PB is masked, and the masking signal is supplied to these circuits 230-2.
I am going to create it at 50.
【００３４】ここで、本実施例では、パルス信号ＰＢの
入力を４発に制限しており、従ってＰＢ計測中において
パルス信号ＰＢが４発計測されたか否かの検出を計測回
路２３０にて行う。また、計測回路２３１においては、
ＭＳＱ０の信号レベルにより基準信号計測中か否かを検
出する。計測時間終了検出回路２３２では、パルス位相
差符号化回路１１０からオーバーフローを示すＯＶ信号
が発生したか否かを検出する。それらの回路は、上記検
出が行われるとハイレベル信号をそれぞれ発生する。Here, in the present embodiment, the input of the pulse signal PB is limited to 4 shots, and therefore, the measurement circuit 230 detects whether or not 4 shots of the pulse signal PB have been measured during PB measurement. . Further, in the measurement circuit 231,
Whether or not the reference signal is being measured is detected by the signal level of MSQ0. The measurement time end detection circuit 232 detects whether or not an OV signal indicating overflow has occurred from the pulse phase difference encoding circuit 110. These circuits respectively generate a high level signal when the above detection is performed.
【００３５】そして、それらの回路２３０〜２３２の出
力がいずれもローレベルの時にはＯＲ回路２３３の出力
がローレベルとなり、この状態においては、Ｄタイプフ
リップフロップ２４０と一致回路２４１は、ＰＢＣＫ信
号が入力される毎にトグル出力を行う。この出力によ
り、ディレィ回路２４２、２４３を通し両出力信号の排
他的論理和をＥＸＯＲ回路２４４で取ることにより、デ
ィレィ回路２４２のディレイ時間経過後にパルス信号を
出力することになる。このディレイ時間によるマスクに
ついては後述する。When the outputs of these circuits 230 to 232 are all at the low level, the output of the OR circuit 233 is at the low level. In this state, the D type flip-flop 240 and the coincidence circuit 241 receive the PBCK signal. The toggle output is performed each time it is executed. With this output, the EXOR circuit 244 obtains the exclusive OR of both output signals through the delay circuits 242 and 243, so that a pulse signal is output after the delay time of the delay circuit 242 has elapsed. The mask based on this delay time will be described later.
【００３６】また、ＥＸＯＲ回路２４４の出力はＣＧ信
号（通常ハイレベル）とともにＡＮＤ回路２５０に入力
され、次のパルス信号ＰＢ取り込み許可信号ＳＳＱＲＳ
Ｔとして出力される。なお、ＣＧ信号は、パルス信号Ｐ
Ｂを１発のみ計測する場合に設定されるもので、その場
合にはＣＧ信号はローレベルに固定される。図３に、入
力信号切換回路１００の詳細構成を示す。３００、３１
０はマルチプレクサ回路であり、メインシーケンサ１９
０からのＳＩＧＭＰＸ信号によって、入力パルス信号Ｐ
ＡとＳＴＤＰＡ，入力パルス信号ＰＢとＳＴＤＰＢのう
ちからそれぞれ１つが選択される。The output of the EXOR circuit 244 is also input to the AND circuit 250 together with the CG signal (normally high level), and the next pulse signal PB take-in permission signal SSQRS.
It is output as T. The CG signal is the pulse signal P
It is set when only one B is measured, in which case the CG signal is fixed at a low level. FIG. 3 shows a detailed configuration of the input signal switching circuit 100. 300, 31
0 is a multiplexer circuit, which is the main sequencer 19
The input pulse signal P by the SIGMPX signal from 0
One of each of A and STDPA and input pulse signals PB and STDPB is selected.
【００３７】この選択された信号はＤタイプフリップフ
ロップ３２０、３３０のクロックとなり、選択された信
号の立ち上がりによってＰＡＣＫ、ＰＢＣＫがハイレベ
ルにセットされる。すなわち、このＤタイプフリップフ
ロップ３２０、３３０は立ち上がりエッジ検出回路とな
っている。Ｄタイプフリップフロップ３２０、３３０は
メインシーケンサ１９０からのＳＩＧＲＳＴ信号によっ
てリセットされるが、Ｄタイプフリップフロップ３３０
は、ＳＩＧＲＳＴ信号あるいはＰＢ計測シーケンサ１８
０からの上記したＳＳＱＲＳＴ信号によってリセットさ
れる。従って、ＰＢ計測中においては、パルス信号ＰＢ
取り込み許可信号であるＳＳＱＲＳＴ信号がハイレベル
になるまで、Ｄタイプフリップフロップ３３０はリセッ
トされず、従ってその間に次のパルス信号ＰＢが入力さ
れてもその信号は無視されることになる。This selected signal serves as a clock for the D type flip-flops 320 and 330, and PACK and PBCK are set to a high level at the rising edge of the selected signal. That is, the D-type flip-flops 320 and 330 are rising edge detection circuits. Although the D type flip-flops 320 and 330 are reset by the SIGRST signal from the main sequencer 190,
Is a SIGRST signal or PB measurement sequencer 18
Reset by SSQRST signal from 0 above. Therefore, during the PB measurement, the pulse signal PB
The D-type flip-flop 330 is not reset until the fetch enable signal SSQRST signal becomes high level, and therefore, even if the next pulse signal PB is input during that period, the signal is ignored.
【００３８】また、図１において、パルス位相差符号化
回路１１０より出力される測定時間差を示すデータは、
ＰＢ計測シーケンサ１８０内のデコーダ２２０〜２２２
の出力状態に応じてバッファレジスタ１２０〜１２２に
順次書き込まれる。また、ＰＢ計測終了後、メインシー
ケンサ１９０からのライトタイミング出力により、トラ
ンスファゲート１２３〜１２６が順次オープンとなり、
バッファレジスタ１２０〜１２２内のデータがレジスタ
１４０〜１４３に書き込まれる。Further, in FIG. 1, the data indicating the measurement time difference output from the pulse phase difference encoding circuit 110 is
Decoders 220 to 222 in the PB measurement sequencer 180
Are sequentially written in the buffer registers 120 to 122 in accordance with the output state of. Further, after the PB measurement is completed, the transfer timings 123 to 126 are sequentially opened by the write timing output from the main sequencer 190,
The data in the buffer registers 120 to 122 are written in the registers 140 to 143.
【００３９】また、パルス信号ＳＴＤＰＡとＳＴＤＰＢ
による基準信号計測後は、その時間差を示すデータは、
バイパスゲート１２３を通して、レジスタ１４４に書き
込まれる。さらに、それらのレジスタ１４０〜１４３に
取り込まれた測定時間差を示すデータは、メインシーケ
ンサ１９０からのリードタイミングで、トランスファゲ
ート１４５〜１４８を介し除算回路１５０にそれぞれ被
除数として入力される。また、レジスタ１４４に書き込
まれた基準時間差を示すデータは、除算回路１５０に除
数として入力される。除算回路１５０は、それぞれの測
定時間差を示すデータを基準時間差を示すデータにて除
算して相対比率を求め、補正された測定時間差データと
して出力する。Further, the pulse signals STDPA and STDPB
After measuring the reference signal by, the data showing the time difference is
It is written in the register 144 through the bypass gate 123. Further, the data indicating the measurement time difference captured in the registers 140 to 143 is input as the dividend to the division circuit 150 via the transfer gates 145 to 148 at the read timing from the main sequencer 190. Further, the data indicating the reference time difference written in the register 144 is input to the division circuit 150 as a divisor. The division circuit 150 divides the data indicating the respective measurement time differences by the data indicating the reference time difference to obtain the relative ratio, and outputs it as the corrected measurement time difference data.
【００４０】この補正された測定時間差データは、メイ
ンシーケンサ１９０からライトタイミングにてデータレ
ジスタ１６０〜１６３に書き込まれ、トランスファゲー
ト１６４〜１６７を介し、計測データとして出力され
る。図４に示すメインシーケンサ１９０の処理フローに
従って、上記の構成の作動を説明する。なお、各部信号
のタイミングチャートは図５に示してある通りであり、
図中のメインシーケンサの番号１〜１３は図４の処理フ
ロー番号と対応している。The corrected measurement time difference data is written from the main sequencer 190 to the data registers 160 to 163 at the write timing, and is output as the measurement data via the transfer gates 164 to 167. The operation of the above configuration will be described according to the processing flow of the main sequencer 190 shown in FIG. The timing chart of the signals of each part is as shown in FIG.
The main sequencer numbers 1 to 13 in the figure correspond to the process flow numbers in FIG.
【００４１】まず、処理手順１で、メインシーケンサ１
９０よりＰＢ計測シーケンサ１８０、入力信号切換え回
路１００にＳＩＧＲＳＴ信号を出力してそれぞれをリセ
ット状態にするとともに、ＳＩＧＭＰＸをハイレベルに
して入力信号切換回路１００のマルチプレクサ３００、
３１０をパルス信号ＰＡ、ＰＢ選択状態とし、さらにＭ
ＳＱ０信号をローレベルにしてパルス信号ＰＢ待ち状態
とする。First, in the processing procedure 1, the main sequencer 1
90 outputs a SIGRST signal to the PB measurement sequencer 180 and the input signal switching circuit 100 to put them in a reset state, and sets SIGMPX to a high level to provide a multiplexer 300 for the input signal switching circuit 100.
310 is set to the pulse signal PA, PB selected state, and M
The SQ0 signal is set to the low level to enter the pulse signal PB waiting state.
【００４２】処理手順２で、パルス信号ＰＡが入力され
ると、Ｄタイプフリップフロップ３２０のＰＡＣＫ信号
はハイレベルになり、パルス位相差符号化回路１１０と
ＰＢ計測シーケンサ１８０が動作する。この後、パルス
信号ＰＢが入力されるとＤタイプフリップフロップ３３
０のＰＢＣＫ信号はハイレベルとなり、パルス位相差符
号化回路１１０はパルス信号ＰＡ，ＰＢ間の時間差を示
すデータＤＴＢＰを出力する。When the pulse signal PA is input in the processing procedure 2, the PACK signal of the D type flip-flop 320 becomes high level, and the pulse phase difference encoding circuit 110 and the PB measurement sequencer 180 operate. After that, when the pulse signal PB is input, the D type flip-flop 33
The PBCK signal of 0 becomes high level, and the pulse phase difference encoding circuit 110 outputs the data DTBP indicating the time difference between the pulse signals PA and PB.
【００４３】次のパルス信号ＰＢの入力許可は、ＰＢ計
測シーケンサ１８０内の回路２３０〜２５０で実現され
る。パルス信号ＰＢ１発目には回路２３０〜２３２はロ
ーレベルを出力するため、Ｄタイプフリップフロップ２
４０と一致回路２４１はＰＡＣＫ信号の入力毎に出力が
反転するトグル出力となる。そして、ディレィ回路２４
２、２４３の出力がＥＸＯＲ回路２４４に入力される。Input permission of the next pulse signal PB is realized by the circuits 230 to 250 in the PB measurement sequencer 180. Since the circuits 230 to 232 output a low level when the pulse signal PB1 is issued, the D type flip-flop 2
40 and the coincidence circuit 241 become a toggle output in which the output is inverted every time the PACK signal is input. And the delay circuit 24
The outputs of 2, 243 are input to the EXOR circuit 244.
【００４４】ここで、ディレィ回路２４２は、図５中の
ディレィ時間ｔｗを生成し、ディレィ回路２４２、２４
３の両出力によりディレィ時間ｔｒを生成する。ＣＧ信
号がハイレベルになっていればディレィ時間ｔｒの間、
ＳＳＱＲＳＴ信号はハイレベルとなる。このディレィ時
間ｔｗとｔｒを加算した時間Ｔ（マスク時間）は、パル
ス位相差符号化回路１１０内でラッチするデータが安定
するまでの時間Ｔ１、パルス位相差符号化回路１１０で
ラッチするデータがバッファレジスタ１２０〜１２２に
到達するまでの時間Ｔ２、ＰＢ計測シーケンサ１８０の
デコーダ２００を通ってＤタイプフリップフロップ２１
０〜２１２に到達するまでの時間Ｔ３の時間以上に設定
される。従って、Ｔをクリティカルパス（Ｔ１、Ｔ２、
Ｔ３のうち最大の時間）の遅延時間以上のマスク時間と
して設定することにより、次のパルス信号ＰＢが入力さ
れても常に安定したデータがラッチされることになる。Here, the delay circuit 242 generates the delay time tw in FIG.
The delay time tr is generated by both outputs of 3. If the CG signal is high level, during the delay time tr,
The SSQRST signal becomes high level. The time T (mask time) obtained by adding the delay times tw and tr is the time T1 until the data latched in the pulse phase difference encoding circuit 110 becomes stable, and the data latched in the pulse phase difference encoding circuit 110 is buffered. The time T2 required to reach the registers 120 to 122 passes through the decoder 200 of the PB measurement sequencer 180 and the D type flip-flop 21.
It is set to be equal to or longer than the time T3 until reaching 0 to 212. Therefore, T is a critical path (T1, T2,
By setting the mask time as the delay time of (the maximum time of T3) or more, stable data is always latched even when the next pulse signal PB is input.
【００４５】図５において、パルス信号ＰＢ３発目はマ
スク時間内にあるため、３発目は無視され、４発目が内
部では３発目として認識され、５発目が内部では４発目
として認識される。これらは全て、パルス信号ＰＢの立
ち上がりエッジ時のタイミングで判定されている。さら
に、パルス信号ＰＢの幅が等しくなくともＤタイプフリ
ップフロップ３３０によってＰＢＣＫ信号は、安定して
ハイレベル信号を出力する。なお、パルス信号ＰＢ３発
目と４発目は１つのパルスに合体されたことになり、マ
スク時間を生成する回路２３０〜２５０とＤタイプフリ
ップフロプ２３０は、そのマスク時間によりパルス波形
を処理するパルス波形処理手段を構成している。In FIG. 5, since the third pulse signal PB is within the mask time, the third pulse is ignored, the fourth pulse is internally recognized as the third pulse, and the fifth pulse is internally detected as the fourth pulse. Be recognized. All of these are determined at the timing of the rising edge of the pulse signal PB. Further, even if the pulse signals PB are not equal in width, the PBCK signal is stably output as a high level signal by the D-type flip-flop 330. The third and fourth pulse signals PB are combined into one pulse, and the circuits 230 to 250 for generating the mask time and the D-type flip-flop 230 process the pulse waveform according to the mask time. It constitutes a pulse waveform processing means.
【００４６】ここで、マスク時間Ｔの設定をクリティカ
ルパスの遅延時間と等しくすることにより、複数発のＰ
Ａ−ＰＢ間計測を最大限に活用することができる。すな
わち、パルス信号ＰＢ２発目の入力時には、パルス信号
ＰＢ１発目入力時にラッチされたデータがバッファレジ
スタ１２０に入力され、パルス信号ＰＢ３発目の入力時
には、パルス信号ＰＢ２発目入力時にラッチされたデー
タがバッファレジスタ１２１に入力され、パルス信号Ｐ
Ｂ４発目の入力時には、パルス信号ＰＢ３発目入力時に
ラッチされたデータがバッファレジスタ１２２に入力さ
れる。Here, by setting the mask time T equal to the delay time of the critical path, a plurality of P's are generated.
The measurement between A and PB can be utilized to the maximum. That is, when the pulse signal PB2 is input, the data latched when the pulse signal PB1 is input is input to the buffer register 120, and when the pulse signal PB3 is input, the data latched when the pulse signal PB2 is input. Is input to the buffer register 121, and the pulse signal P
At the B4th input, the data latched at the pulse signal PB3th input is input to the buffer register 122.
【００４７】なお、パルス信号ＰＢ４発目には、計測回
路２３０の出力がハイレベルとなるため、Ｄタイプフリ
ップフロップ２４０はトグル出力せず、ＳＳＱＲＳＴ信
号はローレベルのままとなる。従って、次からのパルス
信号ＰＢの入力が禁止され、パルス信号ＰＢ５発目以降
は無視されることになる。また、例えパルス信号ＰＢが
２発しか入力されない状態でパルス位相差符号化回路１
１０からオーバーフロー信号ＯＶが出力された場合、す
なわちその計測範囲を越えた場合には、計測時間終了検
出回路２３２の出力がハイレベルとなり、パルス信号Ｐ
Ｂの計測は２発までで終了となる。When the pulse signal PB4 is issued, the output of the measuring circuit 230 goes high, so the D-type flip-flop 240 does not toggle and the SSQRST signal remains low. Therefore, the next input of the pulse signal PB is prohibited, and the pulse signal PB is ignored after the fifth pulse. Further, for example, in the state where only two pulse signals PB are input, the pulse phase difference encoding circuit 1
When the overflow signal OV is output from 10, that is, when the measurement range is exceeded, the output of the measurement time end detection circuit 232 becomes high level and the pulse signal P
The measurement of B ends up to 2 shots.
【００４８】パルス信号ＰＢの計測が終了すると、処理
手順３でパルス信号ＰＢ４発目のデータをレジスタ１４
３にライトする。また、処理手順４〜６で、パルス信号
ＰＢ３発目のデータをバッファレジスタ１２２からレジ
スタ１４２に、パルス信号ＰＢ２発目のデータをバッフ
ァレジスタ１２１からレジスタ１４１に、パルス信号Ｐ
Ｂ１発目のデータをバッファレジスタ１２４からレジス
タ１４０にライトする。When the measurement of the pulse signal PB is completed, the data of the fourth pulse signal PB is registered in the register 14 in the processing procedure 3.
Write to 3. Further, in processing procedures 4 to 6, the data of the pulse signal PB3 from the buffer register 122 to the register 142, the pulse signal PB2 of the data from the buffer register 121 to the register 141, the pulse signal PB.
The B1-th data is written from the buffer register 124 to the register 140.
【００４９】処理手順７で、ＳＩＧＲＳＴ信号を出力し
てＰＢ計測シーケンサ１８０、入力信号切換え回路１０
０を次のパルス取り込みのためにリセット状態にする。
また、ＳＩＧＭＰＸ信号をローレベルにして入力信号切
換回路１００のマルチプレクサ３００、３１０をパルス
信号ＳＴＤＰＡ、ＳＴＤＰＢ選択状態とし、さらにＭＳ
Ｑ０信号をハイレベルにして基準信号計測状態とする。
このＭＳＱ０のハイレベル信号により、計測回路２３１
の出力はローレベルとなり、この基準信号計測中はＳＳ
ＱＲＳＴ信号はローレベルのままとなる。In the processing procedure 7, the SIGRST signal is output to output the PB measurement sequencer 180 and the input signal switching circuit 10.
0 is reset for the next pulse acquisition.
Further, the SIGMPX signal is set to the low level to bring the multiplexers 300 and 310 of the input signal switching circuit 100 into the pulse signal STDPA and STDBP selection state, and the MS
The Q0 signal is set to the high level to set the reference signal measurement state.
By the high level signal of this MSQ0, the measurement circuit 231
Output becomes low level, and SS is
The QRST signal remains low level.
【００５０】処理手順８で、ＳＴＡＲＴ信号を基準信号
発生回路１７０に出力する。基準信号発生回路１７０
は、そのＳＴＡＲＴ信号を受けて図５中の基準信号時間
ｔｓだけ位相が異なるパルス信号ＳＴＤＰＡ、ＳＴＤＰ
Ｂを出力する。これらのパルス信号ＳＴＤＰＡ、ＳＴＤ
ＰＢは入力信号切換回路１００を介してパルス位相差符
号化回路１１０に入力され、基準信号時間が計測され
る。In the processing procedure 8, the START signal is output to the reference signal generating circuit 170. Reference signal generation circuit 170
Receiving the START signal, pulse signals STDPA and STDP whose phases are different by the reference signal time ts in FIG.
B is output. These pulse signals STDPA, STD
PB is input to the pulse phase difference encoding circuit 110 via the input signal switching circuit 100, and the reference signal time is measured.
【００５１】処理手順９で、バッファゲート１２３をオ
ープンにし、パルス位相差符号化回路１１０の基準信号
の時間差を示すデータＤＴＢＰをレジスタ１４４にライ
トする。処理手順１０で、トランスファゲート１４５を
オープンし、パルス信号ＰＢ１発目のデータを除算回路
１５０の被除数に入力し、基準信号の時間差を示すデー
タを除数に入力する。両者の除算結果をレジスタ１６０
にライトする。同様にして、処理手順１１〜１３でパル
ス信号ＰＢ２発目、３発目、４発目のデータをそれぞれ
除算回路１５０の被除数に入力し、それらの除算結果を
レジスタ１６１〜１６３にライトする。In processing procedure 9, the buffer gate 123 is opened and the data DTBP indicating the time difference of the reference signals of the pulse phase difference encoding circuit 110 is written in the register 144. In the processing procedure 10, the transfer gate 145 is opened, the data of the first pulse signal PB is input to the dividend of the division circuit 150, and the data indicating the time difference of the reference signal is input to the divisor. Register 160
Write to. Similarly, in the processing procedures 11 to 13, the second, third, and fourth pulse signal PB data are input to the dividend of the division circuit 150, and the division results are written to the registers 161 to 163.
【００５２】この後、処理手順１に戻り、上記した処理
を繰り返し行う。レジスタ１６０〜１６３に書き込まれ
たデータは、データゲート１６４〜１６７をオープンす
ることにより計測データとして取り出すことができる。
上記のように、マルチプレクサ回路３００、３１０によ
る時分割入力により、パルス位相差符号回路１１０を、
パルス信号ＰＡ−ＰＢ間計測およびＳＴＤＰＡ−ＳＴＤ
ＰＢ間計測に共通して使用することができるので、これ
らの回路をワンチップ上のＩＣに構成した場合にその回
路面積を小さくすることができる。After that, the procedure returns to the processing procedure 1 and the above-mentioned processing is repeated. The data written in the registers 160 to 163 can be taken out as measurement data by opening the data gates 164 to 167.
As described above, the pulse-phase-difference coding circuit 110 is input by the time-division input by the multiplexer circuits 300 and 310.
Pulse signal PA-PB measurement and STDPA-STD
Since it can be commonly used for PB measurement, the circuit area can be reduced when these circuits are configured in an IC on one chip.
【００５３】また、上記実施例ではパルス信号ＰＢを４
発までに制限するものを示したが、それ以上の数にして
もよい。これによりレーザレーダシステム等へ応用した
際には複数発計測により高性能化を図ることができる。 （第２実施例）次に、本発明の第２実施例について説明
する。In the above embodiment, the pulse signal PB is set to 4
Although it is shown that the number is limited to the number of calls, the number may be more than that. As a result, when applied to a laser radar system or the like, high performance can be achieved by measuring a plurality of shots. (Second Embodiment) Next, a second embodiment of the present invention will be described.
【００５４】この第２実施例の構成を図６に示す。この
図６から分かるように、この第２実施例では、図１に示
す第１実施例と概略構成は同じであるが、時間計測装置
をマイコン（ＣＰＵ）１９８の周辺モジュール１９７と
した点で異なっている。すなわち、通常ＣＰＵには、除
算命令があるので、相対比率の演算をＣＰＵ１９８で行
うようにし、図１中の除算回路１５０等を省略してい
る。もちろん、ＣＰＵ負荷が大きく、システムに支障を
きたす場合には図１の様な除算回路１５０を入れても問
題はない。The configuration of the second embodiment is shown in FIG. As can be seen from FIG. 6, the second embodiment has the same schematic configuration as the first embodiment shown in FIG. 1, but differs in that the time measuring device is a peripheral module 197 of a microcomputer (CPU) 198. ing. That is, since a normal CPU has a division instruction, the CPU 198 calculates the relative ratio, and the division circuit 150 and the like in FIG. 1 are omitted. Of course, when the CPU load is large and the system is hindered, there is no problem even if the dividing circuit 150 as shown in FIG. 1 is inserted.
【００５５】この第２実施例において、基準時間の計測
データが書き込まれているレジスタ１４４の出力にはト
ランスファゲート１４９が追加されている。また、コン
トロールレジスタ１９５、ステータスレジスタ１９６が
設けれている。このコントロールゲート１９５におい
て、ＴＥは割り込みイネーブルフラグ、ＴＰは計測範囲
設定フラグ、ＣＧは複数発計測あるいは１発のみ計測の
選択フラグ、ＲＧは基準時間差信号発生切換えフラグ、
ＴＳは計測開始フラグを示している。また、ステータス
レジスタ１９６において、ＴＥは終了信号、ＯＶは計測
範囲を越えたことを知らせる信号、Ｔ４〜Ｔ１はパルス
信号ＰＢを何発目まで計測できたかを知らせる信号を示
している。In the second embodiment, a transfer gate 149 is added to the output of the register 144 in which the measurement data of the reference time is written. Further, a control register 195 and a status register 196 are provided. In the control gate 195, TE is an interrupt enable flag, TP is a measurement range setting flag, CG is a selection flag for measuring a plurality of shots or only one shot, RG is a reference time difference signal generation switching flag,
TS indicates a measurement start flag. Further, in the status register 196, TE is an end signal, OV is a signal notifying that the measurement range has been exceeded, and T4 to T1 are signals indicating how many pulse signals PB have been measured.
【００５６】ＣＰＵ１９８は、トランスファゲート１４
５〜１４９、コントロールレジスタ１９５、ステータス
レジスタ１９６よりリードアクセスができ、アドレスバ
スとデータバス等で構成されるメインバスを通して信号
のやり取りができる。図７に、この第２実施例における
メインシーケンサ１９０の処理フローを示している。The CPU 198 uses the transfer gate 14
5 to 149, the control register 195, and the status register 196 can be read-accessed, and signals can be exchanged through a main bus including an address bus and a data bus. FIG. 7 shows a processing flow of the main sequencer 190 in the second embodiment.
【００５７】上記構成においてその作動を説明する。Ｃ
ＰＵ１９８よりコントロールレジスタ１９５に種々のデ
ータが設定される。メインシーケンサ１９０は、コント
ロールレジスタ１９５に設定されている各フラグの状態
に応じて作動を行う。そして、コントロールレジスタ１
９５に計測開始フラグＴＳが、”１”に設定されると、
メインシーケンサ１９０等による計測が開始される。こ
の計測処理は図７の処理手順２〜９に示すように図１に
示すものと同様である。The operation of the above structure will be described. C
Various data is set in the control register 195 from the PU 198. The main sequencer 190 operates according to the state of each flag set in the control register 195. And control register 1
When the measurement start flag TS is set to "1" in 95,
Measurement by the main sequencer 190 etc. is started. This measurement processing is the same as that shown in FIG. 1 as shown in processing procedures 2 to 9 in FIG.
【００５８】但し、パルス信号ＰＢが１発計測される
と、Ｔ１が”１”になり、２発計測されると、Ｔ２が”
１”になり、以下Ｔ３、Ｔ４も３発目、４発目が計測さ
れると、”１”になる。４発計測される前に計測範囲を
越えるとＯＶのフラグが”１”になる。従って、このＴ
4 〜Ｔ1 とＯＶのフラグを見ることで何発計測できたか
知ることができる。However, when one pulse signal PB is measured, T1 becomes "1", and when two pulse signals PB are measured, T2 becomes "1".
It becomes "1", and the following T3 and T4 also become "1" when the third and fourth shots are measured. If the measurement range is exceeded before the fourth shot is measured, the OV flag becomes "1". Therefore, this T
It is possible to know how many shots were measured by checking the flags of 4 to T1 and OV.
【００５９】基準信号の計測まで終了するとＴＦが”
１”になる。ＴＦが”１”の時ＴＥの割り込みイネーブ
ルフラグが”１”に設定されていれば、割り込み信号Ｉ
ＲＱがＣＰＵ１９８に向けて発生される。これを受けて
ＣＰＵ１９８は割り込み処理、例えばトランスファゲー
ト１４５〜１４９を介して各時間差データを入力し、そ
の除算処理により計測データを得る処理等を行う。When the measurement of the reference signal is completed, TF becomes "
If the TF is "1" and the TE interrupt enable flag is set to "1", the interrupt signal I
The RQ is generated towards the CPU 198. In response to this, the CPU 198 performs an interrupt process, for example, a process of inputting each time difference data via the transfer gates 145 to 149 and a process of obtaining measurement data by the division process.
【００６０】なお、上記第実施例において、時間計測装
置１９７については、ＣＰＵ、ＲＯＭ、ＲＡＭや周辺回
路（タイマ、ＤＡＣ等）を含めてワンチップ上にＩＣ化
された回路として構成することができる。 （第３実施例）次に、本発明の第３実施例について説明
する。In the above-described embodiment, the time measuring device 197 can be configured as a circuit integrated on one chip including a CPU, ROM, RAM and peripheral circuits (timer, DAC, etc.). . (Third Embodiment) Next, a third embodiment of the present invention will be described.
【００６１】本発明を、例えばレーザレーダ等で車間距
離を計測しながら一定の距離を保って自動走行するシス
テムに適用した場合、使用温度等の環境条件や電源電圧
の変動等（±数ｎｓｅｃの計測時間誤差）によっては、
対象物までの距離が計測されたり、されなかったりする
といった変動を生じる可能性がある。例えば、上記マス
ク時間を規定するＳＳＱＲＳＴ信号がハイレベルからロ
ーレベルに変化した直後にパルス信号ＰＢが検出された
時は、それに対する距離検出は行われるが、次回の検出
において、上記したように使用温度等の環境条件や電源
電圧の変動等によりパルス信号ＰＢがＳＳＱＲＳＴ信号
のハイレベル時に発生するようになると、そのパルス信
号ＰＢが検出されない。すなわち、ＳＳＱＲＳＴ信号が
ハイレベルからローレベルに変化するタイミングの前後
で発生するようなパルス信号ＰＢに対しては定期的に検
出できなくなる可能性がある。When the present invention is applied to a system that automatically travels while maintaining a constant distance while measuring an inter-vehicle distance by, for example, a laser radar, environmental conditions such as operating temperature and fluctuations in power supply voltage (± several nsec. Depending on the measurement time error),
There is a possibility that the distance to the target object may or may not be measured. For example, when the pulse signal PB is detected immediately after the SSQRST signal that defines the mask time is changed from the high level to the low level, the distance detection for the pulse signal PB is performed, but it is used in the next detection as described above. If the pulse signal PB is generated when the SSQRST signal is at a high level due to environmental conditions such as temperature or fluctuations in the power supply voltage, the pulse signal PB is not detected. That is, there is a possibility that the pulse signal PB that occurs before and after the timing when the SSQRST signal changes from the high level to the low level cannot be detected periodically.
【００６２】本実施例では、このような問題を解決する
ため、ＳＳＱＲＳＴ信号を、一つでなく時間軸のヒステ
リシスを持たせて、二つの時間を選択できるようにし、
上記のような場合には、ＳＳＱＲＳＴ信号のパルス幅を
短くして確実に次回のパルス信号ＰＢを検出できるよう
にしている。このため、図１０に示すように、ディレイ
回路２４３、排他的論理和回路２４４と並列に、ディレ
イ回路２４５、排他的論理和回路２４６を設け、異なる
ディレイ時間（ディレイ回路２４３、排他的論理和回路
２４４の方より短いディレイ時間）を有するパルス信号
を作成するようにし、マルチプレクサ回路２６０により
そのいずれかのパルス信号を選択して、ＳＳＱＲＳＴ信
号を生成するようにしている。In the present embodiment, in order to solve such a problem, the SSQRST signal is given not only one but a hysteresis on the time axis so that two times can be selected.
In the above case, the pulse width of the SSQRST signal is shortened so that the next pulse signal PB can be reliably detected. Therefore, as shown in FIG. 10, a delay circuit 245 and an exclusive OR circuit 246 are provided in parallel with the delay circuit 243 and the exclusive OR circuit 244, and different delay times (delay circuit 243, exclusive OR circuit) are provided. A pulse signal having a delay time shorter than that of 244) is generated, and one of the pulse signals is selected by the multiplexer circuit 260 to generate the SSQRST signal.
【００６３】このマルチプレクサ回路２６０での選択を
行わせるために、選択信号ＣＬＲＳＥＬを用いる。この
選択信号ＣＬＲＳＥＬは、ＳＳＱＲＳＴ制御回路２９５
にて作成される。このＳＳＱＲＳＴ制御回路２９５にお
いては、今回のサンプリング時のパルス信号ＰＢの発生
状況を示す情報を記憶し、次回のサンプリング時に、そ
の記憶した情報に基づき選択信号ＣＬＲＳＥＬを各パル
ス信号ＰＢに対して作成するようにしている。これは毎
回のサンプリングにおいて、パルス信号ＰＢが同じよう
なタイミングで発生する可能性が高いということに鑑み
たもので、今回のサンプリング時のパルス信号ＰＢの発
生状況と同じような状況で、次回のサンプリング時の各
パルス信号ＰＢの発生に対しＳＳＱＲＳＴ信号を作成す
るようにしたものである。The selection signal CLRSEL is used to cause the selection in the multiplexer circuit 260. This selection signal CLRSEL is applied to the SSQRST control circuit 295.
Created in. The SSQRST control circuit 295 stores information indicating the generation status of the pulse signal PB at the current sampling, and creates the selection signal CLRSEL for each pulse signal PB based on the stored information at the next sampling. I am trying. This is because the pulse signal PB is likely to be generated at the same timing in each sampling. In the same situation as that of the pulse signal PB at the time of this sampling, An SSQRST signal is generated for each pulse signal PB generated during sampling.
【００６４】まず、上記した今回のサンプリング時のパ
ルス信号ＰＢの発生状況を示す情報を記憶する点につい
て説明する。今回のサンプリング時のパルス信号ＰＢの
発生状況を把握するため、本実施例においては、ＳＳＱ
ＲＳＴ１信号、ＳＳＱＲＳＴ２信号、ＳＳＱＲＳＴ３信
号を用いている。これは、先に発生したパルス信号ＰＢ
から次のパルス信号ＰＢの発生タイミングを調べるため
に用いる。First, the point of storing the above-mentioned information indicating the generation state of the pulse signal PB at the time of sampling will be described. In order to grasp the generation status of the pulse signal PB at the time of this sampling, in this embodiment, SSQ is used.
The RST1 signal, the SSQRST2 signal, and the SSQRST3 signal are used. This is the pulse signal PB generated earlier.
Is used to check the generation timing of the next pulse signal PB.
【００６５】このため、ＳＳＱＲＳＴ制御回路２９５
は、ＳＳＱＲＳＴ１信号、ＳＳＱＲＳＴ２信号、ＳＳＱ
ＲＳＴ３信号を作成する回路を有している。図１２にお
いて、Ｄタイプフリップフロップ５１０とノットゲート
５１１でトグル回路を構成しており、ＳＩＧＲＳＴ信号
によりリセットされた後は、ＰＢＣＫ１信号が発生する
毎に反転した出力を行い、ディレイ回路５１２、５１３
および排他的論理和回路５１４によりＳＳＱＲＳＴ１信
号を作成する。同様に、Ｄタイプフリップフロップ５２
０から排他的論理和回路５２４までの回路にてＰＢＣＫ
２信号の発生に基づきＳＳＱＲＳＴ２信号を作成し、ま
たＤタイプフリップフロップ５３０から排他的論理和回
路５３４までの回路にてＰＢＣＫ３信号の発生に基づき
ＳＳＱＲＳＴ２信号を作成する。ＰＢＣＫ１信号、ＰＢ
ＣＫ２信号、ＰＢＣＫ３信号については後述する。Therefore, the SSQRST control circuit 295
Is the SSQRST1 signal, SSQRST2 signal, SSQ
It has a circuit that creates the RST3 signal. In FIG. 12, a D-type flip-flop 510 and a not gate 511 constitute a toggle circuit, and after being reset by the SIGRST signal, an inverted output is performed every time the PBCK1 signal is generated, and delay circuits 512 and 513 are provided.
And the exclusive OR circuit 514 produces the SSQRST1 signal. Similarly, the D type flip-flop 52
PBCK in the circuits from 0 to the exclusive OR circuit 524
The SSQRST2 signal is generated based on the generation of the two signals, and the SSQRST2 signal is generated based on the generation of the PBCK3 signal in the circuits from the D type flip-flop 530 to the exclusive OR circuit 534. PBCK1 signal, PB
The CK2 signal and PBCK3 signal will be described later.
【００６６】上記ディレイ回路５１２、５２２、５３２
は、図１０中のディレイ回路２４２と同じディレイ時間
を有するものであり、ディレイ回路５１３は図１０中の
ディレイ回路２４３と同じディレイ時間を有するもので
ある。また、ディレイ回路５２３は図１０中のディレイ
回路２４３より長いディレイ時間、ディレイ回路５３３
はディレイ回路５２３よりさらに長いディレイ時間を有
するように設定されている。従って、ＳＳＱＲＳＴ１信
号、ＳＳＱＲＳＴ２信号、ＳＳＱＲＳＴ３信号は、この
順にパルス幅の大きい信号、すなわち図１４（ａ），
（ｂ）、図１５のタイミングチャートに示すようなパル
ス幅の信号となる。The delay circuits 512, 522, 532 described above
10 has the same delay time as the delay circuit 242 in FIG. 10, and the delay circuit 513 has the same delay time as the delay circuit 243 in FIG. The delay circuit 523 has a delay time longer than that of the delay circuit 243 in FIG.
Is set to have a delay time longer than that of the delay circuit 523. Therefore, the SSQRST1 signal, the SSQRST2 signal, and the SSQRST3 signal are signals whose pulse widths are large in this order, that is, FIG.
(B) The signal has a pulse width as shown in the timing chart of FIG.
【００６７】このようなＳＳＱＲＳＴ１信号、ＳＳＱＲ
ＳＴ２信号、ＳＳＱＲＳＴ３信号を用い、パルス信号Ｐ
Ｂの発生状況が検出される。図１１にその構成を示す。
この図１１に示すものは、図３に示す構成に対し、ＯＲ
回路３８０〜３８２、Ｄタイプフリップフロップ回路３
５０〜３７０を付加したものである。この図から分かる
ように、Ｄタイプフリップフロップ回路３５０〜３７０
は、それぞれＳＳＱＲＳＴ１信号、ＳＳＱＲＳＴ２信
号、ＳＳＱＲＳＴ３信号によりリセットされた後に発生
するパルス信号ＰＢにより、ＰＢＣＫ１信号、ＰＢＣＫ
２信号、ＰＢＣＫ３信号を出力する。この場合、ＳＳＱ
ＲＳＴ１信号、ＳＳＱＲＳＴ２信号、ＳＳＱＲＳＴ３信
号のパルス幅が異なっているため、前に発生したパルス
信号ＰＢから次回に発生するパルス信号ＰＢまでの時間
に応じてＰＢＣＫ１信号、ＰＢＣＫ２信号、ＰＢＣＫ３
信号が変化する。Such SSQRST1 signal, SSQR
Using the ST2 signal and the SSQRST3 signal, the pulse signal P
The occurrence status of B is detected. FIG. 11 shows the configuration.
The configuration shown in FIG. 11 is an OR to the configuration shown in FIG.
Circuits 380 to 382, D type flip-flop circuit 3
50 to 370 are added. As can be seen from this figure, D-type flip-flop circuits 350 to 370.
Is a pulse signal PB generated after being reset by the SSQRST1 signal, the SSQRST2 signal, and the SSQRST3 signal, respectively.
It outputs 2 signals and PBCK3 signal. In this case, SSQ
Since the pulse widths of the RST1 signal, the SSQRST2 signal, and the SSQRST3 signal are different, the PBCK1 signal, the PBCK2 signal, and the PBCK3 signal are generated according to the time from the previously generated pulse signal PB to the next generated pulse signal PB.
The signal changes.
【００６８】例えば、図１４（ａ）に示すように、１発
目のパルス信号ＰＢが発生してから２発目のパルス信号
ＰＢが発生するまでの時間が比較的短く、ＳＳＱＲＳＴ
１信号がローレベルになった後に２発目のパルス信号Ｐ
Ｂが発生したような場合には、ＰＢＣＫ１信号のみがハ
イレベルになり、他のＰＢＣＫ２信号、ＰＢＣＫ３信号
はローレベルのままである。また、ＳＳＱＲＳＴ２信号
がローレベルになった後に２発目のパルス信号ＰＢが発
生した場合には、ＰＢＣＫ１信号、ＰＢＣＫ２信号がハ
イレベルになり、またＳＳＱＲＳＴ３信号がローレベル
になった後に２発目のパルス信号ＰＢが発生した場合に
は、ＰＢＣＫ１信号〜ＰＢＣＫ３信号の全てがハイレベ
ルになる。従って、２発目のパルス信号ＰＢが発生した
時のＰＢＣＫ１信号〜ＰＢＣＫ３信号の状態をみれば、
今回のサンプリング時のパルス信号ＰＢの発生状況を示
す情報を得ることができる。For example, as shown in FIG. 14A, the time from the generation of the first pulse signal PB to the generation of the second pulse signal PB is relatively short, and SSQRST
The second pulse signal P after one signal goes low
When B occurs, only the PBCK1 signal becomes high level, and the other PBCK2 signals and PBCK3 signals remain low level. Further, when the second pulse signal PB is generated after the SSQRST2 signal becomes low level, the PBCK1 signal and the PBCK2 signal become high level, and the second pulse signal PBCK2 signal becomes after the SSQRST3 signal becomes low level. When the pulse signal PB is generated, all of the PBCK1 signal to PBCK3 signal become high level. Therefore, looking at the states of the PBCK1 signal to the PBCK3 signal when the second pulse signal PB is generated,
Information indicating the generation status of the pulse signal PB at the time of this sampling can be obtained.
【００６９】このＰＢＣＫ１信号〜ＰＢＣＫ３信号によ
る今回のサンプリング時のパルス信号ＰＢの発生状況
は、図１２に示す回路にて記憶され、この記憶された情
報に基づき、上述した選択信号ＣＬＲＳＥＬが作成され
る。上記したＳＳＱＲＳＴ１信号、ＳＳＱＲＳＴ２信
号、ＳＳＱＲＳＴ３信号の中でＳＳＱＲＳＴ１信号が最
もパルス幅が短く、従ってＰＢＣＫ１信号がハイレベル
に変化する回数が多いため、図１２に示すＳＳＱＲＳＴ
制御回路２９５においては、ＰＢＣＫ１信号を用いてＰ
ＢＣＫ１信号〜ＰＢＣＫ３信号の状態を記憶するように
している。The generation status of the pulse signal PB at the time of sampling by the PBCK1 signal to PBCK3 signal is stored in the circuit shown in FIG. 12, and the selection signal CLRSEL described above is created based on the stored information. . The SSQRST1 signal has the shortest pulse width among the SSQRST1 signal, the SSQRST2 signal, and the SSQRST3 signal described above, and therefore, the PBCK1 signal changes to the high level many times.
The control circuit 295 uses the PBCK1 signal to output P
The states of the BCK1 signal to the PBCK3 signal are stored.
【００７０】図１２において、ＰＢＣＫ１信号が発生す
る毎に、その発生回数がカウンタ５００にてカウントさ
れる。このカウント値は、デコーダ５０１にてデコード
される。このデコード結果は、次のＰＢＣＫ１信号の発
生時のＰＢＣＫ１信号〜ＰＢＣＫ３信号の書き込み記憶
を与えるライト信号／計測信号となる。例えば、ＰＢＣ
Ｋ１信号の１発目が発生すると、デコーダ５０１は次の
ＰＢＣＫ１信号の発生時、すなわち２発目のＰＢＣＫ１
信号の発生時にＰＢＣＫ１信号〜ＰＢＣＫ３信号の書き
込み記憶を行うためのライト信号／計測信号を出力す
る。In FIG. 12, every time the PBCK1 signal is generated, the number of times the PBCK1 signal is generated is counted by the counter 500. This count value is decoded by the decoder 501. The result of this decoding becomes a write signal / measurement signal that gives write-in storage of the PBCK1 signal to PBCK3 signal when the next PBCK1 signal is generated. For example, PBC
When the first K1 signal is generated, the decoder 501 generates the next PBCK1 signal, that is, the second PBCK1 signal is generated.
When a signal is generated, a write signal / measurement signal for writing and storing the PBCK1 signal to PBCK3 signal is output.
【００７１】このＰＢＣＫ１信号〜ＰＢＣＫ３信号の書
き込み記憶は、図１３に示すＳＳＱＲＳＴ信号セレクト
生成回路５０２にて行われる。ＡＮＤ回路６０１〜６０
３は、２発目ライト情報により、Ｒ−Ｓフリップフロッ
プ６１１〜６１３をセットする待機状態にする。すなわ
ち、上記したようにＰＢＣＫ１信号が１発目が発生した
後に２発目ライト情報がハイレベルになり、この状態に
おいて、２発目のＰＢＣＫ１信号が発生すると、その時
のＰＢＣＫ１信号〜ＰＢＣＫ３信号がＲ−Ｓフリップフ
ロップ６１１〜６１３に記憶される。例えば、図１４
（ａ）において、２発目のＰＢＣＫ１信号が発生した時
には、ＰＢＣＫ２信号、ＰＢＣＫ３信号のいずれもロー
レベルであるため、Ｒ−Ｓフリップフロップ６１１〜６
１３には、それぞれ”１”，”０”，”０”が記憶され
る。この記憶された情報は、２発目計測信号により次回
ＰＢ計測用ＳＳＱＲＳＴセレクト用のデコーダ及びラッ
チ回路６２０にて記憶される。Writing and storage of the PBCK1 signal to PBCK3 signal is performed by the SSQRST signal select generation circuit 502 shown in FIG. AND circuits 601 to 60
3 puts the RS flip-flops 611 to 613 in a standby state according to the second write information. That is, as described above, the second write information becomes high level after the first PBCK1 signal is generated, and in this state, when the second PBCK1 signal is generated, the PBCK1 signal to PBCK3 signal at that time are R Stored in S flip-flops 611-613. For example, FIG.
In (a), when the second PBCK1 signal is generated, both the PBCK2 signal and the PBCK3 signal are at the low level, so the RS flip-flops 611 to 6
"1", "0", and "0" are stored in 13, respectively. This stored information is stored in the decoder and latch circuit 620 for SSQRST selection for the next PB measurement by the second measurement signal.
【００７２】同様に、ＡＮＤ回路６０４〜６０６は、３
発目ライト情報により、Ｒ−Ｓフリップフロップ６１４
〜６１６をセットする待機状態にする。この図１３には
同様の回路がｎ段あり、ＡＮＤ回路６０７〜６０９は、
ｎ発目ライト情報により、Ｒ−Ｓフリップフロップ６１
７〜６１９をセットする待機状態にする。従って、２発
目以降のＰＢＣＫ１信号により、その発生回数に対応し
たＲ−Ｓフリップフロップに、その時のＰＢＣＫ１信号
〜ＰＢＣＫ３信号が記憶されるとともに、デコーダ及び
ラッチ回路６２０にも記憶される。Similarly, the AND circuits 604 to 606 have 3
Based on the flash write information, the RS flip-flop 614
~ 616 is set to the standby state. In FIG. 13, there are n stages of similar circuits, and the AND circuits 607 to 609 are
According to the nth write information, the RS flip-flop 61
7 to 619 is set to the standby state. Therefore, by the second and subsequent PBCK1 signals, the P-BCK1 signal to the PBCK3 signal at that time are stored in the RS flip-flop corresponding to the number of occurrences, and also in the decoder and latch circuit 620.
【００７３】従って、デコーダ及びラッチ回路６２０に
は、ＰＢＣＫ１信号の発生タイミングに応じたＰＢＣＫ
１信号〜ＰＢＣＫ３信号が順次記憶されることになる。
デコーダ及びラッチ回路６２０は、前回の計測時に記憶
した情報を基に、表１に示す関係にて今回のＳＳＱＲＳ
Ｔ信号を決定する選択信号ＣＬＲＳＥＬを出力する。Therefore, the decoder and latch circuit 620 receives the PBCK signal corresponding to the generation timing of the PBCK1 signal.
The 1 signal to the PBCK3 signal are sequentially stored.
The decoder / latch circuit 620 uses the information stored in the previous measurement based on the information stored in the previous measurement.
A selection signal CLRSEL that determines the T signal is output.
【００７４】[0074]
【表１】 [Table 1]
【００７５】すなわち、ＰＢＣＫ１信号のｉ番目の発生
に対して記憶したＰＢＣＫ１信号〜ＰＢＣＫ３信号が、
図１４（ａ）に示すように、”１”，”０”，”０”の
時には、ＳＳＱＲＳＴ３信号と同一の信号、すなわち図
１０の排他的論理和回路２４６からの出力をＳＳＱＲＳ
Ｔ信号とする選択信号ＣＬＲＳＥＬをマルチプレクサ２
６０に出力する。すなわち、このようなマスク期間中の
パルス信号ＰＢに対しては上記第１実施例で述べたよう
に検出を行わないようにする必要があるため、次回のサ
ンプリング時においてもそれを確実に検出しないよう
に、マスク時間を長くしておく。That is, the PBCK1 signal to PBCK3 signal stored for the i-th occurrence of the PBCK1 signal are
As shown in FIG. 14A, at the time of “1”, “0”, “0”, the same signal as the SSQRST3 signal, that is, the output from the exclusive OR circuit 246 of FIG.
The selection signal CLRSEL to be the T signal is transmitted to the multiplexer 2
Output to 60. That is, since it is necessary to prevent the pulse signal PB during such a mask period from being detected as described in the first embodiment, the pulse signal PB is not surely detected at the next sampling. As you can see, the mask time is set longer.
【００７６】また、ＰＢＣＫ１信号〜ＰＢＣＫ３信号
が、図１４（ｂ）に示すように、”１”，”１”，”
０”の時は、前回と同じＳＳＱＲＳＴ３信号とする選択
信号ＣＬＲＳＥＬを出力する。また、ＰＢＣＫ１信号〜
ＰＢＣＫ３信号が、図１５に示すように、”１”，”
１”，”１”の時には、ＳＳＱＲＳＴ１信号と同一の信
号、すなわち排他的論理和回路２４４からの出力をＳＳ
ＱＲＳＴ信号とする選択信号ＣＬＲＳＥＬを出力する。
従って、このような場合には、ＳＳＱＲＳＴ信号がロー
レベルに変化した直後にパルス信号ＰＢが発生した可能
性があるので、次回においてもそのパルス信号ＰＢを確
実に検出するようにするため、ＳＳＱＲＳＴ信号を短い
パルス幅、すなわちマスク時間を短くする。The PBCK1 signal to the PBCK3 signal are "1", "1", "as shown in FIG. 14 (b).
When it is 0 ", the selection signal CLRSEL which is the same SSQRST3 signal as the previous time is output. In addition, the PBCK1 signal ~
As shown in FIG. 15, the PBCK3 signal is "1", "
When 1 "and" 1 ", the same signal as the SSQRST1 signal, that is, the output from the exclusive OR circuit 244 is set to SS.
The selection signal CLRSEL which is the QRST signal is output.
Therefore, in such a case, since the pulse signal PB may have occurred immediately after the SSQRST signal changed to the low level, in order to surely detect the pulse signal PB in the next time as well, the SSQRST signal should be detected. To shorten the pulse width, that is, the mask time.
【００７７】なお、上記表１に従って制御されるＳＳＱ
ＲＳＴ信号の初期値は、ＳＳＱＲＳＴ３信号とするよう
に設定しておく。上述したように、この第３実施例のよ
うにヒステリシスを設けることにより、電源電圧変動等
に対する検出変動をなくすという効果を有するが、上記
実施例のように一連のサンプリング計測を行う際、マス
ク時間を切り換えれるようにすることで、サンプリング
の均一性を図ることができるという効果も有する。SSQ controlled according to Table 1 above
The initial value of the RST signal is set to be the SSQRST3 signal. As described above, by providing the hysteresis as in the third embodiment, there is an effect of eliminating the detection fluctuation due to the power supply voltage fluctuation and the like, but when performing a series of sampling measurement as in the above embodiment, the mask time By making it possible to switch between, there is also an effect that the uniformity of sampling can be achieved.
【００７８】なお、このシステムのＰＢ計測終了条件
は、ＰＢＣＫ１信号によるカウンタ５００でｎ発目まで
の計測をした場合、もしくはＰＢ計測シーケンサ１８０
で４発目まで計測した場合、もしくはＯＶ信号が発生す
るまでのいずれかであり、その時のＥＮＤ信号により、
今回のＰＢ計測が終了する。なお、この第３実施例は、
第１実施例に対し、図１０、図１１（第１実施例におけ
る図２、図３に対応）のように変形させたものであり、
その他の構成は第１実施例と同様のものである。The PB measurement end condition of this system is that the counter 500 based on the PBCK1 signal measures up to the nth time, or the PB measurement sequencer 180
Either up to the 4th time is measured, or until the OV signal is generated. Depending on the END signal at that time,
The PB measurement this time is completed. In addition, in the third embodiment,
It is a modification of the first embodiment as shown in FIGS. 10 and 11 (corresponding to FIGS. 2 and 3 in the first embodiment).
Other configurations are the same as those in the first embodiment.
【図１】本発明の第１実施例を示す全体構成図である。FIG. 1 is an overall configuration diagram showing a first embodiment of the present invention.
【図２】図１中のＰＢ計測シーケンサ１８０の具体的構
成を示す回路図である。FIG. 2 is a circuit diagram showing a specific configuration of a PB measurement sequencer 180 in FIG.
【図３】図１中の入力信号切換回路１００の具体的構成
を示す回路図である。3 is a circuit diagram showing a specific configuration of an input signal switching circuit 100 in FIG.
【図４】図１中のメインシーケンサの処理フローを示す
図である。FIG. 4 is a diagram showing a processing flow of a main sequencer in FIG.
【図５】図１中の各部の信号波形を示す信号波形図であ
る。5 is a signal waveform diagram showing a signal waveform of each part in FIG. 1. FIG.
【図６】本発明の第２実施例を示す全体構成図である。FIG. 6 is an overall configuration diagram showing a second embodiment of the present invention.
【図７】図６中のメインシーケンサ１８０の処理フロー
を示す図である。7 is a diagram showing a processing flow of a main sequencer 180 in FIG.
【図８】パルス位相差符号化回路１１０の具体的な構成
を示す回路図である。8 is a circuit diagram showing a specific configuration of a pulse phase difference encoding circuit 110. FIG.
【図９】従来技術におけるＡ／Ｄ変換装置の構成を示す
構成図である。FIG. 9 is a configuration diagram showing a configuration of an A / D conversion device in a conventional technique.
【図１０】本発明の第３実施例において、図２に示すＰ
Ｂ計測シーケンサ１８０を変形させた回路図である。FIG. 10 shows P shown in FIG. 2 in the third embodiment of the present invention.
It is a circuit diagram which modified the B measurement sequencer 180.
【図１１】本発明の第３実施例において、図３に示す入
力信号切換回路１００を変形させた回路図である。FIG. 11 is a circuit diagram obtained by modifying the input signal switching circuit 100 shown in FIG. 3 in the third embodiment of the present invention.
【図１２】図１０中のＳＳＱＲＳＴ制御回路の具体的構
成を示す回路図である。12 is a circuit diagram showing a specific configuration of the SSQRST control circuit in FIG.
【図１３】図１２中のＳＳＱＲＳＴ信号セレクト生成回
路の具体的構成を示す回路図である。13 is a circuit diagram showing a specific configuration of the SSQRST signal select generation circuit in FIG.
【図１４】第３実施例の作動説明に供するタイミングチ
ャートである。FIG. 14 is a timing chart for explaining the operation of the third embodiment.
【図１５】第３実施例の作動説明に供するタイミングチ
ャートである。FIG. 15 is a timing chart for explaining the operation of the third embodiment.
１００ 入力信号切換回路 １１０ パルス位相差符号化回路 １５０ 除算回路 １７０ 基準信号発生回路 １８０ ＰＢ計測シーケンサ １９０ メインシーケンサ 100 input signal switching circuit 110 pulse phase difference encoding circuit 150 division circuit 170 reference signal generation circuit 180 PB measurement sequencer 190 main sequencer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/64 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H03M 1/64
Claims (10)
ルス信号を複数の遅延素子を通過させるとともに、この
第１のパルス信号の入力後に時間的に異なる複数の検出
パルス信号が入力された時に、前記第１のパルス信号の
通過した遅延素子の個数にて前記第１のパルス信号と前
記複数の検出パルス信号のそれぞれの位相差を符号化し
て測定時間差データを得るようにした時間Ａ／Ｄ変換装
置において、 前記検出パルス信号の入力時点から所定の期間内に入力
される、後続の検出パルス信号に対しては、前記第１の
パルス信号と前記後続の検出パルス信号の位相差を符号
化する作動を禁止する禁止手段を設けたことを特徴とす
る時間Ａ／Ｄ変換装置。1. A first pulse signal is input to allow the first pulse signal to pass through a plurality of delay elements, and a plurality of temporally different detection pulse signals are input after the input of the first pulse signal. The time taken to obtain the measurement time difference data by encoding the phase difference between each of the first pulse signal and the plurality of detection pulse signals by the number of delay elements through which the first pulse signal has passed. In the A / D conversion device, a phase difference between the first pulse signal and the subsequent detection pulse signal with respect to the subsequent detection pulse signal input within a predetermined period from the input time point of the detection pulse signal. A time A / D conversion device, which is provided with a prohibition unit that prohibits an operation of encoding the.
力手段に第１のパルス信号が入力された時にその第１の
パルス信号を複数の遅延素子を通過させるとともに、こ
の第１のパルス信号の入力後に時間的に異なる複数の検
出パルス信号が前記入力手段に入力された時に、前記第
１のパルス信号の通過した遅延素子の個数にて前記第１
のパルス信号と前記複数の検出パルス信号のそれぞれの
位相差を符号化して測定時間差データを得るようにした
時間Ａ／Ｄ変換装置において、 前記検出パルス信号が前記入力手段に入力された時点か
ら所定の期間内は、後続の検出パルス信号に対し前記入
力手段の入力作動を禁止する禁止手段を設けたことを特
徴とする時間Ａ／Ｄ変換装置。2. Input means for inputting a pulse signal, and when the first pulse signal is input to the input means, the first pulse signal is passed through a plurality of delay elements, and the first pulse signal is provided. When a plurality of detection pulse signals that are different in time after being input to the input means are input to the input means, the first pulse signal is determined by the number of delay elements passed by the first pulse signal.
In the time A / D conversion device in which the phase difference between each of the pulse signals and the plurality of detection pulse signals is encoded to obtain the measurement time difference data, a predetermined time is provided from the time when the detection pulse signals are input to the input unit. The time A / D conversion device is characterized in that a prohibiting means for prohibiting an input operation of the input means for a subsequent detection pulse signal is provided during the period.
前記入力手段に入力されたことを示す信号に基づいて、
所定のマスク時間に相当する信号を作成する回路手段を
有し、この回路手段からの前記信号により前記所定の期
間内の前記入力手段の入力作動を禁止するものであるこ
とを特徴とする請求項２に記載の時間Ａ／Ｄ変換装置。3. The prohibiting means, based on a signal indicating that the detection pulse signal is input to the input means,
7. A circuit means for generating a signal corresponding to a predetermined mask time, wherein the signal from the circuit means prohibits the input operation of the input means within the predetermined period. 2. The time A / D conversion device described in 2.
記後続の検出パルス信号の発生タイミングを検出する発
生タイミング検出手段と、この発生タイミング検出手段
により検出された前記後続の検出パルス信号の発生タイ
ミングに基づき、次回の前記後続の検出パルス信号の検
出に対する前記所定の期間を変化させる期間変更手段を
有することを特徴とする請求項２又は３に記載の時間Ａ
／Ｄ変換装置。4. A generation timing detection means for detecting a generation timing of the subsequent detection pulse signal generated subsequent to the detection pulse signal, and a generation timing of the subsequent detection pulse signal detected by the generation timing detection means. The time A according to claim 2 or 3, further comprising period changing means for changing the predetermined period for the detection of the subsequent detection pulse signal next time.
/ D converter.
定用の２つのパルス信号を用いて、前記複数の遅延素子
の通過個数により前記２つのパルス信号の位相差を符号
化して基準時間差データを得る手段と、前記測定時間差
データを前記基準時間差データで補正する補正手段とを
有することを特徴とする請求項２乃至４のいずれか１つ
に記載の時間Ａ／Ｄ変換装置。5. The reference time difference data is obtained by encoding the phase difference between the two pulse signals according to the number of passages of the plurality of delay elements by using two pulse signals for measuring the reference time whose phases are different by the reference time. The time A / D conversion device according to claim 2, further comprising: a obtaining unit and a correcting unit that corrects the measured time difference data with the reference time difference data.
を発生する基準信号発生手段を有することを特徴とする
請求項５に記載の時間Ａ／Ｄ変換装置。6. The time A / D converter according to claim 5, further comprising a reference signal generating means for generating two pulse signals for measuring the reference time.
およびそれに続く前記複数の検出パルス信号の入力と前
記基準信号発生手段からの前記２つのパルス信号の入力
とを選択的に行う手段を有し、前記複数の遅延素子を用
い、前記測定時間差データを得る作動と前記基準時間差
データを得る作動を時分割的に行わせるようにしたこと
を特徴とする請求項６に記載の時間Ａ／Ｄ変換装置。7. The input means includes means for selectively performing the input of the first pulse signal and the plurality of detection pulse signals subsequent thereto and the input of the two pulse signals from the reference signal generating means. The time A / according to claim 6, wherein the plurality of delay elements are used to perform the operation of obtaining the measured time difference data and the operation of obtaining the reference time difference data in a time-division manner. D converter.
出パルス信号の個数を制限する手段を有することを特徴
とする請求項２乃至７のいずか１つに記載の時間Ａ／Ｄ
変換装置。8. The time A / D according to any one of claims 2 to 7, further comprising means for limiting the number of the plurality of detection pulse signals input to the input means.
Converter.
れた複数の測定時間差データをそれぞれ格納する複数の
格納手段を有することを特徴とする請求２乃至８のいず
れか１つに記載の時間Ａ／Ｄ変換装置。9. The time according to claim 2, further comprising a plurality of storage means for respectively storing a plurality of measurement time difference data obtained for the plurality of detection pulse signals. A / D converter.
されたリング遅延パルス発生手段と、前記第１のパルス
信号が前記リング状の複数の遅延素子を周回する回数を
カウントするカウント手段と、前記検出パルス信号が入
力された時点の前記第１のパルス信号の通過位置を特定
する位置特定手段とを備え、前記カウント手段のカウン
ト値と前記位置特定手段の特定位置とにより前記測定時
間差データを得るようにしたことを特徴とする請求項２
乃至９のいずれか１つに記載の時間Ａ／Ｄ変換装置。10. A ring delay pulse generating means in which the plurality of delay elements are formed in a ring shape, and a counting means for counting the number of times the first pulse signal orbits the plurality of ring-shaped delay elements. A position specifying unit that specifies a passage position of the first pulse signal at the time when the detection pulse signal is input, and the measurement time difference data is obtained by the count value of the counting unit and the specific position of the position specifying unit. The method according to claim 2, characterized in that
10. The time A / D conversion device according to any one of 9 to 9.
Priority Applications (1)
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|---|---|---|---|
| JP6175145A JP2970412B2 (en) | 1994-06-29 | 1994-07-27 | Time A / D converter |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14775294 | 1994-06-29 | ||
| JP6-147752 | 1994-06-29 | ||
| JP6175145A JP2970412B2 (en) | 1994-06-29 | 1994-07-27 | Time A / D converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0875876A true JPH0875876A (en) | 1996-03-22 |
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Family
ID=26478205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2006329735A (en) * | 2005-05-25 | 2006-12-07 | Agilent Technol Inc | Time interval measuring method and apparatus |
| US7612699B2 (en) | 2007-05-17 | 2009-11-03 | Denso Corporation | A/D converter circuit and A/D conversion method |
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-
1994
- 1994-07-27 JP JP6175145A patent/JP2970412B2/en not_active Expired - Fee Related
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| JP2024167416A (en) * | 2020-07-29 | 2024-12-03 | 株式会社デンソー | Time difference digital conversion circuit and control method for time difference digital conversion circuit |
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| JP2970412B2 (en) | 1999-11-02 |
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