JPH0876713A - ディスプレイ制御装置 - Google Patents

ディスプレイ制御装置

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JPH0876713A
JPH0876713A JP6210014A JP21001494A JPH0876713A JP H0876713 A JPH0876713 A JP H0876713A JP 6210014 A JP6210014 A JP 6210014A JP 21001494 A JP21001494 A JP 21001494A JP H0876713 A JPH0876713 A JP H0876713A
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Shin Takebe
慎 武部
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Komatsu Ltd
Original Assignee
Komatsu Ltd
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    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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Abstract

(57)【要約】 （修正有） 【目的】ＣＲＴコントローラによるＥＬや液晶ディスプ
レイの駆動時に、画面の切り替えや動画面に対する追従
性がよく、高輝度の画像を表示できる。 【構成】データの読み出し及び書き込みを同時に実行で
き、ディスプレイ２に表示すべき表示データを少なくと
も１画面分記憶できる容量を有するメモリ手段４と、ビ
デオメモリ３の記憶データのうち上半分の画面に対応す
るデータをディスプレイの上部領域に出力するとともに
メモリ手段４に記憶し、記憶されている下半分の画面に
対応するデータをディスプレイ２の下部領域に順次出力
する第１の動作と、ビデオメモリの記憶データのうち下
半分の画面に対応するデータをディスプレイの下部領域
に出力するとともにメモリ手段４に記憶し、かつメモリ
手段４に記憶されている上半分の画面に対応するデータ
をディスプレイの上部領域に出力する第２の動作とを交
互に実行する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＣＲＴコントローラを
用いてＣＲＴのみならずＥＬまたは液晶ディスプレイも
駆動できるようにしたディスプレイ制御装置に関する。
【０００２】
【従来の技術】ＣＲＴコントローラを用いてＥＬや液晶
ディスプレイを駆動するためには、ＣＲＴディスプレイ
の倍の速度でラスタスキャンを行わないと、画面の輝度
が低下する。このため、ＣＲＴコントローラを用いてＥ
Ｌや液晶ディスプレイを駆動する際には、１走査線信号
を２走査線信号に展開してディスプレイに出力するよう
にしており、その１方式としてＬＶＩＣ方式がある。こ
のＬＶＩＣ方式はビデオメモリに記憶した１画面分の表
示データを一旦別のメモリに入れ、このメモリから２つ
の走査線信号をディスプレイに同時出力するものであ
る。
【０００３】また、このＬＶＩＣ方式において、上記１
画面分の表示データを記憶するメモリとしてはシングル
ポートＲＡＭが使用され、このＲＡＭにビデオメモリか
らの表示データが書き込まれていない時間にデータを読
み出してディスプレイに出力する。
【０００４】
【発明が解決しようとする課題】このように、上記従来
のＬＶＩＣ方式においては、シングルポートＲＡＭにビ
デオメモリからの表示データが書き込まれていない時間
にデータを読み出してディスプレイに出力するようにし
ているので、ＲＡＭへの書き込みタイミングと読み出し
タイミングが重なる時があり、このようなときには表示
データの出力を見合わせていた。また、書き込み側のバ
ス占有率が高くなった場合には、ディスプレイにデータ
を出力する期間が短くなり、これらにより従来のＬＶＩ
Ｃ方式においては、画面の切り替わりや動画面の際の追
従性が悪く、また輝度低下の原因ともなっていた。
【０００５】この発明はこのような実情に鑑みてなされ
たもので、ＣＲＴコントローラを用いてＥＬや液晶ディ
スプレイを駆動するに当たり、画面の切り替わりや動画
面に対する追従性がよく、かつ高輝度の画像を表示する
ことができるディスプレイ制御装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段及び作用】この発明では、
ＣＲＴ制御装置から出力される表示制御信号に基づいて
ビデオメモリに記憶された表示データをＥＬまたは液晶
ディスプレイに表示するディスプレイ制御装置におい
て、データの読み出し及び書き込みを同時に実行でき、
前記ディスプレイに表示すべき表示データを少なくとも
１画面分記憶できる容量を有するメモリ手段と、前記ビ
デオメモリの記憶データのうち上半分のディスプレイ画
面に対応するデータをディスプレイの上部領域に順次出
力するとともに該上半分のディスプレイ画面に対応する
データを前記メモリ手段に順次記憶しかつ前記メモリ手
段に記憶されている下半分のディスプレイ画面に対応す
るデータをディスプレイの下部領域に順次出力する第１
の動作と、前記ビデオメモリの記憶データのうち下半分
のディスプレイ画面に対応するデータをディスプレイの
下部領域に順次出力するとともに該下半分のディスプレ
イ画面に対応するデータを前記メモリ手段に順次記憶し
かつ前記メモリ手段に記憶されている上半分のディスプ
レイ画面に対応するデータをディスプレイの上部領域に
順次出力する第２の動作とを前記表示制御信号にしたが
って交互に実行する表示制御手段とを具えるようにす
る。
【０００７】かかる発明は、ディスプレイを上部領域と
下部領域に２分割した２走査方式に適用されるものであ
り、ビデオメモリの表示データは、読み出し及び書き込
みが同時に行えるデュアルポートＲＡＭなどのメモリ手
段に一旦格納されるとともに、上記２走査方式のディス
プレイに直接出力される。そして、上記ディスプレイの
上部及び下部領域に対しそれぞれ、ビデオメモリからの
直接データまたは前記メモリ手段からの読み出しデータ
を交互に切り換えて常時送ることにより、ディスプレイ
の各画素の走査周期を短縮している。
【０００８】またこの発明では、ＣＲＴ制御装置から出
力される表示制御信号に基づいてビデオメモリに記憶さ
れた表示データをＥＬまたは液晶ディスプレイに表示す
るディスプレイ制御装置において、前記ＥＬまたは液晶
ディスプレイの表示画面を上下方向にｎ個（ｎ≧２）に
分割すると共に、データの読み出し及び書き込みを同時
に実行でき、前記ディスプレイに表示すべき表示データ
を少なくとも１画面分記憶できる容量を有する、（ｎ−
１）個のメモリ手段と、前記（ｎ−１）個のメモリ手段
に対し前記ビデオメモリの表示データを順次共通入力す
ると共に、前記（ｎ−１）個のメモリ手段から前記ディ
スプレイの（１／ｎ）画面分のデータに対応するアドレ
スずつずれたアドレスを初期アドレスとして記憶データ
を順次サイクリックに読み出す書込み読出し制御手段
と、前記（ｎ−１）個のメモリ手段から読み出されたデ
ータと前記ビデオメモリの記憶データの中からデータを
所定の順番に択一選択し、選択データを前記ディスプレ
イの各分割領域に出力するｎ個のデータ選択手段とを具
えるようにしている。
【０００９】かかる発明によれば、ディスプレイをｎ個
（（ｎ≧２））の上下分割画面に分割したｎ走査に対処
するべく、ディスプレイに表示すべき表示データを少な
くとも１画面分記憶できる容量を有する（ｎ−１）個の
メモリ手段を備え、前記（ｎ−１）個のメモリ手段から
読み出されたデータと前記ビデオメモリの記憶データの
中からデータを所定の順番に択一選択し、選択データを
前記ディスプレイの各分割領域に出力するようにしてい
る。
【００１０】
【実施例】以下この発明を添付図面に示す実施例に従っ
て詳細に説明する。
【００１１】図２は、この発明の実施例の全体構成の概
略を示すもので、ＣＴＲコントローラ１はＣＲＴディス
プレイに対する表示制御を行う汎用のもので、このＣＲ
Ｔコントローラ１からは表示制御信号として、水平同期
信号HS、垂直同期信号VS、表示消去信号BLANKなどが出
力される。水平同期信号HSは１水平走査の度に出力され
る同期信号であり、垂直同期信号VSは１画面の走査の度
に出力されるものである。BLANK信号は、表示データを
画面の上下左右端で消去するためのもので、表示データ
のアウトプットイネーブル信号として機能する。
【００１２】ディスプレイ２としてはＣＲＴも勿論可能
であるが、この場合はＥＬディスプレイまたは液晶ディ
スプレイであるとする。ビデオメモリ３は、ディスプレ
イ２に表示すべき表示データを１画面分ビットマップ形
式で記憶するものである。フレームメモリ４はこの場合
書き込みおよび読み出しが同時に行えるデュアルポート
メモリであり、ビデオメモリ３と同様ディスプレイ２に
表示すべき表示データを１画面分記憶できる容量を有し
ている。
【００１３】ディスプレイコントローラ５は、ＣＲＴコ
ントローラ１からの水平同期信号HS、垂直同期信号VS、
表示消去信号BLANKなどに基づきかつフレームメモリ４
を使用することにより、ビデオメモリ３に記憶された表
示データを２走査線信号に変換してディスプレイ２に表
示するための制御を行うものである。
【００１４】図１は、本発明による画面２分割制御方式
（２走査方式）を実施するための概念的構成を示すもの
で、ディスプレイ２は上画面ＵＤと下画面ＤＤに２分割
されて、これらは各別の走査線信号によって走査され
る。
【００１５】図１において、ビデオメモリ３に記憶され
ている表示データは、例えば８ビットずつ読み出されて
データ変換回路６に入力され、データ変換回路６で例え
ば４ビットデータに変換される。データ変換回路６から
出力される４ビットデータはラスタ走査に対応した順番
で４ビットずつバスセレクタ７およびフレームメモリ４
に順次入力される。なお、ビデオメモリ３から読み出さ
れるデータのビット数は、４ビットでもよく、また１６
ビットでも良い。
【００１６】フレームメモリ４では、４ビットずつ順次
入力されたデータをそれぞれ対応するアドレスに記憶し
ていく。ここでは、簡単化のためにディスプレイ２と同
じ位置関係で表示データがフレームメモリ４に記憶され
ているとする。すなわち、ディスプレイ２と同様に、フ
レームメモリ４も概念的には、上画面に対応する表示デ
ータが記憶される上画面領域ＵＨと、下画面に対応する
表示データが記憶される下画面領域ＤＨとに２分割され
ている。なお、フレームメモリ４において、上画面領域
ＵＨと下画面領域ＤＨとは、通常のアドレス信号によっ
て２分割されているのではなく、フレームメモリ４のア
ドレスポインタが順次インクリメントされていった結果
として上画面領域ＵＨと下画面領域ＤＨとに分けられ
る。
【００１７】一方、フレームメモリ４からのデータ読み
出しであるが、これはデータ書き込みに対し半画面分ず
れた下画面領域ＤＨから開始される。
【００１８】すなわち、フレームメモリ４に対しデータ
書き込みが開始されて上画面に対応するデータがフレー
ムメモリ４の上画面領域ＵＨに順次書き込まれると同時
に、フレームメモリ４の下画面領域ＤＨからデータが順
次読み出される（図３期間Ｔ1）。そしてこの後、上画
面領域ＵＨに対するデータ書き込み及び下画面領域ＤＨ
からのデータ読み出しが終了すると、今度は下画面に対
応するデータがフレームメモリ４の下画面領域ＤＨに対
し順次書き込まれると共に、フレームメモリ４の上画面
領域ＵＨからのデータ読み出しが行われる（図３期間Ｔ
2）。なお、このデータ読み出しの際に読み出されるデ
ータは直前の書き込み動作によって書き込まれたデータ
である。
【００１９】そしてこの後、下画面領域ＤＨに対するデ
ータ書き込み及び上画面領域ＵＨからのデータ読み出し
が終了すると、今度は上画面に対応するデータがフレー
ムメモリ４の上画面領域ＵＨに対し順次書き込まれると
共に、フレームメモリ４の下画面領域ＤＨからのデータ
読み出しが行われる（図３期間Ｔ3）。
【００２０】フレームメモリ４では、以上のような書き
込みおよび読み出し動作を繰り返し実行する。
【００２１】バスセレクタ７は、データ変換回路６から
入力されるビデオメモリ３からの直接データ（以後スル
ーデータという）とフレームメモリ３から読み出される
データ（リードデータ）との何れかを選択してこれをデ
ィスプレイ２に出力するものであり、機能的には、上画
面ＵＤに対応するスルーデータとフレームメモリ４の上
画面領域ＵＨから読み出されるリードデータの何れかを
選択してこれをディスプレイ２の上画面領域ＵＤに出力
する第１のスイッチング回路７ａと、下画面ＤＤに対応
するスルーデータとフレームメモリ４の下画面領域ＤＨ
から読み出されるリードデータの何れかを選択してこれ
をディスプレイ２の下画面領域ＤＤに出力する第２のス
イッチング回路７ｂとを有している。
【００２２】そして、上記バスセレクタ７は、具体的に
は、図４に示すようなバス切替え制御を実行する。
【００２３】すなわち、まず、ビデオメモリ３からのデ
ータ読み出しが開始されてから上画面領域ＵＤに対応す
るデータがビデオメモリ３から全て出力されるまでの期
間においては、第１のスイッチング回路７ａはスルーデ
ータを選択してこれをディスプレイ２の上画面領域ＵＤ
に順次出力し、また第２のスイッチング回路７ｂはリー
ドデータを選択してこれをディスプレイ２の上画面領域
ＵＤに順次出力する（図４期間Ｔ1）。この結果、ビデ
オメモリ３の上画面データがスルーデータとして直接デ
ィスプレイ２の上画面にＵＤに出力されるとともに、フ
レームメモリ４の下画面領域ＤＨに記憶されていた１周
期前の下画面データがディスプレイ２の下画面領域ＤＤ
に出力される。なお、ビデオメモリ３から出力された上
画面に対応するデータは、スルーデータとしてバスセレ
クタ７に加えられるとともに、フレームメモリ４の上画
面領域ＵＨに順次書き込まれる。
【００２４】次に、ビデオメモリ３から下画面領域ＤＤ
に対応するデータが出力される期間においては、第１の
スイッチング回路７ａはリードデータを選択してこれを
ディスプレイ２の上画面領域ＵＤに順次出力し、また第
２のスイッチング回路７ｂはスルーデータを選択してこ
れをディスプレイ２の上画面領域ＵＤに順次出力する
（図４期間Ｔ2）。この結果、ビデオメモリ３の下画面
データがスルーデータとして直接ディスプレイ２の下画
面にＤＤに出力されるとともに、フレームメモリ４の上
画面領域ＵＨに書き込まれた上画面データがディスプレ
イ２の上画面領域ＤＤに出力される。なお、この際もビ
デオメモリ３から出力された下画面に対応するデータ
は、スルーデータとしてバスセレクタ７に加えられると
ともに、フレームメモリ４の下画面領域ＤＨに順次書き
込まれる。
【００２５】次に、ビデオメモリ３から上画面領域ＵＤ
に対応するデータが再び出力される期間においては、第
１のスイッチング回路７ａはスルーデータを選択してこ
れをディスプレイ２の上画面領域ＵＤに順次出力し、ま
た第２のスイッチング回路７ｂはリードデータを選択し
てこれをディスプレイ２の下画面領域ＤＤに順次出力す
る（図４期間Ｔ3）。この結果、ビデオメモリ３の上画
面データがスルーデータとして直接ディスプレイ２の上
画面にＵＤに出力されるとともに、フレームメモリ４の
下画面領域ＤＨに書き込まれた下画面データがディスプ
レイ２の下画面領域ＤＤに出力される。なお、この際も
ビデオメモリ３から出力された上画面に対応するデータ
は、スルーデータとしてバスセレクタ７に加えられると
ともに、フレームメモリ４の上画面領域ＵＨに順次書き
込まれる。
【００２６】バスセレクタ７は、このような動作を繰り
返し実行する図５は、図２に示したディスプレイコント
ローラ５の詳細構成例を示すもので、この場合は同一回
路構成でＥＬディスプレイおよび液晶ディスプレイの双
方を駆動できるような工夫をしている。
【００２７】すなわち、液晶ディスプレイに対しては特
性上、水平同期信号HSを常に（画面走査と画面走査の間
の垂直ブランキング期間においても）固定周期で送らな
くてはならないが、ＥＬディスプレイの場合は画面走査
と画面走査の間の期間には水平同期信号HSの送出を停止
してもよく、これが両者の大きな相違である。
【００２８】したがって、この場合、使われるディスプ
レイに応じてディスプレイ選択信号DSELのＨ，Ｌを切り
換えることにより所要回路部分をＥＬディスプレイ駆動
用と液晶ディスプレイ駆動用に切替えるようにしてい
る。
【００２９】まず、図５におけるディスプレイ２、フレ
ームメモリ４、ビデオメモリ３に関する信号、端子につ
いて説明する。
【００３０】ディスプレイ２において、UDTは上画面領
域ＵＤに入力される上画面データであり、DDTは下画面
領域ＤＤに入力される下画面データであり、DSCKはラス
タ走査用のクロック信号であり、LOADは水平同期信号HS
に対応するものであり、FRMは垂直同期信号VSに対応す
るものである。
【００３１】フレームメモリ４はデュアルポートＲＡＭ
であり、DWは書き込み用のデータ端子、DRは読み出し用
のデータ端子、RSWは書き込みアドレスリセット端子、R
SRは読み出しアドレスリセット端子、CKWは書き込みク
ロック入力端子、CKRは読み出しクロック入力端子であ
る。なお、このデュアルポートＲＡＭ４においては、各
アドレスリセット端子RSW，RSRに対する信号入力によっ
て書き込みアドレス、読み出しアドレスが初期アドレス
０にリセットされる。また、書き込みクロック入力端子
CKWにクロック信号が加えられる度に、書き込みアドレ
スが＋１ずつ更新され、また同様に読み出しクロック入
力端子CKRにクロック信号が加えられる度に、読み出し
アドレスが＋１ずつ更新されるアドレスポインタ方式が
採用されている。
【００３２】ビデオメモリ３はディスプレイコントロー
ラ５から入力されるBLANKI信号に同期して記憶されてい
るビデオデータVDを例えば８ビッずつデータ変換回路６
に順次出力するよう動作する。データ変換回路６は、入
力された８ビットのデータを４ビットに変換してこれを
ディスプレイコントローラ５のバスセレクタ７に順次出
力するよう動作する。
【００３３】ここで、ディスプレイコントローラ５に
は、図２のＣＲＴコントローラ１から、図６(a)(b)(c)
に示すような、表示消去信号BLANK、水平同期信号HS、
垂直同期信号VSが入力される。なお、図６は、ディスプ
レイとしてＥＬディスプレイを駆動する際のタイムチャ
ートを示すものであるが、データの有効区間を示す表示
消去信号BLANKは、便宜上、１画面に２０ライン分出力
されるとしている。
【００３４】まず、ディスプレイコントローラ５内のク
ロック生成部１０では、表示期間（BLANK＝Ｌ）に相当
する区間、所定周期のポインタクロック信号PCKを発生
し、これをデュアルポートＲＡＭ３の書き込み、読み出
しクロック入力端子RSW，RSRに入力する。したがって、
デュアルポートＲＡＭ３の書き込みおよび読み出しアド
レスは、ポインタクロック信号PCKに同期して＋１され
る。また、クロック生成部１０は、ディスプレイサンプ
リングクロック信号SCKを発生し、これをディスプレイ
２のクロック端子DSCKに出力する。さらに、クロック生
成部１０は、クロック信号SCLKを発生し、これをＣＲＴ
コントローラ１およびＨＢＬＡＮＫ生成部２４に出力す
る。
【００３５】ここで、このディスプレイコントローラ５
において、ディスプレイ２としてＥＬディスプレイが採
用される場合は、ディスプレイ選択信号DSELは例えばＨ
になり、これによりセレクタ２０はディレイ回路２３を
介さない直接の垂直同期信号VSを選択し、またセレクタ
２１はHBLANK生成部２４を介さない画面消去信号BLANK
を選択し、セレクタ２２はゲート１５からの信号を選択
する。
【００３６】また、ディスプレイ２として液晶ディスプ
レイが採用される場合は、ディスプレイ選択信号DSELは
例えばＬになり、これによりセレクタ２０はディレイ回
路２３の出力を選択し、またセレクタ２１はHBLANK生成
部２４の出力を選択し、セレクタ２２は生の水平同期信
号HSを選択する。
【００３７】＜ＥＬディスプレイの場合＞まず、ディス
プレイコントローラ５におけるＥＬディスプレイ駆動用
回路の構成について説明する。
【００３８】セレクタ２０によって選択された垂直同期
信号VSI（＝VS、図６(c)）はデュアルポートＲＡＭ４の
書き込みアドレスリセット端子RSWに入力される。これ
により、デュアルポートＲＡＭ４の書き込みアドレスは
垂直同期信号VSI（＝VS）に同期して１画面分のデータ
がデュアルポートＲＡＭ４に書き込まれる度にリセット
される。
【００３９】一方、１／２水平ライン数設定レジスタ１
６には、使用するディスプレイ２の水平ライン数の１／
２に対応する数値が設定される。ダウンカウンタ１７
は、挿入ＬＯＡＤ信号生成部３１から挿入ＬＯＡＤ信号
が出力されたとき（図６(d)参照） または自分自身の出
すボロー信号SCANBR（図６(h)）がＨになった次のBLANK
I信号の立下がりの度に、１／２水平ライン数設定レジ
スタ１６の設定値をセットし、画面消去信号BLANKが入
力される度にセット値を−１するダウンカウント動作を
実行し、カウント値が０になった時点でボロー信号SCAN
BRを発生し（図６(h)）、これを垂直同期信号生成部１
８およびバスコントローラ１９に出力するよう動作す
る。
【００４０】なお、挿入ＬＯＡＤ信号生成部３１は、後
述するように、垂直同期信号VSI（＝VS）およびセレク
タ２１から出力されるBLANKI信号（＝BLANK）に基づい
て第１ラインの水平走査のタイミング信号（挿入ＬＯＡ
Ｄ信号、図６(d)）を発生するものである。
【００４１】また、ボロー信号SCANBRはＲＳＴＲ発生回
路３０に入力され、ここで図６(e)に示すようなRSTR信
号に変換された後、デュアルポートＲＡＭ４の読み出し
アドレスリセット端子RSRに入力される。これにより、
デュアルポートＲＡＭ４の読み出しアドレスはRSTR信号
に同期して上半画面分のデータのデュアルポートＲＡＭ
４に対する書き込みが終了する毎にリセットされ、この
結果この後の読み出しはデュアルポートＲＡＭ４の上画
面領域ＵＨから行われる。
【００４２】垂直同期信号生成部１８は、セレクタ２０
から入力される垂直同期信号VSI（＝VS）をBLANKI信号
（＝BLANK）によって若干遅延させて出力するととも
に、ボロー信号SCANBRをBLANKI信号（＝BLANK）によっ
て若干遅延させて出力することによりディスプレイ２に
対する垂直同期信号FRMを形成し、これをディスプレイ
２に出力する（図６(i)）。このFRM信号は、ディスプレ
イ２の上下２分割に対応して、１画面走査に２回、すな
わち各画面走査のスタート時点と、１／２画面の走査が
終了するときに発生される。
【００４３】バスコントローラ１９は、バスセレクタ７
のバス切替え制御を実行するもので、バスセレクタ７に
バス切替え信号SEL2Pを出力する（図６(f)）。このバス
切替え信号SEL2PはＬのときには、ビデオＲＡＭ３の出
力VDを上画面データUDTとして出力すると共にデュアル
ポートＲＡＭ４の読み出しデータを下画面データDDTと
して出力するよう動作し、Ｈのときにはデュアルポート
ＲＡＭ４の読み出しデータを上画面データUDTとして出
力するとともにビデオＲＡＭ３の出力VDを下画面データ
DDTとして出力するよう動作する。バスコントローラ１
９では、ボロー信号SCANBRを検出すると水平同期信号HS
のタイミングによって信号SEL2PをＨにし、その後垂直
同期信号VSI（＝VS）によってＬに立ち下げるよう動作
する。
【００４４】次に、挿入ＬＯＡＤ信号生成部３１では、
垂直同期信号VSI（＝VS）およびセレクタ２１から出力
されるBLANKI信号（＝BLANK）に基づいて第１ラインの
水平走査のタイミング信号（挿入ＬＯＡＤ信号、図６
(d)）を発生する。具体的には、挿入ＬＯＡＤ信号は、
垂直同期信号VSが入力され、かつBLANKI信号がＬになる
のを検出する度に発生される。
【００４５】水平ライン数設定レジスタには、使用する
ディスプレイ２の水平ライン数に対応する数値が設定さ
れる。ダウンカウンタ１２は、挿入ＬＯＡＤ信号が発生
される度に、水平ライン数設定レジスタ１１の設定値を
セットし、水平同期信号HSが入力される度にセット値を
−１するダウンカウント動作を実行し、カウント値が０
になった時点で水平同期イネーブル信号発生部１３にボ
ロー信号を出力する。水平同期イネーブル信号発生部１
３は、挿入ＬＯＡＤ信号が入力された時点でＨに立上が
り、ダウンカウンタ１２からボロー信号が入力された時
点でＬに立ち下がる水平同期イネーブル信号HSLDENを発
生する（図６(g)）。この水平同期イネーブル信号HSLDE
Nは、その信号状態がＨのときに水平同期信号HSを有効
にするために使用される。水平同期イネーブル信号HSLD
ENはアンド回路１４に入力され、水平同期信号HSとアン
ドがとられる。
【００４６】ゲート１５では、アンドゲート１４の出力
と挿入ＬＯＡＤ信号との論理和をとって、これをセレク
タ２２を介して水平同期信号LOADとしてディスプレイ２
に出力する。ディスプレイ２では、入力された水平同期
信号LOADに同期して水平走査を実行する。
【００４７】＜液晶ディスプレイの場合＞次に、ディス
プレイコントローラ５における液晶ディスプレイ駆動用
回路の構成について説明する。なお、図７にディスプレ
イ２として液晶を用いた場合の各種信号のタイムチャー
トを示す。
【００４８】ＣＲＴコントローラ１がＣＲＴを制御する
場合は、謂ゆる垂直表示消去信号VBLANKおよび水平表示
消去信号HBLANKの論理和としての表示消去信号BLANKに
よって水平及び垂直方向の表示区間を限定している。そ
して、表示画面の垂直方向に関しては、垂直表示消去信
号VBLANKによって上下端の数ライン分の表示領域が消去
さために、ＣＲＴコントローラ１から１画面表示の期間
に出力している水平同期信号HSの個数と表示消去信号BL
ANKの個数には差が生じる。
【００４９】ここで、例えば、６４０×４８０の液晶画
素ディスプレイにおいては、１／２４０（分母；半画面
分の水平同期数）のデューティが要求されるが、これに
対応するようＣＲＴコントローラ１の水平同期信号HSの
個数ＫHと表示消去信号BLANKの個数ＫBを設定しようと
しても、前述した理由でＫH＝４８０，ＫB＝４７７とい
うように、これらの個数を一致させることができない。
したがって、このままの状態で、液晶ディスプレイを駆
動しても、ビデオＲＡＭ３からの読み出し制御と（BLAN
K信号に同期している）ディスプレイ２に対するデータ
入力制御と（HS信号に同期している）を同期させること
ができない。
【００５０】そこで、この実施例においては、これら両
者の個数を一致させるべく、ビデオＲＡＭ３に入力する
ためのBLANKI信号をＣＲＴコントローラ１からのBLANK
信号によってではなく、水平同期信号HSに基づき形成す
るようにしている。
【００５１】この動作を行っているのがＨＢＬＡＮＫ生
成部２４であり、ＨＢＬＡＮＫ生成部２４では、水平同
期信号HSに同期して水平同期信号HSが入力される度にHB
LANK信号を出力するようにしている。また、HBLANK信号
のスタート時点は、クロック信号SCLKおよび水平同期信
号HSにより水平バックポーチに基づいて調整して、１ラ
イン分の区間を生成するようにしている（図７(a)
(b)）。なお、図７では、ＫH＝２０，ＫB＝１７として
いる。
【００５２】また、ディレイ回路２３においては、ＨＢ
ＬＡＮＫ生成部２４でBLANK信号の個数を増やした分
（ＫH＝２０，ＫB＝１７の場合は３個）、垂直同期信号
VSの送出タイミングを遅らせ、１画面データの１ライン
目の直前に垂直同期信号VSIがくるようにしている（図
７(d)(e)）。
【００５３】そして、液晶ディスプレイが用いられる場
合は、ＤＳＥＬ信号によって、セレクタ２０はディレイ
回路２３の出力を選択し、またセレクタ２１はHBLANK生
成部２４の出力を選択し、セレクタ２２は生の水平同期
信号HSを選択するよう動作する。それ以外の回路部分
は、前述したＥＬディスプレイの場合と同様に動作す
る。
【００５４】以上のように、図５の回路構成では、汎用
のＣＲＴコントローラ１を用いてＥＬディスプレイおよ
び液晶ディスプレイの双方を好適に表示制御することが
できる。
【００５５】なお、実施例では、ディスプレイ画面の２
分割による２走査方式を採用したが、３個以上の画面分
割方式を採用するようにしてもよい。
【００５６】図８は、ディスプレイをｎ分割したｎ走査
方式を実現するための構成を示すもので、ディスプレイ
２は上から順番に分割画面Ｄ1，Ｄ2，…Ｄnに分割さ
れ、これら分割画面Ｄ1，Ｄ2，…Ｄnに各別のデータバ
スが接続されている。
【００５７】ディスプレイ２をｎ分割する場合、（ｎ−
１）個のデュアルポートメモリＭ1，Ｍ2，Ｍ3，…Ｍn-1
を具えるようにする。これら各メモリＭ1，Ｍ2，Ｍ3，
…Ｍn-1はそれぞれディスプレイ２の１画面分に対応す
るデータを記憶する容量を有している。
【００５８】ビデオメモリ３から順次読み出されたデー
タは、前記（ｎ−１）個のデュアルポートメモリＭ1，
Ｍ2，Ｍ3，…Ｍn-1に共通入力されるとともに、バスセ
レクタ７に入力される。
【００５９】デュアルポートメモリＭ1，Ｍ2，Ｍ3，…
Ｍn-1に対するデータの書き込みに関しては、これら各
メモリＭ1，Ｍ2，Ｍ3，…Ｍn-1は全く同じ動作を実行す
る。すなわち、各メモリＭ1，Ｍ2，Ｍ3，…Ｍn-1におい
て、ライトアドレスはクロック信号に同期してライトア
ドレスポインタの示す初期アドレスから順次＋１ずつイ
ンクリメントされていき、ビデオメモリ３からの１画面
分のデータ書き込みが終了すると、再度初期アドレスか
ら同様の動作を繰り返し実行する。
【００６０】一方、デュアルポートメモリＭ1，Ｍ2，Ｍ
3，…Ｍn-1に対するデータの読み出しに関しては、図９
に示すような、リード開始アドレス、リセットタイミン
グによって実行される。すなわち、リード開始アドレス
に関しては、メモリＭ1は１／ｎ、メモリＭ2は２／ｎ、
…、メモリＭn-1はｎ−１／ｎとする。なお、例えば、
リード開始アドレス１／ｎとは、ディスプレイの１画面
分データの記憶エリアの最終アドレスを１とした場合の
換算値である。また、リードアドレスポインタをリセッ
トしてリードアドレスを初期アドレスに初期化するリー
ド側リセットのタイミングに関しては、メモリＭ1はｎ
−１／ｎ、メモリＭ2はｎ−２／ｎ、…、メモリＭn-1は
１／ｎとする。なお、リード開始アドレスは特に設定し
ているのではなく、リード開始タイミングを前述のよう
に制御することにより、結果的に図９に示したような値
となる。よって、実際には、ビデオメモリ３からの第１
回目のデータ読み出しによるディスプレイ画面は正しく
は表示されないが、第２回目のデータ読み出し以降はビ
デオメモリ３からの読み出しデータによる正しいデータ
表示がなされる。もっとも、上記の状態は走査周期が高
速であるので、人間には視認できず、悪影響を与えるこ
とはない。
【００６１】バスセレクタ７は、ビデオメモリ３からの
直接データ（以後スルーデータという）とデュアルポー
トメモリＭ1，Ｍ2，Ｍ3，…Ｍn-1から読み出されるデー
タ（リードデータ）との何れかを選択してこれをディス
プレイ２の各分割画面Ｄ1〜Ｄnに出力するものであり、
機能的には、分割画面数ｎに対応した数のスイッチング
回路７−１〜７−ｎを有している。
【００６２】図１０はバスセレクタ７による選択切り換
えの具体内容を示すもので、以下この図を参照して図８
の構成の動作を説明する。
【００６３】すなわち、まず、ビデオメモリ３からのデ
ータ読み出しが開始されてから分割画面Ｄ1に対応する
データがビデオメモリ３から全て出力されるまでの期間
Ｔ１においては、スイッチング回路７−１はスルーデー
タを選択してこれをディスプレイ２の最上位領域Ｄ1に
順次出力し、またそれ以外のスイッチング回路７−２〜
７−ｎはそれぞれメモリＭ1〜Ｍn-1のリードデータを選
択してこれをディスプレイ２の各分割領域Ｄ2〜Ｄnに順
次出力する（図１０期間Ｔ1）。この結果、ビデオメモ
リ３の分割画面Ｄ1に対応するデータがスルーデータと
して直接ディスプレイ２の最上位画面Ｄ1に出力され、
フレームメモリＭ1の領域１／ｎ〜２／ｎに記憶されて
いた１周期前のデータがディスプレイ２の領域Ｄ2に出
力され、フレームメモリＭ2の領域２／ｎ〜３／ｎに記
憶されていた１周期前のデータがディスプレイ２の領域
Ｄ3に出力され、……、フレームメモリＭnの領域(ｎ−
１)／ｎ〜ｎ／ｎに記憶されていた１周期前のデータが
ディスプレイ２の領域Ｄnに出力される。なお、この期
間Ｔ1においては、ビデオメモリ３から出力された分割
画面Ｄ1に対応するデータは、各メモリＭ1〜Ｍn-1の領
域（０〜１／ｎ）にも同時書き込みされる。
【００６４】次に、ビデオメモリ３から分割画面Ｄ2に
対応するデータが出力される期間Ｔ2においては、スイ
ッチング回路７−２はスルーデータを選択してこれをデ
ィスプレイ２の領域Ｄ2に順次出力し、またそれ以外の
スイッチング回路７−１、７−３〜７−ｎはそれぞれメ
モリＭn-1、Ｍ1〜Ｍn-2のリードデータを選択してこれ
をディスプレイ２の各分割領域Ｄ1、Ｄ3〜Ｄnに順次出
力する。この結果、ビデオメモリ３の分割画面Ｄ2に対
応するデータがスルーデータとして直接ディスプレイ２
の画面Ｄ2に出力され、フレームメモリＭn-1の領域（０
〜１／ｎ）に直前に書き込まれたデータがディスプレイ
２の領域Ｄ1に出力され、フレームメモリＭ1の領域２／
ｎ〜３／ｎに記憶されていた１周期前のデータがディス
プレイ２の領域Ｄ3に出力され、……、フレームメモリ
Ｍn-2の領域(ｎ−１)／ｎ〜ｎ／ｎに記憶されていた１
周期前のデータがディスプレイ２の領域Ｄnに出力され
る。なお、この期間Ｔ2においては、ビデオメモリ３か
ら出力された分割画面Ｄ2に対応するデータは、各メモ
リＭ1〜Ｍn-1の領域（１／ｎ〜２／ｎ）にも同時書き込
みされる。
【００６５】次に、ビデオメモリ３から分割画面Ｄ3に
対応するデータが出力される期間Ｔ3においては、スイ
ッチング回路７−３はスルーデータを選択してこれをデ
ィスプレイ２の領域Ｄ3に順次出力し、またそれ以外の
スイッチング回路７−１、７−２、７−４〜７−ｎはそ
れぞれメモリＭn-2、Ｍn-1、Ｍ1〜Ｍn-3のリードデータ
を選択してこれをディスプレイ２の各分割領域Ｄ1、Ｄ
2、Ｄ4〜Ｄnに順次出力する。この結果、ビデオメモリ
３の分割画面Ｄ3に対応するデータがスルーデータとし
て直接ディスプレイ２の画面Ｄ3に出力され、フレーム
メモリＭn-2の領域（０〜１／ｎ）に直前に書き込まれ
たデータがディスプレイ２の領域Ｄ1に出力され、フレ
ームメモリＭn-1の領域（１／ｎ〜２／ｎ）に直前に書
き込まれたデータがディスプレイ２の領域Ｄ2に出力さ
れ、……、フレームメモリＭn-3の領域(ｎ−１)／ｎ〜
ｎ／ｎに記憶されていた１周期前のデータがディスプレ
イ２の領域Ｄnに出力される。なお、この期間Ｔ3におい
ては、ビデオメモリ３から出力された分割画面Ｄ3に対
応するデータは、各メモリＭ1〜Ｍn-1の領域（２／ｎ〜
３／ｎ）にも同時書き込みされる。
【００６６】このような動作が繰り返し実行される。
【００６７】その後、ビデオメモリ３から分割画面Ｄn
に対応するデータが出力される期間Ｔnにおいては、ス
イッチング回路７−ｎはスルーデータを選択してこれを
ディスプレイ２の領域Ｄnに順次出力し、またそれ以外
のスイッチング回路７−１〜７−(ｎ−１)はそれぞれメ
モリＭ1〜Ｍn-1のリードデータを選択してこれをディス
プレイ２の各分割領域Ｄ1〜Ｄn-1に順次出力する。この
結果、ビデオメモリ３の分割画面Ｄnに対応するデータ
がスルーデータとして直接ディスプレイ２の画面Ｄnに
出力され、フレームメモリＭ1の領域（０〜１／ｎ）に
直前に書き込まれたデータがディスプレイ２の領域Ｄ1
に出力され、……、フレームメモリＭn-1の領域(ｎ−
２)／ｎ〜(ｎ−１)／ｎに直前に書き込まれたデータが
ディスプレイ２の領域Ｄn-1に出力される。なお、この
期間Ｔnにおいては、ビデオメモリ３から出力された分
割画面Ｄnに対応するデータは、各メモリＭ1〜Ｍn-1の
領域（(ｎ−１)／ｎ〜ｎ／ｎ）にも同時書き込みされ
る。
【００６８】以上で、ビデオメモリ３に記憶された１画
面分のデータの出力による表示動作が終了する。これ以
降は上記と同様の動作が繰り返し実行される。
【００６９】なお、上記実施例では、フレームメモリ４
またはＭ1〜Ｍn-1として、デュアルポートメモリを用い
るようにしたが、先入れ先出しの記憶機能を有するＦＩ
ＦＯ（first in first out memory）を用いるようにし
てもよい。
【００７０】また、前記図５の実施例において、フレー
ムメモリ４の１ワードと、データ変換回路６の出力デー
タビット幅と、上画面UDおよび下画面DDの各データビッ
ト幅はそれぞれ４ビットとしているが、これに限らず同
じビット数であれば良い。
【００７１】
【発明の効果】以上説明したようにこの発明によれば、
２分割またはｎ分割したディスプレイの各領域に対しそ
れぞれ、ビデオメモリのデータを一旦蓄積記憶したデー
タとビデオメモリからの直接データを交互に切り換えて
常時送ることにより、ディスプレイの各画素の走査周期
を短縮し、これにより画面の切り替わりや動画面に対す
る追従性をよくし、また高輝度の画像を表示できるよう
にしている。
【図面の簡単な説明】
【図１】この発明の実施例の要部構成を概念的に示すブ
ロック図。
【図２】この発明の実施例について全体構成を示すブロ
ック図。
【図３】フレームメモリ４のデータ書き込み及び読み出
し動作を示すタイムチャート。
【図４】バスセレクタによるデータ切替え動作を示すタ
イムチャート。
【図５】ディスプレイコントローラ５の詳細回路図。
【図６】ＥＬディスプレイを用いた場合の図５の詳細回
路図の各種信号のタイムチャート。
【図７】液晶ディスプレイを用いた場合の図５の詳細回
路図の各種信号のタイムチャート。
【図８】この発明の実施例について画面ｎ分割方式を行
う場合の要部構成を概念的に示すブロック図。
【図９】図８の実施例におけるデュアルポートメモリの
読み出し開始アドレス及び読み出しリセットタイミング
を示す図。
【図１０】図８の実施例についてバスセレクタによるデ
ータ切替え動作を示す図。
【符号の説明】
１…ＣＲＴコントローラ ２…ディスプレイ ３…ビデオメモリ ４…フレームメモリ ５…ディスプレイコントローラ ７…バスセレクタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ＣＲＴ制御装置から出力される表示制御信
    号に基づいてビデオメモリに記憶された表示データをＥ
    Ｌまたは液晶ディスプレイに表示するディスプレイ制御
    装置において、 データの読み出し及び書き込みを同時に実行でき、前記
    ディスプレイに表示すべき表示データを少なくとも１画
    面分記憶できる容量を有するメモリ手段と、 前記ビデオメモリの記憶データのうち上半分のディスプ
    レイ画面に対応するデータをディスプレイの上部領域に
    順次出力するとともに該上半分のディスプレイ画面に対
    応するデータを前記メモリ手段に順次記憶しかつ前記メ
    モリ手段に記憶されている下半分のディスプレイ画面に
    対応するデータをディスプレイの下部領域に順次出力す
    る第１の動作と、前記ビデオメモリの記憶データのうち
    下半分のディスプレイ画面に対応するデータをディスプ
    レイの下部領域に順次出力するとともに該下半分のディ
    スプレイ画面に対応するデータを前記メモリ手段に順次
    記憶しかつ前記メモリ手段に記憶されている上半分のデ
    ィスプレイ画面に対応するデータをディスプレイの上部
    領域に順次出力する第２の動作とを前記表示制御信号に
    したがって交互に実行する表示制御手段と、 を具えるディスプレイ制御装置。
  2. 【請求項２】ＣＲＴ制御装置から出力される表示制御信
    号に基づいてビデオメモリに記憶された表示データをＥ
    Ｌまたは液晶ディスプレイに表示するディスプレイ制御
    装置において、 前記ＥＬまたは液晶ディスプレイの表示画面を上下方向
    にｎ個（ｎ≧２）に分割すると共に、 データの読み出し及び書き込みを同時に実行でき、前記
    ディスプレイに表示すべき表示データを少なくとも１画
    面分記憶できる容量を有する、（ｎ−１）個のメモリ手
    段と、 前記（ｎ−１）個のメモリ手段に対し前記ビデオメモリ
    の表示データを順次共通入力すると共に、前記（ｎ−
    １）個のメモリ手段から前記ディスプレイの（１／ｎ）
    画面分のデータに対応するアドレスずつずれたアドレス
    を初期アドレスとして記憶データを順次サイクリックに
    読み出す書込み読出し制御手段と、 前記（ｎ−１）個のメモリ手段から読み出されたデータ
    および前記ビデオメモリの記憶データの中からデータを
    所定の順番に択一選択し、選択データを前記ディスプレ
    イの各分割領域に出力するｎ個のデータ選択手段と、 を具えるディスプレイ制御装置。
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